JPH1117542A - 逐次比較型ａ／ｄ変換回路 - Google Patents
逐次比較型ａ／ｄ変換回路Info
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- JPH1117542A JPH1117542A JP16862697A JP16862697A JPH1117542A JP H1117542 A JPH1117542 A JP H1117542A JP 16862697 A JP16862697 A JP 16862697A JP 16862697 A JP16862697 A JP 16862697A JP H1117542 A JPH1117542 A JP H1117542A
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Abstract
(57)【要約】
【課題】 ＭＯＳ型コンデンサが蓄電するサンプリング
電圧と参照電圧とを比較する際に、ＭＯＳ型コンデンサ
の空乏層形成によるＡ／Ｄ変換誤差を補償して変換精度
を向上させることにある。 【解決手段】 アナログ入力電圧Ａｉｎを標本化する際
に、ＭＯＳ型コンデンサ３４、３８の蓄電容量誤差を補
償する補償電圧Ｖｘを重畳して該アナログ入力電圧Ａｉ
ｎを蓄電するＭＯＳ型コンデンサ３４、３８と、逐次比
較レジスタの上位ビット情報に対応した第１の参照電圧
Ｖｎを出力する第１のタップ端子２８、該逐次比較レジ
スタの下位ビット情報に対応した第２の参照電圧Ｖｍを
出力する第２のタップ端子３２を有するＤ／Ａブロック
部１２と、ＭＯＳ型コンデンサに蓄電した標本電圧とＤ
／Ａブロック部１２から出力される合成参照電圧Ｖｄと
を逐次比較してデジタル値に変換するコンパレータ１４
と、コンパレータ１４の比較結果に基づいて、第１また
は第２の参照電圧Ｖｎ、Ｖｍを変更させる逐次比較レジ
スタ１８とを設ける。
電圧と参照電圧とを比較する際に、ＭＯＳ型コンデンサ
の空乏層形成によるＡ／Ｄ変換誤差を補償して変換精度
を向上させることにある。 【解決手段】 アナログ入力電圧Ａｉｎを標本化する際
に、ＭＯＳ型コンデンサ３４、３８の蓄電容量誤差を補
償する補償電圧Ｖｘを重畳して該アナログ入力電圧Ａｉ
ｎを蓄電するＭＯＳ型コンデンサ３４、３８と、逐次比
較レジスタの上位ビット情報に対応した第１の参照電圧
Ｖｎを出力する第１のタップ端子２８、該逐次比較レジ
スタの下位ビット情報に対応した第２の参照電圧Ｖｍを
出力する第２のタップ端子３２を有するＤ／Ａブロック
部１２と、ＭＯＳ型コンデンサに蓄電した標本電圧とＤ
／Ａブロック部１２から出力される合成参照電圧Ｖｄと
を逐次比較してデジタル値に変換するコンパレータ１４
と、コンパレータ１４の比較結果に基づいて、第１また
は第２の参照電圧Ｖｎ、Ｖｍを変更させる逐次比較レジ
スタ１８とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ素子をコン
デンサとして使用し、空乏層形成により変化するコンデ
ンサの電圧特性を補正して、非直線性誤差を減少させ変
換精度を向上させる電荷比較方式のアナログ−デジタル
（Ａ／Ｄ）変換回路に関する。
デンサとして使用し、空乏層形成により変化するコンデ
ンサの電圧特性を補正して、非直線性誤差を減少させ変
換精度を向上させる電荷比較方式のアナログ−デジタル
（Ａ／Ｄ）変換回路に関する。
【０００２】
【従来の技術】従来、Ａ／Ｄ変換器は、アナログ入力電
圧と比較するための参照電圧の変化にともなうコンデン
サの空乏層形成に対応した複数のＭＯＳ型コンデンサか
らなる容量補正コンデンサアレイによって、コンデンサ
の容量の変化を補正していた。
圧と比較するための参照電圧の変化にともなうコンデン
サの空乏層形成に対応した複数のＭＯＳ型コンデンサか
らなる容量補正コンデンサアレイによって、コンデンサ
の容量の変化を補正していた。
【０００３】図９は特開平６−５３８３４号公報に記載
された従来のＡ／Ｄ変換器７の回路図である。図におい
て、Ａ／Ｄ変換器７は、標本化されたアナログ入力電圧
ＶAを参照電圧と比較するアナログ−デジタル変換器７
に、アナログ入力電圧ＶAと比較するために参照電圧Ｖ
refを切り換える複数のスイッチからなるスイッチ群１
と、一方の電極を拡散層とし、参照電圧電圧変化にとも
なう空乏層形成に対応してそれぞれの面積比を一定の割
合で変化させて単位容量の変化を補正する複数のＭＯＳ
型コンデンサＣ1、Ｃ2、Ｃ3からなる容量補正コンデン
サアレイ２と、保持された入力電圧ＶAと印加された参
照電圧Ｖrefとを逐次比較しデジタル変換を行う電圧比
較手段３と、複数のスイッチＳを所定の順序に従って逐
次切り換える逐次比較レジスタ５を備え、参照電圧の変
化にともなうＭＯＳ型コンデンサの空乏層形成による電
圧特性を補正してＡ／Ｄ変換誤差を低減しつつ、Ａ／Ｄ
変換器７の製造工程を簡略化していた。
された従来のＡ／Ｄ変換器７の回路図である。図におい
て、Ａ／Ｄ変換器７は、標本化されたアナログ入力電圧
ＶAを参照電圧と比較するアナログ−デジタル変換器７
に、アナログ入力電圧ＶAと比較するために参照電圧Ｖ
refを切り換える複数のスイッチからなるスイッチ群１
と、一方の電極を拡散層とし、参照電圧電圧変化にとも
なう空乏層形成に対応してそれぞれの面積比を一定の割
合で変化させて単位容量の変化を補正する複数のＭＯＳ
型コンデンサＣ1、Ｃ2、Ｃ3からなる容量補正コンデン
サアレイ２と、保持された入力電圧ＶAと印加された参
照電圧Ｖrefとを逐次比較しデジタル変換を行う電圧比
較手段３と、複数のスイッチＳを所定の順序に従って逐
次切り換える逐次比較レジスタ５を備え、参照電圧の変
化にともなうＭＯＳ型コンデンサの空乏層形成による電
圧特性を補正してＡ／Ｄ変換誤差を低減しつつ、Ａ／Ｄ
変換器７の製造工程を簡略化していた。
【０００４】
【発明が解決しようとする課題】しかしながら、上記Ａ
／Ｄ変換器７は、回路面積の大きな複数のＭＯＳ型コン
デンサＣ1、Ｃ2、Ｃ3からなる容量補正コンデンサアレ
イ２と、このＭＯＳ型コンデンサＣ1などに対応したス
イッチＳ1などを使用するために、回路が複雑となり、
半導体チップの面積が増大するという欠点があった。
／Ｄ変換器７は、回路面積の大きな複数のＭＯＳ型コン
デンサＣ1、Ｃ2、Ｃ3からなる容量補正コンデンサアレ
イ２と、このＭＯＳ型コンデンサＣ1などに対応したス
イッチＳ1などを使用するために、回路が複雑となり、
半導体チップの面積が増大するという欠点があった。
【０００５】また、アナログ入力の電圧範囲の最小値の
０点と最大値のフルスケール点に対応する０Ｖと５Ｖの
間で直線性の変換精度が要求されるが、上記Ａ／Ｄ変換
器７の入力アナログ電圧ＶAの最小電圧値または最大電
圧値の変換誤差については考慮されず、アナログ入力電
圧ＶAの絶対定格値における変換誤差が大きくなるとい
う欠点もあった。
０点と最大値のフルスケール点に対応する０Ｖと５Ｖの
間で直線性の変換精度が要求されるが、上記Ａ／Ｄ変換
器７の入力アナログ電圧ＶAの最小電圧値または最大電
圧値の変換誤差については考慮されず、アナログ入力電
圧ＶAの絶対定格値における変換誤差が大きくなるとい
う欠点もあった。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に１番目の発明によれば、アナログ入力電圧をサンプリ
ングする際に、ＭＯＳ型コンデンサの蓄電容量誤差を補
償する補償電圧を重畳して該アナログ入力電圧を蓄電す
るＭＯＳ型コンデンサと、逐次比較レジスタの上位ビッ
ト情報に対応した第１の参照電圧を出力する第１のタッ
プ端子、該逐次比較レジスタの下位ビット情報に対応し
た第２の参照電圧を出力する第２のタップ端子を有する
参照電圧発生回路と、ＭＯＳ型コンデンサに蓄電した標
本電圧と参照電圧発生回路から出力される合成参照電圧
とを逐次比較してデジタル値に変換する電圧比較手段
と、電圧比較手段の比較結果に基づいて、第１または第
２の参照電圧を変更させる逐次比較レジスタとを備えた
ことにある。
に１番目の発明によれば、アナログ入力電圧をサンプリ
ングする際に、ＭＯＳ型コンデンサの蓄電容量誤差を補
償する補償電圧を重畳して該アナログ入力電圧を蓄電す
るＭＯＳ型コンデンサと、逐次比較レジスタの上位ビッ
ト情報に対応した第１の参照電圧を出力する第１のタッ
プ端子、該逐次比較レジスタの下位ビット情報に対応し
た第２の参照電圧を出力する第２のタップ端子を有する
参照電圧発生回路と、ＭＯＳ型コンデンサに蓄電した標
本電圧と参照電圧発生回路から出力される合成参照電圧
とを逐次比較してデジタル値に変換する電圧比較手段
と、電圧比較手段の比較結果に基づいて、第１または第
２の参照電圧を変更させる逐次比較レジスタとを備えた
ことにある。
【０００７】また、２番目の発明では上記課題を解決す
るために、補償電圧を最大参照電圧の略中間値に設定
し、第２の参照電圧が印加されるＭＯＳ型コンデンサに
該補償電圧を蓄電させることにある。
るために、補償電圧を最大参照電圧の略中間値に設定
し、第２の参照電圧が印加されるＭＯＳ型コンデンサに
該補償電圧を蓄電させることにある。
【０００８】さらに、３番目の発明では上記課題を解決
するために、第１の参照電圧に補償電圧に対応するオフ
セット電圧を重畳させることにある。
するために、第１の参照電圧に補償電圧に対応するオフ
セット電圧を重畳させることにある。
【０００９】
【作用】上記構成を有する１番目の発明では、アナログ
入力電圧を標本化する際に、ＭＯＳ型コンデンサの蓄電
容量誤差を補償する補償電圧を重畳して該アナログ入力
電圧をＭＯＳ型コンデンサに蓄電させるので、Ａ／Ｄ変
換の非直線性誤差を低減させることができる。
入力電圧を標本化する際に、ＭＯＳ型コンデンサの蓄電
容量誤差を補償する補償電圧を重畳して該アナログ入力
電圧をＭＯＳ型コンデンサに蓄電させるので、Ａ／Ｄ変
換の非直線性誤差を低減させることができる。
【００１０】また、２番目の発明では、補償電圧を最大
参照電圧の略中間値に設定したので、Ａ／Ｄ変換の平均
誤差を低減させることができる。
参照電圧の略中間値に設定したので、Ａ／Ｄ変換の平均
誤差を低減させることができる。
【００１１】さらに、３番目の発明では、第１の参照電
圧に補償電圧に対応するオフセット電圧を重畳させるの
で、フルスケール点でのＡ／Ｄ変換誤差を最小にでき
る。
圧に補償電圧に対応するオフセット電圧を重畳させるの
で、フルスケール点でのＡ／Ｄ変換誤差を最小にでき
る。
【００１２】
【発明の実施の形態】以下、図面に基づいて本発明の好
適な実施の形態について説明する。特に制限されない
が、この回路は、１０ビット精度の２分割逐次変換型Ａ
／Ｄ変換回路用に構成され、公知の半導体集積回路製造
技術により、単結晶シリコン基板などの単一半導体基板
上に形成されている。
適な実施の形態について説明する。特に制限されない
が、この回路は、１０ビット精度の２分割逐次変換型Ａ
／Ｄ変換回路用に構成され、公知の半導体集積回路製造
技術により、単結晶シリコン基板などの単一半導体基板
上に形成されている。
【００１３】図１のブロック図は、本発明の実施の形態
に係る逐次変換型Ａ／Ｄ変換回路１０が示される。図に
おいて、Ａ／Ｄ変換回路１０は、Ｄ／Ａブロック部１
２、コンパレータ１４、制御回路１６、逐次比較レジス
タ１８を備え、制御回路１６の出力信号によって逐次比
較レジスタ１８の最上位ビット（第１０ビット）に１が
セットされる。このビット情報に応じてＤ／Ａブロック
部１２から参照電圧Ｖｄ２０が出力される。この参照電
圧Ｖｄとアナログ入力電圧Ａｉｎがコンパレータ１４で
比較される。この比較結果において、Ｖｄ＜Ａｉｎの場
合、制御回路１６では、逐次比較レジスタ１８の最上位
ビットを１に保持したまま、次のビット（第９ビット）
が１にセットされる。それに応じてＤ／Ａブロック部１
２の参照電圧が上昇され、再びコンパレータ１４で、参
照電圧Ｖｄと入力電圧Ａｉｎとの比較が行われる。この
比較において、Ｖｄ＞Ａｉｎとなった場合には、逐次比
較レジスタ１８の第９ビットが０に戻され、今度は第８
ビットが１にセットされ、その場合のＤ／Ａブロック部
１２の参照電圧Ｖｄとアナログ入力電圧Ａｉｎとの比較
が行われる。そして、Ｖｄ＝Ａｉｎとなった場合に、逐
次比較レジスタ１８から、アナログ電圧Ａｉｎに対応す
るデジタル出力が得られる。
に係る逐次変換型Ａ／Ｄ変換回路１０が示される。図に
おいて、Ａ／Ｄ変換回路１０は、Ｄ／Ａブロック部１
２、コンパレータ１４、制御回路１６、逐次比較レジス
タ１８を備え、制御回路１６の出力信号によって逐次比
較レジスタ１８の最上位ビット（第１０ビット）に１が
セットされる。このビット情報に応じてＤ／Ａブロック
部１２から参照電圧Ｖｄ２０が出力される。この参照電
圧Ｖｄとアナログ入力電圧Ａｉｎがコンパレータ１４で
比較される。この比較結果において、Ｖｄ＜Ａｉｎの場
合、制御回路１６では、逐次比較レジスタ１８の最上位
ビットを１に保持したまま、次のビット（第９ビット）
が１にセットされる。それに応じてＤ／Ａブロック部１
２の参照電圧が上昇され、再びコンパレータ１４で、参
照電圧Ｖｄと入力電圧Ａｉｎとの比較が行われる。この
比較において、Ｖｄ＞Ａｉｎとなった場合には、逐次比
較レジスタ１８の第９ビットが０に戻され、今度は第８
ビットが１にセットされ、その場合のＤ／Ａブロック部
１２の参照電圧Ｖｄとアナログ入力電圧Ａｉｎとの比較
が行われる。そして、Ｖｄ＝Ａｉｎとなった場合に、逐
次比較レジスタ１８から、アナログ電圧Ａｉｎに対応す
るデジタル出力が得られる。
【００１４】図２のブロック図は、上記図１に示したＤ
／Ａブロック部１２とコンパレータ１４の主要構成が示
される。図左側のＤ／Ａブロック部１２は、１０ビット
精度の抵抗ラダーを２分割した上位５ビットに対応する
第ｎビット群用の抵抗素子２２と下位５ビットに対応す
る複数の抵抗素子が互いに直列接続された第ｍビット群
用の抵抗素子２４と、第ｎビット群用の抵抗素子２２の
端子電圧を選択するｎビットデコーダ２６と、このｎビ
ットデコーダ２６から上位ビットの参照電圧Ｖｎを取り
出すタップ端子２８と、第ｍビット群用の抵抗素子２４
の端子電圧を選択するｍビットデコーダ３０と、このｍ
ビットデコーダ３０から下位ビットの参照電圧Ｖｍを取
り出すタップ端子３２を備え、逐次比較レジスタ１８の
ビット情報に対応する参照電圧Ｖｄをタップ端子２８、
３２から出力することができる。
／Ａブロック部１２とコンパレータ１４の主要構成が示
される。図左側のＤ／Ａブロック部１２は、１０ビット
精度の抵抗ラダーを２分割した上位５ビットに対応する
第ｎビット群用の抵抗素子２２と下位５ビットに対応す
る複数の抵抗素子が互いに直列接続された第ｍビット群
用の抵抗素子２４と、第ｎビット群用の抵抗素子２２の
端子電圧を選択するｎビットデコーダ２６と、このｎビ
ットデコーダ２６から上位ビットの参照電圧Ｖｎを取り
出すタップ端子２８と、第ｍビット群用の抵抗素子２４
の端子電圧を選択するｍビットデコーダ３０と、このｍ
ビットデコーダ３０から下位ビットの参照電圧Ｖｍを取
り出すタップ端子３２を備え、逐次比較レジスタ１８の
ビット情報に対応する参照電圧Ｖｄをタップ端子２８、
３２から出力することができる。
【００１５】また図２右側に示すコンパレータ１４は、
タップ端子２８とコンデンサ３４との間に接続されたク
ロック信号Ｔ１で駆動されるアナログスイッチ３６と、
タップ端子３２とコンデンサ３８との間に接続されたク
ロック信号Ｔ１で駆動されるアナログスイッチ４０と、
アナログ入力電圧Ａｉｎをコンデンサ３４に蓄電させる
ためクロック信号Ｓ１によって駆動されるアナログスイ
ッチ４２と、グランドレベル０Ｖの補償電圧Ｖｘをコン
デンサ３８へ印加させるためクロック信号Ｓ１によって
駆動されるアナログスイッチ４４と、クロック信号Ｓ１
で駆動されるアナログスイッチ４６によって帰還接続さ
れたＣＭＯＳ構造のインバータ４８を備え、クロック信
号Ｔ１、Ｓ１は相補的な信号であり、一方がハイレベル
（論理１に等しい）のとき、他方はローレベル（論理０
に等しい）となっている。動作的には、分解能は１０ビ
ット精度で、参照電圧Ｖｄは上位５ビットのＶｎと下位
５ビットのＶｍとに分割され、クロック信号Ｓ１をハイ
レベルにしてアナログスイッチ４２、４４、４６を導通
させて、アナログ入力電圧Ａｉｎをコンデンサ３４に蓄
電するとともに、補償電圧Ｖｘをコンデンサ３８へ印加
させてサンプリングを行う。このサンプリングの際に、
ＣＭＯＳインバータ４８の入出力をアナログスイッチ４
６で短絡させることができ、このＣＭＯＳインバータ４
８の入力端子の電圧はスレッショルド電圧の２．５Ｖ±
１ＬＳＢに固定することができる。次に、クロック信号
Ｔ１をハイレベルにしてアナログスイッチ３６、４０を
導通させ、上位ビットの参照電圧Ｖｎをコンデンサ３４
へ下位ビットの参照電圧Ｖｍをコンデンサ３８へそれぞ
れ蓄電して電圧の比較を行う。比較時のＣＭＯＳインバ
ータ４８の出力条件は、アナログ入力電圧Ａｉｎが参照
電圧Ｖｄの和（Ｖｎ＋Ｖｍ／２n）より大きいときは、
インバータ４８の出力がハイレベルとなる。一方、アナ
ログ入力電圧Ａｉｎが参照電圧Ｖｄの和（Ｖｎ＋Ｖｍ／
２n）より小さいときは、ＣＭＯＳインバータ４８の出
力がロウレベルとなる。なお、上記関係式で下位ビット
の参照電圧Ｖｍを２nで割っているのは、コンデンサで
１／３２に重みづけが行われるように構成しているから
である。つまり、下位ビットのコンデンサ３８は、上位
ビットのコンデンサ３４に対して、１／３２に重みづけ
されていることによって、上位側と下位側を区別するこ
とができる。
タップ端子２８とコンデンサ３４との間に接続されたク
ロック信号Ｔ１で駆動されるアナログスイッチ３６と、
タップ端子３２とコンデンサ３８との間に接続されたク
ロック信号Ｔ１で駆動されるアナログスイッチ４０と、
アナログ入力電圧Ａｉｎをコンデンサ３４に蓄電させる
ためクロック信号Ｓ１によって駆動されるアナログスイ
ッチ４２と、グランドレベル０Ｖの補償電圧Ｖｘをコン
デンサ３８へ印加させるためクロック信号Ｓ１によって
駆動されるアナログスイッチ４４と、クロック信号Ｓ１
で駆動されるアナログスイッチ４６によって帰還接続さ
れたＣＭＯＳ構造のインバータ４８を備え、クロック信
号Ｔ１、Ｓ１は相補的な信号であり、一方がハイレベル
（論理１に等しい）のとき、他方はローレベル（論理０
に等しい）となっている。動作的には、分解能は１０ビ
ット精度で、参照電圧Ｖｄは上位５ビットのＶｎと下位
５ビットのＶｍとに分割され、クロック信号Ｓ１をハイ
レベルにしてアナログスイッチ４２、４４、４６を導通
させて、アナログ入力電圧Ａｉｎをコンデンサ３４に蓄
電するとともに、補償電圧Ｖｘをコンデンサ３８へ印加
させてサンプリングを行う。このサンプリングの際に、
ＣＭＯＳインバータ４８の入出力をアナログスイッチ４
６で短絡させることができ、このＣＭＯＳインバータ４
８の入力端子の電圧はスレッショルド電圧の２．５Ｖ±
１ＬＳＢに固定することができる。次に、クロック信号
Ｔ１をハイレベルにしてアナログスイッチ３６、４０を
導通させ、上位ビットの参照電圧Ｖｎをコンデンサ３４
へ下位ビットの参照電圧Ｖｍをコンデンサ３８へそれぞ
れ蓄電して電圧の比較を行う。比較時のＣＭＯＳインバ
ータ４８の出力条件は、アナログ入力電圧Ａｉｎが参照
電圧Ｖｄの和（Ｖｎ＋Ｖｍ／２n）より大きいときは、
インバータ４８の出力がハイレベルとなる。一方、アナ
ログ入力電圧Ａｉｎが参照電圧Ｖｄの和（Ｖｎ＋Ｖｍ／
２n）より小さいときは、ＣＭＯＳインバータ４８の出
力がロウレベルとなる。なお、上記関係式で下位ビット
の参照電圧Ｖｍを２nで割っているのは、コンデンサで
１／３２に重みづけが行われるように構成しているから
である。つまり、下位ビットのコンデンサ３８は、上位
ビットのコンデンサ３４に対して、１／３２に重みづけ
されていることによって、上位側と下位側を区別するこ
とができる。
【００１６】このように構成された本発明の逐次比較型
Ａ／Ｄ変換回路１０は、下位ビットの参照電圧Ｖｍに補
償電圧Ｖｘが重畳されているので、１０ビット精度のＡ
／Ｄ変換の最終比較段階の上位ビットの参照電圧Ｖｎが
アナログ入力電圧Ａｉｎに近似させた状態で、下位ビッ
トの参照電圧Ｖｍの値を変化させて最終的なデジタル値
を決定することができる。本実施の形態において、下位
ビットの参照電圧Ｖｍに接続されたＭＯＳ型コンデンサ
３８側に補償電圧Ｖｘを重畳させるのは、コンデンサ３
４の入力電圧が上位ビットの参照電圧Ｖｎとアナログ入
力電圧Ａｉｎであり、この電圧差が最大２mＬＳＢであ
るのに対し、コンデンサ３８の入力電圧が下位ビットの
参照電圧Ｖｍと補償電圧Ｖｘの０Ｖであり、この電圧の
差は下位ビット情報によって０Ｖから５Ｖの範囲で変化
するので、サンプリング時と最終比較時の電圧差が０Ｖ
から５Ｖになる。したがって、コンデンサ３８の容量変
化はコンデンサ３４より大きく、変換誤差も下位ビット
の参照電圧Ｖｍの変化に追従して２mの周期で変化する
こととなる。
Ａ／Ｄ変換回路１０は、下位ビットの参照電圧Ｖｍに補
償電圧Ｖｘが重畳されているので、１０ビット精度のＡ
／Ｄ変換の最終比較段階の上位ビットの参照電圧Ｖｎが
アナログ入力電圧Ａｉｎに近似させた状態で、下位ビッ
トの参照電圧Ｖｍの値を変化させて最終的なデジタル値
を決定することができる。本実施の形態において、下位
ビットの参照電圧Ｖｍに接続されたＭＯＳ型コンデンサ
３８側に補償電圧Ｖｘを重畳させるのは、コンデンサ３
４の入力電圧が上位ビットの参照電圧Ｖｎとアナログ入
力電圧Ａｉｎであり、この電圧差が最大２mＬＳＢであ
るのに対し、コンデンサ３８の入力電圧が下位ビットの
参照電圧Ｖｍと補償電圧Ｖｘの０Ｖであり、この電圧の
差は下位ビット情報によって０Ｖから５Ｖの範囲で変化
するので、サンプリング時と最終比較時の電圧差が０Ｖ
から５Ｖになる。したがって、コンデンサ３８の容量変
化はコンデンサ３４より大きく、変換誤差も下位ビット
の参照電圧Ｖｍの変化に追従して２mの周期で変化する
こととなる。
【００１７】図３は上記Ａ／Ｄ変換回路１０の変換誤差
の特性図である。図において、横軸はアナログ入力電圧
Ａｉｎを示し、０Ｖから５Ｖの範囲で入力した０点５０
とフルスケール点５２を含み、縦軸は各アナログ入力電
圧Ａｉｎの変換誤差（ＬＳＢ）を示す。Ａ／Ｄ変換回路
１０のコンデンサ３４と３８の参照電圧Ｖｄ側の電極を
半導体基板の拡散層で形成し、この拡散層上の酸化膜を
誘電体としてサンドイッチしたポリシリコン層をＣＭＯ
Ｓインバータ４８側の電極とした場合、コンデンサ３
４、３８の容量は両電極間の電圧差によって生ずる空乏
層の変化に伴って変動する。この変動がＡ／Ｄ変換回路
のいわゆる電圧依存性と呼ばれ、Ａ／Ｄ変換誤差とな
る。図示した変換誤差は、電圧依存性によるコンデンサ
３４、３８の容量変化が両電極間の電圧差に対して直線
性を有し、また、ＣＭＯＳインバータ４８の入力端子電
圧から見た参照電圧Ｖｍの値が−２．５Ｖから＋２．５
Ｖの範囲で変化し、且つ、コンデンサ３８の容量変化が
３％以内としたときの変換誤差をシュミレーションした
結果である。アナログ入力電圧Ａｉｎを０Ｖから開始し
た場合、参照電圧Ｖｍの最終比較値は０から５Ｖまでの
範囲を３２ビットの周期で変化する。最初のアナログ入
力電圧Ａｉｎが０Ｖの時は、サンプリングするアナログ
入力電圧Ａｉｎと参照電圧Ｖｍの値が共に０Ｖで変換誤
差は０ＬＳＢとなる。したがって、Ａ／Ｄ変換回路１０
の０点５０の誤差が最小値とすることができる。一方、
アナログ入力電圧Ａｉｎが最大値の５Ｖの時は、参照電
圧Ｖｘとの電圧差が大きくなるため変換誤差もこれに伴
い大きくなり、フルスケール点５２の変換誤差は０．９
ＬＳＢである。したがって、上記Ａ／Ｄ変換回路１０の
ＭＯＳ型コンデンサ３８の電圧極性を考慮すると、フル
スケール点５２の変換誤差をＬＳＢ／２以下の応用回路
には不向きであるが、０点５０の変換誤差を最小とする
応用回路に適用する場合に有利となる。図４は上記Ａ／
Ｄ変換回路１０のサンプリング時の接続を示す回路図で
ある。ＣＭＯＳインバータ４８の入出力がアナログスイ
ッチ４６により短絡され、ＣＭＯＳインバータ４８の入
力端子電圧ＶｉはＣＭＯＳインバータ４８のスレッショ
ルド電圧となる。図５は上記Ａ／Ｄ変換回路１０の比較
時の接続を示す回路図である。図において、コンデンサ
３４の容量２nＣ１’とコンデンサ３８の容量Ｃ２’が
サンプリング時の容量２nＣ１、Ｃ２と比較して空乏層
の影響により変化しているが、最下位の最終ビットの比
較時の電圧差△Ｖが１ＬＳＢ以下となるため、ＣＭＯＳ
インバータ４８の入力端子電圧Ｖｉ＋△Ｖは約２．５Ｖ
とみなすことができる。このＣＭＯＳインバータ４８の
入力端子側のコンデンサ電極と参照電圧Ｖｍ側のコンデ
ンサ電極との間の電圧範囲を０Ｖから５Ｖとすると、電
圧依存性は−２．５Ｖから＋２．５Ｖの範囲で考慮すれ
ば足りることとなる。
の特性図である。図において、横軸はアナログ入力電圧
Ａｉｎを示し、０Ｖから５Ｖの範囲で入力した０点５０
とフルスケール点５２を含み、縦軸は各アナログ入力電
圧Ａｉｎの変換誤差（ＬＳＢ）を示す。Ａ／Ｄ変換回路
１０のコンデンサ３４と３８の参照電圧Ｖｄ側の電極を
半導体基板の拡散層で形成し、この拡散層上の酸化膜を
誘電体としてサンドイッチしたポリシリコン層をＣＭＯ
Ｓインバータ４８側の電極とした場合、コンデンサ３
４、３８の容量は両電極間の電圧差によって生ずる空乏
層の変化に伴って変動する。この変動がＡ／Ｄ変換回路
のいわゆる電圧依存性と呼ばれ、Ａ／Ｄ変換誤差とな
る。図示した変換誤差は、電圧依存性によるコンデンサ
３４、３８の容量変化が両電極間の電圧差に対して直線
性を有し、また、ＣＭＯＳインバータ４８の入力端子電
圧から見た参照電圧Ｖｍの値が−２．５Ｖから＋２．５
Ｖの範囲で変化し、且つ、コンデンサ３８の容量変化が
３％以内としたときの変換誤差をシュミレーションした
結果である。アナログ入力電圧Ａｉｎを０Ｖから開始し
た場合、参照電圧Ｖｍの最終比較値は０から５Ｖまでの
範囲を３２ビットの周期で変化する。最初のアナログ入
力電圧Ａｉｎが０Ｖの時は、サンプリングするアナログ
入力電圧Ａｉｎと参照電圧Ｖｍの値が共に０Ｖで変換誤
差は０ＬＳＢとなる。したがって、Ａ／Ｄ変換回路１０
の０点５０の誤差が最小値とすることができる。一方、
アナログ入力電圧Ａｉｎが最大値の５Ｖの時は、参照電
圧Ｖｘとの電圧差が大きくなるため変換誤差もこれに伴
い大きくなり、フルスケール点５２の変換誤差は０．９
ＬＳＢである。したがって、上記Ａ／Ｄ変換回路１０の
ＭＯＳ型コンデンサ３８の電圧極性を考慮すると、フル
スケール点５２の変換誤差をＬＳＢ／２以下の応用回路
には不向きであるが、０点５０の変換誤差を最小とする
応用回路に適用する場合に有利となる。図４は上記Ａ／
Ｄ変換回路１０のサンプリング時の接続を示す回路図で
ある。ＣＭＯＳインバータ４８の入出力がアナログスイ
ッチ４６により短絡され、ＣＭＯＳインバータ４８の入
力端子電圧ＶｉはＣＭＯＳインバータ４８のスレッショ
ルド電圧となる。図５は上記Ａ／Ｄ変換回路１０の比較
時の接続を示す回路図である。図において、コンデンサ
３４の容量２nＣ１’とコンデンサ３８の容量Ｃ２’が
サンプリング時の容量２nＣ１、Ｃ２と比較して空乏層
の影響により変化しているが、最下位の最終ビットの比
較時の電圧差△Ｖが１ＬＳＢ以下となるため、ＣＭＯＳ
インバータ４８の入力端子電圧Ｖｉ＋△Ｖは約２．５Ｖ
とみなすことができる。このＣＭＯＳインバータ４８の
入力端子側のコンデンサ電極と参照電圧Ｖｍ側のコンデ
ンサ電極との間の電圧範囲を０Ｖから５Ｖとすると、電
圧依存性は−２．５Ｖから＋２．５Ｖの範囲で考慮すれ
ば足りることとなる。
【００１８】上記実施の形態では補償電圧Ｖｘを０Ｖの
グランドレベルに固定したが、図６に示すように補償電
圧Ｖｘを任意に設定できるように構成することができ
る。つまり、サンプリング時と比較時に入力される電圧
差を小さくすれば、コンデンサ３８の容量変化も減少
し、その結果変換誤差も最小限にすることができる。例
えば、補償電圧Ｖｘを下位ビットの参照電圧Ｖｍの最大
値の略１／２の値に設定して、Ａ／Ｄ変換誤差の平均値
を下げることができる。本実施の形態においては、補償
電圧Ｖｘを２．５Ｖに設定して、下位ビットの参照電圧
Ｖｍを下位ビット情報によって０Ｖから５Ｖの範囲で変
化させた場合、下位ビットの参照電圧Ｖｍと補償電圧Ｖ
ｘの電圧差は−２．５Ｖから＋２．５Ｖの範囲で変化す
るので、上記実施の形態のＡ／Ｄ変換回路１０の最大電
圧差の５Ｖより小さくすることができる。よって、コン
デンサの空乏層の変化に伴う変換誤差の平均値も低減さ
せることができる。図７は、１０ビット精度のＡ／Ｄ変
換で、上位５ビットと下位５ビットの参照電圧ＶｎとＶ
ｍに分割して、補償電圧Ｖｘを２．５Ｖに設定したとき
のシュミレーション結果である。０点５０とフルスケー
ル点５２の変換誤差は共に０．２ＬＳＢにすることがで
きる。また、アナログ入力電圧Ａｉｎを０Ｖから５Ｖの
範囲で変化させた場合、変換誤差の最大値が−０．６か
ら−０．７ＬＳＢとなりＬＳＢ／２より大きくなるが、
それでも変換誤差の平均値を小さくすることができる。
グランドレベルに固定したが、図６に示すように補償電
圧Ｖｘを任意に設定できるように構成することができ
る。つまり、サンプリング時と比較時に入力される電圧
差を小さくすれば、コンデンサ３８の容量変化も減少
し、その結果変換誤差も最小限にすることができる。例
えば、補償電圧Ｖｘを下位ビットの参照電圧Ｖｍの最大
値の略１／２の値に設定して、Ａ／Ｄ変換誤差の平均値
を下げることができる。本実施の形態においては、補償
電圧Ｖｘを２．５Ｖに設定して、下位ビットの参照電圧
Ｖｍを下位ビット情報によって０Ｖから５Ｖの範囲で変
化させた場合、下位ビットの参照電圧Ｖｍと補償電圧Ｖ
ｘの電圧差は−２．５Ｖから＋２．５Ｖの範囲で変化す
るので、上記実施の形態のＡ／Ｄ変換回路１０の最大電
圧差の５Ｖより小さくすることができる。よって、コン
デンサの空乏層の変化に伴う変換誤差の平均値も低減さ
せることができる。図７は、１０ビット精度のＡ／Ｄ変
換で、上位５ビットと下位５ビットの参照電圧ＶｎとＶ
ｍに分割して、補償電圧Ｖｘを２．５Ｖに設定したとき
のシュミレーション結果である。０点５０とフルスケー
ル点５２の変換誤差は共に０．２ＬＳＢにすることがで
きる。また、アナログ入力電圧Ａｉｎを０Ｖから５Ｖの
範囲で変化させた場合、変換誤差の最大値が−０．６か
ら−０．７ＬＳＢとなりＬＳＢ／２より大きくなるが、
それでも変換誤差の平均値を小さくすることができる。
【００１９】また、上記実施の形態で補償電圧Ｖｘを
２．５Ｖに設定すると補償電圧Ｖｘの値に相当する電圧
がアナログ入力電圧Ａｉｎに加重される。この加重され
た電圧は、上位ビットのコンデンサ３４の重み付けによ
りＶｘ／２nの値となる。図６のＤ／Ａブロック部１２
のタップ端子２８の出力をＶｎに代えて、Ｖｎ＋Ｖｘ／
２nのオフセット電圧を重畳した電圧をコンデンサ３４
へ入力することができる。このオフセット電圧により補
償電圧Ｖｘが重畳したアナログ入力電圧Ａｉｎと最終比
較結果を相殺することができ、より変換誤差を減少させ
ることができる。
２．５Ｖに設定すると補償電圧Ｖｘの値に相当する電圧
がアナログ入力電圧Ａｉｎに加重される。この加重され
た電圧は、上位ビットのコンデンサ３４の重み付けによ
りＶｘ／２nの値となる。図６のＤ／Ａブロック部１２
のタップ端子２８の出力をＶｎに代えて、Ｖｎ＋Ｖｘ／
２nのオフセット電圧を重畳した電圧をコンデンサ３４
へ入力することができる。このオフセット電圧により補
償電圧Ｖｘが重畳したアナログ入力電圧Ａｉｎと最終比
較結果を相殺することができ、より変換誤差を減少させ
ることができる。
【００２０】上記実施の形態では、補償電圧Ｖｘをアナ
ログ入力電圧Ａｉｎ＝５Ｖの略半分の２．５Ｖとした
が、補償電圧Ｖｘをアナログ入力電圧Ａｉｎの最大定格
値に設定することができる。図８は補償電圧Ｖｘを５Ｖ
にしたときのシュミレーション結果である。図において
変換誤差は、図３の±誤差と正反対の特性を有し、０点
５０の変換誤差は０．９ＬＳＢと大きいが、フルスケー
ル点５２の変換誤差が０ＬＳＢで最小にすることができ
る。したがって、フルスケール点５２の変換誤差を最小
とする応用回路に有利となる。
ログ入力電圧Ａｉｎ＝５Ｖの略半分の２．５Ｖとした
が、補償電圧Ｖｘをアナログ入力電圧Ａｉｎの最大定格
値に設定することができる。図８は補償電圧Ｖｘを５Ｖ
にしたときのシュミレーション結果である。図において
変換誤差は、図３の±誤差と正反対の特性を有し、０点
５０の変換誤差は０．９ＬＳＢと大きいが、フルスケー
ル点５２の変換誤差が０ＬＳＢで最小にすることができ
る。したがって、フルスケール点５２の変換誤差を最小
とする応用回路に有利となる。
【００２１】以上の説明では、本発明の実施の形態を１
０ビット精度の２分割逐次比較型Ａ／Ｄ変換回路につい
て説明したが、本発明は、上記のような１０ビット精度
の２分割逐次比較型Ａ／Ｄ変換回路以外の８ビット精
度、１２ビット精度、３分割若しくは４分割逐次比較型
Ａ／Ｄ変換回路にも適用可能であることはもちろんであ
る。また、アナログ入力のサンプリングは、１回でも複
数回でも上記と同様の効果を得ることができる。さら
に、ＣＭＯＳインバータ４８側のＭＯＳ型コンデンサの
電極を半導体基板の拡散領域としてもよく、この場合は
参照電圧Ｖｄ側のコンデンサ電極はドープドポリシリコ
ン若しくはアルミ電極を使用できることは勿論である。
以下に本発明の関連事項を開示する。
０ビット精度の２分割逐次比較型Ａ／Ｄ変換回路につい
て説明したが、本発明は、上記のような１０ビット精度
の２分割逐次比較型Ａ／Ｄ変換回路以外の８ビット精
度、１２ビット精度、３分割若しくは４分割逐次比較型
Ａ／Ｄ変換回路にも適用可能であることはもちろんであ
る。また、アナログ入力のサンプリングは、１回でも複
数回でも上記と同様の効果を得ることができる。さら
に、ＣＭＯＳインバータ４８側のＭＯＳ型コンデンサの
電極を半導体基板の拡散領域としてもよく、この場合は
参照電圧Ｖｄ側のコンデンサ電極はドープドポリシリコ
ン若しくはアルミ電極を使用できることは勿論である。
以下に本発明の関連事項を開示する。
【００２２】次の式１は、従来のサンプリング時のＡ／
Ｄ変換方式を示すもので、コンデンサ３４に蓄電する電
荷Ｑｓを求める式である。
Ｄ変換方式を示すもので、コンデンサ３４に蓄電する電
荷Ｑｓを求める式である。
【００２３】
【数１】 次の式２は、従来の比較時のＡ／Ｄ変換方式を示すもの
で、コンデンサ３４、３８に蓄電する電荷Ｑｃを求める
式である。但し、ＣＭＯＳインバータ４８側の電位をＶ
ｔｈ＋△Ｖとする。
で、コンデンサ３４、３８に蓄電する電荷Ｑｃを求める
式である。但し、ＣＭＯＳインバータ４８側の電位をＶ
ｔｈ＋△Ｖとする。
【００２４】
【数２】 次の式３は、電荷保存の法則によりＱｓ＝Ｑｃの関係を
示す式である。
示す式である。
【００２５】
【数３】 次の式４は、本発明のサンプリング時のＡ／Ｄ変換方式
を示すもので、コンデンサ３４に蓄電する電荷Ｑｓを求
める式である。
を示すもので、コンデンサ３４に蓄電する電荷Ｑｓを求
める式である。
【００２６】
【数４】 次の式５は、本発明の比較時のＡ／Ｄ変換方式を示すも
ので、コンデンサ３４、３８に蓄電する電荷Ｑｃを求め
る式である。但し、ＣＭＯＳインバータ４８側の電位を
Ｖｔｈ＋△Ｖとする。
ので、コンデンサ３４、３８に蓄電する電荷Ｑｃを求め
る式である。但し、ＣＭＯＳインバータ４８側の電位を
Ｖｔｈ＋△Ｖとする。
【００２７】
【数５】 次の式６は、電荷保存の法則によりＱｓ＝Ｑｃの関係を
示す式である。
示す式である。
【００２８】
【数６】 以降の関係式は上記従来例と同様である。
【００２９】
【発明の効果】以上説明したとおり、第１の発明によれ
ば、アナログ入力電圧に補償電圧を重畳させることによ
り、小規模な回路の変更で、０点若しくはフルスケール
点並びに任意の変換点のＡ／Ｄ変換誤差を最小にするこ
とができる。
ば、アナログ入力電圧に補償電圧を重畳させることによ
り、小規模な回路の変更で、０点若しくはフルスケール
点並びに任意の変換点のＡ／Ｄ変換誤差を最小にするこ
とができる。
【００３０】また、第２の発明によれば、補償電圧を最
大参照電圧の略中間値に設定して、全範囲におけるＡ／
Ｄ変換誤差を減少させることができる。
大参照電圧の略中間値に設定して、全範囲におけるＡ／
Ｄ変換誤差を減少させることができる。
【００３１】さらに、第３の発明によれば、参照電圧に
補償電圧に対応するオフセット電圧を重畳させること
で、フルスケール点のＡ／Ｄ変換誤差を減少させること
ができる。
補償電圧に対応するオフセット電圧を重畳させること
で、フルスケール点のＡ／Ｄ変換誤差を減少させること
ができる。
【図１】 本発明の実施の形態に係る逐次比較型Ａ／Ｄ
変換回路のブロック図である。
変換回路のブロック図である。
【図２】 本発明の実施の形態に適用するＤ／Ａブロッ
ク部及び比較部の回路図である。
ク部及び比較部の回路図である。
【図３】 本発明の実施の形態の変換誤差の特性図であ
る。
る。
【図４】 本発明の実施の形態に適用するコンパレータ
の回路図である。
の回路図である。
【図５】 本発明の実施の形態に適用するコンパレータ
の回路図である。
の回路図である。
【図６】 本発明の他の実施の形態に係るＡ／Ｄ変換回
路のブロック図である。
路のブロック図である。
【図７】 本発明の他の実施の形態の変換誤差の特性図
である。
である。
【図８】 本発明の他の実施の形態の変換誤差の特性図
である。
である。
【図９】 従来のＡ／Ｄ変換器のブロック図である。
１０ Ａ／Ｄ変換回路、１２ Ｄ／Ａブロック部、１４
コンパレータ、１６制御回路、１８ 逐次比較レジス
タ、２０ 参照電圧Ｖｄ、２８，３２ タップ端子、３
４，３８ ＭＯＳ型コンデンサ、４８ ＣＭＯＳインバ
ータ。
コンパレータ、１６制御回路、１８ 逐次比較レジス
タ、２０ 参照電圧Ｖｄ、２８，３２ タップ端子、３
４，３８ ＭＯＳ型コンデンサ、４８ ＣＭＯＳインバ
ータ。
Claims (3)
- 【請求項１】 外部からのアナログ入力電圧と内部の参
照電圧とを逐次比較し、該参照電圧を前記アナログ入力
電圧に近づけてデジタル値に変換する逐次比較型Ａ／Ｄ
変換回路であって、 前記アナログ入力電圧を標本化する際に、ＭＯＳ型コン
デンサの蓄電容量誤差を補償する補償電圧を重畳して該
アナログ入力電圧を蓄電するＭＯＳ型コンデンサと、 逐次比較レジスタの上位ビット情報に対応した第１の参
照電圧を出力する第１のタップ端子、該逐次比較レジス
タの下位ビット情報に対応した第２の参照電圧を出力す
る第２のタップ端子を有する参照電圧発生回路と、 前記ＭＯＳ型コンデンサに蓄電した標本電圧と前記参照
電圧発生回路から出力される合成参照電圧とを逐次比較
してデジタル値に変換する電圧比較手段と、 前記電圧比較手段の比較結果に基づいて、前記第１また
は第２の参照電圧を変更させる逐次比較レジスタと、を
備えることを特徴とする逐次比較型Ａ／Ｄ変換回路。 - 【請求項２】 前記補償電圧を最大参照電圧の略中間値
に設定し、前記第２の参照電圧が印加されるＭＯＳ型コ
ンデンサに該補償電圧を蓄電させることを特徴とする請
求項１に記載の逐次比較型Ａ／Ｄ変換回路。 - 【請求項３】 前記第１の参照電圧に前記補償電圧に対
応するオフセット電圧を重畳させることを特徴とする請
求項１または２に記載の逐次比較型Ａ／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16862697A JPH1117542A (ja) | 1997-06-25 | 1997-06-25 | 逐次比較型ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16862697A JPH1117542A (ja) | 1997-06-25 | 1997-06-25 | 逐次比較型ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117542A true JPH1117542A (ja) | 1999-01-22 |
Family
ID=15871551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16862697A Pending JPH1117542A (ja) | 1997-06-25 | 1997-06-25 | 逐次比較型ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1117542A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008187257A (ja) * | 2007-01-26 | 2008-08-14 | Renesas Technology Corp | 半導体装置 |
-
1997
- 1997-06-25 JP JP16862697A patent/JPH1117542A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008187257A (ja) * | 2007-01-26 | 2008-08-14 | Renesas Technology Corp | 半導体装置 |
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