JP4118355B2 - ビデオ表示装置用の自動較正されたディジタル／アナログ変換器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、一般的に、輝度信号を表示装置の画素に供給するため、特に、液晶ディスプレイ（ＬＣＤ）の画素に供給するため使用されるディジタル／アナログ変換器に係る。
【０００２】
【従来の技術】
ＬＣＤのような表示装置は、マトリックス、又は、水平方向の行及び垂直方向の列に配置された画素の配列により構成される。表示されるべきビデオ情報は、画素の各列に個別に関連したデータラインに輝度（グレイスケール）信号として供給される。画素の行は順次走査され、活性化された行内の画素の容量は、個別の列に供給された輝度信号のレベルに従って種々の輝度レベルに変えられる。
【０００３】
プラス(Plus)他による発明の名称“輝度信号の表示装置への供給用システムと、そのための比較器”の米国特許第５，１７０，１５５号明細書には、ＬＣＤアレイのデータライン又は列ドライバの一例が示されている。上記プラス他の引例の配置において、ビデオ情報は、出力ラインを有するメモリにディジタル形式で記憶される。出力ラインの各グループは、記憶されたディジタル情報を対応するディジタル／アナログ（Ｄ／Ａ）変換器に供給する。Ｄ／Ａ変換器の出力信号は、ＬＣＤアレイの対応するデータラインを駆動する対応したデータラインドライバに結合される。
【０００４】
スガワ他による発明の名称“ディジタル／アナログ変換器”の米国特許第４，８２７，２６０号明細書には、電流セグメント又は電流加算形のＤ／Ａ変換器と呼ばれるビデオ信号処理用のＤ／Ａ変換器が記載されている。ｎビットのデータ語に対し、２n-1 個の同一の電流源が２n-1 個のスイッチにより制御される。上記スイッチは、データ語のビットの状態に従って選択的にターンオンされる。導通性スイッチと関係した電流源の電流は、和電流を生成するため電流加算抵抗で合成される。和電流の値は、データ語の値が１ずつ増加するとき、一方の電流源の電流の値だけ増加する。和電流に比例するアナログ出力電圧は抵抗で発生される。
【０００５】
一例として、かなり多数、例えば、４０個の電流加算形Ｄ／Ａ変換器は、対応する４０個のデータラインドライバにビデオ情報を同時に供給するため使用される。かかるＤ／Ａ変換器の並列動作は、所定の行に関係した画素情報を更新するためより短い時間を与える点が有利である。
ＬＣＤ表示装置用のＤ／Ａ変換器は、例えば、０．２５％よりも高い精度を必要とする。しかし、所定のデータ語に対するＤ／Ａ変換器の出力電圧は、更に高い精度で一致することが要求される。かかる一致精度は、均一であると想定される表示された画像の一部における妨害性の色調又はグレイスケール変動の知覚を回避するために要求される。
【０００６】
【発明が解決しようとする課題】
典型的に、電流加算形の単一のＤ／Ａ変換器は、電流源Ｄ／Ａ変換器の間で処理パラメータの有意な偏りを回避するため、コモンセントロイド配置技術を使用して構成される。しかし、ＬＣＤの駆動回路には多数のＤ／Ａ変換器が必要とされるので、かかるＤ／Ａ変換器の全ての電流源に関し上記のコモンセントロイド配置を実現することは実際的ではない。更に、別個のＤ／Ａ変換器は、例えば、１％を超える不正確さを伴う場合があるので、各Ｄ／Ａ変換器の加算抵抗は一致しない可能性がある。Ｄ／Ａ変換器の精度を改良するため、ＬＣＤ表示装置の動作中に、Ｄ／Ａ変換器を自動的かつ定期的に較正することが望ましい。
【０００７】
【課題を解決するための手段】
新規な特徴を具現化する所定のＤ／Ａ変換器において、電流源は、制御信号により電流ミラー配置内で共通に制御される。Ｄ／Ａ変換器は、フルスケールの出力電圧を基準電圧と比較することにより自動的に較正される。生成された誤差信号は、サンプル・ホールド配置に供給される。サンプル・ホールド配置のキャパシタに発生させられた電圧は、フィードバック又はサーボループ内に電流源制御信号を発生するため使用される。制御信号の変化は、一定の電流比を維持するような態様で同じ比により電流源の各電流を変化させる。
【０００８】
新規の特徴によれば、同じ基準電圧が各Ｄ／Ａ変換器に関して共通に使用される。従って、Ｄ／Ａ変換器の間のあらゆる精度の不一致が実質的に低減される利点が得られる。
【０００９】
【発明の実施の形態】
本発明の一面を具体化する複数のディジタル／アナログ変換器は、ビデオ表示機器の複数のデータラインドライバに供給される複数のアナログ出力信号を発生する。複数の開閉回路網が含まれる。所定の開閉回路網は、所定のディジタル／アナログ変換器と関係し、対応する入力データ語に応答する。所定の開閉回路網は、データ語のビットの重みに従って、対応するアナログ出力信号を生成する。所定のディジタル／アナログ変換器に関連した比較器は、基準信号と、所定のディジタル／アナログ変換器のアナログ出力信号を表わす信号とに応答する。比較器は、基準信号と、アナログ出力信号を表わす信号との差に従って、誤差信号を発生する。複数のディジタル／アナログ変換器の夫々に各誤差信号を発生させるため同じ基準信号が使用される。所定のディジタル／アナログ変換器と関係した誤差信号は、サーボループの形で所定のディジタル／アナログ変換器の出力信号を自動的に調整するため所定のディジタル／アナログ変換器の開閉回路網に結合される。
【００１０】
本発明の他の面によれば、電流加算形ディジタル／アナログ変換器は、電流ミラー配置内で共通に制御され、入力データ語に従って選択された複数の開閉された電流源を含む。アナログ出力信号は、選択された電流源の電流から生成される。比較器は、基準信号と、出力信号を表わす信号との間の差に従って誤差信号を発生するため、基準信号と、出力信号を表わす信号とに応答する。誤差信号は、サーボループの形でアナログ出力信号を自動的に調整する電流ミラー配置に結合される。
【００１１】
【実施例】
図１において、表示されるべき画像情報を表わすビデオ信号は、例えば、アンテナ１２から受信される。アナログ回路１１は、アナログ／ディジタル変換器（Ａ／Ｄ）１４への入力信号としてビデオ信号をライン１３に供給する。アナログ回路１１からのテレビジョン信号は、水平方向のｍ＝５６０行、垂直方向のｎ＝９６０列に配置された液晶セル１６ａのような多数の画素により構成された液晶アレイ１６に表示される。液晶アレイ１６は、液晶セル１６ａの各垂直列に対し１本のｎ＝９６０列のデータライン１７と、液晶セル１６ａの各水平行に対し１本のｍ＝５６０行の選択ライン１８とを含む。
【００１２】
Ａ／Ｄ変換器１４は、輝度レベル又はグレイスケールを、出力ライン２２の４０個のグループを有するメモリ２１に供給する出力バス１９を含む。メモリ２１の出力ライン２２の各グループは、記憶されたディジタル情報を、本発明の特徴を具体化する対応するディジタル／アナログ変換器（Ｄ／Ａ）２３に供給する。出力ライン２２の４０個のグループには、夫々、４０個のＤ／Ａ変換器が対応する。所定のＤ／Ａ変換器２３の出力信号ＯＵＴは、対応するライン３１を介して、信号ＯＵＴを格納する対応したデマルチプレクサ及びデータラインドライバ１００に結合される。
【００１３】
所定のビデオライン時間中の１３マイクロ秒の期間中に、４０台のＤ／Ａ変換器２３の信号ＯＵＴが生成される。その結果として、信号ＯＵＴは、９６０個のデマルチプレクサ及びデータラインドライバ１００の夫々に記憶される。変換サイクルの間の時間は、１．２４マイクロ秒である。
選択ラインスキャナ６０は、従来の方法で所定のアレイ１６の行を選択する選択ライン１８に行選択信号を発生する。９６０本のデータライン１７に発生された電圧は、３２マイクロ秒のライン時間中に、選択された行の画素１６ａに供給される。
【００１４】
上記の如く、所定のデマルチプレクサ及びデータラインドライバ１００は、対応する信号ＯＵＴを記憶し、記憶された信号ＯＵＴを対応するデータライン１７に転送するため使用される。各データライン１７は画素セル１６ａの５６０本の行に供給される。デマルチプレクサ及びデータラインドライバ１００は、チョップドランプ増幅器として動作する。基準ランプ信号ＲＥＦ−ＲＡＭＰ及び信号ＯＵＴは、出力トランジスタＭＮ６を制御する比較器２４に供給される。データランプ電圧ＤＡＴＡ−ＲＡＭＰは、比較器２４がトランジスタＭＮ６の動作を禁止する時点まで、各ビデオラインの時間中にトランジスタＭＮ６によりデータライン１７に供給される。比較器２４がトランジスタＭＮ６を動作禁止状態にする時点は、信号ＯＵＴの大きさにより決められる。かくして、画素電圧は信号ＯＵＴにより定められる。デマルチプレクサ及びデータラインドライバ１００と類似した配置の一例は、上記引例のプラス他の特許に詳細に説明される。
【００１５】
図２は、新規な特徴を具体化する図１の自己較正されたＤ／Ａ変換器２３の一つを詳細に示す図である。図１及び図２において同様の記号及び数字は、同じ項目又は機能を表わす。
図２の自己較正された各Ｄ／Ａ変換器２３は、画素ビデオ情報を含む８ビットデータ語Ｗをアナログ電圧ＯＵＴに変換する。各Ｄ／Ａ変換器２３は、例えば、コモンセントロイド配置を用いて互いに一致するよう構成された２8 −１＝２５５個の開閉電流源１２０を含む。各開閉電流源１２０は、Ｐ形金属酸化物半導体（ＰＭＯＳ）トランジスタにより形成された非開閉電流源トランジスタ１１０を含む。各トランジスタ１１０は、共通ライン１１０ａを介して電源電圧＋５Ｖに接続されたソース電極と、ライン１１０ｂを介して他のトランジスタ１１０のゲート電極と共通して接続されたゲート電極とを有する。ライン１１０ｂは電流制御ＰＭＯＳトランジスタ１１１のドレイン電極に接続される。トランジスタ１１１は、互いに結合されたゲート電極とドレイン電極とを有する。トランジスタ１１１内の制御電流Ｉ１１１は、電流ミラーの方法で各トランジスタ１１０内の電流Ｉ１１０の大きさを制御する。各電流Ｉ１１０は、同じ大きさを有し、Ｄ／Ａ変換器２３の他のトランジスタ１１０の各電流Ｉ１１０を追尾する。
【００１６】
所定の開閉電流源１２０において、電流源トランジスタ１１０は、対応するＰＭＯＳスイッチトランジスタ１１３のソース電極と、対応するＰＭＯＳスイッチトランジスタ１１４のソース電極とに接続される。トランジスタ１１４のドレイン電極は、電流ミラー配置１１７の電流加算Ｎ形金属酸化物半導体（ＮＭＯＳ）トランジスタ１１６のドレイン電極に対し共通に接続される。各トランジスタ１１３のドレイン電極は、接地基準端子１１８に接続される。
【００１７】
開閉電流源１２０は、語Ｗの８ビットにより夫々制御された８個のグループに構造化される。所定のグループに含まれる開閉電流源１２０の数は、グループ内の開閉電流源１２０を制御する語Ｗの対応するビットの重みにより判定される。かくして、例えば、１２７個の開閉電流源１２０は、語Ｗの最上位ビットＭＳＢにより制御され、一方、１個の開閉電流源１２０は、語Ｗの最下位ビットＬＳＢにより制御される。Ｄ／Ａ変換器２３には、全部で２５５個の開閉電流源１２０が存在する。
【００１８】
開閉電流源１２０の所定のグループの各トランジスタ１１４のゲート電極は、対応するインバータゲート１２２の出力に対し共通に接続される。インバータゲート１２２は、語Ｗの対応するビットが論理レベルのハイであるとき、トランジスタ１１４をターンオンする形で論理レベルのローを供給する。従って、各トランジスタ１１０の電流Ｉ１１０は、対応するトランジスタ１１４を介して電流加算トランジスタ１１６に結合され、トランジスタ１１６内の電流Ｉ１１６に寄与する。かくして、トランジスタ１１６内の電流Ｉ１１６は、語Ｗの制御ビットの重みにより定められた量だけ増加させられる。
【００１９】
上記の開閉電流源１２０のグループの各トランジスタ１１３のゲート電極は、対応するインバータゲート１２１の出力に対し共通に接続される。インバータゲート１２１は、語Ｗの対応するビットが論理レベルのハイにあるとき、論理レベルのハイを供給する。従って、トランジスタ１１３はターンオフされる。一方、対応するインバータゲート１２２は、語Ｗの対応するビットが論理レベルのローであるとき、論理レベルのハイを供給する。従って、トランジスタ１１４はターンオフされ、トランジスタ１１３は、各トランジスタ１１０内の電流Ｉ１１０を電流加算トランジスタ１１６から減結合する態様でターンオンされる。かくして、電流Ｉ１１０は、語Ｗのビットが論理レベルのローであるとき、トランジスタ１１６内の電流Ｉ１１６に寄与しない。
【００２０】
電流Ｉ１１０が、語Ｗの制御ビットの状態とは無関係にトランジスタ１１３及び１１４の一方の中を妨害されずに流れ続ける点が有利である。このような形で、あらゆる電流切換えの妨害が低減される利点が得られる。
Ｄ／Ａ変換器２３内の各電流Ｉ１１０がトランジスタ１１６に結合されたとき、電圧ＯＵＴのフルスケールは得られる。この状況は、語Ｗの８ビット全てがハイ状態にあるとき発生する。電流Ｉ１１０がトランジスタ１１６に結合されていないとき、零スケールが発生する。この状況は、語Ｗの８ビットがロー状態にあるとき生じる。
【００２１】
和電流Ｉ１１６は、電流ミラーの形でトランジスタ１２３内の和電流Ｉ１２３を制御する。次に、データ語Ｗの値が１だけ増加したとき、和電流Ｉ１２３は電流Ｉ１１０に比例した値だけ増加する。
電流Ｉ１２３は、反転増幅器１２５の反転端子１２４に結合される。反転増幅器１２５の出力端子１２６は、抵抗Ｒを介して端子１２４に接続される。１．５Ｖのレベル偏移電圧は、増幅器１２５の非反転入力端子に結合される。従って、増幅器１２５のアナログ出力電圧ＯＵＴは、１．５Ｖ＋（抵抗Ｒの値により乗算された和電流Ｉ１２３の値）と一致する。語Ｗの各ビットの値が零であるとき、電圧ＯＵＴは１．５Ｖと一致する。かくして、電圧１．５Ｖは、電圧ＯＵＴの零スケールレベルを決める。
【００２２】
新規な特徴を具体化する自己較正回路１３０は、増幅器の出力端子１２６に接続された反転入力端子と、図１に示されたＶＲＥＦに対応する基準電圧ＶＲＥＦのソース（図示しない）に接続された非反転入力端子とを有する差動誤差増幅器１３１を含む。増幅器１３１は、ＮＭＯＳ負荷トランジスタ１３８及び１３９のペアに夫々結合されたＰＭＯＳトランジスタ１３２及び１３３の差動ペアを含む。直列接続されたＰＭＯＳトランジスタ１３５、電流制御抵抗１３７、及び、トランジスタ１３４は、電流ミラーの方法でトランジスタ１３６を介してトランジスタ１３２及び１３３内の電流の合計を制御する。
【００２３】
誤差増幅器１３１の出力端子１４０は、誤差サンプリングスイッチングＮＭＯＳトランジスタ１４１を介して、寄生容量でも構わない小さいサンプリング容量ＣＰ１に結合される。容量ＣＰ１は、スイッチングＮＭＯＳトランジスタ１４２を介して第２の積分容量ＣＰ２に結合される。トランジスタ１４１及び１４２は、相補形制御信号ＳＡＭＰ及びＳＡＭＰ−ＩＮＶＥＲＳＥにより夫々制御される。クランプトランジスタ１５０は、端子１４０と接合端子１５１との間に接続される。接合端子１５１は、トランジスタ１３２と１３９との間に接続される。
【００２４】
Ｄ／Ａ変換器２３の周期的な誤差サンプリングは、連続的なディジタル／アナログ変換期間１６１の間の信号ＳＡＭＰ−ＩＮＶＥＲＳＥの誤差サンプリング期間１６０中に行われる。誤差サンプリング期間１６０の間に、サンプリング制御信号ＳＡＭＰのパルスがトランジスタ１４１をターンオンし、相補形のサンプリング制御信号ＳＡＭＰ−ＩＮＶＥＲＳＥは、トランジスタ１４２をターンオフする。サンプリング期間１６０の間に、全てのビットが論理ハイ状態にある語Ｗを生成するため、信号ＳＡＭＰが図１のメモリ２１の出力段（図示しない）に供給される。信号ＳＡＭＰ−ＩＮＶＥＲＳＥは、誤差信号ＥＲＲＯＲが端子１４０に発生させられるようにトランジスタ１５０をターンオフする。従って、容量ＣＰ１は、フルスケールの電圧ＯＵＴと、電圧ＶＲＥＦとの間の差に比例する誤差補正電圧ＶＣＰ１を発生する。
【００２５】
サンプリング期間１６０の後に、サンプリング制御信号ＳＡＭＰはトランジスタ１４１をターンオフし、サンプリング制御信号ＳＡＭＰ−ＩＮＶＥＲＳＥは、トランジスタ１４２をターンオンする。従って、フルスケールの電圧ＯＵＴの誤差を表わす容量ＣＰ１に蓄積された電荷は、制御電圧ＶＣＰ２を発生する誤差積分容量ＣＰ２に供給される。安定状態の動作において、電圧ＶＣＰ２は、電圧ＶＲＥＦのレベルの電圧ＯＵＴに接近した状態を保つ傾向がある。
【００２６】
クランプトランジスタ１５０は、期間１６０を除いた全ての時間に導通する。従って、サンプリング期間１６０の外側で、端子１４０に発生された信号は、ノイズ信号の容量ＣＰ１及びＣＰ２への導入を防止するように、一定であるという利点が得られる。
電圧ＶＣＰ２は、ソースフォロワーＮＭＯＳトランジスタ１４３を介して、抵抗Ｒ１とＮＭＯＳトランジスタ１４４の直列配置により形成された電圧・電流変換器に結合される。トランジスタ１４４は、ゲート電極がドレイン電極に接続される。トランジスタ１４４のドレイン／ゲートは、電流ミラー配置を形成するため、ＮＭＯＳトランジスタ１４５のゲートに接続される。トランジスタ１４５内の電流Ｉ１４５は、制御電圧ＶＣＰ２に比例する。電流Ｉ１４５は、トランジスタ１１１内の和電流Ｉ１１１として流れるように、トランジスタ１４７において一定電流Ｉ１４７と加算された可変電流である。電流Ｉ１４７は、トランジスタ１４６を流れる電流Ｉ１４６により電流ミラーの方法で確定される。電流Ｉ１１１は、電流ミラーの方法で各電流Ｉ１１０を制御する。
【００２７】
電圧ＯＵＴとＶＲＥＦとの間の差又は誤差は、電流Ｉ１４５を発生するので、電流Ｉ１１１が変化する。従って、各電流Ｉ１１０に変化が生じる。かくして、電流Ｉ１１０の誤差はサーボループの形で補正される。誤差は所定のサンプリング期間１６０中に少なくとも部分的に補正される。大きい誤差は完全な補正のため数個のサンプリング期間を必要とする。
【００２８】
新規の特徴によれば、各Ｄ／Ａ変換器２３の誤差は同じ基準電圧ＶＲＥＦを用いて補正される。従って、Ｄ／Ａ変換器２３の間の抵抗Ｒの値、又は、電流Ｉ１１０の値の差は、フルスケールの電圧ＯＵＴの一致に著しい影響を与えることがない。電流Ｉ１１０は零スケールで零であるため、零スケールの電圧ＯＵＴは、抵抗Ｒ又は電流Ｉ１１０による著しい影響を受けない。各Ｄ／Ａ変換器２３において電流Ｉ１１０は互い一致するので、語Ｗのあらゆる中間値で精度が維持される。Ｄ／Ａ変換器２３の各トランジスタは、バイポーラトランジスタ技術を用いて実装してもよい。
【図面の簡単な説明】
【図１】本発明の一面を具体化する自己較正されたＤ／Ａ変換器を含む液晶表示装置を表わす図である。
【図２】図１の自己較正されたＤ／Ａ変換器の中の一つを詳細に示す図である。
【符号の説明】
１１ アナログ回路
１２ アンテナ
１３，１１０ｂ ライン
１４ アナログ／ディジタル変換器
１６ 液晶アレイ
１６ａ 液晶セル
１７ データライン
１８ 選択ライン
１９ 出力バス
２１ メモリ
２２ 出力ライン
２３ ディジタル／アナログ変換器
２４ 比較器
３１ ライン
６０ 選択ラインスキャナ
１００ デマルチプレクサ及びデータラインドライバ
１１０ 非開閉電流源トランジスタ
１１０ａ 共通ライン
１１１ 電流制御ＰＭＯＳトランジスタ
１１３，１１４ ＰＭＯＳスイッチトランジスタ
１１６ ＮＭＯＳトランジスタ
１１７ 電流ミラー配置
１１８ 接地基準端子
１２０ 開閉電流源
１２１，１２２ インバータゲート
１２４ 反転端子
１２５ 反転増幅器
１２６，１４０ 出力端子
１３０ 自己較正回路
１３１ 差動誤差増幅器
１３２，１３３，１３５ ＰＭＯＳトランジスタ
１３４，１３６，１４７ トランジスタ
１３７ 電流制御抵抗
１３８，１３９ ＮＭＯＳ負荷トランジスタ
１４１，１４２ スイッチングＮＭＯＳトランジスタ
１４３ ソースフォロワーＮＭＯＳトランジスタ
１４４，１４５ ＮＭＯＳトランジスタ
１５０ クランプトランジスタ
１５１ 接合端子
１６０ 誤差サンブリング期間
１６１ ディジタル／アナログ変換期間
ＭＮ６ 出力トランジスタ
【発明の属する技術分野】
本発明は、一般的に、輝度信号を表示装置の画素に供給するため、特に、液晶ディスプレイ（ＬＣＤ）の画素に供給するため使用されるディジタル／アナログ変換器に係る。
【０００２】
【従来の技術】
ＬＣＤのような表示装置は、マトリックス、又は、水平方向の行及び垂直方向の列に配置された画素の配列により構成される。表示されるべきビデオ情報は、画素の各列に個別に関連したデータラインに輝度（グレイスケール）信号として供給される。画素の行は順次走査され、活性化された行内の画素の容量は、個別の列に供給された輝度信号のレベルに従って種々の輝度レベルに変えられる。
【０００３】
プラス(Plus)他による発明の名称“輝度信号の表示装置への供給用システムと、そのための比較器”の米国特許第５，１７０，１５５号明細書には、ＬＣＤアレイのデータライン又は列ドライバの一例が示されている。上記プラス他の引例の配置において、ビデオ情報は、出力ラインを有するメモリにディジタル形式で記憶される。出力ラインの各グループは、記憶されたディジタル情報を対応するディジタル／アナログ（Ｄ／Ａ）変換器に供給する。Ｄ／Ａ変換器の出力信号は、ＬＣＤアレイの対応するデータラインを駆動する対応したデータラインドライバに結合される。
【０００４】
スガワ他による発明の名称“ディジタル／アナログ変換器”の米国特許第４，８２７，２６０号明細書には、電流セグメント又は電流加算形のＤ／Ａ変換器と呼ばれるビデオ信号処理用のＤ／Ａ変換器が記載されている。ｎビットのデータ語に対し、２n-1 個の同一の電流源が２n-1 個のスイッチにより制御される。上記スイッチは、データ語のビットの状態に従って選択的にターンオンされる。導通性スイッチと関係した電流源の電流は、和電流を生成するため電流加算抵抗で合成される。和電流の値は、データ語の値が１ずつ増加するとき、一方の電流源の電流の値だけ増加する。和電流に比例するアナログ出力電圧は抵抗で発生される。
【０００５】
一例として、かなり多数、例えば、４０個の電流加算形Ｄ／Ａ変換器は、対応する４０個のデータラインドライバにビデオ情報を同時に供給するため使用される。かかるＤ／Ａ変換器の並列動作は、所定の行に関係した画素情報を更新するためより短い時間を与える点が有利である。
ＬＣＤ表示装置用のＤ／Ａ変換器は、例えば、０．２５％よりも高い精度を必要とする。しかし、所定のデータ語に対するＤ／Ａ変換器の出力電圧は、更に高い精度で一致することが要求される。かかる一致精度は、均一であると想定される表示された画像の一部における妨害性の色調又はグレイスケール変動の知覚を回避するために要求される。
【０００６】
【発明が解決しようとする課題】
典型的に、電流加算形の単一のＤ／Ａ変換器は、電流源Ｄ／Ａ変換器の間で処理パラメータの有意な偏りを回避するため、コモンセントロイド配置技術を使用して構成される。しかし、ＬＣＤの駆動回路には多数のＤ／Ａ変換器が必要とされるので、かかるＤ／Ａ変換器の全ての電流源に関し上記のコモンセントロイド配置を実現することは実際的ではない。更に、別個のＤ／Ａ変換器は、例えば、１％を超える不正確さを伴う場合があるので、各Ｄ／Ａ変換器の加算抵抗は一致しない可能性がある。Ｄ／Ａ変換器の精度を改良するため、ＬＣＤ表示装置の動作中に、Ｄ／Ａ変換器を自動的かつ定期的に較正することが望ましい。
【０００７】
【課題を解決するための手段】
新規な特徴を具現化する所定のＤ／Ａ変換器において、電流源は、制御信号により電流ミラー配置内で共通に制御される。Ｄ／Ａ変換器は、フルスケールの出力電圧を基準電圧と比較することにより自動的に較正される。生成された誤差信号は、サンプル・ホールド配置に供給される。サンプル・ホールド配置のキャパシタに発生させられた電圧は、フィードバック又はサーボループ内に電流源制御信号を発生するため使用される。制御信号の変化は、一定の電流比を維持するような態様で同じ比により電流源の各電流を変化させる。
【０００８】
新規の特徴によれば、同じ基準電圧が各Ｄ／Ａ変換器に関して共通に使用される。従って、Ｄ／Ａ変換器の間のあらゆる精度の不一致が実質的に低減される利点が得られる。
【０００９】
【発明の実施の形態】
本発明の一面を具体化する複数のディジタル／アナログ変換器は、ビデオ表示機器の複数のデータラインドライバに供給される複数のアナログ出力信号を発生する。複数の開閉回路網が含まれる。所定の開閉回路網は、所定のディジタル／アナログ変換器と関係し、対応する入力データ語に応答する。所定の開閉回路網は、データ語のビットの重みに従って、対応するアナログ出力信号を生成する。所定のディジタル／アナログ変換器に関連した比較器は、基準信号と、所定のディジタル／アナログ変換器のアナログ出力信号を表わす信号とに応答する。比較器は、基準信号と、アナログ出力信号を表わす信号との差に従って、誤差信号を発生する。複数のディジタル／アナログ変換器の夫々に各誤差信号を発生させるため同じ基準信号が使用される。所定のディジタル／アナログ変換器と関係した誤差信号は、サーボループの形で所定のディジタル／アナログ変換器の出力信号を自動的に調整するため所定のディジタル／アナログ変換器の開閉回路網に結合される。
【００１０】
本発明の他の面によれば、電流加算形ディジタル／アナログ変換器は、電流ミラー配置内で共通に制御され、入力データ語に従って選択された複数の開閉された電流源を含む。アナログ出力信号は、選択された電流源の電流から生成される。比較器は、基準信号と、出力信号を表わす信号との間の差に従って誤差信号を発生するため、基準信号と、出力信号を表わす信号とに応答する。誤差信号は、サーボループの形でアナログ出力信号を自動的に調整する電流ミラー配置に結合される。
【００１１】
【実施例】
図１において、表示されるべき画像情報を表わすビデオ信号は、例えば、アンテナ１２から受信される。アナログ回路１１は、アナログ／ディジタル変換器（Ａ／Ｄ）１４への入力信号としてビデオ信号をライン１３に供給する。アナログ回路１１からのテレビジョン信号は、水平方向のｍ＝５６０行、垂直方向のｎ＝９６０列に配置された液晶セル１６ａのような多数の画素により構成された液晶アレイ１６に表示される。液晶アレイ１６は、液晶セル１６ａの各垂直列に対し１本のｎ＝９６０列のデータライン１７と、液晶セル１６ａの各水平行に対し１本のｍ＝５６０行の選択ライン１８とを含む。
【００１２】
Ａ／Ｄ変換器１４は、輝度レベル又はグレイスケールを、出力ライン２２の４０個のグループを有するメモリ２１に供給する出力バス１９を含む。メモリ２１の出力ライン２２の各グループは、記憶されたディジタル情報を、本発明の特徴を具体化する対応するディジタル／アナログ変換器（Ｄ／Ａ）２３に供給する。出力ライン２２の４０個のグループには、夫々、４０個のＤ／Ａ変換器が対応する。所定のＤ／Ａ変換器２３の出力信号ＯＵＴは、対応するライン３１を介して、信号ＯＵＴを格納する対応したデマルチプレクサ及びデータラインドライバ１００に結合される。
【００１３】
所定のビデオライン時間中の１３マイクロ秒の期間中に、４０台のＤ／Ａ変換器２３の信号ＯＵＴが生成される。その結果として、信号ＯＵＴは、９６０個のデマルチプレクサ及びデータラインドライバ１００の夫々に記憶される。変換サイクルの間の時間は、１．２４マイクロ秒である。
選択ラインスキャナ６０は、従来の方法で所定のアレイ１６の行を選択する選択ライン１８に行選択信号を発生する。９６０本のデータライン１７に発生された電圧は、３２マイクロ秒のライン時間中に、選択された行の画素１６ａに供給される。
【００１４】
上記の如く、所定のデマルチプレクサ及びデータラインドライバ１００は、対応する信号ＯＵＴを記憶し、記憶された信号ＯＵＴを対応するデータライン１７に転送するため使用される。各データライン１７は画素セル１６ａの５６０本の行に供給される。デマルチプレクサ及びデータラインドライバ１００は、チョップドランプ増幅器として動作する。基準ランプ信号ＲＥＦ−ＲＡＭＰ及び信号ＯＵＴは、出力トランジスタＭＮ６を制御する比較器２４に供給される。データランプ電圧ＤＡＴＡ−ＲＡＭＰは、比較器２４がトランジスタＭＮ６の動作を禁止する時点まで、各ビデオラインの時間中にトランジスタＭＮ６によりデータライン１７に供給される。比較器２４がトランジスタＭＮ６を動作禁止状態にする時点は、信号ＯＵＴの大きさにより決められる。かくして、画素電圧は信号ＯＵＴにより定められる。デマルチプレクサ及びデータラインドライバ１００と類似した配置の一例は、上記引例のプラス他の特許に詳細に説明される。
【００１５】
図２は、新規な特徴を具体化する図１の自己較正されたＤ／Ａ変換器２３の一つを詳細に示す図である。図１及び図２において同様の記号及び数字は、同じ項目又は機能を表わす。
図２の自己較正された各Ｄ／Ａ変換器２３は、画素ビデオ情報を含む８ビットデータ語Ｗをアナログ電圧ＯＵＴに変換する。各Ｄ／Ａ変換器２３は、例えば、コモンセントロイド配置を用いて互いに一致するよう構成された２8 −１＝２５５個の開閉電流源１２０を含む。各開閉電流源１２０は、Ｐ形金属酸化物半導体（ＰＭＯＳ）トランジスタにより形成された非開閉電流源トランジスタ１１０を含む。各トランジスタ１１０は、共通ライン１１０ａを介して電源電圧＋５Ｖに接続されたソース電極と、ライン１１０ｂを介して他のトランジスタ１１０のゲート電極と共通して接続されたゲート電極とを有する。ライン１１０ｂは電流制御ＰＭＯＳトランジスタ１１１のドレイン電極に接続される。トランジスタ１１１は、互いに結合されたゲート電極とドレイン電極とを有する。トランジスタ１１１内の制御電流Ｉ１１１は、電流ミラーの方法で各トランジスタ１１０内の電流Ｉ１１０の大きさを制御する。各電流Ｉ１１０は、同じ大きさを有し、Ｄ／Ａ変換器２３の他のトランジスタ１１０の各電流Ｉ１１０を追尾する。
【００１６】
所定の開閉電流源１２０において、電流源トランジスタ１１０は、対応するＰＭＯＳスイッチトランジスタ１１３のソース電極と、対応するＰＭＯＳスイッチトランジスタ１１４のソース電極とに接続される。トランジスタ１１４のドレイン電極は、電流ミラー配置１１７の電流加算Ｎ形金属酸化物半導体（ＮＭＯＳ）トランジスタ１１６のドレイン電極に対し共通に接続される。各トランジスタ１１３のドレイン電極は、接地基準端子１１８に接続される。
【００１７】
開閉電流源１２０は、語Ｗの８ビットにより夫々制御された８個のグループに構造化される。所定のグループに含まれる開閉電流源１２０の数は、グループ内の開閉電流源１２０を制御する語Ｗの対応するビットの重みにより判定される。かくして、例えば、１２７個の開閉電流源１２０は、語Ｗの最上位ビットＭＳＢにより制御され、一方、１個の開閉電流源１２０は、語Ｗの最下位ビットＬＳＢにより制御される。Ｄ／Ａ変換器２３には、全部で２５５個の開閉電流源１２０が存在する。
【００１８】
開閉電流源１２０の所定のグループの各トランジスタ１１４のゲート電極は、対応するインバータゲート１２２の出力に対し共通に接続される。インバータゲート１２２は、語Ｗの対応するビットが論理レベルのハイであるとき、トランジスタ１１４をターンオンする形で論理レベルのローを供給する。従って、各トランジスタ１１０の電流Ｉ１１０は、対応するトランジスタ１１４を介して電流加算トランジスタ１１６に結合され、トランジスタ１１６内の電流Ｉ１１６に寄与する。かくして、トランジスタ１１６内の電流Ｉ１１６は、語Ｗの制御ビットの重みにより定められた量だけ増加させられる。
【００１９】
上記の開閉電流源１２０のグループの各トランジスタ１１３のゲート電極は、対応するインバータゲート１２１の出力に対し共通に接続される。インバータゲート１２１は、語Ｗの対応するビットが論理レベルのハイにあるとき、論理レベルのハイを供給する。従って、トランジスタ１１３はターンオフされる。一方、対応するインバータゲート１２２は、語Ｗの対応するビットが論理レベルのローであるとき、論理レベルのハイを供給する。従って、トランジスタ１１４はターンオフされ、トランジスタ１１３は、各トランジスタ１１０内の電流Ｉ１１０を電流加算トランジスタ１１６から減結合する態様でターンオンされる。かくして、電流Ｉ１１０は、語Ｗのビットが論理レベルのローであるとき、トランジスタ１１６内の電流Ｉ１１６に寄与しない。
【００２０】
電流Ｉ１１０が、語Ｗの制御ビットの状態とは無関係にトランジスタ１１３及び１１４の一方の中を妨害されずに流れ続ける点が有利である。このような形で、あらゆる電流切換えの妨害が低減される利点が得られる。
Ｄ／Ａ変換器２３内の各電流Ｉ１１０がトランジスタ１１６に結合されたとき、電圧ＯＵＴのフルスケールは得られる。この状況は、語Ｗの８ビット全てがハイ状態にあるとき発生する。電流Ｉ１１０がトランジスタ１１６に結合されていないとき、零スケールが発生する。この状況は、語Ｗの８ビットがロー状態にあるとき生じる。
【００２１】
和電流Ｉ１１６は、電流ミラーの形でトランジスタ１２３内の和電流Ｉ１２３を制御する。次に、データ語Ｗの値が１だけ増加したとき、和電流Ｉ１２３は電流Ｉ１１０に比例した値だけ増加する。
電流Ｉ１２３は、反転増幅器１２５の反転端子１２４に結合される。反転増幅器１２５の出力端子１２６は、抵抗Ｒを介して端子１２４に接続される。１．５Ｖのレベル偏移電圧は、増幅器１２５の非反転入力端子に結合される。従って、増幅器１２５のアナログ出力電圧ＯＵＴは、１．５Ｖ＋（抵抗Ｒの値により乗算された和電流Ｉ１２３の値）と一致する。語Ｗの各ビットの値が零であるとき、電圧ＯＵＴは１．５Ｖと一致する。かくして、電圧１．５Ｖは、電圧ＯＵＴの零スケールレベルを決める。
【００２２】
新規な特徴を具体化する自己較正回路１３０は、増幅器の出力端子１２６に接続された反転入力端子と、図１に示されたＶＲＥＦに対応する基準電圧ＶＲＥＦのソース（図示しない）に接続された非反転入力端子とを有する差動誤差増幅器１３１を含む。増幅器１３１は、ＮＭＯＳ負荷トランジスタ１３８及び１３９のペアに夫々結合されたＰＭＯＳトランジスタ１３２及び１３３の差動ペアを含む。直列接続されたＰＭＯＳトランジスタ１３５、電流制御抵抗１３７、及び、トランジスタ１３４は、電流ミラーの方法でトランジスタ１３６を介してトランジスタ１３２及び１３３内の電流の合計を制御する。
【００２３】
誤差増幅器１３１の出力端子１４０は、誤差サンプリングスイッチングＮＭＯＳトランジスタ１４１を介して、寄生容量でも構わない小さいサンプリング容量ＣＰ１に結合される。容量ＣＰ１は、スイッチングＮＭＯＳトランジスタ１４２を介して第２の積分容量ＣＰ２に結合される。トランジスタ１４１及び１４２は、相補形制御信号ＳＡＭＰ及びＳＡＭＰ−ＩＮＶＥＲＳＥにより夫々制御される。クランプトランジスタ１５０は、端子１４０と接合端子１５１との間に接続される。接合端子１５１は、トランジスタ１３２と１３９との間に接続される。
【００２４】
Ｄ／Ａ変換器２３の周期的な誤差サンプリングは、連続的なディジタル／アナログ変換期間１６１の間の信号ＳＡＭＰ−ＩＮＶＥＲＳＥの誤差サンプリング期間１６０中に行われる。誤差サンプリング期間１６０の間に、サンプリング制御信号ＳＡＭＰのパルスがトランジスタ１４１をターンオンし、相補形のサンプリング制御信号ＳＡＭＰ−ＩＮＶＥＲＳＥは、トランジスタ１４２をターンオフする。サンプリング期間１６０の間に、全てのビットが論理ハイ状態にある語Ｗを生成するため、信号ＳＡＭＰが図１のメモリ２１の出力段（図示しない）に供給される。信号ＳＡＭＰ−ＩＮＶＥＲＳＥは、誤差信号ＥＲＲＯＲが端子１４０に発生させられるようにトランジスタ１５０をターンオフする。従って、容量ＣＰ１は、フルスケールの電圧ＯＵＴと、電圧ＶＲＥＦとの間の差に比例する誤差補正電圧ＶＣＰ１を発生する。
【００２５】
サンプリング期間１６０の後に、サンプリング制御信号ＳＡＭＰはトランジスタ１４１をターンオフし、サンプリング制御信号ＳＡＭＰ−ＩＮＶＥＲＳＥは、トランジスタ１４２をターンオンする。従って、フルスケールの電圧ＯＵＴの誤差を表わす容量ＣＰ１に蓄積された電荷は、制御電圧ＶＣＰ２を発生する誤差積分容量ＣＰ２に供給される。安定状態の動作において、電圧ＶＣＰ２は、電圧ＶＲＥＦのレベルの電圧ＯＵＴに接近した状態を保つ傾向がある。
【００２６】
クランプトランジスタ１５０は、期間１６０を除いた全ての時間に導通する。従って、サンプリング期間１６０の外側で、端子１４０に発生された信号は、ノイズ信号の容量ＣＰ１及びＣＰ２への導入を防止するように、一定であるという利点が得られる。
電圧ＶＣＰ２は、ソースフォロワーＮＭＯＳトランジスタ１４３を介して、抵抗Ｒ１とＮＭＯＳトランジスタ１４４の直列配置により形成された電圧・電流変換器に結合される。トランジスタ１４４は、ゲート電極がドレイン電極に接続される。トランジスタ１４４のドレイン／ゲートは、電流ミラー配置を形成するため、ＮＭＯＳトランジスタ１４５のゲートに接続される。トランジスタ１４５内の電流Ｉ１４５は、制御電圧ＶＣＰ２に比例する。電流Ｉ１４５は、トランジスタ１１１内の和電流Ｉ１１１として流れるように、トランジスタ１４７において一定電流Ｉ１４７と加算された可変電流である。電流Ｉ１４７は、トランジスタ１４６を流れる電流Ｉ１４６により電流ミラーの方法で確定される。電流Ｉ１１１は、電流ミラーの方法で各電流Ｉ１１０を制御する。
【００２７】
電圧ＯＵＴとＶＲＥＦとの間の差又は誤差は、電流Ｉ１４５を発生するので、電流Ｉ１１１が変化する。従って、各電流Ｉ１１０に変化が生じる。かくして、電流Ｉ１１０の誤差はサーボループの形で補正される。誤差は所定のサンプリング期間１６０中に少なくとも部分的に補正される。大きい誤差は完全な補正のため数個のサンプリング期間を必要とする。
【００２８】
新規の特徴によれば、各Ｄ／Ａ変換器２３の誤差は同じ基準電圧ＶＲＥＦを用いて補正される。従って、Ｄ／Ａ変換器２３の間の抵抗Ｒの値、又は、電流Ｉ１１０の値の差は、フルスケールの電圧ＯＵＴの一致に著しい影響を与えることがない。電流Ｉ１１０は零スケールで零であるため、零スケールの電圧ＯＵＴは、抵抗Ｒ又は電流Ｉ１１０による著しい影響を受けない。各Ｄ／Ａ変換器２３において電流Ｉ１１０は互い一致するので、語Ｗのあらゆる中間値で精度が維持される。Ｄ／Ａ変換器２３の各トランジスタは、バイポーラトランジスタ技術を用いて実装してもよい。
【図面の簡単な説明】
【図１】本発明の一面を具体化する自己較正されたＤ／Ａ変換器を含む液晶表示装置を表わす図である。
【図２】図１の自己較正されたＤ／Ａ変換器の中の一つを詳細に示す図である。
【符号の説明】
１１ アナログ回路
１２ アンテナ
１３，１１０ｂ ライン
１４ アナログ／ディジタル変換器
１６ 液晶アレイ
１６ａ 液晶セル
１７ データライン
１８ 選択ライン
１９ 出力バス
２１ メモリ
２２ 出力ライン
２３ ディジタル／アナログ変換器
２４ 比較器
３１ ライン
６０ 選択ラインスキャナ
１００ デマルチプレクサ及びデータラインドライバ
１１０ 非開閉電流源トランジスタ
１１０ａ 共通ライン
１１１ 電流制御ＰＭＯＳトランジスタ
１１３，１１４ ＰＭＯＳスイッチトランジスタ
１１６ ＮＭＯＳトランジスタ
１１７ 電流ミラー配置
１１８ 接地基準端子
１２０ 開閉電流源
１２１，１２２ インバータゲート
１２４ 反転端子
１２５ 反転増幅器
１２６，１４０ 出力端子
１３０ 自己較正回路
１３１ 差動誤差増幅器
１３２，１３３，１３５ ＰＭＯＳトランジスタ
１３４，１３６，１４７ トランジスタ
１３７ 電流制御抵抗
１３８，１３９ ＮＭＯＳ負荷トランジスタ
１４１，１４２ スイッチングＮＭＯＳトランジスタ
１４３ ソースフォロワーＮＭＯＳトランジスタ
１４４，１４５ ＮＭＯＳトランジスタ
１５０ クランプトランジスタ
１５１ 接合端子
１６０ 誤差サンブリング期間
１６１ ディジタル／アナログ変換期間
ＭＮ６ 出力トランジスタ
Claims (1)
- ビデオ表示機器の複数のデータラインドライバに供給される複数のアナログ出力信号を発生する複数のディジタル／アナログ変換器であって、
複数の開閉回路網と、
基準レベルの基準信号のソースと、
複数の比較器とを有し、
所定の開閉回路網は、所定のディジタル／アナログ変換器と関係し、対応する入力データ語に応答して、上記入力データ語のビットの重みに従って対応するアナログ出力信号を生成し、
所定の比較器は、上記所定のディジタル／アナログ変換器と関係し、上記基準信号と、上記所定のディジタル／アナログ変換器の上記アナログ出力信号を直接的に表わす信号とに応答して、それらの信号間の差に従って誤差信号を発生させ、
同一の基準信号は、当該複数のディジタル／アナログ変換器の夫々で夫々の誤差信号を発生させるために使用され、
上記所定のディジタル／アナログ変換器と関係した上記誤差信号は、サーボループの形で上記所定のディジタル／アナログ変換器の上記出力信号を自動的に調整するために、上記所定のディジタル／アナログ変換器の上記開閉回路網に接続される、ディジタル／アナログ変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US57717295A | 1995-12-22 | 1995-12-22 | |
| US577172 | 1995-12-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09198015A JPH09198015A (ja) | 1997-07-31 |
| JP4118355B2 true JP4118355B2 (ja) | 2008-07-16 |
Family
ID=24307563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33872696A Expired - Fee Related JP4118355B2 (ja) | 1995-12-22 | 1996-12-18 | ビデオ表示装置用の自動較正されたディジタル／アナログ変換器 |
Country Status (10)
| Country | Link |
|---|---|
| EP (2) | EP1437833A1 (ja) |
| JP (1) | JP4118355B2 (ja) |
| KR (1) | KR100513906B1 (ja) |
| CN (1) | CN1204690C (ja) |
| CA (1) | CA2191510C (ja) |
| DE (1) | DE69634354T2 (ja) |
| ES (1) | ES2236727T3 (ja) |
| MY (1) | MY121974A (ja) |
| SG (1) | SG101915A1 (ja) |
| TW (1) | TW331679B (ja) |
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| JPS57157628A (en) * | 1981-03-25 | 1982-09-29 | Hitachi Ltd | Digital/analog converter |
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-
1996
- 1996-11-27 TW TW085114665A patent/TW331679B/zh not_active IP Right Cessation
- 1996-11-28 CA CA002191510A patent/CA2191510C/en not_active Expired - Fee Related
- 1996-12-05 MY MYPI96005098A patent/MY121974A/en unknown
- 1996-12-12 SG SG9611645A patent/SG101915A1/en unknown
- 1996-12-18 EP EP20040007223 patent/EP1437833A1/en not_active Withdrawn
- 1996-12-18 DE DE69634354T patent/DE69634354T2/de not_active Expired - Lifetime
- 1996-12-18 ES ES96402783T patent/ES2236727T3/es not_active Expired - Lifetime
- 1996-12-18 JP JP33872696A patent/JP4118355B2/ja not_active Expired - Fee Related
- 1996-12-18 EP EP96402783A patent/EP0780986B1/en not_active Expired - Lifetime
- 1996-12-20 KR KR1019960068475A patent/KR100513906B1/ko not_active IP Right Cessation
- 1996-12-21 CN CNB961231718A patent/CN1204690C/zh not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3007622U (ja) * | 1994-08-08 | 1995-02-21 | マルイ包装株式会社 | ホルダー |
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| Publication number | Publication date |
|---|---|
| JPH09198015A (ja) | 1997-07-31 |
| CA2191510C (en) | 2006-06-13 |
| EP0780986B1 (en) | 2005-02-16 |
| EP0780986A2 (en) | 1997-06-25 |
| KR970055576A (ko) | 1997-07-31 |
| CA2191510A1 (en) | 1997-06-23 |
| CN1159102A (zh) | 1997-09-10 |
| TW331679B (en) | 1998-05-11 |
| CN1204690C (zh) | 2005-06-01 |
| ES2236727T3 (es) | 2005-07-16 |
| DE69634354D1 (de) | 2005-03-24 |
| SG101915A1 (en) | 2004-02-27 |
| EP0780986A3 (en) | 2000-02-02 |
| EP1437833A1 (en) | 2004-07-14 |
| KR100513906B1 (ko) | 2005-11-30 |
| MY121974A (en) | 2006-03-31 |
| MX9606430A (es) | 1997-10-31 |
| DE69634354T2 (de) | 2006-01-12 |
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