JP2005033483A - アナログ／デジタル変換回路およびそのテスト方法 - Google Patents
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Abstract
【課題】直前に入力されたアナログ入力の電位の干渉を抑制しつつも、高速なＡＤ変換を行い得るアナログ／デジタル変換回路を提供すること。
【解決手段】基準電位とアナログ入力とを比較し、比較結果を出力する比較器（１）と、比較器（１）の比較入力線（８）に、アナログ入力を伝える第１スイッチ（ＳＷ４）と、比較器（１）の比較入力線（８）に、初期化電位（Ｖｓｓ）を伝える第２スイッチ（ＳＷ５）と、ＡＤ変換期間中かつ比較器（１）の動作期間外に、第２スイッチ（ＳＷ５）をオンさせて比較器（１）の比較入力線（８）の電位を初期化電位（Ｖｓｓ）に初期化する入力制御回路（５）とを具備する。
【選択図】 図１
【解決手段】基準電位とアナログ入力とを比較し、比較結果を出力する比較器（１）と、比較器（１）の比較入力線（８）に、アナログ入力を伝える第１スイッチ（ＳＷ４）と、比較器（１）の比較入力線（８）に、初期化電位（Ｖｓｓ）を伝える第２スイッチ（ＳＷ５）と、ＡＤ変換期間中かつ比較器（１）の動作期間外に、第２スイッチ（ＳＷ５）をオンさせて比較器（１）の比較入力線（８）の電位を初期化電位（Ｖｓｓ）に初期化する入力制御回路（５）とを具備する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、アナログ／デジタル変換回路およびそのテスト方法に関する。
【０００２】
【従来の技術】
アナログ／デジタル変換回路（以下ＡＤＣ回路）の測定精度は、８ビット、１０ビットと向上、さらに入力数も増加している。この傾向は、例えば、１チップマイクロコンピュータに内蔵されたＡＤＣ回路において顕著である。１チップマイクロコンピュータに内蔵されたＡＤＣ回路は、通常、１変換回路である。１変換回路の場合、多数のアナログ入力（以下Ａｉｎ入力）の中から、ＡＤ変換するＡｉｎ入力を順次選択し、切換えながら一つずつＡＤ変換を行う。このＡＤ変換方式では、Ａｉｎ入力の電位に大きな差があると、直前に測定したＡｉｎ入力の電荷がＡＤＣ回路中に残り、次に測定するＡｉｎ入力の電位に干渉することがある。この干渉を解消するために、ＡＤ変換（ノーマルＡＤ変換）後に、ダミーＡＤ変換を１回行い、ＡＤＣ回路中に残った電荷を放電した上で、次のＡＤ変換を行うようにしている。
【０００３】
また、特許文献１には、１変換回路のＡＤＣ回路が記載されている。このＡＤＣ回路は、多チャンネルのＡｉｎ入力をマルチプレクサにより順次選択し、切換えながら一つずつＡＤ変換を行う。特許文献１では、ＡＤＣ回路中のオペアンプの入力に放電回路を設け、ＡＤ変換後に、ＡＤＣ回路中の浮遊容量に蓄積された電荷を放電した上で、次のＡＤ変換を行うようにしている。
【０００４】
【特許文献１】
特開２００１−１１１４２４公報
【０００５】
【発明が解決しようとする課題】
しかし、ＡＤ変換後にダミーＡＤ変換を行う方式では、ＡＤ変換と次のＡＤ変換との間にダミーＡＤ変換が入るので、１回のＡＤ変換期間が見かけ上、２倍以上となり、ＡＤ変換時間が長くなる。
【０００６】
同様にＡＤ変換後に放電を行う方式においても、ＡＤ変換と次のＡＤ変換との間に放電動作が入るので、１回のＡＤ変換期間が見かけ上長くなる。
【０００７】
この発明は、上記の事情に鑑み為されたもので、その目的は、直前に入力されたアナログ入力の電位の干渉を抑制しつつも、高速なＡＤ変換を行い得るアナログ／デジタル変換回路を提供することにある。
【０００８】
また、比較器の比較入力線に蓄積された電荷の量を測定することが可能なアナログ／デジタル変換回路のテスト方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１態様に係るアナログ／デジタル変換回路は、基準電位とアナログ入力とを比較し、比較結果を出力する比較器と、前記比較器の比較入力線に、アナログ入力を伝える第１スイッチと、前記比較器の比較入力線に、初期化電位を伝える第２スイッチと、ＡＤ変換期間中、かつ前記比較器の比較開始から比較終了までの期間外に、前記第２スイッチをオンさせて前記比較器の比較入力線の電位を前記初期化電位に初期化する入力制御回路とを具備する。
【００１０】
また、この発明の第２態様に係るアナログ／デジタル変換回路は、基準電位とアナログ入力とを比較し、比較結果を出力する比較器と、前記比較器の比較入力線に、アナログ入力を伝える第１スイッチと、前記比較器の比較入力線に、初期化電位を伝える第２スイッチと、ノーマルＡＤ変換に続くダミーＡＤ変換で、前記第２スイッチをオンさせて前記比較器の比較入力線の電位を前記初期化電位に初期化する入力制御回路と、前記ダミーＡＤ変換を前記ノーマルＡＤ変換よりも高速化する制御、もしくは前記ダミー変換を途中で中止する制御のいずれかを行うＡＤ変換制御回路とを具備する。
【００１１】
また、この発明のアナログ／デジタル変換回路のテスト方法は、基準電位とアナログ入力とを比較し、比較結果を出力する比較器と、前記比較器の比較入力線に、アナログ入力を伝える第１スイッチと、前記比較器の比較入力線に、初期化電位を伝える第２スイッチとを具備し、前記第１、第２スイッチをオフさせた状態で、前記比較器の比較動作を実行し、前記比較入力線に蓄積された電荷量を測定する。
【００１２】
【発明の実施の形態】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１３】
（第１実施形態）
図１はこの発明の第１実施形態に係るＡＤＣ回路（アナログ／デジタル変換回路）の一例を示す回路図である。本例は、逐次比較型ＡＤＣ回路に関している。
【００１４】
図１に示すように、アナログ入力は入力端子Ａｉｎに入力される。入力されたアナログ入力は、スイッチＳＷ４を介してサンプルホールド回路ＳＨに供給され、ホールドされる。ホールドされたアナログ入力は、比較器１のマイナス入力（−）に入力される。比較器１は、ホールドされたアナログ入力の電位と基準電位とを比較し、アナログ入力をデジタル出力に変換する。本例では基準電位として３つの電位Ｖｒｅｆ１〜Ｖｒｅｆ３が用意されている。アナログ入力の電位は、電位Ｖｒｅｆ１〜Ｖｒｅｆ３の一つと比較され、例えば、２ビットのデジタル出力に変換される。比較器１の出力は、データバッファ２に入力されるとともに、Ｖｒｅｆ制御回路３に入力される。Ｖｒｅｆ制御回路３は、比較器１の出力を受け、この出力に基づき、次に選択する基準電位を選択する。
【００１５】
クロック発生器４には、クロックが入力される。本例に係るＡＤＣ回路が１チップマイクロコンピュータに内蔵されている場合、上記クロックは、例えば、システムクロックとなる。クロック発生器４は、入力されたクロックから二相クロックφａ、φｂを発生させる。二相クロックφａ、φｂは、ＡＤＣ回路の動作を制御するクロックであり、Ｖｒｅｆ制御回路３及び入力制御回路５に供給される。
【００１６】
次に、その動作の一例を説明する。
【００１７】
図２はこの発明の第１実施形態に係るＡＤＣ回路の動作の一例を示す動作波形図である。
【００１８】
図２に示すように、制御信号のうち、ＡＤ変換開始信号がＶｒｅｆ制御回路３及び入力制御回路５に取り込まれると、ＡＤ変換（アナログ／デジタル変換）が開始される。入力制御回路５はＡＤ変換開始信号を受け、例えば、クロックφａの立ち上がりに同期してＳＷ４ａＯＮ信号を“ＨＩＧＨ”レベルとする。ＳＷ４ａＯＮ信号が“ＨＩＧＨ”レベルの間、スイッチＳＷ４がオンし、入力端子Ａｉｎが比較器１のマイナス入力及びサンプルホールド回路ＳＨに接続される。入力端子Ａｉｎに入力されたアナログ入力はスイッチＳＷ４を介してサンプルホールド回路ＳＨに供給され、ホールドされる。ホールドされたアナログ入力は、比較器１の、例えば、マイナス入力（−）に供給される。
【００１９】
次に、Ｖｒｅｆ制御回路３が、例えば、クロックφｂの立ち上がりに同期してＳＷ２ａＯＮ信号を“ＨＩＧＨ”レベルとする。ＳＷ２ａＯＮ信号が“ＨＩＧＨ”レベルの間、スイッチＳＷ２がオンし、抵抗Ｂと抵抗Ｃとの接続点が比較器１のプラス入力（＋）に接続され、抵抗Ｂと抵抗Ｃとの接続点の電位Ｖｒｅｆ２が、スイッチＳＷ２を介して比較器１のプラス入力に供給される。比較器１は、電位Ｖｒｅｆ２とアナログ入力の電位とを比較し、１回目の比較器出力を出力する。１回目の比較器出力は、アナログ入力の電位が電位Ｖｒｅｆ２より高いか低いかを示す出力で、２ビットのデジタル出力の、例えば、上位ビットに対応する。Ｖｒｅｆ制御回路３は１回目の比較器出力を受け、クロックφａの立ち上がりに同期してデータ取込み信号を出力するとともに、ＳＷ１ａ又はＳＷ３ａ選択信号を発生させる。データ取込み信号はデータバッファ２に供給され、データバッファ２はデータ取込み信号に基づいて１回目の比較器出力を取り込み、上位ビットとして保持する。ＳＷ１ａ又はＳＷ３ａ選択信号は、上位ビットが“０”なのか“１”なのかに応じ、スイッチＳＷ１、ＳＷ３のいずれをオンさせるかを選択する信号であり、Ｖｒｅｆ制御回路３中で発生される。比較の結果、“アナログ入力の電位が電位Ｖｒｅｆ２より高い”、と判断された場合（これを仮に上位ビットが“１”である、とする）にはＳＷ１ａ選択信号が発生され、スイッチＳＷ１が選択される。反対に“アナログ入力の電位が電位Ｖｒｅｆ２より低い”、と判断された場合（これを仮に上位ビットが“０”である、とする）にはＳＷ３ａ選択信号が発生され、スイッチＳＷ３が選択される。
【００２０】
次に、Ｖｒｅｆ制御回路３は、クロックφｂの立ち上がりに同期してＳＷ２ａＯＮ信号を“ＬＯＷ”レベルとしてスイッチＳＷ２をオフさせる。さらに、Ｖｒｅｆ制御回路３はクロックφｂの立ち上がりに同期し、ＳＷ１ａ選択信号が発生されたのかＳＷ３ａ選択信号が発生されたのかに基づき、ＳＷ１ａ又はＳＷ３ａＯＮ信号を“ＨＩＧＨ”レベルとする。ＳＷ１ａＯＮ信号を“ＨＩＧＨ”レベルとした場合には、スイッチＳＷ１がオンする。スイッチＳＷ１は、抵抗Ａと抵抗Ｂとの接続点を比較器１のプラス入力（＋）に接続し、抵抗Ａと抵抗Ｂとの接続点の電位Ｖｒｅｆ１が、スイッチＳＷ１を介して比較器１のプラス入力に供給される。電位Ｖｒｅｆ１は電位Ｖｒｅｆ２より高い電位である。反対にＳＷ３ａＯＮ信号を“ＨＩＧＨ”レベルとした場合には、スイッチＳＷ３がオンする。スイッチＳＷ３は、抵抗Ｃと抵抗Ｄとの接続点を比較器１のプラス入力（＋）に接続し、抵抗Ｃと抵抗Ｄとの接続点の電位Ｖｒｅｆ３が、スイッチＳＷ３を介して比較器１のプラス入力に供給される。電位Ｖｒｅｆ３は電位Ｖｒｅｆ２より低い電位である。
【００２１】
次に、比較器１は、電位Ｖｒｅｆ１又はＶｒｅｆ３とアナログ入力の電位とを比較し、２回目の比較器出力を出力する。２回目の比較器出力は、２ビットのデジタル出力の、例えば、下位ビットに対応する。Ｖｒｅｆ制御回路３は２回目の比較器出力を受け、クロックφａの立ち上がりに同期してデータ取込み信号を出力する。データ取込み信号はデータバッファ２に供給され、データバッファ２はデータ取込み信号に基づいて２回目の比較器出力を取り込み、下位ビットとして保持する。
【００２２】
次に、Ｖｒｅｆ制御回路３は、クロックφｂの立ち上がりに同期してＳＷ１ａ又はＳＷ３ａＯＮ信号を“ＬＯＷ”レベルとし、スイッチＳＷ１又はＳＷ３をオフさせる。
【００２３】
次に、Ｖｒｅｆ制御回路３は、クロックφｂの立ち上がりに同期して制御信号のうち、終了信号を“ＨＩＧＨ”レベルとする。終了信号は、例えば、比較器１の比較動作が終了したことを示す信号で、例えば、比較器１を非活性化させる役目も持つ。終了信号が“ＨＩＧＨ”レベルになると入力制御回路５はデータ書込み信号を出力する。データ書込み信号は書込み回路６に供給される。書込み回路６はデータ書込み信号に基づいてデータバッファ２が保持している２ビットのデジタル出力をデータレジスタ７に転送する。これにより、２ビットのデジタル出力がデータレジスタ７に書き込まれる。書き込まれた２ビットのデジタル出力は、データ読出し信号に基づきバスに読み出される。
【００２４】
データレジスタ７に２ビットのデジタル出力が書き込まれた後、例えば、入力制御回路５はクロックφａの立ち上がりに同期して終了フラグを発生させる。終了フラグが発生されると入力制御回路５は、ＳＷ４ａＯＮ信号を“ＬＯＷ”レベルとしてスイッチＳＷ４をオフさせるとともに、ＳＷ５ａＯＮ信号を“ＨＩＧＨ”レベルとしてスイッチＳＷ５をオンさせる。ＳＷ５ａＯＮ信号が“ＨＩＧＨ”レベルの間、スイッチＳＷ５はオンし、スイッチＳＷ４から比較器１のマイナス入力までの配線及びサンプルホールド回路ＳＨ（以下比較入力線８という）が接地電位Ｖｓｓに接続される。これにより、比較入力線８に蓄積された電荷が、接地電位Ｖｓｓに放電される。放電時間は、本例では、終了フラグの立ち上がりから立ち下がりまでの時間と同じとしている。ＡＤ変換は、終了フラグが立下がることで終了する。この後、終了信号が“ＬＯＷ”レベルとなり、例えば、比較器１が活性状態に戻り、ＡＤＣ回路は、次回のＡＤ変換の開始を待つことになる。
【００２５】
本第１実施形態に係るＡＤＣ回路によれば、ＡＤ変換の終了を示す終了フラグが発生されたところで、スイッチＳＷ４がオフし、スイッチＳＷ５がオンするので、比較入力線８中に蓄積されていた電荷が放電される。このため、次回のＡＤ変換に際し、蓄積電荷による干渉を抑制することができる。
【００２６】
また、本例の放電は、終了フラグの立ち下がりと同時に終了する。例えば、ＳＷ５ａＯＮ信号は、終了フラグと同時に立ち上がり、終了フラグと同時に立下がる。１回のＡＤ変換期間を、“ＡＤ変換開始信号の立ち上がりから終了フラグの立ち下がりまで”と考えると、本例の放電は１回のＡＤ変換期間中に終わる。
【００２７】
このように本第１実施形態に係るＡＤＣ回路は、図３に示すように、“ＡＤ変換期間中に放電する”ので、“ＡＤ変換期間が終了した後に放電する”というＡＤＣ回路に比較してＡＤ変換時間を短縮できる、という利点を得ることができる。
【００２８】
なお、本例において、ＳＷ５ａＯＮ信号は終了フラグの立ち上がりにて発生させたが、終了信号の立ち上がりにて発生させるようにしても良い。この場合には、終了フラグの立ち上がりにてＳＷ４ａＯＮ信号を“ＬＯＷ”レベルとしてスイッチＳＷ４をオフさせるとともに、ＳＷ５ａＯＮ信号を“ＨＩＧＨ”レベルとしてスイッチＳＷ５をオンさせる。このようにした場合には、終了フラグの立ち上がりにてスイッチＳＷ４をオフ、スイッチＳＷ５をオンさせる場合に比較して、比較入力線８の放電時間を長くでき、比較入力線８を十分に放電できる利点がある。
【００２９】
また、本例において、ＳＷ５ａＯＮ信号は終了フラグと別の信号として発生させたが、ＳＷ５ａＯＮ信号は終了フラグと同じ信号としても良い。例えば、終了フラグを用いてスイッチＳＷ５をオンさせるようにしても良い。この場合には、ＳＷ５ａＯＮ信号が終了フラグとシェアされるので、ＳＷ５ａＯＮ信号を発生させる回路を別途設ける必要が無く、回路数を削減できる利点がある。
【００３０】
また、本例では、入力端子Ａｉｎと比較入力線８との間にスイッチＳＷ４を有し、接地電位Ｖｓｓと比較入力線８との間にスイッチＳＷ５を有する。これらスイッチＳＷ４、ＳＷ５を有するＡＤＣ回路によれば、例えば、比較入力線８に蓄積される電荷量を測定するテストが可能となる。即ち、スイッチＳＷ４、ＳＷ５をオフさせた状態で、比較器１の比較動作を実行すれば、比較入力線に蓄積された電荷の量を測定することができる。
【００３１】
（第２実施形態）
図４はこの発明の第２実施形態に係るＡＤＣ回路の一例を示す回路図、図５はその動作の一例を示す動作波形図である。
【００３２】
第２実施形態は、入力制御回路５−２の構成が第１実施形態と異なり、特にＳＷ４ａＯＮ信号、及びＳＷ５ａＯＮ信号の発生方式が異なる。
【００３３】
第１実施形態の入力制御回路５は、図２に示したように、ＡＤ変換開始信号が“ＨＩＧＨ”レベルになると同時にＳＷ４ａＯＮ信号を“ＨＩＧＨ”レベルとしてスイッチＳＷ４をオンさせた。比較終了後、終了フラグが“ＨＩＧＨ”レベルとなると同時にＳＷ４ａＯＮ信号を“ＬＯＷ”レベルとしてスイッチＳＷ４をオフさせるとともに、ＳＷ５ａＯＮ信号を“ＨＩＧＨ”レベルとしてスイッチＳＷ５をオンさせ、終了フラグが“ＬＯＷ”レベルとなると同時にＳＷ５ａＯＮ信号を“ＬＯＷ”レベルとしてスイッチＳＷ５をオフさせた。
【００３４】
対して、第２実施形態の入力制御回路５−２は、図４及び図５に示すように、ＡＤ変換開始信号が“ＨＩＧＨ”レベルとなると同時にＳＷ５ａＯＮ信号を“ＨＩＧＨ”レベルとしてスイッチＳＷ５をオンさせ、ＡＤ変換開始信号が“ＬＯＷ”レベルとなると同時にＳＷ５ａＯＮ信号を“ＬＯＷ”レベルとしてスイッチ５Ｗをオフさせる。この後、例えば、ＳＷ２ａＯＮ信号が“ＨＩＧＨ”レベルとなると同時にＳＷ４ａＯＮ信号を“ＨＩＧＨ”レベルとしてスイッチＳＷ４をオンさせ、比較を開始する。比較終了後、終了信号が“ＬＯＷ”レベルとなると同時にＳＷ４ａＯＮ信号を“ＬＯＷ”としてスイッチＳＷ４をオフさせる。
【００３５】
蓄積電荷の放電は、アナログ入力と基準電位との比較前に行うようにしても良い。このような第２実施形態においても、比較前に、比較入力線８中に蓄積されていた電荷を放電できるので、第１実施形態と同様に、蓄積電荷による干渉を抑制することができる。
【００３６】
また、放電はＡＤ変換開始信号の立ち上がりと同時に開始され、その立ち下がりと同時に終了する。ＡＤ変換期間を、“ＡＤ変換開始信号の立ち上がりから終了フラグの立ち下がりまで”と考えると、本例の放電もＡＤ変換期間中に開始され、ＡＤ変換期間中に終わることになる。このため、図３を参照して説明した、第１実施形態と同様な利点を得ることができる。
【００３７】
なお、本例において、ＳＷ５ａＯＮ信号はＡＤ変換開始信号と別の信号として発生させたが、ＳＷ５ａＯＮ信号はＡＤ変換開始信号と同じ信号としても良い。例えば、ＡＤ変換開始信号を用いてスイッチＳＷ５をオンさせるようにしても良い。この場合には、ＳＷ５ａＯＮ信号がＡＤ変換開始信号とシェアされるので、ＳＷ５ａＯＮ信号を発生させる回路を別途設ける必要が無く、回路数を削減できる利点がある。
【００３８】
（第３実施形態）
図６はこの発明の第３実施形態に係るＡＤＣ回路の一例を示す回路図、図７はその動作の一例を示す動作波形図である。
【００３９】
第３実施形態が第１実施形態と異なるところは、接地電位Ｖｓｓ以外の電位を比較入力線８に供給できるようにしたことである。これにより、比較入力線８の電位を接地電位Ｖｓｓにするばかりでなく、比較入力線８の電位を、比較前に、放電又は充電によって所定の電位にすることが可能となる。以下、本明細書では、比較入力線８の電位を、比較前に、放電によって接地電位Ｖｓｓにする、あるいは放電又は充電によって所定の電位にすることを総称して、電位の初期化と呼ぶことにする。接地電位Ｖｓｓ及び接地電位Ｖｓｓ以外への電位の初期化は、例えば、様々な方式のアナログ入力に対応しつつ、蓄積電荷の干渉を抑制できる、という利点がある。
【００４０】
アナログ入力の方式、例えば、変換方式には、第１、第２実施形態とは反対に、比較入力線８を所定の電位に充電し、アナログ入力により放電する方式もある。このような方式の場合、初期化電位は、例えば、電源電位Ｖｄｄとされる。初期化電位として、接地電位Ｖｓｓに加えて電源電位Ｖｄｄを用意しておけば、一つのチップで、比較入力線８を予め放電しておきアナログ入力で充電する方式、及び比較入力線８を予め充電しておきアナログ入力で放電する方式の双方に対応できる。
【００４１】
さらに、本例では、初期化電位として、接地電位Ｖｓｓ及び電源電位Ｖｄｄに加え、接地電位Ｖｓｓと電源電位Ｖｄｄとの間の電位が用意されている。これによる利点は、アナログ入力による充電又は放電を高速に行えることである。
【００４２】
アナログ入力の入力方式には、アナログ入力が０Ｖ（＝Ｖｓｓ）〜５Ｖ（＝Ｖｄｄ）の範囲で入力されるものばかりでなく、アナログ入力の最低電位が接地電位Ｖｓｓよりも高いものがある。この方式の場合、比較入力線８の電位を、比較前に、接地電位Ｖｓｓで初期化してしまうと、比較入力線８の充電に時間がかかることになる。そこで、比較入力線８の電位を、接地電位Ｖｓｓよりも高い電位で初期化する。初期化電位の一例は、アナログ入力の最低電位もしくは最低電位に近い電位である。初期化電位を、アナログ入力の最低電位もしくは最低電位に近い電位とすれば、比較入力線８を高速に充電でき、ＡＤ変換時間を短縮できる。
【００４３】
上記入力方式は、アナログ入力によって放電する変換方式においても同様に存在する。アナログ入力の最大電位が、電源電位Ｖｄｄよりも低い場合である。この方式においては、比較入力線８を、アナログ入力の最大電位に応じて電源電位Ｖｄｄよりも低い電位で初期化すれば良い。これによって、比較器１のマイナス入力をアナログ入力の電位に高速に放電でき、ＡＤ変換時間を短縮できる。
【００４４】
アナログ入力には、多様な変換方式及び入力方式が考えられ、最低電位や最大電位は一概には決まらない。そこで、初期化電位として、接地電位Ｖｓｓ及び電源電位Ｖｄｄを含め、何段階かの電位を用意しておくのが良い。何段階かの電位を用意しておくことで、一つのチップで、多様な変換方式及び入力方式に対応することができる。本第３実施形態では、図６に示すように、初期化電位として、接地電位Ｖｓｓ及び電源電位Ｖｄｄを含め、電位Ｖｒｅｆ１〜Ｖｒｅｆ３の、合計５つの電位が用意されている。初期化電位は、５つの電位から選ばれ、選ばれた電位が比較入力線８に供給される。
【００４５】
複数の初期化電位は、電位発生回路を用いてそれぞれ個別に発生させるようにしても良いが、比較用の基準電位を発生させる基準電位発生回路を利用しても良い。本第３実施形態では後者を採用している。後者の利点は、元々チップ中に存在している基準電位発生回路を利用するので電位発生回路を別に設ける必要が無く、チップ面積増加を抑制できることにある。本第３実施形態では、比較入力線８に、スイッチＳＷ０Ｖ〜ＳＷ４Ｖを介して、接地電位Ｖｓｓの供給端、電位Ｖｒｅｆ３〜Ｖｒｅｆ１の供給端、及び電源電位Ｖｄｄの供給端が接続される。スイッチＳＷ０Ｖ〜ＳＷ４Ｖは、例えば、入力制御回路５−３から出力されたＳＷ０Ｖａ〜ＳＷ４ＶａＯＮ信号によって一つが選ばれ、選ばれた一つがオンする。
【００４６】
次に、その動作の一例を説明する。
【００４７】
図７に示すように、本第３実施形態の動作は、第１実施形態の動作と略同じである。異なるところは、終了信号が“ＨＩＧＨ”レベルとなると同時に、例えば、入力制御回路５−３中で発生されるＳＷ０Ｖａ〜ＳＷ４Ｖａ選択信号の一つが“ＨＩＧＨ”レベルとなる。次いで、終了フラグが“ＨＩＧＨ”レベルとなると同時に、ＳＷ４ａＯＮ信号が“ＬＯＷ”レベル、ＳＷ０Ｖａ〜ＳＷ４ＶａＯＮ信号の一つが“ＨＩＧＨ”レベルとなり、スイッチＳＷ４ａがオフ、スイッチＳＷ０Ｖ〜ＳＷ４Ｖのいずれか一つがオンする。この結果、接地電位Ｖｓｓの供給端、電位Ｖｒｅｆ３〜Ｖｒｅｆ１の供給端、及び電源電位Ｖｄｄの供給端のいずれか一つが比較入力線８に接続され、比較入力線８が選ばれた電位に初期化される。次いで、終了フラグが“ＬＯＷ”レベルとなると同時にＳＷ０Ｖａ〜ＳＷ４ＶａＯＮ信号の一つが“ＨＩＧＨ”レベルから“ＬＯＷ”レベルとなり、オンしていたスイッチＳＷ０Ｖ〜ＳＷ４Ｖがオフする。次いで、終了信号が“ＬＯＷ”レベルとなると同時に、ＳＷ０Ｖａ〜ＳＷ４Ｖａ選択信号の一つが“ＨＩＧＨ”レベルから“ＬＯＷ”レベルとなる。これにより、ＡＤＣ回路は、例えば、待機状態に戻り、次回のＡＤ変換の開始を待つ。
【００４８】
本第３実施形態においても、第１実施形態と同様の動作をするので、第１実施形態と同様の利点を得ることができる。
【００４９】
さらに、第３実施形態によれば、比較入力線８を、予め用意された複数の初期化電位のいずれか一つの電位に初期化するので、多様なアナログ入力に対応しつつ、次回のＡＤ変換に際し、蓄積電荷の干渉を抑制できる、という利点を得ることができる。また、ＡＤ変換を高速化できる、という利点を得ることができる。
【００５０】
なお、本例において、ＳＷ０Ｖａ〜ＳＷ４ＶａＯＮ信号は終了フラグと別の信号として発生させたが、ＳＷ０Ｖａ〜ＳＷ４ＶａＯＮ信号は終了フラグと同じ信号としても良い。例えば、ＳＷ０Ｖａ〜ＳＷ４Ｖａ選択信号を利用して、終了フラグをスイッチＳＷ０Ｖ〜ＳＷ４Ｖの一つに転送するようにしても良い。
【００５１】
ＳＷ０Ｖａ〜ＳＷ４Ｖａ選択信号はハード的にいずれか一つを固定し、固定された一つを常に発生するようにしても良いし、アナログ入力に応じてＳＷ０Ｖａ〜ＳＷ４Ｖａ選択信号の一つを選択し、発生するようにしても良い。
【００５２】
（第４実施形態）
図８はこの発明の第４実施形態に係るＡＤＣ回路の一例を示す回路図、図９はその動作の一例を示す動作波形図である。
【００５３】
第４実施形態が第１実施形態と異なるところは、比較入力線８の初期化電位を、ＡＤ変換の結果に基づいて選択することである。本第４実施形態では、図８に示すように、比較器出力を参照し、入力制御回路５−４がＳＷ５ａ又はＳＷ５ｂＯＮ信号を出力し、スイッチＳＷ５ａ又はスイッチＳＷ５ｂのいずれかをオンさせる。スイッチＳＷ５ａがオンした場合、初期化電位は、例えば、電源電位Ｖｄｄとなり、スイッチＳＷ５ｂがオンした場合には、例えば接地電位Ｖｓｓとなる。初期化電位を、電源電位Ｖｄｄ及び接地電位Ｖｓｓのいずれにするかは、例えば、アナログ入力の入力値に基づき決定される。その一例は、次回の比較前に、比較入力線８を、アナログ入力の入力値と逆極性の電位に初期化することである。アナログ入力が、例えば、０Ｖ（＝Ｖｓｓ）〜５Ｖ（＝Ｖｄｄ）の範囲で入力される、と仮定する。１回目の比較ではアナログ入力の入力値が２．５Ｖより高いか低いかが判定され、その判定結果が１回目の比較器出力として出力される。入力制御回路５−４は、１回目の比較器出力に基づき、入力値が２．５Ｖより高い場合には、次回の比較前に、比較入力線８を接地電位Ｖｓｓに放電させ、反対に低い場合には電源電位Ｖｄｄに充電するように制御する。アナログ入力の入力値と逆極性の電位に初期化することの利点は、有効なＡＤ変換であるか否かを判断できることにある。初期化電位を接地電位Ｖｓｓ又は電源電位Ｖｄｄのいずれかに固定した場合には、比較器１が比較したアナログ入力の電位が、アナログ入力自体の電位に基づくものなのか、初期化電位に基づくものなのかを判断できない。そこで、アナログ入力の入力値と逆極性の電位に初期化しておく。次回の比較の際、比較器１のアナログ入力の電位が、初期化電位から逆極性の方向へ変動すれば、“比較器１が比較した電位はアナログ入力の電位に基づくものである”と判断できる。この結果、“有効なＡＤ変換である”と判断できる。アナログ入力は連続値であるから、入力値０Ｖの次に入力値５Ｖとなることはない。また、短期間、例えば比較入力線８の初期化中に、アナログ入力が０Ｖから５Ｖに変動する可能性も極めて低い。よって、比較器１の入力電位が反転する方向に動けば、入力されたアナログ入力は有効である、と判断できる。
【００５４】
次に、その動作の一例を説明する。
【００５５】
図９に示すように、本第４実施形態の動作は、第１実施形態の動作と略同じである。異なるところは、（上位）データ取り込み信号が“ＨＩＧＨ”レベルとなると同時に、１回目の比較器出力に基づきＳＷ５ａ又はＳＷ５ｂ選択信号が“ＨＩＧＨ”レベルとなり、スイッチＳＷ５ａをオンさせるかＳＷ５ｂをオンさせるかが決定される。この後、終了フラグが“ＨＩＧＨ”レベルとなると同時に、ＳＷ４ａ信号が“ＬＯＷ”レベル、ＳＷ５ａ又はＳＷ５ｂＯＮ信号のいずれかが“ＨＩＧＨ”レベルとなり、スイッチＳＷ４がオフ、スイッチＳＷ５ａ、ＳＷ５ｂのいずれかがオンし、電源電位Ｖｄｄの供給端、接地電位Ｖｓｓの供給端のいずれかが比較入力線８に接続され、比較入力線８が電源電位Ｖｄｄ又は接地電位Ｖｓｓのいずれかの電位に初期化される。次いで、終了フラグが“ＬＯＷ”レベルとなると同時にＳＷ５ａ〜ＳＷ５ｂＯＮ信号のいずれかが“ＨＩＧＨ”レベルから“ＬＯＷ”レベルとなり、オンしていたスイッチＳＷ５ａ又はＳＷ５ｂがオフする。次いで、終了信号が“ＬＯＷ”レベルとなると同時に、ＳＷ５ａ又はＳＷ５ｂ選択信号のいずれかが“ＨＩＧＨ”レベルから“ＬＯＷ”レベルとなる。これにより、ＡＤＣ回路は、例えば、待機状態に戻り、次回のＡＤ変換の開始を待つ。
【００５６】
本第４実施形態においても、第１実施形態と同様の動作をするので、第１実施形態と同様の利点を得ることができる。
【００５７】
さらに、本第４実施形態によれば、アナログ入力の入力値に基づき、比較入力線８を、次回の比較前に、アナログ入力の入力値と逆極性の電位に初期化する。このため、有効なＡＤ変換であるか否かを判断でき、誤ＡＤ変換を抑制できる、という利点を得ることができる。
【００５８】
なお、本例において、ＳＷ５ａ又はＳＷ５ｂＯＮ信号は終了フラグと別の信号として発生させたが、ＳＷ５ａ又はＳＷ５ｂＯＮ信号は終了フラグと同じ信号としても良い。例えば、ＳＷ５ａ又はＳＷ５ｂ選択信号を利用して、終了フラグをスイッチＳＷ５ａ又はＳＷ５ｂのいずれかに転送するようにしても良い。
【００５９】
（第５実施形態）
図１０はこの発明の第５実施形態に係るＡＤＣ回路の一例を示す回路図、図１１はその動作の一例を示す動作波形図である。
【００６０】
第５実施形態が第１実施形態と異なるところは、図１０及び図１１に示すように、比較入力線８の電位の初期化を、ノーマルＡＤ変換に続くダミーＡＤ変換で行うことにある。さらに、本例では、ダミーＡＤ変換をノーマルＡＤ変換よりも高速化して行う。ダミーＡＤ変換は、比較入力線８の電位を初期化することが目的であり、ノーマルＡＤ変換のような測定精度は要求されない。この点に鑑み、ダミーＡＤ変換をノーマルＡＤ変換よりも高速化する。これにより、ＡＤ変換後にダミーＡＤ変換を行う方式を踏襲しつつも、従来のＡＤ変換後にダミーＡＤ変換を行う方式に比較し、見かけ上、１回のＡＤ変換期間を短縮できる。ダミーＡＤ変換を高速化する一例は、ダミーＡＤ変換期間中のクロックの周波数を、ノーマルＡＤ変換期間中よりも高めることである。本例では、図１０に示すように、クロック発生器４−２に、制御信号としてクロック変更信号を入力し、クロック変更信号に基づき二相クロックφａ、φｂの周波数を高周波化する。
【００６１】
さらに、本例では第１実施形態と同様のスイッチＳＷ５を設け、比較入力線８に初期化電位を供給できるようにした。
【００６２】
さらに、本例では初期化電位を固定せず、入力端子Ａｉｎ１を設け、初期化電位をユーザー自身が自由に選べられるようにした。ユーザーは、初期化電位として接地電位Ｖｓｓを希望するのであれば、入力端子Ａｉｎ１に接地電位Ｖｓｓを与えれば良い。もちろん、初期化電位は、電源電位Ｖｄｄとすることもでき、電源電位Ｖｄｄと接地電位Ｖｓｓとの間のいかなる電位とすることも自由である。このような入力端子Ａｉｎ１は、本例に限って利用されるものではなく、上述した実施形態に利用することも可能である。
【００６３】
次に、その動作の一例を説明する。
【００６４】
図１１に示すように、本第５実施形態の動作は、例えば、ノーマルＡＤ変換の終了を示す終了フラグが立上がるまで、第１実施形態の動作と略同じである。異なるところは、終了フラグが立ち上がった後の動作である。本例では、終了フラグが“ＨＩＧＨ”レベルとなると、入力制御回路５−５は、ＳＷ４ａＯＮ信号が“ＬＯＷ”レベル、ＳＷ５ａＯＮ信号が“ＨＩＧＨ”レベルとし、スイッチＳＷ４をオフ、ＳＷ５をオンさせる。これにより比較入力線８が入力端子Ａｉｎ１に接続される。入力端子Ａｉｎ１には初期化電位が供給されている。本例では、終了フラグが“ＨＩＧＨ”レベルとなると同時にＡＤ変換開始信号が“ＨＩＧＨ”レベルとなる。これにより、ノーマルＡＤ変換に続いてダミーＡＤ変換が開始される。さらに、終了フラグが“ＨＩＧＨ”レベルとなると、クロック変更信号が“ＨＩＧＨ”レベルとなる。クロック変更信号は、入力制御回路５−５が発生するようにしても良いし、制御信号を出力する制御回路（図示せず）が終了フラグを受けて発生するようにしても良い。クロック変更信号は、クロック発生器４−２に供給される。クロック発生器４−２は、クロック変更信号に基づき二相クロックφａ、φｂの周波数を高周波化する。Ｖｒｅｆ制御回路３−２、入力制御回路５−５は、高周波化された二相クロックφａ、φｂを受け、ダミーＡＤ変換の動作をノーマルＡＤ変換の動作に比較して高速化させる。ダミーＡＤ変換の動作はノーマルＡＤ変換の動作と、“動作が高速化されること”、及び“比較入力線８の電位がアナログ入力（Ａｉｎ０）から初期化電位（Ａｉｎ１）となること”で特に異なり、その余の点は略同じ動作である。ダミーＡＤ変換の終了を示す終了フラグが“ＨＩＧＨ”レベルとなると、クロック変更信号は“ＬＯＷ”レベルとなり、クロック発生器４−２は、二相クロックの周波数を、ノーマルＡＤ変換時の周波数に戻す。さらに、本例では、終了フラグが“ＨＩＧＨ”レベルとなると、ＳＷ５ａＯＮ信号が“ＬＯＷ”レベルとなり、スイッチＳＷ５がオフする。この後、終了信号が“ＨＩＧＨ”レベルから“ＬＯＷ”レベルとなり、ＡＤＣ回路は、次回のＡＤ変換の開始を待つ。
【００６５】
本第５実施形態に係るＡＤＣ回路によれば、ノーマルＡＤ変換に続くダミーＡＤ変換を、ノーマルＡＤ変換よりも高速化するので、ＡＤ変換後にダミーＡＤ変換を行う方式を踏襲しつつも、従来のＡＤ変換後にダミーＡＤ変換を行う方式に比較し、見かけ上、１回のＡＤ変換期間を短縮できる、という利点を得ることができる。
【００６６】
また、本例では、ノーマルＡＤ変換からダミーＡＤ変換に移行する際、ノーマルＡＤ変換の終了を示す終了フラグを“ＨＩＧＨ”レベルとすると同時に、ダミーＡＤ変換の開始を示すＡＤ変換開始信号を“ＨＩＧＨ”レベルとする。これにより、ノーマルＡＤ変換期間に、ダミーＡＤ変換期間の一部をオーバーラップさせることができる。ノーマルＡＤ変換期間に、ダミーＡＤ変換期間の一部をオーバーラップさせることによる利点は、例えば、ノーマルＡＤ変換からダミーＡＤ変換への移行を、オーバーラップさせずにシリースに行う場合に比較して、ダミーＡＤ変換期間を短縮できることにある。
【００６７】
なお、本例において、ＳＷ５ａＯＮ信号及びクロック変更信号は別の信号として発生させたが、ＳＷ５ａＯＮ信号をクロック変更信号と同じ信号としても良い。例えば、ＳＷ５ａＯＮ信号をクロック発生器４−２に入力し、クロック発生器４−２がＳＷ５ａＯＮ信号に基づき二相クロックφａ、φｂの周波数を高めるようにしても良い。反対にクロック変更信号を用いてスイッチＳＷ５をオンさせるようにしても良い。これらの場合には、ＳＷ５ａＯＮ信号及びクロック変更信号が互いにシェアされるので、ＳＷ５ａＯＮ信号を発生させる回路、もしくはクロック変更信号を発生する回路を別途設ける必要が無く、回路数を削減できる利点がある。
【００６８】
（第６実施形態）
図１２はこの発明の第６実施形態に係るＡＤＣ回路の一例を示す回路図、図１３はその動作の一例を示す動作波形図である。
【００６９】
本第６実施形態は、第５実施形態と同様に比較入力線８の電位の初期化を、ノーマルＡＤ変換に続くダミーＡＤ変換で行う。本第６実施形態が、第５実施形態と異なるところは、クロックの周波数を変更しないことであり、代わりにダミーＡＤ変換を途中で中止し、ダミーＡＤ変換期間を短縮したことにある。第５実施形態でも説明したように、ダミーＡＤ変換は、比較入力線８の電位を初期化することが目的であり、ＡＤ変換を目的とするものではない。この点に鑑み、ダミーＡＤ変換を途中で中止することも可能である。ダミーＡＤ変換の一例は、図１２に示すように、ＡＤ変換を中止する中止信号を、ダミーＡＤ変換途中にＶｒｅｆ制御回路３−３及び入力制御回路５−６に入力することである。Ｖｒｅｆ制御回路３−３及び入力制御回路５−６は、中止信号に基づき、ダミーＡＤ変換を途中で中止する。
【００７０】
次に、その動作の一例を説明する。
【００７１】
図１３に示すように、本第６実施形態の動作は、第５の実施形態の動作と、例えば、クロック変更信号を発生させないこと、及びダミーＡＤ変換の途中で中止信号を発生させ、ダミーＡＤ変換を途中で終了させることが相違し、その余の点はほぼ同様である。具体的には、ノーマルＡＤ変換の終了示す終了フラグが“ＨＩＧＨ”レベルとなるとともに、ＳＷ４ａＯＮ信号を“ＬＯＷ”レベル、ＳＷ５ａＯＮ信号を“ＨＩＧＨ”レベルとし、スイッチＳＷ４をオフ、ＳＷ５をオンさせる。また、ダミーＡＤ変換の開始を示すＡＤ変換開始信号を“ＨＩＧＨ”レベルとし、ダミーＡＤ変換を開始させる。次に、ＡＤ変換開始信号が“ＨＩＧＨ”レベルとなったときから、例えば、クロックφａの次に立ち上がりエッジにて、ＡＤ変換を中止する中止信号を“ＨＩＧＨ”レベルとする。中止信号は、例えば、制御信号を発生させる制御回路（図示せず）にて発生されても良く、入力制御回路５−６にて発生されても良い。中止信号は、Ｖｒｅｆ制御回路３−３及び入力制御回路５−６に入力される。Ｖｒｅｆ制御回路３−３及び入力制御回路５−６は、中止信号が入力されると、そのＡＤ変換動作を中止し、終了させる。また、入力制御回路５−６は、中止信号が“ＨＩＧＨ”レベルとなると同時にＳＷ５ａＯＮ信号を“ＬＯＷ”レベルとし、スイッチＳＷ５をオフさせる。
【００７２】
本第６実施形態に係るＡＤＣ回路によれば、ノーマルＡＤ変換に続くダミーＡＤ変換を、その途中で中止するので、第５実施形態と同様に、ＡＤ変換後にダミーＡＤ変換を行う方式を踏襲しつつも、従来のＡＤ変換後にダミーＡＤ変換を行う方式に比較し、見かけ上、１回のＡＤ変換期間を短縮できる、という利点を得ることができる。
【００７３】
また、本例においても、第５実施形態同様に、ノーマルＡＤ変換の終了を示す終了フラグを“ＨＩＧＨ”レベルとすると同時に、ダミーＡＤ変換の開始を示すＡＤ変換開始信号を“ＨＩＧＨ”レベルとする。このため、例えば、ノーマルＡＤ変換からダミーＡＤ変換への移行を、オーバーラップさせずにシリースに行う場合に比較して、ダミーＡＤ変換期間を短縮できる、という利点を得ることができる。
【００７４】
（第７実施形態）
図１４はこの発明の第７実施形態に係るＡＤＣ回路の一例を示す回路図、図１５はその動作の一例を示す動作波形図である。
【００７５】
本第７実施形態は、第５実施形態によるダミーＡＤ変換を高速化する、という技術と、第６実施形態によるダミーＡＤ変換を途中で中止する、という技術とを併せ持たせたものである。本第７実施形態は、図１４及び図１５に示すように、クロック発生器４−３は、クロック変更信号に基づき、二相クロックφａ、φｂの周波数を高周波化する。（なお、本例の図１５に示す動作では、ダミーＡＤ変換が途中で中止されるために、クロックφｂの周波数については高周波化される前に、高周波化が中止されている。）Ｖｒｅｆ制御回路３−４及び入力制御回路５−７は、高周波化された二相クロックφａ、φｂを受け、ダミーＡＤ変換の動作をノーマルＡＤ変換の動作に比較して高速化させる。これとともに、中止信号が入力されると、ＡＤ変換を途中で中止する。
【００７６】
本第７実施形態によれば、ダミーＡＤ変換を、ノーマルＡＤ変換よりも高速化するので、第５実施形態と同様に、見かけ上、１回のＡＤ変換期間を短縮できる、という利点を得ることができる。
【００７７】
さらに、高速化されたダミーＡＤ変換を途中で中止するので、第５実施形態に比較し、ダミーＡＤ変換期間をさらに短縮できる、という利点を得ることができる。
【００７８】
（第８実施形態）
図１６はこの発明の第８実施形態に係るＡＤＣ回路の一例を示す回路図、図１７はその動作の一例を示す動作波形図である。
【００７９】
図１６及び図１７に示すように、第８実施形態は、入力制御回路５−８の構成が第１実施形態と異なり、特に放電期間（初期化期間）においてスイッチＳＷ４及びＳＷ５の双方をオンさせることが異なる。本例では、終了フラグが“ＨＩＧＨ”レベルとなると、ＳＷ５ａＯＮ信号を“ＨＩＧＨ”レベルとする。このとき、ＳＷ４ａ信号は“ＨＩＧＨ”レベルのままとし、スイッチＳＷ４及びＳＷ５の双方をオンさせる期間を作り出している。終了フラグが“ＬＯＷ”レベルとなると、ＳＷ４ａＯＮ信号及びＳＷ５ａＯＮ信号の双方を“ＬＯＷ”レベルとし、スイッチＳＷ４及びＳＷ５をオフさせる。
【００８０】
本第８実施形態に係るＡＤＣ回路によれば、放電期間（初期化期間）においてスイッチＳＷ４及びＳＷ５の双方をオンさせる。これによる利点は、比較入力線８だけでなく、スイッチＳＷ４及び入力端子Ａｉｎを放電できることにある。これにより、次回のＡＤ変換に際し、スイッチＳＷ４及び入力端子Ａｉｎに蓄積された電荷による干渉を抑制することができ、ＡＤ変換自体の精度を向上させることが可能となる。
【００８１】
本第８実施形態は、第１実施形態に限って適用されるものではなく、第２〜第８実施形態のいずれにも適用することが可能である。
【００８２】
以上、この発明を第１〜第８実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【００８３】
例えば、Ｖｒｅｆ制御回路３及び入力制御回路５を、二相クロックφａ、φｂで制御したが、二相クロックφａ、φｂ以外のクロックでも制御することが可能である。さらに、比較入力線８にはサンプルホールド回路ＳＨが接続されたが、サンプルホールド回路ＳＨは無くても良い。
【００８４】
上記第１〜第８実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。
【００８５】
上記第１〜第８実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００８６】
また、上記第１〜第８実施形態では、この発明をアナログ／デジタル変換回路に適用した例に基づき説明したが、上述したアナログ／デジタル変換回路を内蔵した半導体集積回路装置、例えば、１チップマイクロコンピュータ等もまた、この発明の範疇である。
【００８７】
【発明の効果】
以上説明したように、この発明によれば、直前に入力されたアナログ入力の電位の干渉を抑制しつつも、高速なＡＤ変換を行い得るアナログ／デジタル変換回路を提供できる。
【００８８】
また、比較器の比較入力線に蓄積された電荷の量を測定することが可能なアナログ／デジタル変換回路のテスト方法を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１実施形態に係るＡＤＣ回路の一例を示す回路図
【図２】図２はこの発明の第１実施形態に係るＡＤＣ回路の動作の一例を示す動作波形図
【図３】図３はこの発明の第１実施形態に係るＡＤＣ回路から得られる効果を示す図
【図４】図４はこの発明の第２実施形態に係るＡＤＣ回路の一例を示す回路図
【図５】図５はこの発明の第２実施形態に係るＡＤＣ回路の動作の一例を示す動作波形図
【図６】図６はこの発明の第３実施形態に係るＡＤＣ回路の一例を示す回路図
【図７】図７はこの発明の第３実施形態に係るＡＤＣ回路の動作の一例を示す動作波形図
【図８】図８はこの発明の第４実施形態に係るＡＤＣ回路の一例を示す回路図
【図９】図９はこの発明の第４実施形態に係るＡＤＣ回路の動作の一例を示す動作波形図
【図１０】図１０はこの発明の第５実施形態に係るＡＤＣ回路の一例を示す回路図
【図１１】図１１はこの発明の第５実施形態に係るＡＤＣ回路の動作の一例を示す動作波形図
【図１２】図１２はこの発明の第６実施形態に係るＡＤＣ回路の一例を示す回路図
【図１３】図１３はこの発明の第６実施形態に係るＡＤＣ回路の動作の一例を示す動作波形図
【図１４】図１４はこの発明の第７実施形態に係るＡＤＣ回路の一例を示す回路図
【図１５】図１３はこの発明の第７実施形態に係るＡＤＣ回路の動作の一例を示す動作波形図
【図１６】図１６はこの発明の第８実施形態に係るＡＤＣ回路の一例を示す回路図
【図１７】図１７はこの発明の第８実施形態に係るＡＤＣ回路の動作の一例を示す動作波形図
【符号の説明】１…比較器、２…データバッファ、３…Ｖｒｅｆ制御回路、４…クロック発生器、５…入力制御回路、６…書込み回路、７…データレジスタ、８…比較入力線
【発明の属する技術分野】
この発明は、アナログ／デジタル変換回路およびそのテスト方法に関する。
【０００２】
【従来の技術】
アナログ／デジタル変換回路（以下ＡＤＣ回路）の測定精度は、８ビット、１０ビットと向上、さらに入力数も増加している。この傾向は、例えば、１チップマイクロコンピュータに内蔵されたＡＤＣ回路において顕著である。１チップマイクロコンピュータに内蔵されたＡＤＣ回路は、通常、１変換回路である。１変換回路の場合、多数のアナログ入力（以下Ａｉｎ入力）の中から、ＡＤ変換するＡｉｎ入力を順次選択し、切換えながら一つずつＡＤ変換を行う。このＡＤ変換方式では、Ａｉｎ入力の電位に大きな差があると、直前に測定したＡｉｎ入力の電荷がＡＤＣ回路中に残り、次に測定するＡｉｎ入力の電位に干渉することがある。この干渉を解消するために、ＡＤ変換（ノーマルＡＤ変換）後に、ダミーＡＤ変換を１回行い、ＡＤＣ回路中に残った電荷を放電した上で、次のＡＤ変換を行うようにしている。
【０００３】
また、特許文献１には、１変換回路のＡＤＣ回路が記載されている。このＡＤＣ回路は、多チャンネルのＡｉｎ入力をマルチプレクサにより順次選択し、切換えながら一つずつＡＤ変換を行う。特許文献１では、ＡＤＣ回路中のオペアンプの入力に放電回路を設け、ＡＤ変換後に、ＡＤＣ回路中の浮遊容量に蓄積された電荷を放電した上で、次のＡＤ変換を行うようにしている。
【０００４】
【特許文献１】
特開２００１−１１１４２４公報
【０００５】
【発明が解決しようとする課題】
しかし、ＡＤ変換後にダミーＡＤ変換を行う方式では、ＡＤ変換と次のＡＤ変換との間にダミーＡＤ変換が入るので、１回のＡＤ変換期間が見かけ上、２倍以上となり、ＡＤ変換時間が長くなる。
【０００６】
同様にＡＤ変換後に放電を行う方式においても、ＡＤ変換と次のＡＤ変換との間に放電動作が入るので、１回のＡＤ変換期間が見かけ上長くなる。
【０００７】
この発明は、上記の事情に鑑み為されたもので、その目的は、直前に入力されたアナログ入力の電位の干渉を抑制しつつも、高速なＡＤ変換を行い得るアナログ／デジタル変換回路を提供することにある。
【０００８】
また、比較器の比較入力線に蓄積された電荷の量を測定することが可能なアナログ／デジタル変換回路のテスト方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１態様に係るアナログ／デジタル変換回路は、基準電位とアナログ入力とを比較し、比較結果を出力する比較器と、前記比較器の比較入力線に、アナログ入力を伝える第１スイッチと、前記比較器の比較入力線に、初期化電位を伝える第２スイッチと、ＡＤ変換期間中、かつ前記比較器の比較開始から比較終了までの期間外に、前記第２スイッチをオンさせて前記比較器の比較入力線の電位を前記初期化電位に初期化する入力制御回路とを具備する。
【００１０】
また、この発明の第２態様に係るアナログ／デジタル変換回路は、基準電位とアナログ入力とを比較し、比較結果を出力する比較器と、前記比較器の比較入力線に、アナログ入力を伝える第１スイッチと、前記比較器の比較入力線に、初期化電位を伝える第２スイッチと、ノーマルＡＤ変換に続くダミーＡＤ変換で、前記第２スイッチをオンさせて前記比較器の比較入力線の電位を前記初期化電位に初期化する入力制御回路と、前記ダミーＡＤ変換を前記ノーマルＡＤ変換よりも高速化する制御、もしくは前記ダミー変換を途中で中止する制御のいずれかを行うＡＤ変換制御回路とを具備する。
【００１１】
また、この発明のアナログ／デジタル変換回路のテスト方法は、基準電位とアナログ入力とを比較し、比較結果を出力する比較器と、前記比較器の比較入力線に、アナログ入力を伝える第１スイッチと、前記比較器の比較入力線に、初期化電位を伝える第２スイッチとを具備し、前記第１、第２スイッチをオフさせた状態で、前記比較器の比較動作を実行し、前記比較入力線に蓄積された電荷量を測定する。
【００１２】
【発明の実施の形態】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１３】
（第１実施形態）
図１はこの発明の第１実施形態に係るＡＤＣ回路（アナログ／デジタル変換回路）の一例を示す回路図である。本例は、逐次比較型ＡＤＣ回路に関している。
【００１４】
図１に示すように、アナログ入力は入力端子Ａｉｎに入力される。入力されたアナログ入力は、スイッチＳＷ４を介してサンプルホールド回路ＳＨに供給され、ホールドされる。ホールドされたアナログ入力は、比較器１のマイナス入力（−）に入力される。比較器１は、ホールドされたアナログ入力の電位と基準電位とを比較し、アナログ入力をデジタル出力に変換する。本例では基準電位として３つの電位Ｖｒｅｆ１〜Ｖｒｅｆ３が用意されている。アナログ入力の電位は、電位Ｖｒｅｆ１〜Ｖｒｅｆ３の一つと比較され、例えば、２ビットのデジタル出力に変換される。比較器１の出力は、データバッファ２に入力されるとともに、Ｖｒｅｆ制御回路３に入力される。Ｖｒｅｆ制御回路３は、比較器１の出力を受け、この出力に基づき、次に選択する基準電位を選択する。
【００１５】
クロック発生器４には、クロックが入力される。本例に係るＡＤＣ回路が１チップマイクロコンピュータに内蔵されている場合、上記クロックは、例えば、システムクロックとなる。クロック発生器４は、入力されたクロックから二相クロックφａ、φｂを発生させる。二相クロックφａ、φｂは、ＡＤＣ回路の動作を制御するクロックであり、Ｖｒｅｆ制御回路３及び入力制御回路５に供給される。
【００１６】
次に、その動作の一例を説明する。
【００１７】
図２はこの発明の第１実施形態に係るＡＤＣ回路の動作の一例を示す動作波形図である。
【００１８】
図２に示すように、制御信号のうち、ＡＤ変換開始信号がＶｒｅｆ制御回路３及び入力制御回路５に取り込まれると、ＡＤ変換（アナログ／デジタル変換）が開始される。入力制御回路５はＡＤ変換開始信号を受け、例えば、クロックφａの立ち上がりに同期してＳＷ４ａＯＮ信号を“ＨＩＧＨ”レベルとする。ＳＷ４ａＯＮ信号が“ＨＩＧＨ”レベルの間、スイッチＳＷ４がオンし、入力端子Ａｉｎが比較器１のマイナス入力及びサンプルホールド回路ＳＨに接続される。入力端子Ａｉｎに入力されたアナログ入力はスイッチＳＷ４を介してサンプルホールド回路ＳＨに供給され、ホールドされる。ホールドされたアナログ入力は、比較器１の、例えば、マイナス入力（−）に供給される。
【００１９】
次に、Ｖｒｅｆ制御回路３が、例えば、クロックφｂの立ち上がりに同期してＳＷ２ａＯＮ信号を“ＨＩＧＨ”レベルとする。ＳＷ２ａＯＮ信号が“ＨＩＧＨ”レベルの間、スイッチＳＷ２がオンし、抵抗Ｂと抵抗Ｃとの接続点が比較器１のプラス入力（＋）に接続され、抵抗Ｂと抵抗Ｃとの接続点の電位Ｖｒｅｆ２が、スイッチＳＷ２を介して比較器１のプラス入力に供給される。比較器１は、電位Ｖｒｅｆ２とアナログ入力の電位とを比較し、１回目の比較器出力を出力する。１回目の比較器出力は、アナログ入力の電位が電位Ｖｒｅｆ２より高いか低いかを示す出力で、２ビットのデジタル出力の、例えば、上位ビットに対応する。Ｖｒｅｆ制御回路３は１回目の比較器出力を受け、クロックφａの立ち上がりに同期してデータ取込み信号を出力するとともに、ＳＷ１ａ又はＳＷ３ａ選択信号を発生させる。データ取込み信号はデータバッファ２に供給され、データバッファ２はデータ取込み信号に基づいて１回目の比較器出力を取り込み、上位ビットとして保持する。ＳＷ１ａ又はＳＷ３ａ選択信号は、上位ビットが“０”なのか“１”なのかに応じ、スイッチＳＷ１、ＳＷ３のいずれをオンさせるかを選択する信号であり、Ｖｒｅｆ制御回路３中で発生される。比較の結果、“アナログ入力の電位が電位Ｖｒｅｆ２より高い”、と判断された場合（これを仮に上位ビットが“１”である、とする）にはＳＷ１ａ選択信号が発生され、スイッチＳＷ１が選択される。反対に“アナログ入力の電位が電位Ｖｒｅｆ２より低い”、と判断された場合（これを仮に上位ビットが“０”である、とする）にはＳＷ３ａ選択信号が発生され、スイッチＳＷ３が選択される。
【００２０】
次に、Ｖｒｅｆ制御回路３は、クロックφｂの立ち上がりに同期してＳＷ２ａＯＮ信号を“ＬＯＷ”レベルとしてスイッチＳＷ２をオフさせる。さらに、Ｖｒｅｆ制御回路３はクロックφｂの立ち上がりに同期し、ＳＷ１ａ選択信号が発生されたのかＳＷ３ａ選択信号が発生されたのかに基づき、ＳＷ１ａ又はＳＷ３ａＯＮ信号を“ＨＩＧＨ”レベルとする。ＳＷ１ａＯＮ信号を“ＨＩＧＨ”レベルとした場合には、スイッチＳＷ１がオンする。スイッチＳＷ１は、抵抗Ａと抵抗Ｂとの接続点を比較器１のプラス入力（＋）に接続し、抵抗Ａと抵抗Ｂとの接続点の電位Ｖｒｅｆ１が、スイッチＳＷ１を介して比較器１のプラス入力に供給される。電位Ｖｒｅｆ１は電位Ｖｒｅｆ２より高い電位である。反対にＳＷ３ａＯＮ信号を“ＨＩＧＨ”レベルとした場合には、スイッチＳＷ３がオンする。スイッチＳＷ３は、抵抗Ｃと抵抗Ｄとの接続点を比較器１のプラス入力（＋）に接続し、抵抗Ｃと抵抗Ｄとの接続点の電位Ｖｒｅｆ３が、スイッチＳＷ３を介して比較器１のプラス入力に供給される。電位Ｖｒｅｆ３は電位Ｖｒｅｆ２より低い電位である。
【００２１】
次に、比較器１は、電位Ｖｒｅｆ１又はＶｒｅｆ３とアナログ入力の電位とを比較し、２回目の比較器出力を出力する。２回目の比較器出力は、２ビットのデジタル出力の、例えば、下位ビットに対応する。Ｖｒｅｆ制御回路３は２回目の比較器出力を受け、クロックφａの立ち上がりに同期してデータ取込み信号を出力する。データ取込み信号はデータバッファ２に供給され、データバッファ２はデータ取込み信号に基づいて２回目の比較器出力を取り込み、下位ビットとして保持する。
【００２２】
次に、Ｖｒｅｆ制御回路３は、クロックφｂの立ち上がりに同期してＳＷ１ａ又はＳＷ３ａＯＮ信号を“ＬＯＷ”レベルとし、スイッチＳＷ１又はＳＷ３をオフさせる。
【００２３】
次に、Ｖｒｅｆ制御回路３は、クロックφｂの立ち上がりに同期して制御信号のうち、終了信号を“ＨＩＧＨ”レベルとする。終了信号は、例えば、比較器１の比較動作が終了したことを示す信号で、例えば、比較器１を非活性化させる役目も持つ。終了信号が“ＨＩＧＨ”レベルになると入力制御回路５はデータ書込み信号を出力する。データ書込み信号は書込み回路６に供給される。書込み回路６はデータ書込み信号に基づいてデータバッファ２が保持している２ビットのデジタル出力をデータレジスタ７に転送する。これにより、２ビットのデジタル出力がデータレジスタ７に書き込まれる。書き込まれた２ビットのデジタル出力は、データ読出し信号に基づきバスに読み出される。
【００２４】
データレジスタ７に２ビットのデジタル出力が書き込まれた後、例えば、入力制御回路５はクロックφａの立ち上がりに同期して終了フラグを発生させる。終了フラグが発生されると入力制御回路５は、ＳＷ４ａＯＮ信号を“ＬＯＷ”レベルとしてスイッチＳＷ４をオフさせるとともに、ＳＷ５ａＯＮ信号を“ＨＩＧＨ”レベルとしてスイッチＳＷ５をオンさせる。ＳＷ５ａＯＮ信号が“ＨＩＧＨ”レベルの間、スイッチＳＷ５はオンし、スイッチＳＷ４から比較器１のマイナス入力までの配線及びサンプルホールド回路ＳＨ（以下比較入力線８という）が接地電位Ｖｓｓに接続される。これにより、比較入力線８に蓄積された電荷が、接地電位Ｖｓｓに放電される。放電時間は、本例では、終了フラグの立ち上がりから立ち下がりまでの時間と同じとしている。ＡＤ変換は、終了フラグが立下がることで終了する。この後、終了信号が“ＬＯＷ”レベルとなり、例えば、比較器１が活性状態に戻り、ＡＤＣ回路は、次回のＡＤ変換の開始を待つことになる。
【００２５】
本第１実施形態に係るＡＤＣ回路によれば、ＡＤ変換の終了を示す終了フラグが発生されたところで、スイッチＳＷ４がオフし、スイッチＳＷ５がオンするので、比較入力線８中に蓄積されていた電荷が放電される。このため、次回のＡＤ変換に際し、蓄積電荷による干渉を抑制することができる。
【００２６】
また、本例の放電は、終了フラグの立ち下がりと同時に終了する。例えば、ＳＷ５ａＯＮ信号は、終了フラグと同時に立ち上がり、終了フラグと同時に立下がる。１回のＡＤ変換期間を、“ＡＤ変換開始信号の立ち上がりから終了フラグの立ち下がりまで”と考えると、本例の放電は１回のＡＤ変換期間中に終わる。
【００２７】
このように本第１実施形態に係るＡＤＣ回路は、図３に示すように、“ＡＤ変換期間中に放電する”ので、“ＡＤ変換期間が終了した後に放電する”というＡＤＣ回路に比較してＡＤ変換時間を短縮できる、という利点を得ることができる。
【００２８】
なお、本例において、ＳＷ５ａＯＮ信号は終了フラグの立ち上がりにて発生させたが、終了信号の立ち上がりにて発生させるようにしても良い。この場合には、終了フラグの立ち上がりにてＳＷ４ａＯＮ信号を“ＬＯＷ”レベルとしてスイッチＳＷ４をオフさせるとともに、ＳＷ５ａＯＮ信号を“ＨＩＧＨ”レベルとしてスイッチＳＷ５をオンさせる。このようにした場合には、終了フラグの立ち上がりにてスイッチＳＷ４をオフ、スイッチＳＷ５をオンさせる場合に比較して、比較入力線８の放電時間を長くでき、比較入力線８を十分に放電できる利点がある。
【００２９】
また、本例において、ＳＷ５ａＯＮ信号は終了フラグと別の信号として発生させたが、ＳＷ５ａＯＮ信号は終了フラグと同じ信号としても良い。例えば、終了フラグを用いてスイッチＳＷ５をオンさせるようにしても良い。この場合には、ＳＷ５ａＯＮ信号が終了フラグとシェアされるので、ＳＷ５ａＯＮ信号を発生させる回路を別途設ける必要が無く、回路数を削減できる利点がある。
【００３０】
また、本例では、入力端子Ａｉｎと比較入力線８との間にスイッチＳＷ４を有し、接地電位Ｖｓｓと比較入力線８との間にスイッチＳＷ５を有する。これらスイッチＳＷ４、ＳＷ５を有するＡＤＣ回路によれば、例えば、比較入力線８に蓄積される電荷量を測定するテストが可能となる。即ち、スイッチＳＷ４、ＳＷ５をオフさせた状態で、比較器１の比較動作を実行すれば、比較入力線に蓄積された電荷の量を測定することができる。
【００３１】
（第２実施形態）
図４はこの発明の第２実施形態に係るＡＤＣ回路の一例を示す回路図、図５はその動作の一例を示す動作波形図である。
【００３２】
第２実施形態は、入力制御回路５−２の構成が第１実施形態と異なり、特にＳＷ４ａＯＮ信号、及びＳＷ５ａＯＮ信号の発生方式が異なる。
【００３３】
第１実施形態の入力制御回路５は、図２に示したように、ＡＤ変換開始信号が“ＨＩＧＨ”レベルになると同時にＳＷ４ａＯＮ信号を“ＨＩＧＨ”レベルとしてスイッチＳＷ４をオンさせた。比較終了後、終了フラグが“ＨＩＧＨ”レベルとなると同時にＳＷ４ａＯＮ信号を“ＬＯＷ”レベルとしてスイッチＳＷ４をオフさせるとともに、ＳＷ５ａＯＮ信号を“ＨＩＧＨ”レベルとしてスイッチＳＷ５をオンさせ、終了フラグが“ＬＯＷ”レベルとなると同時にＳＷ５ａＯＮ信号を“ＬＯＷ”レベルとしてスイッチＳＷ５をオフさせた。
【００３４】
対して、第２実施形態の入力制御回路５−２は、図４及び図５に示すように、ＡＤ変換開始信号が“ＨＩＧＨ”レベルとなると同時にＳＷ５ａＯＮ信号を“ＨＩＧＨ”レベルとしてスイッチＳＷ５をオンさせ、ＡＤ変換開始信号が“ＬＯＷ”レベルとなると同時にＳＷ５ａＯＮ信号を“ＬＯＷ”レベルとしてスイッチ５Ｗをオフさせる。この後、例えば、ＳＷ２ａＯＮ信号が“ＨＩＧＨ”レベルとなると同時にＳＷ４ａＯＮ信号を“ＨＩＧＨ”レベルとしてスイッチＳＷ４をオンさせ、比較を開始する。比較終了後、終了信号が“ＬＯＷ”レベルとなると同時にＳＷ４ａＯＮ信号を“ＬＯＷ”としてスイッチＳＷ４をオフさせる。
【００３５】
蓄積電荷の放電は、アナログ入力と基準電位との比較前に行うようにしても良い。このような第２実施形態においても、比較前に、比較入力線８中に蓄積されていた電荷を放電できるので、第１実施形態と同様に、蓄積電荷による干渉を抑制することができる。
【００３６】
また、放電はＡＤ変換開始信号の立ち上がりと同時に開始され、その立ち下がりと同時に終了する。ＡＤ変換期間を、“ＡＤ変換開始信号の立ち上がりから終了フラグの立ち下がりまで”と考えると、本例の放電もＡＤ変換期間中に開始され、ＡＤ変換期間中に終わることになる。このため、図３を参照して説明した、第１実施形態と同様な利点を得ることができる。
【００３７】
なお、本例において、ＳＷ５ａＯＮ信号はＡＤ変換開始信号と別の信号として発生させたが、ＳＷ５ａＯＮ信号はＡＤ変換開始信号と同じ信号としても良い。例えば、ＡＤ変換開始信号を用いてスイッチＳＷ５をオンさせるようにしても良い。この場合には、ＳＷ５ａＯＮ信号がＡＤ変換開始信号とシェアされるので、ＳＷ５ａＯＮ信号を発生させる回路を別途設ける必要が無く、回路数を削減できる利点がある。
【００３８】
（第３実施形態）
図６はこの発明の第３実施形態に係るＡＤＣ回路の一例を示す回路図、図７はその動作の一例を示す動作波形図である。
【００３９】
第３実施形態が第１実施形態と異なるところは、接地電位Ｖｓｓ以外の電位を比較入力線８に供給できるようにしたことである。これにより、比較入力線８の電位を接地電位Ｖｓｓにするばかりでなく、比較入力線８の電位を、比較前に、放電又は充電によって所定の電位にすることが可能となる。以下、本明細書では、比較入力線８の電位を、比較前に、放電によって接地電位Ｖｓｓにする、あるいは放電又は充電によって所定の電位にすることを総称して、電位の初期化と呼ぶことにする。接地電位Ｖｓｓ及び接地電位Ｖｓｓ以外への電位の初期化は、例えば、様々な方式のアナログ入力に対応しつつ、蓄積電荷の干渉を抑制できる、という利点がある。
【００４０】
アナログ入力の方式、例えば、変換方式には、第１、第２実施形態とは反対に、比較入力線８を所定の電位に充電し、アナログ入力により放電する方式もある。このような方式の場合、初期化電位は、例えば、電源電位Ｖｄｄとされる。初期化電位として、接地電位Ｖｓｓに加えて電源電位Ｖｄｄを用意しておけば、一つのチップで、比較入力線８を予め放電しておきアナログ入力で充電する方式、及び比較入力線８を予め充電しておきアナログ入力で放電する方式の双方に対応できる。
【００４１】
さらに、本例では、初期化電位として、接地電位Ｖｓｓ及び電源電位Ｖｄｄに加え、接地電位Ｖｓｓと電源電位Ｖｄｄとの間の電位が用意されている。これによる利点は、アナログ入力による充電又は放電を高速に行えることである。
【００４２】
アナログ入力の入力方式には、アナログ入力が０Ｖ（＝Ｖｓｓ）〜５Ｖ（＝Ｖｄｄ）の範囲で入力されるものばかりでなく、アナログ入力の最低電位が接地電位Ｖｓｓよりも高いものがある。この方式の場合、比較入力線８の電位を、比較前に、接地電位Ｖｓｓで初期化してしまうと、比較入力線８の充電に時間がかかることになる。そこで、比較入力線８の電位を、接地電位Ｖｓｓよりも高い電位で初期化する。初期化電位の一例は、アナログ入力の最低電位もしくは最低電位に近い電位である。初期化電位を、アナログ入力の最低電位もしくは最低電位に近い電位とすれば、比較入力線８を高速に充電でき、ＡＤ変換時間を短縮できる。
【００４３】
上記入力方式は、アナログ入力によって放電する変換方式においても同様に存在する。アナログ入力の最大電位が、電源電位Ｖｄｄよりも低い場合である。この方式においては、比較入力線８を、アナログ入力の最大電位に応じて電源電位Ｖｄｄよりも低い電位で初期化すれば良い。これによって、比較器１のマイナス入力をアナログ入力の電位に高速に放電でき、ＡＤ変換時間を短縮できる。
【００４４】
アナログ入力には、多様な変換方式及び入力方式が考えられ、最低電位や最大電位は一概には決まらない。そこで、初期化電位として、接地電位Ｖｓｓ及び電源電位Ｖｄｄを含め、何段階かの電位を用意しておくのが良い。何段階かの電位を用意しておくことで、一つのチップで、多様な変換方式及び入力方式に対応することができる。本第３実施形態では、図６に示すように、初期化電位として、接地電位Ｖｓｓ及び電源電位Ｖｄｄを含め、電位Ｖｒｅｆ１〜Ｖｒｅｆ３の、合計５つの電位が用意されている。初期化電位は、５つの電位から選ばれ、選ばれた電位が比較入力線８に供給される。
【００４５】
複数の初期化電位は、電位発生回路を用いてそれぞれ個別に発生させるようにしても良いが、比較用の基準電位を発生させる基準電位発生回路を利用しても良い。本第３実施形態では後者を採用している。後者の利点は、元々チップ中に存在している基準電位発生回路を利用するので電位発生回路を別に設ける必要が無く、チップ面積増加を抑制できることにある。本第３実施形態では、比較入力線８に、スイッチＳＷ０Ｖ〜ＳＷ４Ｖを介して、接地電位Ｖｓｓの供給端、電位Ｖｒｅｆ３〜Ｖｒｅｆ１の供給端、及び電源電位Ｖｄｄの供給端が接続される。スイッチＳＷ０Ｖ〜ＳＷ４Ｖは、例えば、入力制御回路５−３から出力されたＳＷ０Ｖａ〜ＳＷ４ＶａＯＮ信号によって一つが選ばれ、選ばれた一つがオンする。
【００４６】
次に、その動作の一例を説明する。
【００４７】
図７に示すように、本第３実施形態の動作は、第１実施形態の動作と略同じである。異なるところは、終了信号が“ＨＩＧＨ”レベルとなると同時に、例えば、入力制御回路５−３中で発生されるＳＷ０Ｖａ〜ＳＷ４Ｖａ選択信号の一つが“ＨＩＧＨ”レベルとなる。次いで、終了フラグが“ＨＩＧＨ”レベルとなると同時に、ＳＷ４ａＯＮ信号が“ＬＯＷ”レベル、ＳＷ０Ｖａ〜ＳＷ４ＶａＯＮ信号の一つが“ＨＩＧＨ”レベルとなり、スイッチＳＷ４ａがオフ、スイッチＳＷ０Ｖ〜ＳＷ４Ｖのいずれか一つがオンする。この結果、接地電位Ｖｓｓの供給端、電位Ｖｒｅｆ３〜Ｖｒｅｆ１の供給端、及び電源電位Ｖｄｄの供給端のいずれか一つが比較入力線８に接続され、比較入力線８が選ばれた電位に初期化される。次いで、終了フラグが“ＬＯＷ”レベルとなると同時にＳＷ０Ｖａ〜ＳＷ４ＶａＯＮ信号の一つが“ＨＩＧＨ”レベルから“ＬＯＷ”レベルとなり、オンしていたスイッチＳＷ０Ｖ〜ＳＷ４Ｖがオフする。次いで、終了信号が“ＬＯＷ”レベルとなると同時に、ＳＷ０Ｖａ〜ＳＷ４Ｖａ選択信号の一つが“ＨＩＧＨ”レベルから“ＬＯＷ”レベルとなる。これにより、ＡＤＣ回路は、例えば、待機状態に戻り、次回のＡＤ変換の開始を待つ。
【００４８】
本第３実施形態においても、第１実施形態と同様の動作をするので、第１実施形態と同様の利点を得ることができる。
【００４９】
さらに、第３実施形態によれば、比較入力線８を、予め用意された複数の初期化電位のいずれか一つの電位に初期化するので、多様なアナログ入力に対応しつつ、次回のＡＤ変換に際し、蓄積電荷の干渉を抑制できる、という利点を得ることができる。また、ＡＤ変換を高速化できる、という利点を得ることができる。
【００５０】
なお、本例において、ＳＷ０Ｖａ〜ＳＷ４ＶａＯＮ信号は終了フラグと別の信号として発生させたが、ＳＷ０Ｖａ〜ＳＷ４ＶａＯＮ信号は終了フラグと同じ信号としても良い。例えば、ＳＷ０Ｖａ〜ＳＷ４Ｖａ選択信号を利用して、終了フラグをスイッチＳＷ０Ｖ〜ＳＷ４Ｖの一つに転送するようにしても良い。
【００５１】
ＳＷ０Ｖａ〜ＳＷ４Ｖａ選択信号はハード的にいずれか一つを固定し、固定された一つを常に発生するようにしても良いし、アナログ入力に応じてＳＷ０Ｖａ〜ＳＷ４Ｖａ選択信号の一つを選択し、発生するようにしても良い。
【００５２】
（第４実施形態）
図８はこの発明の第４実施形態に係るＡＤＣ回路の一例を示す回路図、図９はその動作の一例を示す動作波形図である。
【００５３】
第４実施形態が第１実施形態と異なるところは、比較入力線８の初期化電位を、ＡＤ変換の結果に基づいて選択することである。本第４実施形態では、図８に示すように、比較器出力を参照し、入力制御回路５−４がＳＷ５ａ又はＳＷ５ｂＯＮ信号を出力し、スイッチＳＷ５ａ又はスイッチＳＷ５ｂのいずれかをオンさせる。スイッチＳＷ５ａがオンした場合、初期化電位は、例えば、電源電位Ｖｄｄとなり、スイッチＳＷ５ｂがオンした場合には、例えば接地電位Ｖｓｓとなる。初期化電位を、電源電位Ｖｄｄ及び接地電位Ｖｓｓのいずれにするかは、例えば、アナログ入力の入力値に基づき決定される。その一例は、次回の比較前に、比較入力線８を、アナログ入力の入力値と逆極性の電位に初期化することである。アナログ入力が、例えば、０Ｖ（＝Ｖｓｓ）〜５Ｖ（＝Ｖｄｄ）の範囲で入力される、と仮定する。１回目の比較ではアナログ入力の入力値が２．５Ｖより高いか低いかが判定され、その判定結果が１回目の比較器出力として出力される。入力制御回路５−４は、１回目の比較器出力に基づき、入力値が２．５Ｖより高い場合には、次回の比較前に、比較入力線８を接地電位Ｖｓｓに放電させ、反対に低い場合には電源電位Ｖｄｄに充電するように制御する。アナログ入力の入力値と逆極性の電位に初期化することの利点は、有効なＡＤ変換であるか否かを判断できることにある。初期化電位を接地電位Ｖｓｓ又は電源電位Ｖｄｄのいずれかに固定した場合には、比較器１が比較したアナログ入力の電位が、アナログ入力自体の電位に基づくものなのか、初期化電位に基づくものなのかを判断できない。そこで、アナログ入力の入力値と逆極性の電位に初期化しておく。次回の比較の際、比較器１のアナログ入力の電位が、初期化電位から逆極性の方向へ変動すれば、“比較器１が比較した電位はアナログ入力の電位に基づくものである”と判断できる。この結果、“有効なＡＤ変換である”と判断できる。アナログ入力は連続値であるから、入力値０Ｖの次に入力値５Ｖとなることはない。また、短期間、例えば比較入力線８の初期化中に、アナログ入力が０Ｖから５Ｖに変動する可能性も極めて低い。よって、比較器１の入力電位が反転する方向に動けば、入力されたアナログ入力は有効である、と判断できる。
【００５４】
次に、その動作の一例を説明する。
【００５５】
図９に示すように、本第４実施形態の動作は、第１実施形態の動作と略同じである。異なるところは、（上位）データ取り込み信号が“ＨＩＧＨ”レベルとなると同時に、１回目の比較器出力に基づきＳＷ５ａ又はＳＷ５ｂ選択信号が“ＨＩＧＨ”レベルとなり、スイッチＳＷ５ａをオンさせるかＳＷ５ｂをオンさせるかが決定される。この後、終了フラグが“ＨＩＧＨ”レベルとなると同時に、ＳＷ４ａ信号が“ＬＯＷ”レベル、ＳＷ５ａ又はＳＷ５ｂＯＮ信号のいずれかが“ＨＩＧＨ”レベルとなり、スイッチＳＷ４がオフ、スイッチＳＷ５ａ、ＳＷ５ｂのいずれかがオンし、電源電位Ｖｄｄの供給端、接地電位Ｖｓｓの供給端のいずれかが比較入力線８に接続され、比較入力線８が電源電位Ｖｄｄ又は接地電位Ｖｓｓのいずれかの電位に初期化される。次いで、終了フラグが“ＬＯＷ”レベルとなると同時にＳＷ５ａ〜ＳＷ５ｂＯＮ信号のいずれかが“ＨＩＧＨ”レベルから“ＬＯＷ”レベルとなり、オンしていたスイッチＳＷ５ａ又はＳＷ５ｂがオフする。次いで、終了信号が“ＬＯＷ”レベルとなると同時に、ＳＷ５ａ又はＳＷ５ｂ選択信号のいずれかが“ＨＩＧＨ”レベルから“ＬＯＷ”レベルとなる。これにより、ＡＤＣ回路は、例えば、待機状態に戻り、次回のＡＤ変換の開始を待つ。
【００５６】
本第４実施形態においても、第１実施形態と同様の動作をするので、第１実施形態と同様の利点を得ることができる。
【００５７】
さらに、本第４実施形態によれば、アナログ入力の入力値に基づき、比較入力線８を、次回の比較前に、アナログ入力の入力値と逆極性の電位に初期化する。このため、有効なＡＤ変換であるか否かを判断でき、誤ＡＤ変換を抑制できる、という利点を得ることができる。
【００５８】
なお、本例において、ＳＷ５ａ又はＳＷ５ｂＯＮ信号は終了フラグと別の信号として発生させたが、ＳＷ５ａ又はＳＷ５ｂＯＮ信号は終了フラグと同じ信号としても良い。例えば、ＳＷ５ａ又はＳＷ５ｂ選択信号を利用して、終了フラグをスイッチＳＷ５ａ又はＳＷ５ｂのいずれかに転送するようにしても良い。
【００５９】
（第５実施形態）
図１０はこの発明の第５実施形態に係るＡＤＣ回路の一例を示す回路図、図１１はその動作の一例を示す動作波形図である。
【００６０】
第５実施形態が第１実施形態と異なるところは、図１０及び図１１に示すように、比較入力線８の電位の初期化を、ノーマルＡＤ変換に続くダミーＡＤ変換で行うことにある。さらに、本例では、ダミーＡＤ変換をノーマルＡＤ変換よりも高速化して行う。ダミーＡＤ変換は、比較入力線８の電位を初期化することが目的であり、ノーマルＡＤ変換のような測定精度は要求されない。この点に鑑み、ダミーＡＤ変換をノーマルＡＤ変換よりも高速化する。これにより、ＡＤ変換後にダミーＡＤ変換を行う方式を踏襲しつつも、従来のＡＤ変換後にダミーＡＤ変換を行う方式に比較し、見かけ上、１回のＡＤ変換期間を短縮できる。ダミーＡＤ変換を高速化する一例は、ダミーＡＤ変換期間中のクロックの周波数を、ノーマルＡＤ変換期間中よりも高めることである。本例では、図１０に示すように、クロック発生器４−２に、制御信号としてクロック変更信号を入力し、クロック変更信号に基づき二相クロックφａ、φｂの周波数を高周波化する。
【００６１】
さらに、本例では第１実施形態と同様のスイッチＳＷ５を設け、比較入力線８に初期化電位を供給できるようにした。
【００６２】
さらに、本例では初期化電位を固定せず、入力端子Ａｉｎ１を設け、初期化電位をユーザー自身が自由に選べられるようにした。ユーザーは、初期化電位として接地電位Ｖｓｓを希望するのであれば、入力端子Ａｉｎ１に接地電位Ｖｓｓを与えれば良い。もちろん、初期化電位は、電源電位Ｖｄｄとすることもでき、電源電位Ｖｄｄと接地電位Ｖｓｓとの間のいかなる電位とすることも自由である。このような入力端子Ａｉｎ１は、本例に限って利用されるものではなく、上述した実施形態に利用することも可能である。
【００６３】
次に、その動作の一例を説明する。
【００６４】
図１１に示すように、本第５実施形態の動作は、例えば、ノーマルＡＤ変換の終了を示す終了フラグが立上がるまで、第１実施形態の動作と略同じである。異なるところは、終了フラグが立ち上がった後の動作である。本例では、終了フラグが“ＨＩＧＨ”レベルとなると、入力制御回路５−５は、ＳＷ４ａＯＮ信号が“ＬＯＷ”レベル、ＳＷ５ａＯＮ信号が“ＨＩＧＨ”レベルとし、スイッチＳＷ４をオフ、ＳＷ５をオンさせる。これにより比較入力線８が入力端子Ａｉｎ１に接続される。入力端子Ａｉｎ１には初期化電位が供給されている。本例では、終了フラグが“ＨＩＧＨ”レベルとなると同時にＡＤ変換開始信号が“ＨＩＧＨ”レベルとなる。これにより、ノーマルＡＤ変換に続いてダミーＡＤ変換が開始される。さらに、終了フラグが“ＨＩＧＨ”レベルとなると、クロック変更信号が“ＨＩＧＨ”レベルとなる。クロック変更信号は、入力制御回路５−５が発生するようにしても良いし、制御信号を出力する制御回路（図示せず）が終了フラグを受けて発生するようにしても良い。クロック変更信号は、クロック発生器４−２に供給される。クロック発生器４−２は、クロック変更信号に基づき二相クロックφａ、φｂの周波数を高周波化する。Ｖｒｅｆ制御回路３−２、入力制御回路５−５は、高周波化された二相クロックφａ、φｂを受け、ダミーＡＤ変換の動作をノーマルＡＤ変換の動作に比較して高速化させる。ダミーＡＤ変換の動作はノーマルＡＤ変換の動作と、“動作が高速化されること”、及び“比較入力線８の電位がアナログ入力（Ａｉｎ０）から初期化電位（Ａｉｎ１）となること”で特に異なり、その余の点は略同じ動作である。ダミーＡＤ変換の終了を示す終了フラグが“ＨＩＧＨ”レベルとなると、クロック変更信号は“ＬＯＷ”レベルとなり、クロック発生器４−２は、二相クロックの周波数を、ノーマルＡＤ変換時の周波数に戻す。さらに、本例では、終了フラグが“ＨＩＧＨ”レベルとなると、ＳＷ５ａＯＮ信号が“ＬＯＷ”レベルとなり、スイッチＳＷ５がオフする。この後、終了信号が“ＨＩＧＨ”レベルから“ＬＯＷ”レベルとなり、ＡＤＣ回路は、次回のＡＤ変換の開始を待つ。
【００６５】
本第５実施形態に係るＡＤＣ回路によれば、ノーマルＡＤ変換に続くダミーＡＤ変換を、ノーマルＡＤ変換よりも高速化するので、ＡＤ変換後にダミーＡＤ変換を行う方式を踏襲しつつも、従来のＡＤ変換後にダミーＡＤ変換を行う方式に比較し、見かけ上、１回のＡＤ変換期間を短縮できる、という利点を得ることができる。
【００６６】
また、本例では、ノーマルＡＤ変換からダミーＡＤ変換に移行する際、ノーマルＡＤ変換の終了を示す終了フラグを“ＨＩＧＨ”レベルとすると同時に、ダミーＡＤ変換の開始を示すＡＤ変換開始信号を“ＨＩＧＨ”レベルとする。これにより、ノーマルＡＤ変換期間に、ダミーＡＤ変換期間の一部をオーバーラップさせることができる。ノーマルＡＤ変換期間に、ダミーＡＤ変換期間の一部をオーバーラップさせることによる利点は、例えば、ノーマルＡＤ変換からダミーＡＤ変換への移行を、オーバーラップさせずにシリースに行う場合に比較して、ダミーＡＤ変換期間を短縮できることにある。
【００６７】
なお、本例において、ＳＷ５ａＯＮ信号及びクロック変更信号は別の信号として発生させたが、ＳＷ５ａＯＮ信号をクロック変更信号と同じ信号としても良い。例えば、ＳＷ５ａＯＮ信号をクロック発生器４−２に入力し、クロック発生器４−２がＳＷ５ａＯＮ信号に基づき二相クロックφａ、φｂの周波数を高めるようにしても良い。反対にクロック変更信号を用いてスイッチＳＷ５をオンさせるようにしても良い。これらの場合には、ＳＷ５ａＯＮ信号及びクロック変更信号が互いにシェアされるので、ＳＷ５ａＯＮ信号を発生させる回路、もしくはクロック変更信号を発生する回路を別途設ける必要が無く、回路数を削減できる利点がある。
【００６８】
（第６実施形態）
図１２はこの発明の第６実施形態に係るＡＤＣ回路の一例を示す回路図、図１３はその動作の一例を示す動作波形図である。
【００６９】
本第６実施形態は、第５実施形態と同様に比較入力線８の電位の初期化を、ノーマルＡＤ変換に続くダミーＡＤ変換で行う。本第６実施形態が、第５実施形態と異なるところは、クロックの周波数を変更しないことであり、代わりにダミーＡＤ変換を途中で中止し、ダミーＡＤ変換期間を短縮したことにある。第５実施形態でも説明したように、ダミーＡＤ変換は、比較入力線８の電位を初期化することが目的であり、ＡＤ変換を目的とするものではない。この点に鑑み、ダミーＡＤ変換を途中で中止することも可能である。ダミーＡＤ変換の一例は、図１２に示すように、ＡＤ変換を中止する中止信号を、ダミーＡＤ変換途中にＶｒｅｆ制御回路３−３及び入力制御回路５−６に入力することである。Ｖｒｅｆ制御回路３−３及び入力制御回路５−６は、中止信号に基づき、ダミーＡＤ変換を途中で中止する。
【００７０】
次に、その動作の一例を説明する。
【００７１】
図１３に示すように、本第６実施形態の動作は、第５の実施形態の動作と、例えば、クロック変更信号を発生させないこと、及びダミーＡＤ変換の途中で中止信号を発生させ、ダミーＡＤ変換を途中で終了させることが相違し、その余の点はほぼ同様である。具体的には、ノーマルＡＤ変換の終了示す終了フラグが“ＨＩＧＨ”レベルとなるとともに、ＳＷ４ａＯＮ信号を“ＬＯＷ”レベル、ＳＷ５ａＯＮ信号を“ＨＩＧＨ”レベルとし、スイッチＳＷ４をオフ、ＳＷ５をオンさせる。また、ダミーＡＤ変換の開始を示すＡＤ変換開始信号を“ＨＩＧＨ”レベルとし、ダミーＡＤ変換を開始させる。次に、ＡＤ変換開始信号が“ＨＩＧＨ”レベルとなったときから、例えば、クロックφａの次に立ち上がりエッジにて、ＡＤ変換を中止する中止信号を“ＨＩＧＨ”レベルとする。中止信号は、例えば、制御信号を発生させる制御回路（図示せず）にて発生されても良く、入力制御回路５−６にて発生されても良い。中止信号は、Ｖｒｅｆ制御回路３−３及び入力制御回路５−６に入力される。Ｖｒｅｆ制御回路３−３及び入力制御回路５−６は、中止信号が入力されると、そのＡＤ変換動作を中止し、終了させる。また、入力制御回路５−６は、中止信号が“ＨＩＧＨ”レベルとなると同時にＳＷ５ａＯＮ信号を“ＬＯＷ”レベルとし、スイッチＳＷ５をオフさせる。
【００７２】
本第６実施形態に係るＡＤＣ回路によれば、ノーマルＡＤ変換に続くダミーＡＤ変換を、その途中で中止するので、第５実施形態と同様に、ＡＤ変換後にダミーＡＤ変換を行う方式を踏襲しつつも、従来のＡＤ変換後にダミーＡＤ変換を行う方式に比較し、見かけ上、１回のＡＤ変換期間を短縮できる、という利点を得ることができる。
【００７３】
また、本例においても、第５実施形態同様に、ノーマルＡＤ変換の終了を示す終了フラグを“ＨＩＧＨ”レベルとすると同時に、ダミーＡＤ変換の開始を示すＡＤ変換開始信号を“ＨＩＧＨ”レベルとする。このため、例えば、ノーマルＡＤ変換からダミーＡＤ変換への移行を、オーバーラップさせずにシリースに行う場合に比較して、ダミーＡＤ変換期間を短縮できる、という利点を得ることができる。
【００７４】
（第７実施形態）
図１４はこの発明の第７実施形態に係るＡＤＣ回路の一例を示す回路図、図１５はその動作の一例を示す動作波形図である。
【００７５】
本第７実施形態は、第５実施形態によるダミーＡＤ変換を高速化する、という技術と、第６実施形態によるダミーＡＤ変換を途中で中止する、という技術とを併せ持たせたものである。本第７実施形態は、図１４及び図１５に示すように、クロック発生器４−３は、クロック変更信号に基づき、二相クロックφａ、φｂの周波数を高周波化する。（なお、本例の図１５に示す動作では、ダミーＡＤ変換が途中で中止されるために、クロックφｂの周波数については高周波化される前に、高周波化が中止されている。）Ｖｒｅｆ制御回路３−４及び入力制御回路５−７は、高周波化された二相クロックφａ、φｂを受け、ダミーＡＤ変換の動作をノーマルＡＤ変換の動作に比較して高速化させる。これとともに、中止信号が入力されると、ＡＤ変換を途中で中止する。
【００７６】
本第７実施形態によれば、ダミーＡＤ変換を、ノーマルＡＤ変換よりも高速化するので、第５実施形態と同様に、見かけ上、１回のＡＤ変換期間を短縮できる、という利点を得ることができる。
【００７７】
さらに、高速化されたダミーＡＤ変換を途中で中止するので、第５実施形態に比較し、ダミーＡＤ変換期間をさらに短縮できる、という利点を得ることができる。
【００７８】
（第８実施形態）
図１６はこの発明の第８実施形態に係るＡＤＣ回路の一例を示す回路図、図１７はその動作の一例を示す動作波形図である。
【００７９】
図１６及び図１７に示すように、第８実施形態は、入力制御回路５−８の構成が第１実施形態と異なり、特に放電期間（初期化期間）においてスイッチＳＷ４及びＳＷ５の双方をオンさせることが異なる。本例では、終了フラグが“ＨＩＧＨ”レベルとなると、ＳＷ５ａＯＮ信号を“ＨＩＧＨ”レベルとする。このとき、ＳＷ４ａ信号は“ＨＩＧＨ”レベルのままとし、スイッチＳＷ４及びＳＷ５の双方をオンさせる期間を作り出している。終了フラグが“ＬＯＷ”レベルとなると、ＳＷ４ａＯＮ信号及びＳＷ５ａＯＮ信号の双方を“ＬＯＷ”レベルとし、スイッチＳＷ４及びＳＷ５をオフさせる。
【００８０】
本第８実施形態に係るＡＤＣ回路によれば、放電期間（初期化期間）においてスイッチＳＷ４及びＳＷ５の双方をオンさせる。これによる利点は、比較入力線８だけでなく、スイッチＳＷ４及び入力端子Ａｉｎを放電できることにある。これにより、次回のＡＤ変換に際し、スイッチＳＷ４及び入力端子Ａｉｎに蓄積された電荷による干渉を抑制することができ、ＡＤ変換自体の精度を向上させることが可能となる。
【００８１】
本第８実施形態は、第１実施形態に限って適用されるものではなく、第２〜第８実施形態のいずれにも適用することが可能である。
【００８２】
以上、この発明を第１〜第８実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【００８３】
例えば、Ｖｒｅｆ制御回路３及び入力制御回路５を、二相クロックφａ、φｂで制御したが、二相クロックφａ、φｂ以外のクロックでも制御することが可能である。さらに、比較入力線８にはサンプルホールド回路ＳＨが接続されたが、サンプルホールド回路ＳＨは無くても良い。
【００８４】
上記第１〜第８実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。
【００８５】
上記第１〜第８実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００８６】
また、上記第１〜第８実施形態では、この発明をアナログ／デジタル変換回路に適用した例に基づき説明したが、上述したアナログ／デジタル変換回路を内蔵した半導体集積回路装置、例えば、１チップマイクロコンピュータ等もまた、この発明の範疇である。
【００８７】
【発明の効果】
以上説明したように、この発明によれば、直前に入力されたアナログ入力の電位の干渉を抑制しつつも、高速なＡＤ変換を行い得るアナログ／デジタル変換回路を提供できる。
【００８８】
また、比較器の比較入力線に蓄積された電荷の量を測定することが可能なアナログ／デジタル変換回路のテスト方法を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１実施形態に係るＡＤＣ回路の一例を示す回路図
【図２】図２はこの発明の第１実施形態に係るＡＤＣ回路の動作の一例を示す動作波形図
【図３】図３はこの発明の第１実施形態に係るＡＤＣ回路から得られる効果を示す図
【図４】図４はこの発明の第２実施形態に係るＡＤＣ回路の一例を示す回路図
【図５】図５はこの発明の第２実施形態に係るＡＤＣ回路の動作の一例を示す動作波形図
【図６】図６はこの発明の第３実施形態に係るＡＤＣ回路の一例を示す回路図
【図７】図７はこの発明の第３実施形態に係るＡＤＣ回路の動作の一例を示す動作波形図
【図８】図８はこの発明の第４実施形態に係るＡＤＣ回路の一例を示す回路図
【図９】図９はこの発明の第４実施形態に係るＡＤＣ回路の動作の一例を示す動作波形図
【図１０】図１０はこの発明の第５実施形態に係るＡＤＣ回路の一例を示す回路図
【図１１】図１１はこの発明の第５実施形態に係るＡＤＣ回路の動作の一例を示す動作波形図
【図１２】図１２はこの発明の第６実施形態に係るＡＤＣ回路の一例を示す回路図
【図１３】図１３はこの発明の第６実施形態に係るＡＤＣ回路の動作の一例を示す動作波形図
【図１４】図１４はこの発明の第７実施形態に係るＡＤＣ回路の一例を示す回路図
【図１５】図１３はこの発明の第７実施形態に係るＡＤＣ回路の動作の一例を示す動作波形図
【図１６】図１６はこの発明の第８実施形態に係るＡＤＣ回路の一例を示す回路図
【図１７】図１７はこの発明の第８実施形態に係るＡＤＣ回路の動作の一例を示す動作波形図
【符号の説明】１…比較器、２…データバッファ、３…Ｖｒｅｆ制御回路、４…クロック発生器、５…入力制御回路、６…書込み回路、７…データレジスタ、８…比較入力線
Claims (13)
- 基準電位とアナログ入力とを比較し、比較結果を出力する比較器と、
前記比較器の比較入力線に、アナログ入力を伝える第１スイッチと、
前記比較器の比較入力線に、初期化電位を伝える第２スイッチと、
ＡＤ変換期間中、かつ前記比較器の動作期間外に、前記第２スイッチをオンさせて前記比較器の比較入力線の電位を前記初期化電位に初期化する入力制御回路と
を具備することを特徴とするアナログ／デジタル変換回路。 - 前記比較器の比較入力線は、前記比較器の比較終了から前記ＡＤ変換期間終了までの期間に初期化されることを特徴とする請求項１に記載のアナログ／デジタル変換回路。
- 前記比較器の比較入力線は、前記ＡＤ変換期間開始から前記比較器の比較開始までの期間に初期化されることを特徴とする請求項１に記載のアナログ／デジタル変換回路。
- 基準電位とアナログ入力とを比較し、比較結果を出力する比較器と、
前記比較器の比較入力線に、アナログ入力を伝える第１スイッチと、
前記比較器の比較入力線に、初期化電位を伝える第２スイッチと、
ノーマルＡＤ変換に続くダミーＡＤ変換で、前記第２スイッチをオンさせて前記比較器の比較入力線の電位を前記初期化電位に初期化するとともに、前記ダミーＡＤ変換を前記ノーマルＡＤ変換よりも高速化する制御を行う制御回路と
を具備することを特徴とするアナログ／デジタル変換回路。 - 基準電位とアナログ入力とを比較し、比較結果を出力する比較器と、
前記比較器の比較入力線に、アナログ入力を伝える第１スイッチと、
前記比較器の比較入力線に、初期化電位を伝える第２スイッチと、
ノーマルＡＤ変換に続くダミーＡＤ変換で、前記第２スイッチをオンさせて前記比較器の比較入力線の電位を前記初期化電位に初期化するとともに、前記ダミーＡＤ変換を途中で中止する制御を行う制御回路と
を具備することを特徴とするアナログ／デジタル変換回路。 - 基準電位とアナログ入力とを比較し、比較結果を出力する比較器と、
前記比較器の比較入力線に、アナログ入力を伝える第１スイッチと、
前記比較器の比較入力線に、初期化電位を伝える第２スイッチと、
ノーマルＡＤ変換に続くダミーＡＤ変換で、前記第２スイッチをオンさせて前記比較器の比較入力線の電位を前記初期化電位に初期化するとともに、前記ダミーＡＤ変換を前記ノーマルＡＤ変換よりも高速化させ、かつ前記ダミーＡＤ変換を途中で中止する制御を行うＡＤ変換制御回路と
を具備することを特徴とするアナログ／デジタル変換回路。 - 前記比較器の比較入力線が初期化されている間、前記第１スイッチはオフされることを特徴とする請求項１乃至請求項６いずれか一項に記載のアナログ／デジタル変換回路。
- 前記比較器の比較入力線が初期化されている間、前記第１スイッチはオンされることを特徴とする請求項１乃至請求項６いずれか一項に記載のアナログ／デジタル変換回路。
- 前記基準電位を発生する基準電位発生回路をさらに具備し、
前記初期化電位は前記基準電位発生回路から得ることを特徴とする請求項１乃至請求項８いずれか一項に記載のアナログ／デジタル変換回路。 - 前記初期化電位を入力する入力端子をさらに具備することを特徴とする請求項１乃至請求項８いずれか一項に記載のアナログ／デジタル変換回路。
- 前記初期化電位は複数有り、前記入力制御回路は前記アナログ入力の方式に応じて、前記複数の初期化電位からいずれか一つを選択することを特徴とする請求項１乃至請求項９いずれか一項に記載のアナログ／デジタル変換回路。
- 前記初期化電位は複数有り、前記入力制御回路は、前記比較器の比較結果に応じて前記アナログ入力の入力値と逆極性となるように、前記複数の初期化電位からいずれか一つを選択することを特徴とする請求項１及び請求項１０いずれかに記載のアナログ／デジタル変換回路。
- 基準電位とアナログ入力とを比較し、比較結果を出力する比較器と、
前記比較器の比較入力線に、アナログ入力を伝える第１スイッチと、
前記比較器の比較入力線に、初期化電位を伝える第２スイッチとを具備し、
前記第１、第２スイッチをオフさせた状態で、前記比較器の比較動作を実行し、前記比較入力線に蓄積された電荷の量を測定することを特徴とするアナログ／デジタル変換回路のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003195975A JP2005033483A (ja) | 2003-07-11 | 2003-07-11 | アナログ／デジタル変換回路およびそのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003195975A JP2005033483A (ja) | 2003-07-11 | 2003-07-11 | アナログ／デジタル変換回路およびそのテスト方法 |
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|---|---|
| JP2005033483A true JP2005033483A (ja) | 2005-02-03 |
Family
ID=34206653
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| Application Number | Title | Priority Date | Filing Date |
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| JP2003195975A Pending JP2005033483A (ja) | 2003-07-11 | 2003-07-11 | アナログ／デジタル変換回路およびそのテスト方法 |
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|---|---|
| JP (1) | JP2005033483A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8054302B2 (en) | 2006-08-02 | 2011-11-08 | Samsung Electronics Co., Ltd. | Digital to analog converter with minimum area and source driver having the same |
-
2003
- 2003-07-11 JP JP2003195975A patent/JP2005033483A/ja active Pending
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