JP6729670B2 - 表示ドライバー、電気光学装置及び電子機器 - Google Patents

Description

本発明は、表示ドライバー、電気光学装置及び電子機器等に関する。

電気光学パネルを駆動する表示ドライバーは、複数の電圧を生成するラダー抵抗回路と、その複数の電圧の中から表示データに対応する階調電圧を選択するＤ／Ａ変換回路と、その階調電圧を増幅又はバッファリングするアンプ回路と、を含んでいる。このような表示ドライバーの従来技術は、例えば特許文献１に開示されている。特許文献１の図１０には、Ｄ／Ａ変換回路が抵抗ストリング及びスイッチングアレイにより構成され、そのＤ／Ａ変換回路の出力がボルテージフォロアに入力され、ボルテージフォロア回路が電気光学パネルのデータ線を駆動する構成が開示されている。

特開２０１６−１３８９５７号公報

近年では電気光学パネルの高精細化や高フレームレート化等によって、表示ドライバーが画素を短い駆動時間内に高速に駆動することが求められている。このため、アンプ回路に用いられる演算増幅器を高ゲイン化することで、アンプ回路がデータ電圧を高速に変化させる。しかしながら、特許文献１のようなボルテージフォロア回路を採用した場合、階調に応じて演算増幅器の差動対のバイアス点が変動する。一般に、バイアス点が変動すると差動対のゲインが変動するため、バイアス点の変動範囲の全体にわたって高いゲインを実現することは困難である。このような差動対のバイアス点の変動を低減するために、例えばアンプ回路として抵抗式の反転増幅回路を用いる手法が考えられる。

抵抗式の反転増幅回路では、入力抵抗とフィードバック抵抗の比によってゲインが決まる。表示ドライバーには複数のアンプ回路が設けられているが、抵抗のプロセスばらつきによってアンプ回路間でゲインがばらつくという課題がある。アンプ回路間でゲインがばらついた場合、同一階調であってもアンプ回路間でデータ電圧にばらつきが生じる。このデータ電圧のばらつきは、例えば画質低下を生じさせるおそれがある。

本発明の一態様は、表示データを階調電圧に変換するＤ／Ａ変換回路と、入力ノードに前記階調電圧が入力され、データ電圧を出力するアンプ回路と、を含み、前記アンプ回路は、非反転入力ノードに基準電圧が入力される演算増幅器と、前記入力ノードと、第１ノードとの間に設けられる第１抵抗と、第２ノードと、前記演算増幅器の出力ノードとの間に設けられる第２抵抗と、前記第１ノードと前記演算増幅器の反転入力ノードとの間の抵抗値である第１調整用抵抗値、及び前記第２ノードと前記演算増幅器の前記反転入力ノードとの間の抵抗値である第２調整用抵抗値を、調整する調整用抵抗回路と、を有する表示ドライバーに関係する。

表示ドライバーの構成例。 電気光学パネルの構成例。 第１実施形態におけるアンプ回路の構成例。 第２実施形態におけるアンプ回路の構成例。 第３実施形態におけるアンプ回路の構成例。 第４実施形態における表示ドライバー及びアンプ回路の構成例。 キャリブレーションを行う場合の表示ドライバー及びアンプ回路の構成例。 オフセットキャリブレーションの手順を示すフローチャート。 正極性ゲインキャリブレーションの手順を示すフローチャート。 負極性ゲインキャリブレーションの手順を示すフローチャート。 電気光学装置の構成例。 電子機器の構成例。

以下、本開示の好適な実施形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本開示の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本開示の解決手段として必須であるとは限らない。

１．表示ドライバー
図１は、表示ドライバー１００の構成例である。図１の表示ドライバー１００は、電気光学パネルの画素にデータ電圧を供給することで、電気光学パネルを駆動するものである。電気光学パネルとして、例えばアクティブマトリックス型の液晶表示パネル、或いはＥＬ（Electro Luminescence）表示パネルを想定できる。表示ドライバー１００は集積回路装置である。

表示ドライバー１００は、第１〜第ｎのデータ電圧出力端子であるデータ電圧出力端子ＴＤ１〜ＴＤｎと、アンプ回路ＡＭ１〜ＡＭｔと、Ｄ／Ａ変換回路ＤＡＣ１〜ＤＡＣｔと、処理回路１０と、階調電圧生成回路５０と、レジスター６０と、を含む。ｔは３以上の整数である。

処理回路１０は、表示データＤＴ１をＤ／Ａ変換回路ＤＡＣ１に出力する。同様に、処理回路１０は、表示データＤＴ２〜ＤＴｔをＤ／Ａ変換回路ＤＡＣ２〜ＤＡＣｔに出力する。また処理回路１０は表示ドライバー１００の各部を制御する。例えば処理回路１０は、表示ドライバー１００が電気光学パネルを駆動する際のタイミング制御を行う。或いは処理回路１０は、レジスター６０に記憶されるゲイン調整情報に基づいて、アンプ回路ＡＭ１〜ＡＭｔに対してゲイン調整データＲＳＤ１〜ＲＳＤｔを出力する。アンプ回路ＡＭ１〜ＡＭｔのゲインは、ゲイン調整データＲＳＤ１〜ＲＳＤｔによって設定される。処理回路１０はロジック回路である。ロジック回路は、ロジック素子と、ロジック素子の間を接続する信号線とを含み、そのロジック素子及び信号線によってロジック回路の機能が実現されている。或いは処理回路１０はＤＳＰ（Digital Signal Processor）等のプロセッサーであってもよい。この場合、処理回路１０の機能が記述されたプログラムをプロセッサーが実行することで、処理回路１０の機能が実現される。

Ｄ／Ａ変換回路ＤＡＣ１は、表示データＤＴ１を、表示データＤＴ１に対応する電圧にＤ／Ａ変換する。具体的には、Ｄ／Ａ変換回路ＤＡＣ１は、階調電圧生成回路５０が生成した複数の階調電圧の中から、表示データＤＴ１に対応した階調電圧を選択する。同様に、Ｄ／Ａ変換回路ＤＡＣ２〜ＤＡＣｎは、表示データＤＴ２〜ＤＴｎを、表示データＤＴ２〜ＤＴｎに対応する電圧にＤ／Ａ変換する。Ｄ／Ａ変換回路ＤＡＣ１〜ＤＡＣｎの各々は、例えばトランジスタースイッチで構成されたセレクターである。

アンプ回路ＡＭ１は、Ｄ／Ａ変換回路ＤＡＣ１から出力される電圧を反転増幅し、その結果をデータ電圧ＶＤ１としてデータ電圧出力端子ＴＤ１に出力する。同様に、アンプ回路ＡＭ２〜ＡＭｔは、Ｄ／Ａ変換回路ＤＡＣ２〜ＤＡＣｔから出力される電圧を反転増幅し、その結果をデータ電圧ＶＤ２〜ＶＤｔとしてデータ電圧出力端子ＴＤ２〜ＴＤｔに出力する。

データ電圧出力端子ＴＤ１〜ＴＤｔは、集積回路装置の半導体基板に形成されたパッド、或いは、集積回路装置のパッケージに設けられた端子である。データ電圧出力端子ＴＤ１〜ＴＤｔは、表示ドライバー１００の長辺方向に沿って並ぶ。データ電圧出力端子ＴＤ１〜ＴＤｔは、回路基板上の配線又はケーブル等を介して電気光学パネルのデータ電圧入力端子に接続される。

図２は、表示ドライバー１００に駆動される電気光学パネル２００の構成例である。電気光学パネル２００は、データ電圧入力端子ＴＩ１、ＴＩ２と、デマルチプレクサーＤＭＬ１、ＤＭＬ２と、データ線ＤＬ１〜ＤＬ８と、複数の画素ＰＸとを含む。図２には、データ電圧入力端子ＴＩ１、ＴＩ２に接続される部分のみ図示しているが、データ電圧入力端子ＴＩ３以降に接続される部分についても同様の構成である。

図１及び図２を用いて、表示ドライバー１００及び電気光学パネル２００の動作を説明する。ここではデータ電圧ＶＤ１に関する表示ドライバー１００の動作を例にとって説明するが、データ電圧ＶＤ１〜ＶＤｔについても表示ドライバー１００の動作は同様である。また、表示ドライバー１００がマルチ数４のデマルチプレクス駆動を行う場合を例にとって説明するが、マルチ数は２以上であればよい。

処理回路１０は、水平走査期間において表示データＤＴ１として第１〜第４表示データを時分割に出力する。すなわち、処理回路１０は第１〜第４表示データを時系列に並べて出力する。これによりアンプ回路ＡＭ１から、データ電圧ＶＤ１として第１〜第４データ電圧が時分割に出力される。第１〜第４データ電圧は、第１〜第４表示データがＤ／Ａ変換された電圧である。

データ電圧出力端子ＴＤ１は、電気光学パネル２００のデータ電圧入力端子ＴＩ１に接続される。データ電圧入力端子ＴＩ１は、デマルチプレクサーＤＭＬ１を介してデータ線ＤＬ１〜ＤＬ４に接続される。データ線ＤＬ１〜ＤＬ４は、電気光学パネル２００において水平走査方向に隣り合って並ぶデータ線である。各データ線には画素ＰＸが接続されている。水平走査期間において、デマルチプレクサーＤＭＬ１は第１〜第４データ線ＤＬ１〜ＤＬ４を順に選択してデータ電圧入力端子ＴＩ１に接続する。即ち、アンプ回路ＡＭ１が第１データ電圧を出力しているとき、デマルチプレクサーＤＭＬ１は第１データ線ＤＬ１をデータ電圧入力端子ＴＩ１に接続する。これにより、第１データ線ＤＬ１は第１データ電圧で駆動される。同様に、第２〜第４データ線ＤＬ２〜ＤＬ４は、第２〜第４データ電圧で駆動される。なお、水平走査期間における第１〜第４データ線ＤＬ１〜ＤＬ４の駆動順は、上記に限定されず、任意の順番であってよい。以上のように、演算増幅器ＡＭ１は電気光学パネルのデータ線を駆動している。すなわち、演算増幅器ＡＭ１は電気光学パネルのデータ線にデータ電圧を供給している。ここで、演算増幅器ＡＭ１は、例えば、デマルチプレクサーＤＭＬ１を介して第１〜第４データ線ＤＬ１〜ＤＬ４を駆動していたが、演算増幅器ＡＭ１が直接第１データ線ＤＬ１を駆動してもよい。

表示ドライバー１００は極性反転駆動を行う。極性反転駆動は例えばフレーム反転駆動或いはライン反転駆動である。フレーム反転駆動は、１又は複数のフレーム毎にデータ電圧の極性を反転する手法である。フレームは垂直走査期間である。ライン反転駆動は、１又は複数の走査ライン毎にデータ電圧の極性を反転する駆動手法である。正極性駆動のフレーム又はラインにおいて、アンプ回路ＡＭ１〜ＡＭｔは、コモン電圧よりも高い正極性のデータ電圧を出力する。負極性駆動のフレーム又はラインにおいて、アンプ回路ＡＭ１〜ＡＭｔは、コモン電圧よりも低い負極性のデータ電圧を出力する。

２．第１実施形態
図３に、第１実施形態におけるアンプ回路ＡＭ１の構成例を示す。また図３には、階調電圧生成回路５０の詳細な構成例を示す。以下ではアンプ回路ＡＭ１を例に説明するが、アンプ回路ＡＭ２〜ＡＭｔも同様な構成である。また以下では表示データＤＴ１が７ビットである場合を例に説明するが、表示データのビット数は任意である。

階調電圧生成回路５０は、ラダー抵抗回路である。具体的には、電源電圧ＶＲＨのノードと電源電圧ＶＲＬのノードとの間に直列に接続された抵抗素子ＲＶ１〜ＲＶ１２９を含む。電源電圧ＶＲＨは電源電圧ＶＲＬよりも高い。階調電圧生成回路５０のタップからは、電圧ＶＰ１〜ＶＰ６４、ＶＭ１〜ＶＭ６４が出力される。タップは、抵抗素子と抵抗素子の間のノードである。例えば、抵抗素子ＲＶ２〜ＲＶ１２８は同じ抵抗値を有する。或いは、抵抗素子ＲＶ２〜ＲＶ６５が負極性駆動のガンマ特性に対応した抵抗値を有し、抵抗素子ＲＶ６６〜ＲＶ１２８が正極性駆動のガンマ特性に対応した抵抗値を有してもよい。

Ｄ／Ａ変換回路ＤＡＣ１は、複数の電圧ＶＰ１〜ＶＰ６４、ＶＭ１〜ＶＭ６４から表示データＤＴ１に対応した電圧を選択し、その選択した電圧を階調電圧ＶＩＡとしてアンプ回路ＡＭ１の入力ノードＮＩＡに出力する。具体的には、ＤＴ１＝０００００００、００００００１、・・・、０１１１１１１の場合、各々、負極性駆動用の電圧ＶＭ６４、ＶＭ６３、・・・、ＶＭ１が階調電圧ＶＩＡとして出力される。ＤＴ１＝１００００００、１０００００１、・・・、１１１１１１１の場合、各々、正極性駆動用の電圧ＶＰ１、ＶＰ２、・・・、ＶＰ６４が階調電圧ＶＩＡとして出力される。なお、ここではＤＴ１を２進数で表した。極性反転駆動において、正極性駆動のとき正極性駆動用の電圧ＶＰ１〜ＶＰ６４が選択され、負極性駆動のとき負極性駆動用の電圧ＶＭ１〜ＶＭ６４が選択される。

アンプ回路ＡＭ１は、入力ノードＮＩＡに入力された階調電圧ＶＩＡを反転増幅することで、データ電圧ＶＤ１を出力ノードＮＱに出力する。データ電圧ＶＤ１は、データ電圧出力端子ＴＤ１を介して電気光学パネル２００のデータ電圧入力端子ＴＩ１に出力される。これにより、電気光学パネル２００のデータ線が駆動される。アンプ回路ＡＭ１は、基準電圧Ｖｒｅｆを基準として階調電圧ＶＩＡを反転増幅する。基準電圧Ｖｒｅｆは基本的にはコモン電圧に等しいが、後述するキャリブレーションによって調整される。コモン電圧は電気光学パネル２００のコモン電極に供給される電圧である。ここでは、コモン電圧をＶＣとしたとき、Ｖｒｅｆ＝ＶＣ＝ＶＰ１であるとする。このとき、入力ノードＮＩＡに入力された負極性駆動用の電圧ＶＭ１〜ＶＭ６４は、反転増幅によりコモン電圧より低い負極性のデータ電圧となる。また入力ノードＮＩＡに入力された正極性駆動用の電圧ＶＰ１〜ＶＰ６４は、反転増幅によりコモン電圧より高い正極性のデータ電圧となる。

アンプ回路ＡＭ１は、調整用抵抗回路１３と、演算増幅器１４と、基準電圧生成回路１５と、第１抵抗である抵抗Ｒ１と、第２抵抗である抵抗Ｒ２と、を含む。

演算増幅器１４の非反転入力ノードＮＩＰには基準電圧Ｖｒｅｆが入力される。抵抗Ｒ１は、入力ノードＮＩＡと、第１ノードであるノードＮＡ１との間に設けられる。即ち、抵抗Ｒ１の一端は入力ノードＮＩＡに接続され、抵抗Ｒ１の他端はノードＮＡ１に接続される。抵抗Ｒ２は、第２ノードであるノードＮＡ２と、演算増幅器１４の出力ノードＮＱとの間に設けられる。即ち、抵抗Ｒ２の一端はノードＮＡ２に接続され、抵抗Ｒ２の他端は出力ノードＮＱに接続される。なお接続とは、電気信号が伝達可能に接続されていることである。電気信号による情報の伝達が可能となる接続が電気的な接続であり、例えば信号線又は受動素子等を介した接続であってもよい。

調整用抵抗回路１３は、第１調整用抵抗値及び第２調整用抵抗値を調整する。第１調整用抵抗値は、反転増幅回路の入力抵抗を調整するための抵抗値である。第２調整用抵抗値は、反転増幅回路のフィードバック抵抗を調整するための抵抗値である。具体的には、調整用抵抗回路１３は、ノードＮＡ１及びノードＮＡ２、演算増幅器１４の反転入力ノードＮＩＭに接続される。第１調整用抵抗値は、ノードＮＡ１と演算増幅器１４の反転入力ノードＮＩＭとの間の抵抗値である。第２調整用抵抗値は、ノードＮＡ２と演算増幅器１４の反転入力ノードＮＩＭとの間の抵抗値である。

アンプ回路ＡＭ１は反転増幅回路であるが、この反転増幅回路の入力抵抗値は、抵抗Ｒ１の抵抗値と第１調整用抵抗値が可算されたものとなる。また反転増幅回路のフィードバック抵抗値は、抵抗Ｒ２の抵抗値と第２調整用抵抗値が可算されたものである。反転増幅回路のゲインは、入力抵抗値とフィードバック抵抗値の比で決まる。本実施形態によれば、調整用抵抗回路１３が第１調整用抵抗値及び第２調整用抵抗値を調整することで、反転増幅回路の入力抵抗及びフィードバック抵抗値を調整できる。これにより、反転増幅回路のゲインを調整できる。例えば、Ｒ２／Ｒ１の理想値が１であるとき、プロセスばらつきによって実際にはＲ２／Ｒ１≠１だったとする。第１調整用抵抗値をΔｒ１とし、第２調整用抵抗値をΔｒ２とすると、（Ｒ２＋Δｒ２）／（Ｒ１＋Δｒ１）＝１となるようにΔｒ１、Δｒ２が設定される。これにより、反転増幅回路のゲインが−１に調整される。

調整用抵抗回路１３は各アンプ回路に設けられる。即ち、各アンプ回路の調整用抵抗回路１３がゲインを調整することで、アンプ回路間におけるゲインばらつきを低減できる。これにより、アンプ回路間におけるデータ電圧にばらつきが低減されるので、画質が向上する。例えば、高階調であるほどゲインばらつきによるデータ電圧誤差が大きくなる。このため、高階調であるほどゲインばらつきの影響が大きいと考えられる。本実施形態によれば、アンプ回路間におけるゲインばらつきを低減できるので、特に高階調において画質が改善される。

図３に示すように、調整用抵抗回路１３は、第１抵抗回路である抵抗回路１１と、第２抵抗回路である抵抗回路１２とを含む。抵抗回路１１は、ノードＮＡ１と演算増幅器１４の反転入力ノードＮＩＭとの間に設けられ、第１調整用抵抗値を可変に設定する。即ち抵抗回路１１は可変抵抗回路である。抵抗回路１１の一端はノードＮＡ１に接続され、他端は反転入力ノードＮＩＭに接続される。抵抗回路１２は、ノードＮＡ２と演算増幅器１４の反転入力ノードＮＩＭとの間に設けられ、第２調整用抵抗値を可変に設定する。即ち抵抗回路１２は可変抵抗回路である。抵抗回路１２の一端はノードＮＡ２に接続され、他端は反転入力ノードＮＩＭに接続される。

具体的には、抵抗回路１１は、第１〜第ｎ抵抗素子である抵抗素子ＲＲ１〜ＲＲｎと、第１〜第ｎスイッチ素子であるスイッチ素子ＳＲ１〜ＳＲｎとを含む。ｎは２以上の整数である。抵抗素子ＲＲ１〜ＲＲｎはノードＮＡ１と演算増幅器１４の反転入力ノードＮＩＭとの間に直列に接続される。スイッチ素子ＳＲｉは、抵抗素子ＲＲｉに対して並列に設けられる。即ちスイッチ素子ＳＲｉの一端は抵抗素子ＲＲｉの一端に接続され、スイッチ素子ＳＲｉの他端は抵抗素子ＲＲｉの他端に接続される。ｉは１以上ｎ以下の整数である。スイッチ素子ＳＲ１〜ＳＲｎは、例えばトランジスターである。

抵抗回路１２は、第ｎ＋１〜第ｍ抵抗素子である抵抗素子ＲＲｎ＋１〜ＲＲｍと、第ｎ＋１〜第ｍスイッチ素子であるスイッチ素子ＳＲｎ＋１〜ＳＲｍとを含む。ｍはｎ＋２以上の整数である。例えばｍ＝２ｎである。抵抗素子ＲＲｎ＋１〜ＲＲｍはノードＮＡ２と演算増幅器１４の反転入力ノードＮＩＭとの間に直列に接続される。スイッチ素子ＳＲｊは、抵抗素子ＲＲｊに対して並列に設けられる。即ちスイッチ素子ＳＲｊの一端は抵抗素子ＲＲｊの一端に接続され、スイッチ素子ＳＲｊの他端は抵抗素子ＲＲｊの他端に接続される。ｊはｎ＋１以上ｍ以下の整数である。スイッチ素子ＳＲｎ＋１〜ＳＲｍは、例えばトランジスターである。

図１で説明したゲイン調整データＲＳＤ１は、スイッチ素子ＳＲ１〜ＳＲｍの各々をオン又はオフに制御するデータである。例えばスイッチ素子ＳＲ１がオンであるとき、抵抗素子ＲＲ１の両端がスイッチ素子ＳＲ１によりショートされる。即ち、スイッチ素子ＳＲ１がオフであるときよりも、第１調整用抵抗値が下がる。スイッチ素子ＳＲ２〜ＳＲｎについても同様である。このようにして、第１調整用抵抗値が可変に設定される。同様に、スイッチ素子ＳＲｎ＋１がオンであるとき、スイッチ素子ＳＲｎ＋１がオフであるときよりも、第２調整用抵抗値が下がる。スイッチ素子ＳＲｎ＋２〜ＳＲｍについても同様である。このようにして、第２調整用抵抗値が可変に設定される。

反転増幅回路のサミングノードである反転入力ノードＮＩＭに寄生抵抗及び寄生容量が発生した場合、反転増幅回路の周波数応答特性が低下する。この点、第１実施形態では、抵抗値を調整するスイッチ素子ＳＲ１〜ＳＲｎ、ＳＲｎ＋１〜ＳＲｍのうち、反転入力ノードＮＩＭに直接に接続されるスイッチ素子はＳＲｎ、ＳＲｎ＋１のみである。このため、調整用抵抗回路１３を設けたことによる周波数応答特性への影響が小さい構成となっている。

３．第２実施形態
図４に、第２実施形態におけるアンプ回路ＡＭ１の構成例を示す。以下ではアンプ回路ＡＭ１を例に説明するが、アンプ回路ＡＭ２〜ＡＭｔも同様な構成である。なお既に説明した構成要素には同一の符号を付し、その構成要素の説明を適宜に省略する。

アンプ回路ＡＭ１は、調整用抵抗回路２１と、演算増幅器１４と、基準電圧生成回路１５と、第１抵抗である抵抗Ｒ１と、第２抵抗である抵抗Ｒ２と、を含む。調整用抵抗回路２１は、ラダー抵抗回路２２とセレクター２３とを含む。

ラダー抵抗回路２２は、第１ノードであるノードＮＡ１と、第２ノードであるノードＮＡ２との間に設けられる。具体的には、ラダー抵抗回路２２は、第１〜第ｐ抵抗素子である抵抗素子ＲＲＢ１〜ＲＲＢｐを含む。ｐは２以上の整数である。抵抗素子ＲＲＢ１〜ＲＲＢｐは、ノードＮＡ１とノードＮＡ２との間に直列に接続される。

セレクター２３は、ラダー抵抗回路２２の複数のタップのいずれかを演算増幅器１４の反転入力ノードＮＩＭに接続する。タップは、抵抗素子と抵抗素子の間のノードである。具体的には、セレクター２３は、第１〜第ｐ＋１スイッチ素子であるスイッチ素子ＳＲＢ１〜ＳＲＢｐ＋１を含む。スイッチ素子ＳＲＢ１の一端は抵抗素子ＲＲＢ１の一端に接続される。同様に、スイッチ素子ＳＲＢ２〜ＳＲＢｐの一端は抵抗素子ＲＲＢ２〜ＲＲＢｐの一端に接続される。スイッチ素子ＳＲＢｐ＋１の一端は抵抗素子ＲＲＢｐの他端に接続される。スイッチ素子ＳＲＢ１〜ＳＲＢｐ＋１の他端は、演算増幅器１４の反転入力ノードＮＩＭに共通接続される。スイッチ素子ＳＲＢ１〜ＳＲＢｐ＋１は、例えばトランジスターである。

図１で説明したゲイン調整データＲＳＤ１は、スイッチ素子ＳＲＢ１〜ＳＲＢｐ＋１のうちいずれか１つをオンにすると共に、残りのスイッチ素子をオフにするデータである。第１調整用抵抗値をΔｒ１とし、第２調整用抵抗値をΔｒ２とする。また、スイッチ素子のオン抵抗をゼロと仮定する。例えばスイッチ素子ＳＲＢ１がオンであるとき、Δｒ１＝０、Δｒ２＝ＲＲＢ１＋ＲＲＢ２＋・・・＋ＲＲＢｐである。スイッチ素子ＳＲＢ２がオンであるとき、Δｒ１＝ＲＲＢ１、Δｒ２＝ＲＲＢ２＋ＲＲＢ３＋・・・＋ＲＲＢｐである。このように、いずれのスイッチ素子がオンであるかによって、第１調整用抵抗値と第２調整用抵抗値が可変に設定される。

本実施形態によれば、調整用抵抗回路２１が第１調整用抵抗値及び第２調整用抵抗値を調整することで、反転増幅回路の入力抵抗及びフィードバック抵抗値を調整できる。これにより、反転増幅回路のゲインを調整できる。また複数のアンプ回路の各々において、調整用抵抗回路１３がゲインを調整することで、アンプ回路間におけるゲインばらつきを低減できる。

４．第３実施形態
図５に、第３実施形態におけるアンプ回路ＡＭ１の構成例を示す。以下ではアンプ回路ＡＭ１を例に説明するが、アンプ回路ＡＭ２〜ＡＭｔも同様な構成である。なお既に説明した構成要素には同一の符号を付し、その構成要素の説明を適宜に省略する。

アンプ回路ＡＭ１は、調整用抵抗回路３１と、演算増幅器１４と、基準電圧生成回路１５と、第１抵抗である抵抗Ｒ１と、第２抵抗である抵抗Ｒ２と、を含む。

第１抵抗である抵抗Ｒ１は、第１ノードであるノードＮＣ１と演算増幅器１４の反転入力ノードＮＩＭとの間に設けられる。即ち、抵抗Ｒ１の一端はノードＮＣ１に接続され、抵抗Ｒ１の他端は反転入力ノードＮＩＭに接続される。第２抵抗である抵抗Ｒ２は、演算増幅器１４の反転入力ノードＮＩＭと、演算増幅器１４の出力ノードＮＱとの間に設けられる。即ち、抵抗Ｒ２の一端は反転入力ノードＮＩＭに接続され、抵抗Ｒ２の他端は出力ノードＮＱに接続される。

調整用抵抗回路３１は、入力ノードＮＩＡとノードＮＣ１との間に設けられる。調整用抵抗回路３１は、入力ノードＮＩＡとノードＮＣ１との間の抵抗値を調整することで、アンプ回路ＡＭ１の入力抵抗を調整する。具体的には、調整用抵抗回路３１は、第１〜第ｑ抵抗素子である抵抗素子ＲＲＣ１〜ＲＲＣｑと、第１〜第ｑ＋１スイッチ素子であるスイッチ素子ＳＲＣ１〜ＳＲＣｑ＋１とを含む。ｑは２以上の整数である。

抵抗素子ＲＲＣ１〜ＲＲＣｑは、入力ノードＮＩＡとノードＮＶＣとの間に直列に接続される。スイッチ素子ＳＲＣ１〜ＳＲＣｑ＋１は、抵抗素子ＲＲＣ１〜ＲＲＣｑのタップのいずれかをノードＮＣ１に接続する。タップは、抵抗素子と抵抗素子の間のノードである。具体的には、スイッチ素子ＳＲＣ１の一端は抵抗素子ＲＲＣ１の一端に接続される。同様に、スイッチ素子ＳＲＣ２〜ＳＲＣｑの一端は抵抗素子ＲＲＣ２〜ＲＲＣｑの一端に接続される。スイッチ素子ＳＲＣｑ＋１の一端はノードＮＶＣに接続される。スイッチ素子ＳＲＣ１〜ＳＲＣｑ＋１の他端は、演算増幅器１４の反転入力ノードＮＩＭに共通接続される。スイッチ素子ＳＲＣ１〜ＳＲＣｑ＋１は、例えばトランジスターである。

図１で説明したゲイン調整データＲＳＤ１は、スイッチ素子ＳＲＣ１〜ＳＲＣｑ＋１のうちいずれか１つをオンにすると共に、残りのスイッチ素子をオフにするデータである。調整用抵抗回路３１の抵抗値をΔｒ１とする。また、スイッチ素子のオン抵抗をゼロと仮定する。例えばスイッチ素子ＳＲＣ１がオンであるとき、Δｒ１＝０である。スイッチ素子ＳＲＣ２がオンであるとき、Δｒ１＝ＲＲＣ１である。このように、いずれのスイッチ素子がオンであるかによって、調整用抵抗回路３１の抵抗値が可変に設定される。

本実施形態によれば、調整用抵抗回路３１の抵抗値が調整されることで、反転増幅回路の入力抵抗値が調整される。これにより、反転増幅回路のゲインを調整できる。また複数のアンプ回路の各々において、調整用抵抗回路３１がゲインを調整することで、アンプ回路間におけるゲインばらつきを低減できる。

５．第４実施形態
図６に、第４実施形態における表示ドライバー１００及びアンプ回路ＡＭ１の構成例を示す。以下ではアンプ回路ＡＭ１に関する構成を例に説明するが、アンプ回路ＡＭ２〜ＡＭｔに関する構成も同様な構成である。なお既に説明した構成要素には同一の符号を付し、その構成要素の説明を適宜に省略する。

第４実施形態では、アンプ回路ＡＭ１は、演算増幅器１４と、基準電圧生成回路１５と、第１抵抗である抵抗Ｒ１と、第２抵抗である抵抗Ｒ２と、を含む。抵抗Ｒ１は、入力ノードＮＩＡと演算増幅器１４の反転入力ノードＮＩＭとの間に設けられる。即ち、抵抗Ｒ１の一端は入力ノードＮＩＡに接続され、抵抗Ｒ１の他端は演算増幅器１４の反転入力ノードＮＩＭに接続される。抵抗Ｒ２は、演算増幅器１４の反転入力ノードＮＩＭと演算増幅器１４の出力ノードＮＱとの間に設けられる。即ち、抵抗Ｒ２の一端は演算増幅器１４の反転入力ノードＮＩＭに接続され、抵抗Ｒ２の他端は演算増幅器１４の出力ノードＮＱに接続される。アンプ回路ＡＭ１のゲインは−Ｒ２／Ｒ１である。

また第４実施形態では、表示ドライバー１００は、表示データＤＴ１に対して演算処理する演算回路１６を、更に含む。なお演算回路１６は処理回路１０に含まれてもよい。

演算回路１６には、処理回路１０から表示データＤＴ１が入力される。演算回路１６は、抵抗Ｒ１と抵抗Ｒ２の比を補正する演算処理を表示データＤＴ１に対して行うことで、出力データＤＴ１Ｃを出力する。Ｄ／Ａ変換回路ＤＡＣ１は、演算回路１６の出力データＤＴ１Ｃを階調電圧ＶＩＡに変換する。例えばＲ２／Ｒ１の理想値をｒｔとし、プロセスばらつきによって誤差が生じた実際のＲ２／Ｒ１をΔ×ｒｔとする。演算回路１６は、ＤＴ１Ｃ＝ＤＴ１×（１／Δ）を演算する。これにより、Ｄ／Ａ変換回路ＤＡＣ１が出力する階調電圧ＶＩＡが１／Δ倍されるので、ＶＤ１＝−（Δ×ｒｔ）×（ＶＩＡ×（１／Δ））＝−ｒｔ×ＶＩＡとなる。即ち、実質的に、反転増幅回路のゲインが理想値ｒｔに調整されたことになる。

具体的には、階調電圧生成回路５０は、表示データＤＴ１の階調数に対して例えば２倍の階調数を有する。即ち、階調電圧生成回路５０は、電源電圧ＶＲＨのノードと電源電圧ＶＲＬのノードとの間に直列に接続された抵抗素子ＲＶ１〜ＲＶ２５７を含む。階調電圧生成回路５０のタップからは、電圧ＶＭ１２８〜ＶＭ１、ＶＰ１〜ＶＰ１２８が出力される。

表示データＤＴ１のビット数を７とする。このとき表示データＤＴ１は、正極性に６４階調、負極性に６４階調を有する。演算回路１６は、７ビットの表示データＤＴ１に対して演算処理することで、８ビットの出力データＤＴ１Ｃを出力する。出力データＤＴ１Ｃは、正極性に１２８階調、負極性に１２８階調を有する。

Ｄ／Ａ変換回路ＤＡＣ１は、電圧ＶＭ１２８〜ＶＭ１、ＶＰ１〜ＶＰ１２８から出力データＤＴ１Ｃに対応した電圧を選択し、その選択した電圧を階調電圧ＶＩＡとしてアンプ回路ＡＭ１の入力ノードＮＩＡに出力する。電圧ＶＭ１２８〜ＶＭ１は、アンプ回路ＡＭ１により反転増幅されることで、負極性のデータ電圧となる。電圧ＶＰ１〜ＶＰ１２８は、アンプ回路ＡＭ１により反転増幅されることで、正極性のデータ電圧となる。

上述したように、演算回路１６はＤＴ１×（１／Δ）を演算することで出力データＤＴ１Ｃを求める。出力データＤＴ１Ｃは、表示データＤＴ１に対して２倍の階調数なので、出力データＤＴ１Ｃに対応したデータ電圧の誤差は０．５階調以下となる。このように、抵抗Ｒ１と抵抗Ｒ２の比を補正する演算処理を表示データＤＴ１に対して行うことで、反転増幅回路のゲインを実質的に調整できる。

６．キャリブレーション回路
図７は、キャリブレーションを行う場合の表示ドライバー１００及びアンプ回路ＡＭ１の構成例である。以下ではアンプ回路ＡＭ１に関する構成を例に説明するが、アンプ回路ＡＭ２〜ＡＭｔに関する構成も同様な構成である。また図７では階調電圧生成回路５０の図示を省略している。なお既に説明した構成要素には同一の符号を付し、その構成要素の説明を適宜に省略する。

ここでは第１実施形態においてキャリブレーションを行う手法を説明するが、後述するように第２〜第４実施形態においても同様なキャリブレーション手法を実施できる。

図７では、表示ドライバー１００がスイッチ素子ＳＷＣとキャリブレーション回路１７とを更に含む。

スイッチ素子ＳＷＣの一端はＤ／Ａ変換回路ＤＡＣ１の出力ノードＮＩＢに接続され、スイッチ素子ＳＷＣの他端はアンプ回路ＡＭ１の入力ノードＮＩＡに接続される。スイッチ素子ＳＷＣは、後述するオフセットキャリブレーションにおいて入力ノードＮＩＡをハイインピーダンス状態に設定するためのスイッチ素子である。スイッチ素子ＳＷＣは例えばトランジスターで構成される。

キャリブレーション回路１７は、アンプ回路ＡＭ１の第１調整用抵抗値及び第２調整用抵抗値をキャリブレーションすることで、アンプ回路ＡＭ１のゲインキャリブレーションを行う。キャリブレーション回路１７は、例えば表示ドライバー１００に電源が投入された後の初期化期間においてキャリブレーションを実行する。或いはキャリブレーション回路１７は、フレーム間のポーチ期間等、表示ドライバー１００が電気光学パネルを駆動しない期間においてキャリブレーションを実行してもよい。

キャリブレーション回路１７は、コンパレーターＣＰとキャリブレーション処理回路１８とを含む。キャリブレーション処理回路１８は処理回路１０に含まれてもよい。

コンパレーターＣＰは、アンプ回路ＡＭ１の出力電圧ＶＱと比較用電圧とを比較し、その比較結果を信号ＣＰＱとして出力する。比較用電圧は、コモン電圧ＶＣ、又は正極性のキャリブレーション電圧ＣＶＰ、又は負極性のキャリブレーション電圧ＶＣＮである。キャリブレーション処理回路１８は、信号ＣＰＱに基づいて基準電圧Ｖｒｅｆ、及び第１調整用抵抗値、第２調整用抵抗値をキャリブレーションし、その結果をレジスター６０に記憶させる。アンプ回路ＡＭ１が電気光学パネルの画素を駆動する際には、レジスター６０に記憶された基準電圧Ｖｒｅｆの設定値、及び第１調整用抵抗値、第２調整用抵抗値により基準電圧Ｖｒｅｆ、及び第１調整用抵抗値、第２調整用抵抗値が設定される。コンパレーターＣＰ及びキャリブレーション処理回路１８は、アンプ回路ＡＭ１〜ＡＭｔの各々に対して１組ずつ設けられてもよい。或いは、アンプ回路ＡＭ１〜ＡＭｔに対して共通に１組のコンパレーターＣＰ及びキャリブレーション処理回路１８が設けられてもよい。この場合、キャリブレーション回路１７は、アンプ回路ＡＭ１〜ＡＭｔのゲインキャリブレーションを時分割に実行する。

本実施形態によれば、キャリブレーション回路１７が、第１調整用抵抗値及び第２調整用抵抗値をキャリブレーションすることで、アンプ回路ＡＭ１のゲインをキャリブレーションできる。このキャリブレーションはアンプ回路ＡＭ１〜ＡＭｔの各々に対して行われる。即ち、アンプ回路ＡＭ１〜ＡＭｔのゲインばらつきが低減するように、キャリブレーションされる。

以下、キャリブレーションの手順を詳細に説明する。キャリブレーション回路１７は、オフセットキャリブレーション、正極性ゲインキャリブレーション、負極性ゲインキャリブレーションの順に実行する。なお正極性ゲインキャリブレーションと負極性ゲインキャリブレーションは順序が入れ替わってもよい。

図８は、オフセットキャリブレーションの手順を示すフローチャートである。ステップＳ１においてキャリブレーション処理回路１８はオフセットキャリブレーションを開始する。

次にステップＳ２においてキャリブレーション処理回路１８は入力ノードＮＩＡをハイインピーダンスに設定する。具体的には、キャリブレーション処理回路１８はスイッチ素子ＳＷＣをオフにする。これによりアンプ回路ＡＭ１は、基準電圧Ｖｒｅｆをバッファリングするボルテージフォロア回路となる。

次にステップＳ３において、キャリブレーション処理回路１８は基準電圧生成回路１５に基準電圧Ｖｒｅｆ＝ＶＣを出力させる。ＶＣはコモン電圧、即ち階調のセンター電圧である。

次にステップＳ４において、キャリブレーション処理回路１８はアンプ回路ＡＭ１の出力電圧ＶＱがＶＱ＞ＶＣであるか否かを判定する。即ち、コンパレーターＣＰはＶＱとＶＣを比較する。コンパレーターＣＰは、ＶＱ＞ＶＣのとき信号ＣＰＱ＝Ｈを出力し、ＶＱ＜ＶＣのとき信号ＣＰＱ＝Ｌを出力する。Ｈ、Ｌはそれぞれハイレベル、ローレベルである。キャリブレーション処理回路１８は、信号ＣＰＱに基づいてＶＱ＞ＶＣであるか否かを判定する。

キャリブレーション処理回路１８は、ステップＳ４においてＶＱ＞ＶＣと判定したとき、ステップＳ５において基準電圧Ｖｒｅｆを１段階下げる。基準電圧生成回路１５は例えば抵抗分圧等によって複数の電圧を生成し、そのいずれかを基準電圧Ｖｒｅｆとして選択する。キャリブレーション処理回路１８は、基準電圧Ｖｒｅｆとして現在選択されている電圧から１段階下の電圧を、基準電圧生成回路１５に選択させる。

次にステップＳ６において、キャリブレーション処理回路１８は、基準電圧Ｖｒｅｆが、設定可能な範囲の下限に達したか否かを判定する。キャリブレーション処理回路１８は、基準電圧Ｖｒｅｆが下限に達した場合には、ステップＳ７においてエラーを出力した後にオフセットキャリブレーションを終了する。キャリブレーション処理回路１８は、基準電圧Ｖｒｅｆが下限に達していない場合には、ステップＳ８においてＶＱ＞ＶＣであるか否かを判定する。

キャリブレーション処理回路１８は、ステップＳ８においてＶＱ＞ＶＣと判定したとき、ステップＳ５を再び実行する。キャリブレーション処理回路１８は、ステップＳ８においてＶＱ＞ＶＣでないと判定したとき、ステップＳ９においてオフセットキャリブレーションを終了する。このとき、キャリブレーション処理回路１８は、基準電圧Ｖｒｅｆの設定値をレジスター６０に記憶させる。

キャリブレーション処理回路１８は、ステップＳ４においてＶＱ＞ＶＣでないと判定したとき、ステップＳ１０において基準電圧Ｖｒｅｆを１段階上げる。即ち、キャリブレーション処理回路１８は、基準電圧Ｖｒｅｆとして現在選択されている電圧から１段階上の電圧を、基準電圧生成回路１５に選択させる。

次にステップＳ１１において、キャリブレーション処理回路１８は、基準電圧Ｖｒｅｆが、設定可能な範囲の上限に達したか否かを判定する。キャリブレーション処理回路１８は、基準電圧Ｖｒｅｆが上限に達した場合には、ステップＳ１２においてエラーを出力した後にオフセットキャリブレーションを終了する。キャリブレーション処理回路１８は、基準電圧Ｖｒｅｆが上限に達していない場合には、ステップＳ１３においてＶＱ＞ＶＣであるか否かを判定する。

キャリブレーション処理回路１８は、ステップＳ１３においてＶＱ＞ＶＣと判定したとき、ステップＳ１４においてオフセットキャリブレーションを終了する。このとき、キャリブレーション処理回路１８は、基準電圧Ｖｒｅｆの設定値をレジスター６０に記憶させる。キャリブレーション処理回路１８は、ステップＳ１３においてＶＱ＞ＶＣでないと判定したとき、ステップＳ１０を再び実行する。

以上のオフセットキャリブレーションを各アンプ回路に対して実行する。例えばキャリブレーション回路１７がアンプ回路ＡＭ１〜ＡＭｔのオフセットキャリブレーションを順に行う場合、ステップＳ７、Ｓ９、Ｓ１２、Ｓ１４においてオフセットキャリブレーションを終了した後、次のアンプ回路に対するオフセットキャリブレーションを実行する。

図９は、正極性ゲインキャリブレーションの手順を示すフローチャートである。ステップＳ２１においてキャリブレーション処理回路１８は正極性ゲインキャリブレーションを開始する。

次にステップＳ２２においてキャリブレーション処理回路１８は入力ノードＮＩＡを正極性のキャリブレーション電圧ＣＶＰに設定する。具体的には、キャリブレーション処理回路１８はスイッチ素子ＳＷＣをオンにする。またキャリブレーション処理回路１８は、正極性のキャリブレーションデータＣＡＤＴをＤ／Ａ変換回路ＤＡＣ１に出力する。Ｄ／Ａ変換回路ＤＡＣ１は、ＣＡＤＴをＤ／Ａ変換することでキャリブレーション電圧ＣＶＰを出力する。キャリブレーション電圧ＣＶＰは、図３で説明した電圧ＶＰ１〜ＶＰ６４のうち中央電圧、又は最小電圧ＶＰ６４である。

次にステップＳ２３において、キャリブレーション処理回路１８はΔｒ２／Δｒ１を中央値に設定する。例えばΔｒ１とΔｒ２を各々中央値に設定すると共にΔｒ２／Δｒ１＝１に設定する。Δｒ１は第１調整用抵抗値、即ち図３における抵抗回路１１の抵抗値である。Δｒ２は第２調整用抵抗値、即ち図３における抵抗回路１２の抵抗値である。

次にステップＳ２４において、キャリブレーション処理回路１８は、オフセットキャリブレーションで決定された基準電圧Ｖｒｅｆの設定値をレジスター６０から読み出し、その設定値により基準電圧Ｖｒｅｆを設定する。

次にステップＳ２５において、キャリブレーション処理回路１８はアンプ回路ＡＭ１の出力電圧ＶＱがＶＱ＞ＣＶＰであるか否かを判定する。即ち、コンパレーターＣＰはＶＱとＣＶＰを比較する。コンパレーターＣＰは、ＶＱ＞ＣＶＰのとき信号ＣＰＱ＝Ｈを出力し、ＶＱ＜ＣＶＰのとき信号ＣＰＱ＝Ｌを出力する。キャリブレーション処理回路１８は、信号ＣＰＱに基づいてＶＱ＞ＣＶＰであるか否かを判定する。

キャリブレーション処理回路１８は、ステップＳ２５においてＶＱ＞ＣＶＰと判定したとき、ステップＳ２６においてΔｒ２／Δｒ１を１段階下げる。即ち、キャリブレーション処理回路１８は、Δｒ１として現在選択されている抵抗値から１段階上の抵抗値を、調整用抵抗回路１３に選択させる。またキャリブレーション処理回路１８は、Δｒ２として現在選択されている抵抗値から１段階下の抵抗値を、調整用抵抗回路１３に選択させる。

次にステップＳ２７において、キャリブレーション処理回路１８は、Δｒ２／Δｒ１が、設定可能な範囲の下限に達したか否かを判定する。キャリブレーション処理回路１８は、Δｒ２／Δｒ１が下限に達した場合には、ステップＳ２８においてエラーを出力した後に正極性ゲインキャリブレーションを終了する。キャリブレーション処理回路１８は、Δｒ２／Δｒ１が下限に達していない場合には、ステップＳ２９においてＶＱ＞ＣＶＰであるか否かを判定する。

キャリブレーション処理回路１８は、ステップＳ２９においてＶＱ＞ＣＶＰと判定したとき、ステップＳ２６を再び実行する。キャリブレーション処理回路１８は、ステップＳ２９においてＶＱ＞ＣＶＰでないと判定したとき、ステップＳ３０において正極性ゲインキャリブレーションを終了する。このとき、キャリブレーション処理回路１８は、Δｒ１とΔｒ２の設定値をレジスター６０に記憶させる。

キャリブレーション処理回路１８は、ステップＳ２５においてＶＱ＞ＣＶＰでないと判定したとき、ステップＳ３１においてΔｒ２／Δｒ１を、設定可能な範囲の上限に設定する。

次にステップＳ３２において、キャリブレーション処理回路１８はΔｒ２／Δｒ１を１段階下げる。即ち、キャリブレーション処理回路１８は、Δｒ１として現在選択されている抵抗値から１段階上の抵抗値を、調整用抵抗回路１３に選択させる。またキャリブレーション処理回路１８は、Δｒ２として現在選択されている抵抗値から１段階下の抵抗値を、調整用抵抗回路１３に選択させる。

次にステップＳ３３において、キャリブレーション処理回路１８は、Δｒ２／Δｒ１が中間値に達したか否かを判定する。ここでの中間値は、例えばステップＳ２３における中間値よりも１段階上である。キャリブレーション処理回路１８は、Δｒ２／Δｒ１が中間値に達した場合には、ステップＳ３４においてエラーを出力した後に正極性ゲインキャリブレーションを終了する。キャリブレーション処理回路１８は、Δｒ２／Δｒ１が中間値に達していない場合には、ステップＳ３５においてＶＱ＞ＣＶＰであるか否かを判定する。

キャリブレーション処理回路１８は、ステップＳ３５においてＶＱ＞ＣＶＰと判定したとき、ステップＳ３２を再び実行する。キャリブレーション処理回路１８は、ステップＳ３５においてＶＱ＞ＣＶＰでないと判定したとき、ステップＳ３６において正極性ゲインキャリブレーションを終了する。このとき、キャリブレーション処理回路１８は、Δｒ１とΔｒ２の設定値をレジスター６０に記憶させる。

図１０は、負極性ゲインキャリブレーションの手順を示すフローチャートである。ステップＳ４１においてキャリブレーション処理回路１８は負極性ゲインキャリブレーションを開始する。

次にステップＳ４２においてキャリブレーション処理回路１８は入力ノードＮＩＡを負極性のキャリブレーション電圧ＣＶＮに設定する。具体的には、キャリブレーション処理回路１８はスイッチ素子ＳＷＣをオンにする。またキャリブレーション処理回路１８は、負極性のキャリブレーションデータＣＡＤＴをＤ／Ａ変換回路ＤＡＣ１に出力する。Ｄ／Ａ変換回路ＤＡＣ１は、ＣＡＤＴをＤ／Ａ変換することでキャリブレーション電圧ＣＶＮを出力する。キャリブレーション電圧ＣＶＮは、図３で説明した電圧ＶＭ１〜ＶＭ６４のうち中央電圧、又は最大電圧ＶＭ６４である。

次にステップＳ４３において、キャリブレーション処理回路１８はΔｒ２／Δｒ１を中央値に設定する。例えばΔｒ１とΔｒ２を各々中央値に設定すると共にΔｒ２／Δｒ１＝１に設定する。

次にステップＳ４４において、キャリブレーション処理回路１８は、オフセットキャリブレーションで決定された基準電圧Ｖｒｅｆの設定値をレジスター６０から読み出し、その設定値により基準電圧Ｖｒｅｆを設定する。

次にステップＳ４５において、キャリブレーション処理回路１８はアンプ回路ＡＭ１の出力電圧ＶＱがＶＱ＜ＣＶＮであるか否かを判定する。即ち、コンパレーターＣＰはＶＱとＣＶＮを比較する。コンパレーターＣＰは、ＶＱ＞ＣＶＮのとき信号ＣＰＱ＝Ｈを出力し、ＶＱ＜ＣＶＮのとき信号ＣＰＱ＝Ｌを出力する。キャリブレーション処理回路１８は、信号ＣＰＱに基づいてＶＱ＜ＣＶＮであるか否かを判定する。

キャリブレーション処理回路１８は、ステップＳ４５においてＶＱ＜ＣＶＮと判定したとき、ステップＳ４６においてΔｒ２／Δｒ１を１段階下げる。即ち、キャリブレーション処理回路１８は、Δｒ１として現在選択されている抵抗値から１段階上の抵抗値を、調整用抵抗回路１３に選択させる。またキャリブレーション処理回路１８は、Δｒ２として現在選択されている抵抗値から１段階下の抵抗値を、調整用抵抗回路１３に選択させる。

次にステップＳ４７において、キャリブレーション処理回路１８は、Δｒ２／Δｒ１が、設定可能な範囲の下限に達したか否かを判定する。キャリブレーション処理回路１８は、Δｒ２／Δｒ１が下限に達した場合には、ステップＳ４８においてエラーを出力した後に負極性ゲインキャリブレーションを終了する。キャリブレーション処理回路１８は、Δｒ２／Δｒ１が下限に達していない場合には、ステップＳ４９においてＶＱ＜ＶＣＮであるか否かを判定する。

キャリブレーション処理回路１８は、ステップＳ４９においてＶＱ＜ＶＣＮと判定したとき、ステップＳ４６を再び実行する。キャリブレーション処理回路１８は、ステップＳ４９においてＶＱ＜ＶＣＮでないと判定したとき、ステップＳ３０において負極性ゲインキャリブレーションを終了する。このとき、キャリブレーション処理回路１８は、Δｒ１とΔｒ２の設定値をレジスター６０に記憶させる。

キャリブレーション処理回路１８は、ステップＳ４５においてＶＱ＜ＶＣＮでないと判定したとき、ステップＳ３１においてΔｒ２／Δｒ１を、設定可能な範囲の上限に設定する。

次にステップＳ３２において、キャリブレーション処理回路１８はΔｒ２／Δｒ１を１段階下げる。即ち、キャリブレーション処理回路１８は、Δｒ１として現在選択されている抵抗値から１段階上の抵抗値を、調整用抵抗回路１３に選択させる。またキャリブレーション処理回路１８は、Δｒ２として現在選択されている抵抗値から１段階下の抵抗値を、調整用抵抗回路１３に選択させる。

次にステップＳ３３において、キャリブレーション処理回路１８は、Δｒ２／Δｒ１が中間値に達したか否かを判定する。ここでの中間値は、例えばステップＳ２３における中間値よりも１段階上である。キャリブレーション処理回路１８は、Δｒ２／Δｒ１が中間値に達した場合には、ステップＳ３４においてエラーを出力した後に負極性ゲインキャリブレーションを終了する。キャリブレーション処理回路１８は、Δｒ２／Δｒ１が中間値に達していない場合には、ステップＳ３５においてＶＱ＜ＶＣＮであるか否かを判定する。

キャリブレーション処理回路１８は、ステップＳ３５においてＶＱ＜ＶＣＮと判定したとき、ステップＳ３２を再び実行する。キャリブレーション処理回路１８は、ステップＳ３５においてＶＱ＜ＶＣＮでないと判定したとき、ステップＳ３６において負極性ゲインキャリブレーションを終了する。このとき、キャリブレーション処理回路１８は、Δｒ１とΔｒ２の設定値をレジスター６０に記憶させる。

以上に説明したように、キャリブレーション回路１７は、アンプ回路ＡＭ１の出力が階調のセンター電圧となるように、演算増幅器１４の非反転入力ノードＮＩＰに入力される基準電圧Ｖｒｅｆを調整することで、アンプ回路ＡＭ１のオフセットキャリブレーションを行う。そしてキャリブレーション回路１７は、入力ノードＮＩＡに所定電圧を入力した状態で、第１調整用抵抗値Δｒ１及び第２調整用抵抗値Δｒ２を調整することで、アンプ回路ＡＭ１のゲインキャリブレーションを行う。センター電圧はコモン電圧ＶＣである。また所定電圧は、キャリブレーション電圧ＣＶＰ、ＣＶＮである。

このようにすれば、アンプ回路ＡＭ１のオフセットがキャリブレーションされた後に、アンプ回路ＡＭ１のゲインをキャリブレーションできる。これにより、アンプ回路ＡＭ１のゲインが正確にキャリブレーションされる。同様に、アンプ回路ＡＭ２〜ＡＭｔのゲインが正確にキャリブレーションされる。これにより、複数のアンプ回路におけるゲインばらつきが正確にキャリブレーションされる。

また本実施形態では、キャリブレーション回路１７は、入力ノードＮＩＡがハイインピーダンスとなった状態で、アンプ回路ＡＭ１の出力がセンター電圧となるように基準電圧Ｖｒｅｆを調整することで、オフセットキャリブレーションを行う。

このようにすれば、入力ノードＮＩＡがハイインピーダンスに設定されることで、アンプ回路ＡＭ１がボルテージフォロア回路の構成となる。このとき、アンプ回路ＡＭ１の出力は、基準電圧Ｖｒｅｆにオフセット電圧が加算された電圧である。このアンプ回路ＡＭ１の出力がセンター電圧となるように基準電圧Ｖｒｅｆが調整されることで、アンプ回路ＡＭ１のオフセットがキャンセルされる。

また本実施形態では、キャリブレーション回路１７は、正極性駆動用の第１調整用抵抗値Δｒ１及び第２調整用抵抗値Δｒ２を決定する正極性ゲインキャリブレーションと、負極性駆動用の第１調整用抵抗値Δｒ１及び第２調整用抵抗値Δｒ２を決定する負極性ゲインキャリブレーションと、を行う。

このようにすれば、正極性駆動におけるゲインと、負極性駆動におけるゲインとが、各々正確にキャリブレーションされる。演算増幅器１４及び抵抗Ｒ１、Ｒ２の特性によって、正極性駆動と負極性駆動とでゲイン誤差が異なる可能性があるが、本実施形態では、それらが各々正確にキャリブレーションされる。

また図１で説明したように、表示ドライバー１００は、第２Ｄ／Ａ変換回路であるＤ／Ａ変換回路ＤＡＣ２と、第２アンプ回路であるアンプ回路ＡＭ２とを含む。Ｄ／Ａ変換回路ＤＡＣ２は、第２表示データである表示データＤＴ２を、第２階調電圧に変換する。アンプ回路ＡＭ２の入力ノードを第２入力ノードとする。第２入力ノードには第２階調電圧が入力され、アンプ回路ＡＭ２は、第２データ電圧であるデータ電圧ＶＤ２を出力する。

アンプ回路ＡＭ２は、図３のアンプ回路ＡＭ１と同様な構成である。具体的には、アンプ回路ＡＭ２は、第２演算増幅器と第３抵抗と第４抵抗と第２調整用抵抗回路とを含む。第２演算増幅器の非反転入力ノードを第２非反転入力ノードとする。第２非反転入力ノードには第２基準電圧が入力される。第３抵抗は、第２入力ノードと、第３ノードとの間に設けられる。第２演算増幅器の出力ノードを第２出力ノードとする。第４抵抗は、第４ノードと第２出力ノードとの間に設けられる。第２演算増幅器の反転入力ノードを第２反転入力ノードとする。第２調整用抵抗回路は、第３ノードと第２反転入力ノードとの間の第３調整用抵抗値、及び第４ノードと第２反転入力ノードとの間の第４調整用抵抗値を、調整する。

キャリブレーション回路１７は、アンプ回路ＡＭ１とアンプ回路ＡＭ２が同一ゲインとなるように、ゲインキャリブレーションを行う。即ち、アンプ回路ＡＭ１とアンプ回路ＡＭ２が同一ゲインとなるように、第１〜第４調整用抵抗値を決定する。

このようにすれば、プロセスばらつきによってアンプ回路ＡＭ１とアンプ回路ＡＭ２のゲインが異なる場合であっても、それらが同一ゲインとなるようにゲインキャリブレーションされる。これにより、アンプ回路ＡＭ１が出力するデータ電圧と、アンプ回路ＡＭ２が出力するデータ電圧との間の誤差が、低減される。

なお、ここではアンプ回路ＡＭ１、ＡＭ２間のゲインキャリブレーションを例に説明したが、キャリブレーション回路１７はアンプ回路ＡＭ１〜ＡＭｔのうち任意の２つのアンプ回路が同一ゲインとなるように、ゲインキャリブレーションを行う。より具体的には、キャリブレーション回路１７は、アンプ回路ＡＭ１〜ＡＭｔが同一ゲインとなるように、ゲインキャリブレーションを行う。

以上では第１実施形態にキャリブレーションを適用した場合を説明したが、第２〜第４実施形態にも同様のキャリブレーション手法を適用できる。以下、第１実施形態にキャリブレーションを適用した場合と異なる部分を主に説明する。

第２実施形態にキャリブレーション手法を適用した場合、キャリブレーション回路１７は、図４で説明した調整用抵抗回路２１の第１調整用抵抗値Δｒ１及び第２調整用抵抗値Δｒ２を調整することで、ゲインキャリブレーションを行う。

即ち、図９のステップＳ２６、Ｓ３２と図１０のステップＳ４６、Ｓ５２において、キャリブレーション回路１７は、選択されているスイッチ素子を１つ移動させることで、Δｒ２／Δｒ１を１段階下げる。例えばスイッチ素子ＳＲＢ１〜ＳＲＢｐ＋１のうちＳＲＢ２が選択されているとき、キャリブレーション回路１７は、調整用抵抗回路２１にＳＲＢ３を選択させる。これにより、Δｒ１がＲＲＢ１からＲＲＢ１＋ＲＲＢ２に増加し、Δｒ２がＲＲＢ２＋・・・＋ＲＲＢｐ＋１からＲＲＢ３＋・・・＋ＲＲＢｐ＋１に減少する。即ち、Δｒ２／Δｒ１が減少する。

第３実施形態にキャリブレーション手法を適用した場合、キャリブレーション回路１７は、図５で説明した調整用抵抗回路３１の抵抗値を調整することで、ゲインキャリブレーションを行う。

即ち、図９のステップＳ２３と図１０のステップＳ４３において、キャリブレーション回路１７は、調整用抵抗回路３１の抵抗値を中央値に設定する。また図９のＳ３１と図１０のＳ５１において、キャリブレーション回路１７は、調整用抵抗回路３１の抵抗値を、設定可能な範囲の下限に設定する。また図９のステップＳ２６、Ｓ３２と図１０のステップＳ４６、Ｓ５２において、キャリブレーション回路１７は、選択されているスイッチ素子を１つ移動させることで、調整用抵抗回路３１の抵抗値を１段階上げる。例えばスイッチ素子ＳＲＣ１〜ＳＲＣｑ＋１のうちＳＲＣ２が選択されているとき、キャリブレーション回路１７は、調整用抵抗回路３１にＳＲＣ３を選択させる。これにより、調整用抵抗回路３１の抵抗値がＲＲＣ１からＲＲＣ１＋ＲＲＣ２に増加する。

第４実施形態にキャリブレーション手法を適用した場合、キャリブレーション回路１７は、図６で説明した演算回路１６が行う演算処理を決定することで、アンプ回路ＡＭ１のゲインキャリブレーションを行う。このとき、キャリブレーション回路１７は、抵抗Ｒ１と抵抗Ｒ２の比がキャリブレーションされるように、演算処理を決定する。

上述したように、プロセスばらつきによって誤差が生じた実際のＲ２／Ｒ１をΔ×ｒｔとしたとき、演算回路１６は、ＤＴ１Ｃ＝ＤＴ１×（１／Δ）を演算する。即ち、１／Δが決定されることで、演算処理が決定されることになる。図９のステップＳ２３と図１０のステップＳ４３において、キャリブレーション回路１７は、１／Δを中央値に設定する。例えば１／Δ＝１に設定する。また図９のＳ３１と図１０のＳ５１において、キャリブレーション回路１７は、１／Δを、設定可能な範囲の上限に設定する。また図９のステップＳ２６、Ｓ３２と図１０のステップＳ４６、Ｓ５２において、キャリブレーション回路１７は、１／Δを１段階下げる。例えば演算回路１６は１／Δを離散的な複数の値に設定可能である。このとき、キャリブレーション回路１７は、１／Δとして現在選択されている値から１つ下の値を、演算回路１６に選択させる。

７．電気光学装置、電子機器
図１１は、表示ドライバー１００を含む電気光学装置３５０の構成例である。電気光学装置３５０は、表示ドライバー１００、電気光学パネル２００を含む。

電気光学パネル２００は、例えばアクティブマトリックス型の液晶表示パネルである。例えば表示ドライバー１００はフレキシブル基板に実装され、そのフレキシブル基板が電気光学パネル２００に接続され、フレキシブル基板に形成された配線によって表示ドライバー１００のデータ電圧出力端子と電気光学パネル２００のデータ電圧入力端子とが接続される。或いは、表示ドライバー１００はリジッド基板に実装され、リジッド基板と電気光学パネル２００とがフレキシブル基板により接続され、リジッド基板及びフレキシブル基板に形成された配線によって表示ドライバー１００のデータ電圧出力端子と電気光学パネル２００のデータ電圧入力端子とが接続されてもよい。

図１２は、表示ドライバー１００を含む電子機器３００の構成例である。電子機器３００は、処理装置３１０、表示コントローラー３２０、表示ドライバー１００、電気光学パネル２００、記憶部３３０、通信部３４０、操作部３６０を含む。記憶部３３０は記憶装置又はメモリーとも呼ぶ。通信部３４０は通信回路又は通信装置とも呼ぶ。操作部３６０は操作装置とも呼ぶ。電子機器３００の具体例としては、例えばプロジェクターやヘッドマウントディスプレイ、携帯情報端末、車載装置、携帯型ゲーム端末、情報処理装置等の、表示装置を搭載する種々の電子機器を想定できる。車載装置は、例えばメーターパネル、カーナビゲーションシステム等である。

操作部３６０は、ユーザーからの種々の操作を受け付けるユーザーインターフェースである。例えば、ボタンやマウスやキーボード、電気光学パネル２００に装着されたタッチパネル等である。通信部３４０は、画像データや制御データの入出力を行うデータインターフェースである。通信部３４０は、例えば無線ＬＡＮや近距離無線通信等の無線通信インターフェース、或いは有線ＬＡＮやＵＳＢ等の有線通信インターフェースである。記憶部３３０は、例えば通信部３４０から入力されたデータを記憶したり、或いは、処理装置３１０のワーキングメモリーとして機能したりする。記憶部３３０は、例えばＲＡＭやＲＯＭ等のメモリー、或いはＨＤＤ等の磁気記憶装置、或いはＣＤドライブ、ＤＶＤドライブ等の光学記憶装置等である。表示コントローラー３２０は、通信部３４０から入力された或いは記憶部３３０に記憶された画像データを処理して表示ドライバー１００に転送する。表示ドライバー１００は、表示コントローラー３２０から転送された画像データに基づいて電気光学パネル２００に画像を表示させる。処理装置３１０は、電子機器３００の制御処理及び、種々の信号処理等を行う。処理装置３１０は、例えばＣＰＵやＭＰＵ等のプロセッサー、或いはＡＳＩＣ等である。

例えば電子機器３００がプロジェクターである場合、電子機器３００は更に光源と光学系とを含む。光学系は、例えばレンズ、プリズム、ミラー等である。電気光学パネル２００が透過型である場合、光学装置が光源からの光を電気光学パネル２００に入射させ、電気光学パネル２００を透過した光をスクリーンに投影させる。電気光学パネル２００が反射型である場合、光学装置が光源からの光を電気光学パネル２００に入射させ、電気光学パネル２００から反射された光をスクリーンに投影させる。

以上の実施形態で説明した表示ドライバーは、表示データを階調電圧に変換するＤ／Ａ変換回路と、アンプ回路とを含む。アンプ回路の入力ノードに階調電圧が入力され、アンプ回路はデータ電圧を出力する。アンプ回路は、演算増幅器と、第１抵抗と、第２抵抗と、調整用抵抗回路とを有する。演算増幅器の非反転入力ノードに基準電圧が入力される。第１抵抗は、入力ノードと、第１ノードとの間に設けられる。第２抵抗は、第２ノードと、演算増幅器の出力ノードとの間に設けられる。調整用抵抗回路は、第１ノードと演算増幅器の反転入力ノードとの間の抵抗値である第１調整用抵抗値、及び第２ノードと演算増幅器の反転入力ノードとの間の抵抗値である第２調整用抵抗値を、調整する。

このようにすれば、調整用抵抗回路が第１調整用抵抗値及び第２調整用抵抗値を調整することで、反転増幅回路であるアンプ回路の入力抵抗及びフィードバック抵抗値を、調整できる。これにより、アンプ回路のゲインを調整できる。そして、このゲイン調整が複数のアンプ回路の各々において行われることで、アンプ回路間のゲインばらつきが低減される。

また本実施形態では、調整用抵抗回路は、第１抵抗回路と第２抵抗回路とを有してもよい。第１抵抗回路は、第１ノードと演算増幅器の反転入力ノードとの間に設けられ、第１調整用抵抗値を可変に設定してもよい。第２抵抗回路は、第２ノードと演算増幅器の反転入力ノードとの間に設けられ、第２調整用抵抗値を可変に設定してもよい。

このようにすれば、第１抵抗回路の抵抗値である第１調整用抵抗値と、第２抵抗回路の抵抗値である第２調整用抵抗値とが、可変に設定可能となる。これにより、第１調整用抵抗値及び第２調整用抵抗値が調整可能となるので、アンプ回路のゲインが調整できるようになる。

また本実施形態では、第１抵抗回路は、第１〜第ｎ抵抗素子（ｎは２以上の整数）と、第１〜第ｎスイッチ素子と、を有してもよい。第１〜第ｎ抵抗素子は、第１ノードと演算増幅器の反転入力ノードとの間に直列に接続されてもよい。第１〜第ｎスイッチ素子の第ｉスイッチ素子（ｉは１以上ｎ以下の整数）は、第１〜第ｎ抵抗素子の第ｉ抵抗素子に対して並列に設けられてもよい。第２抵抗回路は、第ｎ＋１〜第ｍの抵抗素子（ｍはｎ＋２以上の整数）と、第ｎ＋１〜第ｍスイッチ素子と、を有してもよい。第ｎ＋１〜第ｍの抵抗素子は、第２ノードと演算増幅器の反転入力ノードとの間に直列に接続されてもよい。第ｎ＋１〜第ｍスイッチ素子の第ｊスイッチ素子（ｊはｎ＋１以上ｍ以下の整数）は、第ｎ＋１〜第ｍ抵抗素子の第ｊ抵抗素子に対して並列に設けられてもよい。

このようにすれば、第１〜第ｎスイッチ素子の各々がオン又はオフに制御されることで、第１抵抗回路の抵抗値である第１調整用抵抗値が可変に設定される。また第ｎ＋１〜第ｍスイッチ素子の各々がオン又はオフに制御されることで、第２抵抗回路の抵抗値である第２調整用抵抗値が可変に設定される。

また本実施形態では、調整用抵抗回路は、第１ノードと第２ノードとの間に設けられたラダー抵抗回路と、ラダー抵抗回路の複数のタップのいずれかを演算増幅器の反転入力ノードに接続するセレクターと、を有してもよい。

このようにすれば、セレクターが、ラダー抵抗回路の複数のタップのいずれかを演算増幅器の反転入力ノードに接続することで、第１調整用抵抗値及び第２調整用抵抗値を可変に設定できる。

また本実施形態では、表示ドライバーはキャリブレーション回路を含んでもよい。キャリブレーション回路は、第１調整用抵抗値及び第２調整用抵抗値をキャリブレーションすることで、アンプ回路のゲインキャリブレーションを行ってもよい。

このようにすれば、キャリブレーション回路が第１調整用抵抗値及び第２調整用抵抗値をキャリブレーションすることで、アンプ回路のゲインをキャリブレーションできる。そして、このキャリブレーションが各アンプ回路で行われることで、アンプ回路間のゲインばらつきが低減される。

また本実施形態では、キャリブレーション回路は、アンプ回路の出力が階調のセンター電圧となるように、演算増幅器の非反転入力ノードに入力される基準電圧を調整することで、アンプ回路のオフセットキャリブレーションを行ってもよい。そしてキャリブレーション回路は、入力ノードに所定電圧を入力した状態で、第１調整用抵抗値及び第２調整用抵抗値を調整することで、ゲインキャリブレーションを行ってもよい。

このようにすれば、アンプ回路のオフセットがキャリブレーションされた後に、アンプ回路のゲインがキャリブレーションされる。これにより、アンプ回路のゲインが正確にキャリブレーションされる。このオフセットキャリブレーション及びゲインキャリブレーションが各アンプ回路で行われることで、アンプ回路間のゲインばらつきが正確にキャリブレーションされる。

また本実施形態では、キャリブレーション回路は、入力ノードがハイインピーダンスとなった状態で、アンプ回路の出力がセンター電圧となるように基準電圧を調整することで、オフセットキャリブレーションを行ってもよい。

入力ノードがハイインピーダンスに設定されることで、アンプ回路がボルテージフォロア回路の構成となる。このとき、アンプ回路の出力がセンター電圧となるように基準電圧が調整されることで、アンプ回路のオフセットがキャンセルされる。

また本実施形態では、キャリブレーション回路は、正極性駆動用の第１調整用抵抗値及び第２調整用抵抗値を決定する正極性ゲインキャリブレーションと、負極性駆動用の第１調整用抵抗値及び第２調整用抵抗値を決定する負極性ゲインキャリブレーションと、を行ってもよい。

このようにすれば、正極性駆動におけるゲインと、負極性駆動におけるゲインとが、各々正確にキャリブレーションされる。演算増幅器及び第１抵抗、第２抵抗の特性によって、正極性駆動と負極性駆動とでゲイン誤差が異なる可能性があるが、本実施形態では、それらが各々正確にキャリブレーションされる。

また本実施形態では、表示ドライバーは、第２Ｄ／Ａ変換回路と第２アンプ回路とを含んでもよい。第２Ｄ／Ａ変換回路は、第２表示データを第２階調電圧に変換してもよい。第２アンプ回路は、第２入力ノードに第２階調電圧が入力され、第２データ電圧を出力してもよい。第２アンプ回路は、第２演算増幅器と第３抵抗と第４抵抗と第２調整用抵抗回路とを有してもよい。第２演算増幅器の第２非反転入力ノードに第２基準電圧が入力されてもよい。第３抵抗は、第２入力ノードと、第３ノードとの間に設けられてもよい。第４抵抗は、第４ノードと、第２演算増幅器の第２出力ノードとの間に設けられてもよい。第３調整用抵抗回路は、第３ノードと第２演算増幅器の第２反転入力ノードとの間の第３調整用抵抗値、及び第４ノードと第２演算増幅器の第２反転入力ノードとの間の第４調整用抵抗値を、調整してもよい。キャリブレーション回路は、アンプ回路と第２アンプ回路が同一ゲインとなるようにゲインキャリブレーションを行ってもよい。

このようにすれば、プロセスばらつきによってアンプ回路と第２アンプ回路のゲインが異なる場合であっても、それらが同一ゲインとなるようにゲインキャリブレーションされる。これにより、アンプ回路が出力するデータ電圧と、第２アンプ回路が出力するデータ電圧との間の誤差が、低減される。

また以上の実施形態で説明した表示ドライバーは、Ｄ／Ａ変換回路とアンプ回路とを含む。Ｄ／Ａ変換回路は、表示データを階調電圧に変換する。アンプ回路の入力ノードに階調電圧が入力され、アンプ回路はデータ電圧を出力する。アンプ回路は、演算増幅器と第１抵抗と第２抵抗と調整用抵抗回路とを有する。演算増幅器の非反転入力ノードに基準電圧が入力される。第１抵抗は、第１ノードと演算増幅器の反転入力ノードとの間に設けられる。第２抵抗は、演算増幅器の反転入力ノードと演算増幅器の出力ノードとの間に設けられる。調整用抵抗回路は、入力ノードと第１ノードとの間に設けられ、入力ノードと第１ノードとの間の抵抗値を調整する。

このようにすれば、調整用抵抗回路が入力ノードと第１ノードとの間の抵抗値を調整することで、反転増幅回路であるアンプ回路の入力抵抗値を、調整できる。これにより、アンプ回路のゲインが調整される。そして、このゲイン調整が複数のアンプ回路の各々において行われることで、アンプ回路間のゲインばらつきが低減される。

また本実施形態では、表示ドライバーはキャリブレーション回路を含んでもよい。キャリブレーション回路は、調整用抵抗回路の抵抗値をキャリブレーションすることで、アンプ回路のゲインキャリブレーションを行ってもよい。

このようにすれば、キャリブレーション回路が調整用抵抗回路の抵抗値をキャリブレーションすることで、アンプ回路のゲインをキャリブレーションできる。そして、このキャリブレーションが各アンプ回路で行われることで、アンプ回路間のゲインばらつきが低減される。

また本実施形態では、キャリブレーション回路は、正極性駆動における調整用抵抗回路の抵抗値を決定する正極性ゲインキャリブレーションと、負極性駆動における調整用抵抗回路の抵抗値を決定する負極性ゲインキャリブレーションと、を行ってもよい。

このようにすれば、正極性駆動におけるゲインと、負極性駆動におけるゲインとが、各々正確にキャリブレーションされる。演算増幅器及び第１抵抗、第２抵抗の特性によって、正極性駆動と負極性駆動とでゲイン誤差が異なる可能性があるが、本実施形態では、それらが各々正確にキャリブレーションされる。

また以上の実施形態で説明した表示ドライバーは、演算回路とＤ／Ａ変換回路とアンプ回路とを含む。演算回路は、表示データに対して演算処理する。Ｄ／Ａ変換回路は、演算回路の出力データを階調電圧に変換する。アンプ回路の入力ノードに階調電圧が入力され、アンプ回路はデータ電圧を出力する。アンプ回路は、演算増幅器と第１抵抗と第２抵抗とを有する。演算増幅器の非反転入力ノードに基準電圧が入力される。第１抵抗は、入力ノードと演算増幅器の反転入力ノードとの間に設けられる。第２抵抗は、演算増幅器の反転入力ノードと演算増幅器の出力ノードとの間に設けられる。

このようにすれば、第１抵抗と第２抵抗の比を補正する演算処理が表示データＤＴ１に対して行われることで、反転増幅回路のゲインが実質的に調整される。そして、このゲイン調整が複数のアンプ回路の各々において行われることで、アンプ回路間のゲインばらつきが低減される。

また本実施形態では、表示ドライバーはキャリブレーション回路を含んでもよい。キャリブレーション回路は、第１抵抗と第２抵抗の比がキャリブレーションされるように演算処理を決定することで、アンプ回路のゲインキャリブレーションを行ってもよい。

このようにすれば、キャリブレーション回路が、第１抵抗と第２抵抗の比がキャリブレーションされるように演算処理を決定することで、アンプ回路のゲインが実質的にキャリブレーションされる。そして、このキャリブレーションが各アンプ回路で行われることで、アンプ回路間のゲインばらつきが低減される。

また本実施形態では、キャリブレーション回路は、正極性駆動における演算処理を決定する正極性ゲインキャリブレーションと、負極性駆動における演算処理を決定する負極性ゲインキャリブレーションと、を行ってもよい。

このようにすれば、正極性駆動におけるゲインと、負極性駆動におけるゲインとが、各々正確にキャリブレーションされる。演算増幅器及び第１抵抗、第２抵抗の特性によって、正極性駆動と負極性駆動とでゲイン誤差が異なる可能性があるが、本実施形態では、それらが各々正確にキャリブレーションされる。

また以上の実施形態で説明した電気光学装置は、電気光学パネルと、上記に記載された表示ドライバーとを含む。表示ドライバーは、電気光学パネルを駆動する。

また以上の実施形態で説明した電子機器は、上記に記載された表示ドライバーを含む。

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また表示ドライバー、電気光学パネル、電気光学装置及び電子機器等の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０…処理回路、１１，１２…抵抗回路、１３…調整用抵抗回路、１４…演算増幅器、１５…基準電圧生成回路、１６…演算回路、１７…キャリブレーション回路、１８…キャリブレーション処理回路、２１…調整用抵抗回路、２２…ラダー抵抗回路、２３…セレクター、３１…調整用抵抗回路、５０…階調電圧生成回路、６０…レジスター、１００…表示ドライバー、２００…電気光学パネル、３００…電子機器、３１０…処理装置、３２０…表示コントローラー、３３０…記憶部、３４０…通信部、３５０…電気光学装置、３６０…操作部、ＡＭ１〜ＡＭｔ、ＤＡＣ１〜ＤＡＣｔ、ＤＴ１〜ＤＴｔ…表示データ、ＮＩＡ…入力ノード、ＮＩＭ…反転入力ノード、ＮＩＰ…非反転入力ノード、ＮＱ…出力ノード、Ｒ１，Ｒ２…抵抗、ＴＤ１〜ＴＤｔ…データ電圧出力端子、ＶＤ１〜ＶＤｔ…データ電圧、ＶＩＡ…階調電圧、Ｖｒｅｆ…基準電圧

Claims (17)

1. 表示データを階調電圧に変換するＤ／Ａ変換回路と、
   入力ノードに前記階調電圧が入力され、データ電圧を出力するアンプ回路と、
   を含み、
   前記アンプ回路は、
   非反転入力ノードに基準電圧が入力される演算増幅器と、
   前記入力ノードと、第１ノードとの間に設けられる第１抵抗と、
   第２ノードと、前記演算増幅器の出力ノードとの間に設けられる第２抵抗と、
   前記第１ノードと前記演算増幅器の反転入力ノードとの間の抵抗値である第１調整用抵抗値、及び前記第２ノードと前記演算増幅器の前記反転入力ノードとの間の抵抗値である第２調整用抵抗値を、調整する調整用抵抗回路と、
   を有することを特徴とする表示ドライバー。
2. 請求項１に記載の表示ドライバーにおいて、
   前記調整用抵抗回路は、
   前記第１ノードと前記演算増幅器の前記反転入力ノードとの間に設けられ、前記第１調整用抵抗値を可変に設定する第１抵抗回路と、
   前記第２ノードと前記演算増幅器の前記反転入力ノードとの間に設けられ、前記第２調整用抵抗値を可変に設定する第２抵抗回路と、
   を有することを特徴とする表示ドライバー。
3. 請求項２に記載の表示ドライバーにおいて、
   前記第１抵抗回路は、
   前記第１ノードと前記演算増幅器の前記反転入力ノードとの間に直列に接続される第１〜第ｎ抵抗素子（ｎは２以上の整数）と、
   第ｉスイッチ素子（ｉは１以上ｎ以下の整数）が、前記第１〜第ｎ抵抗素子の第ｉ抵抗素子に対して並列に設けられる第１〜第ｎスイッチ素子と、
   を有し、
   第２抵抗回路は、
   前記第２ノードと前記演算増幅器の前記反転入力ノードとの間に直列に接続される第ｎ＋１〜第ｍの抵抗素子（ｍはｎ＋２以上の整数）と、
   第ｊスイッチ素子（ｊはｎ＋１以上ｍ以下の整数）が、第ｎ＋１〜第ｍ抵抗素子の第ｊ抵抗素子に対して並列に設けられる第ｎ＋１〜第ｍスイッチ素子と、
   を有することを特徴とする表示ドライバー。
4. 請求項１に記載の表示ドライバーにおいて、
   前記調整用抵抗回路は、
   前記第１ノードと前記第２ノードとの間に設けられたラダー抵抗回路と、
   前記ラダー抵抗回路の複数のタップのいずれかを前記演算増幅器の前記反転入力ノードに接続するセレクターと、
   を有することを特徴とする表示ドライバー。
5. 請求項１乃至４のいずれか一項に記載の表示ドライバーにおいて、
   前記第１調整用抵抗値及び前記第２調整用抵抗値をキャリブレーションすることで、前記アンプ回路のゲインキャリブレーションを行うキャリブレーション回路を含むことを特徴とする表示ドライバー。
6. 請求項５に記載の表示ドライバーにおいて、
   前記キャリブレーション回路は、
   前記アンプ回路の出力が階調のセンター電圧となるように、前記演算増幅器の前記非反転入力ノードに入力される前記基準電圧を調整することで、前記アンプ回路のオフセットキャリブレーションを行い、
   前記入力ノードに所定電圧を入力した状態で、前記第１調整用抵抗値及び前記第２調整用抵抗値を調整することで、前記ゲインキャリブレーションを行うことを特徴とする表示ドライバー。
7. 請求項６に記載の表示ドライバーにおいて、
   前記キャリブレーション回路は、
   前記入力ノードがハイインピーダンスとなった状態で、前記アンプ回路の出力が前記センター電圧となるように前記基準電圧を調整することで、前記オフセットキャリブレーションを行うことを特徴とする表示ドライバー。
8. 請求項５乃至７のいずれか一項に記載の表示ドライバーにおいて、
   前記キャリブレーション回路は、
   正極性駆動用の前記第１調整用抵抗値及び前記第２調整用抵抗値を決定する正極性ゲインキャリブレーションと、負極性駆動用の前記第１調整用抵抗値及び前記第２調整用抵抗値を決定する負極性ゲインキャリブレーションと、を行うことを特徴とする表示ドライバー。
9. 請求項５乃至８のいずれか一項に記載の表示ドライバーにおいて、
   第２表示データを第２階調電圧に変換する第２Ｄ／Ａ変換回路と、
   第２入力ノードに前記第２階調電圧が入力され、第２データ電圧を出力する第２アンプ回路と、
   を含み、
   前記第２アンプ回路は、
   第２非反転入力ノードに第２基準電圧が入力される第２演算増幅器と、
   前記第２入力ノードと、第３ノードとの間に設けられる第３抵抗と、
   第４ノードと、前記第２演算増幅器の第２出力ノードとの間に設けられる第４抵抗と、
   前記第３ノードと前記第２演算増幅器の第２反転入力ノードとの間の第３調整用抵抗値、及び前記第４ノードと前記第２演算増幅器の前記第２反転入力ノードとの間の第４調整用抵抗値を、調整する第２調整用抵抗回路と、
   を有し、
   前記キャリブレーション回路は、前記アンプ回路と前記第２アンプ回路が同一ゲインとなるように前記ゲインキャリブレーションを行うことを特徴とする表示ドライバー。
10. 表示データを階調電圧に変換するＤ／Ａ変換回路と、
    入力ノードに前記階調電圧が入力され、データ電圧を出力するアンプ回路と、
    を含み、
    前記アンプ回路は、
    非反転入力ノードに基準電圧が入力される演算増幅器と、
    第１ノードと前記演算増幅器の反転入力ノードとの間に設けられる第１抵抗と、
    前記演算増幅器の前記反転入力ノードと前記演算増幅器の出力ノードとの間に設けられる第２抵抗と、
    前記入力ノードと前記第１ノードとの間に設けられ、前記入力ノードと前記第１ノードとの間の抵抗値を調整する調整用抵抗回路と、
    を含むことを特徴とする表示ドライバー。
11. 請求項１０に記載の表示ドライバーにおいて、
    前記調整用抵抗回路の前記抵抗値をキャリブレーションすることで、前記アンプ回路のゲインキャリブレーションを行うキャリブレーション回路を含むことを特徴とする表示ドライバー。
12. 請求項１１に記載の表示ドライバーにおいて、
    前記キャリブレーション回路は、
    正極性駆動における前記調整用抵抗回路の前記抵抗値を決定する正極性ゲインキャリブレーションと、負極性駆動における前記調整用抵抗回路の前記抵抗値を決定する負極性ゲインキャリブレーションと、を行うことを特徴とする表示ドライバー。
13. 表示データに対して演算処理する演算回路と、
    前記演算回路の出力データを階調電圧に変換するＤ／Ａ変換回路と、
    入力ノードに前記階調電圧が入力され、データ電圧を出力するアンプ回路と、
    を含み、
    前記アンプ回路は、
    非反転入力ノードに基準電圧が入力される演算増幅器と、
    前記入力ノードと前記演算増幅器の反転入力ノードとの間に設けられる第１抵抗と、
    前記演算増幅器の前記反転入力ノードと前記演算増幅器の出力ノードとの間に設けられる第２抵抗と、
    を有し、
    前記演算回路は、
    前記第１抵抗と前記第２抵抗の比を補正する前記演算処理を前記表示データに対して行うことで、前記出力データを出力することを特徴とする表示ドライバー。
14. 請求項１３に記載の表示ドライバーにおいて、
    前記第１抵抗と前記第２抵抗の前記比がキャリブレーションされるように前記演算処理を決定することで、前記アンプ回路のゲインキャリブレーションを行うキャリブレーション回路を含むことを特徴とする表示ドライバー。
15. 請求項１４に記載の表示ドライバーにおいて、
    前記キャリブレーション回路は、
    正極性駆動における前記演算処理を決定する正極性ゲインキャリブレーションと、負極性駆動における前記演算処理を決定する負極性ゲインキャリブレーションと、を行うことを特徴とする表示ドライバー。
16. 電気光学パネルと、
    請求項１乃至１５のいずれか一項に記載され、前記電気光学パネルを駆動する表示ドライバーと、
    を含むことを特徴とする電気光学装置。
17. 請求項１乃至１５のいずれか一項に記載の表示ドライバーを含むことを特徴とする電子機器。

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