JP6729669B2 - 表示ドライバー、電気光学装置及び電子機器 - Google Patents

Description

本発明は、表示ドライバー、電気光学装置及び電子機器等に関する。

電気光学パネルを駆動する表示ドライバーは、複数の電圧を生成するラダー抵抗回路と、その複数の電圧の中から表示データに対応する階調電圧を選択するＤ／Ａ変換回路と、その階調電圧を増幅又はバッファリングするアンプ回路と、を含んでいる。このような表示ドライバーの従来技術は、例えば特許文献１に開示されている。特許文献１の図１０には、Ｄ／Ａ変換回路が抵抗ストリング及びスイッチングアレイにより構成され、そのＤ／Ａ変換回路の出力がボルテージフォロアに入力され、ボルテージフォロア回路が電気光学パネルのデータ線を駆動する構成が開示されている。

特開２０１６−１３８９５７号公報

近年では電気光学パネルの高精細化や高フレームレート化等によって、表示ドライバーが画素を短い駆動時間内に高速に駆動する必要があるという課題がある。例えば特許文献１のように抵抗ストリング及びスイッチングアレイを用いてＤ／Ａ変換を行う方式では、ボルテージフォロア入力のセトリング時間を短縮することが困難である。セトリング時間は、抵抗ストリングからスイッチングアレイを介してボルテージフォロアの入力寄生容量を充電する時間である。画素の駆動時間を短縮するためには、ボルテージフォロア入力のセトリング時間を短縮する必要があることから、特許文献１の方式では駆動時間を短縮することは難しい。

本発明の一態様は、第１非反転入力ノードに基準電圧が入力され、電気光学パネルのデータ線を駆動する第１演算増幅器と、一端に第１電圧が入力され、他端が前記第１演算増幅器の第１反転入力ノードに接続される第１可変抵抗回路を、有する第１Ｄ／Ａ変換回路と、前記第１反転入力ノードと、前記第１演算増幅器の第１出力ノードとの間に設けられる第１抵抗回路と、第２非反転入力ノードに前記基準電圧が入力される第２演算増幅器と、前記第２演算増幅器の第２出力ノードと、前記第１反転入力ノードとの間に設けられる抵抗素子と、一端に第２電圧が入力され、他端が前記第２演算増幅器の第２反転入力ノードに接続される第２可変抵抗回路を、有する第２Ｄ／Ａ変換回路と、前記第２反転入力ノードと、前記第２出力ノードとの間に設けられる第２抵抗回路と、を含み、前記第１可変抵抗回路の抵抗値は、表示データの上位側ビットデータに基づいて設定され、前記第２可変抵抗回路の抵抗値は、前記表示データの下位側ビットデータに基づいて設定される表示ドライバーに関係する。

表示ドライバーの構成例。 電気光学パネルの構成例。 第１実施形態における駆動回路の構成例。 駆動回路の動作を説明する図。 第１実施形態における第２Ｄ／Ａ変換回路及び第２抵抗回路の詳細な構成例。 第２Ｄ／Ａ変換回路におけるセレクターの動作を説明する図。 第１Ｄ／Ａ変換回路及び第１抵抗回路の詳細な構成例。 第１Ｄ／Ａ変換回路におけるセレクターの動作を説明する図。 第２実施形態における表示ドライバーの構成例。 第２実施形態における第２Ｄ／Ａ変換回路の詳細な構成例。 キャリブレーション処理の手順を示すフローチャート。 キャリブレーション処理の手順を示すフローチャート。 第３実施形態における表示ドライバーの構成例。 第４実施形態における表示ドライバーの構成例。 電気光学装置の構成例。 電子機器の構成例。

以下、本開示の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本開示の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本開示の解決手段として必須であるとは限らない。

１．表示ドライバー
図１は、表示ドライバー１００の構成例である。図１の表示ドライバー１００は、電気光学パネルの画素にデータ電圧を供給することで、電気光学パネルを駆動するものである。電気光学パネルとして、例えばアクティブマトリックス型の液晶表示パネル、或いはＥＬ（Electro Luminescence）表示パネルを想定できる。表示ドライバー１００は集積回路装置である。

表示ドライバー１００は、データ電圧出力端子ＴＤ１〜ＴＤｎと、駆動回路ＤＲＣ１〜ＤＲＣｎと、Ｄ／Ａ変換回路ＤＡＣ１〜ＤＡＣｎと、処理回路１０と、レジスター６０と、インターフェース回路７０と、を含む。ｎは３以上の整数である。

インターフェース回路７０は、表示ドライバー１００の外部に設けられた外部装置と表示ドライバー１００との間の通信を行う。外部装置は、例えば表示コントローラー又はＣＰＵ、マイクロコンピューター等である。インターフェース回路７０は、外部装置からタイミング制御信号と表示データを受信する。タイミング制御信号は、ピクセルクロック信号及び水平同期信号、垂直同期信号、データイネーブル信号である。インターフェース回路７０の通信方式としては、例えばＬＶＤＳ（Low Voltage Differential Signal）方式やＲＧＢパラレル方式、ディスプレイポート規格の伝送方式等を採用できる。インターフェース回路１８０は、これらの通信方式を実現する入出力バッファー回路及び制御回路を含むことができる。

処理回路１０は、表示データＤＴ１を駆動回路ＤＲＣ１に出力する。同様に、処理回路１０は、表示データＤＴ２〜ＤＴｎを駆動回路ＤＲＣ２〜ＤＲＣｎに出力する。また処理回路１０は表示ドライバー１００の各部を制御する。例えば処理回路１０は、インターフェース回路７０により受信されたタイミング制御信号に基づいて、表示ドライバー１００が電気光学パネルを駆動する際のタイミング制御を行う。処理回路１０はロジック回路である。ロジック回路は、ロジック素子と、ロジック素子の間を接続する信号線とを含み、そのロジック素子及び信号線によってロジック回路の機能が実現されている。或いは処理回路１０はＤＳＰ（Digital Signal Processor）等のプロセッサーであってもよい。この場合、処理回路１０の機能が記述されたプログラムをプロセッサーが実行することで、処理回路１０の機能が実現される。

駆動回路ＤＲＣ１は、表示データＤＴ１を、表示データＤＴ１に対応するデータ電圧ＶＤ１にＤ／Ａ変換し、そのデータ電圧ＶＤ１をデータ電圧出力端子ＴＤ１に出力する。同様に駆動回路ＤＲＣ２〜ＤＲＣｎは、表示データＤＴ２〜ＤＴｎを、表示データＤＴ２〜ＤＴｎに対応するデータ電圧ＶＤ２〜ＶＤｎにＤ／Ａ変換し、そのデータ電圧ＶＤ２〜ＶＤｎをデータ電圧出力端子ＴＤ２〜ＴＤｎに出力する。

駆動回路ＤＲＣ１〜ＤＲＣｎの各々は、バイナリー加重型Ｄ／Ａ変換回路である。バイナリー加重型Ｄ／Ａ変換回路は、演算増幅器と可変抵抗回路とフィードバック抵抗とを含む。可変抵抗回路は、抵抗値がバイナリーに重み付けされた複数の抵抗を含み、表示データの各ビットに応じて、そのビットに対応した重み付けの抵抗が電源に接続されるようになっている。これにより、表示データに対応したゲインが電源電圧に対して乗算されるので、表示データに対応したデータ電圧が出力される。後述するように、本実施形態では、表示データの上位側ビットデータをＤ／Ａ変換するバイナリー加重型Ｄ／Ａ変換回路と、表示データの下位側ビットデータをＤ／Ａ変換するバイナリー加重型Ｄ／Ａ変換回路とが、直列に接続される。

レジスター６０は、駆動回路ＤＲＣ１が出力するデータ電圧のオフセットを補正するためのオフセット補正データを記憶する。同様に、レジスター６０は、駆動回路ＤＲＣ２〜ＤＲＣｎが出力するデータ電圧のオフセットを補正するためのオフセット補正データを記憶する。オフセット補正データを求めるキャリブレーション処理、及びオフセット補正データを用いたオフセット補正については、後述する。

データ電圧出力端子ＴＤ１〜ＴＤｎは、集積回路装置の半導体基板に形成されたパッド、或いは、集積回路装置のパッケージに設けられた端子である。データ電圧出力端子ＴＤ１〜ＴＤｎは、表示ドライバー１００の長辺方向に沿って並ぶ。データ電圧出力端子ＴＤ１〜ＴＤｎは、回路基板上の配線又はケーブル等を介して電気光学パネルのデータ電圧入力端子に接続される。

図２は、表示ドライバー１００に駆動される電気光学パネル２００の構成例である。電気光学パネル２００は、データ電圧入力端子ＴＩ１、ＴＩ２と、デマルチプレクサーＤＭＬ１、ＤＭＬ２と、データ線ＤＬ１〜ＤＬ８と、複数の画素ＰＸとを含む。図２には、データ電圧入力端子ＴＩ１、ＴＩ２に接続される部分のみ図示しているが、データ電圧入力端子ＴＩ３以降に接続される部分についても同様の構成である。

図１及び図２を用いて、表示ドライバー１００及び電気光学パネル２００の動作を説明する。ここではデータ電圧ＶＤ１に関する表示ドライバー１００の動作を例にとって説明するが、データ電圧ＶＤ２〜ＶＤｎについても表示ドライバー１００の動作は同様である。また、表示ドライバー１００がマルチ数４のデマルチプレクス駆動を行う場合を例にとって説明するが、マルチ数は２以上であればよい。

処理回路１０は、水平走査期間において表示データＤＴ１として第１〜第４表示データを時分割に出力する。すなわち、処理回路１０は第１〜第４表示データを時系列に並べて出力する。これにより駆動回路ＤＲＣ１から、データ電圧ＶＤ１として第１〜第４データ電圧が時分割に出力される。第１〜第４データ電圧は、第１〜第４表示データがＤ／Ａ変換された電圧である。

データ電圧出力端子ＴＤ１は、電気光学パネル２００のデータ電圧入力端子ＴＩ１に接続される。データ電圧入力端子ＴＩ１は、デマルチプレクサーＤＭＬ１を介してデータ線ＤＬ１〜ＤＬ４に接続される。データ線ＤＬ１〜ＤＬ４は、電気光学パネル２００において水平走査方向に隣り合って並ぶデータ線である。各データ線には画素ＰＸが接続されている。水平走査期間において、デマルチプレクサーＤＭＬ１は第１〜第４データ線ＤＬ１〜ＤＬ４を順に選択してデータ電圧入力端子ＴＩ１に接続する。即ち、演算増幅器ＡＭ１が第１データ電圧を出力しているとき、デマルチプレクサーＤＭＬ１は第１データ線ＤＬ１をデータ電圧入力端子ＴＩ１に接続する。これにより、第１データ線ＤＬ１は第１データ電圧で駆動される。同様に、第２〜第４データ線ＤＬ２〜ＤＬ４は、第２〜第４データ電圧で駆動される。なお、水平走査期間における第１〜第４データ線ＤＬ１〜ＤＬ４の駆動順は、上記に限定されず、任意の順番であってよい。以上のように、演算増幅器ＡＭ１は電気光学パネルのデータ線を駆動している。すなわち、演算増幅器ＡＭ１は電気光学パネルのデータ線にデータ電圧を供給している。ここで、演算増幅器ＡＭ１は、例えば、デマルチプレクサーＤＭＬ１を介して第１〜第４データ線ＤＬ１〜ＤＬ４を駆動していたが、演算増幅器ＡＭ１が直接第１データ線ＤＬ１を駆動してもよい。

表示ドライバー１００は極性反転駆動を行う。極性反転駆動は例えばフレーム反転駆動或いはライン反転駆動である。フレーム反転駆動は、１又は複数のフレーム毎にデータ電圧の極性を反転する手法である。フレームは垂直走査期間である。ライン反転駆動は、１又は複数の走査ライン毎にデータ電圧の極性を反転する駆動手法である。正極性駆動のフレーム又はラインにおいて、駆動回路ＤＲＣ１〜ＤＲＣｎは、コモン電圧よりも高い正極性のデータ電圧を出力する。負極性駆動のフレーム又はラインにおいて、駆動回路ＤＲＣ１〜ＤＲＣｎは、コモン電圧よりも低い負極性のデータ電圧を出力する。

２．第１実施形態
図３は、第１実施形態における駆動回路ＤＲＣ１の構成例である。以下では駆動回路ＤＲＣ１を例に説明するが、駆動回路ＤＲＣ２〜ＤＲＣｎも同様な構成である。また以下では表示データＤＴ１が１２ビットである場合を例に説明する。図３では表示データＤＴ１をＤＰ１１〜ＤＰ０で示し、ＤＰ１１〜ＤＰ０の各々は表示データのビット信号である。ＤＰ１１はＤＴ１のＭＳＢ（Most Significant Bit）であり、ＤＰ０はＤＴ１のＬＳＢ（Least Significant Bit）である。但し、表示データのビット数は１２ビットに限定されず、任意であってよい。

駆動回路ＤＲＣ１は、第１演算増幅器である演算増幅器ＡＭ１と、第１Ｄ／Ａ変換回路であるＤ／Ａ変換回路ＤＡＣ１と、第１抵抗回路である抵抗回路ＲＦ１と、抵抗素子ＲＩ１と、第２演算増幅器である演算増幅器ＡＭ２と、第２Ｄ／Ａ変換回路であるＤ／Ａ変換回路ＤＡＣ２と、第２抵抗回路である抵抗回路ＲＦ２と、を含む。

演算増幅器ＡＭ１の反転入力ノードＮＩＭ１、非反転入力ノードＮＩＰ１、出力ノードＮＱ１を、それぞれ第１反転入力ノード、第１非反転入力ノード、第１出力ノードとする。演算増幅器ＡＭ１は、出力ノードＮＱ１にデータ電圧ＶＤ１を出力することで、電気光学パネル２００のデータ線を駆動する。出力ノードＮＱ１はデータ電圧出力端子ＴＤ１に接続され、非反転入力ノードＮＩＰ１には基準電圧ＶＣが入力される。基準電圧ＶＣは、電気光学パネル２００のコモン電極に供給されるコモン電圧と同じ電圧である。

ここで、「接続」とは、電気信号が伝達可能に接続されていることである。電気信号による情報の伝達が可能となる接続が電気的な接続であり、例えば信号線又は受動素子等を介した接続であってもよい。

Ｄ／Ａ変換回路ＤＡＣ１の一端には第１電圧が入力される。第１電源電圧である電源電圧ＶＳＬ、又は第２電源電圧である電源電圧ＶＳＨが、極性信号ＰＯＬに基づいて第１電圧として選択される。ＶＳＨはＶＳＬより高い。極性信号ＰＯＬは、駆動極性を示す信号であり、処理回路１０から供給される。Ｄ／Ａ変換回路ＤＡＣ１の他端は、演算増幅器ＡＭ１の反転入力ノードＮＩＭ１に接続される。Ｄ／Ａ変換回路ＤＡＣ１は、第１可変抵抗回路である。第１可変抵抗回路の抵抗値は、表示データの上位側ビットデータＤＰ１１〜ＤＰ６に基づいて設定される。即ち、第１可変抵抗回路の抵抗値は、ＤＰ１１〜ＤＰ６の各ビットに対してバイナリーに重み付けされた抵抗値に設定される。

抵抗回路ＲＦ１は、反転入力ノードＮＩＭ１と出力ノードＮＱ１との間に設けられる。即ち、抵抗回路ＲＦ１の一端が反転入力ノードＮＩＭ１に接続され、他端が出力ノードＮＱ１に接続される。抵抗回路ＲＦ１は、極性に対応した２値の抵抗値を選択可能になっている。抵抗回路ＲＦ１の抵抗値は、極性信号ＰＯＬにより選択される。なお、｜ＶＳＨ−ＶＣ｜＝｜ＶＳＬ−ＶＣ｜の場合には、抵抗回路ＲＦ１の抵抗値は固定値であってもよい。

演算増幅器ＡＭ２の反転入力ノードＮＩＭ２、非反転入力ノードＮＩＰ２、出力ノードＮＱ２を、それぞれ第２反転入力ノード、第２非反転入力ノード、第２出力ノードとする。演算増幅器ＡＭ２は、出力ノードＮＱ２に電圧ＶＱ２を出力する。非反転入力ノードＮＩＰ２には基準電圧ＶＣが入力される。

抵抗素子ＲＩ１は、演算増幅器ＡＭ２の出力ノードＮＱ２と、演算増幅器ＡＭ１の反転入力ノードＮＩＭ１との間に設けられる。即ち、抵抗素子ＲＩ１の一端は出力ノードＮＱ２に接続され、他端は反転入力ノードＮＩＭ１に接続される。

Ｄ／Ａ変換回路ＤＡＣ２の一端には第２電圧が入力される。電源電圧ＶＳＬ又は電源電圧ＶＳＨが、反転極性信号ＸＰＯＬに基づいて第２電圧として選択される。ＸＰＯＬは、ＰＯＬを論理反転した信号であり、処理回路１０から供給される。Ｄ／Ａ変換回路ＤＡＣ２の他端は、演算増幅器ＡＭ２の反転入力ノードＮＩＭ２に接続される。Ｄ／Ａ変換回路ＤＡＣ２は、第２可変抵抗回路である。第２可変抵抗回路の抵抗値は、表示データの下位側ビットデータＤＰ５〜ＤＰ０に基づいて設定される。即ち、第２可変抵抗回路の抵抗値は、ＤＰ５〜ＤＰ０の各ビットに対してバイナリーに重み付けされた抵抗値に設定される。

抵抗回路ＲＦ２は、反転入力ノードＮＩＭ２と出力ノードＮＱ２との間に設けられる。即ち、抵抗回路ＲＦ２の一端が反転入力ノードＮＩＭ２に接続され、他端が出力ノードＮＱ２に接続される。抵抗回路ＲＦ２は、極性に対応した２値の抵抗値を選択可能になっている。抵抗回路ＲＦ２の抵抗値は、反転極性信号ＸＰＯＬにより選択される。なお、｜ＶＳＨ−ＶＣ｜＝｜ＶＳＬ−ＶＣ｜の場合には、抵抗回路ＲＦ２の抵抗値は固定値であってもよい。

以上の構成において、Ｄ／Ａ変換回路ＤＡＣ１及び演算増幅器ＡＭ１、抵抗回路ＲＦ１は、上位側ビットデータをＤ／Ａ変換する第１バイナリー加重型Ｄ／Ａ変換回路を構成している。また、Ｄ／Ａ変換回路ＤＡＣ２及び演算増幅器ＡＭ２、抵抗回路ＲＦ２は、下位側ビットデータをＤ／Ａ変換する第２バイナリー加重型Ｄ／Ａ変換回路を構成している。

本実施形態によれば、駆動回路ＤＲＣ１をバイナリー加重型Ｄ／Ａ変換回路で構成したことで、ラダー抵抗回路を用いたＤ／Ａ変換回路に比べて、駆動を高速化できる。第１バイナリー加重型Ｄ／Ａ変換回路を例にとると、電源と演算増幅器ＡＭ１の反転入力ノードＮＩＭ１の間に接続されるＤ／Ａ変換回路ＤＡＣ１の抵抗値は、上位側ビットデータＤＰ１１〜ＤＰ６に基づいて設定される。これにより、電源から反転入力ノードＮＩＭ１に流れる電流が上位側ビットデータＤＰ１１〜ＤＰ６に基づいて制御されることになる。このような電流駆動型の電位発生を行うことで、データ電圧の変化を高速化できる。

また本実施形態では表示データＤＴ１が１２ビットである。仮に１段のバイナリー加重型Ｄ／Ａ変換回路で駆動回路を構成した場合、抵抗値に対するバイナリーの重み付けとして、２^０〜２^１１が必要である。即ち、最小の抵抗に対して、２^１１倍の抵抗を用意する必要がある。このため、駆動回路の回路規模が非常に大きくなる。この点、本実施形態では、２つのバイナリー加重型Ｄ／Ａ変換回路を直列に接続する構成となっている。これにより、各バイナリー加重型Ｄ／Ａ変換回路において、抵抗値に対するバイナリーの重み付けが２^０〜２^５となる。これにより、駆動回路の回路規模を小さくできる。

以下、駆動回路ＤＲＣ１の詳細な動作及び構成を説明する。図４は、駆動回路ＤＲＣ１の動作を説明する図である。図４には、駆動回路ＤＲＣ１が正極性のデータ電圧ＶＤ１を出力する場合の動作を示す。このとき、図３においてＰＯＬ＝Ｈ、ＸＰＯＬ＝Ｌであるとする。

下位側ビットデータＤＰ５〜ＤＰ０により設定されるＤ／Ａ変換回路ＤＡＣ２の抵抗値を、ｒｄａｃ２とする。また、ＸＰＯＬ＝Ｌのとき、抵抗回路ＲＦ２の抵抗値をｒｆ２ｍとする。このとき、下位側ビットデータＤＰ５〜ＤＰ０がＤ／Ａ変換された電圧ＶＱ２は、下式（１）となる。電圧ＶＱ２は、負極性である。

抵抗素子ＲＩ１の抵抗値をｒｉ１とする。また、ＰＯＬ＝Ｈのとき、抵抗回路ＲＦ１の抵抗値をｒｆ１ｐとする。このとき、下式（２）に示すように、電圧ＶＱ２が電圧ＶＱ２’に反転増幅される。電圧ＶＱ２’は正極性である。

上位側ビットデータＤＰ１１〜ＤＰ６により設定されるＤ／Ａ変換回路ＤＡＣ１の抵抗値を、ｒｄａｃ１とする。このとき、上位側ビットデータＤＰ１１〜ＤＰ６がＤ／Ａ変換された電圧ＶＱ１は、下式（３）となる。電圧ＶＱ１は、正極性である。

下式（４）に示すように、基準電圧ＶＣを基準として電圧ＶＱ１と電圧ＶＱ２’を加算した電圧が、データ電圧ＶＤ１となる。

ＰＯＬ＝Ｌ、ＸＰＯＬ＝Ｈのときの抵抗回路ＲＦ２の抵抗値をｒｆ２ｐとする。ｒｆ２ｐとｒｆ２ｍの間には、下式（５）に示す関係がある。

上式（５）を上式（４）に代入すると、データ電圧ＶＤ１は下式（６）となる。ｒｆ２ｐ＝ｒｆ１ｐ、ｒｆ１ｐ／ｒｉ１＝１／２^６に設定しておくことで、ＤＰ１１〜ＤＰ０をＤ／Ａ変換したデータ電圧ＶＤ１が得られる。

次に、駆動回路ＤＲＣ１が負極性のデータ電圧ＶＤ１を出力する場合の動作を説明する。このとき、図３においてＰＯＬ＝Ｌ、ＸＰＯＬ＝Ｈであるとする。ＰＯＬ＝Ｌのときの抵抗回路ＲＦ１の抵抗値をｒｆ１ｍとし、ＸＰＯＬ＝Ｈのときの抵抗回路ＲＦ２の抵抗値をｒｆ２ｐとする。正極駆動の場合と同様にして、下式（７）〜（１２）が得られる。下式（１２）に示すように、ＤＰ１１〜ＤＰ０をＤ／Ａ変換したデータ電圧ＶＤ１が得られる。

上記の実施形態によれば、演算増幅器ＡＭ１がデータ線を正極性駆動するとき、抵抗回路ＲＦ１の抵抗値は第１抵抗値に設定され、抵抗回路ＲＦ２の抵抗値は第２抵抗値に設定されます。第１抵抗値はｒｆ１ｐであり、第２抵抗値はｒｆ２ｍである。一方、演算増幅器ＡＭ１がデータ線を負極性駆動するとき、抵抗回路ＲＦ１の抵抗値は、第１抵抗値と異なる第３抵抗値に設定され、抵抗回路ＲＦ２の抵抗値は、第２抵抗値と異なる第４抵抗値に設定される。第３抵抗値はｒｆ１ｍであり、第４抵抗値はｒｆ２ｐである。

このようにすれば、駆動極性に応じて適切なゲインを設定できるようになる。即ち、バイナリー加重型Ｄ／Ａ変換回路では、第１電源電圧と基準電圧の差分｜ＶＳＬ−ＶＣ｜又は第２電源電圧と基準電圧の差分｜ＶＳＨ−ＶＣ｜に対して、表示データに対応したゲインがかかる。いずれの差分にゲインを乗算するかは、駆動極性に応じて選択される。｜ＶＳＬ−ＶＣ｜と｜ＶＳＨ−ＶＣ｜が異なる場合、それぞれに同一ゲインを乗算したとすると、｜ＶＳＬ−ＶＣ｜にゲインを乗じた結果と、｜ＶＳＨ−ＶＣ｜にゲインを乗じた結果が異なる。即ち、駆動極性によって階調値が異なってしまう。本実施形態によれば、｜ＶＳＬ−ＶＣ｜にゲインを乗じた結果と、｜ＶＳＨ−ＶＣ｜にゲインを乗じた結果が同一となるように、適切なゲインを設定できる。具体的には、上式（５）のようにｒｆ２ｍ、ｒｆ２ｐを設定すればよい。ｒｆ１ｐ、ｒｆ１ｍについても同様に、ｒｆ１ｍ＝（｜ＶＳＬ−ＶＣ｜／｜ＶＳＨ−ＶＣ｜）×ｒｆ１ｐとすればよい。

また本実施形態では、Ｄ／Ａ変換回路ＤＡＣ１の一端に第１電圧が供給され、Ｄ／Ａ変換回路ＤＡＣ２の一端に第２電圧が供給される。そして、演算増幅器ＡＭ１がデータ線を正極性駆動するとき、第１電圧は、基準電圧ＶＣより低い電源電圧ＶＳＬに設定され、第２電圧は、基準電圧ＶＣより高い電源電圧ＶＳＨに設定される。演算増幅器ＡＭ１がデータ線を負極性駆動するとき、第１電圧は電源電圧ＶＳＨに設定され、第２電圧は電源電圧ＶＳＬに設定される。

このようにすれば、正極性駆動において正極性のデータ電圧ＶＤ１が出力され、負極性駆動において負極性のデータ電圧ＶＤ１が出力される。即ち、本実施形態のバイナリー加重型Ｄ／Ａ変換回路は反転増幅回路である。正極性駆動において、Ｄ／Ａ変換回路ＤＡＣ１の一端に、基準電圧ＶＣより低い電源電圧ＶＳＬが供給されることで、反転増幅により正極性のデータ電圧ＶＤ１が出力される。また、Ｄ／Ａ変換回路ＤＡＣ２の一端に、基準電圧ＶＣより高い電源電圧ＶＳＨが供給されることで、反転増幅により演算増幅器ＡＭ２が負極性の電圧ＶＱ１を出力し、その電圧が反転増幅されることで正極性のデータ電圧ＶＤ１が出力される。同様に、負極性駆動において、Ｄ／Ａ変換回路ＤＡＣ１の一端に、基準電圧ＶＣより高い電源電圧ＶＳＨが供給され、Ｄ／Ａ変換回路ＤＡＣ２の一端に、基準電圧ＶＣより低い電源電圧ＶＳＬが供給されることで、負極性のデータ電圧ＶＤ１が出力される。

図５は、第１実施形態におけるＤ／Ａ変換回路ＤＡＣ２及び抵抗回路ＲＦ２の詳細な構成例である。

抵抗回路ＲＦ２は、抵抗素子ＲＦ２Ａと抵抗素子ＲＦ２Ｂとスイッチ素子ＳＷＦ２とを含む。抵抗素子ＲＦ２Ａの一端は反転入力ノードＮＩＭ２に接続され、他端は抵抗素子ＲＦ２Ｂの一端に接続される。抵抗素子ＲＦ２Ｂの他端は出力ノードＮＱ２に接続される。スイッチ素子ＳＷＦ２は抵抗素子ＲＦ２Ｂに対して並列に接続される。スイッチ素子ＳＷＦ２は例えばトランジスターである。

抵抗素子ＲＦ２Ａ、ＲＦ２Ｂの抵抗値を、それぞれｒｆ２ａ、ｒｆ２ｂとする。なおスイッチ素子ＳＷＦ２のオン抵抗はゼロと仮定する。スイッチ素子ＳＷＦ２のオンオフは反転極性信号ＸＰＯＬにより制御される。ＸＰＯＬ＝Ｌのときスイッチ素子ＳＷＦ２はオンである。このとき、抵抗回路ＲＦ２の抵抗値はｒｆ２ｍ＝ｒｆ２ａである。ＸＰＯＬ＝Ｈのときスイッチ素子ＳＷＦ２はオフである。このとき、抵抗回路ＲＦ２の抵抗値はｒｆ２ｐ＝ｒｆ２ａ＋ｒｆ２ｂである。ｒｆ２ａ、ｒｆ２ｂは上式（５）を満たすように設定される。なお、ここでは｜ＶＳＨ−ＶＣ｜＞｜ＶＳＬ−ＶＣ｜と仮定した。またｒｆ２ｐ＝ｒｆ２ａ＋ｒｆ２ｂ＝ｒ０／２である。ｒ０は、後述するようにＤ／Ａ変換回路ＤＡＣ２に含まれる抵抗素子ＲＤ５の抵抗値である。

Ｄ／Ａ変換回路ＤＡＣ２は、セレクターＳＥＤ０〜ＳＥＤ５と、抵抗素子ＲＤ０〜ＲＤ５とを含む。

セレクターＳＥＤ０は、ビット信号ＤＰ０及び反転極性信号ＸＰＯＬに基づいて、電源電圧ＶＳＨ及び電源電圧ＶＳＬ、基準電圧ＶＣのいずれかを選択する。セレクターＳＥＤ０は、選択した電圧を抵抗素子ＲＤ０の一端に出力する。抵抗素子ＲＤ０の他端は反転入力ノードＮＩＭ２に接続される。同様に、セレクターＳＥＤ１〜ＳＥＤ５は、ビット信号ＤＰ１〜ＤＰ５及び反転極性信号ＸＰＯＬに基づいて、電源電圧ＶＳＨ及び電源電圧ＶＳＬ、基準電圧ＶＣのいずれかを選択する。セレクターＳＥＤ１〜ＳＥＤ５は、選択した電圧を抵抗素子ＲＤ１〜ＲＤ５の一端に出力する。抵抗素子ＲＤ１〜ＲＤ５の他端は反転入力ノードＮＩＭ２に接続される。セレクターＳＥＤ０〜ＳＥＤ５は、例えばトランジスターにより構成されたスイッチ回路である。

図６は、セレクターＳＥＤ０の動作を説明する図である。図６において「０」はローレベルを示し、「１」はハイレベルを示す。なお、ここではセレクターＳＥＤ０を例に説明するが、セレクターＳＥＤ１〜ＳＥＤ５の動作も同様である。

ＤＰ０＝０のとき、セレクターＳＥＤ０は基準電圧ＶＣを選択する。抵抗素子ＲＤ０の両端がＶＣとなるので、抵抗素子ＲＤ０はＤ／Ａ変換結果に寄与しない。

ＤＰ０＝１のとき、セレクターＳＥＤ０は、ＸＰＯＬに応じてＶＳＨ又はＶＳＬを選択する。セレクターＳＥＤ０は、ＸＰＯＬ＝１のときＶＳＨを選択し、ＸＰＯＬ＝０のときＶＳＬを選択する。抵抗素子ＲＤ０の両端の電位差は、｜ＶＳＨ−ＶＣ｜又は｜ＶＳＬ−ＶＣ｜となるので、抵抗素子ＲＤ０はＤ／Ａ変換に寄与する。

図５に示すように、抵抗素子ＲＤ０〜ＲＤ５の抵抗値は３２×ｒ０、１６×ｒ０、８×ｒ０、４×ｒ０、２×ｒ０、ｒ０である。図６の動作により、Ｄ／Ａ変換回路ＤＡＣ２の抵抗値ｒｄａｃ２は下式（１３）となる。

図７は、Ｄ／Ａ変換回路ＤＡＣ１及び抵抗回路ＲＦ１の詳細な構成例である。

抵抗回路ＲＦ１は、抵抗素子ＲＦ１Ａと抵抗素子ＲＦ１Ｂとスイッチ素子ＳＷＦ１とを含む。抵抗素子ＲＦ１Ａの一端は反転入力ノードＮＩＭ１に接続され、他端は抵抗素子ＲＦ１Ｂの一端に接続される。抵抗素子ＲＦ１Ｂの他端は出力ノードＮＱ１に接続される。スイッチ素子ＳＷＦ１は抵抗素子ＲＦ１Ｂに対して並列に接続される。スイッチ素子ＳＷＦ１は例えばトランジスターである。

抵抗素子ＲＦ１Ａ、ＲＦ１Ｂの抵抗値を、それぞれｒｆ１ａ、ｒｆ１ｂとする。なおスイッチ素子ＳＷＦ１のオン抵抗はゼロと仮定する。スイッチ素子ＳＷＦ１のオンオフは極性信号ＰＯＬにより制御される。ＰＯＬ＝Ｈのときスイッチ素子ＳＷＦ１はオフである。このとき、抵抗回路ＲＦ１の抵抗値はｒｆ１ｍ＝ｒｆ１ａ＋ｒｆ１ｂである。ＰＯＬ＝Ｌのときスイッチ素子ＳＷＦ１はオンである。このとき、抵抗回路ＲＦ１の抵抗値はｒｆ２ｐ＝ｒｆ１ａである。ｒｆ１ａ、ｒｆ１ｂはｒｆ１ｍ＝（｜ＶＳＬ−ＶＣ｜／｜ＶＳＨ−ＶＣ｜）×ｒｆ１ｐを満たすように設定される。なお、ここでは｜ＶＳＨ−ＶＣ｜＞｜ＶＳＬ−ＶＣ｜と仮定した。またｒｆ１ｐ＝ｒｆ１ａ＋ｒｆ１ｂ＝ｒ０／２である。

Ｄ／Ａ変換回路ＤＡＣ１は、セレクターＳＥＵ０〜ＳＥＵ５と、抵抗素子ＲＵ０〜ＲＵ５とを含む。

セレクターＳＥＵ０は、ビット信号ＤＰ６及び極性信号ＰＯＬに基づいて、電源電圧ＶＳＨ及び電源電圧ＶＳＬ、基準電圧ＶＣのいずれかを選択する。セレクターＳＥＵ０は、選択した電圧を抵抗素子ＲＵ０の一端に出力する。抵抗素子ＲＵ０の他端は反転入力ノードＮＩＭ１に接続される。同様に、セレクターＳＥＵ１〜ＳＥＵ５は、ビット信号ＤＰ７〜ＤＰ１１及び極性信号ＰＯＬに基づいて、電源電圧ＶＳＨ及び電源電圧ＶＳＬ、基準電圧ＶＣのいずれかを選択する。セレクターＳＥＵ１〜ＳＥＵ５は、選択した電圧を抵抗素子ＲＵ１〜ＲＵ５の一端に出力する。抵抗素子ＲＵ１〜ＲＵ５の他端は反転入力ノードＮＩＭ１に接続される。セレクターＳＥＵ０〜ＳＥＵ５は、例えばトランジスターにより構成されたスイッチ回路である。

図８は、セレクターＳＥＵ０の動作を説明する図である。図８において「０」はローレベルを示し、「１」はハイレベルを示す。なお、ここではセレクターＳＥＵ０を例に説明するが、セレクターＳＥＵ１〜ＳＥＵ５の動作も同様である。

ＤＰ６＝０のとき、セレクターＳＥＵ０は基準電圧ＶＣを選択する。抵抗素子ＲＵ０の両端がＶＣとなるので、抵抗素子ＲＵ０はＤ／Ａ変換結果に寄与しない。

ＤＰ６＝１のとき、セレクターＳＥＵ０は、ＰＯＬに応じてＶＳＨ又はＶＳＬを選択する。セレクターＳＥＵ０は、ＰＯＬ＝０のときＶＳＬを選択し、ＰＯＬ＝１のときＶＳＨを選択する。抵抗素子ＲＵ０の両端の電位差は、｜ＶＳＬ−ＶＣ｜又は｜ＶＳＨ−ＶＣ｜となるので、抵抗素子ＲＵ０はＤ／Ａ変換に寄与する。

図７に示すように、抵抗素子ＲＵ０〜ＲＵ５の抵抗値は３２×ｒ０、１６×ｒ０、８×ｒ０、４×ｒ０、２×ｒ０、ｒ０である。図８の動作により、Ｄ／Ａ変換回路ＤＡＣ１の抵抗値ｒｄａｃ１は下式（１４）となる。

上式（１３）及び（１４）を上式（６）に代入することで、正極性駆動におけるデータ電圧ＶＤ１が得られる。また、上式（１３）及び（１４）を上式（１２）に代入することで、負極性駆動におけるデータ電圧ＶＤ１が得られる。

３．第２実施形態
図９は、第２実施形態における表示ドライバー１００の構成例である。図９には駆動回路ＤＲＣ１を例に図示しているが、駆動回路ＤＲＣ２〜ＤＲＣｎも同様な構成である。なおすでに説明した構成要素には同一の符号を付し、その構成要素についての説明を適宜に省略する。

第２実施形態では、表示ドライバー１００が更にモニター回路８０を含む。また処理回路１０がキャリブレーション処理回路１１を含む。またＤ／Ａ変換回路ＤＡＣ２には、キャリブレーション処理回路１１から下位側ビットデータＤＰ５’〜ＤＰ０’及びキャリー信号ＤＣ５が入力される。

モニター回路８０は、演算増幅器ＡＭ１の出力をモニターする。またモニター回路８０は、演算増幅器ＡＭ２の出力をモニターする。具体的には、モニター回路８０はコンパレーター８１とスイッチ素子ＳＷＣ１、ＳＷＣ２とを含む。スイッチ素子ＳＷＣ１の一端は演算増幅器ＡＭ１の出力ノードＮＱ１に接続され、他端はコンパレーター８１の第１入力ノードＮＣＰに接続される。スイッチ素子ＳＷＣ２の一端は演算増幅器ＡＭ２の出力ノードＮＱ２に接続され、他端はコンパレーター８１の第１入力ノードＮＣＰに接続される。コンパレーター８１の第２入力ノードＮＣＭには比較電圧Ｖｒｅｆが入力される。例えばＮＣＰは非反転入力ノードであり、ＮＣＭは反転入力ノードである。スイッチ素子ＳＷＣ１、ＳＷＣ２は、例えばトランジスターである。

キャリブレーション処理回路１１は、モニター結果である信号ＣＰＱに基づいてキャリブレーション処理を行うことで、オフセット補正データＤＦ５〜ＤＦ０を求める。オフセット補正データは、演算増幅器ＡＭ１が出力するデータ電圧ＶＤ１のオフセットを補正するデータである。オフセット補正データＤＦ５〜ＤＦ０は、表示データの下位側ビットデータと同じく６ビットのデータであり、ＤＦ５〜ＤＦ０の各々は、オフセット補正データのビット信号である。オフセット補正データＤＦ５〜ＤＦ０はレジスター６０に記憶される。例えば、表示ドライバー１００に電源が投入されたときの初期化時に、キャリブレーション処理回路１１がキャリブレーション処理を実行する。キャリブレーション処理の手順については後述する。

なお、駆動回路ＤＲＣ１〜ＤＲＣｎの各々に対して、１つずつモニター回路８０が設けられる。この場合、駆動回路ＤＲＣ１〜ＤＲＣｎのキャリブレーション処理を並列に実行可能である。或いは、駆動回路ＤＲＣ１〜ＤＲＣｎの各々に対してスイッチ素子ＳＷＣ１、ＳＷＣ２が設けられ、駆動回路ＤＲＣ１〜ＤＲＣｎに対して共通に１つのコンパレーター８１が設けられてもよい。この場合、駆動回路ＤＲＣ１〜ＤＲＣｎのキャリブレーション処理が時分割に実行される。

表示ドライバー１００が電気光学パネルを駆動する通常動作時には、キャリブレーション処理回路１１は、レジスター６０から読み出したオフセット補正データＤＦ５〜ＤＦ０と、表示データの下位側ビットデータＤＰ５〜ＤＰ０とを加算することで、下位側ビットデータＤＰ５’〜ＤＰ０’とキャリー信号ＤＣ５を出力する。

図１０は、第２実施形態におけるＤ／Ａ変換回路ＤＡＣ２の詳細な構成例である。なおすでに説明した構成要素には同一の符号を付し、その構成要素についての説明を適宜に省略する。

第２実施形態では、Ｄ／Ａ変換回路ＤＡＣ２が更にセレクターＳＥＣ５と抵抗素子ＲＣ５とを含む。またセレクターＳＥＤ０〜ＳＥＤ５には下位側ビットデータＤＰ５’〜ＤＰ０’が入力される。セレクターＳＥＤ０〜ＳＥＤ５の動作は第１実施形態と同様なので、説明を省略する。

セレクターＳＥＣ５は、キャリー信号ＤＣ５及び反転極性信号ＸＰＯＬに基づいて、電源電圧ＶＳＨ及び電源電圧ＶＳＬ、基準電圧ＶＣのいずれかを選択する。セレクターＳＥＣ５は、選択した電圧ＸＣ５を抵抗素子ＲＣ５の一端に出力する。抵抗素子ＲＣ５の他端は反転入力ノードＮＩＭ２に接続される。セレクターＳＥＣ５は、例えばトランジスターにより構成されたスイッチ回路である。セレクターＳＥＣ５の具体的な動作はセレクターＳＥＤ０と同様である。即ち図６においてＤＰ０をＤＣ５と読み替え、ＸＤ０をＸＣ５と読み替えればよい。

抵抗素子ＲＣ５の抵抗値は、抵抗素子ＲＤ５の抵抗値と同じｒ０である。Ｄ／Ａ変換回路ＤＡＣ２の抵抗値ｒｄａｃ２は下式（１５）となる。下式（１５）及び上式（１４）を上式（６）に代入することで、正極性駆動におけるデータ電圧ＶＤ１が得られる。また、下式（１５）及び上式（１４）を上式（１２）に代入することで、負極性駆動におけるデータ電圧ＶＤ１が得られる。

本実施形態によれば、モニター回路８０が演算増幅器ＡＭ１の出力をモニターする。そして、キャリブレーション処理回路１１が、モニター結果に基づくオフセット補正データＤＦ５〜ＤＦ０と下位側ビットデータＤＰ５〜ＤＰ０とを加算処理する。このようにすれば、加算処理の結果をＤ／Ａ変換回路ＤＡＣ２がＤ／Ａ変換することで、データ電圧ＶＤ１のオフセットを補正できる。また下位側ビットデータＤＰ５〜ＤＰ０にオフセット補正データＤＦ５〜ＤＦ０を加算することで、表示データ全体に加算する場合に比べて処理が簡素になる。なお、本実施形態ではモニター回路８０が演算増幅器ＡＭ２の出力もモニターするが、モニター回路８０が演算増幅器ＡＭ１の出力のみをモニターしてもよい。演算増幅器ＡＭ２のオフセットには１／６４倍のゲインがかかるので、演算増幅器ＡＭ１のオフセットに比べて影響が小さいためである。

また本実施形態では、キャリブレーション処理回路１１は、加算結果として下位側ビットデータＤＰ５’〜ＤＰ０’とキャリー信号ＤＣ５を出力する。そして、Ｄ／Ａ変換回路ＤＡＣ２が下位側ビットデータＤＰ５’〜ＤＰ０’とキャリー信号ＤＣ５をＤ／Ａ変換する。このようにすれば、上位側ビットデータＤＰ１１〜ＤＰ６をＤ／Ａ変換するＤ／Ａ変換回路ＤＡＣ１の構成を変えずに、オフセット補正を実現できる。

以下、キャリブレーション処理の手順を説明する。図１１、図１２は、キャリブレーション処理の手順を示すフローチャートである。

キャリブレーション処理回路１１がキャリブレーション処理を開始すると、ステップＳ１においてコンパレーター８１に比較電圧Ｖｒｅｆが入力される。

ステップＳ２において、キャリブレーション処理回路１１はスイッチＳＷＣ２をオンにする。ステップＳ３において、キャリブレーション処理回路１１は下位側ビットデータＤＰ５〜ＤＰ０を中間値２０ｈに設定する。「ｈ」は１６進数を意味する。中間値２０ｈは比較電圧Ｖｒｅｆに対応している。即ち、中間値２０ｈをＤ／Ａ変換したときの理想電圧がＶｒｅｆである。なおオフセット補正データＤＦ５〜ＤＦ０は０ｈに設定されている。

ステップＳ４において、コンパレーター８１は演算増幅器ＡＭ２の出力電圧ＶＱ２と比較電圧Ｖｒｅｆとを比較する。キャリブレーション処理回路１１は、コンパレーター８１の出力信号ＣＰＱに基づいて、ＶＱ２＜Ｖｒｅｆであるか否かを判断する。

ステップＳ４においてＶＱ２＜Ｖｒｅｆであった場合、ステップＳ５においてキャリブレーション処理回路１１は下位側ビットデータＤＰ５〜ＤＰ０をインクリメントし、ステップＳ４に戻る。

ステップＳ４においてＶＱ２＜Ｖｒｅｆでなかった場合、ステップＳ６においてキャリブレーション処理回路１１は下位側ビットデータＤＰ５〜ＤＰ０をデクリメントする。次にステップＳ７において、キャリブレーション処理回路１１は、コンパレーター８１の出力信号ＣＰＱに基づいて、ＶＱ２＜Ｖｒｅｆであるか否かを判断する。

ステップＳ７においてＶＱ２＜Ｖｒｅｆでなかった場合、ステップＳ６に戻る。

ステップＳ７においてＶＱ２＜Ｖｒｅｆであった場合、ステップＳ８においてキャリブレーション処理回路１１は、スイッチ素子ＳＷＣ２をオフにする。次にステップＳ９において、キャリブレーション処理回路１１は、下位側ビットデータＤＰ５〜ＤＰ０のオフセット分をレジスター６０に記憶させる。即ち、キャリブレーション処理回路１１は、下位側ビットデータＤＰ５〜ＤＰ０から中間値２０ｈを減算した結果を、レジスター６０に記憶させる。

次にステップＳ２１において、キャリブレーション処理回路１１はスイッチＳＷＣ１をオンにする。ステップＳ２２において、キャリブレーション処理回路１１は上位側ビットデータＤＰ１１〜ＤＰ６を中間値２０ｈに設定する。

ステップＳ２３において、コンパレーター８１は演算増幅器ＡＭ１が出力するデータ電圧ＶＤ１と比較電圧Ｖｒｅｆとを比較する。キャリブレーション処理回路１１は、コンパレーター８１の出力信号ＣＰＱに基づいて、ＶＤ１＜Ｖｒｅｆであるか否かを判断する。

ステップＳ２３においてＶＤ１＜Ｖｒｅｆであった場合、ステップＳ２４においてキャリブレーション処理回路１１は上位側ビットデータＤＰ１１〜ＤＰ６をインクリメントし、ステップＳ２３に戻る。

ステップＳ２３においてＶＤ１＜Ｖｒｅｆでなかった場合、ステップＳ２５においてキャリブレーション処理回路１１は上位側ビットデータＤＰ１１〜ＤＰ６をデクリメントする。次にステップＳ２６において、キャリブレーション処理回路１１は、コンパレーター８１の出力信号ＣＰＱに基づいて、ＶＤ１＜Ｖｒｅｆであるか否かを判断する。

ステップＳ２６においてＶＤ１＜Ｖｒｅｆでなかった場合、ステップＳ２５に戻る。

ステップＳ２６においてＶＤ１＜Ｖｒｅｆであった場合、ステップＳ２７においてキャリブレーション処理回路１１は、スイッチ素子ＳＷＣ１をオフにする。次にステップＳ２８において、キャリブレーション処理回路１１は、上位側ビットデータＤＰ１１〜ＤＰ６のオフセット分をレジスター６０に記憶させる。即ち、キャリブレーション処理回路１１は、上位側ビットデータＤＰ１１〜ＤＰ６から中間値２０ｈを減算した結果を、レジスター６０に記憶させる。

次にステップＳ２９において、キャリブレーション処理回路１１は、ステップＳ９でレジスター６０に記憶させたオフセットと、ステップＳ２８でレジスター６０に記憶させたオフセットとに基づいて、オフセット補正データＤＦ５〜ＤＦ０を求める。具体的には、キャリブレーション処理回路１１は、ステップＳ９でレジスター６０に記憶させたオフセットにゲイン１／６４を乗算し、その結果と、ステップＳ２８でレジスター６０に記憶させたオフセットとを加算する。キャリブレーション処理回路１１は、加算結果をオフセット補正データＤＦ５〜ＤＦ０としてレジスター６０に記憶させる。

４．第３実施形態
図１３は、第３実施形態における表示ドライバー１００の構成例である。図１３には駆動回路ＤＲＣ１を例に図示しているが、駆動回路ＤＲＣ２〜ＤＲＣｎも同様な構成である。なおすでに説明した構成要素には同一の符号を付し、その構成要素についての説明を適宜に省略する。

第３実施形態では、駆動回路ＤＲＣ１は更に、第３演算増幅器である演算増幅器ＡＭ３と、第２抵抗素子である抵抗素子ＲＩ２と、第３Ｄ／Ａ変換回路であるＤ／Ａ変換回路ＤＡＣ３と、第３抵抗回路である抵抗回路ＲＦ３と、を含む。

演算増幅器ＡＭ３の反転入力ノードＮＩＭ３、非反転入力ノードＮＩＰ３、出力ノードＮＱ３を、それぞれ第３反転入力ノード、第３非反転入力ノード、第３出力ノードとする。演算増幅器ＡＭ３は、出力ノードＮＱ３に電圧ＶＱ３を出力する。非反転入力ノードＮＩＰ３には基準電圧ＶＣが入力される。

抵抗素子ＲＩ２は、演算増幅器ＡＭ３の出力ノードＮＱ３と、演算増幅器ＡＭ２の反転入力ノードＮＩＭ２との間に設けられる。即ち、抵抗素子ＲＩ２の一端は出力ノードＮＱ３に接続され、他端は反転入力ノードＮＩＭ３に接続される。抵抗素子ＲＩ２の抵抗値は、例えばｒ０／２であるが、これに限定されない。

Ｄ／Ａ変換回路ＤＡＣ３の一端には第１電圧が入力される。電源電圧ＶＳＬ又は電源電圧ＶＳＨが、極性信号ＰＯＬに基づいて第１電圧として選択される。Ｄ／Ａ変換回路ＤＡＣ３の他端は、演算増幅器ＡＭ３の反転入力ノードＮＩＭ３に接続される。Ｄ／Ａ変換回路ＤＡＣ３は、第３可変抵抗回路である。第３可変抵抗回路の抵抗値は、オフセット補正データＤＦ５〜ＤＦ０に基づいて設定される。即ち、第３可変抵抗回路の抵抗値は、ＤＦ５〜ＤＦ０の各ビットに対してバイナリーに重み付けされた抵抗値に設定される。

抵抗回路ＲＦ３は、反転入力ノードＮＩＭ３と出力ノードＮＱ３との間に設けられる。即ち、抵抗回路ＲＦ３の一端が反転入力ノードＮＩＭ３に接続され、他端が出力ノードＮＱ３に接続される。抵抗回路ＲＦ３は、極性に対応した２値の抵抗値を選択可能になっている。抵抗回路ＲＦ３の抵抗値は、極性信号ＰＯＬにより選択される。なお、｜ＶＳＨ−ＶＣ｜＝｜ＶＳＬ−ＶＣ｜の場合には、抵抗回路ＲＦ３の抵抗値は固定値であってもよい。

Ｄ／Ａ変換回路ＤＡＣ３及び抵抗回路ＲＦ３は、図７のＤ／Ａ変換回路ＤＡＣ１及び抵抗回路ＲＦ１と同様な構成である。即ち、図７において、ＤＰ１１〜ＤＰ６をＤＦ５〜ＤＦ０に読み替えればよい。

以上の構成において、Ｄ／Ａ変換回路ＤＡＣ３及び演算増幅器ＡＭ３、抵抗回路ＲＦ３は、オフセット補正データＤＦ５〜ＤＦ０をＤ／Ａ変換する第３バイナリー加重型Ｄ／Ａ変換回路を構成している。

モニター回路８０は、コンパレーター８１とスイッチ素子ＳＷＣ１〜ＳＷＣ３とを含む。スイッチ素子ＳＷＣ３の一端は演算増幅器ＡＭ３の出力ノードＮＱ３に接続され、他端はコンパレーター８１の第１入力ノードＮＣＰに接続される。

キャリブレーション処理回路１１が行うキャリブレーション処理の手順は、図１１及び図１２の手順と同様である。但し、演算増幅器ＡＭ３が出力する電圧ＶＱ３のオフセットを測定する手順が追加される。その手順において、キャリブレーション処理回路１１は、スイッチ素子ＳＷＣ３をオンにし、ＤＦ５〜ＤＦ０を中間値２０ｈに設定する。キャリブレーション処理回路１１は、ＶＱ３＜Ｖｒｅｆであるか否かを判断し、ＶＱ３＜Ｖｒｅｆである場合にはＤＦ５〜ＤＦ０をインクリメントし、再びＶＱ３＜Ｖｒｅｆであるか否かを判断する。ＶＱ３＜Ｖｒｅｆでない場合には、キャリブレーション処理回路１１は、ＤＦ５〜ＤＦ０をデクリメントする。キャリブレーション処理回路１１は、ＶＱ３＜Ｖｒｅｆであるか否かを判断し、ＶＱ３＜Ｖｒｅｆでない場合にはＤＦ５〜ＤＦ０をインクリメントし、再びＶＱ３＜Ｖｒｅｆであるか否かを判断する。ＶＱ３＜Ｖｒｅｆである場合には、キャリブレーション処理回路１１は、スイッチ素子ＳＷＣ３をオフにし、ＤＦ５〜ＤＦ０のオフセット分をＶＱ３のオフセットとしてレジスター６０に記憶させる。図１２のステップＳ２９において、キャリブレーション処理回路１１は、上記で求めたＶＱ３のオフセットと、ステップＳ９のオフセットと、ステップＳ２８のオフセットから、オフセット補正データＤＦ５〜ＤＦ０を求める。

通常動作時には、キャリブレーション処理回路１１は、レジスター６０に記憶されたオフセット補正データＤＦ５〜ＤＦ０をＤ／Ａ変換回路ＤＡＣ３に出力する。

本実施形態によれば、Ｄ／Ａ変換回路ＤＡＣ３の抵抗値がオフセット補正データＤＦ５〜ＤＦ０に基づいて設定される。これにより、第３バイナリー加重型Ｄ／Ａ変換回路がオフセット補正データＤＦ５〜ＤＦ０をＤ／Ａ変換し、そのＤ／Ａ変換結果が、第２バイナリー加重型Ｄ／Ａ変換回路の出力電圧ＶＱ２に加算される。このようにして、データ電圧ＶＤ１のオフセット補正が実現される。

５．第４実施形態
図１４は、第４実施形態における表示ドライバー１００の構成例である。図１４には駆動回路ＤＲＣ１を例に図示しているが、駆動回路ＤＲＣ２〜ＤＲＣｎも同様な構成である。なおすでに説明した構成要素には同一の符号を付し、その構成要素についての説明を適宜に省略する。

第４実施形態では、抵抗素子ＲＩ２は、演算増幅器ＡＭ３の出力ノードＮＱ３と、演算増幅器ＡＭ１の反転入力ノードＮＩＭ１との間に設けられる。即ち、抵抗素子ＲＩ２の一端は出力ノードＮＱ３に接続され、他端は反転入力ノードＮＩＭ１に接続される。

また第４実施形態では、Ｄ／Ａ変換回路ＤＡＣ３の一端に入力される第１電圧として、電源電圧ＶＳＬ又は電源電圧ＶＳＨが反転極性信号ＸＰＯＬに基づいて選択される。

また第４実施形態では、抵抗回路ＲＦ３の抵抗値は、反転極性信号ＸＰＯＬにより選択される。

Ｄ／Ａ変換回路ＤＡＣ３及び抵抗回路ＲＦ３は、図５のＤ／Ａ変換回路ＤＡＣ２及び抵抗回路ＲＦ２と同様な構成である。即ち、図５において、ＤＰ５〜ＤＰ０をＤＦ５〜ＤＦ０に読み替えればよい。

以上の構成において、Ｄ／Ａ変換回路ＤＡＣ３及び演算増幅器ＡＭ３、抵抗回路ＲＦ３は、オフセット補正データＤＦ５〜ＤＦ０をＤ／Ａ変換する第３バイナリー加重型Ｄ／Ａ変換回路を構成している。

キャリブレーション処理の手順、及び通常動作時におけるオフセット補正は、第３実施形態と同様である。

本実施形態によれば、Ｄ／Ａ変換回路ＤＡＣ３の抵抗値がオフセット補正データＤＦ５〜ＤＦ０に基づいて設定される。これにより、第３バイナリー加重型Ｄ／Ａ変換回路がオフセット補正データＤＦ５〜ＤＦ０をＤ／Ａ変換し、そのＤ／Ａ変換結果が、第１バイナリー加重型Ｄ／Ａ変換回路が出力するデータ電圧ＶＤ１に加算される。このようにして、データ電圧ＶＤ１のオフセット補正が実現される。

６．電気光学装置、電子機器
図１５は、表示ドライバー１００を含む電気光学装置３５０の構成例である。電気光学装置３５０は、表示ドライバー１００、電気光学パネル２００を含む。

電気光学パネル２００は、例えばアクティブマトリックス型の液晶表示パネルである。例えば表示ドライバー１００はフレキシブル基板に実装され、そのフレキシブル基板が電気光学パネル２００に接続され、フレキシブル基板に形成された配線によって表示ドライバー１００のデータ電圧出力端子と電気光学パネル２００のデータ電圧入力端子とが接続される。或いは、表示ドライバー１００はリジッド基板に実装され、リジッド基板と電気光学パネル２００とがフレキシブル基板により接続され、リジッド基板及びフレキシブル基板に形成された配線によって表示ドライバー１００のデータ電圧出力端子と電気光学パネル２００のデータ電圧入力端子とが接続されてもよい。

図１６は、表示ドライバー１００を含む電子機器３００の構成例である。電子機器３００は、処理装置３１０、表示コントローラー３２０、表示ドライバー１００、電気光学パネル２００、記憶部３３０、通信部３４０、操作部３６０を含む。記憶部３３０は記憶装置又はメモリーとも呼ぶ。通信部３４０は通信回路又は通信装置とも呼ぶ。操作部３６０は操作装置とも呼ぶ。電子機器３００の具体例としては、例えばプロジェクターやヘッドマウントディスプレイ、携帯情報端末、車載装置、携帯型ゲーム端末、情報処理装置等の、表示装置を搭載する種々の電子機器を想定できる。車載装置は、例えばメーターパネル、カーナビゲーションシステム等である。

操作部３６０は、ユーザーからの種々の操作を受け付けるユーザーインターフェースである。例えば、ボタンやマウスやキーボード、電気光学パネル２００に装着されたタッチパネル等である。通信部３４０は、画像データや制御データの入出力を行うデータインターフェースである。通信部３４０は、例えば無線ＬＡＮや近距離無線通信等の無線通信インターフェース、或いは有線ＬＡＮやＵＳＢ等の有線通信インターフェースである。記憶部３３０は、例えば通信部３４０から入力されたデータを記憶したり、或いは、処理装置３１０のワーキングメモリーとして機能したりする。記憶部３３０は、例えばＲＡＭやＲＯＭ等のメモリー、或いはＨＤＤ等の磁気記憶装置、或いはＣＤドライブ、ＤＶＤドライブ等の光学記憶装置等である。表示コントローラー３２０は、通信部３４０から入力された或いは記憶部３３０に記憶された画像データを処理して表示ドライバー１００に転送する。表示ドライバー１００は、表示コントローラー３２０から転送された画像データに基づいて電気光学パネル２００に画像を表示させる。処理装置３１０は、電子機器３００の制御処理及び、種々の信号処理等を行う。処理装置３１０は、例えばＣＰＵやＭＰＵ等のプロセッサー、或いはＡＳＩＣ等である。

例えば電子機器３００がプロジェクターである場合、電子機器３００は更に光源と光学系とを含む。光学系は、例えばレンズ、プリズム、ミラー等である。電気光学パネル２００が透過型である場合、光学装置が光源からの光を電気光学パネル２００に入射させ、電気光学パネル２００を透過した光をスクリーンに投影させる。電気光学パネル２００が反射型である場合、光学装置が光源からの光を電気光学パネル２００に入射させ、電気光学パネル２００から反射された光をスクリーンに投影させる。

以上の実施形態で説明した表示ドライバーは、第１演算増幅器と第１Ｄ／Ａ変換回路と第１抵抗回路と第２演算増幅器と抵抗素子と第２Ｄ／Ａ変換回路と第２抵抗回路とを含む。第１演算増幅器は、第１非反転入力ノードに基準電圧が入力され、電気光学パネルのデータ線を駆動する。第１Ｄ／Ａ変換回路は、一端に第１電圧が入力され、他端が第１演算増幅器の第１反転入力ノードに接続される第１可変抵抗回路を、有する。第１抵抗回路は、第１反転入力ノードと、第１演算増幅器の第１出力ノードとの間に設けられる。第２演算増幅器は、第２非反転入力ノードに基準電圧が入力される。抵抗素子は、第２演算増幅器の第２出力ノードと、第１反転入力ノードとの間に設けられる。第２Ｄ／Ａ変換回路は、一端に第２電圧が入力され、他端が第２演算増幅器の第２反転入力ノードに接続される第２可変抵抗回路を、有する。第２抵抗回路は、第２反転入力ノードと、第２出力ノードとの間に設けられる。第１可変抵抗回路の抵抗値は、表示データの上位側ビットデータに基づいて設定される。第２可変抵抗回路の抵抗値は、表示データの下位側ビットデータに基づいて設定される。

このようにすれば、第１演算増幅器と第１Ｄ／Ａ変換回路と第１抵抗回路が第１バイナリー加重型Ｄ／Ａ変換回路を構成し、第２演算増幅器と第２Ｄ／Ａ変換回路と第２抵抗回路が第２バイナリー加重型Ｄ／Ａ変換回路を構成する。そして抵抗素子により、第１バイナリー加重型Ｄ／Ａ変換回路と第２バイナリー加重型Ｄ／Ａ変換回路が接続される。このようにバイナリー加重型Ｄ／Ａ変換回路を用いたことで、ラダー抵抗回路を用いたＤ／Ａ変換回路に比べて、駆動を高速化できる。即ち、バイナリー加重型Ｄ／Ａ変換回路は電流駆動型の電位発生を行うので、データ電圧の変化を高速化できる。

また本実施形態では、下位側ビットデータをＤ／Ａ変換する第２バイナリー加重型Ｄ／Ａ変換回路と、上位側ビットデータをＤ／Ａ変換する第１バイナリー加重型Ｄ／Ａ変換回路とを接続した構成となっている。バイナリー加重型Ｄ／Ａ変換回路では、第１、第２可変抵抗回路における抵抗素子の抵抗値がバイナリーに重み付けされるが、２つのバイナリー加重型Ｄ／Ａ変換回路を接続する構成としたことで、可変抵抗回路の回路規模を削減できる。

また本実施形態では、第１演算増幅器がデータ線を正極性駆動するとき、第１抵抗回路の抵抗値は第１抵抗値に設定され、第２抵抗回路の抵抗値は第２抵抗値に設定されてもよい。第１演算増幅器がデータ線を負極性駆動するとき、第１抵抗回路の抵抗値は、第１抵抗値と異なる第３抵抗値に設定され、第２抵抗回路の抵抗値は、第２抵抗値と異なる第４抵抗値に設定されてもよい。

第１バイナリー加重型Ｄ／Ａ変換回路は、第１電圧と基準電圧の差分にゲインを乗算した電圧を出力する。また第２バイナリー加重型Ｄ／Ａ変換回路は、第２電圧と基準電圧の差分にゲインを乗算した電圧を出力する。極性反転駆動を行う場合には、正極性駆動における第１、第２電圧と、負極性駆動における第１、第２電圧は異なっている。このため、正極性駆動におけるゲインと負極性駆動におけるゲインを変更する必要がある。本実施形態によれば、正極性駆動における第１、第２抵抗回路の抵抗値と、負極性駆動における第１、第２抵抗回路の抵抗値が異なる。これにより、駆動極性に応じて適切なゲインを設定できるようになる。

また本実施形態では、第１演算増幅器がデータ線を正極性駆動するとき、第１電圧は、基準電圧より低い第１電源電圧に設定され、第２電圧は、基準電圧より高い第２電源電圧に設定されてもよい。第１演算増幅器がデータ線を負極性駆動するとき、第１電圧は第２電源電圧に設定され、第２電圧は第１電源電圧に設定されてもよい。

第１、第２バイナリー加重型Ｄ／Ａ変換回路は反転増幅回路である。正極性駆動において、第１Ｄ／Ａ変換回路の一端に、基準電圧より低い第１電源電圧が供給されることで、反転増幅により正極性のデータ電圧が出力される。また、第２Ｄ／Ａ変換回路の一端に、基準電圧より高い第２電源電圧が供給されることで、第２バイナリー加重型Ｄ／Ａ変換回路が負極性の電圧を出力し、その電圧が反転増幅されることで正極性のデータ電圧が出力される。同様に、負極性駆動において、第１Ｄ／Ａ変換回路の一端に第２電源電圧が供給され、第２Ｄ／Ａ変換回路の一端に第１電源電圧が供給されることで、負極性のデータ電圧が出力される。

また本実施形態では、表示ドライバーは、第１演算増幅器の出力をモニターするモニター回路と、モニター結果に基づくオフセット補正データと下位側ビットデータとを加算処理し、加算処理の結果を第２Ｄ／Ａ変換回路へ出力する処理回路と、を含んでもよい。オフセット補正データは、第１演算増幅器が出力するデータ電圧のオフセットを補正するデータであってもよい。

このようにすれば、加算処理の結果を第２Ｄ／Ａ変換回路がＤ／Ａ変換することで、データ電圧のオフセットを補正できる。また下位側ビットデータにオフセット補正データを加算することで、表示データ全体に加算する場合に比べて処理が簡素になる。

また本実施形態では、表示ドライバーは、第３演算増幅器と第２抵抗素子と第３Ｄ／Ａ変換回路と第３抵抗回路とを含んでもよい。第３演算増幅器は、第３非反転入力ノードに基準電圧が入力されてもよい。第２抵抗素子は、第３演算増幅器の第３出力ノードと、第２演算増幅器の第２反転入力ノードとの間に設けられてもよい。第３Ｄ／Ａ変換回路は、一端に第１電圧が入力され、他端が第３演算増幅器の第３反転入力ノードに接続される第３可変抵抗回路を、有してもよい。第３抵抗回路は、第３反転入力ノードと第３出力ノードとの間に設けられてもよい。第３可変抵抗回路の抵抗値は、第１演算増幅器が出力するデータ電圧のオフセットを補正するためのオフセット補正データに基づいて、設定されてもよい。

このようにすれば、第３演算増幅器と第３Ｄ／Ａ変換回路と第３抵抗回路が第３バイナリー加重型Ｄ／Ａ変換回路を構成する。そして、そして第２抵抗素子により、第２バイナリー加重型Ｄ／Ａ変換回路と第３バイナリー加重型Ｄ／Ａ変換回路が接続される。本実施形態では、第３可変抵抗回路の抵抗値がオフセット補正データに基づいて設定される。これにより、第３バイナリー加重型Ｄ／Ａ変換回路がオフセット補正データをＤ／Ａ変換し、そのＤ／Ａ変換結果が、第２バイナリー加重型Ｄ／Ａ変換回路の出力電圧に加算される。このようにして、データ電圧のオフセット補正が実現される。

また本実施形態では、表示ドライバーは、第１演算増幅器の出力をモニターするモニター回路と、モニター結果に基づくオフセット補正データを、第３Ｄ／Ａ変換回路へ出力する処理回路と、を含んでもよい。

このようにすれば、オフセット補正データを第３Ｄ／Ａ変換回路がＤ／Ａ変換することで、データ電圧のオフセットを補正できる。

また本実施形態では、表示ドライバーは、第３演算増幅器と第２抵抗素子と第３Ｄ／Ａ変換回路と第３抵抗回路とを含んでもよい。第３演算増幅器は、第３非反転入力ノードに基準電圧が入力されてもよい。第２抵抗素子は、第３演算増幅器の第３出力ノードと、第１反転入力ノードとの間に設けられてもよい。第３Ｄ／Ａ変換回路は、一端に第２電圧が入力され、他端が第３演算増幅器の第３反転入力ノードに接続される第３可変抵抗回路を、有してもよい。第３抵抗回路は、第３反転入力ノードと第３出力ノードとの間に設けられてもよい。第３可変抵抗回路の抵抗値は、第１演算増幅器が出力するデータ電圧のオフセットを補正するためのオフセット補正データに基づいて、設定されてもよい。

このようにすれば、第３演算増幅器と第３Ｄ／Ａ変換回路と第３抵抗回路が第３バイナリー加重型Ｄ／Ａ変換回路を構成する。そして、そして第２抵抗素子により、第１バイナリー加重型Ｄ／Ａ変換回路と第３バイナリー加重型Ｄ／Ａ変換回路が接続される。本実施形態では、第３可変抵抗回路の抵抗値がオフセット補正データに基づいて設定される。これにより、第３バイナリー加重型Ｄ／Ａ変換回路がオフセット補正データをＤ／Ａ変換し、そのＤ／Ａ変換結果が、第１バイナリー加重型Ｄ／Ａ変換回路が出力するデータ電圧に加算される。このようにして、データ電圧のオフセット補正が実現される。

また本実施形態では、表示ドライバーは、第１演算増幅器の出力をモニターするモニター回路と、モニター結果に基づくオフセット補正データを、第３Ｄ／Ａ変換回路へ出力する処理回路と、を含んでもよい。

このようにすれば、オフセット補正データを第３Ｄ／Ａ変換回路がＤ／Ａ変換することで、データ電圧のオフセットを補正できる。

また本実施形態の電気光学装置は、上記のいずれかに記載の表示ドライバーと、電気光学パネルと、を含む。

また本実施形態の電子機器は、上記のいずれかに記載の表示ドライバーを含む。

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また表示ドライバー、電気光学パネル、電気光学装置及び電子機器等の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０…処理回路、１１…キャリブレーション処理回路、６０…レジスター、７０…インターフェース回路、８０…モニター回路、８１…コンパレーター、１００…表示ドライバー、１８０…インターフェース回路、２００…電気光学パネル、３００…電子機器、３１０…処理装置、３２０…表示コントローラー、３３０…記憶部、３４０…通信部、３５０…電気光学装置、３６０…操作部、ＡＭ１〜ＡＭ３…演算増幅器、ＤＡＣ１〜ＤＡＣ３…Ｄ／Ａ変換回路、ＤＦ０〜ＤＦ５…オフセット補正データ、ＤＬ１〜ＤＬ８…データ線、ＤＰ０〜ＤＰ５…下位側ビットデータ、ＤＰ６〜ＤＰ１１…上位側ビットデータ、ＤＲＣ１〜ＤＲＣｎ…駆動回路、ＤＴ１〜ＤＴｎ…表示データ、ＰＯＬ…極性信号、ＰＸ…画素、ＲＦ１〜ＲＦ３…抵抗回路、ＲＩ１，ＲＩ２…抵抗素子、ＴＤ１〜ＴＤｎ…データ電圧出力端子、ＶＣ…基準電圧、ＶＤ１〜ＶＤｎ…データ電圧、ＶＳＨ，ＶＳＬ…電源電圧、Ｖｒｅｆ…比較電圧、ＸＰＯＬ…反転極性信号

Claims (10)

1. 第１非反転入力ノードに基準電圧が入力され、電気光学パネルのデータ線を駆動する第１演算増幅器と、
   一端に第１電圧が入力され、他端が前記第１演算増幅器の第１反転入力ノードに接続される第１可変抵抗回路を、有する第１Ｄ／Ａ変換回路と、
   前記第１反転入力ノードと、前記第１演算増幅器の第１出力ノードとの間に設けられる第１抵抗回路と、
   第２非反転入力ノードに前記基準電圧が入力される第２演算増幅器と、
   前記第２演算増幅器の第２出力ノードと、前記第１反転入力ノードとの間に設けられる抵抗素子と、
   一端に第２電圧が入力され、他端が前記第２演算増幅器の第２反転入力ノードに接続される第２可変抵抗回路を、有する第２Ｄ／Ａ変換回路と、
   前記第２反転入力ノードと、前記第２出力ノードとの間に設けられる第２抵抗回路と、
   を含み、
   前記第１可変抵抗回路の抵抗値は、
   表示データの上位側ビットデータに基づいて設定され、
   前記第２可変抵抗回路の抵抗値は、
   前記表示データの下位側ビットデータに基づいて設定されることを特徴とする表示ドライバー。
2. 請求項１に記載の表示ドライバーにおいて、
   前記第１演算増幅器が前記データ線を正極性駆動するとき、前記第１抵抗回路の抵抗値は第１抵抗値に設定され、前記第２抵抗回路の抵抗値は第２抵抗値に設定され、
   前記第１演算増幅器が前記データ線を負極性駆動するとき、前記第１抵抗回路の抵抗値は、前記第１抵抗値と異なる第３抵抗値に設定され、前記第２抵抗回路の抵抗値は、前記第２抵抗値と異なる第４抵抗値に設定されることを特徴とする表示ドライバー。
3. 請求項１又は２に記載の表示ドライバーにおいて、
   前記第１演算増幅器が前記データ線を正極性駆動するとき、前記第１電圧は、前記基準電圧より低い第１電源電圧に設定され、前記第２電圧は、前記基準電圧より高い第２電源電圧に設定され、
   前記第１演算増幅器が前記データ線を負極性駆動するとき、前記第１電圧は前記第２電源電圧に設定され、前記第２電圧は前記第１電源電圧に設定されることを特徴とする表示ドライバー。
4. 請求項１乃至３のいずれか一項に記載の表示ドライバーにおいて、
   前記第１演算増幅器の出力をモニターするモニター回路と、
   モニター結果に基づくオフセット補正データと前記下位側ビットデータとを加算処理し、前記加算処理の結果を前記第２Ｄ／Ａ変換回路へ出力する処理回路と、
   を含み、
   前記オフセット補正データは、前記第１演算増幅器が出力するデータ電圧のオフセットを補正するデータであることを特徴とする表示ドライバー。
5. 請求項１乃至３のいずれか一項に記載の表示ドライバーにおいて、
   第３非反転入力ノードに前記基準電圧が入力される第３演算増幅器と、
   前記第３演算増幅器の第３出力ノードと、前記第２演算増幅器の前記第２反転入力ノードとの間に設けられる第２抵抗素子と、
   一端に前記第１電圧が入力され、他端が前記第３演算増幅器の第３反転入力ノードに接続される第３可変抵抗回路を、有する第３Ｄ／Ａ変換回路と、
   前記第３反転入力ノードと前記第３出力ノードとの間に設けられる第３抵抗回路と、
   を含み、
   前記第３可変抵抗回路の抵抗値は、
   前記第１演算増幅器が出力するデータ電圧のオフセットを補正するためのオフセット補正データに基づいて、設定されることを特徴とする表示ドライバー。
6. 請求項５に記載の表示ドライバーにおいて、
   前記第１演算増幅器の出力をモニターするモニター回路と、
   モニター結果に基づく前記オフセット補正データを、前記第３Ｄ／Ａ変換回路へ出力する処理回路と、
   を含むことを特徴とする表示ドライバー。
7. 請求項１乃至３のいずれか一項に記載の表示ドライバーにおいて、
   第３非反転入力ノードに前記基準電圧が入力される第３演算増幅器と、
   前記第３演算増幅器の第３出力ノードと、前記第１反転入力ノードとの間に設けられる第２抵抗素子と、
   一端に前記第２電圧が入力され、他端が前記第３演算増幅器の第３反転入力ノードに接続される第３可変抵抗回路を、有する第３Ｄ／Ａ変換回路と、
   前記第３反転入力ノードと前記第３出力ノードとの間に設けられる第３抵抗回路と、
   を含み、
   前記第３可変抵抗回路の抵抗値は、
   前記第１演算増幅器が出力するデータ電圧のオフセットを補正するためのオフセット補正データに基づいて、設定されることを特徴とする表示ドライバー。
8. 請求項７に記載の表示ドライバーにおいて、
   前記第１演算増幅器の出力をモニターするモニター回路と、
   モニター結果に基づく前記オフセット補正データを、前記第３Ｄ／Ａ変換回路へ出力する処理回路と、
   を含むことを特徴とする表示ドライバー。
9. 請求項１乃至８のいずれか一項に記載の表示ドライバーと、
   前記電気光学パネルと、
   を含むことを特徴とする電気光学装置。
10. 請求項１乃至８のいずれか一項に記載の表示ドライバーを含むことを特徴とする電子機器。

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