KR102649350B1 - 보간 증폭기 및 이를 포함하는 소스 드라이버 - Google Patents

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Abstract

보간 증폭기 및 이를 포함하는 소스 드라이버가 개시된다. 본 개시의 실시예에 따른 소스 드라이버는, 수신되는 복수의 입력 전압을 기초로 보간 전압을 생성하고, 상기 보간 전압을 디스플레이 패널로 출력하는 보간 증폭기 및 제1 전압 및 상기 제1 전압과 레벨이 다른 제2 전압을 수신하고, 픽셀 데이터의 일부 하위 비트에 응답하여, 선택적으로 상기 제1 전압 및 상기 제2 전압 중 적어도 하나를 상기 복수의 입력 전압으로서 제공하는 입력 선택부를 포함하고, 상기 차동 증폭기는, 상기 복수의 입력 전압들 중 제1 입력 전압을 수신하는 제1 도전형의 제1 차동 입력 쌍, 상기 복수의 입력 전압들 중 제2 입력 전압을 수신하는 제2 도전형의 제2 차동 입력 쌍, 상기 복수의 입력 전압들 중 제3 입력 전압을 수신하는 제1 도전형의 제3 차동 입력 쌍, 및 상기 복수의 입력 전압들 중 제4 입력 전압을 수신하는 제2 도전형의 제4 차동 입력 쌍을 포함할 수 있다.

Description

보간 증폭기 및 이를 포함하는 소스 드라이버{Interpolation amplifier and source driver comprising thereof}
본 개시의 기술적 사상은 반도체 장치에 관한 것으로서, 특히 디스플레이 패널을 구동하는 소스 드라이버 및 소스 드라이버에 구비되는 보간 증폭기에 관한 것이다.
디스플레이 장치는 이미지를 표시하는 디스플레이 패널 및 디스플레이 패널을 구동하는 디스플레이 구동 회로를 포함한다. 디스플레이 구동 회로의 소스 드라이버는 복수의 감마 전압들 중 이미지 데이터의 디지털 값에 대응하는 감마 전압을 선택하고, 선택된 감마 전압을 디스플레이 패널의 소스 라인에 인가함으로써 디스플레이 패널을 구동할 수 있다. 최근에는 디스플레이 패널의 크기 및 해상도가 증가함에 따라, 이미지 데이터의 디지털 비트수가 증가하고 있다. 감마 전압을 선택하는 디코더 회로의 면적은 이미지 데이터의 증가된 비트 수에 기하급수적으로 비례하여 증가할 수 있다. 이에 따라, 회로 면적을 줄이기 위하여 증폭기 보간 스킴(amplifier interpolation scheme)이 개발되어 왔다. 이러한 보간 스킴에서는, 이미지 데이터의 상위 비트들에 의하여 대표 계조 전압들이 선택되고, 나머지 하위 비트들에 의하여 상기 선택된 대표 계조 전압들로부터 그 사이의 중간 값들이 생성된다.
본 개시의 기술적 사상이 해결하려는 과제는 회로 면적이 감소되고 출력 전압의 오프셋이 감소되는 보간 증폭기 및 이를 포함하는 소스 드라이버를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 개시의 일 실시예에 따른 소스 드라이버는, 수신되는 복수의 입력 전압을 기초로 보간 전압을 생성하고, 상기 보간 전압을 디스플레이 패널로 출력하는 보간 증폭기, 및 제1 전압 및 상기 제1 전압과 레벨이 다른 제2 전압을 수신하고, 픽셀 데이터의 일부 하위 비트에 응답하여, 선택적으로 상기 제1 전압 및 상기 제2 전압 중 적어도 하나를 상기 복수의 입력 전압으로서 제공하는 입력 선택부를 포함하고, 상기 차동 증폭기는 상기 복수의 입력 전압들 중 제1 입력 전압을 수신하는 제1 도전형의 제1 차동 입력 쌍, 상기 복수의 입력 전압들 중 제2 입력 전압을 수신하는 제2 도전형의 제2 차동 입력 쌍, 상기 복수의 입력 전압들 중 제3 입력 전압을 수신하는 제1 도전형의 제3 차동 입력 쌍 및 상기 복수의 입력 전압들 중 제4 입력 전압을 수신하는 제2 도전형의 제4 차동 입력 쌍을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 개시의 일 실시예에 따른 소스 드라이버는 감마 전압들을 수신하고, N비트의((N은 4 이상의 정수) 픽셀 데이터의 적어도 일부의 상위 비트에 응답하여, 상기 감마 전압들 중 레벨이 인접한 두 전압을 제1 전압 및 제2 전압으로서 출력하는 디코더, 상기 픽셀 데이터의 일부 하위 비트에 응답하여, 상기 제1 전압 및 상기 제2 전압을 선택적으로 중복 분배하고, 분배된 전압들을 출력하는 입력 선택부 및 각각이 제1 도전형 차동 입력 쌍 및 제2 도전형 차동 입력 쌍을 포함하는 레일-투-레일 구조를 갖는 복수의 입력 회로를 포함하고, 상기 복수의 입력 회로 중 적어도 하나의 입력 회로의 상기 제1 도전형 차동 입력 쌍 및 상기 제2 도전형 차동 입력쌍은 상기 입력 선택부로부터 출력되는 상기 분배된 전압들 중 서로 다른 전압을 수신하는 보간 증폭기를 포함할 수 있다.
본 개시의 기술적 사상에 따른 보간 증폭기 및 이를 포함하는 소스 드라이버에 따르면, 보간 증폭기의 제1 도전형 차동 입력 쌍과 제2 도전형 차동 입력 쌍에 서로 다른 입력 신호를 제공함으로써, 보간 증폭기의 면적을 감소시킬 수 있다.
도 1은 본 개시의 실시예에 따른 소스 드라이버를 개략적으로 나타내는 블록도이다.
도 2는 본 개시의 실시예에 따른 보간 증폭기의 입력단을 나타내는 회로도이다.
도 3은 본 개시의 실시예에 따른 보간 증폭기의 부하단 및 출력단을 나타내는 회로도이다.
도 4는 본 개시의 실시예에 따른 보간 구동 회로의 일 예를 나타내는 블록도이다.
도 5는 도 4의 보간 증폭기의 입력 단을 나타내는 회로도이다.
도 6은 본 개시의 일 실시예에 따른 픽셀 데이터에 대응하는 입력 전압들의 관계를 나타내는 테이블이다.
도 7은 본 개시의 일 실시예에 따른 픽셀 데이터에 대응하는 입력 전압들의 관계를 나타내는 테이블이다.
도 8은 본 개시의 실시예에 따른 보간 구동 회로의 일 예를 나타내는 블록도이다.
도 9는 도 8의 보간 증폭기의 입력단을 나타내는 회로도이다.
도 10은 도 8의 보간 구동 회로에서, 픽셀 데이터에 대응하는 입력 전압들의 관계를 나타내는 테이블이다.
도 11은 본 개시의 실시예에 따른 소스 드라이버를 나타내는 블록도이다.
도 12는 픽셀 데이터의 계조에 따른 계조 전압들을 나타내는 그래프이다.
도 13은 도 11의 소스 드라이버에서 픽셀 데이터 및 극성 신호에 따른 입력 전압들의 대응 관계를 나타내는 테이블이다.
도 14는 본 개시의 실시예에 따른 보간 증폭기에서, 극성 신호에 따른 입력 회로에 인가되는 입력 전압을 예시적으로 나타내는 도면이다.
도 15는 본 개시의 실시예에 따른 소스 드라이버를 나타내는 블록도이다.
도 16은 본 개시의 실시예에 따른 디스플레이 장치를 나타내는 블록도이다.
도 17는 소스 드라이버가 복수의 구동 칩으로 형성되는 것을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예들을 설명하기로 한다.
도 1은 본 개시의 실시예에 따른 소스 드라이버를 개략적으로 나타내는 블록도이다. 도 1의 소스 드라이버(100)에는 N비트의(N은 4이상의 정수) 픽셀 데이터(D[N-1:0])의 하위 K비트를(K는 2 이상, N 미만의 정수) 기초로, K비트 보간 스킴이 적용될 수 있다.
도 1을 참조하면, 소스 드라이버(100)는 디지털-아날로그 변환기(120) 및 보간 구동 회로(110)를 포함할 수 있다. 보간 구동 회로(110)는 보간 증폭기(111) 및 입력 선택기(112)를 포함할 수 있다. 도 1에는 하나의 소스 라인 출력을 위한 회로(예컨대, 채널 구동 유닛이라고 함)가 도시되었으나, 다수의 소스 라인들을 구동하기 위하여 소스 드라이버(100)는 복수의 채널 구동 유닛을 구비할 수 있으며, 이는 본 기술분야의 통상의 기술자에게 자명하다.
디지털-아날로그 변환기(120)는 복수의 감마 전압들(VGs) 및 N비트(예를 들어, N은 6, 8 및 10)의 픽셀 데이터(D[N-1:0])를 수신하고, 픽셀 데이터(D[N-1:0])에 응답하여, 복수의 감마 전압들(VGs) 중 두 개의 전압을 선택할 수 있다. 디지털-아날로그 변환기(120)는 선택된 두 개의 전압을 제1 전압(VL) 및 제2 전압(VH)으로서 출력할 수 있다. 디지털-아날로그 변환기(120)는 N-K비트 디코더일 수 있다.
실시예에 있어서, 디지털-아날로그 변환기(120)는 2(N-K)개의 감마 전압들(VGs)을 수신하고, 픽셀 데이터(D[N-1:0])의 상위 N-K 비트에 응답하여 제1 전압(VL) 및 제2 전압(VH)을 선택할 수 있다. 그러나, 이에 제한되는 것은 아니며, 디지털-아날로그 변환기(120)는 2N개 또는 그 이하의 개수의 감마 전압들(VGs)을 수신할 수 있다.
제1 전압(VL) 및 제2 전압(VH)은 복수의 감마 전압들(VGs) 중 레벨이 인접한 전압들일 수 있으며, 제2 전압(VH)의 레벨이 제1 전압(VL)의 레벨보다 높을 수 있다. 그러나, 이에 제한되는 것은 아니며, 제1 전압(VL)의 레벨이 제2 전압(VH)의 레벨보다 높을 수 있다.
보간 구동 회로(110)는 N비트의 픽셀 데이터(D[N-1:0])의 하위 K비트를 기초로, 제1 전압(VL) 및 제2 전압(VH)의 보간 전압을 생성하고 출력할 수 있다. 예컨대, 보간 구동 회로(110)는 제1 전압(VL) 및 제2 전압(VH)을 기초로 2K개의 보간 전압을 출력할 수 있다. 실시예에 있어서, 보간 전압들 중 하나의 전압은 제1 전압(VL)일 수 있다. 보간 구동 회로(110)의 보간 전압, 즉 출력 전압(VOUT)은 출력 패드(PAD)를 통해 디스플레이 패널의 소스 라인(Yx)으로 출력될 수 있다. 출력 전압(VOUT)은 N비트의 픽셀 데이터(D[N-1:0])가 나타내느 계조에 해당하는 계조 전압일 수 있다.
입력 선택기(112)는 N비트의 픽셀 데이터(D[N-1:0])의 하위 K비트(D[K-1:0])의 논리 조합에 따라 제1 전압(VL) 및 제2 전압(VH)을 선택적으로 중복 분배하여 M개의(M은 3이상, 2K 이하의 정수) 분배된 전압들(distributed voltages)을 출력할 수 있다. 이에 따라, 분배된 전압들은 제1 전압(VL) 및 제2 전압(VH) 중 하나일 수 있다. 입력 선택기(112)는 2 to M 인코더로서 구현될 수 있다.
입력 선택기(112)는 분배된 전압들(distributed voltages)을 보간 증폭기(111)에 입력 전압들로서 제공할 수 있다. 실시예에 있어서, 입력 선택기(112)는 2K개의 분배된 전압들을 출력할 수 있다. 다른 실시예에 있어서, 입력 선택기(112)는 2K개 이하의 분배된 전압들을 출력할 수 있다.
보간 증폭기(111)는 입력 선택기(112)로부터 출력되는 분배된 전압들을 입력 전압들로서 수신하고, 입력 전압들을 보간하여 2K개의 출력 전압(VOUT)을 생성할 수 있다. 출력 전압(VOUT)은 보간 전압이라고 지칭될 수 있다. 2K개의 출력 전압(VOUT)은 제1 전압(VL) 및 제1 전압(VL)과 제2 전압(VH) 사이의 전압들을 포함할 수 있다.
보간 증폭기(111)는 복수개의 비반전 입력 단자(+)를 가질 수 있으며, 상기 복수개의 비반전 입력 단자(+)를 통해 상기 입력 선택기(112)로부터 출력되는 분배된 전압들이 복수개의 입력 전압으로서 인가될 수 있다. 보간 증폭기(111)의 반전 입력 단자(-)는 출력 단자와 연결되어, 보간 증폭기(111)는 버퍼로서 동작할 수 있다.
보간 증폭기(111)는 레일-투-레일 구조를 갖는 m개의(m은 2K/2) 입력 회로들(IS1~ISm)을 포함하는 입력 단(Input stage)를 포함할 수 있다. 레일-투-레일 구조의 입력 회로들(IS1~ISm)은 각각 제1 도전형 트랜지스터를 포함하는 제1 도전형의 차동 입력 쌍 및 제2 도전형 트랜지스터를 포함하는 제2 도전형의 차동 입력 쌍을 포함할 수 있다. 제1 도전형의 차동 입력 쌍 및 제2 도전형의 차동 입력 쌍의 입력은 분리되어 있으며, 서로 다른 입력 전압이 제공될 수 있다.
제1 도전형 트랜지스터 및 제2 도전형 트랜지스터는 각각 NMOS 트랜지스터 및 PMOS 트랜지스터일 수 있다. 또는 제1 도전형 트랜지스터 및 제2 도전형 트랜지스터는 각각 PMOS 트랜지스터(P type Metal-Oxide-Semiconductor Field Effect Transistor)및 NMOS 트랜지스터(N type Metal-Oxide-Semiconductor Field Effect Transistor)일 수 있다. 이하, 설명의 편의를 위하여, 제1 도전형 트랜지스터 및 제2 도전형 트랜지스터는 각각 NMOS 트랜지스터 및 PMOS 트랜지스터라고 가정하기로 한다.
보간 증폭기(111)는 2K개의 차동 입력 쌍들을 포함할 수 있으며, 상기 차동 입력 쌍들에 제공되는 입력 전압들을 기초로 2K개의 출력 전압(VOUT)을 생성할 수 있다. 전술한 바와 같이 입력 전압들은 각각 제1 전압(VL) 및 제2 전압(VH) 중 하나일 수 있다. 따라서, 보간 증폭기(111)는 제1 전압(VL) 및 제2 전압(VH)에 대한 보간 전압을 출력할 수 있다.
입력 회로들(IS1~ISm) 중 적어도 하나의 입력 회로의 제1 도전형의 차동 입력 쌍 및 제2 도전형의 차동 입력 쌍에는 서로 다른 입력 전압들이 제공될 수 있다. 예컨대, 제1 도전형의 차동 입력 쌍에는 제1 전압(VL)이 제공되고, 제2 도전형의 차동 입력 쌍에는 제2 전압(VH)이 제공될 수 있다. 보간 증폭기(111) 및 보간 증폭기(111)의 동작에 대해서는 도 2 내지 도 14를 참조하여 보다 상세하게 후술하기로 한다.
예를 들어, 소스 드라이버(100)가 10비트의 픽셀 데이터를 수신하고, 픽셀 데이터의 하위 3비트를 기초로 보간 스킴을 적용하여, 210개의 계조 전압을 생성하는 경우를 가정하여 설명하기로 한다. 디지털-아날로그 변환기(120)는 픽셀 데이터의 상위 3 비트를 기초로 27개의 감마 전압들(VGs) 중 두 개의 전압을 선택하고, 선택된 전압을 제1 전압(VL) 및 제2 전압(VH)으로서 출력할 수 있다. 입력 선택기(112)는 픽셀 데이터의 상위 3 비트의 논리 조합에 따라 각각이 제1 전압(VL) 및 제2 전압(VH) 중 하나로 구성되는 최대 8개의 분배 전압을 출력할 수 있다. 보간 증폭기(111)는 레일-투-레일 구조의 4개의 입력 회로를 구비할 수 있으며, 이에 따라 8개의 차동 입력 쌍을 구비할 수 있다. 8개의 차동 입력 쌍에 인가되는 입력 전압은 같거나 상이할 수 있으며, 이에 따라, 보간 증폭기(111)는 8개의 보간 전압 중 하나를 출력 전압(VOUT)으로서 출력할 수 있다.
본 개시의 실시예에 따른 드라이버(100)는 보간 스킴을 적용함으로써, 디지털-아날로그 변환기(120)의 회로 면적을 감소시킬 수 있다. 한편, 보간 스킴을 적용함에 있어, 보간 스킴의 비트 수가 증가 하는 경우, 일반적인 보간 증폭기는 입력 단의 입력 회로가 증가하여야 하고, 이에 따라 일반적인 보간 증폭기의 면적이 크게 증가할 수 있다. 그러나, 본 개시의 실시예에 따른 보간 증폭기(111)는 레일-투-레일 구조의 입력 회로의 제1 도전형의 차동 입력 쌍 및 제2 도전형의 차동 입력 쌍의 입력을 분리하고, 서로 다른 입력 전압이 제공될 수 있게 함으로써, 레일-투-레일 구조의 입력 회로의 수를 줄일 수 있으며, 보간 증폭기(111)의 면적을 감소시킬 수 있다.
도 2 및 도 3은 본 개시의 실시예에 따른 보간 증폭기를 나타내는 회로도이다. 도 2는 본 개시의 실시예에 따른 보간 증폭기의 입력단을 나타내는 회로도이고, 도 3은 본 개시의 실시예에 따른 보간 증폭기의 부하단 및 출력단의 일 예를 나타내는 회로도이다.
우선, 도 2를 참조하면, 보간 증폭기(111)는 입력단(10), 부하단(20) 및 출력단(30)을 구비할 수 있다. 실시예에 있어서, 부하단(20)은 생략될 수 있다.
입력단(10)은 외부로부터 수신되는 입력 전압들(Vin1~VinM) 및 출력 전압(VOUT)을 수신하고, 입력 전압들(Vin1~VinM)과 출력 전압(VOUT)의 차이를 결정할 수 있다. 입력단(10)은 입력 전압들(Vin1~VinM)과 출력 전압(VOUT)의 차이에 따른 부하 전류들(ILU, ILUB, ILD, ILDB)을 부하단(20)으로부터 제공받을 수 있다.
입력단(10)은 복수의 입력 회로(11~1m)를 포함할 수 있다. 도 2에서, 입력단(10)은 세 개 이상의 입력 회로(11~1m)를 포함하는 것으로 도시되었으나, 이에 제한되는 것은 아니며, 입력단(10)은 두 개의 입력 회로를 포함할 수도 있다.
복수의 입력 회로(11~1m) 각각은 레일-투-레일 구조를 갖는다. 예시적으로, 제1 입력 회로(11)는 제1 도전형의 차동 입력 쌍(NDI1) 및 제2 도전형의 차동 입력 쌍(PDI1), 및 상기 차동 입력 쌍들(NDI1 및 PDI1)에 바이어스 전류를 제공하는 제1 전류 소스(MNB1) 및 제2 전류 소스(MPB1)를 포함할 수 있다.
제1 전류 소스(MNB1) 및 제2 전류 소스(MPB1)는 각각 제1 바이어스 전압(VB11) 및 제2 바이어스 전압(VB12)을 기초로 바이어스 전류를 생성할 수 있다. 바이어스 전류에 따라 보간 증폭기(111)의 슬루 레이트가 조절될 수 있다.
제1 도전형의 차동 입력 쌍(NDI1)은 제1 및 제2 NMOS 트랜지스터(MN11, MN12)를 포함하고, 제2 도전형의 차동 입력 쌍(PDI1)은 제1 및 제2 PMOS 트랜지스터(MP11, MP12)를 포함할 수 있다. 제1 도전형의 차동 입력 쌍(NDI1) 및 제2 도전형의 차동 입력 쌍(PDI1)은 각각 입력 전압들(Vin1~VinM) 중 하나를 수신할 수 있다. 예컨대 제1 도전형의 차동 입력 쌍(NDI1)의 제1 NMOS 트랜지스터(MN11)는 제1 입력 전압(Vin1)을 수신할 수 있다. 제2 도전형의 차동 입력 쌍(PDI1)의 제1 PMOS 트랜지스터(MP11)는 제2 입력 전압(Vin2)을 수신할 수 있다.
제1 도전형의 차동 입력 쌍(NDI1)의 제2 NMOS 트랜지스터(MN12) 및 제2 도전형의 차동 입력 쌍(PDI1)의 제2 PMOS 트랜지스터(MP12)는 보간 증폭기(111)의 출력 전압(VOUT)을 수신할 수 있다.
제2 입력 회로(11)의 제1 도전형의 차동 입력 쌍(NDI2) 및 제2 도전형의 차동 입력 쌍(PDI2)은 제3 입력 전압(Vin3) 및 제4 입력 전압(Vin4)을 각각 수신할 수 있으며, 제m 입력 회로(11)의 제1 도전형의 차동 입력 쌍(NDIm) 및 제2 도전형의 차동 입력 쌍(PDIm)은 제M-1 입력 전압(VinM-1) 및 제M 입력 전압(VinM)을 각각 수신할 수 있다. 이때, M은 m보다 크고 2*m 이하일 수 있다. 다른 입력 회로들(12~1m)의 구조 및 동작은 제1 입력 회로(11)의 구조 및 동작과 유사하므로 중복되는 설명은 생략하기로 한다.
한편, 복수의 입력 회로들(11~1m)의 제1 전류 소스들(MNB1~MNBm)이 제공하는 바이어스 전류는 동일하며, 제2 전류 소스들(MPB1~MPBm)이 제공하는 바이어스 전류는 동일할 수 있다. 부하단(20)으로부터 수신되는 부하 전류(ILU, ILUB)는 복수의 입력 회로들(11~1m)의 제1 전류 소스들(MNB1~MNBm)로부터 제공되는 바이어스 전류들의 합과 같고, 부하단(20)으로 출력되는 부하 전류(ILD, ILDB)는 복수의 입력 회로들(11~1m)의 제2 전류 소스들(MPB1~MPBm)이 제공하는 바이어스 전류들의 합과 같을 수 있다.
한편, 본 개시의 실시예에 따르면, 복수의 입력 회로들(11~1m) 중 적어도 하나의 입력 회로의 제1 도전형의 차동 입력 쌍 및 제2 도전형의 차동 입력 쌍은 입력이 분리되고, 서로 다른 입력 전압을 수신할 수 있다. 예컨대, 복수의 입력 회로들(11~1m) 중 제1 입력 회로(11)의 제1 도전형의 차동 입력 쌍(NDI1) 및 제2 도전형의 차동 입력 쌍(PDI1)은 도시된 바와 같이 서로 다른 입력 전압, 예컨대 제1 입력 전압(Vin1) 및 제2 입력 전압(Vin2)을 수신할 수 있다.
도 2에서, 제2 입력 회로(12) 내지 제m 입력 회로(1m)의 제1 도전형의 차동 입력 쌍들(NDI2~NDIm) 및 제2 도전형의 차동 입력 쌍들(PDI2~PDIm) 또한 서로 다른 입력 전압을 수신하는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 다른 실시예에 있어서, 제2 입력 회로(12) 내지 제m 입력 회로(1m) 중 적어도 하나의 입력 회로의 제1 도전형의 차동 입력 쌍 및 제2 도전형의 차동 입력 쌍은 동일한 입력 전압을 수신할 수도 있다.
도 3을 참조하면, 예컨대 입력 전압들(Vin1~VinM)과 출력 전압(VOUT)의 차이에 대응하는 부하 전류들(ILU, ILUB, ILD, ILDB)을 발생하고, 이를 입력단(10)에 제공할 수 있다. 이로써, 부하단(20)은 입력단(10)으로부터 출력되는 신호들을 수신하여 증폭할 수 있다. 부하단(20)은 폴디드 캐스코드 구조로 구현될 수 있으며, 전류 미러링 등의 동작을 수행할 수 있다. 부하단(20)에 흐르는 전류(I1, I2, I3 및 I4)는 복수의 바이어스 전압들(VB21, VB22, VB31, V32, VB33, VB34)에 의해 제어될 수 있다.
출력단(OS)은 중간단(MS)으로부터 출력되는 신호들에 기초하여 출력 단자를 통해 출력 전압(VOUT)을 출력할 수 있다. 출력 전압(VOUT)의 전압 안정화를 위하여 캐패시터 C1 및 C2가 부하단(20)과 출력 단자 사이에 연결될 수 있다.
도 3을 참조하여, 부하단(20) 및 출력단(30)을 예시적으로 설명하였다. 그러나, 이에 제한되는 것은 아니며, 부하단(20) 및 출력단(30)의 회로는 다양하게 변형될 수 있다.
도 4는 본 개시의 실시예에 따른 보간 구동 회로의 일 예를 나타내는 블록도이고, 도 5는 도 4의 보간 증폭기의 입력 단을 나타내는 회로도이며, 도 6은 도 4의 보간 구동 회로에서, 픽셀 데이터에 대응하는 입력 전압들의 관계를 나타내는 테이블이다. 도 4는 도 1의 보간 구동 회로의 예시적인 실시예이며, 도 1을 참조하여 설명한 내용은 본 실시예에 적용될 수 있다.
도 4를 참조하면, 보간 구동 회로(110a)는 픽셀 데이터의 하위 3개의 비트(D[2:0])를 기초로, 출력 전압(VOUT)을 생성할 수 있다. 예컨대, 보간 구동 회로(110a)는 23개, 즉 8개의 출력 전압(VOUT)을 생성할 수 있다. 보간 구동 회로(110a)는 픽셀 데이터의 하위 3개의 비트(D[2:0]) 값에 따라 8개의 출력 전압(VOUT) 중 하나를 생성할 수 있다.
입력 선택기(112a)는 2 to 8 인코더로 구현될 수 있으며, 두 개의 전압을 수신하고, 이를 기초로 8개의 전압을 출력할 수 있다. 입력 선택기(112a)는 디지털-아날로그 변환기(도 1의 120)로부터 제공되는 제1 전압(VL) 및 제2 전압(VH)을 픽셀 데이터의 하위 3개의 비트(D[2:0])를 기초로 선택적으로 중복 분배하여 8개의 전압을 출력할 수 있다. 출력되는 8개의 전압들은 보간 증폭기(111a)의 제1 내지 제8 입력 전압(Vin1~Vin8)으로서 제공될 수 있다.
도 5를 참조하면, 보간 증폭기(111a)는 4 개의 입력 회로들(11, 12, 13, 14)을 포함할 수 있으며, 입력 회로들(11, 12, 13, 14) 각각은 레일-투-레일 구조를 가지며, 제1 도전형의 차동 입력 쌍들(NDI1~NDI4) 및 제2 도전형의 차동 입력 쌍들(PDI1~PDI4)을 포함할 수 있다. 제1 도전형의 차동 입력 쌍들(NDI1~NDI4) 및 제2 도전형의 차동 입력 쌍들(PDI1~PDI4)은 제1 내지 제8 입력 전압(Vin1~Vin8)들 중 하나를 각각 수신할 수 있다.
한편, 픽셀 데이터의 하위 3개의 비트(D[2:0])의 값에 따라 보간 증폭기(111a)에 수신되는 제1 내지 제8 입력 전압(Vin1~Vin8) 및 보간 증폭기(111a)로부터 출력되는 출력 전압(VOUT)이 달라질 수 있다.
도 6의 테이블 1을 참조하면, 픽셀 데이터의 하위 3개의 비트(D[2:0])의 값에 따라 제1 내지 제8 입력 전압(Vin1~Vin8) 및 출력 전압(VOUT)이 결정될 수 있다. 제1 내지 제8 입력 전압(Vin1~Vin8)은 각각 제1 전압(VL) 및 제2 전압(VH) 중 하나일 수 있으며, 제2 전압(VH)의 레벨이 제1 전압(VL)의 레벨보다 높을 수 있다. 제1 내지 제8 입력 전압(Vin1~Vin8)은 제1 도전형의 차동 입력 쌍들(도 5의 NDI1~NDI4)의 제1 NMOS 트랜지스터들(MN11~MN41) 및 제2 도전형의 차동 입력 쌍들(도 5의 PDI1~PDI4)의 제1 PMOS 트랜지스터들(MP11~MP41)에 각각 제공될 수 있다.
픽셀 데이터의 하위 3개의 비트(D[2:0]) 값이 '000'일 때는 제1 전압(VL)이 제1 내지 제8 입력 전압(Vin1~Vin8)으로서 제공될 수 있다. 이에 따라 출력 전압(VOUT)은 제1 전압(VL)에 대응할 수 있다.
픽셀 데이터의 하위 3개의 비트(D[2:0])의 값이 '001'일 때는 하나의 제2 전압(VH)이 제1 내지 제8 입력 전압(Vin1~Vin8) 중 하나의 입력 전압으로서 제공되고, 7개의 제1 전압(VL)이 나머지 입력 전압으로서 제공될 수 있다. 이에 따라 출력 전압(VOUT)은 제1 전압(VL)의 7/8배와 제2 전압(VH)의 1/8배의 합에 대응할 수 있다.
이와 같이, 픽셀 데이터의 하위 3개의 비트(D[2:0])의 값이 증가할수록 제1 내지 제8 입력 전압(Vin1~Vin8)으로서 제공되는 제2 전압(VH)의 수가 증가할 수 있으며, 출력 전압(VOUT)의 레벨이 증가할 수 있다.
한편, 픽셀 데이터의 최하위 비트(D[0])가 '0'인 경우, 다시 말해 픽셀 데이터가 짝수번째 계조를 나타내는 경우, 짝수개의 제1 전압(VL1) 및 제2 전압(VH2)이 제1 내지 제8 입력 전압(Vin1~Vin8)으로서 제공될 수 있으며, 동일한 입력 회로의 제1 도전형 차동 입력 쌍 및 제2 도전형 차동 입력 쌍은 서로 같은 전압을 수신할 수 있다. 예컨대, 제1 입력 회로(11)의 제1 NMOS 트랜지스터(MN11) 및 제1 PMOS 트랜지스터(PN11)에는 제1 전압(VL) 또는 제2 전압(VH)이 인가될 수 있다.
픽셀 데이터의 최하위 비트(D[0])가 '1'인 경우, 다시 말해 픽셀 데이터가 홀수번째 계조를 나타내는 경우, 홀수개의 제1 전압(VL1) 및 제2 전압(VH2)이 제1 내지 제8 입력 전압(Vin1~Vin8)으로서 제공될 수 있으며, 동일한 입력 회로의 제1 도전형 차동 입력 쌍 및 제2 도전형 차동 입력 쌍은 서로 다른 전압을 수신할 수 있다. 예컨대, 제1 입력 회로(11)의 제1 NMOS 트랜지스터(MN11)에는 제2 전압(VH)이 인가되고, 제1 PMOS 트랜지스터(PN11)에는 제1 전압(VL)이 인가될 수 있다. 이러한 경우, NMOS 트랜지스터와 PMOS 트랜지스터의 미스 매치에 의하여 출력 전압(VOUT)에 오프셋이 발생할 수 있다.
본 개시의 실시예에 따른 보간 구동 회로(110a)는 픽셀 데이터가 홀수번째 계조를 나타내는 경우, 픽셀 데이터의 하위 3개의 비트(D[2:0])의 값이, 하위 3개의 비트(D[2:0])가 나타낼 수 있는 값들 중 중간값 이하이면, 제2 전압(VH)을 제1 입력 전압(Vin1)으로서 제공하고, 픽셀 데이터의 하위 3개의 비트(D[2:0])의 값이 중간값보다 크면, 2 전압(VH)을 제2 입력 전압(Vin2)으로서 제공할 수 있다. 이로써, 픽셀 데이터의 하위 3개의 비트(D[2:0])의 값이 중간값보다 이하이면 제2 전압(VH)이 NMOS 트랜지스터에 제공되고, 픽셀 데이터의 하위 3개의 비트(D[2:0])의 값이 중간값보다 크면, 제1 전압(VL)이 NMOS 트랜지스터에 제공될 수 있다. 도 6에서, 픽셀 데이터의 하위 3개의 비트(D[2:0])의 값이 '001', 011'일 때 제2 전압(VH)이 제1 입력 회로(11)의 제1 NMOS 트랜지스터(MN11)에 제공되고, 픽셀 데이터의 하위 3개의 비트(D[2:0])의 값이 '101', '111'일 때 제1 입력 회로(11)의 제1 NMOS 트랜지스터(MN11)에 제공될 수 있다. 이와 같이, 픽셀 데이터의 하위 비트의 값에 따라 출력 전압(VOUT)이 제2 전압(VH)에 근접한지 또는 제1 전압(VL)에 근접한지를 판단하고, 이에 따라 NMOS 트랜지스터에 제공되는 전압을 변경함으로써, 출력 전압(VOUT)의 오프셋을 최소화할 수 있다.
도 6을 참조하여 픽셀 데이터에 따른 입력 전압들의 대응 관계를 설명하였으나, 본 개시의 기술적 사상은 이에 제한되는 것은 아니다. 픽셀 데이터에 따른 입력 전압들의 대응 관계를 변형될 수 있다. 일 예로서, 도 7을 참조하여 설명하기로 한다.
도 7은 본 개시의 일 실시예에 따른 픽셀 데이터에 대응하는 입력 전압들의 관계를 나타내는 테이블이다.
도 7의 테이블 2를 참조하면, 픽셀 데이터의 하위 비트가 나타내는 값이 중간값 이하일 때, 예컨대 픽셀 데이터의 하위 3 비트(D[2:0])가 '000'내지 '100'일 때는 제2 전압(VH)이 홀수번째 입력 전압(Vin1, Vin3, Vin5, Vin7)에 제공됨으로써, 제2 전압(VH)이 NMOS 트랜지스터들(MN11, MN21, MN31)에 인가될 수 있다. 또한 픽셀 데이터의 하위 비트가 나타내는 값이 중간값 보다 클 때, 예컨대 픽셀 데이터의 하위 3 비트(D[2:0])가 '101'내지 '111'일 때는 제1 전압(VL)이 홀수번째 입력 전압(Vin1, Vin3, Vin5, Vin7)으로서 제공됨으로써, 제1 전압(VL)이 NMOS 트랜지스터들(MN11, MN21, MN31)에 인가될 수 있다.
도 8은 본 개시의 실시예에 따른 보간 구동 회로의 일 예를 나타내는 블록도이고, 도 9는 도 8의 보간 증폭기의 입력단을 나타내는 회로도이며, 도 10은 도 8의 보간 구동 회로에서, 픽셀 데이터에 대응하는 입력 전압들의 관계를 나타내는 테이블이다. 도 9는 도 1의 보간 구동 회로의 예시적인 실시예이며, 도 1을 참조하여 설명한 내용은 본 실시예에 적용될 수 있다.
도 8의 보간 구동 회로(110b)는 픽셀 데이터의 하위 3개의 비트(D[2:0])를 기초로, 8개의 보간 전압을 생성할 수 있다. 보간 구동 회로(110b)는 픽셀 데이터의 하위 3개의 비트(D[2:0]) 값에 따라 8개의 보간 전압 중 하나를 출력 전압(VOUT)으로서 출력할 수 있다.
입력 선택기(112b)는 2 to 4 인코더로 구현될 수 있으며, 두 개의 전압을 수신하고, 이를 기초로 4개의 전압을 출력할 수 있다. 입력 선택기(112b)는 디지털-아날로그 변환기(도 1의 120)로부터 제공되는 제1 전압(VL) 및 제2 전압(VH)을 픽셀 데이터의 하위 3개의 비트(D[2:0])를 기초로 선택적으로 중복 분배하여 4개의 전압을 출력할 수 있다. 출력되는 4개의 전압들은 보간 증폭기(111b)의 제1 내지 제4입력 전압(Vin1~Vin4)으로서 제공될 수 있다.
도 9를 참조하면, 보간 증폭기(111b)의 구조는 도 5의 보간 증폭기(111a)의 구조와 유사하다. 다만, 도 9에서, 제1 입력 회로(11)의 제1 도전형의 차동 입력 쌍(NDI1) 및 제2 도전형의 차동 입력 쌍(PDI1)은 입력이 분리되어 서로 다른 입력 전압, 예컨대 제1 입력 전압(Vin1) 및 제2 입력 전압(Vin2)을 수신하는 반면, 다른 입력 회로들(12, 13, 14)의 제1 도전형의 차동 입력 쌍 및 제2 도전형의 차동 입력 쌍은 입력이 연결되어 같은 입력 전압을 수신할 수 있다. 예컨대 제2 입력 회로(12) 및 제3 입력 회로(13)의 제1 도전형의 차동 입력 쌍(NDI2, NDI3) 및 제2 도전형 차동 입력 쌍(PDI2, PDI3)은 제3 입력 전압(Vin3)을 수신하고, 제4 입력 회로(14)의 제1 도전형 차동 입력 쌍(NDI4) 및 제2 도전형 차동 입력 쌍(PDI4)은 제4 입력 전압(Vin4)을 수신할 수 있다.
도 9에서 제2 입력 회로(12) 및 제3 입력 회로(13)는 같은 입력 전압, 예컨대 제3 입력 전압(Vin)을 수신하는 것으로 도시되었으나, 이에 제한되는 것은 아니며, 제2 입력 회로(12) 및 제3 입력 회로(13)는 서로 다른 입력 전압을 수신할 수도 있다.
예를 들어, 입력 선택기(도8의 112b)는 2 to 5 인코더로 구현될 수 있으며, 두 개의 전압을 수신하고, 이를 기초로 5개의 전압을 보간 증폭기(111b)의 제1 내지 제5 입력 전압(Vin1~Vin5)으로서 제공하고, 제2 입력 회로(12), 제3 입력 회로(13) 및 제4 입력 회로(14)는 제3 입력 전압(Vin3), 제4 입력 전압(Vin4)및 제5 입력 전압(Vin5)을 각각 수신할 수 있다.
도 10의 테이블 3을 참조하면, 픽셀 데이터의 하위 3 비트(D[2:0]) 값이 홀수번째 계조를 나타낼 때, 제1 입력 회로(도 9의 11)의 제1 NMOS 트랜지스터(MN11) 및 제2 PMOS 트래지스터 (MP11)에는 서로 다른 전압이 제공될 수 있다.
도 10에서, 제2 입력 회로(12) 및 제3 입력 회로(13)의 입력이 연결되고, 제3 입력 전압(Vin3)을 수신하는 바, 픽셀 데이터의 하위 3 비트(D[2:0]) 값에 따른, 제2 입력 회로(12) 및 제3 입력 회로(13)의 제1 NMOS 트랜지스터(MN21, MN31) 및 제1 PMOS 트랜지스터(MP21, MP31)에는 모두 같은 입력 전압이 인가될 수 있다. 이에 따라, 픽셀 데이터의 하위 3 비트(D[2:0]) 값이 '011'인 경우, 제2 입력 회로(12)가 아닌, 제4 입력 회로(14)에 제2 전압(VH)이 제공될 수 있다.
한편, 도 6을 참조하여 전술한 바와 같이, NMOS 트랜지스터와 PMOS 트랜지스터의 미스 매치에 기인한 출력 전압(VOUT)의 오프셋을 최소화하기 위하여, 픽셀 데이터가 홀수번째 계조를 나타내는 경우, 픽셀 데이터의 하위 3개의 비트(D[2:0])의 값이 중간값 이하이면(예컨대, '001', '011'), 제2 전압(VH)을 제1 입력 전압(Vin1)으로서 제공하고, 픽셀 데이터의 하위 3개의 비트(D[2:0])의 값이 중간값보다 크면(예컨대, '101', '111'), 제2 전압(VH)을 제2 입력 전압(Vin2)으로서 제공할 수 있다.
도 11은 본 개시의 실시예에 따른 소스 드라이버를 나타내는 블록도이다.
도 11의 소스 드라이버(100c)의 구성요소 및 동작은 도 1의 소스 드라이버(100c)의 구성요소 및 동작과 유사하다. 다만, 소스 드라이버(100c)의 디지털-아날로그 변환기(120c) 및 입력 선택기(112c)는 극성 신호(POL)에 응답하여 동작할 수 있는바, 극성 신호(POL)에 따른 동작을 중심으로 설명하기로 한다.
도 11을 참조하면, 디지털-아날로그 변환기(120c)는 제1 디코더(NDEC) 및 제2 디코더(PDEC)를 포함할 수 있다. 예컨대, 제1 디코더(NEDC)는 N형 디코더이고, 제2 디코더는 P형 디코더일 수 있다. 제1 디코더(NEDC)는 음의 감마 전압들(VGNs)을 수신하고, 제2 디코더(PDEC)는 양의 감마 전압들(VGPs)을 수신할 수 있다. 양의 감마 전압들(VGPs)과 음의 감마 전압들(VGNs) 및 극성 신호(POL)와의 관계에 대하여 도 12를 참조하여 설명하기로 한다.
도 12는 픽셀 데이터의 계조에 따른 계조 전압들을 나타내는 그래프로서, 양의 감마 커브(PGM) 및 음의 감마 커브(NGM)를 나타낸다.
디스플레이 패널이 액정 디스플레이(liquid crystal display)(LCD)인 경우, 소스 드라이버(100c)는 극성 신호(POL)에 응답하여, 디스플레이 패널에 인가되는 공통 전압(VCOM)보다 레벨이 높은 계조 전압을 출력하거나, 또는 공통 전압(VCOM)보다 레벨이 낮은 계조 전압을 디스플레이 패널로 출력할 수 있다. LCD의 액정 열화를 방지하고, 디스플레이 되는 영상의 화질 향상을 위하여 극성 신호(POL)의 논리 레벨은 디스플레이 패널의 프레임 단위 또는 라인 단위로 변경될 수 있다.
공통 전압(VCOM)보다 레벨이 높은 계조 전압을 양의 계조 전압이라고 하고, 공통 전압(VCOM)보다 레벨이 낮은 계조 전압을 음의 계조 전압이라고 지칭할 수 있다. 양의 계조 전압 및 음의 계조 전압은 양의 감마 커브(PGM)에 따른 양의 감마 전압들(PGNs) 및 음의 감마 커브(NGM)에 따른 음의 감마 전압들(VGNs)을 기초로 생성될 수 있다.
양의 감마 커브(PGM) 및 음의 감마 커브(NGM)는 공통 전압(VCOM)을 중심으로 대칭적일 수 있다. 양의 감마 전압들(VGPs)은 양의 감마 커브(PGM)에 대응하여 생성되고, 음의 감마 전압들(VGNs)은 음의 감마 커브(NGM)에 대응하여 생성될 수 있다.
극성 신호(POL)가 제1 로직 레벨, 예컨대 로직 로우일 때 소스 드라이버(100c)는 음의 감마 전압들(VGNs)에 따른 음의 계조 전압을 출력하고, 극성 신호(POL)가 제2 로직 레벨, 예컨대 로직 하이일 때 소스 드라이버(100c)는 양의 감마 커브(PGM)에 따른 양의 계조 전압들을 출력할 수 있다.
다시 도 11을 참조하면, 제1 디코더(NDEC)는 픽셀 데이터(D[N-1:0])및 제1 로직 레벨, 예컨대 로직 로우를 갖는 극성 신호(POL)를 기초로 음의 감마 전압들(VGNs) 중 두 개의 전압을 선택하고, 선택된 전압을 제1 전압(VL) 및 제2 전압(VH)으로서 출력할 수 있다. 제2 디코더(PDEC)는 픽셀 데이터(D[N-1:0])및 제2 로직 레벨, 예컨대 로직 하이를 갖는 극성 신호(POL)를 기초로 양의 감마 전압들(VGPs) 중 두 개의 전압을 선택하고, 선택된 전압을 제1 전압(VL) 및 제2 전압(VH)으로서 출력할 수 있다.
입력 선택기(112c)는 픽셀 데이터(D[N-1:0])의 하위 K비트(D[K-1:0])의 논리 조합에 따라 제1 전압(VL) 및 제2 전압(VH)을 선택적으로 중복 분배하여 M개의(M은 3이상, 2K 이하의 정수) 분배된 전압들(distributed voltages)을 출력할 수 있다. 이때, 입력 선택기(112c)는 극성 신호(POL)에 응답하여 M개의 분배된 전압들을 출력할 수 있으며, 제1 논리 레벨을 갖는 극성 신호(POL)에 따라 출력되는 M개의 분배된 전압들과 제2 논리 레벨을 갖는 극성 신호(POL)에 따라 출력되는 M개의 분배된 전압들은 서로 다를 수 있다. 이에 따라, 픽셀 데이터(D[N-1:0])의 하위 K비트(D[K-1:0])가 동일하더라도, 극성 신호(POL)에 따라, 보간 증폭기(111c)의 입력 전압들은 달라질 수 있다.
도 13은 도 11의 소스 드라이버에서 픽셀 데이터 및 극성 신호에 따른 입력 전압들의 대응 관계를 나타내는 테이블이다. 도 13은 예시적으로, 도 8의 보간 구동 회로(110b)가 도 11의 보간 구동 회로(110c)로서 적용되는 경우를 나타낸다.
도 13의 테이블 4를 참조하면, 픽셀 데이터가 홀수번째 계조를 나타내는 경우(예컨대, 픽셀 데이터의 최하위 비트(D[0])가 '1'일 때), 극성 신호(POL)에 따라 제1 입력 전압(Vin1) 및 제2 입력 전압(Vin2)이 달라질 수 있다. 극성 신호(POL)가 제1 논리 레벨일 때, 제1 디코더(NDEC)로부터 제1 전압(VL) 및 제2 전압(VH)이 출력될 수 있으며, 극성 신호(POL)가 제2 논리 레벨일 때, 제2 디코더(PDEC)로부터 제1 전압(VL) 및 제2 전압(VH)이 출력될 수 있다. 픽셀 데이터가 홀수번째 계조를 나타내는 경우, 도시된 바와 같이, 제1 입력 전압(Vin1)으로서 제공되는 전압 및 제2 입력 전압(Vin2)으로서 제공되는 전압은 극성 신호에 따라 스위칭될 수 있다.
도 14는 본 개시의 실시예에 따른 보간 증폭기에서, 극성 신호에 따른 입력 회로에 인가되는 입력 전압을 예시적으로 나타내는 도면이다.
도 14를 참조하면, 보간 증폭기(도 11의 111c)의 제1 입력 회로(11)는 제1 입력 전압(Vin1) 및 제2 입력 전압(Vin2)을 수신할 수 있다. 제1 입력 전압(Vin1)은 제1 도전형의 차동 입력 쌍(NDI1)에 제공되고, 제2 입력 전압(Vin2)은 제2 도전형의 차동 입력 쌍(PDI1)에 제공될 수 있다.
극성 신호(POL)가 제2 논리 레벨일 때(예컨대 POSITIVE 의 경우), 제2 전압(VH)이 제1 입력 전압(Vin1)으로서 제공되고, 제1 전압(VL)이 제2입력 전압(Vin2)으로서 제공되었다면, 극성 신호(POL)가 제1 논리 레벨일 때(예컨대 NEGATIVE의 경우) 제1 전압(VL)이 제1 입력 전압(Vin1)으로서 제공되고, 제2 전압(VH)이 제2 입력 전압(Vin2)으로서 제공될 수 있다. 이에 따라, 극성 신호(POL)에 따라 제1 도전형의 차동 입력 쌍(NDI1) 및 제2 도전형의 차동 입력 쌍(PDI1)에 인가되는 전압이 스위칭될 수 있다.
극성 신호(POL)의 논리 레벨은 프레임 단위 또는 라인 단위로 변하므로, 출력 전압(VOUT)의 오프셋이 시간적으로 평균화(Temporal averaging)되어 시각적으로 느껴지는 출력 전압(VOUT)의 오프셋이 감소할 수 있다.
이상 도 1 내지 도 14를 참조하여, 본 개시의 실시예에 따른 소스 드라이버의 구성 및 동작을 설명하였다. 한편 구체적인 실시예에 있어서, 소스 드라이버(100)가 3비트의 보간 스킴을 적용하는 것을 예로 들어서 설명하였으나, 이에 제한되는 것은 아니며, 소스 드라이버(100)는 2비트 또는 4 비트 이상에 따른 보간 스킴을 적용할 수 있다. 예컨대, 소스 드라이버(100)가 2비트 보간 스킴을 적용하는 경우, 보간 증폭기(111)는 레일-투-레일 구조의 2 개의 입력 회로를 구비할 수 있을 것이다. 2 개의 입력 회로에 인가되는 입력 전압들의 조합은 전술한 본 개시의 실시예에 따라 다양하게 도출 될 수 있으며, 이는 본 기술 분야의 통상의 기술자에게 자명하다고 할 것인바, 중복되는 설명은 생략하기로 한다.
도 15는 본 개시의 실시예에 따른 소스 드라이버를 나타내는 블록도이다.
도 15를 참조하면, 소스 드라이버(200)는 인터페이스부(250), 쉬프트 레지스터부(240), 데이터 래치부(230), 디지털-아날로그 변환부(220) 및 보간 구동 회로부(210)를 포함할 수 있다. 소스 드라이버(200)는 제어 로직을 더 포함할 수 있다. 디지털-아날로그 변환부(220) 및 보간 구동 회로부(210)는 도 1 및 도 11의 소스 드라이버(100, 100 c)의 구성을 포함할 수 있다. 실시예에 있어서, 도 15의 소스 드라이버(200)는 하나의 소스 구동 칩으로서 구현될 수 있다.
인터페이스부(250)는 외부, 예컨대 타이밍 컨트롤러(TCON)로부터 데이터(DATA)를 수신할 수 있다. 인터페이스부(250)는 설정된 인터페이스 방식에 따라 타이밍 컨트롤러(CON)로부터 데이터(DATA)를 수신할 수 있다. 데이터(DATA)는 픽셀 데이터 및 제어 신호를 포함할 수 있다. 실시예에 있어서, 인터페이스부(250)는 패킷 형태의 데이터(DATA)를 수신할 수 있다.
인터페이스 방식은 USI(Univalsal Serial Interface), CPU 인터페이스, RGB 인터페이스, MIPI(mobile industry processor interface), MDDI(mobile display digital interface), CDP(compact display port), MPL(mobile pixel link), CMADS(current mode advanced differential signaling), SPI(serial peripheral interface), I2C (inter-Integrated Circuit) 인터페이스, DP(displayport) 및 eDP (embedded displayport) 인터페이스, CCI(camera control interface), CSI(camera serial interface), MCU(micro controller unit) 인터페이스, HDMI(highdefinition multimedia interface), IPI(intra panel interface) 중 하나일 수 있다. 이외에도, 인터페이스 방식은 다양한 고속 시리얼 인터페이스(high speed serial interface) 방식 중 하나일 수 있다.
인터페이스부(250)는 수신된 데이터(DATA)를 기초로 라인 단위의 픽셀 데이터(RGB) 및 제어 신호들, 예컨대 수직 동기화 신호(STH), 로드 신호(TP) 및 클럭 신호 등을 복원하고, 복원된 신호들을 소스 드라이버(200)의 다른 구성요소들에 제공할 수 있다. 실시예에 있어서, 소스 드라이버(200)는 상기 제어 신호들을 생성하는 제어 로직을 더 포함할 수 있다.
쉬프트 레지스터부(240)는 픽셀 데이터(RGB)가 순차적으로 데이터 래치부(230)에 저장되는 타이밍을 제어한다. 쉬프트 레지스터부(240)는 수직 동기 시작 신호(STH)를 순차적으로 쉬프팅 연산하여, 쉬프팅된 클럭 신호들, 예컨대 래치 클럭 신호들(LCLK)을 생성하고, 래치 클럭 신호들(LCLK)을 데이터 래치부(230)에 제공할 수 있다.
데이터 래치부(230)는 복수의 래치 회로들로 구성되며, 쉬프트 레지스터부(240)로부터 출력된 래치 클럭 신호들(LCLK)을 기초로 하나의 수평 라인에 해당하는 픽셀 데이터(RGB)를 래치 회로의 한 끝에서 다른 끝까지 순차적으로 저장한다. 데이터 래치부(230)는 픽셀 데이터(RGB)의 저장이 완료되면, 로드 신호(TP)에 응답하여, 픽셀 데이터(RGB)를 출력할 수 있다.
디지털-아날로그 변환부(220)는 데이터 래치부(230)로부터 출력된 N비트의 픽셀 데이터(RGB)를 수신하고, 수신된 감마 전압들(VGs) 중 픽셀 데이터(RGB)에 상응하는 두 개의 감마 전압을 출력할 수 있다. 도 1을 참조하여 전술한 바와 같이, 디지털-아날로그 변환부(220)에 포함되는 각각의 디지털-아날로그 변환기(도 1 120)는 N 비트의 픽셀 데이터 중 상위 일부 비트에 응답하여 감마 전압들(VGs) 중 두 개의 전압을 선택하고 선택된 전압을 출력할 수 있다.
한편, 감마 전압들(VGs)은 소스 드라이버(200)의 외부, 예컨대 외부의 감마 전압 발생 회로로부터 수신될 수 있다. 다른 실시예에 있어서, 소스 드라이버(200)는 감마 전압 발생부를 더 구비하고, 감마 전압들(VGs)을 생성할 수 있다.
보간 구동 회로부(210)는 N비트의 픽셀 데이터의 하위 K비트를 기초로, K비트 보간 스킴을 적용함으로써, 2K개의 출력 전압, 예컨대 보간 전압을 생성할 수 있다. 보간 구동 회로부(210)에 구비되는 복수의 보간 증폭기는 레일-투-레일 구조의 (2K/2)개의 입력 회로를 구비할 수 있으며, 각 입력 회로는 제1 도전형 차동 입력 쌍 및 제2 도전형 차동 입력 쌍을 포함할 수 있다. (2K/2)개의 입력 회로들 중 적어도 하나의 입력 회로의 제1 도전형 차동 입력 쌍 및 제2 도전형 차동 입력 쌍의 입력이 분리되어, 서로 다른 입력 전압이 제공될 수 있다.
보간 구동 회로 블록부(210)는 복수의 출력 전압을 패드(PD)를 통해 디스플레이 패널의 각 소스 라인(Y1~Yx)으로 제공할 수 있다.
도 16은 본 개시의 실시예에 따른 디스플레이 장치(1000)를 나타내는 블록도이다.
도 16을 참조하면, 디스플레이 장치(1000)는 디스플레이 패널(DP) 및 구동 회로(DRVC)를 포함한다.
디스플레이 패널(DP)은 프레임 단위로 이미지를 표시한다. 디스플레이 패널(DP)은 LCD(liquid crystal display), LED(light emitting diode) 디스플레이, OLED(organic LED) 디스플레이, AMOLED(active-matrix OLED) 디스플레이 및 플렉시블(flexible) 디스플레이로 구현될 수 있고, 그 밖에 다른 종류의 평판 디스플레이로 구현될 수 있다. 설명의 편의상, 디스플레이 패널(DP)은 액정 디스플레이 패널인 것을 예를 들어 설명하기로 한다.
디스플레이 패널(DP)은 행방향으로 배열된 게이트 라인들(GL1~GLb), 열방향으로 배열된 소스 라인들(SL1~SLa) 및 상기 게이트 라인들(GL1~GLb) 및 소스 라인들(SL1~SLa)의 교차 지점에 형성된 픽셀(PX)들을 구비한다. 액정 디스플레이 패널에서 픽셀(PX)은 도시된 바와 같이, 박막 트랜지스터(TFT)와, 박막 트랜지스터(TFT)의 드레인에 연결되는 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)를 포함한다. 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)의 타단에는 공통전압(Vcom)이 연결될 수 있다. 게이트 라인(GL1~GLb)이 순차적으로 스캔되면, 선택된 게이트 라인에 연결된 픽셀(PX)의 박막 트랜지스터(TFT)가 턴 온되고, 이어서 각 소스 라인(SL1~SLa)에 픽셀 데이터에 대응하는 계조 전압이 인가된다. 계조 전압은 해당 픽셀(PX)의 박막 트랜지스터(TFT)를 거쳐 액정 커패시터(Clc)와 스토리지 커패시터(Cst)에 인가되며, 액정 및 스토리지 커패시터(Clc, Cst)들이 구동됨으로써 디스플레이 동작이 이루어진다.
구동 회로(DRVC)는 소스 드라이버(1100), 게이트 드라이버(1200), 타이밍 컨트롤러(1300) 및 전압 발생부(1400)를 포함할 수 있다. 구동 회로(DRVC)는 하나의 반도체 칩 또는 복수의 반도체 칩으로 구현될 수 있다.
타이밍 컨트롤러(1300)는 외부 장치(예를 들어, 호스트 장치(미도시))로부터 이미지 데이터(IDATA) 및 복수의 제어 신호들, 예컨대, 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 클럭 신호(DCLK) 및 데이터 인에이블 신호(DE)를 수신하고, 복수의 제어 신호들에 기초하여 게이트 드라이버(1200) 및 소스 드라이버(1100)를 제어하기 위한 제1 제어신호(CNT1) 및 제2 제어 신호(CNT2)를 생성할 수 있다. 제1 제어 신호(CNT1)는 소스 드라이버(1100)에 대한 제어 신호이고, 제2 제어 신호(CNT2)는 게이트 드라이버(1200)에 대한 제어 신호일 수 있다.
또한, 타이밍 컨트롤러(1300)는 외부로부터 수신한 이미지 데이터(IDATA)를, 소스 드라이버(1100)와의 인터페이스 사양에 맞도록 포맷(format)을 변환한 데이터(DATA)로서 생성하고 이를 소스 드라이버(1100)에 전송할 수 있다.
게이트 드라이버(1200) 및 소스 드라이버(1100)는 타이밍 컨트롤러(300)에서 제공된 제1 및 제2 제어신호(CNT1, CNT2)에 따라 디스플레이 패널(DP)의 픽셀들(PX)을 구동할 수 있다.
소스 드라이버(1100)는 제1 제어 신호(CNT1)에 기초하여, 디스플레이 패널(DP)의 소스 라인들(SL1~SLa)을 구동한다. 소스 드라이버(1100)는 픽셀 데이터에 상응하는 계조 전압을 디스플레이 패널(DP)의 소스 라인들(SL1~SLa)로 출력할 수 있다. 본 실시예에서, 소스 드라이버(1100)는 도 1, 도 10 및 도 15의 소스 드라이버(100, 100c, 200)가 적용될 수 있다. 소스 드라이버(1100)는 복수의 감마 전압을 기초로 K비트 보간 스킴을 적용하여 복수의 계조 전압을 생성할 수 있다.
한편, 소스 드라이버(1100)는 단일 칩으로 형성될 수 있으며, 또는 도 17에 도시된 바와 같이, 복수의 소스 구동 칩(SD1~SDn)으로 형성될 수 있다. 이때, 타이밍 컨트롤러(1300)는 외부로부터 수신한 이미지 데이터(IDATA)를 각각의 소스 구동 칩(SD1~SDn)이 구동하는 디스플레이 패널(DP)의 영역에 따라 복수의 소스 데이터(SDATA1~SDATAn)로 구분하고, 상기 구분된 복수의 소스 데이터(SDATA1~SDATAn)를 대응하는 소스 구동 칩(SD1~SDn)으로 각각 전송할 수 있다. 또한, 타이밍 컨트롤러(1300)는 복수의 소스 데이터(SDATA1~SDATAn) 전송 시, 소스 구동 칩들(SD1~SDn) 각각에 대응하는 제어 신호를 함께 전송할 수 있다.
게이트 드라이버(1200)는 디스플레이 패널(DP)의 게이트 라인(GL1~GLb)을 차례로 스캔한다. 게이트 드라이버(1200)는 선택된 게이트 라인에 게이트-온 전압(GON)을 인가함으로써 선택된 게이트 라인을 활성화 시키고, 소스 드라이버(1100)는 활성화된 게이트 라인에 연결된 픽셀들(PX)에 대응되는 계조 전압을 출력한다. 이에 따라, 디스플레이 패널(DP)은 한 수평 라인 단위로, 즉 한 행씩 이미지가 디스플레이될 수 있다.
전압 발생부(1400)는 구동 회로(DRVC) 및 디스플레이 패널(DP)에서 사용되는 전압들을 생성한다. 전압 발생부(1400)는 게이트-온 전압(GON), 게이트-오프 전압(GOFF), 공통전압(Vcom), 전원전압(VDD)을 생성할 수 있다. 게이트-온 전압(GON) 및 게이트-오프 전압(GOFF)은 게이트 드라이버(1200)에 제공되어, 게이트 라인(G1~GLb)에 인가되는 게이트 신호를 생성하는데 이용된다. 공통전압(Vcom)은 디스플레이 패널(DP)의 픽셀들(PX)에 공통적으로 제공된다. 도시된 바와 같이 공통 전압(Vcom)은 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)의 일단에 제공될 수 있다.
본 개시의 실시예에 따른 디스플레이 장치(1000)는 이미지 표시기능을 가지는 다양한 전자 장치에 탑재될 수 있다. 예를 들면, 전자 장치는 텔레비젼, DVD(digital video disk) 플레이어, 오디오, 냉장고, 에어컨, 스마트 폰(smartphone), 태블릿 PC(tablet personal computer), 이동 전화기(mobile phone), 화상전화기, 전자북 리더기(e-book reader), 데스크탑 PC(desktop personal computer), 랩탑 PC(laptop personal computer), 넷북 컴퓨터(netbook computer), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 모바일 의료기기, 카메라(camera), 또는 웨어러블 장치(wearable device)(예: 전자 안경과 같은 head-mounted-device(HMD), 전자 의복, 전자 팔찌, 전자 목걸이, 전자 앱세서리(appcessory), 전자 문신, 또는 스마트 와치(smart watch))중 적어도 하나를 포함할 수 있다. 또한 전자 장치는 각 종 의료기기, 네비게이션(navigation) 장치, GPS 수신기(global positioning system receiver), 및 금융 기관의 ATM(automatic teller's machine) 중 하나를 포함할 수 있다. 전자 장치는 전술한 다양한 장치들 중 하나 또는 그 이상의 조합일 수 있다. 또한, 디스플레이 장치(1000)는 플렉서블 장치일 수 있다.
이상, 도면들을 참조하여, 본 개시의 다양한 실시예를 설명하였다. 한편, 본 개시의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 개시의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형될 수 있다. 그러므로 본 개시의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 개시의 특허청구범위와 균등한 것들에 의해 정해질 수 있다.
100, 100c, 200, 1200: 소스 드라이버
120, 102c: 디지털-아날로그 변환기
112, 112a, 112b, 112c: 입력 선택기
111, 111a, 111b, 111c: 보간 증폭기

Claims (10)

  1. 수신되는 복수의 입력 전압을 기초로 보간 전압을 생성하고, 상기 보간 전압을 디스플레이 패널로 출력하는 보간 증폭기; 및
    제1 전압 및 상기 제1 전압과 레벨이 다른 제2 전압을 수신하고, 픽셀 데이터의 일부 하위 비트에 응답하여, 선택적으로 상기 제1 전압 및 상기 제2 전압 중 적어도 하나를 상기 복수의 입력 전압으로서 제공하는 입력 선택부를 포함하고,
    상기 보간 증폭기는,
    상기 복수의 입력 전압들 중 제1 입력 전압을 수신하는 제1 도전형의 제1 차동 입력 쌍;
    상기 복수의 입력 전압들 중 제2 입력 전압을 수신하는, 상기 제1 도전형과 상이한 제2 도전형의 제2 차동 입력 쌍;
    상기 복수의 입력 전압들 중 제3 입력 전압을 수신하는 상기 제1 도전형의 제3 차동 입력 쌍; 및
    상기 복수의 입력 전압들 중 제4 입력 전압을 수신하는 상기 제2 도전형의 제4 차동 입력 쌍을 포함하는, 소스 드라이버
  2. 제1 항에 있어서,
    상기 제1 차동 입력 쌍 및 상기 제2 차동 입력 쌍은 레일-투-레일 구조의 복수의 입력 회로 중 제1 입력 회로를 구성하고,
    상기 제2 차동 입력 쌍 및 상기 제4 차동 입력 쌍은 상기 복수의 입력 회로 중 제2 입력 회로를 구성하는 것을 특징으로 하는 소스 드라이버.
  3. 제1 항에 있어서, 상기 입력 선택부는,
    상기 픽셀 데이터의 최하위 비트가 제1 로직 레벨일 때, 상기 제1 전압 및 상기 제2 전압 중 하나를 상기 제1 입력 전압으로서 제공하고, 상기 제1 전압 및 상기 제2 전압 중 다른 하나를 상기 제2 입력 전압으로서 제공하는 것을 특징으로 하는 소스 드라이버.
  4. 제3 항에 있어서, 상기 입력 선택부는,
    상기 최하위 비트가 제2 로직 레벨일 때, 상기 제1 전압 및 상기 제2 전압 중 하나를 상기 제1 입력 전압 및 상기 제2 입력 전압으로서 제공하는 것을 특징으로 하는 소스 드라이버.
  5. 제1 항에 있어서, 상기 입력 선택부는,
    상기 픽셀 데이터의 최하위 비트가 제1 로직 레벨일 때,
    상기 픽셀 데이터의 상기 일부 하위 비트의 값이, 상기 일부 하위 비트가 나타낼 수 있는 값들 중 중간 값보다 작으면, 상기 제2 전압을 상기 제1 입력 전압으로서 제공하고, 상기 일부 하위 비트의 값이, 상기 중간 값보다 크면, 상기 제1 전압을 상기 제1 입력 전압으로서 제공하는 것을 특징으로 하는 소스 드라이버.
  6. 제1 항에 있어서, 상기 입력 선택부는,
    극성 신호가 제1 로직 레벨일 때, 상기 제1 전압을 상기 제1 입력 전압으로서 제공하고, 상기 제2 전압을 상기 제2 입력 전압으로서 제공하며,
    상기 극성 신호가 제2 로직 레벨일 때, 상기 제2 전압을 상기 제1 입력 전압으로서 제공하고, 상기 제1 전압을 상기 제2 입력 전압으로서 제공하는 것을 특징으로 하는 소스 드라이버.
  7. 제6 항에 있어서, 상기 극성 신호의 로직 레벨은,
    상기 디스플레이 패널의 프레임 단위로, 또는 상기 프레임의 라인 단위로 스위칭되는 것을 특징으로 하는 소스 드라이버.
  8. 제6 항에 있어서, 제1 감마 기준 전압들을 기초로 상기 제1 전압 및 상기 제2 전압을 출력하는 제1 디코더 및 상기 제1 감마 기준 전압들과 전압 범위가 다른 제2 감마 기준 전압들을 기초로 상기 제1 전압 및 상기 제2 전압을 출력하는 제2 디코더를 더 포함하고,
    상기 제1 디코더는 상기 극성 신호가 상기 제1 로직 레벨일 때, 상기 제1 전압 및 상기 제2 전압을 출력하고, 상기 제2 디코더는 상기 극성 신호가 상기 제2 로직 레벨일 때 상기 제1 전압 및 상기 제2 전압을 출력하는 것을 특징으로 하는 소스 드라이버. .
  9. 감마 전압들을 수신하고, N비트의((N은 4 이상의 정수) 픽셀 데이터의 적어도 일부의 상위 비트에 응답하여, 상기 감마 전압들 중 레벨이 인접한 두 전압을 제1 전압 및 제2 전압으로서 출력하는 디코더;
    상기 픽셀 데이터의 일부 하위 비트에 응답하여, 상기 제1 전압 및 상기 제2 전압을 선택적으로 중복 분배하고, 분배된 전압들을 출력하는 입력 선택부; 및
    각각이 제1 도전형 차동 입력 쌍 및 제2 도전형 차동 입력 쌍을 포함하는 레일-투-레일 구조를 갖는 복수의 입력 회로를 포함하고, 상기 제2 도전형은 상기 제1 도전형과 상이하며, 상기 복수의 입력 회로 중 적어도 하나의 입력 회로의 상기 제1 도전형 차동 입력 쌍 및 상기 제2 도전형 차동 입력 쌍은 상기 입력 선택부로부터 출력되는 상기 분배된 전압들 중 서로 다른 전압을 수신하는 보간 증폭기를 포함하는 소스 드라이버.
  10. 제9 항에 있어서, 상기 보간 증폭기는,
    2K개의(K는 2 이상이고, N보다 작은 정수) 보간 전압들 중 하나를 생성하고, m개의(m은 (2K)/2 와 같음) 상기 입력 회로를 포함하는 것을 특징으로 하는 소스 드라이버.


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