KR20160042698A - 네거티브 레벨 시프팅 회로 및 이를 이용하는 소스 드라이버와 디스플레이 장치 - Google Patents

네거티브 레벨 시프팅 회로 및 이를 이용하는 소스 드라이버와 디스플레이 장치 Download PDF

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Abstract

본 발명은 네거티브 레벨 시프팅 회로 및 이를 이용하는 소스 드라이버와 디스플레이 장치에 관하여 개시한다. 네거티브 레벨 시프팅 회로는 제1전압 레벨의 진폭을 갖는 논리 신호를 입력하는 입력 회로 및 상기 입력 회로에서 생성되는 전압에 기초하여 제2전압 레벨의 진폭을 갖는 제1출력 신호를 생성하는 부하 회로를 구비하는 제1레벨 시프터 및, 상기 제1출력 신호를 입력하여 제3전압 레벨의 진폭을 갖는 제2출력 신호를 생성하는 제2레벨 시프터를 포함하고, 상기 제1레벨 시프터는 상기 입력 회로와 상기 부하 회로 사이에 접속되어, 상기 입력 회로를 포지티브 전압 영역에서 동작하고 상기 부하 회로를 네거티브 전압 영역에서 동작하도록 상기 입력 회로와 부하 회로의 동작 전압 영역을 분리시키는 쉴딩 회로를 더 포함함을 특징으로 한다.

Description

네거티브 레벨 시프팅 회로 및 이를 이용하는 소스 드라이버와 디스플레이 장치{Negative level shifter and source driver and display apparatus using thereof}
본 발명은 레벨 시프터 및 이를 이용하는 장치에 관한 것으로서, 자세하게는 네거티브 레벨 시프팅 회로 및 이를 이용하는 소스 드라이버와 디스플레이 장치에 관한 것이다.
테블릿(Tablet) PC, 노트북 PC, 모바일 기기 등과 같은 휴대용 전자 장치에 적용되는 액정 디스플레이 장치는 소형화 및 소비 전력을 감소시키는 설계가 요구된다. 이에 따라서, 액정 디스플레이 장치의 구동 회로에서 사용되는 전원의 종류를 증가시키지 않으면서 칩 사이즈를 줄이기 위한 연구가 필요하게 되었다.
본 발명의 목적은 중간 전압 정격의 회로 소자를 이용하여 저전압 논리 회로의 포지티브 출력 신호를 네거티브 레벨로 시프팅하는 네거티브 레벨 시프팅 회로를 제공하는데 있다.
본 발명의 다른 목적은 중간 전압 정격의 회로 소자를 이용하여 저전압 논리 회로의 포지티브 출력 신호를 네거티브 레벨로 시프팅하는 네거티브 레벨 시프팅 회로를 적용하는 소스 드라이버를 제공하는데 있다.
본 발명의 또 다른 목적은 중간 전압 정격의 회로 소자를 이용하여 저전압 논리 회로의 포지티브 출력 신호를 네거티브 레벨로 시프팅하는 네거티브 레벨 시프팅 회로를 적용하는 디스플레이 장치를 제공하는데 있다.
본 발명의 기술적 사상의 일면에 따른 네거티브 레벨 시프팅 회로는 제1전압 레벨의 진폭을 갖는 논리 신호를 입력하는 입력 회로 및 상기 입력 회로에서 생성되는 전압에 기초하여 제2전압 레벨의 진폭을 갖는 제1출력 신호를 생성하는 부하 회로를 구비하는 제1레벨 시프터 및, 상기 제1출력 신호를 입력하여 제3전압 레벨의 진폭을 갖는 제2출력 신호를 생성하는 제2레벨 시프터를 포함하고, 상기 제1레벨 시프터는 상기 입력 회로와 상기 부하 회로 사이에 접속되어, 상기 입력 회로를 포지티브 전압 영역에서 동작하고 상기 부하 회로를 네거티브 전압 영역에서 동작하도록 상기 입력 회로와 부하 회로의 동작 전압 영역을 분리시키는 쉴딩 회로를 더 포함함을 특징으로 한다.
본 발명의 일실시 예에 따르면, 상기 제1레벨 시프터 및 제2레벨 시프터에는 공통적으로 네거티브 제1전원 전압이 인가될 수 있다.
본 발명의 일실시 예에 따르면, 상기 제1레벨 시프터에는 네거티브 제1전원 전압과 포지티브 제2전원 전압이 인가될 수 있다.
본 발명의 일실시 예에 따르면, 상기 제2레벨 시프터에는 0V와 네거티브 제1전원 전압이 인가될 수 있다.
본 발명의 일실시 예에 따르면, 상기 논리 신호는 논리 상태에 따라서 0V 또는 포지티브 제1전압 레벨을 가질 수 있다.
본 발명의 일실시 예에 따르면, 상기 포지티브 제1전압은 상기 포지티브 제2전원 전압의 레벨과 동일할 수 있다.
본 발명의 일실시 예에 따르면, 상기 제1출력 신호는 상기 제1레벨 시프터 및 제2레벨 시프터에 공통적으로 인가되는 네거티브 제1전원 전압의 레벨과 같거나 높고 0V보다 낮은 네거티브 전압 레벨을 가질 수 있다.
본 발명의 일실시 예에 따르면, 상기 제2출력 신호는 상기 논리 신호의 논리 상태에 따라서 0V 또는 네거티브 제2전압을 가질 수 있다.
본 발명의 일실시 예에 따르면, 상기 네거티브 제2전압은 상기 제1레벨 시프터 및 제2레벨 시프터에 공통적으로 인가되는 네거티브 제1전원 전압의 레벨과 동일할 수 있다.
본 발명의 일실시 예에 따르면, 상기 입력 회로는 게이트 단자에 상기 논리 신호가 인가되는 입력 단자를 연결하고, 소스 단자에 포지티브 제2전원 전압을 인가하고, 드레인 단자에 제1노드를 연결하도록 구성된 제1PMOS 트랜지스터 및, 게이트 단자에 반전 입력 단자를 연결하고, 소스 단자에 상기 포지티브 제2전원 전압을 인가하고, 드레인 단자에 제2노드를 연결하도록 구성된 제2PMOS 트랜지스터를 포함하고, 상기 제1노드 및 상기 제2노드는 각각 상기 쉴딩 회로에 접속될 수 있다.
본 발명의 일실시 예에 따르면, 상기 부하 회로는 게이트 단자 및 드레인 단자에 제3노드를 연결하고, 소스 단자에 제4노드를 연결하도록 구성된 제1NMOS 트랜지스터, 게이트 단자 및 드레인 단자에 제5노드를 연결하고, 소스 단자에 제6노드를 연결하도록 구성된 제2NMOS 트랜지스터, 게이트 단자에 상기 제5노드를 연결하고, 드레인 단자에 상기 제4노드를 연결하고, 소스 단자에 네거티브 제1전원 전압을 인가하도록 구성된 제3NMOS 트랜지스터 및, 게이트 단자에 상기 제4노드를 연결하고, 드레인 단자에 상기 제6노드를 연결하고, 소스 단자에 상기 네거티브 제1전원 전압을 인가하도록 구성된 제4NMOS 트랜지스터를 포함하고, 상기 제3노드 및 상기 제5노드는 각각 상기 쉴딩 회로에 접속될 수 있다.
본 발명의 일실시 예에 따르면, 상기 쉴딩 회로는 상기 입력 회로와 상기 부하 회로 사이에 직렬로 접속되는 복수의 트랜지스터들을 포함하고, 상기 복수의 트랜지스터들 각각의 게이트 단자에는 0V가 인가될 수 있다.
본 발명의 일실시 예에 따르면, 상기 쉴딩 회로는 게이트 단자에 OV를 연결하고, 소스 단자에 제1노드를 연결하고, 드레인 단자에 제7노드를 연결하도록 구성된 제3PMOS 트랜지스터, 게이트 단자에 OV를 연결하고, 소스 단자에 제2노드를 연결하고, 드레인 단자에 제8노드를 연결하도록 구성된 제4PMOS 트랜지스터, 게이트 단자에 OV를 연결하고, 드레인 단자에 상기 제7노드를 연결하고, 소스 단자에 제3노드를 연결하도록 구성된 제5NMOS 트랜지스터 및, 게이트 단자에 OV를 연결하고, 드레인 단자에 상기 제8노드를 연결하고, 소스 단자에 제5노드를 연결하도록 구성된 제6NMOS 트랜지스터를 포함하고, 상기 제1노드 및 상기 제2노드는 각각 상기 입력 회로에 접속되고, 상기 제3노드 및 제5노드는 각각 상기 부하 회로에 접속될 수 있다.
본 발명의 일실시 예에 따르면, 상기 입력 회로는 게이트 단자에 상기 논리 신호가 인가되는 입력 단자를 연결하고, 소스 단자에 포지티브 제2전원 전압을 인가하고, 드레인 단자에 상기 제1노드를 연결하도록 구성된 제1PMOS 트랜지스터 및, 게이트 단자에 반전 입력 단자를 연결하고, 소스 단자에 상기 포지티브 제2전원 전압을 인가하고, 드레인 단자에 상기 제2노드를 연결하도록 구성된 제2PMOS 트랜지스터를 포함할 수 있다.
본 발명의 일실시 예에 따르면, 상기 부하 회로는 게이트 단자 및 드레인 단자에 상기 제3노드를 연결하고, 소스 단자에 제4노드를 연결하도록 구성된 제1NMOS 트랜지스터, 게이트 단자 및 드레인 단자에 상기 제5노드를 연결하고, 소스 단자에 제6노드를 연결하도록 구성된 제2NMOS 트랜지스터, 게이트 단자에 상기 제5노드를 연결하고, 드레인 단자에 상기 제4노드를 연결하고, 소스 단자에 네거티브 제1전원 전압을 인가하도록 구성된 제3NMOS 트랜지스터 및, 게이트 단자에 상기 제4노드를 연결하고, 드레인 단자에 상기 제6노드를 연결하고, 소스 단자에 상기 네거티브 제1전원 전압을 인가하도록 구성된 제4NMOS 트랜지스터를 포함할 수 있다.
본 발명의 일실시 예에 따르면, 상기 제2레벨 시프터는 게이트 단자에 상기 제2출력 신호가 생성되는 출력 단자를 연결하고, 소스 단자에 0V를 연결하고, 드레인 단자에 반전 출력 단자를 연결하도록 구성된 제5PMOS 트랜지스터, 게이트 단자에 상기 반전 출력 단자를 연결하고, 소스 단자에 0V를 연결하고, 드레인 단자에 상기 출력 단자를 연결하도록 구성된 제6PMOS 트랜지스터, 게이트 단자에 상기 제1레벨 시프터의 제1출력 노드를 연결하고, 드레인 단자에 상기 반전 출력 단자를 연결하고, 소스 단자에 네거티브 제1전원 전압을 연결하도록 구성된 제7NMOS 트랜지스터 및, 게이트 단자에 상기 제1레벨 시프터의 제2출력 노드를 연결하고, 드레인 단자에 상기 출력 단자를 연결하고, 소스 단자에 상기 네거티브 제1전원 전압을 연결하도록 구성된 제8NMOS 트랜지스터를 포함할 수 있다.
본 발명의 일실시 예에 따르면, 상기 제1레벨 시프터의 제1출력 노드 및 제2출력 노드는 상기 부하 회로에 접속될 수 있다.
본 발명의 일실시 예에 따르면, 상기 부하 회로는 게이트 단자 및 드레인 단자에 제3노드를 연결하고, 소스 단자에 제4노드를 연결하도록 구성된 제1NMOS 트랜지스터, 게이트 단자 및 드레인 단자에 제5노드를 연결하고, 소스 단자에 제6노드를 연결하도록 구성된 제2NMOS 트랜지스터, 게이트 단자에 상기 제5노드를 연결하고, 드레인 단자에 상기 제4노드를 연결하고, 소스 단자에 상기 네거티브 제1전원 전압을 인가하도록 구성된 제3NMOS 트랜지스터 및, 게이트 단자에 상기 제4노드를 연결하고, 드레인 단자에 상기 제6노드를 연결하고, 소스 단자에 상기 네거티브 제1전원 전압을 인가하도록 구성된 제4NMOS 트랜지스터를 포함하고, 상기 제6노드를 상기 제1레벨 시프터의 제1출력 노드로 결정하고, 상기 제4노드를 상기 제1레벨 시프터의 제2출력 노드로 결정할 수 있다.
본 발명의 일실시 예에 따르면, 상기 부하 회로는 게이트 단자 및 드레인 단자에 제3노드를 연결하고, 소스 단자에 제4노드를 연결하도록 구성된 제1NMOS 트랜지스터, 게이트 단자 및 드레인 단자에 제5노드를 연결하고, 소스 단자에 제6노드를 연결하도록 구성된 제2NMOS 트랜지스터, 게이트 단자에 상기 제5노드를 연결하고, 드레인 단자에 상기 제4노드를 연결하고, 소스 단자에 상기 네거티브 제1전원 전압을 인가하도록 구성된 제3NMOS 트랜지스터 및, 게이트 단자에 상기 제4노드를 연결하고, 드레인 단자에 상기 제6노드를 연결하고, 소스 단자에 상기 네거티브 제1전원 전압을 인가하도록 구성된 제4NMOS 트랜지스터를 포함하고, 상기 제5노드를 상기 제1레벨 시프터의 제1출력 노드로 결정하고, 상기 제3노드를 상기 제1레벨 시프터의 제2출력 노드로 결정할 수 있다.
본 발명의 기술적 사상의 다른 면에 따른 소스 드라이버는 디지털 영상 신호를 저장하는 데이터 레지스터 회로, 상기 데이터 레지스터 회로에서 출력되는 디지털 영상 신호의 전압 레벨을 변환하는 레벨 시프팅 회로, 상기 전압 레벨 변환된 디지털 영상 신호에 상응하는 아날로그 계조 전압 신호를 발생시키는 디코딩 회로 및, 상기 아날로그 계조 전압 신호를 증폭하는 증폭 회로를 포함하고, 상기 레벨 시프팅 회로는 제1전압 레벨의 진폭을 갖는 상기 디지털 영상 신호를 입력하는 입력 회로 및 상기 입력 회로에서 생성되는 전압에 기초하여 제2전압 레벨의 진폭을 갖는 제1출력 신호를 생성하는 부하 회로를 구비하는 제1레벨 시프터 및, 상기 제1출력 신호를 입력하여 제3전압 레벨의 진폭을 갖는 제2출력 신호를 생성하는 제2레벨 시프터를 포함하고, 상기 제1레벨 시프터는 상기 입력 회로와 상기 부하 회로 사이에 접속되어, 상기 입력 회로를 포지티브 전압 영역에서 동작하고 상기 부하 회로를 네거티브 전압 영역에서 동작하도록 상기 입력 회로와 부하 회로의 동작 전압 영역을 분리시키는 쉴딩 회로를 더 포함한다.
본 발명의 일실시 예에 따르면, 상기 제1레벨 시프터에는 네거티브 제1전원 전압과 포지티브 제2전원 전압이 인가되고, 상기 제2레벨 시프터에는 0V와 네거티브 제1전원 전압이 인가될 수 있다.
본 발명의 일실시 예에 따르면, 상기 증폭 회로에서 출력되는 신호가 인가되는 데이터 신호 라인을 극성 제어 신호에 따라서 변경하도록 구성된 멀티플렉서를 더 포함할 수 있다.
본 발명의 일실시 예에 따르면, 상기 레벨 시프팅 회로는 포지티브 전압 영역에서의 전압 레벨을 신장시키는 포지티브 레벨 시프팅 회로를 더 포함할 수 있다.
본 발명의 기술적 사상의 또 다른 면에 따른 디스플레이 장치는 게이트 라인들, 소스 라인들 및 상기 게이트 라인들 각각과 상기 소스 라인들 각각의 교차점에 배치되는 복수의 픽셀들을 구비하는 디스플레이 패널, 상기 게이트 라인들을 구동하는 게이트 드라이버 및, 상기 소스 라인들을 구동하는 소스 드라이버를 포함하고, 상기 소스 드라이버는 제1전압 레벨의 진폭을 갖는 디지털 영상 신호를 입력하는 입력 회로 및 상기 입력 회로에서 생성되는 전압에 기초하여 제2전압 레벨의 진폭을 갖는 제1출력 신호를 생성하는 부하 회로를 구비하는 제1레벨 시프터 및, 상기 제1출력 신호를 입력하여 제3전압 레벨의 진폭을 갖는 제2출력 신호를 생성하는 제2레벨 시프터를 포함하고, 상기 제1레벨 시프터는 상기 입력 회로와 상기 부하 회로 사이에 접속되어, 상기 입력 회로를 포지티브 전압 영역에서 동작하고 상기 부하 회로를 네거티브 전압 영역에서 동작하도록 상기 입력 회로와 부하 회로의 동작 전압 영역을 분리시키는 쉴딩 회로를 더 구비하는 네거티브 레벨 시프팅 회로를 포함한다.
본 발명의 일실시 예에 따르면, 상기 제1레벨 시프터에는 네거티브 제1전원 전압과 포지티브 제2전원 전압이 인가되고, 상기 제2레벨 시프터에는 0V와 네거티브 제1전원 전압이 인가될 수 있다.
본 발명에 의하면 중간 전압 규격의 회로 소자들만으로 네거티브 레벨 시프팅 회로를 설계할 수 있다. 특히, 외부의 추가 전원 없이 중간 전압 규격의 회로 소자들만으로 네거티브 레벨 시프팅 회로를 설계할 수 있다. 이로 인하여, 추가 전원 전압을 공급하기 위한 파워 생성 회로가 필요하지 않게 된다. 따라서, 추가 전원 공급을 위한 회로가 필요하지 않게 되어 시스템 비용을 줄일 수 이는 효과가 발생된다.
또한, 네거티브 레벨 시프팅 회로가 장착되는 회로 보드의 사이즈를 줄일 수 있는 효과가 발생된다.
그리고, 네거티브 레벨 시프팅 회로에서의 피크 전류가 줄어들게 되어 파워 노이즈를 줄일 수 있으며, EMI(Electro Magnetic Interference) 특성을 향상시킬 수 있는 효과가 발생된다.
도 1은 본 발명의 실시 예에 따른 디스플레이 장치의 구성도이다.
도 2a는 도 1에 도시된 디스플레이 장치를 HAVDD-VCOM 방식으로 구동시키는 경우에 픽셀에 인가되는 전압을 보여주는 도면이다.
도 2b는 도 1에 도시된 디스플레이 장치를 ZERO-VCOM 방식으로 구동시키는 경우에 픽셀에 인가되는 전압을 보여주는 도면이다.
도 3a 및 3b는 돗트 반전 구동 방식이 적용되는 디스플레이 장치에서의 인접한 2개 프레임 각각의 픽셀에 걸리는 전압의 극성을 보여주는 도면이다.
도 4는 도 1에 도시된 소스 드라이버 구성의 일 예를 보여주는 도면이다.
도 5는 도 1에 도시된 소스 드라이버 구성의 다른 예를 보여주는 도면이다.
도 6a 및 도 6b는 인접한 2개 프레임에 대한 도 5에 도시된 소스 드라이버에서의 신호 처리 흐름을 예시적으로 보여주는 도면이다.
도 7은 본 발명의 실시 예에 따른 추가 전원을 이용한 네거티브 레벨 시프팅 회로의 동작을 설명하기 위한 도면이다.
도 8은 본 발명의 다른 실시 예에 따른 추가 전원을 이용하지 않는 네거티브 레벨 시프팅 회로의 동작을 설명하기 위한 도면이다.
도 9는 본 발명의 실시 예에 따른 추가 전원을 이용하는 네거티브 레벨 시프팅 회로의 세부 구성도이다.
도 10은 본 발명의 실시 예에 따른 추가 전원을 이용하지 않는 네거티브 레벨 시프팅 회로의 세부 구성의 일 예를 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 추가 전원을 이용하지 않는 네거티브 레벨 시프팅 회로의 세부 구성의 다른 예를 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 추가 전원을 이용하는 네거티브 레벨 시프팅 회로가 적용되는 소스 드라이버에서의 Zero-VCOM 방식에 기초한 구동 전압의 변화를 보여주는 도면이다.
도 13은 본 발명의 실시 예에 따른 추가 전원을 이용하지 않는 네거티브 레벨 시프팅 회로가 적용되는 소스 드라이버에서의 Zero-VCOM 방식에 기초한 구동 전압의 변화를 보여주는 도면이다.
도 14는 본 발명에 따른 네거티브 레벨 시프팅 회로가 적용되는 전자 장치의 구성의 일 예를 보여준다.
도 15는 본 발명에 따른 네거티브 레벨 시프팅 회로가 적용되는 전자 장치의 구성의 다른 예를 보여준다.
도 16은 본 발명에 따른 네거티브 레벨 시프팅 회로가 적용되는 모바일 단말기의 예를 보여준다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 실시 예에 따른 디스플레이 장치의 구성도이다.
도 1에 도시된 바와 같이, 디스플레이 장치(100)는 디스플레이 패널(110), 소스 드라이버(120) 및 게이트 드라이버(130)를 포함한다.
디스플레이 패널(110)은 예로서 액정 표시 장치일 수 있다. 디스플레이 패널(110)은 복수의 게이트 라인들(G1~Gm)과 복수의 소스 라인들(S1~Sn) 각각의 교차점에 배치되는 복수의 픽셀들을 구비한다. 예로서, 각 픽셀들은 게이트 라인들(G1~Gm) 및 소스 라인들(S1~Sn)에 연결된 트랜지스터(Q), 트랜지스터(Q)와 공통 전원(VCOM) 사이에 접속되는 액정 커패시터(Liquid Crystal Capacitor; CLC) 및 스토리지 커패시터(CST)를 포함한다. 세부적으로, 각 픽셀에 포함된 트랜지스터(Q)의 게이트 단자에는 게이트 라인이 접속되고, 트랜지스터(Q)의 제1단자(P1)에는 소스 라인이 접속되고, 제2단자(P2)와 공통 전원(VCOM) 사이에 액정 커패시터(Liquid Crystal Capacitor; CLC) 및 스토리지 커패시터(CST)가 병렬로 접속된다. 예로서, 트랜지스터(Q)의 제1단자(P1)는 소스 단자이고, 제2단자(P2)는 드레인 단자가 될 수 있다.
예로서, ZERO-VCOM 구동 방식에서 공통 전원(VCOM)은 0V로 설정될 수 있다. 다른 예로서, HAVDD-VCOM 방식에서 공통 전원(VCOM)은 AVDD/2로 설정될 수 있다. 여기에서, AVDD는 아날로그 구동 전압이다.
소스 드라이버(120)는 하나의 행(row)의 픽셀들을 표시하기 위한 영상 데이터를 입력 받고, 입력된 각 열(column)에 대응되는 영상 데이터에 대응되는 계조 전압을 해당 소스 라인들(S1~Sn)에 공급한다. 위의 소스 라인들(S1~Sn)은 데이터 라인들이라 칭해질 수도 있다.
소스 드라이버(120)는 네거티브 레벨 시프팅 회로(NL/S; 10)를 포함한다. 네거티브 레벨 시프팅 회로(10)는 전력 소모 및 사이즈를 줄이기 위하여 중전압(예로서, 5.5V) 규격의 트랜지스터들로 설계한다. 즉, 10V 이상의 고전압(high voltage) 규격의 트랜지스터를 이용하지 않고, 중전압(middle voltage) 규격의 트랜지스터를 이용하여 네거티브 레벨 시프팅 회로(10)를 설계한다. 예로서, 중전압은 6V 미만이 될 수 있다.
예로서, 네거티브 레벨 시프팅 회로(10)는 2개 스테이지(stage)의 레벨 시프터로 이루어지며, 제1스테이지의 레벨 시프터를 구성하는 트랜지스터들에 중전압 이상의 전압이 걸리지 않도록 하기 위하여 중전압 규격의 트랜지스터를 이용하여 쉴딩(shielding) 영역을 형성시키도록 회로를 구성한다. 그리고, 제1스테이지의 레벨 시프터의 출력 중에서 중전압 범위의 신호를 제2스테이지의 레벨 시프터의 입력으로 사용한다. 이에 따라서, 2개 스테이지(stage)의 레벨 시프터는 중전압 규격의 트랜지스터들만을 이용하여 구현할 수 있다. 또한, 네거티브 레벨 시프팅 회로(10)에는 단일의 네거티브 전원 전압과 단일의 포지티브 전원 전압이 공급된다. 이에 따라서, 추가적인 전원 전압을 인가할 필요가 없다.
다른 예로서, 네거티브 레벨 시프팅 회로(10)는 2종류의 네거티브 전원 전압과 단일의 포지티브 전원 전압을 이용하여 3개 스테이지의 레벨 시프터로 구성될 수 있다. 그리고, 3개 스테이지의 레벨 시프터는 중전압 규격의 트랜지스터를 이용하여 구현할 수 있다.
게이트 드라이버(130)는 디스플레이 패널(110)의 게이트 라인들(G1 ~ Gm)을 순차적으로 활성화시킨다.
도 2a는 도 1에 도시된 디스플레이 패널(110)을 HAVDD-VCOM 방식으로 구동시키는 경우에 픽셀에 인가되는 전압을 보여주는 도면이다.
도 2a에 도시된 바와 같이, 트랜지스터(Q)의 제1단자(P1)에는 소스 라인이 접속되고, 제2단자(P2)와 공통 전원(VCOM) 사이에 액정 커패시터(CLC) 및 스토리지 커패시터(CST)가 병렬로 접속된다. 그리고, 공통 전원(VCOM) 단자에는 아날로그 구동 전압(AVDD)의 1/2에 해당되는 전압이 인가된다.
예로서, 아날로그 구동 전압(AVDD)이 11V인 경우에 공통 전원(VCOM) 단자에는 5.5V가 인가된다. 이 경우에, 트랜지스터(Q)의 제2단자(P2)의 전압은 포지티브 구동 시에 5.5V ~ 11V가 되고, 네거티브 구동 시에는 0V ~ 5.5V가 된다.
도 2b는 도 1에 도시된 디스플레이 패널(110)을 ZERO-VCOM 방식으로 구동시키는 경우에 픽셀에 인가되는 전압을 보여주는 도면이다.
도 2b에 도시된 바와 같이, 트랜지스터(Q)의 제1단자(P1)에는 소스 라인이 접속되고, 제2단자(P2)와 공통 전원(VCOM) 사이에 액정 커패시터(CLC) 및 스토리지 커패시터(CST)가 병렬로 접속된다. 그리고, 공통 전원(VCOM) 단자에는 0V가 인가된다.
예로서, 아날로그 구동 전압(AVDD)이 11V인 경우에 트랜지스터(Q)의 제2단자(P2)의 전압은 포지티브 구동 시에 0V ~ 5.5V가 되고, 네거티브 구동 시에는 -5.5V ~ 0V가 된다.
다시 도 1을 참조하면, 디스플레이 패널(110)의 픽셀에 단일 극성을 갖는 전계가 장시간 인가되면 액정 재료의 열화 또는 불순물에 의하여 생기는 기생 전하로 인하여 잔상(image persistence) 현상이 발생될 수 있다.
이와 같은 픽셀들의 열화를 방지하기 위하여 매 프레임마다 각 픽셀의 극성을 반전시킨다. 이 때 극성 간의 미세한 휘도 차이로 인하여 플리커 현상이 발생될 수도 있다. 이를 완화시키는 방법으로 행(row) 반전, 열(column) 반전, 돗트 반전 구동 방식 등이 이용된다. 행 반전 구동 방식은 이웃하는 게이트 라인에서의 픽셀의 극성이 반전되도록 구동하는 방식이고, 열 반전 구동 방식은 이웃하는 소스 라인에서의 픽셀의 극성이 반전되도록 구동하는 방식이고, 돗트 반전 구동 방식은 행 반전 구동 방식과 열 반전 구동 방식을 혼합한 것으로 하나의 픽셀을 기준으로 서로 이웃하는 픽셀의 극성이 반전되도록 구성하는 방식이다.
도 3a 및 3b는 돗트 반전 구동 방식이 적용되는 디스플레이 장치에서의 인접한 2개 프레임 각각의 픽셀에 걸리는 전압의 극성을 보여주는 도면이다.
예로서, 도 3a는 디스플레이 패널(110)에서의 N(N은 1 이상의 정수)번째 프레임을 구성하는 픽셀들에 걸리는 전압의 극성을 보여주고, 도 3b는 디스플레이 패널(110)의 N+1번째 프레임을 구성하는 픽셀들에 걸리는 전압의 극성을 보여준다.
도 3a 및 3b에 도시된 바와 같이, 이웃하는 컬럼(column) 라인에서 픽셀의 극성이 반전되고, 또한 이웃하는 로우(row) 라인에서 픽셀의 극성이 반전된다. 또한 이웃하는 프레임에서 동일 픽셀에 대한 극성이 반전된다. 예로서, N번째 프레임의 소스 라인 S1과 게이트 라인 G1이 교차되는 픽셀의 극성은 포지티브(+)가 되고, N+1번째 프레임의 소스 라인 S1과 게이트 라인 G1이 교차되는 픽셀의 극성은 네거티브(-)가 된다.
본 발명은 위와 같은 구동 방식들 이외의 다양한 구동 방식들이 적용될 수 있다. 일 예로서, 2개 이상의 열 단위 및 2개 이상의 행 단위로 픽셀의 극성을 반전시키는 디스플레이 구동 방식이 적용될 수도 있다.
도 4는 도 1에 도시된 소스 드라이버 구성의 일 예(120A)를 보여주는 도면이다.
도 4에 도시된 바와 같이, 소스 드라이버(120A)는 데이터 레지스터 회로(121A), 레벨 시프팅 회로(122A), 디코딩 회로(123A) 및 증폭 회로(124A)를 포함한다.
데이터 레지스터 회로(121A)는 디스플레이 패널(110)에 디스플레이 할 디지털 영상 신호(S_in)를 저장한다. 예로서, 하나의 수평 라인에 해당되는 디지털 영상 신호를 저장할 수 있다. 데이터 레지스터 회로(121A)에서 출력되는 디지털 영상 신호의 전압 레벨은 저 전압(low voltage) 레벨을 갖는다. 예로서, 데이터 레지스터 회로(121A)에서 출력되는 디지털 영상 신호의 최대 전압 레벨은 1.0V ~ 2.5V가 될 수 있다.
그런데, 디코딩 회로(123A) 및 증폭 회로(124A)의 신호 처리에 사용하는 전압은 고 전압(high voltage) 레벨을 갖는다. 예로서, 디코딩 회로(123A) 및 증폭 회로(124A)의 신호 처리에 사용하는 전압은 포지티브 또는 네거티브의 10V 이상의 레벨이 될 수 있다.
이로 인하여, 디지털 영상 신호의 레벨을 변경하여 디코딩 회로(123A)에 입력할 필요가 있다. 이를 위하여 레벨 시프팅 회로(122A)가 필요하다.
레벨 시프팅 회로(122A)는 데이터 레지스터 회로(121A)에서 출력되는 디지털 영상 신호의 전압 레벨을 변환한다. 레벨 시프팅 회로(122A)는 네거티브 레벨 시프팅 회로(NL/S; 10)를 포함한다. 네거티브 레벨 시프팅 회로(10)는 데이터 레지스터 회로(121A)로부터 입력되는 디지털 영상 신호의 저전압 레벨을 중전압 레벨로 네거티브 레벨 시프팅 처리할 수 있다. 예로서, 네거티브 레벨 시프팅 회로(10)는 0V ~ 2V의 저전압 레벨을 -5.5V ~ 0V의 중전압 레벨로 네거티브 레벨 시프팅 처리할 수 있다.
또한, 레벨 시프팅 회로(122A)는 네거티브 레벨 시프팅 처리뿐만 아니라 포지티브 레벨 시프팅 처리도 수행할 수 있다. 예로서, 디지털 영상 신호의 저전압 레벨을 0V ~ HAVDD로 포지티브 레벨 시프팅 처리하거나, -HAVDD ~ 0V로 네거티브 레벨 시프팅 처리할 수 있다. 여기에서, HAVDD는 아날로그 구동 전압(AVDD)의 1/2에 해당되는 전압을 의미한다. 예로서, 레벨 시프팅 회로(122A)는 0V ~ 2V의 전압 레벨을 0V ~ 5.5V의 전압 레벨로 포지티브 레벨 시프팅 처리할 수 있다.
디코딩 회로(123A)는 레벨 시프팅 회로(122A)로부터 입력되는 레벨 변환된 디지털 영상 신호에 상응하는 아날로그 계조 전압 신호를 발생시킨다. 예로서, 디코딩 회로(123A)는 레벨 변환된 8비트의 디지털 영상 신호를 입력 받고, 입력된 레벨 변환된 8비트의 디지털 영상 신호에 대응되는 아날로그 계조 전압 신호를 출력한다. 세부적으로, 8비트의 디지털 영상 신호에 따라서 V0 ~ V255 계조 전압 중의 하나의 계조 전압이 선택되어 출력될 수 있다.
증폭 회로(124A)는 디코딩 회로(123A)로부터 아날로그 계조 전압 신호를 입력 받고, 입력된 아날로그 계조 전압 신호를 증폭하여 출력한다.
도 5는 도 1에 도시된 소스 드라이버 구성의 다른 예(120B)를 보여주는 도면이다.
도 5는 열(column) 반전 구동 방식 또는 돗트 반전 구동 방식이 적용되는 디스플레이 장치의 소스 드라이버의 구성 예를 보여준다.
도 5에 도시된 바와 같이, 소스 드라이버(120B)는 데이터 레지스터 회로(121B), 레벨 시프팅 회로(122B), 디코딩 회로(123B), 증폭 회로(124B) 및 멀티플렉서(125B)를 포함한다.
데이터 레지스터 회로(121B)는 디스플레이 할 디지털 영상 신호를 저장한다. 예로서, 하나의 수평 라인에 해당되는 디지털 영상 신호를 저장할 수 있다. 데이터 레지스터 회로(121B)에서 출력되는 디지털 영상 신호의 전압 레벨은 저 전압(low voltage) 레벨을 갖는다. 예로서, 데이터 레지스터 회로(121B)에서 출력되는 디지털 영상 신호는 1.0V ~ 2.5V 레벨이 될 수 있다.
데이터 레지스터 회로(121B)에는 복수개의 데이터 레지스터들이 포함되어 있다. 예로서, 하나의 수평 라인에 포함된 픽셀들의 개수에 해당되는 데이터 레지스터들이 포함될 수 있다. 설명의 편의를 위하여 도 5에는 하나의 수평 라인에서 인접한 2개의 픽셀들로 출력할 디지털 영상 신호(S_in(k), S_in(k+1))를 저장하기 위한 2개의 데이터 레지스터들(DREG; 121B-1, 121B-2)이 도시되어 있다.
레벨 시프팅 회로(122B)는 데이터 레지스터 회로(121B)에서 출력되는 디지털 영상 신호의 전압 레벨을 변환한다. 예로서, 2개의 데이터 레지스터들(121B-1, 121B-2)에서 각각 출력되는 디지털 영상 신호의 전압 레벨을 포지티브 레벨 시프팅 처리 또는 네거티브 레벨 시프팅 처리한다.
레벨 시프팅 회로(122B)는 네거티브 레벨 시프팅 회로(NL/S; 10) 및 포지티브 레벨 시프팅 회로(PL/S; 20)를 포함한다. 인접된 소스 라인으로 출력될 디지털 영상 신호들은 서로 다른 레벨 시프팅 회로로 입력된다. 예로서, k번째 소스 라인으로 출력될 디지털 영상 신호가 네거티브 레벨 시프팅 회로(10)로 입력되면, k+1번째 소스 라인으로 출력될 디지털 영상 신호는 포지티브 레벨 시프팅 회로(20)로 입력된다.
예로서, 네거티브 레벨 시프팅 회로(10)는 제1데이터 레지스터(121B-1)에서 출력되는 저전압 레벨을 갖는 디지털 영상 신호를 중전압 레벨을 갖는 네거티브 레벨로 레벨 시프팅 처리한다.
예로서, 네거티브 레벨 시프팅 회로(10)는 쉴딩 회로가 내장된 제1레벨 시프터 및 제2레벨 시프터로 구성될 수 있다. 예로서, 쉴딩 회로는 제1레벨 시프터의 입력 회로와 부하 회로 사이에 접속되어, 입력 회로를 포지티브 전압 영역에서 동작하고 부하 회로를 네거티브 전압 영역에서 동작하도록 입력 회로와 부하 회로의 동작 전압 영역을 분리시키도록 구성될 수 있다. 네거티브 레벨 시프팅 회로(10)는 중전압 규격의 트랜지스터들을 이용하여 구현할 수 있다. 예로서, 네거티브 레벨 시프팅 회로(10)는 단일의 네거티브 전원 전압과 단일의 포지티브 전원 전압을 이용하는 중전압 규격의 트랜지스터들로 구성된 제1,2스테이지(stage)의 레벨 시프터들로 이루어질 수 있다. 그리고, 제1스테이지의 레벨 시프터에는 쉴딩 회로가 포함될 수 있다. 쉴딩 회로에 대해서는 아래에서 상세히 설명될 것이다.
다른 예로서, 네거티브 레벨 시프팅 회로(10)는 2종류의 네거티브 전원 전압과 단일의 포지티브 전원 전압을 이용하는 중전압 규격의 트랜지스터들로 구성된 제1,2,3스테이지(stage)의 레벨 시프터들로 이루어질 수도 있다.
포지티브 레벨 시프팅 회로(20)는 제2데이터 레지스터(121B-2)로부터 입력되는 저전압 레벨을 갖는 디지털 영상 신호를 중전압의 포지티브 전압 레벨로 레벨 시프팅 처리한다. 예로서, 포지티브 레벨 시프팅 회로(20)는 제2데이터 레지스터(121B-2)로부터 입력되는 디지털 영상 신호의 저전압 레벨을 0V ~ HAVDD로 변환하도록 회로를 구성한다. 포지티브 레벨 시프팅 회로(122B-2)는 중전압 규격의 트랜지스터를 이용하여 구현할 수 있다.
디코딩 회로(123B)는 레벨 시프팅 회로(122B)로부터 입력되는 레벨 변환된 디지털 영상 신호에 상응하는 아날로그 계조 전압 신호를 발생시킨다. 디코딩 회로(123B)는 네거티브 디코딩 회로(NDEC; 123B-1)과 포지티브 디코딩 회로(PDEC; 123B-2)를 포함한다.
네거티브 디코딩 회로(123B-1)는 네거티브 레벨 시프팅 회로(10)로부터 입력되는 레벨 변환된 디지털 영상 신호에 상응하는 네거티브 아날로그 계조 전압을 발생시킨다. 예로서, 네거티브 디코딩 회로(123B-1)는 레벨 변환된 8비트의 디지털 영상 신호를 입력 받고, 입력된 레벨 변환된 8비트의 디지털 영상 신호에 대응되는 네거티브 아날로그 계조 전압 신호를 출력한다. 세부적으로, 8비트의 디지털 영상 신호에 따라서 V0 ~ -V255 계조 전압 중의 하나의 계조 전압이 선택되어 출력될 수 있다.
포지티브 디코딩 회로(123B-2)는 포지티브 레벨 시프팅 회로(20)로부터 입력되는 레벨 변환된 디지털 영상 신호에 상응하는 포지티브 아날로그 계조 전압을 발생시킨다. 예로서, 포지티브 디코딩 회로(123B-2)는 레벨 변환된 8비트의 디지털 영상 신호를 입력 받고, 입력된 레벨 변환된 8비트의 디지털 영상 신호에 대응되는 포지티브 아날로그 계조 전압 신호를 출력한다. 세부적으로, 8비트의 디지털 영상 신호에 따라서 V0 ~ +V255 계조 전압 중의 하나의 계조 전압이 선택되어 출력될 수 있다.
증폭 회로(124B)는 디코딩 회로(123B)로부터 아날로그 계조 전압 신호를 입력 받고, 입력된 아날로그 계조 전압 신호를 증폭하여 출력한다. 증폭 회로(124B)는 네거티브 증폭 회로(NAMP; 124B-1) 및 포지티브 증폭 회로(PAMP; 124B-2)를 포함한다.
네거티브 증폭 회로(124B-1)는 네거티브 디코딩 회로(123B-1)로부터 네거티브 아날로그 계조 전압 신호를 입력 받고, 입력된 네거티브 아날로그 계조 전압 신호를 증폭하여 멀티플렉서(125B)로 출력한다.
포지티브 증폭 회로(124B-2)는 포지티브 디코딩 회로(123B-2)로부터 포지티브 아날로그 계조 전압 신호를 입력 받고, 입력된 포지티브 아날로그 계조 전압 신호를 증폭하여 멀티플렉서(125B)로 출력한다.
멀티플렉서(125B)는 극성 제어신호(POL_CTL)에 따라서 네거티브 증폭 회로(124B-1)의 출력 신호 또는 포지티브 증폭 회로(124B-2)의 출력 신호 중의 하나의 신호를 선택하여 k번째 소스 라인(Sk)에 공급한다. 같은 방식으로, 멀티플렉서(125B)는 극성 제어신호(POL_CTL)에 따라서 네거티브 증폭 회로(124B-1)의 출력 신호 또는 포지티브 증폭 회로(124B-2)의 출력 신호 중의 하나의 신호를 선택하여 k+1번째 소스 라인(Sk+1)에 공급한다.
예로서, 멀티플렉서(125B)는 극성 제어신호(POL_CTL)에 따라서 k번째 소스 라인(Sk)으로 네거티브 증폭 회로(124B-2)의 출력 신호를 선택하여 공급하면, k+1번째 소스 라인(Sk+1)으로는 포지티브 증폭 회로(124B-2)의 출력 신호를 선택하여 공급한다.
다른 예로서, 멀티플렉서(125B)는 극성 제어신호(POL_CTL)에 따라서 k번째 소스 라인(Sk)으로 포지티브 증폭 회로(124B-2)의 출력 신호를 선택하여 공급하면, k+1번째 소스 라인(Sk+1)으로는 네거티브 증폭 회로(124B-1)의 출력 신호를 선택하여 공급한다.
도 6a 및 도 6b는 인접한 2개 프레임에 대한 도 5에 도시된 소스 드라이버(120B)에서의 신호 처리 흐름을 예시적으로 보여주는 도면이다.
도 6a는 N번째 프레임에 대한 소스 드라이버(120B)에서의 신호 처리 흐름을 보여주고, 도 6b는 N+1번째 프레임에 대한 소스 드라이버(120B)에서의 신호 처리 흐름을 보여준다.
도 6a를 참조하면, N번째 프레임에서 제1데이터 레지스터(121B-1) -> 네거티브 레벨 시프팅 회로(10) -> 네거티브 디코딩 회로(123B-1) -> 네거티브 증폭 회로(124B-1)를 거친 신호가 멀티플렉서(125B)에 의하여 선택되어 k번째 소스 라인(Sk)에 공급된다. 그리고, 제2데이터 레지스터(121B-2) -> 포지티브 레벨 시프팅 회로(20) -> 포지티브 디코딩 회로(123B-2) -> 포지티브 증폭 회로(124B-2)를 거친 신호가 멀티플렉서(125B)에 의하여 선택되어 k+1번째 소스 라인(Sk+1)에 공급된다.
도 6b를 참조하면, N+1번째 프레임에서 제1데이터 레지스터(121B-1) -> 네거티브 레벨 시프팅 회로(10) -> 네거티브 디코딩 회로(123B-1) -> 네거티브 증폭 회로(124B-1)를 거친 신호가 멀티플렉서(125B)에 의하여 선택되어 k+1번째 소스 라인(Sk+1)에 공급된다. 그리고, 제2데이터 레지스터(121B-2) -> 포지티브 레벨 시프팅 회로(20) -> 포지티브 디코딩 회로(123B-2) -> 포지티브 증폭 회로(124B-2)를 거친 신호가 멀티플렉서(125B)에 의하여 선택되어 k번째 소스 라인(Sk)에 공급된다.
이에 따라서, 인접한 프레임에서 동일 소스 라인에 접속된 픽셀의 극성은 반전되며, 또한 동일 프레임에서 인접한 소스 라인에 접속된 픽셀의 극성도 반전된다.
도 7은 본 발명의 실시 예에 따른 추가 전원을 이용한 네거티브 레벨 시프팅 회로(10A)의 동작을 설명하기 위한 도면이다.
도 7에 도시된 바와 같이, 네거티브 레벨 시프팅 회로(10A)는 제1,2,3레벨 시프터(11A, 12A, 13A)를 구비한다.
제1레벨 시프터(11A)에는 포지티브 제1전원 전압(DVDD)과 네거티브 제3전원 전압(VCL)이 인가되고, 제2레벨 시프터(12A)에는 0V와 네거티브 제3전원 전압(VCL)이 인가되고, 제3레벨 시프터(13A)에는 0V와 네거티브 제2전원 전압(AVDDN)이 인가된다. 포지티브 제1전원 전압(DVDD), 네거티브 제2전원 전압(AVDDN) 및 네거티브 제3전원 전압(VCL)은 모두 중전압(middle voltage) 레벨 범위에 속한다. 예로서, 포지티브 제1전원 전압(DVDD)은 1.8V, 네거티브 제2전원 전압(AVDDN)은 -5.5V, 네거티브 제3전원 전압(VCL)은 -3V로 설정할 수 있다.
제1레벨 시프터(11A)는 로우(low) 전압이 0V이고 하이(high) 전압이 포지티브 제1전원 전압 레벨을 갖는 논리 신호를 입력하여, 로우 전압이 제3전원 전압(VCL)과 같거나 높은 전압 레벨을 갖고 하이 전압이 포지티브 제1전원 전압 레벨을 갖도록 레벨 시프팅된 신호를 출력한다.
제2레벨 시프터(12A)는 제1레벨 시프터(11A)로부터 출력되는 신호를 입력하여, 로우 전압이 제3전원 전압(VCL) 레벨과 같거나 높고 하이 전압이 0V로 레벨 시프팅된 신호를 출력한다.
제3레벨 시프터(13A)는 제2레벨 시프터(12A)로부터 출력되는 신호를 입력하여, 로우 전압이 네거티브 제2전원 전압(AVDDN) 레벨이고 하이 전압이 0V로 레벨 시프팅된 신호를 출력한다.
예로서, 제1레벨 시프터(11A)는 로우(low) 전압이 0V이고 하이(high) 전압이 1.8V인 논리 신호를 입력하여, 로우 전압이 -3V이고 하이 전압이 1.8V로 레벨 시프팅된 신호를 출력한다. 제2레벨 시프터(12A)는 제1레벨 시프터(11A)로부터 로우 전압이 -3V이고 하이 전압이 1.8V인 신호를 입력하여, 로우 전압이 -3V이고 하이 전압이 0V로 레벨 시프팅된 신호를 출력한다. 제3레벨 시프터(13A)는 제2레벨 시프터(12A)로부터 로우 전압이 -3V이고 하이 전압이 0V인 신호를 입력하여, 로우 전압이 -5.5V이고 하이 전압이 0V로 레벨 시프팅된 신호를 출력한다.
이에 따라서, 네거티브 레벨 시프팅 회로(10A)는 로우(low) 전압이 0V이고 하이(high) 전압이 1.8V인 논리 신호를 입력하여, 로우 전압이 -5.5V이고 하이 전압이 0V로 레벨 시프팅된 신호를 출력한다.
위와 같이, 제1,2,3레벨 시프터(11A, 12A, 13A)를 구성하는 회로 소자에 걸리는 최대 전압 레벨 차는 6V를 초과하지 않게 된다. 따라서, 제1,2,3레벨 시프터(11A, 12A, 13A)는 중전압 규격을 갖는 트랜지스터들로 설계할 수 있다.
다만, 도 7에 제시된 네거티브 레벨 시프팅 회로(10A)는 2종류의 네거티브 전원 전압과 하나의 포지티브 전원 전압을 필요로 한다. 즉, 포지티브 제1전원 전압(DVDD)과 네거티브 제2전원 전압(AVDDN) 이외에 네거티브 제3전원 전압(VCL)이 추가적으로 공급되어야 한다. 또한, 3스테이지 레벨 시프터 회로로 구현함으로써, 회로 구성이 다소 복잡해진다.
본 발명의 다른 실시 예에서는 위와 같은 단점을 보완하기 위하여 추가 전원을 이용하지 않는 네거티브 레벨 시프팅 회로를 제안한다.
도 8은 본 발명의 다른 실시 예에 따른 추가 전원을 이용하지 않는 네거티브 레벨 시프팅 회로(10B)의 동작을 설명하기 위한 도면이다.
도 8에 도시된 바와 같이, 네거티브 레벨 시프팅 회로(10B)는 제1,2레벨 시프터(11B, 12B)를 구비한다.
제1레벨 시프터(11B)는 입력 회로(11B-1)와 부하 회로(11B-2) 사이에 쉴딩 회로(11B-3)가 접속되는 구조를 갖는다. 쉴딩 회로(11B-3)는 입력 회로(11B-1)를 포지티브 전압 영역에서 동작하고 부하 회로(11B-2)를 네거티브 전압 영역에서 동작하도록 입력 회로(11B-1)와 부하 회로(11B-2)의 동작 전압 영역을 분리시키는 역할을 한다.
제1레벨 시프터(11B)에는 포지티브 제1전원 전압(DVDD)과 네거티브 제2전원 전압(AVDDN)이 인가되고, 제2레벨 시프터(12B)에는 0V와 네거티브 제2전원 전압(AVDDN)이 인가된다. 포지티브 제1전원 전압(DVDD) 및 네거티브 제2전원 전압(AVDDN)은 모두 중전압(middle voltage) 레벨 범위에 속한다. 예로서, 포지티브 제1전원 전압(DVDD)은 1.8V, 네거티브 제2전원 전압(AVDDN)은 -5.5V로 설정할 수 있다.
예로서, 포지티브 제1전원 전압(DVDD)은 1.8V, 네거티브 제2전원 전압(AVDDN)은 -5.5V로 설정된 경우에, 제1레벨 시프터(11B) 및 제2레벨 시프터(12B)는 다음과 같이 동작한다.
제1레벨 시프터(11B)는 로우(low) 전압이 0V이고 하이(high) 전압이 1.8V인 논리 신호를 입력하여, 로우 전압이 -5.5V ~ -5.0V이고 하이 전압이 -1.0V ~ -2.5V로 레벨 시프팅된 신호를 출력한다. 제2레벨 시프터(11B)는 제1레벨 시프터(11B)로부터 로우 전압이 -5.5V ~ 5.0V이고 하이 전압이 -1.0V ~ -2.5V인 신호를 입력하여, 로우 전압이 -5.5V이고 하이 전압이 0V로 레벨 시프팅된 신호를 출력한다.
이에 따라서, 네거티브 레벨 시프팅 회로(10B)는 로우(low) 전압이 0V이고 하이(high) 전압이 1.8V인 논리 신호를 입력하여, 로우 전압이 -5.5V이고 하이 전압이 0V로 레벨 시프팅된 신호를 출력한다.
위와 같은 쉴딩 회로(11B-3)에 의하여 제1레벨 시프터(11B)를 구성하는 트랜지스터들을 중전압 규격으로 설계할 수 있다.
도 8을 참조하면, 네거티브 레벨 시프팅 회로(10B)는 하나의 네거티브 전원 전압과 하나의 포지티브 전원 전압을 필요로 한다. 즉, 네거티브 레벨 시프팅 회로(10B)에는 포지티브 제1전원 전압(DVDD)과 네거티브 제2전원 전압(AVDDN)이 인가된다. 참고적으로, 네거티브 제3전원 전압(VCL)을 추가적으로 공급할 필요가 없다. 그리고, 2스테이지 레벨 시프터 회로로 구현함으로써, 회로 구성을 간소화시킬 수 있다.
도 9는 본 발명의 실시 예에 따른 추가 전원을 이용하는 네거티브 레벨 시프팅 회로(10A)의 세부 구성도이다.
도 9를 참조하면, 네거티브 레벨 시프팅 회로(10A)는 제1,2,3레벨 시프터(11A, 12A, 13A)를 구비한다.
제1레벨 시프터(11A)는 2개의 PMOS 트랜지스터들(MP1, MP2)과 4개의 NMOS 트랜지스터들(MN1 ~ MN4)로 구성된다. 2개의 PMOS 트랜지스터들(MP1, MP2) 각각의 게이트 단자로 입력 신호(IN) 및 반전 입력 신호(INb)가 인가된다. 4개의 NMOS 트랜지스터들(MN1 ~ MN4)은 부하 회로로서, 크로스 연결되는 부하 회로(cross coupled load circuit)에 해당된다. 제1레벨 시프터(11A)에는 포지티브 제1전원 전압(DVDD)과 네거티브 제3전원 전압(VCL)이 인가된다. 2개의 PMOS 트랜지스터들(MP1, MP2)의 바디(body)에는 포지티브 제1전원 전압(DVDD)이 인가되고, 4개의 NMOS 트랜지스터들(MN1 ~ MN4)의 바디에는 네거티브 제3전원 전압(VCL)이 인가된다.
제2레벨 시프터(12A)는 2개의 PMOS 트랜지스터들(MP3, MP4)과 2개의 NMOS 트랜지스터들(MN5, MN6)로 구성된다. PMOS 트랜지스터 MP3의 게이트 단자에 제1레벨 시프터(11A)의 PMOS 트랜지스터 MP2의 드레인 단자가 연결되고, NMOS 트랜지스터 MN5의 게이트 단자에 제1레벨 시프터(11A)의 NMOS 트랜지스터 MN4의 드레인 단자가 연결된다. 제2레벨 시프터(12A)에는 0V 전압(GND)과 네거티브 제3전원 전압(VCL)이 인가된다. 2개의 PMOS 트랜지스터들(MP3, MP4)의 바디에는 0V가 인가되고, 2개의 NMOS 트랜지스터들(MN5, MN6)의 바디에는 네거티브 제3전원 전압(VCL)이 인가된다.
제3레벨 시프터(13A)는 4개의 PMOS 트랜지스터들(MP5 ~ MP8)과 6개의 NMOS 트랜지스터들(MN7 ~ MN12)로 구성된다. PMOS 트랜지스터 MP5의 게이트 단자에 제2레벨 시프터(12A)의 PMOS 트랜지스터 MP4의 드레인 단자가 연결되고, PMOS 트랜지스터 MP6의 게이트 단자에 제2레벨 시프터(12A)의 PMOS 트랜지스터 MP3의 드레인 단자가 연결된다. 제3레벨 시프터(13A)에는 0V 전압(GND)과 네거티브 제2전원 전압(AVDDN)이 인가된다. 4개의 PMOS 트랜지스터들(MP5 ~ MP8)의 바디에는 0V가 인가되고, 6개의 NMOS 트랜지스터들(MN7 ~ MN12)의 바디에는 네거티브 제2전원 전압(AVDDN)이 인가된다.
예로서, 포지티브 제1전원 전압(DVDD)은 1.8V, 네거티브 제2전원 전압(AVDDN)은 -5.5V, 네거티브 제3전원 전압(VCL)은 -3V로 설정할 수 있다.
그러면, 포지티브 제1전원 전압(DVDD)이 1.8V이고, 네거티브 제2전원 전압(AVDDN)은 -5.5V이고, 네거티브 제3전원 전압(VCL)이 -3V로 가정하여 도 9의 회로 동작을 설명하기로 한다.
제1레벨 시프터(11A)에서 2개의 PMOS 트랜지스터들(MP1, MP2) 각각의 게이트 단자로 입력 신호(IN) 및 반전 입력 신호(INb)가 인가된다. 4개의 NMOS 트랜지스터들(MN1 ~ MN4)은 부하 회로로서, 크로스 연결되는 부하 회로(cross coupled load circuit)에 해당된다.
우선, 2개의 PMOS 트랜지스터들(MP1, MP2) 각각의 게이트 단자로 인가되는 입력 신호(IN)가 하이 상태(1.8V)이고 반전 입력 신호(INb)가 로우 상태(0V)인 경우에, 제1레벨 시프터(11A)는 다음과 같이 동작한다.
이 경우에 PMOS 트랜지스터 MP1은 턴 오프(turn off)되고, PMOS 트랜지스터 MP2는 턴 온(turn on) 된다. 이에 따라서, PMOS 트랜지스터 MP2의 드레인 단자의 전압은 1.8V가 된다. PMOS 트랜지스터 MP2의 드레인 단자가 NMOS 트랜지스터 MN2의 게이트 단자 및 MN3의 게이트 단자가 연결되어 있으므로, NMOS 트랜지스터 MN2 및 MN3는 턴 온 된다. 이에 따라서, MN3의 드레인 단자 및 MN1의 드레인 단자의 전압은 각각 -3V가 된다. 그리고, NMOS 트랜지스터 MN4는 턴 오프되므로, MN4의 드레인 단자의 전압은 1.8V가 된다.
다음으로, 2개의 PMOS 트랜지스터들(MP1, MP2) 각각의 게이트 단자로 인가되는 입력 신호(IN)가 로우 상태(0V)이고 반전 입력 신호(INb)가 하이 상태(1.8V)인 경우에, 제1레벨 시프터(11A)는 다음과 같이 동작한다.
이 경우에 PMOS 트랜지스터 MP1은 턴 온 되고, PMOS 트랜지스터 MP2는 턴 오프 된다. 이에 따라서, PMOS 트랜지스터 MP1의 드레인 단자의 전압은 1.8V가 된다. PMOS 트랜지스터 MP1의 드레인 단자가 NMOS 트랜지스터 MN1의 게이트 단자 및 MN4의 게이트 단자가 연결되어 있으므로, NMOS 트랜지스터 MN1 및 MN4는 턴 온 된다. 이에 따라서, MN4의 드레인 단자 및 MN2의 드레인 단자의 전압은 각각 -3V가 된다. 그리고, NMOS 트랜지스터 MN3은 턴 오프되므로, MN3의 드레인 단자의 전압은 1.8V가 된다.
이와 같은 동작에 따라서 제1레벨 시프터(11A)는 로우(low) 전압이 0V이고 하이(high) 전압이 1.8V인 논리 신호를 입력하여, 로우 전압이 -3V이고 하이 전압이 1.8V로 레벨 시프팅된 신호를 생성한다.
다음으로, 제2레벨 시프터(12A)의 동작에 대하여 설명하기로 한다.
입력 신호(IN)가 하이 상태(1.8V)이고 반전 입력 신호(INb)가 로우 상태(0V)인 경우에, 제2레벨 시프터(12A)의 PMOS 트랜지스터 MP3의 게이트 단자 및 NMOS 트랜지스터 MN5의 게이트 단자로 각각 제1레벨 시프터(11A)로부터 1.8V가 입력된다.
이에 따라서, PMOS 트랜지스터 MP3는 턴 오프 되고 NMOS 트랜지스터 MN5는 턴 온 된다. 이로 인하여 NMOS 트랜지스터 MN5의 드레인 단자의 전압은 -3V가 된다. 그리고, PMOS 트랜지스터 MP4는 턴 온 되고, NMOS 트랜지스터 MN6은 턴 오프 된다. 따라서, NMOS 트랜지스터 MN6의 드레인 단자의 전압은 0V가 된다.
이와 같은 동작에 따라서 제2레벨 시프터(12A)는 제1레벨 시프터(11A)로부터 로우(low) 전압이 -3V이고 하이(high) 전압이 1.8V인 논리 신호를 입력하여, 로우 전압이 -3V이고 하이 전압이 0V로 레벨 시프팅된 신호를 생성한다.
다음으로, 제3레벨 시프터(13A)의 동작에 대하여 설명하기로 한다.
입력 신호(IN)가 하이 상태(1.8V)이고 반전 입력 신호(INb)가 로우 상태(0V)인 경우에, 2레벨 시프터(12A)로부터 제3레벨 시프터(13A)의 PMOS 트랜지스터 MP5의 게이트 단자로 0V, PMOS 트랜지스터 MP6의 게이트 단자로 -3V가 입력된다.
이에 따라서, PMOS 트랜지스터 MP5는 턴 오프 되고 MP6은 턴 온 된다. 이로 인하여 PMOS 트랜지스터 MP6의 드레인 단자의 전압은 0V가 된다. 그리고, NMOS 트랜지스터 MN8의 소스 단자는 0V가 된다. 이에 따라서 NMOS 트랜지스터 MN11은 턴 온 되고, PMOS 트랜지스터 MP7은 턴 오프 된다. 이로 인하여 반전 출력 단자(OUTb)의 전압은 -5.5V가 되고, 출력 단자(OUT)의 전압은 0V가 된다.
이와 같은 동작에 따라서 제3레벨 시프터(13A)는 제2레벨 시프터(12A)로부터 로우(low) 전압이 -3V이고 하이(high) 전압이 0V인 논리 신호를 입력하여, 로우 전압이 -5.5V이고 하이 전압이 0V로 레벨 시프팅된 신호를 생성한다.
따라서, 네거티브 레벨 시프팅 회로(10A)는 로우(low) 전압이 0V이고 하이(high) 전압이 1.8V인 논리 신호를 입력하여, 로우 전압이 -5.5V이고 하이 전압이 0V로 레벨 시프팅된 신호를 출력한다.
도 10은 본 발명의 실시 예에 따른 추가 전원을 이용하지 않는 네거티브 레벨 시프팅 회로의 세부 구성의 일 예(10B')를 보여주는 도면이다.
도 10을 참조하면, 네거티브 레벨 시프팅 회로(10B')는 제1,2레벨 시프터(11B', 12B')를 구비한다.
네거티브 레벨 시프팅 회로(10B')에는 하나의 네거티브 전원 전압과 하나의 포지티브 전원 전압이 인가된다. 예로서, 네거티브 레벨 시프팅 회로(10B')에는 포지티브 제1전원 전압(DVDD)과 네거티브 제2전원 전압(AVDDN)이 인가된다.
제1레벨 시프터(11B')는 입력 회로(11B'-1), 부하 회로(11B'-2) 및 쉴딩 회로(11B'-3)를 포함한다. 세부적으로, 입력 회로(11B'-1)는 2개의 PMOS 트랜지스터들(MP21, MP22)로 구성되고, 부하 회로(11B'-2)는 4개의 NMOS 트랜지스터들(MN21 ~ MN24)로 구성되고, 쉴딩 회로(11B'-3)는 2개의 PMOS 트랜지스터들(MP23, MP24)과 2개의 NMOS 트랜지스터들(MN25, MN26)로 구성된다.
입력 회로(11B'-1)의 PMOS 트랜지스터 MP21의 게이트 단자로 입력 신호(IN)가 인가되고, MP22의 게이트 단자로 반전 입력 신호(INb)가 인가된다. 그리고, 쉴딩 회로(11B'-3)를 구성하는 2개의 PMOS 트랜지스터들(MP23, MP24)과 2개의 NMOS 트랜지스터들(MN25, MN26)의 각 게이트 단자들을 OV(GND)에 접속한다.
제2레벨 시프터(12B')는 2개의 PMOS 트랜지스터들(MP25, MP26)과 2개의 NMOS 트랜지스터들(MN27, MN28)로 구성된다. NMOS 트랜지스터 MN27의 게이트 단자에 제1레벨 시프터(11B')의 NMOS 트랜지스터 MN22의 드레인 단자가 연결되고, NMOS 트랜지스터 MN28의 게이트 단자에 제1레벨 시프터(11B')의 NMOS 트랜지스터 MN21의 드레인 단자가 연결된다.
예로서, 포지티브 제1전원 전압(DVDD)은 1.8V, 네거티브 제2전원 전압(AVDDN)은 -5.5V로 설정할 수 있다.
네거티브 레벨 시프팅 회로(10B')의 세부적인 회로 구성은 다음과 같다.
우선, 제1레벨 시프터(11B')는 세부적으로 다음과 같이 구성될 수 있다.
입력 회로(11B'-1)를 참조하면, PMOS 트랜지스터 MP21의 소스 단자에는 포지티브 제1전원 전압(DVDD)이 인가되고, 게이트 단자에는 입력 신호(IN)가 인가되고, 드레인 단자는 제1노드(ND1)에 접속된다. PMOS 트랜지스터 MP22의 소스 단자에는 포지티브 제1전원 전압(DVDD)이 인가되고, 게이트 단자에는 반전 입력 신호(INb)가 인가되고, 드레인 단자는 제2노드(ND2)에 접속된다.
쉴딩 회로(11B'-3)를 참조하면, PMOS 트랜지스터 MP23의 소스 단자는 제1노드(ND1)에 접속되고, 게이트 단자에는 0V 전압(GND)이 인가되고, 드레인 단자는 제3노드(ND3)에 접속된다. PMOS 트랜지스터 MP24의 소스 단자는 제2노드(ND2)에 접속되고, 게이트 단자에는 0V 전압(GND)이 인가되고, 드레인 단자는 제4노드(ND4)에 접속된다. NMOS 트랜지스터 MN25의 드레인 단자는 제3노드(ND3)에 접속되고, 게이트 단자에는 0V 전압(GND)이 인가되고, 소스 단자는 제5노드(ND5)에 접속된다. NMOS 트랜지스터 MN26의 드레인 단자는 제4노드(ND4)에 접속되고, 게이트 단자에는 0V 전압(GND)이 인가되고, 소스 단자는 제6노드(ND6)에 접속된다.
부하 회로(11B'-2)를 참조하면, NMOS 트랜지스터 MN23의 드레인 단자 및 게이트 단자는 제5노드(ND5)에 접속되고, 소스 단자는 제7노드(ND7)에 접속된다. NMOS 트랜지스터 MN24의 드레인 단자 및 게이트 단자는 제6노드(ND6)에 접속되고, 소스 단자는 제8노드(ND8)에 접속된다. NMOS 트랜지스터 MN21의 드레인 단자는 제7노드(ND7)에 접속되고, 게이트 단자는 제6노드(ND6)에 접속되고, 소스 단자에는 네거티브 제2전원 전압(AVDDN)이 인가된다. NMOS 트랜지스터 MN22의 드레인 단자는 제8노드(ND8)에 접속되고, 게이트 단자는 제5노드(ND5)에 접속되고, 소스 단자에는 네거티브 제2전원 전압(AVDDN)이 인가된다.
4개의 PMOS 트랜지스터들(MP21 ~ MP24)의 바디에는 포지티브 제1전원 전압(DVDD)이 인가되고, 6개의 NMOS 트랜지스터들(MN21 ~ MN26)의 바디에는 네거티브 제2전원 전압(AVDDN)이 인가된다.
쉴딩 회로(11B'-3)의 PMOS 트랜지스터 MP23 및 MP24는 각각 제1노드(ND1) 및 제2노드(ND2)에 네거티브 제2전원 전압(AVDDN)이 걸리는 것을 방지하기 위한 트랜지스터들이고, NMOS 트랜지스터 MN25 및 MN26은 각각 NMOS 트랜지스터 MN21 ~ MN24의 게이트 단자 전압이 (GND - Vthn)이 되도록 쉴딩(shield)시켜 주는 트랜지스터들이다. 여기에서, Vthn는 NMOS 트랜지스터 MN25 또는 MN26의 문턱 전압을 의미한다.
다음으로, 제2레벨 시프터(12B')는 세부적으로 다음과 같이 구성될 수 있다.
PMOS 트랜지스터 MP25의 소스 단자에는 0V 전압(GND)이 인가되고, 게이트 단자는 제10노드(ND10)에 접속되고, 드레인 단자는 제9노드(ND9)에 접속된다. PMOS 트랜지스터 MP26의 소스 단자에는 0V 전압(GND)이 인가되고, 게이트 단자는 제9노드(ND9)에 접속되고, 드레인 단자는 제10노드(ND10)에 접속된다. NMOS 트랜지스터 MN27의 드레인 단자는 제9노드(ND9)에 접속되고, 게이트 단자는 제1레벨 시프터(11B')의 제8노드(ND8)에 접속되고, 소스 단자에는 네거티브 제2전원 전압(AVDDN)이 인가된다. NMOS 트랜지스터 MN28의 드레인 단자는 제10노드(ND10)에 접속되고, 게이트 단자는 제1레벨 시프터(11B')의 제7노드(ND7)에 접속되고, 소스 단자에는 네거티브 제2전원 전압(AVDDN)이 인가된다.
2개의 PMOS 트랜지스터들(MP25, MP26)의 바디에는 0V가 인가되고, 2개의 NMOS 트랜지스터들(MN27, MN28)의 바디에는 네거티브 제2전원 전압(AVDDN)이 인가된다.
그러면, 포지티브 제1전원 전압(DVDD)이 1.8V이고, 네거티브 제2전원 전압(AVDDN)은 -5.5V 로 가정하여 도 10의 회로 동작을 설명하기로 한다.
예로서, 입력 신호(IN)가 하이 상태(1.8V)이고 반전 입력 신호(INb)가 로우 상태(0V)인 경우에, 다음과 같이 동작한다.
PMOS 트랜지스터 MP21은 턴 오프(turn off)되고, PMOS 트랜지스터 MP22는 턴 온(turn on) 된다. 이에 따라서, 제2노드(ND2)의 전압은 1.8V가 된다. 그리고, PMOS 트랜지스터 MP24도 턴 온 되어 제4노드(ND4)의 전압은 1.8V가 된다. 또한, 제6노드(ND6)의 전압은 NMOS 트랜지스터 MN26에 의하여 (GND-Vthn26)으로 제한된다. 제8노드(ND8)의 전압은 {GND-(Vthn26 + Vthn24)}이 된다. 여기에서, Vthn26은 NMOS 트랜지스터 MN26의 문턱 전압이고, Vthn24은 NMOS 트랜지스터 MN24의 문턱 전압이다.
이에 따라서, NMOS 트랜지스터 MN21의 게이트 단자의 전압은 (GND-Vthn26)이 됨으로 NMOS 트랜지스터 MN21은 턴 온 되어 제7노드(ND7)의 전압은 -5.5V가 된다. 그리고, 제5노드(ND5)의 전압은 (-5.5V + Vthn23)이 된다. Vthn23은 NMOS 트랜지스터 MN23의 문턱 전압이다.
NMOS 트랜지스터 MN22는 턴 오프 되어 제8노드(ND8)의 전압은 GND-(Vthn26 + Vthn24)을 유지한다. 그리고, NMOS 트랜지스터 MN25가 턴 온 되어 제3노드(ND3)의 전압은 -5.5V가 되며, MP23에 의하여 제1노드(ND1)의 전압은 GND+ Vthp23으로 제한된다. 여기에서, Vthp23은 PMOS 트랜지스터 MP23의 문턱 전압이다. 따라서, PMOS 트랜지스터 MP23에 의하여 제1노드(ND1)에 -5.5V가 걸리는 것을 방지할 수 있다.
NMOS 트랜지스터 MN27의 게이트 단자는 제8노드(ND8)에 접속되고 NMOS 트랜지스터 MN28의 게이트 단자는 제7노드(ND7)에 접속되어 있으므로, NMOS 트랜지스터 MN27의 게이트 단자의 전압은 {GND-(Vthn26 + Vthn24)}가 되고, NMOS 트랜지스터 MN28의 게이트 단자의 전압은 -5.5V가 된다.
이에 따라서, NMOS 트랜지스터 MN27은 턴 온 되고, NMOS 트랜지스터 MN28은 턴 오프 된다. 이로 인하여, 제9노드(ND9)의 전압은 -5.5V가 되고 제10노드(ND10)의 전압은 0V가 된다.
제10노드(ND10)를 출력 단자(OUT)로 설정하고, 제9노드(ND9)를 반전 출력 단자(OUTb)로 설정하였으므로, 출력 단자(OUT)의 전압은 0V가 되고, 반전 출력 단자 (OUTb)의 전압은 -5.5V가 된다.
따라서, 네거티브 레벨 시프팅 회로(10B')는 로우(low) 전압이 0V이고 하이(high) 전압이 1.8V인 논리 신호를 입력하여, 로우 전압이 -5.5V이고 하이 전압이 0V로 레벨 시프팅된 신호를 출력한다.
도 10에 도시된 바와 같이, 쉴딩 회로(11B'-3)의 4개의 트랜지스터들(MP23, MP24, MN25, MN26)들이 게이트 단자의 전압이 0V이므로 gate-body, gate-source, gate-drain 전압이 중전압 규격의 허용치 이내가 된다.
도 11은 본 발명의 실시 예에 따른 추가 전원을 이용하지 않는 네거티브 레벨 시프팅 회로의 세부 구성의 다른 예(10B")를 보여주는 도면이다.
도 11을 참조하면, 네거티브 레벨 시프팅 회로(10B")는 제1,2레벨 시프터(11B", 12B")를 구비한다.
네거티브 레벨 시프팅 회로(10B")에는 하나의 네거티브 전원 전압과 하나의 포지티브 전원 전압이 인가된다. 예로서, 네거티브 레벨 시프팅 회로(10B")에는 포지티브 제1전원 전압(DVDD)과 네거티브 제2전원 전압(AVDDN)이 인가된다.
제1레벨 시프터(11B")는 입력 회로(11B"-1), 부하 회로(11B"-2) 및 쉴딩 회로(11B"-3)를 포함한다. 세부적으로, 입력 회로(11B"-1)는 2개의 PMOS 트랜지스터들(MP31, MP32)로 구성되고, 부하 회로(11B"-2)는 4개의 NMOS 트랜지스터들(MN31 ~ MN34)로 구성되고, 쉴딩 회로(11B"-3)는 2개의 PMOS 트랜지스터들(MP33, MP34)과 2개의 NMOS 트랜지스터들(MN35, MN36)로 구성된다.
입력 회로(11B"-1)의 PMOS 트랜지스터 MP31의 게이트 단자로 입력 신호(IN)가 인가되고, MP32의 게이트 단자로 반전 입력 신호(INb)가 인가된다. 그리고, 쉴딩 회로(11B"-3)를 구성하는 2개의 PMOS 트랜지스터들(MP33, MP34)과 2개의 NMOS 트랜지스터들(MN35, MN36)의 각 게이트 단자들을 OV(GND)에 접속한다.
제2레벨 시프터(12B")는 2개의 PMOS 트랜지스터들(MP35, MP36)과 2개의 NMOS 트랜지스터들(MN37, MN38)로 구성된다. NMOS 트랜지스터 MN37의 게이트 단자에 제1레벨 시프터(11B")의 NMOS 트랜지스터 MN34의 드레인 단자가 연결되고, NMOS 트랜지스터 MN38의 게이트 단자에 제1레벨 시프터(11B")의 NMOS 트랜지스터 MN31의 드레인 단자가 연결된다.
예로서, 포지티브 제1전원 전압(DVDD)은 1.8V, 네거티브 제2전원 전압(AVDDN)은 -5.5V로 설정할 수 있다.
네거티브 레벨 시프팅 회로(10B")의 세부적인 회로 구성은 다음과 같다.
우선, 제1레벨 시프터(11B")는 세부적으로 다음과 같이 구성될 수 있다.
입력 회로(11B"-1)를 참조하면, PMOS 트랜지스터 MP31의 소스 단자에는 포지티브 제1전원 전압(DVDD)이 인가되고, 게이트 단자에는 입력 신호(IN)가 인가되고, 드레인 단자는 제11노드(ND11)에 접속된다. PMOS 트랜지스터 MP32의 소스 단자에는 포지티브 제1전원 전압(DVDD)이 인가되고, 게이트 단자에는 반전 입력 신호(INb)가 인가되고, 드레인 단자는 제12노드(ND12)에 접속된다.
쉴딩 회로(11B"-3)를 참조하면, PMOS 트랜지스터 MP33의 소스 단자는 제11노드(ND11)에 접속되고, 게이트 단자에는 0V 전압(GND)이 인가되고, 드레인 단자는 제13노드(ND13)에 접속된다. PMOS 트랜지스터 MP34의 소스 단자는 제12노드(ND12)에 접속되고, 게이트 단자에는 0V 전압(GND)이 인가되고, 드레인 단자는 제14노드(ND14)에 접속된다. NMOS 트랜지스터 MN35의 드레인 단자는 제13노드(ND13)에 접속되고, 게이트 단자에는 0V 전압(GND)이 인가되고, 소스 단자는 제15노드(ND5)에 접속된다. NMOS 트랜지스터 MN36의 드레인 단자는 제14노드(ND14)에 접속되고, 게이트 단자에는 0V 전압(GND)이 인가되고, 소스 단자는 제16노드(ND16)에 접속된다.
부하 회로(11B"-2)를 참조하면, NMOS 트랜지스터 MN33의 드레인 단자 및 게이트 단자는 제15노드(ND15)에 접속되고, 소스 단자는 제17노드(ND17)에 접속된다. NMOS 트랜지스터 MN34의 드레인 단자 및 게이트 단자는 제16노드(ND16)에 접속되고, 소스 단자는 제18노드(ND18)에 접속된다. NMOS 트랜지스터 MN31의 드레인 단자는 제17노드(ND17)에 접속되고, 게이트 단자는 제16노드(ND16)에 접속되고, 소스 단자에는 네거티브 제2전원 전압(AVDDN)이 인가된다. NMOS 트랜지스터 MN32의 드레인 단자는 제18노드(ND18)에 접속되고, 게이트 단자는 제15노드(ND15)에 접속되고, 소스 단자에는 네거티브 제2전원 전압(AVDDN)이 인가된다.
4개의 PMOS 트랜지스터들(MP31 ~ MP34)의 바디에는 포지티브 제1전원 전압(DVDD)이 인가되고, 6개의 NMOS 트랜지스터들(MN31 ~ MN36)의 바디에는 네거티브 제2전원 전압(AVDDN)이 인가된다.
쉴딩 회로(11B'-3)의 PMOS 트랜지스터 MP33 및 MP34는 각각 제1노드(ND11) 및 제2노드(ND12)에 네거티브 제2전원 전압(AVDDN)이 걸리는 것을 방지하기 위한 트랜지스터들이고, NMOS 트랜지스터 MN35 및 MN36은 각각 NMOS 트랜지스터 MN31 ~ MN34의 게이트 단자 전압이 (GND - Vthn)이 되도록 쉴딩(shield)시켜 주는 트랜지스터들이다. 여기에서, Vthn는 NMOS 트랜지스터 MN35 또는 MN36의 문턱 전압을 의미한다.
다음으로, 제2레벨 시프터(12B")는 세부적으로 다음과 같이 구성될 수 있다.
PMOS 트랜지스터 MP35의 소스 단자에는 0V 전압(GND)이 인가되고, 게이트 단자는 제20노드(ND20)에 접속되고, 드레인 단자는 제19노드(ND19)에 접속된다. PMOS 트랜지스터 MP36의 소스 단자에는 0V 전압(GND)이 인가되고, 게이트 단자는 제19노드(ND19)에 접속되고, 드레인 단자는 제20노드(ND20)에 접속된다. NMOS 트랜지스터 MN37의 드레인 단자는 제19노드(ND19)에 접속되고, 게이트 단자는 제1레벨 시프터(11B")의 제16노드(ND16)에 접속되고, 소스 단자에는 네거티브 제2전원 전압(AVDDN)이 인가된다. NMOS 트랜지스터 MN38의 드레인 단자는 제20노드(ND20)에 접속되고, 게이트 단자는 제1레벨 시프터(11B")의 제17노드(ND17)에 접속되고, 소스 단자에는 네거티브 제2전원 전압(AVDDN)이 인가된다.
2개의 PMOS 트랜지스터들(MP35, MP36)의 바디에는 0V가 인가되고, 2개의 NMOS 트랜지스터들(MN37, MN38)의 바디에는 네거티브 제2전원 전압(AVDDN)이 인가된다
그러면, 포지티브 제1전원 전압(DVDD)이 1.8V이고, 네거티브 제2전원 전압(AVDDN)은 -5.5V 로 가정하여 도 11의 회로 동작을 설명하기로 한다.
예로서, 입력 신호(IN)가 하이 상태(1.8V)이고 반전 입력 신호(INb)가 로우 상태(0V)인 경우에, 다음과 같이 동작한다.
PMOS 트랜지스터 MP31은 턴 오프(turn off)되고, PMOS 트랜지스터 MP32는 턴 온(turn on) 된다. 이에 따라서, 제12노드(ND12)의 전압은 1.8V가 된다. 그리고, PMOS 트랜지스터 MP34도 턴 온 되어 제14노드(ND14)의 전압은 1.8V가 된다. 또한, 제16노드(ND16)의 전압은 NMOS 트랜지스터 MN36에 의하여 (GND-Vthn36)으로 제한된다. 제18노드(ND18)의 전압은 GND-(Vthn36 + Vthn34)이 된다. 여기에서, Vthn36은 NMOS 트랜지스터 MN36의 문턱 전압이고, Vthn34은 NMOS 트랜지스터 MN34의 문턱 전압이다.
이에 따라서, NMOS 트랜지스터 MN31의 게이트 단자의 전압은 (GND-Vthn36)이 됨으로 NMOS 트랜지스터 MN31은 턴 온 되어 제17노드(ND17)의 전압은 -5.5V가 된다. 그리고, 제15노드(ND15)의 전압은 (-5.5V + Vthn33)가 된다. Vthn33은 NMOS 트랜지스터 MN23의 문턱 전압이다.
NMOS 트랜지스터 MN32는 턴 오프 되어 제18노드(ND18)의 전압은 {GND-(Vthn36 + Vthn34)}을 유지한다. 그리고, NMOS 트랜지스터 MN35가 턴 온 되어 제13노드(ND13)의 전압은 -5.5V가 되며, PMOS 트랜지스터 MP33에 의하여 제11노드(ND11)의 전압은 (GND+ Vthp33)으로 제한된다. 여기에서, Vthp33은 PMOS 트랜지스터 MP33의 문턱 전압이다. 따라서, MP33에 의하여 제11노드(ND11)에 -5.5V가 걸리는 것을 방지할 수 있다.
NMOS 트랜지스터 MN37의 게이트 단자는 제16노드(ND16)에 접속되고 NMOS 트랜지스터 MN38의 게이트 단자는 제15노드(ND15)에 접속되어 있으므로, MN37의 게이트 단자의 전압은 (GND-Vthn36)이 되고, NMOS 트랜지스터 MN38의 게이트 단자의 전압은 -5.5V가 된다.
이에 따라서, NMOS 트랜지스터 MN37은 턴 온 되고, NMOS 트랜지스터 MN38은 턴 오프 된다. 이로 인하여, 제19노드(ND19)의 전압은 -5.5V가 되고 제20노드(ND20)의 전압은 0V가 된다.
제20노드(ND20)를 출력 단자(OUT)로 설정하고, 제19노드(ND19)를 반전 출력 단자(OUTb')로 설정하였으므로, 출력 단자(OUT)의 전압은 0V가 되고, 반전 출력 단자 (OUTb)의 전압은 -5.5V가 된다.
따라서, 네거티브 레벨 시프팅 회로(10B")는 로우(low) 전압이 0V이고 하이(high) 전압이 1.8V인 논리 신호를 입력하여, 로우 전압이 -5.5V이고 하이 전압이 0V로 레벨 시프팅된 신호를 출력한다.
도 11에 도시된 바와 같이, 쉴딩 회로(11B"-3)의 4개의 트랜지스터들(MP33, MP34, MN35, MN36)들이 게이트 단자의 전압이 0V이므로 gate-body, gate-source, gate-drain 전압이 중전압 규격의 허용치 이내가 된다.
도 12는 본 발명의 실시 예에 따른 추가 전원을 이용하는 네거티브 레벨 시프팅 회로(10A)가 적용되는 소스 드라이버(120B')에서의 Zero-VCOM 방식에 기초한 구동 전압의 변화를 보여주는 도면이다.
도 12의 소스 드라이버(120B')에 인가되는 전원 전압들은 포지티브 제1전원 전압(DVDD), 네거티브 제2전원 전압(AVDDN) 및 네거티브 제3전원 전압(VCL)이다. 예로서, 네거티브 제2전원 전압(AVDDN)를 -HAVDD로 설정할 수 있다. -HAVDD는 네거티브 아날로그 구동 전압(AVDD)의 1/2에 해당되는 전압이다.
도 12를 참조하면, 제1,2데이터 레지스터(121B-1, 121B-2)의 회로 소자에는 저전압이 걸린다. 네거티브 레벨 시프터(10A), 네거티브 디코딩 회로(123B-1), 네거티브 증폭 회로(124B-1), 포지티브 레벨 시프터(20), 포지티브 디코딩 회로(123B-2), 포지티브 증폭 회로(124B-2) 및 멀티플렉서(125B)에는 중전압이 걸린다.
도 13은 본 발명의 실시 예에 따른 추가 전원을 이용하지 않는 네거티브 레벨 시프팅 회로(10B' 또는 10B")가 적용되는 소스 드라이버(120B")에서의 Zero-VCOM 방식에 기초한 구동 전압의 변화를 보여주는 도면이다.
도 13의 소스 드라이버(120B")에 인가되는 전원 전압들은 포지티브 제1전원 전압(DVDD) 및 네거티브 제2전원 전압(AVDDN)이다. 예로서, 네거티브 제2전원 전압(AVDDN)를 -HAVDD로 설정할 수 있다. -HAVDD는 네거티브 아날로그 구동 전압(AVDD)의 1/2에 해당되는 전압이다.
도 13을 참조하면, 제1,2데이터 레지스터(121B-1, 121B-2)의 회로 소자에는 저전압이 걸린다. 네거티브 레벨 시프터(10B' 또는 10B"), 네거티브 디코딩 회로(123B-1), 네거티브 증폭 회로(124B-1), 포지티브 레벨 시프터(20), 포지티브 디코딩 회로(123B-2), 포지티브 증폭 회로(124B-2) 및 멀티플렉서(125B)에는 중전압이 걸린다.
도 14는 본 발명에 따른 네거티브 레벨 시프팅 회로가 적용되는 전자 장치의 구성의 일 예(1000)를 보여준다.
도 14에 도시된 바와 같이, 전자 장치(1000)는 중앙 처리 장치(CPU; 1100), 디스플레이 컨트롤 모듈(1200), 코덱 모듈(1300), 메모리(1400), 디스플레이 구동회로(DDI; 1500), 디스플레이 패널(1600) 및 버스(1700)를 포함할 수 있다.
전자 장치(1000)에 구비되는 각종 기능 블록들은 버스(1700)를 통하여 서로 신호를 송수신할 수 있다. 도 14에서는 설명의 편의상 각종 기능 블록들이 버스(1700)를 공유하는 것으로 도시되었으나, 본 발명의 실시예는 이에 국한될 필요는 없으며, 일부의 기능 블록들은 별도의 신호 전송 라인을 통해 신호를 서로 송수신하여도 무방하다.
도 14에 도시되지는 않았으나 전자 장치(1000)는 이외에도 다른 기능들을 수행하기 위한 각종 기능 블록들을 포함할 수 있으며, 예컨대 전자 장치(1000)가 통신 기능을 수행하는 경우, 통신 모듈이 전자 장치(1000)에 더 구비되어도 무방하다. 또는, 전원 관리 모듈(power management module)이나 클럭 모듈, 그래픽 프로세서(GPU) 등이 전자 장치(1000)에 더 구비될 수 있다. 전자 장치(1000)는 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 모바일 기기, PDA(personal digital assistant) 및 카메라 등으로 구현될 수 있다.
도 14에 도시된 전자 장치(1000)에는 도 7 내지 11에 도시된 네거티브 시프팅 회로들(10A, 10B, 10B', 10B") 중의 어느 하나가 포함될 수 있다.
디스플레이 구동회로(1500)는 전자 장치(1000) 내부 또는 외부로부터의 이미지 신호를 수신하고 이에 대한 처리 동작을 수행함으로써, 디스플레이 패널(1600)에 실제 디스플레이될 신호(예컨대, 계조 전압)를 출력할 수 있다. 예컨대, 디스플레이 구동회로(1500)는 디스플레이 패널(1600)의 로우(row)들을 구동하기 위한 게이트 드라이버와 디스플레이 패널(1600)의 칼럼(column)들을 구동하기 위한 소스 드라이버 등을 포함할 수 있으며, 또한 디스플레이 동작을 제어하기 위한 각종 타이밍 정보를 생성하는 타이밍 컨트롤러를 포함할 수 있다. 디스플레이 구동회로(1500)에는 도 4 또는 도 5에 도시된 소스 드라이버(120A 또는 120B)가 포함될 수 있다.
중앙 처리 장치(1100)는 전자 장치(1000)의 전체의 동작을 제어하며, 예컨대 중앙 처리 장치(1100) 내부에 임베디드되는 메모리나 외부에 배치되는 메모리(1400)에 저장된 프로그램들 및/또는 데이터를 실행할 수 있다. 중앙 처리 장치(1100)는 멀티-코어 프로세서(multi-core processor)를 포함할 수 있으며, 멀티-코어 프로세서는 두 개 이상의 독립적이고 실질적인 프로세서들을 갖는 하나의 컴퓨팅 컴포넌트일 수 있다.
디스플레이 컨트롤 모듈(1200)은 디스플레이 동작에 관련된 각종 동작을 수행할 수 있다. 예컨대, 디스플레이 컨트롤 모듈(1200)은 하나 이상의 프레임 데이터를 수신하고 이에 대한 처리 동작을 수행하며, 이로부터 데이터 패킷을 생성하여 출력할 수 있다. 디스플레이 구동회로(1500)는 디스플레이 컨트롤 모듈(1200)에서 출력되는 데이터 패킷에 따라 디스플레이 패널(1600)을 구동할 수 있다.
코덱 모듈(1300)은 전자 장치(10) 내에서 생성된 각종 이미지 신호나 외부로부터 제공된 각종 이미지 신호에 대한 인코딩 및 디코딩 처리를 수행할 수 있다. 일 예로서, 이미지 신호에 대해 인코딩 처리를 수행함으로써 인코딩된 이미지 신호가 외부로 제공될 수 있으며, 또한 외부로부터 인코딩된 이미지 신호가 수신된 경우 이에 대해 디코딩 처리를 수행함으로써 디스플레이 패널(1600)을 통해 이미지가 출력되도록 할 수 있다.
메모리(1400)는 전자 장치(1000)의 구동에 관련된 OS(Operating System) 및 각종 프로그램들을 저장할 수 있으며, 또한 디스플레이 패널(1600)에 출력될 이미지 신호를 저장할 수 있다. 일 예로서, 메모리(1400)는 하나 이상의 프레임에 포함된 이미지 데이터를 저장할 수 있는 저장 공간을 포함할 수 있으며, 전자 장치(1000)에 구비되는 각종 기능 블록의 데이터 액세스 요청에 응답하여 메모리(1400)에 이미지 데이터가 저장되거나 메모리(1400)로부터 이미지 데이터가 독출될 수 있다.
도 14에서는 모바일 장치(1000)의 각종 기능들을 수행하기 위한 기능 블록들이 서로 구분되는 구성인 것으로 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 도 14에 도시된 하나 이상의 기능 블록들은 이미지 신호를 처리할 수 있는 점에서 도 14의 하나 이상의 기능 블록들이 이미지 처리 장치(또는 이미지 처리 시스템)으로 지칭될 수 있다. 또는, 중앙 처리 장치(1100), 디스플레이 컨트롤 모듈(1200) 및 코덱 모듈(1300)과 도 14에 도시된 기타 다른 기능 블록들, 그리고 도 14에 도시되지 않은 또 다른 기능 블록들이 시스템 온 칩(System on Chip, SoC)으로 구현되어 하나의 반도체 칩에 집적될 수 있다. 또는, 본 발명의 실시예에 따른 디스플레이 구동회로(1500)는 시스템 온 칩에 구비될 수 있다. 또는, 본 발명의 실시예에 따른 이미지 데이터 처리 동작을 수행하는 시스템 온 칩은 전자 장치(1000)의 전반적인 기능을 제어하는 어플리케이션 프로세서(Application Processor)에 해당할 수 있다.
디스플레이 컨트롤 모듈(1200)과 디스플레이 구동회로(1500)는 소정의 프로토콜에 따라 데이터를 통신할 수 있다. 예컨대, 디스플레이 컨트롤 모듈(1200)과 디스플레이 구동회로(1500)는 eDP 표준(Embedded Display Port Standard)에 따라 통신을 수행할 수 있으며, 또는 MIPI 등 다른 표준에 따라 통신을 수행하여도 무방하다.
도 15는 본 발명에 따른 네거티브 레벨 시프팅 회로가 적용되는 전자 장치의 구성의 다른 예(2000)를 보여준다.
도 15에 도시된 바와 같이, 전자 장치(2000)는 어플리케이션 프로세서(2100), 메모리(2200), 디스플레이 구동회로(2300), 디스플레이 패널(2400), 입/출력 장치(2500) 및 버스(2600)를 포함할 수 있다.
전자 장치(2000)는 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 모바일 기기, PDA(personal digital assistant) 및 카메라 등으로 구현될 수 있다.
전자 장치(2000)에 구비되는 각종 기능 블록들은 버스(2600)를 통하여 서로 신호를 송수신할 수 있다. 도 15에서는 설명의 편의상 각종 기능 블록들이 버스(2600)를 공유하는 것으로 도시되었으나, 본 발명의 실시예는 이에 국한될 필요는 없으며, 일부의 기능 블록들은 별도의 신호 전송 라인을 통해 신호를 서로 송수신하여도 무방하다.
도 15에 도시된 전자 장치(2000)에는 도 7 내지 11에 도시된 네거티브 시프팅 회로들(10A, 10B, 10B', 10B")의 어느 하나가 포함될 수 있다.
메모리(2200)는 전자 장치(2000)의 구동에 관련된 OS(Operating System) 및 각종 프로그램들을 저장할 수 있으며, 또한 디스플레이 패널(2400)에 출력될 이미지 신호를 저장할 수 있다. 일 예로서, 메모리(2200)는 하나 이상의 프레임에 포함된 이미지 데이터를 저장할 수 있는 저장 공간을 포함할 수 있으며, 전자 장치(2000)에 구비되는 각종 기능 블록의 데이터 액세스 요청에 응답하여 메모리(2200)에 이미지 데이터가 저장되거나 메모리(2200)로부터 이미지 데이터가 독출될 수 있다.
디스플레이 구동회로(2300)는 전자 장치(2000) 내부 또는 외부로부터의 이미지 신호를 수신하고 이에 대한 처리 동작을 수행함으로써, 디스플레이 패널(2400)에 실제 디스플레이 될 신호(예컨대, 계조 전압)를 출력할 수 있다. 예컨대, 디스플레이 구동회로(2300)는 디스플레이 패널(2400)의 로우(row)들을 구동하기 위한 게이트 드라이버와 디스플레이 패널(2400)의 칼럼(column)들을 구동하기 위한 소스 드라이버 등을 포함할 수 있으며, 또한 디스플레이 동작을 제어하기 위한 각종 타이밍 정보를 생성하는 타이밍 컨트롤러를 포함할 수 있다. 디스플레이 구동회로(2300)에는 도 4 또는 도 5에 도시된 소스 드라이버(120A 또는 120B)가 포함될 수 있다.
어플리케이션 프로세서(2100)는 전자 장치(2000)의 전체의 동작을 제어하며, 예컨대 어플리케이션 프로세서(2100) 내부에 임베디드되는 메모리나 외부에 배치되는 메모리(2200)에 저장된 프로그램들 및/또는 데이터를 실행할 수 있다. 어플리케이션 프로세서(2100)는 멀티-코어 프로세서(multi-core processor)를 포함할 수 있으며, 멀티-코어 프로세서는 두 개 이상의 독립적이고 실질적인 프로세서들을 갖는 하나의 컴퓨팅 컴포넌트일 수 있다. 어플리케이션 프로세서(2100)는 디스플레이 컨트롤 기능 블록, 코덱 기능 블록 등과 같은 기능 블록들을 포함할 수 있다. 예로서, 어플리케이션 프로세서(2100)는 시스템 온 칩(System on Chip, SoC)으로 구현되어 하나의 반도체 칩에 집적될 수 있다. 또한, 어플리케이션 프로세서(2100) 및 디스플레이 구동 회로(2300)를 시스템 온 칩(System on Chip, SoC)으로 구현되어 하나의 반도체 칩에 집적될 수 있다.
입/출력 장치(2500)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터 등과 같은 출력 수단을 포함할 수 있다.
도 16은 본 발명에 따른 네거티브 레벨 시프팅 회로가 적용되는 모바일 단말기의 예(3000)를 보여준다.
도 16에 도시된 모바일 단말기(3000)에는 도 7 내지 11에 도시된 네거티브 시프팅 회로들(10A, 10B, 10B', 10B")의 어느 하나가 포함될 수 있다.
모바일 단말기(3000)에는 시스템 온 칩으로 구현되는 어플리케이션 프로세서가 장착될 수 있다. 모바일 단말기(3000)는 기능이 제한되어 있지 않고 응용 프로그램을 통해 상당 부분의 기능을 변경하거나 확장할 수 있는 태블릿 또는 스마트 폰일 수 있다. 모바일 단말기(3000)는 내장 안테나(3100)를 포함하고, 카메라(3300)에 의해 촬영된 영상들 또는 안테나(3100)에 의해 수신된 영상들을 디스플레이하기 위한 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diodes) 등의 디스플레이 장치(3200)를 포함한다. 디스플레이 장치(3200)는 디스플레이 패널 및 디스플레이 구동회로를 포함할 수 있다. 예로서, 디스플레이 장치(3200)에는 도 4 또는 도 5에 도시된 소스 드라이버(120A 또는 120B)가 포함될 수 있다.
모바일 단말기(3000)는 제어버튼, 터치 패널을 포함하는 동작 패널(3400)을 포함할 수 있다. 또한, 모바일 단말기(3000)는 음성, 음향을 출력하기 위한 스피커(3800) 또는 음성, 음향이 입력되는 마이크로폰(3900)을 포함한다. 모바일 단말기(3000)는 비디오 및 정지영상을 촬영하기 위한 CCD나 CIS와 같은 카메라(3300)를 더 포함한다. 또한, 모바일 단말기(3000)는 카메라(3300)에 의해 촬영되거나 이메일(E-mail)로 수신되거나 다른 형태로 획득된 비디오나 정지 영상들과 같이, 인코딩되거나 디코딩된 데이터를 저장하기 위한 저장매체(3700), 그리고 저장매체(3700)를 이동 단말기(3000)에 장착하기 위한 슬롯(3600)을 포함할 수 있다. 저장매체(3700)는 SD카드 또는 플라스틱 케이스에 내장된 EEPROM(electrically erasable and programmable read only memory)와 같은 다른 형태의 플래쉬 메모리일 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 디스플레이 장치 110: 디스플레이 패널
120: 소스 드라이버 130: 게이트 드라이버
10: 네거티브 레벨 시프팅 회로
121A, 121B: 레지스터 회로 122A, 122B: 레벨 시프팅 회로
123A, 123B: 디코딩 회로 124A, 124B: 증폭 회로
125B: 멀티플렉서 1000, 2000: 전자 장치
1100: 중앙 처리 장치 1200: 디스플레이 컨트롤 모듈
1300: 코덱 모듈 1400, 2200: 메모리
1500, 2300: 디스플레이 구동회로 1600, 2400: 디스플레이 패널
1700, 2600: 버스 2100: 어플리케이션 프로세서
2500: 입/출력 장치 3000: 모바일 단말기

Claims (20)

  1. 제1전압 레벨의 진폭을 갖는 논리 신호를 입력하는 입력 회로 및 상기 입력 회로에서 생성되는 전압에 기초하여 제2전압 레벨의 진폭을 갖는 제1출력 신호를 생성하는 부하 회로를 구비하는 제1레벨 시프터; 및
    상기 제1출력 신호를 입력하여 제3전압 레벨의 진폭을 갖는 제2출력 신호를 생성하는 제2레벨 시프터를 포함하고,
    상기 제1레벨 시프터는 상기 입력 회로와 상기 부하 회로 사이에 접속되어, 상기 입력 회로를 포지티브 전압 영역에서 동작하고 상기 부하 회로를 네거티브 전압 영역에서 동작하도록 상기 입력 회로와 부하 회로의 동작 전압 영역을 분리시키는 쉴딩 회로를 더 포함함을 특징으로 하는 네거티브 레벨 시프팅 회로.
  2. 제1항에 있어서, 상기 제1레벨 시프터 및 제2레벨 시프터에는 공통적으로 네거티브 제1전원 전압이 인가되는 것을 특징으로 하는 네거티브 레벨 시프팅 회로.
  3. 제1항에 있어서, 상기 제1레벨 시프터에는 네거티브 제1전원 전압과 포지티브 제2전원 전압이 인가되는 것을 특징으로 하는 네거티브 레벨 시프팅 회로.
  4. 제1항에 있어서, 상기 제2레벨 시프터에는 0V와 네거티브 제1전원 전압이 인가되는 것을 특징으로 하는 네거티브 레벨 시프팅 회로.
  5. 제1항에 있어서, 상기 논리 신호는 논리 상태에 따라서 0V 또는 포지티브 제1전압 레벨을 갖는 것을 특징으로 하는 네거티브 레벨 시프팅 회로.
  6. 제5항에 있어서, 상기 포지티브 제1전압은 상기 포지티브 제2전원 전압의 레벨과 동일한 것을 특징으로 하는 네거티브 레벨 시프팅 회로.
  7. 제1항에 있어서, 상기 제1출력 신호는 상기 제1레벨 시프터 및 제2레벨 시프터에 공통적으로 인가되는 네거티브 제1전원 전압의 레벨과 같거나 높고 0V보다 낮은 네거티브 전압 레벨을 갖는 것을 특징으로 하는 네거티브 레벨 시프팅 회로.
  8. 제1항에 있어서, 상기 제2출력 신호는 상기 논리 신호의 논리 상태에 따라서 0V 또는 네거티브 제2전압 레벨을 갖는 것을 특징으로 하는 네거티브 레벨 시프팅 회로.
  9. 제1항에 있어서, 상기 입력 회로는
    게이트 단자에 상기 논리 신호가 인가되는 입력 단자를 연결하고, 소스 단자에 포지티브 제2전원 전압을 인가하고, 드레인 단자에 제1노드를 연결하도록 구성된 제1PMOS 트랜지스터; 및
    게이트 단자에 반전 입력 단자를 연결하고, 소스 단자에 상기 포지티브 제2전원 전압을 인가하고, 드레인 단자에 제2노드를 연결하도록 구성된 제2PMOS 트랜지스터를 포함하고,
    상기 제1노드 및 상기 제2노드는 각각 상기 쉴딩 회로에 접속되는 것을 특징으로 하는 네거티브 레벨 시프팅 회로.
  10. 제1항에 있어서, 상기 부하 회로는
    게이트 단자 및 드레인 단자에 제3노드를 연결하고, 소스 단자에 제4노드를 연결하도록 구성된 제1NMOS 트랜지스터;
    게이트 단자 및 드레인 단자에 제5노드를 연결하고, 소스 단자에 제6노드를 연결하도록 구성된 제2NMOS 트랜지스터;
    게이트 단자에 상기 제5노드를 연결하고, 드레인 단자에 상기 제4노드를 연결하고, 소스 단자에 네거티브 제1전원 전압을 인가하도록 구성된 제3NMOS 트랜지스터; 및
    게이트 단자에 상기 제4노드를 연결하고, 드레인 단자에 상기 제6노드를 연결하고, 소스 단자에 상기 네거티브 제1전원 전압을 인가하도록 구성된 제4NMOS 트랜지스터를 포함하고,
    상기 제3노드 및 상기 제5노드는 각각 상기 쉴딩 회로에 접속되는 것을 특징으로 하는 네거티브 레벨 시프팅 회로.
  11. 제1항에 있어서, 상기 쉴딩 회로는 상기 입력 회로와 상기 부하 회로 사이에 직렬로 접속되는 복수의 트랜지스터들을 포함하고, 상기 복수의 트랜지스터들 각각의 게이트 단자에는 0V가 인가되는 것을 특징으로 하는 네거티브 레벨 시프팅 회로.
  12. 제1항에 있어서, 상기 쉴딩 회로는
    게이트 단자에 OV를 연결하고, 소스 단자에 제1노드를 연결하고, 드레인 단자에 제7노드를 연결하도록 구성된 제3PMOS 트랜지스터;
    게이트 단자에 OV를 연결하고, 소스 단자에 제2노드를 연결하고, 드레인 단자에 제8노드를 연결하도록 구성된 제4PMOS 트랜지스터;
    게이트 단자에 OV를 연결하고, 드레인 단자에 상기 제7노드를 연결하고, 소스 단자에 제3노드를 연결하도록 구성된 제5NMOS 트랜지스터; 및
    게이트 단자에 OV를 연결하고, 드레인 단자에 상기 제8노드를 연결하고, 소스 단자에 제5노드를 연결하도록 구성된 제6NMOS 트랜지스터를 포함하고,
    상기 제1노드 및 상기 제2노드는 각각 상기 입력 회로에 접속되고, 상기 제3노드 및 제5노드는 각각 상기 부하 회로에 접속되는 것을 특징으로 하는 네거티브 레벨 시프팅 회로.
  13. 제12항에 있어서, 상기 입력 회로는
    게이트 단자에 상기 논리 신호가 인가되는 입력 단자를 연결하고, 소스 단자에 포지티브 제2전원 전압을 인가하고, 드레인 단자에 상기 제1노드를 연결하도록 구성된 제1PMOS 트랜지스터; 및
    게이트 단자에 반전 입력 단자를 연결하고, 소스 단자에 상기 포지티브 제2전원 전압을 인가하고, 드레인 단자에 상기 제2노드를 연결하도록 구성된 제2PMOS 트랜지스터를 포함함을 특징으로 하는 네거티브 레벨 시프팅 회로.
  14. 제12항에 있어서, 상기 부하 회로는
    게이트 단자 및 드레인 단자에 상기 제3노드를 연결하고, 소스 단자에 제4노드를 연결하도록 구성된 제1NMOS 트랜지스터;
    게이트 단자 및 드레인 단자에 상기 제5노드를 연결하고, 소스 단자에 제6노드를 연결하도록 구성된 제2NMOS 트랜지스터;
    게이트 단자에 상기 제5노드를 연결하고, 드레인 단자에 상기 제4노드를 연결하고, 소스 단자에 네거티브 제1전원 전압을 인가하도록 구성된 제3NMOS 트랜지스터; 및
    게이트 단자에 상기 제4노드를 연결하고, 드레인 단자에 상기 제6노드를 연결하고, 소스 단자에 상기 네거티브 제1전원 전압을 인가하도록 구성된 제4NMOS 트랜지스터를 포함함을 특징으로 하는 네거티브 레벨 시프팅 회로.
  15. 제1항에 있어서, 상기 제2레벨 시프터는
    게이트 단자에 상기 제2출력 신호가 생성되는 출력 단자를 연결하고, 소스 단자에 0V를 연결하고, 드레인 단자에 반전 출력 단자를 연결하도록 구성된 제5PMOS 트랜지스터;
    게이트 단자에 상기 반전 출력 단자를 연결하고, 소스 단자에 0V를 연결하고, 드레인 단자에 상기 출력 단자를 연결하도록 구성된 제6PMOS 트랜지스터;
    게이트 단자에 상기 제1레벨 시프터의 제1출력 노드를 연결하고, 드레인 단자에 상기 반전 출력 단자를 연결하고, 소스 단자에 네거티브 제1전원 전압을 연결하도록 구성된 제7NMOS 트랜지스터; 및
    게이트 단자에 상기 제1레벨 시프터의 제2출력 노드를 연결하고, 드레인 단자에 상기 출력 단자를 연결하고, 소스 단자에 상기 네거티브 제1전원 전압을 연결하도록 구성된 제8NMOS 트랜지스터를 포함함을 특징으로 하는 네거티브 레벨 시프팅 회로.
  16. 디지털 영상 신호를 저장하는 데이터 레지스터 회로;
    상기 데이터 레지스터 회로에서 출력되는 디지털 영상 신호의 전압 레벨을 변환하는 레벨 시프팅 회로;
    상기 전압 레벨 변환된 디지털 영상 신호에 상응하는 아날로그 계조 전압 신호를 발생시키는 디코딩 회로; 및
    상기 아날로그 계조 전압 신호를 증폭하는 증폭 회로를 포함하고,
    상기 레벨 시프팅 회로는
    제1전압 레벨의 진폭을 갖는 상기 디지털 영상 신호를 입력하는 입력 회로 및 상기 입력 회로에서 생성되는 전압에 기초하여 제2전압 레벨의 진폭을 갖는 제1출력 신호를 생성하는 부하 회로를 구비하는 제1레벨 시프터; 및
    상기 제1출력 신호를 입력하여 제3전압 레벨의 진폭을 갖는 제2출력 신호를 생성하는 제2레벨 시프터를 포함하고,
    상기 제1레벨 시프터는 상기 입력 회로와 상기 부하 회로 사이에 접속되어, 상기 입력 회로를 포지티브 전압 영역에서 동작하고 상기 부하 회로를 네거티브 전압 영역에서 동작하도록 상기 입력 회로와 부하 회로의 동작 전압 영역을 분리시키는 쉴딩 회로를 더 포함함을 특징으로 하는 소스 드라이버.
  17. 제16항에 있어서, 상기 제1레벨 시프터에는 네거티브 제1전원 전압과 포지티브 제2전원 전압이 인가되고, 상기 제2레벨 시프터에는 0V와 네거티브 제1전원 전압이 인가되는 것을 특징으로 하는 소스 드라이버.
  18. 제16항에 있어서, 상기 증폭 회로에서 출력되는 신호가 인가되는 데이터 신호 라인을 극성 제어 신호에 따라서 변경하도록 구성된 멀티플렉서를 더 포함함을 특징으로 하는 소스 드라이버.
  19. 게이트 라인들, 소스 라인들 및 상기 게이트 라인들 각각과 상기 소스 라인들 각각의 교차점에 배치되는 복수의 픽셀들을 구비하는 디스플레이 패널;
    상기 게이트 라인들을 구동하는 게이트 드라이버; 및
    상기 소스 라인들을 구동하는 소스 드라이버를 포함하고,
    상기 소스 드라이버는
    제1전압 레벨의 진폭을 갖는 디지털 영상 신호를 입력하는 입력 회로 및 상기 입력 회로에서 생성되는 전압에 기초하여 제2전압 레벨의 진폭을 갖는 제1출력 신호를 생성하는 부하 회로를 구비하는 제1레벨 시프터; 및
    상기 제1출력 신호를 입력하여 제3전압 레벨의 진폭을 갖는 제2출력 신호를 생성하는 제2레벨 시프터를 포함하고,
    상기 제1레벨 시프터는 상기 입력 회로와 상기 부하 회로 사이에 접속되어, 상기 입력 회로를 포지티브 전압 영역에서 동작하고 상기 부하 회로를 네거티브 전압 영역에서 동작하도록 상기 입력 회로와 부하 회로의 동작 전압 영역을 분리시키는 쉴딩 회로를 더 구비하는 네거티브 레벨 시프팅 회로를 포함함을 특징으로 하는 디스플레이 장치.
  20. 제19항에 있어서, 상기 제1레벨 시프터에는 네거티브 제1전원 전압과 포지티브 제2전원 전압이 인가되고, 상기 제2레벨 시프터에는 0V와 네거티브 제1전원 전압이 인가되는 것을 특징으로 하는 디스플레이 장치.
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