KR20050007284A

KR20050007284A - 레벨 시프트 회로, 표시 장치 및 휴대 단말기

Info

Publication number: KR20050007284A
Application number: KR10-2004-7001310A
Authority: KR
Inventors: 요시또시 기다; 요시하루 나까지마; 히로아끼 이찌까와
Original assignee: 소니 가부시끼 가이샤
Priority date: 2002-05-30
Filing date: 2003-05-26
Publication date: 2005-01-17
Also published as: CN1552124A; WO2003103144A1; US20050270080A1; US7224200B2; CN1316742C; JP2003347926A; TWI229765B; US20040207448A1; US20070063759A1; TW200408859A

Abstract

입력 신호 IN 외에 그 역상 신호 XIN을 외부로부터 입력하는 구성을 채용하면, 외부에 역상 신호 XIN을 발생하는 IC가 필요하게 되며, 또한 입력 신호용의 단자 수로서 2개 필요하게 된다. 특성의 변동이 큰 트랜지스터, 예를 들면 임계값 Vth가 높은 TFT를 이용하여 유리 기판 등의 절연 기판 위에 형성되어 이루어지는 레벨 시프트 회로에서, 기판 외부로부터 입력되는 신호의 진폭 전압의 제1 전원(VCC)을 동작 전원으로 하고, 단상의 입력 신호 IN으로부터 상보 신호를 생성하는 상보 생성부(11)를 형성하고, 이 상보 생성부(11)에 의해 생성된 상보 신호의 레벨을 레벨 시프트부(14)에 의해 시프트하도록 함으로써, 기판 외부로부터 역상 신호 XIN을 입력하지 않아도 된다.

Description

레벨 시프트 회로, 표시 장치 및 휴대 단말기{LEVEL SHIFT CIRCUIT, DISPLAY, AND MOBILE TERMINAL}

종래예에 따른 레벨 시프트 회로의 구성의 일례를 도 9에 도시한다. 본 예에 따른 레벨 시프트 회로는, 예를 들면 3.3V의 저전압 진폭의 입력 신호 IN을 예로 들면 6.5V의 고전압 진폭의 신호로 레벨 시프트(레벨 변환)하기 위한 것으로, 도 9로부터 분명히 알 수 있듯이, 2개의 바이어스 시프트부(101, 102), 레벨 시프트부(103) 및 출력부(104)를 갖는 구성으로 되어 있다.

이 종류의 레벨 시프트 회로를 특성의 변동이 큰 트랜지스터, 예를 들면 TFT(Thin Film Transistor ; 박막 트랜지스터)로 형성하는 경우, 회로가 확실하게 동작하도록 하기 위해, 입력 신호 IN과는 별도로, 해당 입력 신호 IN과 역상의 신호 XIN을 입력하게 된다. 혹은, 역상 신호 XIN 대신에, 입력 신호 IN의 진폭에 대하여 그 중간 레벨의 기준 전위 Ref를 입력하게 된다. 그리고, 이들 입력 신호IN, XIN(Ref)은 레벨 시프트부(103)의 입력단(段)의 소스에 직접 입력된다.

상술한 바와 같이, 입력 신호 IN외에 그 역상 신호 XIN을 외부로부터 입력하는 구성을 채용하는 경우에는, 외부에 입력 신호 IN에 기초하여 역상 신호 XIN을 발생하는 IC가 필요하게 되며, 또한 본 레벨 시프트 회로의 입력 신호용의 단자 수로서 2개 필요하게 된다. 한편, 기준 전위 Ref를 입력하는 구성을 채용하는 경우에는, 외부에 Ref 전원을 가질 필요가 있다.

또한, 외부로부터 입력되는 신호 IN, XIN(Ref)을 레벨 시프트부(103)의 입력단의 소스에 직접 입력하면, 외부 입력 단자에 전류를 흘리게 되며, 전원 투입 시 등에 외부 IC에 과전류를 흘려, 외부 IC가 래치 업될 우려가 있다.

본 발명은, 상기 과제를 감안하여 이루어진 것으로, 그 목적은, 특성의 변동이 큰 트랜지스터로 형성하는 경우에도, 단상의 입력 신호에 대하여 확실하게 레벨 시프트 동작을 행하는 것이 가능한 레벨 시프트 회로, 이것을 이용한 표시 장치 및 이것을 화면 표시부로서 탑재한 휴대 단말기를 제공하는데 있다.

<발명의 개시>

본 발명에 따른 레벨 시프트 회로는, 절연 기판 위에서 기판 외부로부터 입력되는 신호의 진폭 전압의 제1 전원을 동작 전원으로 하고, 단상의 입력 신호로부터 상보 신호를 생성하는 상보 생성부와, 제1 전원보다도 전압이 높은 제2 전원을 동작 전원으로 하고, 상보 신호의 레벨을 시프트하는 레벨 시프트부를 구비한 구성으로 되어 있다. 이 레벨 시프트 회로는, 기판 외부로부터의 입력 신호의 레벨을 시프트하여 표시부의 구동에 이용하는 레벨 시프트 회로를 표시부와 동일한 투명절연 기판 위에 탑재하여 이루어지는 표시 장치에서, 해당 레벨 시프트 회로로서 이용된다. 또한, 이 레벨 시프트 회로를 이용한 표시 장치는, PDA(Personal Digital Assistants)나 휴대 전화기로 대표되는 휴대 단말기에, 그 화면 표시부로서 탑재된다.

유리 기판 등의 절연 기판 위에, 특성의 변동이 큰 트랜지스터, 예를 들면 TFT를 이용하여 회로를 형성한 경우에는, 실리콘 기판 위에 형성한 경우와 비교하여 TFT의 특성이 열화된다. 그 때문에, 레벨 시프트 회로를 형성하여 입력 신호 레벨을 고전압 진폭으로 레벨 시프트할 필요가 있다. 절연 기판 위에 레벨 시프트 회로를 형성한 경우에 있어서, 해당 레벨 시프트 회로에 대하여 기판 외부로부터 단상의 신호를 입력한다. 그 결과, 기판 위의 레벨 시프트 회로에서, 상보 생성부는 단상의 신호로부터 상보 신호를 생성하여 레벨 시프트부로 공급한다. 레벨 시프트부는 상보 신호를 받아 저전압 진폭으로부터 고전압 진폭으로 레벨 시프트한다.

본 발명은, 레벨 시프트 회로, 표시 장치 및 휴대 단말기에 관한 것으로, 특히 특성의 변동이 큰 트랜지스터를 이용하여 절연 기판 위에 형성되어 이루어지는 레벨 시프트 회로, 이 레벨 시프트 회로를 주변 구동 회로의 하나로서 이용한 표시 장치 및 이 표시 장치를 화면 표시부로서 탑재한 휴대 단말기에 관한 것이다.

도 1은 본 발명의 제1 실시예에 따른 레벨 시프트 회로의 구성예를 도시하는 회로도.

도 2는 제1 실시예에 따른 레벨 시프트 회로의 회로 동작의 설명에 사용되는 타이밍차트.

도 3은 본 발명의 제2 실시예에 따른 레벨 시프트 회로의 구성예를 도시하는 회로도.

도 4는 제2 실시예에 따른 레벨 시프트 회로의 회로 동작의 설명에 사용되는 타이밍차트.

도 5는 본 발명에 따른 액정 표시 장치의 구성예를 도시하는 블록도.

도 6은 화소의 구성의 일례를 도시하는 회로도.

도 7은 인터페이스 회로 내부의 구체적인 구성의 일례를 도시하는 블록도.

도 8은 본 발명에 따른 PDA의 구성의 개략을 도시하는 외관도.

도 9는 종래예에 따른 레벨 시프트 회로의 구성의 일례를 도시하는 회로도.

<발명을 실시하기 위한 최량의 형태>

이하, 본 발명의 실시예에 대하여 도면을 참조하여 상세히 설명한다.

[제1 실시예]

도 1은 본 발명의 제1 실시예에 따른 레벨 시프트 회로의 구성예를 도시하는 회로도이다. 본 실시예에 따른 레벨 시프트 회로는 특성의 변동이 큰 트랜지스터, 예를 들면 임계값 Vth가 높은 TFT로 유리 기판 등의 절연 기판 위에 형성되는 것을 전제로 하고 있다. 도 1로부터 분명히 알 수 있듯이, 본 실시예에 따른 레벨 시프트 회로는 상보 생성부(11), 2개의 바이어스 시프트부(12, 13), 레벨 시프트부(14) 및 출력부(15)를 갖고, 모두 TFT를 이용하여 절연 기판 위에 형성된 구성으로 되어 있다.

본 레벨 시프트 회로에는, 접지(GND) 단자(16), 회로 입력 단자(17), 2개의 전원 단자(18, 19) 및 회로 출력 단자(20)가 형성되어 있다. 전원 단자(18)에는, 기판 외부로부터 입력되는 신호의 진폭 전압의 제1 전원 전압 VCC(예를 들면, 3.3V)가 공급된다. 또한, 전원 단자(19)에는, 제1 전원 전압 VCC보다도 높은 제2 전원 전압 VDD(예를 들면, 6.5 V)가 공급된다.

상보 생성부(11)는, 종속 접속된 2개의 인버터, 예를 들면 VCC 전원 라인(이하, VCC 라인으로 기재)과 GND 라인과의 사이에 직렬로 접속되고 또한 각 게이트가 회로 입력 단자(17)에 접속된 PMOS 트랜지스터 Qp11 및 NMOS 트랜지스터 Qn11로 이루어지는 제1 CMOS 인버터와, VCC 라인과 GND 라인과의 사이에 직렬로 접속되고 또한 각 게이트가 MOS 트랜지스터 Qp11, Qn11의 드레인 공통 접속점에 접속된 PMOS 트랜지스터 Qp12 및 NMOS 트랜지스터 Qn12로 이루어지는 제2 CMOS 인버터로 구성되어 있다.

이 상보 생성부(11)에서, 회로 입력 단자(17)에 입력 신호 IN이 입력되면, 제1 CMOS 인버터의 출력단, 즉 MOS 트랜지스터 Qp11, Qn11의 드레인 공통 접속점으로부터 입력 신호 IN과 역상의 신호 XIN이 도출되며, 제2 CMOS 인버터의 출력단, 즉 MOS 트랜지스터 Qp12, Qn12의 드레인 공통 접속점으로부터 입력 신호 IN과 동상의 신호 IN이 도출된다. 즉, 상보 생성부(11)는, 기판 외부로부터 입력되는 신호의 진폭 전압의 제1 전원 전압 VCC로 동작하며, 입력 신호 IN으로부터 상보 신호 IN, XIN을 생성한다.

바이어스 시프트부(12)는, VDD 전원 라인(이하, VDD 라인으로 기재)과 GND 라인과의 사이에 직렬로 접속된 PMOS 트랜지스터 Qp13, Qp14로 이루어지고, MOS 트랜지스터 Qp13의 게이트가 GND 라인에 접속되고, MOS 트랜지스터 Qp14의 게이트가 입력 신호 IN의 동상 신호를 전송하는 신호 라인(이하, IN 라인으로 기재)에 접속된 구성으로 되어 있다. 이 바이어스 시프트부(12)에서는, 동상 신호 IN의 DC 바이어스를 시프트하는 동작이 행해진다.

바이어스 시프트부(13)는, VDD 라인과 GND 라인과의 사이에 직렬로 접속된 PMOS 트랜지스터 Qp15, Qp16으로 이루어지며, MOS 트랜지스터 Qp15의 게이트가 GND 라인에 접속되고, MOS 트랜지스터 Qp16의 게이트가 입력 신호 IN의 역상 신호 XIN을 전송하는 신호 라인(이하, XIN 라인으로 기재)에 접속된 구성으로 되어 있다. 이 바이어스 시프트부(13)에서는, 역상 신호 XIN의 DC 바이어스를 시프트하는 동작이 행해진다.

레벨 시프트부(14)는, 2개의 PMOS 트랜지스터 Qp17, Qp18과, 4개의 NMOS 트랜지스터 Qn13∼Qn16을 갖는 구성으로 되어 있다. 2개의 PMOS 트랜지스터 Qp17, Qp18은, 각 소스가 VDD 라인에 접속되고, 각 게이트가 공통으로 접속되어 있고, MOS 트랜지스터 Qp17의 게이트와 드레인이 접속됨으로써, 전류 미러 회로를 구성하고 있다.

NMOS 트랜지스터 Qn13은, 드레인이 PMOS 트랜지스터 Qp17의 드레인에, 게이트가 바이어스 시프트부(12)의 출력단, 즉 PMOS 트랜지스터 Qp13, Qp14의 드레인, 소스 공통 접속점에, 소스가 XIN 라인에 각각 접속되어 있다. NMOS 트랜지스터 Qn14는, 드레인이 PMOS 트랜지스터 Qp18의 드레인에, 게이트가 바이어스 시프트부(13)의 출력단, 즉 PMOS 트랜지스터 Qp15, Qp16의 드레인, 소스 공통 접속점에, 소스가 IN 라인에 각각 접속되어 있다.

NMOS 트랜지스터 Qn15는, 드레인이 바이어스 시프트부(13)의 출력단에, 게이트가 바이어스 시프트부(12)의 출력단에, 소스가 XIN 라인에 각각 접속되어 있다. NMOS 트랜지스터 Qn16은, 드레인이 바이어스 시프트부(12)의 출력단에, 게이트가 바이어스 시프트부(13)의 출력단에, 소스가 IN 라인에 각각 접속되어 있다. 이상에 의해, 입력단의 NMOS 트랜지스터 Qn13, Qn14의 각 소스에 역상 신호 XIN 및 동상 신호 IN이 각각 입력되는 소스 입력형의 전류 미러 증폭기로 이루어지는 레벨 시프트부(14)가 구성되어 있다.

출력부(15)는, VDD 전원 라인과 GND 라인과의 사이에 직렬로 접속되고 또한 각 게이트가 레벨 시프트부(14)의 출력단, 즉 MOS 트랜지스터 Qp18, Qn14의 드레인 공통 접속점에 접속된 PMOS 트랜지스터 Qp19 및 NMOS 트랜지스터 Qn19로 이루어지는 제1 CMOS 인버터와, VDD 라인과 GND 라인과의 사이에 직렬로 접속되고 또한 각 게이트가 MOS 트랜지스터 Qp19, Qn19의 드레인 공통 접속점에 접속된 PMOS 트랜지스터 Qp20 및 NMOS 트랜지스터 Qn20으로 이루어지는 제2 CMOS 인버터로 구성되어 있다.

이어서, 상기 구성의 제1 실시예에 따른 레벨 시프트 회로의 회로 동작에 대하여, 도 2의 타이밍차트를 이용하여 설명한다. 여기서는, 입력 신호 IN이 펄스 신호인 경우를 예로 들어 설명한다.

0V∼3.3V 진폭의 단상의 입력 펄스가 회로 입력 단자(17)를 통하여 입력되면, 상보 생성부(11)는 이 입력 펄스로부터 OV∼3.3V의 상보 펄스(동상 및 역상)를 생성한다. 여기서 생성된 상보 펄스는, 바이어스 시프트부(12, 13)에서 일정 전압만큼 DC 바이어스가 시프트되고, 레벨 시프트부(14)의 NMOS 트랜지스터 Qn13, Qn14의 각 게이트에 입력된다.

NMOS 트랜지스터 Qn13, Qn14의 각 소스에는, 바이어스 시프트부(12, 13)에서의 바이어스 시프트 전의 상보 펄스가 크로스되어 입력된다. 즉, 바이어스 시프트된 동상 펄스를 게이트 입력으로 하는 NMOS 트랜지스터 Qn13의 소스에는, 바이어스 시프트 전의 역상 펄스가 입력된다. 또한, 바이어스 시프트된 역상 펄스를 게이트 입력으로 하는 NMOS 트랜지스터 Qn14의 소스에는, 바이어스 시프트 전의 동상 펄스가 입력된다.

이와 같이, 전류 미러 증폭기를 구성하는 NMOS 트랜지스터 Qn13, Qn14의 각 소스에 바이어스 시프트 전의 상보 펄스를 크로스하여 입력하는 구성을 채용함으로써, 특성 변동이 크고, 임계값 Vth가 높은 TFT를 이용하여 본 레벨 시프트 회로를 구성한 경우에도, 고속으로 고전압 진폭(본 예에서는, 6.5V)까지 레벨 시프트하는 것이 가능하게 된다. 또, 레벨 시프트부(14)에서는, 상보 펄스를 소스에 직접 입력하는 구성을 채용하고 있지만, 소스로부터 흐르는 직류 전류에 대해서는, 상보 생성부(11)의 인버터로부터 공급되므로, 외부의 클럭 라인에 직류 전류가 흐르지는 않는다.

이 전류 미러 증폭기 구성의 레벨 시프트부(14)에서는, 0∼3.3V 진폭의 상보 펄스가 0∼6.5V 진폭의 펄스로 레벨 시프트되고, 출력부(15)를 통하여 입력 펄스 IN에 대하여 동상의 단상의 출력 펄스 OUT으로서 회로 출력 단자(20)로부터 출력된다.

상술한 바와 같이, 특성의 변동이 큰 트랜지스터, 예를 들면 임계값 Vth가높은 TFT를 이용하여 유리 기판 등의 절연 기판 위에 형성되어 이루어지는 레벨 시프트 회로에서, 기판 외부로부터 입력되는 신호의 진폭 전압의 제1 전원(VCC)을 동작 전원으로 하고, 단상의 입력 신호 IN으로부터 상보 신호를 생성하는 상보 생성부(11)를 형성하는 것에 의해, 기판 외부로부터 역상 신호 XIN을 입력하지 않아도 되기 때문에, 외부에 입력 신호 IN에 기초하여 역상 신호 XIN을 발생하는 IC를 형성할 필요가 없으며, 또한 이것에 수반하여 본 레벨 시프트 회로의 단자 수를 하나 삭감할 수 있다.

또한, 소스 입력형의 레벨 시프트부(14)의 소스에 대하여, 입력 신호 IN을 외부로부터 직접 입력하는 것은 아니며, 상보 생성부(11)의 인버터로 일단 받아, 상보 신호로 변환하고나서 입력하게 되기 때문에, 입력 단자(17)에 직류 전류를 흘리지 않고, 따라서 전원 투입시 등에, 입력 신호 IN을 전송하는 외부의 신호 라인에 과전류를 흘릴 우려도 없다.

또한, 본 실시예에 따른 레벨 시프트 회로는, 소스 입력형의 레벨 시프트부(14)를 이용한 구성을 채용하고 있기 때문에, 회로의 지연이 약간 있지만, 입력 신호 IN을 리얼타임으로 레벨 시프트하여 출력 신호 OUT로서 도출할 수 있기 때문에, 동작 스피드가 매우 빠르며, 따라서 동작 주파수가 높은 클럭 신호의 레벨 시프트에 최적의 것으로 된다.

그런데, 실리콘 기판 위에 TFT를 이용하여 회로를 형성한 경우에는, 저전압 진폭(본 예에서는 0∼3.3V)의 신호 상태에서도 충분히 회로 동작이 가능하기 때문에, 레벨 시프트 회로를 형성하여 입력 신호를 고전압 진폭으로 레벨 시프트할 필요는 없다. 이것에 대하여, 유리 기판 등의 절연 기판 위에 TFT를 이용하여 회로를 형성한 경우에는 실리콘 기판 위에 형성한 경우와 비교하여 TFT의 특성이 나쁘게 되기 때문에, 레벨 시프트 회로를 형성하여 입력 신호를 고전압 진폭으로 레벨 시프트하지 않으면 회로 동작을 정확하게 행할 수 없게 된다. 이와 같이, 절연 기판 위에 TFT를 이용하여 형성되는 레벨 시프트 회로로서, 본 실시예에 따른 레벨 시프트 회로가 유용한 것으로 된다.

[제2 실시예]

도 3은 본 발명의 제2 실시예에 따른 레벨 시프트 회로의 구성예를 도시하는 회로도이다. 본 실시예에 따른 레벨 시프트 회로는, 제1 실시예에 따른 레벨 시프트 회로와 마찬가지로, 특성의 변동이 큰 트랜지스터, 예를 들면 임계값 Vth가 높은 TFT로 유리 기판 등의 절연 기판 위에 형성되는 것을 전제로 하고 있다. 도 3으로부터 분명히 알 수 있듯이, 본 실시예에 따른 레벨 시프트 회로는 상보 생성부(21), 제1 래치부(22) 및 제2 래치부(23)를 갖고, 모두 TFT를 이용하여 절연 기판 위에 형성된 구성으로 되어 있다.

본 레벨 시프트 회로에는, 제어 단자(24), 접지(GND) 단자(25), 회로 입력 단자(26), 2개의 전원 단자(27, 28) 및 회로 출력 단자(29)가 형성되어 있다. 제어 단자(24)에는 샘플링 펄스 SP가 기판 외부로부터 입력된다. 전원 단자(27)에는, 기판 외부로부터 입력되는 신호의 진폭 전압의 제1 전원 전압 VCC(예를 들면, 3.3V)가 공급된다. 또한, 전원 단자(28)에는 제1 전원 전압 VCC보다도 높은 제2 전원 전압 VDD(예를 들면, 6.5V)가 공급된다.

상보 생성부(21)는 종속 접속된 2개의 인버터, 예를 들면 VCC 라인과 GND 라인과의 사이에 직렬로 접속되고 또한 각 게이트가 회로 입력 단자(26)에 접속된 PMOS 트랜지스터 Qp21 및 NMOS 트랜지스터 Qn21로 이루어지는 제1 CMOS 인버터와, VCC 라인과 GND 라인과의 사이에 직렬로 접속되며 또한 각 게이트가 MOS 트랜지스터 Qp21, Qn21의 드레인 공통 접속점에 접속된 PMOS 트랜지스터 Qp22 및 NMOS 트랜지스터 Qn22로 이루어지는 제2 CMOS 인버터로 구성되어 있다.

이 상보 생성부(21)에서, 회로 입력 단자(26)에 입력 신호 IN이 입력되면, 제1 CMOS 인버터의 출력단, 즉 MOS 트랜지스터 Qp21, Qn21의 드레인 공통 접속점으로부터 입력 신호 IN과 역상의 신호 XIN이 도출되고, 제2 CMOS 인버터의 출력단, 즉 MOS 트랜지스터 Qp22, Qn22의 드레인 공통 접속점으로부터 입력 신호 IN과 동상의 신호 IN이 도출된다. 즉, 상보 생성부(21)는 기판 외부로부터 입력되는 신호의 진폭 전압의 제1 전원 전압 VCC로 동작하고, 입력 신호 IN으로부터 상보 신호 IN, XIN을 생성한다.

제1 래치부(22)는 CMOS 인버터(221), CMOS 래치 셀(222) 및 인버터 회로(223)로 이루어지는 구성으로 되어 있다. CMOS 인버터(221)는 VDD 라인과 GND 라인과의 사이에 직렬로 접속되고, 게이트가 공통으로 접속된 PMOS 트랜지스터 Qp23 및 NMOS 트랜지스터 Qn23으로 구성되어 있다. 이 CMOS 인버터(221)에서는, 제어 단자(24)를 개재하여 입력되는 0V∼3.3V 진폭의 샘플링 펄스 SP를 반전시킴과 함께, 6.5V∼0V 진폭의 샘플링 펄스 SP로 레벨 시프트하는 동작이 행해진다.

CMOS 래치 셀(222)은 직렬로 접속되고 또한 게이트가 공통으로 접속된 PMOS트랜지스터 Qp24 및 NMOS 트랜지스터 Qn24로 이루어지는 제1 CMOS 인버터와, 직렬로 접속되고, 또한 게이트가 공통으로 접속된 PMOS 트랜지스터 Qp25 및 NMOS 트랜지스터 Qn25로 이루어지는 제2 CMOS 인버터를 갖고 이들 CMOS 인버터의 각 입출력단이 교차 접속된 구성으로 되어 있다.

구체적으로 설명하면, 제1 CMOS 인버터의 입력단, 즉 MOS 트랜지스터 Qp24, Qn24의 게이트 공통 접속점이 제2 CMOS 인버터의 출력단, 즉 MOS 트랜지스터 Qp25, Qn25의 드레인 공통 접속점에 접속되고, 제2 CMOS 인버터의 입력단, 즉 MOS 트랜지스터 Qp25, Qn25의 게이트 공통 접속점이 제1 CMOS 인버터의 출력단, 즉 MOS 트랜지스터 Qp24, Qn24의 드레인 공통 접속점에 접속되어 있다.

이 CMOS 래치 셀(222)의 전원측과 VDD 라인과의 사이에는 PMOS 트랜지스터 Qp26이 접속되어 있다. 이 PMOS 트랜지스터 Qp26은 제어 단자(24)를 개재하여 입력되는 샘플링 펄스 SP가 저레벨의 기간에 온 상태로 되어 CMOS 래치 셀(222)에 대하여 전원 전압 VDD를 공급하고, 고레벨의 기간에 오프 상태로 되어 CMOS 래치 셀(222)에의 전원 전압 VDD의 공급을 차단한다. 이상에 의해, 샘플링 래치형의 래치부(22)가 레벨 시프트부로서 구성되어 있다.

CMOS 래치 셀(222)의 제1, 제2 CMOS 인버터의 각 입력단과 상보 생성부(21)의 제2, 제1 CMOS 인버터의 각 출력단과의 사이에는, NMOS 트랜지스터 Qn26, Qn27이 접속되어 있다. 이들 NMOS 트랜지스터 Qn26, Qn27은 샘플링 펄스 SP가 고레벨의 기간에 온 상태로 되어 상보 신호, 즉 동상 신호 및 역상 신호를 샘플링하여, CMOS 래치 셀(222)로 공급한다.

인버터 회로(223)는 직렬로 접속되고 또한 게이트가 공통으로 접속된 PMOS 트랜지스터 Qp28 및 NMOS 트랜지스터 Qh28로 이루어지는 제1 CMOS 인버터와, 직렬로 접속되고 또한 게이트가 공통으로 접속된 PMOS 트랜지스터 Qp29 및 NMOS 트랜지스터 Qn29로 이루어지는 제2 CMOS 인버터로 구성되며, PMOS 트랜지스터 Qp26을 통하여 전원 전압 VDD가 공급됨으로써 동작 상태로 된다.

이 인버터 회로(223)에서, 제1, 제2 CMOS 인버터는 각 입력단, 즉 MOS 트랜지스터 Qp28, Qn28 및 Qp29, Qn29의 각 게이트 공통 접속점이 CMOS 래치 셀(222)의 제1, 제2 CMOS 인버터의 각 출력단에 접속되어 있다. 제1, 제2 CMOS 인버터의 각 출력단, 즉 MOS 트랜지스터 Qp28, Qn28 및 Qp29, Qn29의 각 드레인 공통 접속점에는 NMOS 트랜지스터 Qn30, Qn31의 각 드레인이 접속되어 있다. 이들 NMOS 트랜지스터 Qn30, Qn31은 CMOS 인버터(221)에서 레벨 시프트된 샘플링 펄스 SP가 고레벨의 기간에 온 상태로 되어 CMOS 래치 셀(222)에 래치된 상보 신호를 다음 단의 제2 래치부(23)로 전송한다.

제2 래치부(23)는 CMOS 래치(231) 및 CMOS 인버터(232)로 구성되어 있다. CMOS 래치(231)는 VDD 라인과 GND 라인과의 사이에 직렬로 접속되고 또한 게이트가 공통으로 접속된 PMOS 트랜지스터 Qp32 및 NMOS 트랜지스터 Qn32로 이루어지는 제1 CMOS 인버터와, VDD 라인과 GND 라인과의 사이에 직렬로 접속되고 또한 게이트가 공통으로 접속된 PMOS 트랜지스터 Qp33 및 NMOS 트랜지스터 Qn33으로 이루어지는 제2 CMOS 인버터를 갖고, 이들 CMOS 인버터의 각 입출력단이 교차 접속된 구성으로 되어 있다.

구체적으로 설명하면, 제1 CMOS 인버터의 입력단, 즉 MOS 트랜지스터 Qp32, Qn32의 게이트 공통 접속점이 제2 CMOS 인버터의 출력단, 즉 MOS 트랜지스터 Qp33, Qn33의 드레인 공통 접속점에 접속되고, 제2 CMOS 인버터의 입력단, 즉 MOS 트랜지스터 Qp33, Qn33의 게이트 공통 접속점이 제1 CMOS 인버터의 출력단, 즉 MOS 트랜지스터 Qp32, Qn32의 드레인 공통 접속점에 접속되어 있다. 또한, 제1, 제2 CMOS 인버터의 각 입력단은 제1 래치부(22)의 NMOS 트랜지스터 Qn30, Qn31의 각 소스에 접속되어 있다.

CMOS 인버터(232)는 VDD 라인과 GND 라인과의 사이에 직렬로 접속되고 또한 게이트가 공통으로 접속된 PMOS 트랜지스터 Qp34 및 NMOS 트랜지스터 Qn34로 이루어지며, 그 입력단 즉 MOS 트랜지스터 Qp34, Qn34의 게이트 공통 접속점이 CMOS 래치(231)에서의 제1 CMOS 인버터의 출력단에 접속되고, 그 출력단, 즉 MOS 트랜지스터 Qp34, Qn34의 드레인 공통 접속점이 회로 출력 단자(29)에 접속된 구성으로 되어 있다.

이어서, 상기 구성의 제2 실시예에 따른 레벨 시프트 회로의 회로 동작에 대하여, 도 4의 흐름도를 이용하여 설명한다. 여기서는, 입력 신호 IN이 펄스 신호인 경우를 예로 들어 설명한다.

0V∼3.3V 진폭의 단상의 입력 펄스가 회로 입력 단자(26)를 통해 입력되면, 상보 생성부(21)는 이 입력 펄스로부터 0V∼3.3V의 상보 펄스(동상 및 역상)를 생성한다. 여기서 생성된 상보 펄스는, 제어 단자(24)를 개재하여 입력되는 샘플링 펄스 SP가 고레벨의 기간에 NMOS 트랜지스터 Qn26, Qn27이 온 상태로 되는 것에 의해 샘플링되고, 제2 래치부(22)의 CMOS 래치 셀(222)에 입력된다.

샘플링 펄스 SP가 저레벨이 되면, NMOS 트랜지스터 Qn26, Qn27이 오프 상태가 되기 때문에, 상보 펄스의 CMOS 래치 셀(222)에의 입력이 차단된다. 이 때 동시에, PMOS 트랜지스터(26)가 온 상태로 되기 때문에, CMOS 래치 셀(222)에 대하여 전원 전압 VDD가 공급된다. 그 때, 제1 래치부(22), 즉 CMOS 래치 셀(222)에는 샘플링 펄스 SP가 저레벨이 된 시점의 데이터가 유지(래치)된다.

또한, 동일한 기간에는 CMOS 인버터(221)에 의해 반전된 샘플링 펄스 SP가 고레벨이 되고, 제1 래치부(22)의 NMOS 트랜지스터 Qn30, Qn31이 온 상태가 되기 때문에, CMOS 래치 셀(222)에 래치된 데이터가 제2 래치부(23)로 전송되고, CMOS 래치 셀(231)에도 기입된다. 이 기입된 데이터는 제1 래치부(22)가 다음 데이터를 래치해 가는 기간에도 CMOS 래치 셀(231)에 유지된다. 그리고, 그 래치된 데이터는 CMOS 인버터(232)에 의해 반전되어, 입력 펄스 IN에 대하여 동상의 단상의 출력 펄스 OUT으로서 회로 출력 단자(29)로부터 출력된다.

상술한 바와 같이, 특성의 변동이 큰 트랜지스터, 예를 들면 임계값 Vth가 높은 TFT를 이용하여 유리 기판 등의 절연 기판 위에 형성되어 이루어지는 레벨 시프트 회로에서, 기판 외부로부터 입력되는 신호의 진폭 전압의 제1 전원(VCC)을 동작 전원으로 하고, 단상의 입력 신호 IN으로부터 상보 신호를 생성하는 상보 생성부(21)를 형성하는 것에 의해, 제1 실시예의 경우와 마찬가지의 작용 효과를 얻을 수 있다.

즉, 기판 외부로부터 역상 신호 XIN을 입력하지 않아도 되기 때문에, 외부에입력 신호 IN에 기초하여 역상 신호 XIN을 발생하는 IC를 형성할 필요가 없고, 또한 이것에 수반하여 본 레벨 시프트 회로의 단자 수를 하나 삭감할 수 있다. 또한, 제1 래치부(22)에 대하여, 입력 신호 IN을 외부로부터 직접 입력하는 것은 아니며, 상보 생성부(21)의 인버터로 일단 받아, 상보 신호로 변환하고나서 입력하게 되기 때문에, 입력 단자(26)에 직류 전류를 흘리지 않으며, 따라서 전원 투입시 등에 입력 신호 IN을 전송하는 외부의 신호 라인에 과전류를 흘릴 우려도 없다.

본 실시예에 따른 레벨 시프트 회로는 레벨 시프트부가 샘플링 래치형의 래치 회로를 기본으로 하여, 제1 실시예에 따른 레벨 시프트 회로와 달리, 정상적으로 직류 전류를 흘리는 구성이 아니기 때문에 소비 전력이 적으며, 따라서 저소비 전력화를 도모하는 데에 있어서 유용하게 된다.

또, 상기 각 실시예에서는 상보 생성부(11, 21)로서, 종속 접속된 2개의 인버터로 이루어지는 구성을 예로 들어 설명하였다. 이 구성의 경우, 입력 단자(117, 26)에 직류 전류를 흘리지 않는 장점이 있다. 단, 상보 생성부(11, 21)로서는 단상의 입력 신호로부터 상보 신호를 생성할 수 있는 구성의 것이면 되므로, 인버터가 2개의 구성의 것에 한정되는 것은 아니며, 인버터가 1개의 구성이라도 그 입력측과 출력측으로부터 상보 신호를 얻을 수 있다.

이상 설명한 제1, 제2 실시예에 따른 레벨 시프트 회로는, 예를 들면 화소가 매트릭스 형상으로 배치되어 이루어지는 표시부와 동일한 투명 절연 기판 위에 주변의 구동 회로가 일체적으로 형성되어 이루어지는 구동 회로 일체형 표시 장치에서, 기판 외부로부터 입력되는 저전압 진폭의 신호를 고전압 진폭의 신호로 레벨시프트하는 레벨 시프트 회로로서 이용하기에 적합한 것이다.

[적용 예]

도 5는 본 발명에 따른 표시 장치, 예를 들면 액정 표시 장치의 구성예를 도시하는 블록도이다. 도 5에서, 투명 절연 기판, 예를 들면 유리 기판(31) 위에는 화소가 매트릭스 형상으로 배치되어 이루어지는 표시부(화소부 : 32)가 형성되어 있다. 유리 기판(31)은, 다른 한 장의 유리 기판과 소정의 간극을 갖고 대향 배치되고, 양 기판 사이에 액정 재료를 밀봉함으로써 표시 패널(LCD 패널)을 구성하고 있다.

표시부(32)에서의 각 화소의 구성의 일례를 도 6에 도시한다. 매트릭스 형상으로 배치된 화소(50) 각각은 화소 트랜지스터인 TFT(Thin Film Transistor ; 박막 트랜지스터 : 51)와, 이 TFT(51)의 드레인 전극에 화소 전극이 접속된 액정 셀(52)과, TFT(51)의 드레인 전극에 한쪽 전극이 접속된 유지 용량(53)을 갖는 구성으로 되어 있다. 여기서, 액정 셀(52)은 화소 전극과 이것에 대향하여 형성되는 대향 전극과의 사이에서 발생하는 액정 용량을 의미한다.

이 화소 구조에서, TFT(51)는 게이트 전극이 게이트선(주사선 : 54)에 접속되고, 소스 전극이 데이터선(신호선 : 55)에 접속되어 있다. 액정 셀(52)은 대향 전극이 VCOM선(56)에 대하여 각 화소 공통으로 접속되어 있다. 그리고, 액정 셀(52)의 대향 전극에는 VCOM선(56)을 개재하여 공통 전압 VCOM(VCOM 전위)이 각 화소 공통으로 공급된다. 유지 용량(53)은 다른 쪽의 전극(대향 전극측의 단자)이 CS선(57)에 대하여 각 화소 공통으로 접속되어 있다.

여기서, 1H(H는 수평 기간) 반전 구동 또는 1F(F는 필드 기간) 반전 구동을 행하는 경우에는, 각 화소에 기입되는 표시 신호는 VCOM 전위를 기준으로 하여 극성 반전을 행하게 된다. 또한, VCOM 전위의 극성을 1H 주기 또는 1F 주기로 반전시키는 VCOM 반전 구동을 1H 반전 구동 또는 1F 반전 구동과 병용하는 경우에는 CS선(57)에 공급되는 CS 전위의 극성도 VCOM 전위에 동기하여 반전한다. 단, 본 실시예에 따른 액정 표시 장치는 VCOM 반전 구동에 한정되는 것은 아니다.

다시 도 5에서, 표시부(32)와 동일한 유리 기판(31) 위에는, 예를 들면 표시부(32)의 좌측에 인터페이스(IF) 회로(33), 타이밍 제너레이터(TG : 34) 및 기준 전압 드라이버(35)가, 표시부(32)의 상측에 수평 드라이버(36)가, 표시부(32)의 우측에 수직 드라이버(37)가, 표시부(32)의 하측에 CS 드라이버(38) 및 VCOM 드라이버(39)가 각각 탑재되어 있다. 이들 주변의 구동 회로는 표시부(32)의 화소 트랜지스터와 함께, 저온 폴리실리콘 혹은 CG(Continuous Grain 연속 입계 결정) 실리콘을 이용하여 제작된다.

상기 구성의 액정 표시 장치에서, 유리 기판(31)에 대하여, 저전압 진폭(예를 들면, 3.3V 진폭)의 마스터 클럭 MCK, 수평 동기 펄스 Hsync, 수직 동기 펄스 Vsync 및 R(적) G(녹) B(청) 병렬 입력의 표시 데이터 Data가 플렉시블 케이블(기판 : 40)을 개재하여 기판 외부로부터 입력되고, 인터페이스 회로(33)에서 고전압 진폭(예를 들면, 6.5V)으로 레벨 시프트(레벨 변환)된다.

레벨 시프트된 마스터 클럭 MCK, 수평 동기 펄스 Hsync 및 수직 동기 펄스 Vsync는 타이밍 제너레이터(34)로 공급된다. 타이밍 제너레이터(34)는, 마스터 클럭 MCK, 수평 동기 펄스 Hsync 및 수직 동기 펄스 Vsync에 기초하여, 기준 전압 드라이버(35), 수평 드라이버(36), 수직 드라이버(37), CS 드라이버(38) 및 VCOM 드라이버(39)의 구동에 필요한 각종 타이밍 펄스를 생성한다. 레벨 시프트된 표시 데이터 Data는 수평 드라이버(36)로 공급된다.

수평 드라이버(36)는, 예를 들면 수평 시프트 레지스터(361), 데이터 샘플링 래치 회로(362) 및 DA(디지털-아날로그) 변환 회로(DAC : 363)를 갖는 구성으로 되어 있다. 수평 시프트 레지스터(361)는 타이밍 제너레이터(34)로부터 공급되는 수평 스타트 펄스 HST에 응답하여 시프트 동작을 개시하고, 마찬가지로 타이밍 제너레이터(34)로부터 공급되는 수평 클럭 펄스 HCK에 동기하여 1 수평 기간에 순차적으로 전송해 가는 샘플링 펄스를 생성한다.

데이터 샘플링 래치 회로(362)는 수평 시프트 레지스터(361)로 생성된 샘플링 펄스에 동기하여, 인터페이스 회로(33)로부터 출력되는 표시 데이터 Data를 1수평 기간에 순차적으로 샘플링하여 래치한다. 이 래치된 1 라인분의 디지털 데이터는 다시 수평 블랭킹 기간에 라인 메모리(도시하지 않음)로 이행된다. 그리고, 이 1 라인분의 디지털 데이터는 DA 변환 회로(363)에 의해 아날로그 표시 신호로 변환된다.

DA 변환 회로(363)는, 예를 들면 기준 전압 드라이버(35)로부터 공급되는 계조 수분의 기준 전압 중에서, 디지털 데이터에 대응한 기준 전압을 선택하여 아날로그 표시 신호로서 출력하는 기준 전압 선택형 DA 변환 회로의 구성으로 되어 있다. DA 변환 회로(363)로부터 출력되는 1 라인분의 아날로그 표시 신호 Sig는 표시부(32)의 수평 방향 화소 수 n에 대응하여 배선된 데이터선(55-1∼55-n)으로 출력된다.

수직 드라이버(37)는, 수직 시프트 레지스터 및 게이트 버퍼에 의해 구성된다. 이 수직 드라이버(37)에서, 수직 시프트 레지스터는 타이밍 제너레이터(34)로부터 공급되는 수직 스타트 펄스 VST에 응답하여 시프트 동작을 개시하고, 마찬가지로 타이밍 제너레이터(34)로부터 공급되는 수직 클럭 펄스 VCK에 동기하여 1 수직 기간에 순차적으로 전송해 가는 주사 펄스를 생성한다. 이 생성된 주사 펄스는 표시부(32)의 수직 방향 화소 수 m에 대응하여 배선된 게이트선(54-1∼54-m)에 게이트 버퍼를 통하여 순차적으로 출력된다.

이 수직 드라이버(37)에 의한 수직 주사에 의해, 주사 펄스가 게이트선(54-1∼54-m)에 순차적으로 출력되면, 표시부(32)의 각 화소가 행(라인) 단위로 순서대로 선택된다. 그리고, 이 선택된 1 라인분의 화소에 대하여, DA 변환 회로(363)로부터 출력되는 1 라인분의 아날로그 표시 신호 Sig가 데이터선(55-1∼55-n)을 경유하여 일제히 기입된다. 이 라인 단위의 기입 동작이 반복되는 것에 의해, 1 화면분의 화면 표시가 행해진다.

CS 드라이버(38)는 상술한 CS 전위를 생성하고, 도 6의 CS선(57)을 개재하여 유지 용량(53)의 다른 쪽의 전극에 대하여 각 화소 공통으로 공급한다. 여기서, 표시 신호의 진폭을 예를 들면 0∼3.3V로 하면, VCOM 반전 구동을 채용하는 경우에는 CS 전위는 저레벨을 0V(접지 레벨), 고레벨을 3.3V 사이로 하여 교류 반전을 반복하게 된다.

VCOM 드라이버(39)는, 상술한 VCOM 전위를 생성한다. VCOM 드라이버(39)로부터 출력되는 VCOM 전위는 플렉시블 케이블(40)을 개재하여 한번 유리 기판(31)의 외부로 출력된다. 이 기판 밖으로 출력된 VCOM 전위는 VCOM 조정 회로(41)를 경유한 후, 플렉시블 케이블(40)을 개재하여 다시 유리 기판(31) 내로 입력되고, 도 6의 VCOM선(56)을 개재하여 액정 셀(52)의 대향 전극에 대하여 각 화소 공통으로 공급된다.

여기서, VCOM 전위로서는 CS 전위와 거의 동일한 진폭의 교류 전압이 이용된다. 단, 실제로는 도 6에서 게이트선(54)으로부터 TFT(51)를 통하여 액정 셀(52)의 화소 전극에 신호를 기입할 때에, 기생 용량 등에 기인하여 TFT(51)에서 전압 강하가 발생하기 때문에, VCOM 전위로서는 그 전압 강하만큼 DC 시프트한 교류 전압을 이용할 필요가 있다. 이 VCOM 전위의 DC 시프트를 VCOM 조정 회로(41)가 담당한다.

VCOM 조정 회로(41)는 VCOM 전위를 입력으로 하는 컨덴서 C와, 이 컨덴서 C의 출력단과 외부 전원 VCC와의 사이에 접속된 가변 저항 VR과, 컨덴서 C의 출력단과 접지와의 사이에 접속된 저항 R로 구성되며, 액정 셀(52)의 대향 전극으로 공급하는 VCOM 전위의 DC 레벨을 조정하는, 즉 VCOM 전위에 대하여 DC 오프셋을 건다.

상기 구성의 액정 표시 장치에서는, 표시부(32)와 동일한 패널(유리 기판(31)) 위에 수평 드라이버(36) 및 수직 드라이버(37) 외에 인터페이스 회로(33), 타이밍 제너레이터(34), 기준 전압 드라이버(35), CS 드라이버(38) 및 VCOM 드라이버(39) 등의 주변의 구동 회로를 일체적으로 탑재하는 것에 의해, 전체구동 회로 일체형의 표시 패널을 구성할 수 있으며, 외부에 별도의 기판이나 IC, 트랜지스터 회로를 형성할 필요가 없기 때문에, 시스템 전체의 소형화 및 저비용화가 가능하게 된다.

이 구동 회로 일체형 액정 표시 장치에서, 인터페이스 회로(33)를 구성하는 레벨 시프트 회로로서, 상술한 제1, 제2 실시예에 따른 레벨 시프트 회로가 이용된다. 또, 상술한 바와 같이 인터페이스 회로(33)에는 기판 외부로부터 마스터 클럭 MCK, 수평 동기 펄스 Hsync, 수직 동기 펄스 Vsync 및 R(적) G(녹) B(청) 병렬 입력의 표시 데이터 Data가 입력된다. 여기서, 표시 데이터 Data는 1색을 예를 들면 6비트로 하면, 18비트(=6 비트×3)의 데이터로 된다.

도 7에 인터페이스 회로(33) 내부의 구체적인 구성의 일례를 도시한다. 본 예에 따른 인터페이스 회로(33)는 외부 입력인 마스터 클럭 MCK, 수평 동기 펄스 Hsync, 수직 동기 펄스 Vsync 및 18비트의 표시 데이터 Data에 대응하여 21개의 입력 레벨 시프트(LS) 회로(42-1∼42-21)를 갖는 구성으로 되어 있다. 그리고, 이들 입력 레벨 시프트 회로(42-1∼42-21)로서, 상술한 제1, 제2 실시예에 따른 레벨 시프트 회로가 이용된다. 이에 의해, 해당 레벨 시프트 회로가 단상의 입력 신호에 대응할 수 있는 구성으로서, 입력 레벨 시프트 회로(42-1∼42-21)에 대하여 모두 단상의 입력이 가능하게 되기 때문에, 표시 패널의 입력 단자 수를 대폭 삭감시킬 수 있게 된다.

여기서, 기판 외부로부터 입력되는 저전압 진폭(본 예에서는, 0V∼3.3V)의 신호 중, 마스터 클럭 MCK는 다른 신호와 비교하여 매우 주파수가 높은 신호이다.따라서, 마스터 클럭 MCK의 레벨 시프트를 행하는 입력 레벨 시프트 회로(42-1)로서는 제1 실시예에 따른 레벨 시프트 회로, 즉 동작 속도가 빠른 소스 입력형의 레벨 시프트 회로를 이용한다. 남은 신호의 레벨 시프트를 행하는 입력 레벨 시프트 회로(42-2∼42-21)로서는 제2 실시예에 따른 레벨 시프트 회로, 즉 소비 전력이 적은 샘플링 래치형의 레벨 시프트 회로를 이용한다.

이와 같이, 마스터 클럭 MCK 이외의 신호, 즉 수평 동기 펄스 Hsync, 수직 동기 펄스 Vsync 및 18비트의 표시 데이터 Data에 대해서는, 샘플링 래치형의 레벨 시프트 회로를 이용함으로써, 해당 레벨 시프트 회로에서의 소비 전력이 적기 때문에, 액정 표시 장치 전체의 저소비 전력화가 가능하게 된다.

또, 본 적용 예에서는, 표시 소자로서 액정 셀을 이용하여 이루어지는 액정 표시 장치에 적용한 경우를 예로 들어 설명했지만, 이 적용 예에 한정되는 것은 아니며, 표시 소자로서 EL(electroluminescence ; 일렉트로 루미네센스) 소자를 이용하여 이루어지는 EL 표시 장치 등, 표시부와 동일한 기판 위에 레벨 시프트 회로를 탑재하여 이루어지는 표시 장치 전반에 적용 가능하다.

상술한 적용 예에 따른 액정 표시 장치로 대표되는 표시 장치는, 휴대 전화기나 PDA(Personal Digital Assistants ; 휴대 정보 단말기)로 대표되는 소형·경량의 휴대 단말기의 화면 표시부로서 이용하기에 적합한 것이다.

도 8은 본 발명에 따른 휴대 단말기, 예를 들면 PDA의 구성의 개략을 도시하는 외관도이다.

본 예에 따른 PDA는, 예를 들면 장치 본체(61)에 대하여 덮개(62)가 개폐 가능하게 형성된 접이식의 구성으로 되어 있다. 장치 본체(61)의 상면에는 키보드 등의 각종 키가 배치되어 이루어지는 조작부(63)가 배치되어 있다. 한편, 덮개(62)에는 화면 표시부(64)가 배치되어 있다. 이 화면 표시부(64)로서, 상술한 제1, 제2 실시예에 따른 레벨 시프트 회로를, 표시부와 동일 기판 위에 탑재하여 이루어지는 액정 표시 장치가 이용된다.

이들 실시예에 따른 레벨 시프트 회로를 이용한 액정 표시 장치에서는, 상술한 바와 같이, 기판 외부로부터 공급되는 신호에 대하여 단상의 입력이 가능하기 때문에, 외부에 역상 신호를 생성하는 회로를 형성할 필요가 없으며, 또한 표시 패널의 입력 단자 수를 대폭 삭감시킬 수 있다. 따라서, 해당 액정 표시 장치를 화면 표시부(64)로서 탑재함으로써, PDA 전체의 구성을 간략화할 수 있음과 함께, 배선 수도 적어도 되기 때문에, 소형화, 저비용화에 기여할 수 있게 된다.

또, 여기서는 PDA에 적용한 경우를 예로 들어 설명했지만, 이 적용 예에 한정되는 것은 아니며, 본 발명에 따른 액정 표시 장치는 특히 휴대 전화기 등 소형·경량의 휴대 단말기 전반에 이용하기에 적합한 것이다.

이상 설명한 바와 같이, 본 발명에 따르면, 특성의 변동이 큰 트랜지스터를 이용하여 절연 기판 위에 형성되어 이루어지는 레벨 시프트 회로에서, 기판 외부로부터 입력되는 신호의 진폭 전압의 제1 전원을 동작 전원으로 하고, 단상의 입력 신호로부터 상보 신호를 생성하는 상보 생성부를 형성함으로써, 기판 외부로부터 역상 신호를 입력하지 않아도 되며, 외부에 단상의 신호의 역상 신호를 발생하는IC를 형성할 필요가 없으며, 또한 이것에 수반하여 본 레벨 시프트 회로의 단자 수를 하나 삭감할 수 있다. 또한, 입력 신호를 외부로부터 직접 입력하는 것은 아니며, 상보 생성부에서 일단 받아, 상보 신호로 변환하고나서 입력하게 되기 때문에, 신호 입력 단자에 직류 전류를 흘리지 않는 것에 의해, 전원 투입시 등에 입력 신호를 전송하는 외부의 신호 라인에 과전류를 흘릴 우려도 없다.

Claims

절연 기판 위에서 기판 외부로부터 입력되는 신호의 진폭 전압의 제1 전원을 동작 전원으로 하고, 단상의 입력 신호로부터 상보 신호를 생성하는 상보 생성부와,

상기 제1 전원보다도 전압이 높은 제2 전원을 동작 전원으로 하고, 상기 상보 신호의 레벨을 시프트하는 레벨 시프트부

를 구비한 것을 특징으로 하는 레벨 시프트 회로.
제1항에 있어서,

상기 레벨 시프트부는 전류 미러 회로를 갖고, 그 입력단 트랜지스터의 소스에 상기 상보 신호가 입력되는 소스 입력형의 회로 구성인 것을 특징으로 하는 레벨 시프트 회로.
제1항에 있어서,

상기 레벨 시프트부는 샘플링 펄스에 동기하여 상기 상보 신호를 샘플링하고, 래치하는 샘플링 래치형의 회로 구성인 것을 특징으로 하는 레벨 시프트 회로.
투명 절연 기판 위에 화소가 매트릭스 형상으로 배치되어 이루어지는 표시부와,

상기 투명 절연 기판 위에 상기 표시부와 함께 탑재되고, 기판 외부로부터의 입력 신호의 레벨을 시프트하여 상기 표시부의 구동에 이용하는 레벨 시프트 회로를 구비하며,

상기 레벨 시프트 회로가,

기판 외부로부터 입력되는 신호의 진폭 전압의 제1 전원을 동작 전원으로 하고, 단상의 입력 신호로부터 상보 신호를 생성하는 상보 생성부와,

상기 제1 전원보다도 전압이 높은 제2 전원을 동작 전원으로 하고, 상기 상보 신호의 레벨을 시프트하는 레벨 시프트부

를 구비하는 것을 특징으로 하는 표시 장치.
제4항에 있어서,

상기 레벨 시프트부는 전류 미러 회로를 갖고, 그 입력단 트랜지스터의 소스에 상기 상보 신호가 입력되는 소스 입력형의 회로 구성인 것을 특징으로 하는 표시 장치.
제4항에 있어서,

상기 레벨 시프트부는 샘플링 펄스에 동기하여 상기 상보 신호를 샘플링하여, 래치하는 샘플링 래치형의 회로 구성인 것을 특징으로 하는 표시 장치.
제4항에 있어서,

마스터 클럭, 수평 동기 펄스, 수직 동기 펄스 및 표시 데이터의 입력 신호에 대하여 상기 레벨 시프트부가 소스 입력형의 레벨 시프트 회로와 샘플링 래치형의 레벨 시프트 회로를 병용하고,

마스터 클럭을 상기 소스 입력형의 레벨 시프트 회로에 의해 레벨 시프트하고, 수평 동기 펄스, 수직 동기 펄스 및 표시 데이터를 상기 샘플링 래치형의 레벨 시프트 회로에 의해 레벨 시프트하는 것을 특징으로 하는 표시 장치.
제4항에 있어서,

상기 레벨 시프트 회로는, 상기 투명 절연 기판 위에 저온 폴리실리콘 혹은 연속 입계 결정 실리콘을 이용하여 형성되어 있는 것을 특징으로 표시 장치.
투명 절연 기판 위에 화소가 매트릭스 형상으로 배치되어 이루어지는 표시부와,

상기 투명 절연 기판 위에 상기 표시부와 함께 탑재되고, 기판 외부로부터의 입력 신호의 레벨을 시프트하여 상기 표시부의 구동에 이용하는 레벨 시프트 회로를 구비하며,

상기 레벨 시프트 회로가,

기판 외부로부터 입력되는 신호의 진폭 전압의 제1 전원을 동작 전원으로 하고, 단상의 입력 신호로부터 상보 신호를 생성하는 상보 생성부와,

상기 제1 전원보다도 전압이 높은 제2 전원을 동작 전원으로 하고, 상기 상보 신호의 레벨을 시프트하는 레벨 시프트부

를 구비하는 표시 장치를 화면 표시부로서 탑재한 것을 특징으로 하는 휴대 단말기.