KR20220036634A - 네거티브 레벨 쉬프터 및 이를 포함하는 비휘발성 메모리 장치 - Google Patents

네거티브 레벨 쉬프터 및 이를 포함하는 비휘발성 메모리 장치 Download PDF

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Abstract

본 발명의 실시예들에 따른 비휘발성 메모리 장치에 사용되는 네거티브 레벨 쉬프터는 쉬프팅 회로 및 래치 회로를 포함한다. 상기 쉬프팅 회로는 서로 다른 특성을 가지는 저전압 트랜지스터들과 고전압 트랜지스터들을 이용하여 입력 신호가 반전된 제1 입력 신호와 상기 제1 입력 신호가 반전된 제2 입력 신호의 레벨을 쉬프팅하여 제1 출력 노드와 제2 출력 노드 에서 상보적인 레벨을 가지는 제1 출력 신호와 제2 출력 신호를 각각 제공한다. 상기 래치 회로는 상기 쉬프팅 회로와 상기 제1 출력 노드 및 상기 제2 출력 노드에서 연결되어 상기 제1 출력 신호와 상기 제2 출력 신호를 래치하고, 접지 전압보다 낮은 레벨의 네거티브 전압을 수신하고, 상기 제1 출력 노드와 상기 제2 출력 노드 각각의 전압 레벨에 기초하여 상기 제2 출력 신호와 상기 제1 출력 신호를 상보적으로 전원 전압 레벨로 구동하거나 상기 네거티브 전압 레벨로 구동한다.

Description

네거티브 레벨 쉬프터 및 이를 포함하는 비휘발성 메모리 장치{NEGATIVE LEVEL SHIFTER AND NONVOLATILE MEMORY DEVICE INCLUDING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 네거티브 레벨 쉬프터 및 이를 포함하는 비휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(nonvolatile memory device)로 구분될 수 있다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 비휘발성 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 비휘발성 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 비휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다.
플래시 메모리 장치의 경우, 하나의 메모리 셀에 저장되는 비트들의 수가 증가하면서, 플래시 메모리 장치에서 사용되는 네거티브 전압의 레인지(range)가 증가되고 있다.
본 발명의 일 목적은 넓은 범위에서 신뢰성 마진 및 동작 특성이 개선된, 비휘발성 메모리 장치에 사용되는 네거티브 레벨 쉬프터를 제공하는 거이다.
본 발명의 다른 목적은 상기 네거티브 레벨 쉬프터를 포함하는 비휘발성 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 사용되는 네거티브 레벨 쉬프터는 쉬프팅 회로 및 래치 회로를 포함한다. 상기 쉬프팅 회로는 서로 다른 특성을 가지는 저전압 트랜지스터들과 고전압 트랜지스터들을 이용하여 입력 신호가 반전된 제1 입력 신호와 상기 제1 입력 신호가 반전된 제2 입력 신호의 레벨을 쉬프팅하여 제1 출력 노드와 제2 출력 노드 에서 상보적인 레벨을 가지는 제1 출력 신호와 제2 출력 신호를 각각 제공한다. 상기 래치 회로는 상기 쉬프팅 회로와 상기 제1 출력 노드 및 상기 제2 출력 노드에서 연결되어 상기 제1 출력 신호와 상기 제2 출력 신호를 래치하고, 접지 전압보다 낮은 레벨의 네거티브 전압을 수신하고, 상기 제1 출력 노드와 상기 제2 출력 노드 각각의 전압 레벨에 기초하여 상기 제2 출력 신호와 상기 제1 출력 신호를 상보적으로 전원 전압 레벨로 구동하거나 상기 네거티브 전압 레벨로 구동한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 메모리 셀 어레이, 패스 트랜지스터 및 고전압 스위치 회로를 포함한다. 상기 메모리 셀 어레이는 워드라인 및 비트라인과 연결되는 비휘발성 메모리 셀을 포함한다. 상기 패스 트랜지스터는 제1 고전압을 상기 워드라인으로 전달한다. 상기 고전압 스위치 회로는 인에이블 신호의 레벨을 제2 고전압으로 승압하여 출력 신호를 상기 패스 트랜지스터의 게이트 전극으로 제공한다. 상기 고전압 스위치 회로는 네거티브 레벨 쉬프터 및 복수의 트랜지스터들을 포함한다. 상기 네거티브 레벨 쉬프터는 전원 전압과 접지 전압보다 낮은 레벨의 네거티브 전압을 수신하고, 다른 특성을 가지는 저전압 트랜지스터들과 고전압 트랜지스터들을 이용하여 상기 인에이블 신호의 레벨을 쉬프팅하여 상기 전원 전압과 상기 네거티브 전압 사이를 스윙하며, 서로 상보적인 레벨을 가지는 제1 게이트 신호와 상기 제2 게이트 신호를 출력한다. 상기 복수의 트랜지스터들은 제1 노드와 상기 패스 트랜지스터의 게이트 전극에 연결되며, 상기 출력 신호를 제공하는 출력 단자 사이에 연결되고, 상기 제1 게이트 신호와 상기 게이트 신호에 응답하여 상기 출력 단자를 상기 제2 고전압 레벨로 구동하거나 상기 네거티브 전압 레벨로 디스차지한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 사용되는 네거티브 레벨 쉬프터는 쉬프팅 회로 및 래치 회로를 포함한다. 상기 쉬프팅 회로는 서로 다른 특성을 가지는 저전압 트랜지스터들과 고전압 트랜지스터들을 이용하여 입력 신호가 반전된 제1 입력 신호와 상기 제1 입력 신호가 반전된 제2 입력 신호의 레벨을 쉬프팅하여 제1 출력 노드와 제2 출력 노드 에서 상보적인 레벨을 가지는 제1 출력 신호와 제2 출력 신호를 각각 제공한다. 상기 래치 회로는 상기 쉬프팅 회로와 상기 제1 출력 노드 및 상기 제2 출력 노드에서 연결되어 상기 제1 출력 신호와 상기 제2 출력 신호를 래치하고, 접지 전압보다 낮은 레벨의 네거티브 전압을 수신하고, 상기 제1 출력 노드와 상기 제2 출력 노드 각각의 전압 레벨에 기초하여 상기 제2 출력 신호와 상기 제1 출력 신호를 상보적으로 전원 전압 레벨로 구동하거나 상기 네거티브 전압 레벨로 구동한다. 상기 쉬프팅 회로는 상기 제1 입력 신호를 수신하는 소스, 상기 접지 전압에 연결되는 게이트 및 제1 내부 노드에 연결되는 드레인을 구비하는 제1 저전압 트랜지스터, 상기 제2 입력 신호를 수신하는 소스, 상기 접지 전압에 연결되는 게이트 및 제2 내부 노드에 연결되는 드레인을 구비하는 제2 저전압 트랜지스터, 상기 제1 내부 노드에서 상기 제1 저전압 트랜지스터의 드레인에 연결되는 소스, 상기 네거티브 전압에 연결되는 게이트 및 상기 제1 출력 노드에 연결되는 드레인을 구비하는 제1 고전압 트랜지스터 및 상기 제2 내부 노드에서 상기 제2 저전압 트랜지스터의 드레인에 연결되는 소스, 상기 네거티브 전압에 연결되는 게이트 및 상기 제2 출력 노드에 연결되는 드레인을 구비하는 제2 고전압 트랜지스터를 포함한다. 상기 제1 고전압 트랜지스터의 바디와 상기 제2 고전압 트랜지스터의 바디에는 상기 전원 전압이 인가된다.
상기와 같은 본 발명의 실시예들에 따른 네거티브 레벨 쉬프터는 서로 다른 특성의 저전압 트랜지스터들와 고전압 트랜지스터들을 포함하여 네거티브 전압 레벨 이하에서 개선된 신뢰성 마진을 제공할 수 있고, 고전압 트랜지스터들의 게이트를 네거티브 전압에 연결하여 턴-온시킴으로써 온-저항을 감소시켜 개선된 온/오프 특성을 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 네거티브 레벨 쉬프터의 구성을 나타내는 회로도이다.
도 2a 및 도 2b는 각각 도 1에서 제1 입력 신호에 따른 제1 저전압 트랜지스터의 동작을 나타낸다.
도 3은 본 발명의 실시예들에 따른 도 1의 네거티브 레벨 쉬프터에서 고전압 트랜지스터의 바디에 인가되는 바이어스 전압에 따른 고전압 트랜지스터의 문턱 전압의 변화를 나타낸다.
도 4a는 본 발명의 실시예들에 따른 도 1의 네거티브 레벨 쉬프터에서 제1 내부 노드의 전압 레벨을 나타낸다.
도 4b는 본 발명의 실시예들에 따른 도 1의 네거티브 레벨 쉬프터에서 제1 입력 신호가 전달되는 경로의 트랜지스터들을 모델링한 것을 나타낸다.
도 5는 본 발명의 실시예들에 따른 도 1의 네거티브 레벨 쉬프터에서 A-A'의 절단면을 보여주는 단면도이다.
도 6은 도 1의 네거티브 레벨 쉬프터의 동작을 나타내는 타이밍도이다.
도 7a는 본 발명의 실시예들에 따른 고전압 스위치 회로를 나타내는 회로도이다.
도 7b는 본 발명의 실시예들에 따른 도 7a의 고전압 스위치 회로에서 쉬프팅/래치 회로를 나타내는 회로도이다.
도 8는 도 7a의 고전압 스위치 회로의 동작을 나타내는 타이밍도이다.
도 9는 본 발명의 실시예들에 따른 고전압 스위치 회로가 적용될 수 있는 메모리 시스템을 나타내는 블록도이다.
도 10은 본 발명의 실시예들에 따른 도 9의 비휘발성 메모리 장치를 나타내는 블록도이다.
도 11은 도 10의 비휘발성 메모리 장치에서 메모리 셀 어레이를 나타내는 블록도이다.
도 12는 도 11의 메모리 블록들 중 하나의 메모리 블록을 나타내는 회로도이다.
도 13은 도 12의 메모리 블록의 하나의 셀 스트링의 구조의 예를 보여준다.
도 14는 본 발명의 실시예들에 따른 도 10의 비휘발성 메모리 장치에서 메모리 셀들의 문턱 전압 산포를 나타낸다.
도 15는 본 발명의 실시예들에 따른 도 10의 비휘발성 메모리 장치에서 전압 생성기를 나타내는 블록도이다.
도 16은 도 10의 비휘발성 메모리 장치에 포함되는 어드레스 디코더의 일 예를 나타내는 회로도이다.
도 17은 본 발명의 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타낸다.
도 18은 본 발명의 실시예들에 따른 도 17의 비휘발성 메모리 장치에서 제1 플레인과 제2 플레인을 나타낸다.
도 19는 본 발명의 실시예들에 따른 네거티브 레벨 쉬프터의 동작 방법을 나타내는 흐름도이다.
도 20은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 저장 장치를 나타내는 블록도이다.
도 21은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 네거티브 레벨 쉬프터의 구성을 나타내는 회로도이다.
도 1을 참조하면, 네거티브 레벨 쉬프터(100)는 제1 인버터(111), 제2 인버터(113), 쉬프팅 회로(120) 및 래치 회로(130)를 포함할 수 있다.
제1 인버터(111)는 전원 전압(VPR)과 접지 전압(VSS) 사이에 연결되고, 입력 신호(IN)를 반전시켜 전원 전압(VPR)과 접지 전압(VSS) 사이를 스윙하는 제1 입력 신호(IN1)를 쉬프팅 회로(120)에 제공한다. 제2 인버터(113)는 전원 전압(VPR)과 접지 전압(VSS) 사이에 연결되고, 제1 입력 신호(IN1)를 반전시켜 전원 전압(VPR)과 접지 전압(VSS) 사이를 스윙하는 제2 입력 신호(IN2)를 쉬프팅 회로(120)에 제공한다. 제1 입력 신호(IN1)와 제2 입력 신호(IN2)는 상보적인 레벨을 가질 수 있다.
쉬프팅 회로(120)는 서로 다른 특성을 가지는 저전압 트랜지스터들과 고전압 트랜지스터들을 이용하여 제1 입력 신호(IN1)와 제2 입력 신호(IN2)의 레벨을 쉬프팅하여 제1 출력 노드(NO1)와 제2 출력 노드(NO2) 각각에서 상보적인 레벨을 가지는 제1 출력 신호(OUT1)와 제2 출력 신호(OUT2)를 제공한다.
래치 회로(130)는 쉬프팅 회로(120)와 제1 출력 노드(NO1) 및 제2 출력 노드(NO2)에서 연결되어, 제1 출력 신호(OUT1)와 제2 출력 신호(OUT2)를 래치하고, 접지 전압보다 낮은 레벨의 네거티브 전압(VNEG)을 수신하고, 제1 출력 노드(NO1)와 제2 출력 노드(NO2) 각각의 전압 레벨에 기초하여 제2 출력 신호(OUT2)와 제1 출력 신호(OUT1)를 상보적으로 전원 전압(VPR) 레벨로 구동하거나 네거티브 전압(VNEG) 레벨로 구동할 수 있다.
쉬프팅 회로(120)는 제1 저전압 트랜지스터(121, LVP1), 제2 저전압 트랜지스터(123, LVP2), 제1 고전압 트랜지스터(125, HVP1) 및 제2 고전압 트랜지스터(127, HVP2)를 포함할 수 있다.
제1 저전압 트랜지스터(121)는 제1 입력 신호(IN1)를 수신하는 소스, 상기 접지 전압(VSS)에 연결되는 게이트 및 제1 내부 노드(N11)에 연결되는 드레인을 구비할 수 있다. 제2 저전압 트랜지스터(123)는 제2 입력 신호(IN2)를 수신하는 소스, 상기 접지 전압(VSS)에 연결되는 게이트 및 제2 내부 노드(N12)에 연결되는 드레인을 구비할 수 있다. 즉, 제1 저전압 트랜지스터(121)의 게이트와 제2 저전압 트랜지스터(123)의 게이트는 접지 전압(VSS)에 연결되어 고정될 수 있다.
또한, 제1 저전압 트랜지스터(121)의 바디와 제2 저전압 트랜지스터(123)의 바디에는 전원 전압(VPR)이 인가될 수 있다. 제1 저전압 트랜지스터(121)와 제2 저전압 트랜지스터(123)는 각각 저전압 피모스 트랜지스터일 수 있다.
제1 고전압 트랜지스터(125)는 제1 내부 노드(N11)에서 상기 제1 저전압 트랜지스터(121)의 드레인에 연결되는 소스, 상기 네거티브 전압(VNEG)에 연결되는 게이트 및 제1 출력 노드(NO1)에 연결되는 드레인을 구비할 수 있다. 제2 고전압 트랜지스터(127)는 제2 내부 노드(N12)에서 상기 제2 저전압 트랜지스터(123)의 드레인에 연결되는 소스, 상기 네거티브 전압(VNEG)에 연결되는 게이트 및 제2 출력 노드(NO2)에 연결되는 드레인을 구비할 수 있다.
즉, 제1 고전압 트랜지스터(125)의 게이트와 제2 고전압 트랜지스터(125)의 게이트는 네거티브 전압(VNEG)에 연결되어 고정되고, 제1 고전압 트랜지스터(125)와 제2 고전압 트랜지스터(125)는 턴-온 상태를 유지할 수 있다. 제1 고전압 트랜지스터(125)의 게이트와 제2 고전압 트랜지스터(125)의 게이트는 네거티브 전압(VNEG)이 연결되므로 네거티브 부스팅 효과에 의하여 제1 고전압 트랜지스터(125)와 제2 고전압 트랜지스터(125)가 턴-온되는 경우의 온-저항(on-resistance)가 감소할 수 있다.
또한, 제1 고전압 트랜지스터(125)의 바디와 제2 고전압 트랜지스터(127)의 바디에는 전원 전압(VPR)이 인가될 수 있다. 제1 고전압 트랜지스터(125)와 제2 고전압 트랜지스터(127)는 각각 고전압 피모스 트랜지스터일 수 있다. 제1 고전압 트랜지스터(125)의 바디와 제2 고전압 트랜지스터(127)의 바디에 전원 전압(VPR)에 전원 전압(VPR)이 인가됨으로써, 제1 고전압 트랜지스터(125)와 제2 고전압 트랜지스터(127)의 문턱 전압은 고유의 문턱 전압보다 증가할 수 있다.
래치 회로(130)는 제1 고전압 엔모스 트랜지스터(131, HVN1) 및 제2 고전압 엔모스 트랜지스터(133, HVN2)를 포함할 수 있다.
제1 고전압 엔모스 트랜지스터(131)는 제1 출력 노드(NO1)에 연결되는 드레인, 제2 출력 노드(NO2)에 연결되는 게이트 및 네거티브 전압(VNEG)에 연결되는 소스를 구비할 수 있다. 제2 고전압 엔모스 트랜지스터(133)는 제2 출력 노드(NO2)에 연결되는 드레인, 제1 출력 노드(NO1)에 연결되는 게이트 및 네거티브 전압(VNEG)에 연결되는 소스를 구비할 수 있다.
제1 고전압 엔모스 트랜지스터(131) 및 제2 고전압 엔모스 트랜지스터(133)는 래치 구조로 연결되어, 제1 출력 노드(NO1)와 제2 출력 노드(NO2)에서 각각 제1 출력 신호(OUT1)와 제2 출력 신호(OUT2)를 래치하고, 제1 출력 노드(NO1)와 제2 출력 노드(NO2) 각각의 전압 레벨에 따라, 제2 출력 신호(OUT2)와 제1 출력 신호(OUT1)를 상보적으로 네거티브 전압(VNEG) 레벨로 구동하거나 전원 전압(VPR) 레벨로 구동할 수 있다.
실시예에 있어서, 제1 출력 노드(NO1)와 네거티브 전압(VNEG) 사이에 복수의 제1 고전압 엔모스 트랜지스터들이 직렬로 연결될 수 있고, 제1 고전압 엔모스 트랜지스터들 각각의 게이트는 제2 출력 노드(NO2)에 연결될 수 있다. 또한, 제2 출력 노드(NO2)와 네거티브 전압(VNEG) 사이에 복수의 제2 고전압 엔모스 트랜지스터들이 직렬로 연결될 수 있고, 제2 고전압 엔모스 트랜지스터들 각각의 게이트는 제1 출력 노드(NO1)에 연결될 수 있다
제1 입력 신호(IN1)가 전원 전압(VPR) 레벨을 가지는 경우에, 제1 저전압 트랜지스터(121)는 턴-온되고, 제1 출력 노드(NO1)는 전원 전압(VPR) 레벨을 가지게 된다. 제1 입력 신호(IN1)가 전원 전압(VPR) 레벨을 가지는 경우에, 제2 입력 신호(IN2)는 접지 전압(VSS) 레벨을 가지게 되어 제2 저전압 트랜지스터(123)는 턴-오프되고, 제2 출력 노드(NO2)는 네거티브 전압(VNEG) 레벨보다는 높고 접지 전압(VSS) 보다는 낮은 중간 전압 레벨을 가지게 된다. 제2 출력 노드(NO2)의 전압 레벨에 응답하여 제1 고전압 엔모스 트랜지스터(131)가 턴-오프되므로 제1 출력 노드(NO1)의 제1 출력 신호(OUT1)는 전원 전압(VPR) 레벨을 유지한다.
제1 입력 신호(IN1)가 접지 전압(VSS) 레벨을 가지는 경우에 제1 저전압 트랜지스터(121)는 턴-오프되고, 제1 출력 노드(NO1)의 제1 출력 신호(OUT1)는 중간 전압 레벨을 가지게 된다. 제1 입력 신호(IN1)가 접지 전압(VPR) 레벨을 가지는 경우에, 제2 입력 신호(IN2)는 전원 전압(VPR) 레벨을 가지게 되어 제2 저전압 트랜지스터(123)는 턴-온되고, 제2 출력 노드(NO2)는 전원 전압(VPR) 레벨을 가지게 된다. 제2 출력 노드(NO2)의 전원 전압(VPR) 레벨에 응답하여 제1 고전압 엔모스 트랜지스터(131)가 턴-온되므로 제1 출력 노드(NO1)의 제1 출력 신호(OUT1)는 네거티브 전압(VNEG) 레벨로 구동된다(디스차지된다).
도 2a 및 도 2b는 각각 도 1에서 제1 입력 신호에 따른 제1 저전압 트랜지스터의 동작을 나타낸다.
도 2a를 참조하면, 제1 입력 신호(IN1)가 전원 전압(VPR) 레벨을 가지는 경우에, 제1 저전압 트랜지스터(121)는 턴-온되어 제1 내부 노드(N11)도 전원 전압(VPR) 레벨을 가지게 된다.
도 2b를 참조하면, 제1 입력 신호(IN1)가 접지 전압(VSS) 레벨을 가지는 경우에, 제1 저전압 트랜지스터(121)의 드레인은 제1 고전압 트랜지스터(125)의 증가된 문턱전압으로 인하여 중간 전압(V1) 레벨을 가지게 되고, 제1 저전압 트랜지스터(121)의 게이트-드레인 사이의 전압 차이(ΔV)는 소스-드레인 사이의 전압 차이((ΔV)와 동일하여, 제1 저전압 트랜지스터(121)는 턴-오프된다. 여기서 중간 전압(V1)은 음의 전압부터 고전압 트랜지스터(125)의 문턱 전압 레벨 사이의 전압을 가질 수 있다.
도 2a와 도 2b를 참조한 설명은 도 1의 제2 저전압 트랜지스터(123)에도 동일하게 적용될 수 있다.
도 3은 본 발명의 실시예들에 따른 도 1의 네거티브 레벨 쉬프터에서 고전압 트랜지스터의 바디에 인가되는 바이어스 전압에 따른 고전압 트랜지스터의 문턱 전압의 변화를 나타낸다.
도 3을 참조하면, 고전압 트랜지스터들(125, 127) 각각의 바디에 인가되는 바이어스 전압(BV)의 레벨이 증가함에 따라 고전압 트랜지스터들(215, 227) 각각의 문턱 전압(Vth)이 고유의 문턱 전압(Vth1)에서 증가함을 알 수 있다. 고전압 트랜지스터들(215, 127) 각각의 바디에는 전원 전압(VPR)이 인가되기 때문에, 고전압 트랜지스터들(215, 127) 각각의 문턱 전압(Vth)은 고유의 문턱 전압(Vth1)에서 문턱 전압(Vth2)으로 증가함을 알 수 있다.
도 4a는 본 발명의 실시예들에 따른 도 1의 네거티브 레벨 쉬프터에서 제1 내부 노드의 전압 레벨을 나타낸다.
도 4a를 참조하면, 제1 고전압 트랜지스터(125)의 게이트에는 네거티브 전압(VNEG)이 인가되고, 제1 고전압 트랜지스터(125)의 바디에는 전원 전압(VPR)이 인가된다. 따라서 제1 내부 노드(N11)의 전압 레벨은 네거티브 전압(VNEG)+ 제1 고전압 트랜지스터(125)의 고유의 문턱 전압(Vth1) + 전원 전압(VPR)에 의한 문턱 전압의 증가량(α)에 해당할 수 있다.
따라서, 제1 저전압 트랜지스터(121)의 소스에 전원 전압(VPR) 레벨의 제1 입력 신호(IN1)가 인가되면 제1 저전압 트랜지스터(121)는 안정적으로 턴-온되고, 제1 저전압 트랜지스터(121)의 소스에 접지 전압(VSS) 레벨의 제1 입력 신호(IN1)가 인가되면, 제1 저전압 트랜지스터(121)의 게이트는 접지 전압(NSS) 레벨로 고정되어 있고, 제1 저전압 트랜지스터(121)의 드레인은 네거티브 전압(VNEG)+ 제1 고전압 트랜지스터(125)의 고유의 문턱 전압(Vth1) + 전원 전압(VPR)에 의한 문턱 전압의 증가량(α)에 해당하는 전압 레벨을 가지므로, 중간 전압 레벨을 가지게 된다. 따라서, 제1 저전압 트랜지스터(121)의 게이트-드레인 사이의 전압과 소스-드레인 사이의 전압 차이가 약 1[V] 정도로 유지되어 제1 저전압 트랜지스터(121)는 안정적으로 턴-오프된다.
도 4b는 본 발명의 실시예들에 따른 도 1의 네거티브 레벨 쉬프터에서 제1 입력 신호가 전달되는 경로의 트랜지스터들을 모델링한 것을 나타낸다.
도 4b에서는 입력 신호(IN)가 접지 전압(VVS) 레벨일 때, 제1 인버터(111)에 포함되는 피모스 트랜지스터를 온-저항(Ron1)으로 모델링하고, 제1 저전압 트랜지스터(121)를 온-저항(Ron2)로 모델링하고, 제1 고전압 트랜지스터(125)를 온-저항(Ron3)로 모델링하고, 제1 고전압 엔모스 트랜지스터(131)를 온-저항(Ron4)로 모델링한 것으로 가정한다.
도 4b에서 전류(I1)은 제1 입력 신호(IN1)에 의하여 제1 저전압 트랜지스터(121)를 통하여 인가되는 전류를 나타내고, 전류(I2)는 제1 출력 노드(NO1)을 충전하는 전류를 나타내고, 전류(I3)는 전류(I1)가 인가되면서, 제1 출력 노드(NO1)의 상태가 변화되기 전까지 흐르는 단락 전류를 나타낸다. 도 4b에서 커패시터(CG)는 제1 고전압 트랜지스터(125)의 게이트의 커패시터를 나타낸다.
도 4b에서 제1 고전압 엔모스 트랜지스터(131)의 소스는 네거티브 전압(VNEG)에 연결되고, 제1 고전압 트랜지스터(125)의 게이트도 네거티브 전압(VNEG)에 연결되므로 네거티브 전압(VNEG)의 레벨이 변경됨에 따라, 온-저항(Ron4)이 변경하고, 또한 온-저항(Ron3)도 변경될 수 있다. 즉, 네거티브 전압(VNEG)의 레벨이 감소함에 따라, 온-저항(Ron3)이 감소하여 제1 출력 노드(NO1)의 전압 변동이 제2 고전압 엔모스 트랜지스터(133)의 문턱 전압보다 커질 수 있다. 따라서, 제1 출력 노드(NO1)의 전압 변동에 의하여 제2 고전압 엔모스 트랜지스터(133)가 턴-온되고, 제2 출력 노드(NO2)는 네거티브 전압(VNEG)으로 디스차지될 수 있다.
도 5는 본 발명의 실시예들에 따른 도 1의 네거티브 레벨 쉬프터에서 A-A'의 절단면을 보여주는 단면도이다.
도 5를 참조하면, 반도체 기판(140)에 소자 분리 영역들(151, 152, 153)이 형성되고, 소자 분리 영역들(151, 152, 153) 사이의 영역들에 N-웰들(141, 143)이 형성된다.
N-웰들(141, 143) 각각에 n형 도핑 영역들(163, 173)이 각각 형성되고, p형 도핑 영역들(161, 162)가 p형 도핑 영역들(171,172)이 각각 형성된다. p형 도핑 영역들(161, 162) 사이에 게이트 산화막(164)과 게이트 전극(163)이 형성되고, p형 도핑 영역들(171,172) 사이에 게이트 산화막(174)와 게이트 전극(173)이 형성된다.
p형 도핑 영역들(161, 162), 게이트 산화막(164) 및 게이트 전극(163)은 제1 저전압 트랜지스터(121)를 구성할 수 있고, p형 도핑 영역들(171,172), 게이트 산화막(174) 및 게이트 전극(173)은 제1 고전압 트랜지스터(125)를 구성할 수 있다.
n형 도핑 영역(163)에는 전원 전압(VPR)이 인가되어 제1 저전압 트랜지스터(121)의 바디가 전원 전압(VPR)으로 바이어스되고, n형 도핑 영역(173)에는 전원 전압(VPR)이 인가되어 제1 고전압 트랜지스터(125)의 바디가 전원 전압(VPR)으로 바이어스된다. 또한 게이트 전극(163)에는 접지 전압(VSS)이 인가되어 제1 저전압 트랜지스터(121)의 게이트는 접지 전압(VSS)로 고정되고, 게이트 전극(173)에는 네거티브 전압(VNEG)이 인가되어 제1 고전압 트랜지스터(125)의 게이트는 네거티브 전압(VNEG)으로 고정된다.
제1 저전압 트랜지스터(121)의 게이트 산화막(164)의 제1 두께는 제1 고전압 트랜지스터(125)의 게이트 산화막(174)의 제2 두께보다 작을 수 있다.
도 5를 참조한 설명은 도 1의 제2 저전압 트랜지스터(123) 및 제2 고전압 트랜지스터(127)에도 동일하게 적용될 수 있다. 따라서, 제2 저전압 트랜지스터(123)의 게이트 산화막의 제1 두께는 제2 고전압 트랜지스터(127)의 게이트 산화막의 제2 두께보다 작을 수 있다.
트랜지스터들의 특성은 트랜지스터들 각각의 채널 길이, 게이트 산화막의 두께 전류-전압 응답 등을 포함할 수 있다.
도 6은 도 1의 네거티브 레벨 쉬프터의 동작을 나타내는 타이밍도이다.
도 6에서 입력 신호(IN)와 제2 입력 신호(IN2)는 동일한 레벨을 갖는 것으로 가정한다.
도 1 내지 도 4b 및 도 6을 참조하면, 제1 구간(INT11)에서 제1 입력 신호(IN2)는 로우 레벨(L)을 가지고, 제1 입력 신호(IN1)는 하이 레벨(H)을 가진다. 하이 레벨의 제1 입력 신호(IN1)에 응답하여 제1 저전압 트랜지스터(121)는 턴-온되어 제1 내부 노드(N11)는 하이 레벨을 가지게 된다. 로우 레벨의 제2 입력 신호(IN2)에 응답하여 제2 저전압 트랜지스터(123)는 턴-오프되어 제2 내부 노드(N12)는 중간 전압(V1)의 레벨을 가지게 된다. 여기서 중간 전압(V1)은 음의 전압부터 고전압 트랜지스터(125)의 문턱 전압(Vth) 레벨까지일 수 있다. 즉, 중간 전압(V1)은 네거티브 전압(VNEG)보다 크고 문턱 전압(Vth)보다 작거나 같을 수 있다.
제1 내부 노드(N11)가 하이 레벨인 것에 응답하여 제1 출력 노드(NO1)도 하이 레벨이 되고, 제1 출력 노드(NO1)가 하이 레벨인 것에 응답하여 래치 회로(130)의 제2 고전압 엔모스 트랜지스터(133)가 턴-온되어, 제2 출력 노드(NO2)는 네거티브 전압(VNEG) 레벨로 디스차지된다. 제2 내부 노드(N12)가 음의 전압 레벨인 것에 응답하여 제2 출력 노드(NO2)도 음의 전압 레벨이 되고, 제2 출력 노드(NO2)가 음의 전압 레벨인 것에 응답하여 래치 회로(130)의 제1 고전압 엔모스 트랜지스터(131)가 턴-오프되어, 제1 출력 노드(NO1)는 하이 레벨로 유지된다.
제2 구간(INT12)에서 네거티브 레벨 쉬프터(100)의 동작은 제1 구간(T11)에서의 동작과 반대이다. 따라서, 제2 구간(INT12)에서는 제2 내부 노드(N12)가 하이 레벨인 것에 응답하여 제2 출력 노드(NO2)도 하이 레벨이 되고, 제2 출력 노드(NO2)가 하이 레벨인 것에 응답하여 래치 회로(130)의 제1 고전압 엔모스 트랜지스터(131)가 턴-온되어, 제1 출력 노드(NO1)는 네거티브 전압(VNEG) 레벨로 디스차지된다. 제1 내부 노드(N11)가 음의 전압 레벨인 것에 응답하여 제1 출력 노드(NO1)도 음의 전압 레벨이 되고, 제1 출력 노드(NO1)가 음의 전압 레벨인 것에 응답하여 래치 회로(130)의 제2 고전압 엔모스 트랜지스터(133)가 턴-오프되어, 제2 출력 노드(NO2)는 하이 레벨로 유지된다.
제3 구간(INT13)에서 네거티브 레벨 쉬프터(100)의 동작은 제1 구간(T11)에서의 동작과 동일하다.
도 6에서 하이 레벨(H)은 전원 전압(VPR) 레벨에 해당하고, 입력 신호(IN), 제1 입력 신호(IN1) 및 제2 입력 신호(ION2)의 로우 레벨(L)은 접지 전압(VSS)에 해당하고, 제1 내부 노드(N11)와 제2 내부 노드(N12)의 로우 레벨(L)은 중간 전압(V1)에 해당하고, 제1 출력 노드(NO1)와 제2 출력 노드(NO2)의 로우 레벨(L)은 네거티브 전압(VNEG) 레벨에 해당한다.
. 네거티브 전압(VNEG)은 -V2 보다 클 수 있고, 접지 전압(VSS)보다 작거나 같을 수 있다. 여기서 V2는 약 6.5[V]일 수 있다.
따라서, 본 발명의 실시예들에 따른 네거티브 레벨 쉬프터(100)는 서로 다른 특성의 저전압 트랜지스터들와 고전압 트랜지스터들을 포함하여 네거티브 전압 레벨 이하에서 개선된 신뢰성 마진을 제공할 수 있고, 고전압 트랜지스터들의 게이트를 네거티브 전압에 연결하여 턴-온시킴으로써 온-저항을 감소시켜 개선된 온/오프 특성을 제공할 수 있다.
도 7a는 본 발명의 실시예들에 따른 고전압 스위치 회로를 나타내는 회로도이다.
도 7a를 참조하면, 고전압 스위치 회로(200)는 네거티브 레벨 쉬프터(210), 제1 트랜지스터(241), 제1 공핍 모드(depletion mode) 트랜지스터(243, NDH1), 제2 공핍 모드 트랜지스터(245, NDH2), 제2 트랜지스터(247) 및 제3 트랜지스터(249)를 포함할 수 있다. 고전압 스위치 회로(200)는 입력 단자(IT) 및 출력 단자(OT)를 더 포함할 수 있다. 제1 트랜지스터(241), 제1 공핍 모드트랜지스터(243), 제2 공핍 모드 트랜지스터(245, NDH2), 제2 트랜지스터(247) 및 제3 트랜지스터(249)는 복수의 트랜지스터들로 호칭될 수 있다.
고전압 스위치 회로(200)는 비휘발성 메모리 장치(예를 들어, 도 10의 400)에 포함되고, 제1 구동 전압(VPR), 제1 구동 전압(VPR)보다 높은 제2 구동 전압(VPP) 및 접지 전압보다 낮은 레벨의 네거티브 전압(VNEG)에 응답하여 동작한다. 예를 들어, 고전압 스위치 회로(200)는 고전압인 제2 구동 전압(VPP)을 제공받아, 저전압인 제1 구동 전압(VPR)에 기초한 입력 신호(예를 들어, 인에이블 신호(EN))의 레벨을 쉬프팅하여 입력 신호를 제2 구동 전압(VPP)과 네거티브 전압(VNEG) 사이를 스윙하는 출력 신호(OS)로 변환할 수 있다.
제1 구동 전압(VPR)은 상기 비휘발성 메모리 장치를 구동하는데 필요한 전원 전압이며, 예를 들어 약 2.5V일 수 있다. 제2 구동 전압(VPP)은 상기 비휘발성 메모리 장치의 내부 또는 외부에서 제공되는 전압이고, 제1 구동 전압(VDD)보다 높은 약 20V 이상의(예를 들어, 약 28.5V의) 고전압일 수 있다. 네거티브 전압(VNEG)는 상기 비휘발성 메모리 장치를 구동하는데 필요한 전압이며 예를 들어, -4V 내지 -6.5V일 수 있다.
제1 트랜지스터(241)는 게이트 전극에 인가되는 제1 게이트 신호(GS1)에 응답하여 제2 구동 전압(VPP)을 출력 단자(OT)로 전달한다. 예를 들어, 제1 트랜지스터(241)는 고전압 피모스 트랜지스터일 수 있다.
제1 공핍 모드 트랜지스터(243)는 게이트 전극에 인가되고 출력 단자(OT)로부터 피드백되는 출력 신호(OS)에 응답하여 제2 구동 전압(VPP)을 제1 트랜지스터(241)로 전달한다. 예를 들어, 제1 공핍 모드 트랜지스터(243)는 Vth3의 문턱 전압을 가지는 고전압 N형 공핍 모드 트랜지스터일 수 있다.
제1 트랜지스터(241)와 제1 공핍 모드 트랜지스터(243)는 피드백 구조를 형성하여 출력 신호(OS)를 제공할 수 있다. 구체적으로, 제2 구동 전압(VPP)은 제1 공핍 모드 트랜지스터(243)의 제1 전극(예를 들어, 드레인 전극)에 제공될 수 있다. 인에이블 신호(EN)가 하이 레벨로 활성화된 경우에, 제1 트랜지스터(141)는 제1 게이트 신호(GS1)에 응답하여 턴-온(turn on)될 수 있다.
인에이블 신호(EN)가 활성화된 직후에 출력 신호(OS)는 네거티브 전압(VNEG) 레벨을 가지므로, 제1 공핍 모드 트랜지스터(243)의 상기 게이트 전극의 전압은 네거티브 전압(VNEG)으로 제공될 수 있다. 그러면 제1 트랜지스터(241)의 제1 전극(예를 들어, 소스 전극)의 전압은 제1 공핍 모드 트랜지스터(NDH1)의 문턱 전압(Vth3)까지 증가할 수 있다. 따라서, 출력 신호(OS)는 제1 공핍 모드 트랜지스터(243)의 문턱 전압(Vth3)이 될 수 있다. 출력 신호(OS)는 다시 제1 공핍 모드 트랜지스터(243)의 상기 게이트 전극으로 피드백될 수 있다. 그러면 제1 트랜지스터(241)의 상기 제1 전극의 전압은 출력 신호(OS)와 제1 공핍 모드 트랜지스터(243)의 문턱 전압(Vth3)를 합한 값으로 증가할 수 있다. 이와 같은 과정을 반복하면, 출력 신호(OS)는 제2 구동 전압(VPP)의 레벨까지 상승할 수 있다.
네거티브 레벨 쉬프터(210)는 제1 구동 전압(VPR) 및 네거티브 전압(VNEG)을 기초로 인에이블 신호(EN)의 레벨을 쉬프트하여 제1 구동 전압(VPR)과 네거티브 전압(VNEG) 사이를 스윙하는 제1 게이트 신호(GS1) 및 제2 게이트 신호(GS2)를 생성할 수 있다. 예를 들어, 입력 단자(IT)로부터 수신된 인에이블 신호(EN)의 하이 레벨은 제1 구동 전압(VPR)의 레벨과 실질적으로 동일할 수 있다.
레벨 쉬프터(210)는 제1 인버터(211), 제2 인버터(213) 및 쉬프팅/래치 회로(215)를 포함할 수 있다.
제1 인버터(211)는 제1 구동 전압(VPR)을 수신하여 동작하며, 인에이블 신호(EN)를 반전하여 반전 인에이블 신호(ENB)를 출력할 수 있다. 제2 인버터(213)는 제1 구동 전압(VPR)을 수신하여 동작하며, 반전 인에이블 신호(ENB)를 반전하여 인에이블 신호(EN)와 실질적으로 동일한 신호를 출력할 수 있다. 따라서, 인에이블 신호(EN)와 유사하게, 반전 인에이블 신호(ENB)의 하이 레벨 역시 제1 구동 전압(VPR)의 레벨과 실질적으로 동일할 수 있다.
쉬프팅/래치 회로(215)는 제1 구동 전압(VPR) 및 네거티브 전압(VNEG)를 제공받아 동작하며 인에이블 신호(EN) 및 반전 인에이블 신호(ENB)의 레벨을 쉬프트하여 제1 구동 전압(VPR)과 네거티브 전압(VNEG) 사이를 스윙하는 제1 게이트 신호(GS1) 및 제2 게이트 신호(GS2)를 생성할 수 있다. 제1 게이트 신호(GS1) 및 제2 게이트 신호(GS2)는 상보적인 전압 레벨을 가질 수 있다.
쉬프팅/래치 회로(215)는 도 1의 네거티브 레벨 쉬프터(100)의 쉬프팅 회로(120)와 래치 회로(130)를 포함할 수 있다.
실시예에 따라서, 제1 인버터(211) 및 제2 인버터(213) 중 하나는 생략될 수 있다. 예를 들어, 제2 인버터(213)가 생략되는 경우에, 입력 단자(IT)로부터 수신된 인에이블 신호(EN)가 쉬프팅/래치 회로(215)에 직접 입력될 수 있다.
제2 트랜지스터(247)는 제1 구동 전압(VPR)과 제1 노드(N21) 사이에 연결되고, 제2 게이트 신호(GS2)에 응답하여 제1 노드(N21)를 제1 구동 전압(VPR)로 구동한다. 제2 트랜지스터(247)는 제1 구동 전압(VPR)을 수신하는 소스, 제2 게이트 신호(GS2)를 수신하는 게이트 및 제1 노드(N21)에 연결되는 드레인을 구비하는 고전압 피모스 트랜지스터일 수 있다.
제3 트랜지스터(249)는 제1 노드(N21)와 네거티브 전압(VNEG) 사이에 연결되고, 제1 게이트 신호(GS1)에 응답하여 제1 노드(N21)를 네거티브 전압(VNEG) 레벨로 구동한다. 제3 트랜지스터(249)는 제1 노드(N21)에 연결되는 소스, 제1 게이트 신호(GS1)를 수신하는 게이트 및 네거티브 전압(VNEG)에 연결되는 드레인을 구비하는 고전압 피모스 트랜지스터일 수 있다.
제2 공핍 모드 트랜지스터(245)는 내부 전원 전압(IVC)에 응답하여 제1 노드(N21)를 출력 단자(OT)에 연결시킬 수 있다. 제2 공핍 모드 트랜지스터(245)는 제1 노드(N21) 및 출력 단자(OT) 사이에 연결되고 내부 전원 전압(IVC)에 연결되는 게이트를 구비할 수 있다
제1 게이트 신호(GS1)가 네거티브 전압(VNEG) 레벨을 갖는 경우에, 제2 게이트 신호(GS2)는 제1 구동 전압(VPR) 레벨을 가지므로, 제1 트랜지스터(241)는 턴-온되고, 제2 트랜지스터(247)는 턴-온되고, 제3 트랜지스터(249)는 턴-오프된다. 따라서, 제2 트랜지스터(247)가 제1 노드(N21)를 제1 구동 전압(VPR) 레벨로 구동시키고, 제2 공핍형 트랜지스터(245)가 제1 노드(N21)를 출력 단자(OT)에 연결시키면, 출력 단자(OT)는 제1 구동 전압(VPR) 레벨로 구동된다. 출력 단자(OT)는 제1 구동 전압(VPR) 레벨에 의하여 제1 공핍형 트랜지스터(243)가 턴-온되어, 제2 구동 전압(VPP)이 출력 단자(OT)로 전달되어 출력 단자(OT)는 제2 구동 전압(VPP) 레벨로 구동된다.
제1 게이트 신호(GS1)가 제1 구동 전압(VPR) 레벨을 갖는 경우에, 제2 게이트 신호(GS2)는 네거티브 전압(VNEG) 레벨을 가지므로, 제1 트랜지스터(241)는 턴-오프되고, 제2 트랜지스터(247)는 턴-오프되고, 제3 트랜지스터(249)는 턴-온된다. 따라서, 제3 트랜지스터(249)가 제1 노드(N21)를 네거티브 전압(VNEG) 레벨로 구동시키고, 제2 공핍형 트랜지스터(245)가 제1 노드(N21)를 출력 단자(OT)에 연결시키면, 출력 단자(OT)는 네거티브 전압(VNEG) 레벨로 구동된다.
도 7b는 본 발명의 실시예들에 따른 도 7a의 고전압 스위치 회로에서 쉬프팅/래치 회로를 나타내는 회로도이다.
도 7b를 참조하면, 쉬프팅/래치 회로(215)는 쉬프팅 회로(220) 및 래치 회로(230)를 포함할 수 있다.
쉬프팅 회로(220)는 서로 다른 특성을 가지는 저전압 트랜지스터들과 고전압 트랜지스터들을 이용하여 반전 인에이블 신호(ENB)와 인에이블 신호(EN)의 레벨을 쉬프팅하여 제1 출력 노드(NO1)와 제2 출력 노드(NO2) 각각에서 상보적으로 전원 전압(VPR)과 중간 전압 사이를 스윙하는 제1 게이트 신호(GS1)와 제2 게이트 신호(GS2)를 제공한다.
래치 회로(230)는 쉬프팅 회로(220)와 제1 출력 노드(NO1) 및 제2 출력 노드(NO2)에서 연결되어 제1 게이트 신호(GS1)와 제2 게이트 신호(GS2)를 래치하고, 네거티브 전압(VNEG)을 수신하여 제1 출력 노드(NO1) 및 제2 출력 노드(NO2) 각각의 전압 레벨에 기초하여 상보적으로 제1 게이트 신호(GS1)와 제2 게이트 신호(GS2)를 전원 전압(VPR) 레벨로 구동하거나 네거티브 전압(VNEG) 레벨로 구동한다.
쉬프팅 회로(220)는 제1 저전압 트랜지스터(221), 제2 저전압 트랜지스터(223), 제1 고전압 트랜지스터(225) 및 제2 고전압 트랜지스터(227)를 포함할 수 있다. 제1 저전압 트랜지스터(221)의 게이트와 제2 저전압 트랜지스터(223)의 게이트는 접지 전압(VSS)에 연결되어 고정될 수 있다. 또한, 제1 저전압 트랜지스터(221)의 바디와 제2 저전압 트랜지스터(223)의 바디에는 전원 전압(VPR)이 인가될 수 있다.
제1 고전압 트랜지스터(225)의 게이트와 제2 고전압 트랜지스터(225)의 게이트는 네거티브 전압(VNEG)에 연결되어 고정되고, 제1 고전압 트랜지스터(125)와 제2 고전압 트랜지스터(125)는 턴-온 상태를 유지할 수 있다. 제1 고전압 트랜지스터(225)의 바디와 제2 고전압 트랜지스터(227)의 바디에는 전원 전압(VPR)이 인가될 수 있다.
래치 회로(230)는 제1 고전압 엔모스 트랜지스터(231) 및 제2 고전압 엔모스 트랜지스터(233)를 포함할 수 있다.
쉬프팅 회로(220)와 래치 회로(230)의 구성 및 동작은 도 1의 쉬프팅 회로(120)와 래치 회로(130)의 구성 및 동작과 실질적으로 동일하다.
따라서, 도 7a의 네거티브 레벨 쉬프터(210)는 인에이블 신호(EN)의 레벨을 쉬프팅하여 서로 상보적인 레벨을 가지며 전원 전압(VPR)과 네거티브 전압(VNEG) 사이를 스윙하는 제1 게이트 신호(GS1)와 제2 게이트 신호(GS2)를 제공한다.
도 8는 도 7a의 고전압 스위치 회로의 동작을 나타내는 타이밍도이다.
도 7a 내지 도 8를 참조하면, 제1 구간(INT21)에서 인에이블 신호(EN)는 로우 레벨(L)을 가지고, 반전 인에이블 신호(ENB)는 하이 레벨(H)을 가진다. 도 6을 참조하여 설명한 바와 같이, 네거티브 레벨 쉬프터(210)는 제1 구간(INT21)에서 제1 구동 전압(VPR) 레벨을 갖는 제1 게이트 신호(GS1)와 네거티브 전압(VNEG) 레벨을 갖는 제2 게이트 신호(GS2)를 제1 출력 노드(NO1)와 제2 출력 노드(NO2)에서 각각 제공할 수 있다. 제1 구동 전압(VPR) 레벨을 갖는 제1 게이트 신호(GS1)에 응답하여 제3 트랜지스터(249)가 턴-온되고, 제1 노드(N21)는 네거티브 전압(VNEG) 레벨로 디스차지된다. 또한, 제1 구동 전압(VPR) 레벨을 갖는 제1 게이트 신호(GS1)에 응답하여 제1 트랜지스터(241)는 턴-오프되므로 출력 단자(OT)의 출력 신호(OS)는 네거티브 전압(VNEG) 레벨을 갖는다.
제2 구간(INT22)에서, 고전압 스위치 회로(200)의 동작은 제1 구간(INT21)에서의 동작과 반대이다. 제2 구간(INT22)에서 인에이블 신호(EN)는 하이 레벨(H)을 가지고, 반전 인에이블 신호(ENB)는 로우 레벨(L)을 가진다. 도 6을 참조하여 설명한 바와 같이, 네거티브 레벨 쉬프터(210)는 제2 구간(INT21)에서 네거티브 전압(VNEG) 레벨을 갖는 제1 게이트 신호(GS1)와 제1 구동 전압(VPR) 레벨을 갖는 제2 게이트 신호(GS2)를 제1 출력 노드(NO1)와 제2 출력 노드(NO2)에서 각각 제공할 수 있다. 제1 구동 전압(VPR) 레벨을 갖는 제2 게이트 신호(GS2)에 응답하여 제2 트랜지스터(247)가 턴-온되고, 제1 노드(N21)는 제1 구동 전압(VPR) 레벨로 구동된다. 또한, 네거티브 전압(VNEG) 레벨을 갖는 제1 게이트 신호(GS1)에 응답하여 제1 트랜지스터(241)는 턴-온되므로 출력 단자(OT)의 출력 신호(OS)는 제2 구동 전압(VPP) 레벨로 쉬프트된다.
따라서, 본 발명의 실시예들에 따른 고전압 스위치 회로(200)는 서로 다른 특성의 저전압 트랜지스터들와 고전압 트랜지스터들을 포함하여 네거티브 전압 레벨 이하에서 개선된 신뢰성 마진을 제공하고, 고전압 트랜지스터들의 게이트를 네거티브 전압에 연결하여 턴-온시킴으로써 온-저항을 감소시키는 네거티브 레벨 쉬프터를 포함하여 성능을 향상시킬 수 있다.
도 8에서 제1 구동 전압(VPR)은 제2 구동 전압(VPP)보다 작고, 제1 구동 전압(VPR)은 접지 전압(VSS)보다 크고, 네거티브 전압(VNEG)은 접지 전압(VSS) 이하일 수 있다.
도 9는 본 발명의 실시예들에 따른 고전압 스위치 회로가 적용될 수 있는 메모리 시스템을 나타내는 블록도이다.
도 9를 참조하면, 메모리 시스템(300)은 메모리 컨트롤러(310) 및 비휘발성 메모리 장치(400)를 포함한다. 비휘발성 메모리 장치(400)는 메모리 컨트롤러(310)의 제어에 따라 소거, 기입, 독출 동작 등을 수행할 수 있다. 이를 위하여, 비휘발성 메모리 장치(400)는 입출력 라인을 통해 커맨드(CMD), 어드레스(ADDR) 및 데이터(DTA)를 입력받는다. 또한, 비휘발성 메모리 장치(400)는 제어 라인을 통하여 제어 신호(CTRL)를 제공받을 수 있고 파워 라인을 통해 파워(PWR)를 제공받을 수 있다.
도 10은 본 발명의 실시예들에 따른 도 9의 비휘발성 메모리 장치를 나타내는 블록도이다.
도 10을 참조하면, 비휘발성 메모리 장치(400)는 메모리 셀 어레이(420), 어드레스 디코더(500), 페이지 버퍼 회로(430), 데이터 입출력 회로(440), 제어 회로(460) 및 전압 생성기(470)를 포함할 수 있다.
메모리 셀 어레이(420)는 스트링 선택 라인(SSL), 복수의 워드라인들(WLs) 및 접지 선택 라인(GSL)을 통해 어드레스 디코더(500)와 연결될 수 있다. 또한, 메모리 셀 어레이(420)는 복수의 비트 라인들(BLs)을 통해 페이지 버퍼 회로(430)와 연결될 수 있다. 메모리 셀 어레이(420)는 복수의 워드 라인들(WLs) 및 복수의 비트 라인들(BLs)에 연결되는 복수의 메모리 셀들을 포함할 수 있다.
일 실시예에 있어서, 메모리 셀 어레이(420)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(420)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 수직 메모리 셀 스트링들을 포함할 수 있다. 다른 실시예에 있어서, 메모리 셀 어레이(420)는 기판 상에 이차원 구조(또는 수평 구조)로 형성되는 이차원(two dimensional) 메모리 셀 어레이일 수 있다.
도 11은 도 10의 비휘발성 메모리 장치에서 메모리 셀 어레이를 나타내는 블록도이다.
도 11을 참조하면, 메모리 셀 어레이(420)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 제1 내지 제3 방향들(D1~D3)을 따라 신장된다. 실시예에 있어서, 메모리 블록들(BLK1~BLKz)은 도 10에 도시된 어드레스 디코더(500)에 의해 선택된다. 예를 들면, 어드레스 디코더(500)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록(BLK)을 선택할 수 있다.
도 12는 도 11의 메모리 블록들 중 하나의 메모리 블록을 나타내는 회로도이다.
도 12에 도시된 메모리 블록(BLKi)은 기판(SUB) 상에 삼차원 구조로 형성되는 삼차원 메모리 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 셀 스트링들은 상기 기판(SUB)과 수직한 방향(PD)으로 적층될 수 있다.
도 12를 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 셀 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 셀 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 워드 라인(WL1, WL2, ..., WL8)에 연결될 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다.
도 13은 도 12의 메모리 블록의 하나의 셀 스트링의 구조의 예를 보여준다.
도 12 및 도 13을 참조하면, 셀 스트링(NS11)에는 기판(SUB) 위에 기판과 수직인 방향으로 신장되어 기판(SUB)과 접촉하는 필라(PL)가 제공될 수 있다. 도 13에 도시된 접지 선택 라인(GSL1), 워드 라인들(WL1~WL8), 그리고 스트링 선택 라인(SSL1)은 각각 기판(SUB)과 평행한 도전 물질들, 예를 들어 금속 물질들로 형성될 수 있다. 필라(PL)는 접지 선택 라인(GSL1), 워드 라인들(WL1~WL8), 그리고 스트링 선택 라인(SSL1)을 형성하는 도전 물질들을 관통하여 기판(SUB)과 접촉할 수 있다.
도 13에서, 절단 선(B-B')에 따른 단면도가 함께 도시되어 있다. 예시적으로, 제1 워드 라인(WL1)에 대응하는 제1 메모리 셀(MC1)의 단면도가 도시된다. 필라(PL)는 원통형의 바디(BD)를 포함할 수 있다. 바디(BD)의 내부에 에어갭(AG)이 제공될 수 있다.
바디(BD)는 P-타입 실리콘을 포함하며, 채널이 형성되는 영역일 수 있다. 필라(PL)는 바디(BD)를 둘러싸는 원통형의 터널 절연막(TI) 및 터널 절연막(TI)을 둘러싸는 원통형의 전하 포획 막(CT)을 더 포함할 수 있다. 제1 워드 라인(WL1) 및 필라(PL)의 사이에 블로킹 절연막(BI)이 제공될 수 있다. 바디(BD), 터널 절연막(TI), 전하 포획 막(CT), 블로킹 절연막(BI), 그리고 제1 워드 라인(WL1)은 기판(SUB) 또는 기판(SUB)의 상부 면과 수직인 방향으로 형성된 전하 포획형 트랜지스터일 수 있다. 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST) 및 다른 메모리 셀들은 제1 메모리 셀(MC1)과 동일한 구조를 가질 수 있다.
다시 도 10를 참조하면, 제어 회로(460)는 메모리 컨트롤러(310)로부터 커맨드(CMD) 및 어드레스 신호(ADDR)를 수신하고, 커맨드(CMD) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(411)의 소거 루프, 프로그램 루프 및 독출 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다.
예를 들어, 제어 회로(460)는 커맨드 신호(CMD)에 기초하여 전압 생성기(470)를 제어하기 위한 제어 신호들(CTLs)을 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(460)는 로우 어드레스(R_ADDR)를 어드레스 디코더(500)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(440)에 제공할 수 있다.
어드레스 디코더(500)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(420)와 연결될 수 있다. 프로그램 동작 또는 독출 동작 시, 어드레스 디코더(500)는 제어 회로(460)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WLs) 중의 하나를 선택 워드라인인 제1 워드라인 결정하고, 복수의 워드 라인들(WLs) 중에서 제1 워드라인을 제외한 나머지 워드 라인들을 비선택 워드라인들로 결정할 수 있다.
전압 생성기(470)는 제어 회로(460)로부터 제공되는 제어 신호들(CTLs)에 기초하여 파워(PWR)를 이용하여 비휘발성 메모리 장치(400)의 동작에 필요한 워드 라인 전압들(VWLs)을 생성할 수 있다. 전압 생성기(470)로부터 생성되는 워드 라인 전압들(VWLs)은 어드레스 디코더(500)를 통해 복수의 워드 라인들(WLs)에 인가될 수 있다.
예를 들어, 소거 동작 시, 전압 생성기(470)는 메모리 블록의 웰에 소거 전압을 인가하고 메모리 블록의 모든 워드라인들에 접지 전압을 인가할 수 있다. 소거 검증 동작 시, 전압 생성기(470)는 하나의 메모리 블록의 모든 워드라인들에 소거 검증 전압을 인가하거나 워드라인 단위로 소거 검증 전압을 인가할 수 있다.
예를 들어, 프로그램 동작 시, 전압 생성기(470)는 제1 워드라인에 프로그램 전압을 인가하고, 비선택 워드라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작 시, 전압 생성기(470)는 제1 워드라인에 프로그램 검증 전압을 인가하고, 비선택 워드라인들에는 검증 패스 전압을 인가할 수 있다.
또한, 독출 동작 시, 전압 생성기(470)는 제1 워드라인에 독출 전압을 인가하고, 비선택 워드라인들에는 독출 패스 전압을 인가할 수 있다.
페이지 버퍼 회로(430)는 복수의 비트 라인들(BLs)을 통해 메모리 셀 어레이(420)와 연결될 수 있다. 페이지 버퍼 회로(430)는 복수의 페이지 버퍼를 포함할 수 있다. 일 실시예에 있어서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에 있어서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다.
페이지 버퍼 회로(430)는 프로그램 동작 시 선택된 페이지에 프로그램될 데이터를 임시로 저장하고, 독출 동작 시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(440)는 데이터 라인들(DLs)을 통해 페이지 버퍼 회로(430)와 연결될 수 있다. 프로그램 동작 시, 데이터 입출력 회로(440)는 메모리 컨트롤러(310)로부터 데이터(DTA)를 수신하고, 제어 회로(460)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 데이터(DTA)를 페이지 버퍼 회로(430)에 제공할 수 있다.
독출 동작 시, 데이터 입출력 회로(440)는 제어 회로(460)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(430)에 저장된 데이터(DATA)를 상기 메모리 컨트롤러(300)에 제공할 수 있다.
페이지 버퍼 회로(430)와 데이터 입출력 회로(440)는 제어 회로(460)에 의하여 제어될 수 있다.
도 14는 본 발명의 실시예들에 따른 도 10의 비휘발성 메모리 장치에서 메모리 셀들의 문턱 전압 산포를 나타낸다.
특히 도 14는 메모리 셀이 4 비트 데이터를 저장하는 쿼드러플 레벨 셀(QLC)인 경우의 문턱 전압 산포를 나타낸다. 실시예에 있어서, 메모리 셀들 각각은 M-비트(M은 4 이상의 자연수) 데이터를 저장할 수 있다.
도 14를 참조하면, 가로축은 문턱 전압(Vths)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 메모리 셀은 소거 상태(E) 및 제1 내지 제15 프로그램 상태(P1~P15) 중 하나의 상태를 가질 수 있다. 소거 상태(E)에서 제15 프로그램 상태(P15)로 갈수록 메모리 셀의 플로팅 게이트에 더 많은 전자가 주입된 상태일 수 있다.
제1 독출 전압(Vr1)은 소거 상태를 가지는 메모리 셀들의 산포와 제1 프로그램 상태(P1)를 가지는 메모리 셀들의 산포 사이의 전압 레벨을 가질 수 있다. 마찬가지로, 제j 독출 전압(Vrj)(단, j는 2이상 15이하의 자연수)은 제j-1 프로그램 상태(Pj-1)를 가지는 메모리 셀들의 산포와 제j 프로그램 상태(Pj)를 가지는 메모리 셀들의 산포 사이의 전압 레벨을 가질 수 있다.
제1 독출 전압(Vr1) 내지 제15 독출 전압(Vr15)은 서로 다른 프로그램 상태의 메모리 셀들을 구별해내기 위한 독출 전압들로서, 설명의 편의상, 제1 독출 전압(Vr1) 내지 제15 독출 전압(Vr15)은 서로 레벨이 상이한 독출 전압이라 칭하기로 한다. 다시 말해, 제1 독출 전압(Vr1) 내지 제15 독출 전압(Vr15)는 서로 다른 독출 전압 레벨을 갖는 독출 전압들이다.
도 15는 본 발명의 실시예들에 따른 도 10의 비휘발성 메모리 장치에서 전압 생성기를 나타내는 블록도이다.
도 15를 참조하면, 전압 생성기(470)는 고전압 생성기(471, HV Generator), 저전압 생성기(473, LV Generator) 및 음전압 생성기(475, NV generator)를 포함할 수 있다.
고전압 생성기(471)는 제1 제어 신호(CTL1)에 기초하여 프로그램 전압(VPGM), 패스 전압(VPASS) 및 독출 패스 전압(VREAD)를 생성할 수 있다. 저전압 생성기(473)는 제2 제어 신호(CTL2)에 기초하여 독출 전압(VRV)을 생성할 수 있다. 음전압 생성기(475)는 제3 제어 신호(CTL3)에 기초하여 네거티브 전압(VNEG)를 생성할 수 있다. 제1 내지 제3 제어 신호들(CTL1~CTL3)은 도 10의 제어 신호(CTLs)에 포함될 수 있다. 프로그램 전압(VPGM), 패스 전압(VPASS), 독출 패스 전압(VREAD), 독출 전압(VRV) 및 네거티브 전압(VNEG)는 워드라인 전압들(VWLs)에 포함될 수 있다.
도 16은 도 10의 비휘발성 메모리 장치에 포함되는 어드레스 디코더의 일 예를 나타내는 회로도이다.
도 10 및 16을 참조하면, 어드레스 디코더(500)는 디코더(510), 고전압 스위치 회로(530) 및 전압 전달 회로(540)를 포함하고, 인버터(521) 및 스위치(523)를 더 포함할 수 있다. 전압 전달 회로(540)는 복수의 패스 트랜지스터들(PTG, PT1~PTn, PTS)을 포함할 수 있다.
디코더(510)는 메로리 셀 어레이(420)의 하나의 메모리 블록을 선택하는 블록 디코더일 수 있다. 프리-디코더(420)는 NAND 게이트(511) 및 인버터(513)를 포함할 수 있다.
NAND 게이트(511)는 로우 어드레스(R_ADDR)에 의해서 제공되는 디코딩 신호들(Oi, Pi, Qi, Ri)에 대한 NAND 논리 연산을 수행할 수 있다. 인버터(513)는 NAND 게이트(511)의 출력을 반전할 수 있다. 인버터(513)의 출력은 저전압의 블록 선택 신호, 즉 인에이블 신호(EN)로서 노드(N41)에 전달될 수 있다. 도시하지는 않았으나, 디코더(510)는 선택된 블록이 배드 블록인지의 여부에 따라 NAND 게이트(511)의 출력을 차단하기 위한 구성을 더 포함할 수 있다.
디코딩 신호들(Oi, Pi, Qi, Ri)이 모두 활성화되면, 노드(N41)는 하이 레벨로 설정되고, 스트링 선택 라인(SSL)을 디스에이블(disable)시키기 위한 스위치(523)는 차단될 수 있다. 고전압 스위치 회로(530)는 전원 전압(VPR)과 네거티브 전압(VNEG)를 수신하고, 노드(N41)의 논리 값을 쉬프트하여 출력 단자에서 고전압과 네거티브 전압(VNEG) 사이를 스윙하는 블록 선택 신호, 즉 출력 신호(OS)로 출력할 수 있다. 상기 블록 선택 신호는 블록 워드 라인(BWL)에 전달될 수 있다. 블록 워드 라인(BWL)으로 전달되는 상기 블록 선택 신호에 의해서 패스 트랜지스터들(PTG, PT1~PTn, PTS)은 스위칭될 수 있다.
패스 트랜지스터들(PTG, PT1~PTn, PTS)은 전압 생성기(470)에서 생성된 전압들(VG, VW1, VW2, ..., VW(n-1), VWn, VS)을 워드 라인들(WL1, WL2, ..., WL(n-1), WLn) 및 선택 라인들(GSL, SSL)에 전달할 수 있다. 패스 트랜지스터들(PTG, PT1~PTn, PTS)이 전달하는 전압들은 일반적인 회로들을 구동하는 전압에 비하여 상대적으로 높은 고전압일 수 있다. 따라서, 패스 트랜지스터들(PTG, PT1~PTn, PTS)은 고전압에서 구동되는 고전압 트랜지스터로 구성될 수 있다. 고전압 트랜지스터의 채널은 고전압을 견딜 수 있도록(즉, 소스 및 드레인 사이의 펀치스루를 방지하도록) 저전압 트랜지스터의 채널보다 길게 형성될 수 있다. 또한, 고전압 트랜지스터의 게이트 산화막은 고전압에 견딜 수 있도록(즉, 게이트와 드레인/소스 사이의 높은 전위차를 견딜 수 있도록) 저전압 트랜지스터의 게이트 산화막보다 두껍게 형성될 수 있다.
고전압 스위치 회로(500)는 고전압(VPP)과 네거티브 전압(VNEG)를 수신하고, 도 7a의 고전압 스위치 회로(200)를 채용할 수 있다. 따라서 고전압 스위치 회로(500)는 전원 전압(VPR)과 접지 전압(VSS) 사이를 스윙하는 인에이블 신호(EN)의 레벨을 쉬프트하여 출력 단자(OT)에서 고전압(VPP)과 네거티브 전압(VNEG) 사이를 스윙하는 출력 신호(OS)를 패스 트랜지스터들(PTG, PT1~PTn, PTS)의 게이트들에 전달할 수 있다.
일 실시예에서, 고전압 스위치 회로(500)에 제공되는 고전압(VPP)은 비휘발성 메모리 장치(400)의 외부에 배치되는 별도의 고전압 발생기에서 발생될 수 있다. 다른 실시예에서, 고전압 스위치 회로(500)에 제공되는 고전압(VPP)은 비휘발성 메모리 장치(400)에 포함되는 전압 생성기(470)에서 생성될 수 있다.
도 17은 본 발명의 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타낸다.
도 17의 비휘발성 메모리 장치(500a)는 멀티-플레인 구조를 가질 수 있다. 도 17에서, 비휘발성 메모리 장치(500a)는 두 개의 플레인, 즉 제1 플레인(421) 및 제2 플레인(422)을 포함하는 2-플레인 구조를 가지는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이며, 비휘발성 메모리 장치(500a)는 네 개 이상의 플레인 구조, 예컨대 4-플레인 구조 또는 6-플레인 구조 등 다양한 멀티-플레인 구조로 구현될 수 있다.
비휘발성 메모리 장치(500a)는 메모리 셀 어레이(420a), 제1 어드레스 디코더(500a), 제2 어드레스 디코더(500b), 제1 페이지 버퍼 회로(431, PBC1), 제2 페이지 버퍼 회로(432, PBC2), 데이터 입출력 회로(440a) 및 제어 회로(460a)를 포함할 수 있다.
메모리 셀 어레이(420a)는 제1 플레인(421) 및 제2 플레인(422)을 포함할 수 있고, 제1 플레인(421) 및 제2 플레인(422) 각각은 도 11에 도시된 바와 같이 복수의 메모리 블록들을 포함할 수 있다.
제1 플레인(421) 및 제2 플레인(422)의 복수의 메모리 블록들 각각은 워드 라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 어드레스 디코더들(500a, 500b) 각각에 연결될 수 있다. 제1 플레인(421)의 메모리 블록들은 비트라인들(BLs)을 통하여 제1 페이지 버퍼 회로(431)에 연결되고, 제1 플레인(422)의 메모리 블록들은 비트라인들(BLs)을 통하여 제2 페이지 버퍼 회로(432)에 연결될 수 있다.
제1 페이지 버퍼 회로(431)와 제2 페이지 버퍼 회로(432)는 데이터 입출력 회로(440a)에 연결될 수 있다. 제어 회로(460a)는 메모리 컨트롤러(310)로부터의 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 1 어드레스 디코더(500a), 제2 어드레스 디코더(500b), 제1 페이지 버퍼 회로(431), 제2 페이지 버퍼 회로(432, PBC2) 및 데이터 입출력 회로(440a)를 제어할 수 있다.
제1 어드레스 디코더(500a) 및 제2 어드레스 디코더(500b) 각각은 도 16의 어드레스 디코더(500)를 채용할 수 있다. 따라서 제1 어드레스 디코더(500a) 및 제2 어드레스 디코더(500b) 각각은 도 7a의 고전압 스위치(200)를 채용할 수 있다.
따라서 비휘발성 메모리 장치(400a)에 포함되는 제1 어드레스 디코더(500a) 및 제2 어드레스 디코더(500b) 각각은 PIR(plane independent read) 방식, PIC(plane independent core) 방식의 다양한 워드라인 로딩 값의 변화에 대응하는 넓은 범위의 네거티브 전압을 제공할 수 있다. 즉, 제1 어드레스 디코더(500a) 및 제2 어드레스 디코더(500b) 각각은 인에이블 신호의 레벨을 쉬프트하여 고전압과 네거티브 전압 사이를 스윙하는 블록 선택 신호를 해당 블록에 연결되는 패스 트랜지스터들의 게이트에 인가할 수 있다.
도 18은 본 발명의 실시예들에 따른 도 17의 비휘발성 메모리 장치에서 제1 플레인과 제2 플레인을 나타낸다.
도 18을 참조하면, 제 1 플레인(421)에 포함된 메모리 블록들 중 어느 하나의 블록에는 복수의 셀 스트링(CS11, CS12, CS21, CS22)이 포함된다. 그리고 각 플레인(421, 422)은 복수의 메모리 블록을 포함하고, 복수의 메모리 블록 중 어느 한 메모리 블록은 복수의 셀 스트링(CS11, CS12, CS21, CS22) 중 적어도 하나의 셀 스트링을 선택하기 위한 복수의 스트링 선택 라인(SSL1a, SSL1b)을 구비할 수 있다. 예를 들어, 제 1 플레인(421)의 제 1 스트링 선택 라인(SSL1a)에 선택 전압이 인가된 경우, 제 1 및 제 2 셀 스트링(CS11, CS12)이 선택될 수 있다. 마찬가지로, 제 1 플레인(421)의 제 2 스트링 선택 라인(SSL1b)에 선택 전압이 인가된 경우, 제 3 및 제 4 셀 스트링(CS21, CS22)이 선택될 수 있다.
제 1 플레인 및 제 2 플레인(421, 422)는 실질적으로 동일한 물리 구조를 가질 수 있다. 예를 들어, 제 1 플레인(421)와 동일하게, 제 2 플레인(422)는 하나의 플레인 상에 형성된 복수의 메모리 블록 및 복수의 셀 스트링을 포함할 수 있다. 그리고 동일하게, 복수의 셀 스트링 중 적어도 하나의 셀 스트링을 선택하기 위한 복수의 스트링 선택 라인(SSL2a, SSL2b)을 구비할 수 있다.
플레인들(421, 422)은 워드 라인, 비트 라인, 스트링 선택 라인, 접지 선택 라인 및 공통 소스 라인을 공유하지 않는다. 한편, 각 플레인은 두 개의 비트 라인 및 7개의 워드 라인과 연결된 것을 가정하였다. 그러나 이는 예시적인 것으로서 각 플레인은 3개 이상의 비트 라인 또는 7개 이상/이하의 워드 라인과 연결될 수 있다.
각 셀 스트링(CS11, CS12, CS21, CS22)은 적어도 하나의 스트링 선택 트랜지스터, 메모리 셀들, 적어도 하나의 접지 선택 트랜지스터를 포함한다. 예를 들어, 하나의 셀 스트링(CS22)에는 하나의 접지 선택 트랜지스터(GST), 복수의 메모리 셀들(MC1~MC7) 및 하나의 스트링 선택 트랜지스터(SST)가 기판에 수직하여 순차적으로 형성된다. 나머지 셀 스트링도 셀 스트링(CS22)과 동일한 구성을 갖는다.
플레인들(421, 422) 각각에 연결된 스트링 선택 라인은 대응되는 하나의 플레인에만 배타적으로 연결된다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b) 각각은 오직 제 1 플레인(421)에만 연결된다. 마찬가지로, 스트링 선택 라인들(SSL2a, SSL2b) 각각은 오직 제 2 플레인(422)에만 연결된다. 따라서, 하나의 스트링 선택 라인은 하나의 플레인에 포함된 셀 스트링들만을 선택할 수 있다. 또한, 각각의 스트링 선택 라인을 독립적으로 제어함으로써, 셀 스트링들은 플레인마다 독립적으로 선택될 수 있다.
예를 들어, 제 1 스트링 선택 라인(SSL1a)에 독립적으로 선택 전압을 인가함으로써, 셀 스트링들(CS11, CS12)이 독립적으로 선택될 수 있다. 제 1 스트링 선택 라인(SSL1a)에 선택 전압이 인가되면, 선택 전압은 대응되는 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터를 턴 온 시킨다. 그리고 스트링 선택 트랜지스터가 턴 온되면, 셀 스트링들(CS11, CS12)의 메모리 셀들과 비트 라인이 전기적으로 연결된다.
반대로, 제 1 스트링 선택 라인(SSL1a)에 비선택 전압이 인가되면, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터는 턴 오프 되고, 셀 스트링들(CS11, CS12)은 비선택될 것이다. 그러면, 셀 스트링들(CS11, CS12)의 메모리 셀들은 비트 라인과 전기적으로 차단된다.
위와 같은 구성에 따르면, 각 플레인별로 분리된 스트링 선택 라인이 구비된다. 그리고 이러한 분리된 스트링선택 라인 구조는 스트링 선택 라인의 일부에 결함이 발생할 때 결함에 따른 영향을 최소화할 수 있다. 또한,플레인별로 분리된 스트링 선택 라인은 플레인별로 독립적으로 셀 스트링을 선택할 수 있다. 즉, 제 1 플레인(421)에 포함된 셀 스트링들은 제 2 플레인(422)에 포함된 셀 스트링들과 완전히 독립적으로 선택될 수 있다. 이러한 독립적 선택 구조는 비휘발성 메모리 장치(400a)의 제어를 보다 용이하게 하여준다.
도 19는 본 발명의 실시예들에 따른 네거티브 레벨 쉬프터의 동작 방법을 나타내는 흐름도이다.
도 1 내지 도 6 및 도 19를 참조하면, 네거티브 레벨 쉬프터(100)의 제1 인버터(111)와 제2 인버터(113)에 의하여 입력 신호(IN)에 기초하여 서로 반대의 위상을 가지는 제1 입력 신호(IN1)와 제2 입력 신호(IN2)를 생성한다(S100).
네거티브 레벨 쉬프터(100)의 쉬프팅 회로(120)에서 서로 다른 특성을 가지는 저전압 트랜지스터들과 고전압 트랜지스터들을 이용하여 제1 입력 신호(IN1)와 제2 입력 신호(IN2)의 레벨을 쉬프팅하여 제1 출력 노드(NO1)와 제2 출력 노드(NO2)에서 각각 전원 전압(VPR)과 접지 전압보다 낮은 레벨의 중간 전압 사이를 스윙하는 제1 출력 신호(OUT1)와 제2 출력 신호(OUT2)를 생성하고, 네거티브 레벨 쉬프터(100)의 래치 회로(130)에서는 제1 출력 노드(NO1)와 제2 출력 노드(NO2) 각각의 전압 레벨에 기초하여 상보적으로 제1 출력 신호(OUT1)와 제2 출력 신호(OUT2)를 전원 전압(VPR) 레벨로 구동하거나 네거티브 전압(VNEG) 레벨로 구동한다(S200).
도 20은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 저장 장치를 나타내는 블록도이다.
도 20을 참조하면, 저장 장치(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 컨트롤러(1200)를 포함한다. 실시예에 따라서, 저장 장치(1000)는 eMMC(embedded multimedia card), UFS(universal flash storage), SSD(solid state drive) 등으로 구현될 수 있다.
컨트롤러(1200)는 복수의 채널들(CH1, CH2, CH3, ..., CHk)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. 컨트롤러(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), ECC(error correction code) 엔진 (1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다.
버퍼 메모리(1220)는 컨트롤러(1200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(1220)는 기입 요청시 프로그램 동작에 이용될 데이터를 버퍼링해 놓을 수 있다. ECC 엔진(1230)은 기입 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 독출 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)는 외부의 장치 및 비휘발성 메모리 장치들(1100)과 인터페이스 기능을 제공할 수 있다.
비휘발성 메모리 장치들(1100)은 본 발명의 실시예들에 따른 비휘발성 메모리 장치이며, 외부 고전압(VPP)을 제공받을 수 있다.
도 21은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 단면도이다.
도 21을 참조하면, 비휘발성 메모리 장치(2000)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-to-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
비휘발성 메모리 장치(2000)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(2210), 층간 절연층(2215), 제1 기판(2210)에 형성되는 복수의 회로 소자들(2220a, 2220b, 2220c), 복수의 회로 소자들(2220a, 2220b, 2220c) 각각과 연결되는 제1 메탈층(2230a, 2230b, 2230c), 제1 메탈층(2230a, 2230b, 2230c) 상에 형성되는 제2 메탈층(2240a, 2240b, 2240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(2230a, 2230b, 2230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(2240a, 2240b, 2240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(2230a, 2230b, 2230c)과 제2 메탈층(2240a, 2240b, 2240c)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(2240a, 2240b, 2240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(2240a, 2240b, 2240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(2240a, 2240b, 2240c)을 형성하는 구리보다 더 낮은 전기적 비저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(2215)은 복수의 회로 소자들(2220a, 2220b, 2220c), 제1 메탈층(2230a, 2230b, 2230c), 및 제2 메탈층(2240a, 2240b, 2240c)을 커버하도록 제1 기판(2210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(2271b, 2272b)과 상부 본딩 메탈(2371b, 2372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(2310)과 공통 소스 라인(2320)을 포함할 수 있다. 제2 기판(2310) 상에는, 제2 기판(2310)의 상면에 수직하는 제3 방향(D3)을 따라 복수의 워드라인들(2331, 2332, 2333, 2334, 2335, 2336, 2337, 2338; 2330)이 적층될 수 있다. 워드라인들(2330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(2330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(2310)의 상면에 수직하는 방향(Z 축 방향)으로 연장되어 워드라인들(2330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(2350c) 및 제2 메탈층(2360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(2350c)은 비트라인 컨택일 수 있고, 제2 메탈층(2360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(2360c)은 제2 기판(2310)의 상면에 평행한 제2 방향(D2)을 따라 연장될 수 있다.
도 21의 예에서, 채널 구조체(CH)와 비트라인(2360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(2360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(2360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(2371c, 2372c)과 연결되며, 상부 본딩 메탈(2371c, 2372c)은 페이지 버퍼(2393)의 회로 소자들(2220c)에 연결되는 하부 본딩 메탈(2271c, 2272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(2330)은 제 1 방향에 수직하면서제2 기판(310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(2341, 2342, 2343, 2344, 2345, 2346, 3347; 3340)과 연결될 수 있다. 워드라인들(2330)과 셀 컨택 플러그들(2340)은, 제1 방향(D1)을 따라 워드라인들(2330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(2330)에 연결되는 셀 컨택 플러그들(2340)의 상부에는 제1 메탈층(2350b)과 제2 메탈층(2360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(2340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(2340)은 주변 회로 영역(PERI)에서 어드레스 디코더 또는 로우 디코더(2394)를 형성하는 회로 소자들(2220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(2394)를 형성하는 회로 소자들(2220b)의 동작 전압은, 페이지 버퍼(2393)를 형성하는 회로 소자들(2220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(2393)를 형성하는 회로 소자들(2220c)의 동작 전압이 로우 디코더(2394)를 형성하는 회로 소자들(2220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(2380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(2380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(2320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(2380) 상부에는 제1 메탈층(2350a)과 제2 메탈층(2360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(2380), 제1 메탈층(2350a), 및 제2 메탈층(2360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(2205, 2305)이 배치될 수 있다. 제1 기판(2210)의 하부에는 제1 기판(2210)의 하면을 덮는 하부 절연막(2201) 이 형성될 수 있으며, 하부 절연막(2201) 상에 제1 입출력 패드(2205)가 형성될 수 있다. 제1 입출력 패드(2205)는 제1 입출력 컨택 플러그(2203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결되며, 하부 절연막(2201)에 의해 제1 기판(2210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(2203)와 제1 기판(2210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(2203)와 제1 기판(2210)을 전기적으로 분리할 수 있다.
제2 기판(2310)의 상부에는 제2 기판(2310)의 상면을 덮는 상부 절연막(2301)이 형성될 수 있으며, 상부 절연막(2301) 상에 제2 입출력 패드(2305)가 배치될 수 있다. 제2 입출력 패드(2305)는 제2 입출력 컨택 플러그(2303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결될 수 있다. 일 실시예에서, 제2 입출력 패드(2305)는 회로 소자(2220a)와 전기적으로 연결될 수 있다.
실시예에 따라서, 제2 입출력 컨택 플러그(2303)가 배치되는 영역에는 제2 기판(2310) 및 공통 소스 라인(2320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(2305)는 제3 방향(D3)에서 워드라인들(2380)과 오버랩되지 않을 수 있다. 제2 입출력 컨택 플러그(2303)는 제2 기판(2310)의 상면에 평행한 방향에서 제2 기판(2310)과 분리되며, 셀 영역(CELL)의 층간 절연층(2315)을 관통하여 제2 입출력 패드(2305)에 연결될 수 있다.
실시예에 따라서, 제1 입출력 패드(2205)와 제2 입출력 패드(2305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(2000)는 제1 기판(2201)의 상부에 배치되는 제1 입출력 패드(2205)만을 포함하거나, 또는 제2 기판(2301)의 상부에 배치되는 제2 입출력 패드(2305)만을 포함할 수 있다. 또는, 메모리 장치(2000)가 제1 입출력 패드(2205)와 제2 입출력 패드(2305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(2000)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(2372a)과 동일한 형태의 하부 메탈 패턴(2273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2273a)에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(2273a)과 동일한 형태의 상부 메탈 패턴(2372a)을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에는 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(2252)과 동일한 형태의 상부 메탈 패턴(2392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2392) 상에는 콘택을 형성하지 않을 수 있다.
본 발명의 실시예들에 따른 네거티브 레벨 쉬프터는 로우 디코더(2394)에 포함되거나 로우 디코더(2394)에 포함되는 고전압 스위치에 포함되어 고전압과 네거티브 전압 사이를 스윙하는 블록 선택 신호가 도시된 본딩 구조를 통하여 인가될 수 있다.
본 발명의 실시예들은 비휘발성 메모리 장치를 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, PDA(personal digital assistant), PMP(portable multimedia player), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things) 기기, IoE(internet of everything) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 비휘발성 메모리 장치에 사용되는 네거티브 레벨 쉬프터로서,
    서로 다른 특성을 가지는 저전압 트랜지스터들과 고전압 트랜지스터들을 이용하여 입력 신호가 반전된 제1 입력 신호와 상기 제1 입력 신호가 반전된 제2 입력 신호의 레벨을 쉬프팅하여 제1 출력 노드와 제2 출력 노드 에서 상보적인 레벨을 가지는 제1 출력 신호와 제2 출력 신호를 각각 제공하는 쉬프팅 회로; 및
    상기 쉬프팅 회로와 상기 제1 출력 노드 및 상기 제2 출력 노드에서 연결되어 상기 제1 출력 신호와 상기 제2 출력 신호를 래치하고, 접지 전압보다 낮은 레벨의 네거티브 전압을 수신하고, 상기 제1 출력 노드와 상기 제2 출력 노드 각각의 전압 레벨에 기초하여 상기 제2 출력 신호와 상기 제1 출력 신호를 상보적으로 전원 전압 레벨로 구동하거나 상기 네거티브 전압 레벨로 구동하는 래치 회로를 포함하는 네거티브 레벨 쉬프터.
  2. 제1항에 있어서, 상기 쉬프팅 회로는
    상기 제1 입력 신호를 수신하는 소스, 상기 접지 전압에 연결되는 게이트 및 제1 내부 노드에 연결되는 드레인을 구비하는 제1 저전압 트랜지스터;
    상기 제2 입력 신호를 수신하는 소스, 상기 접지 전압에 연결되는 게이트 및 제2 내부 노드에 연결되는 드레인을 구비하는 제2 저전압 트랜지스터;
    상기 제1 내부 노드에서 상기 제1 저전압 트랜지스터의 드레인에 연결되는 소스, 상기 네거티브 전압에 연결되는 게이트 및 상기 제1 출력 노드에 연결되는 드레인을 구비하는 제1 고전압 트랜지스터; 및
    상기 제2 내부 노드에서 상기 제2 저전압 트랜지스터의 드레인에 연결되는 소스, 상기 네거티브 전압에 연결되는 게이트 및 상기 제2 출력 노드에 연결되는 드레인을 구비하는 제2 고전압 트랜지스터를 포함하고,
    상기 제1 고전압 트랜지스터의 바디와 상기 제2 고전압 트랜지스터의 바디에는 상기 전원 전압이 인가되고,
    상기 제1 저전압 트랜지스터의 바디와 상기 제2 저전압 트랜지스터의 바디에는 상기 전원 전압이 인가되는 네거티브 레벨 쉬프터.
  3. 제2항에 있어서,
    상기 제1 고전압 트랜지스터의 바디와 상기 제2 고전압 트랜지스터의 바디에 인가되는 상기 전원 전압에 응답하여 상기 제1 고전압 트랜지스터와 상기 제2 고전압 트랜지스터 각각의 문턱 전압은 증가되고,
    상기 제1 고전압 트랜지스터의 게이트와 상기 제2 고전압 트랜지스터의 게이트에 연결되는 상기 네거티브 전압의 네거티브 부스팅에 의하여 상기 제1 고전압 트랜지스터와 상기 제2 고전압 트랜지스터 각각이 턴-온되는 경우의 상기 제1 고전압 트랜지스터와 상기 제2 고전압 트랜지스터 각각의 온-저항은 감소되는 네거티브 레벨 쉬프터.
  4. 제2항에 있어서,
    상기 제1 저전압 트랜지스터는 상기 전원 전압 레벨을 가지는 상기 제1 입력 전압에 응답하여 턴-온되고,
    상기 제1 고전압 트랜지스터는 상기 제1 내부 노드가 상기 전원 전압 레벨을 가지는 것에 응답하여 상기 제1 출력 노드에서 상기 전원 전압 레벨을 가지는 상기 제1 출력 신호를 제공하는 네거티브 레벨 쉬프터.
  5. 제2항에 있어서,
    상기 제1 저전압 트랜지스터는 상기 접지 전압 레벨을 가지는 상기 제1 입력 전압에 응답하여 턴-오프되고,
    상기 제1 고전압 트랜지스터는 상기 제1 내부 노드가 상기 제1 고전압 트랜지스터의 문턱 전압 이하이고 상기 네거티브 전압 레벨보다는 높은 중간 전압 레벨을 가지는 것에 응답하여 상기 제1 출력 노드에서 상기 네거티브 전압 레벨을 가지는 상기 제1 출력 신호를 제공하는 네거티브 레벨 쉬프터.
  6. 제2항에 있어서,
    상기 제1 저전압 트랜지스터와 상기 제2 저전압 트랜지스터는 각각 저전압 피모스 트랜지스터이고.
    상기 제1 고전압 트랜지스터와 상기 제2 고전압 트랜지스터는 각각 고전압 피모스 트랜지스터이고,
    상기 저전압 피모스 트랜지스터의 게이트 산화막의 제1 두께는 상기 고전압 피모스 트랜지스터의 게이트 산화막의 제2 두께보다 작은 네거티브 레벨 쉬프터.
  7. 제1항에 있어서, 상기 래치 회로는
    상기 제1 출력 노드에 연결되는 드레인, 상기 제2 출력 노드에 연결되는 게이트 및 상기 네거티브 전압에 연결되는 소스를 구비하는 제1 고전압 엔모스 트랜지스터; 및
    상기 제2 출력 노드에 연결되는 드레인, 상기 제1 출력 노드에 연결되는 게이트 및 상기 네거티브 전압에 연결되느 소스를 구비하는 제2 고전압 엔모스 트랜지스터를 포함하고,
    상기 쉬프팅 회로는
    상기 제1 입력 신호를 수신하는 소스, 상기 접지 전압에 연결되는 게이트 및 제1 내부 노드에 연결되는 드레인을 구비하는 제1 저전압 트랜지스터;
    상기 제2 입력 신호를 수신하는 소스, 상기 접지 전압에 연결되는 게이트 및 제2 내부 노드에 연결되는 드레인을 구비하는 제2 저전압 트랜지스터;
    상기 제1 내부 노드에서 상기 제1 저전압 트랜지스터의 드레인에 연결되는 소스, 상기 네거티브 전압에 연결되는 게이트 및 상기 제1 출력 노드에 연결되는 드레인을 구비하는 제1 고전압 트랜지스터; 및
    상기 제2 내부 노드에서 상기 제2 저전압 트랜지스터의 드레인에 연결되는 소스, 상기 네거티브 전압에 연결되는 게이트 및 상기 제2 출력 노드에 연결되는 드레인을 구비하는 제2 고전압 트랜지스터를 포함하고,
    상기 네거티브 전압의 레벨이 변동되는 것에 기초하여 상기 제1 고전압 엔모스 트랜지스터가 턴-온되는 경우의 제1 턴-온 전압이 변동되고,
    상기 제1 턴-온 전압의 변동에 기초하여 상기 제1 고전압 트랜지스터가 턴-온되는 경우의 제2 턴-온 전압이 변동되는 네거티브 레벨 쉬프터.
  8. 제1항에 있어서,
    상기 입력 신호를 반전하여 상기 제1 입력 신호를 상기 쉬프팅 회로에 제공하는 제1 인버터; 및
    상기 제1 입력 신호를 반전하여 상기 제2 입력 신호를 상기 쉬프팅 회로에 제공하는 제2 인버터를 더 포함하고,
    상기 제1 인버터와 상기 제2 인버터는 각각 상기 전원 전압과 상기 접지 전압 사이에 연결되는 네거티브 레벨 쉬프터.
  9. 워드라인 및 비트라인과 연결되는 비휘발성 메모리 셀을 포함하는 메모리 셀 어레이;
    제1 고전압을 상기 워드라인으로 전달하는 패스 트랜지스터; 및
    인에이블 신호의 레벨을 제2 고전압으로 승압하여 출력 신호를 상기 패스 트랜지스터의 게이트 전극으로 제공하는 고전압 스위치 회로를 포함하고,
    상기 고전압 스위치 회로는
    전원 전압과 접지 전압보다 낮은 레벨의 네거티브 전압을 수신하고, 다른 특성을 가지는 저전압 트랜지스터들과 고전압 트랜지스터들을 이용하여 상기 인에이블 신호의 레벨을 쉬프팅하여 상기 전원 전압과 상기 네거티브 전압 사이를 스윙하며, 서로 상보적인 레벨을 가지는 제1 게이트 신호와 상기 제2 게이트 신호를 출력하는 네거티브 레벨 쉬프터; 및
    제1 노드와 상기 패스 트랜지스터의 게이트 전극에 연결되며, 상기 출력 신호를 제공하는 출력 단자 사이에 연결되고, 상기 제1 게이트 신호와 상기 게이트 신호에 응답하여 상기 출력 단자를 상기 제2 고전압 레벨로 구동하거나 상기 네거티브 전압 레벨로 디스차지하는 복수의 트랜지스터들을 포함하는 비휘발성 메모리 장치.
  10. 제9항에 있어서,
    상기 복수의 트랜지스터들은
    상기 제1 게이트 신호에 응답하여 상기 제2 구동 전압을 상기 출력 단자로 전달하는 제1 트랜지스터;
    상기 출력 단자로부터 피드백되는 상기 출력 신호에 응답하여 상기 제2 구동 전압을 상기 제1 트랜지스터로 전달하는 제1 공핍 모드(depletion mode) 트랜지스터;
    상기 출력 단자와 상기 제1 노드 사이에 연결되고, 내부 전원 전압에 연결되는 게이트를 구비하는 제2 공핍 모드 트랜지스터;
    상기 제1 게이트 신호에 응답하여 상기 제1 노드를 상기 제1 구동 전압 레벨로 구동하는 제2 트랜지스터; 및
    상기 제2 게이트 신호에 응답하여 상기 제1 노드를 상기 네거티브 전압 레벨로 구동하는 제3 트랜지스터를 포함하고,
    상기 인에이블 신호가 비활성화된 경우에, 상기 제3 트랜지스터는 상기 제1 게이트 신호에 응답하여 턴-온되며, 상기 제3 트랜지스터 및 상기 제2 공핍 모드 트랜지스터에 의해 상기 출력 신호는 상기 네거티브 전압의 레벨로 감소하고,
    상기 비휘발성 메모리 셀은 M-비트(M은 4 이상의 자연수)를 저장하고,
    상기 네거티브 레벨 쉬프터는
    상기 인에이블 신호와 상기 인에이블 신호가 반전된 반전 인에이블 신호의 레벨을 쉬프트하여 1 출력 노드와 제2 출력 노드 에서 상보적인 레벨을 가지는 상기 제1 게이트 신호와 제2 게이트 신호를 각각 제공하는 쉬프팅 회로; 및
    상기 쉬프팅 회로와 상기 제1 출력 노드 및 상기 제2 출력 노드에서 연결되어 상기 제1 게이트 신호와 상기 제2 게이트 신호를 래치하고, 상기 네거티브 전압을 수신하고, 상기 제1 출력 노드의 전압 레벨에 기초하여 상기 제2 게이트 신호를 전원 전압 레벨로 유지하거나 상기 네거티브 전압 레벨로 디스차지하고, 상기 제2 출력 노드의 전압 레벨에 기초하여 상기 제1 게이트 신호를 상기 네거티브 전압 레벨로 디스차지하거나 상기 전원 전압 레벨로 유지하는 래치 회로를 포함하는 비휘발성 메모리 장치.
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