JP2500417B2 - 液晶駆動回路 - Google Patents
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- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/021—Power management, e.g. power saving
Description
【０００１】
【産業上の利用分野】本発明は液晶駆動回路に関し、特
に多階調表示用の液晶駆動回路に関するものである。
に多階調表示用の液晶駆動回路に関するものである。
【０００２】
【従来の技術】アクティブマトリックス型に代表される
液晶パネルを駆動するためにソース側電圧を発生する液
晶駆動回路は、多階調表示用として８階調程度のものが
ＬＳＩ化されて量産され広く実用化されている。
液晶パネルを駆動するためにソース側電圧を発生する液
晶駆動回路は、多階調表示用として８階調程度のものが
ＬＳＩ化されて量産され広く実用化されている。
【０００３】図１７は従来のこの種の液晶駆動回路の一
例を示すブロック図である。液晶パネルの表示濃度を多
階調とするためには、輝度に対応した駆動電圧をトラン
ジスタスイッチ回路３の各駆動出力端子Ｔ1 〜Ｔk を介
して液晶パネルのソースラインに与える必要がある。
例を示すブロック図である。液晶パネルの表示濃度を多
階調とするためには、輝度に対応した駆動電圧をトラン
ジスタスイッチ回路３の各駆動出力端子Ｔ1 〜Ｔk を介
して液晶パネルのソースラインに与える必要がある。
【０００４】そのために、画像入力データＶi を入力と
するｋ段のｎビットシフトレジスタ１５ａ〜１５ｋと、
これ等各レジスタのｎビットデータを夫々ラッチするｎ
ビットラッチ回路１６ａ〜１６ｋと、これ等ラッチ出力
に応じてトランジスタスイッチ回路３の各トランジスタ
Ｑ11〜Ｑmkを選択的にオンするためのセレクト回路１４
ａ〜１４ｋとが設けられている。
するｋ段のｎビットシフトレジスタ１５ａ〜１５ｋと、
これ等各レジスタのｎビットデータを夫々ラッチするｎ
ビットラッチ回路１６ａ〜１６ｋと、これ等ラッチ出力
に応じてトランジスタスイッチ回路３の各トランジスタ
Ｑ11〜Ｑmkを選択的にオンするためのセレクト回路１４
ａ〜１４ｋとが設けられている。
【０００５】ｍ階調を表わすｎビットの画像入力データ
Ｖi は入力端子７から入力され、クロック端子１のクロ
ックパルスＶc によりｎビットシフトレジスタ１５ａ〜
１５ｋに夫々蓄えられる。更にこれ等データはラッチ入
力端子２のラッチパルスＶrによってｎビットラッチ回
路１６ａ〜１６ｋに夫々ラッチされる。
Ｖi は入力端子７から入力され、クロック端子１のクロ
ックパルスＶc によりｎビットシフトレジスタ１５ａ〜
１５ｋに夫々蓄えられる。更にこれ等データはラッチ入
力端子２のラッチパルスＶrによってｎビットラッチ回
路１６ａ〜１６ｋに夫々ラッチされる。
【０００６】ラッチされた各ｎビットデータはセレクト
回路１４ａ〜１４ｋによりデコードされてトランジスタ
スイッチ回路３の駆動出力端子Ｔ1 〜Ｔk に夫々接続さ
れている出力トランジスタ群Ｑ11〜Ｑm1，…，Ｑ1k〜Ｑ
mkの各ｍ個のトランジスタのうちどれか１個を夫々オン
状態とする。これにより、ｍ個のレベルの階調ドレイン
電源電圧端子８ａ〜８ｍに夫々対応する電圧Ｖ1 ，Ｖ2
，…，Ｖm が出力され、ｍ階調の電圧が外部の液晶デ
ィスプレイへ供給されることになる。
回路１４ａ〜１４ｋによりデコードされてトランジスタ
スイッチ回路３の駆動出力端子Ｔ1 〜Ｔk に夫々接続さ
れている出力トランジスタ群Ｑ11〜Ｑm1，…，Ｑ1k〜Ｑ
mkの各ｍ個のトランジスタのうちどれか１個を夫々オン
状態とする。これにより、ｍ個のレベルの階調ドレイン
電源電圧端子８ａ〜８ｍに夫々対応する電圧Ｖ1 ，Ｖ2
，…，Ｖm が出力され、ｍ階調の電圧が外部の液晶デ
ィスプレイへ供給されることになる。
【０００７】例えば、ｎビットの画像入力データｖi が
ディジタル信号（Ｄ0 ，Ｄ1 ，…，Ｄn-1 ）で表わされ
ると、駆動出力端子Ｔ1 に出力される電圧Ｖ0 は図１８
に示す様になる。
ディジタル信号（Ｄ0 ，Ｄ1 ，…，Ｄn-1 ）で表わされ
ると、駆動出力端子Ｔ1 に出力される電圧Ｖ0 は図１８
に示す様になる。
【０００８】この様な従来の液晶駆動回路では、階調数
が多いとその分だけ、外部に電流容量が大きい低インピ
ーダンスの電源を接続する必要があり、液晶パネルの実
装に際しては配線の引回し部分が太くなり、また液晶パ
ネルのアセンブリ全体も大きくなってしまう。また、液
晶パネルの画素数の増大に伴って駆動回路も低インピー
ダンス化する必要が生じる。
が多いとその分だけ、外部に電流容量が大きい低インピ
ーダンスの電源を接続する必要があり、液晶パネルの実
装に際しては配線の引回し部分が太くなり、また液晶パ
ネルのアセンブリ全体も大きくなってしまう。また、液
晶パネルの画素数の増大に伴って駆動回路も低インピー
ダンス化する必要が生じる。
【０００９】更に、階調数が増加すれば、低インピーダ
ンスでしかも多出力のバッフア回路を同一基板上に構成
するとき、チップサイズが巨大になり、駆動回路のコス
トも上昇する。従って、量産化されるこの種のＬＣＤド
ライバＬＳＩは８〜１６階調程度のものが多い。しかし
ながら、液晶パネルはフルカラー化のために階調数が６
４階調以上必要とするものも出始めている。
ンスでしかも多出力のバッフア回路を同一基板上に構成
するとき、チップサイズが巨大になり、駆動回路のコス
トも上昇する。従って、量産化されるこの種のＬＣＤド
ライバＬＳＩは８〜１６階調程度のものが多い。しかし
ながら、液晶パネルはフルカラー化のために階調数が６
４階調以上必要とするものも出始めている。
【００１０】そこで、かかる階調数の増大に対処する方
法として、本願出願人により提案中の技術がある。これ
は、特願平４−８０１７６号明細書に提案されており、
図１７の方式の如く、トランジスタスイッチ回路のトラ
ンジスタＱ11〜Ｑm1のうちの１個だけオンさせる外に、
更にＱ11〜Ｑm1のうち複数個を同時にオンさせるように
して、駆動出力端子Ｔ1 に出力される電圧の多階調化を
図ったものである。
法として、本願出願人により提案中の技術がある。これ
は、特願平４−８０１７６号明細書に提案されており、
図１７の方式の如く、トランジスタスイッチ回路のトラ
ンジスタＱ11〜Ｑm1のうちの１個だけオンさせる外に、
更にＱ11〜Ｑm1のうち複数個を同時にオンさせるように
して、駆動出力端子Ｔ1 に出力される電圧の多階調化を
図ったものである。
【００１１】図１９はかかる液晶駆動回路のブロック図
であり、図１７と同等部分は同一符号にて示している。
画像データ入力端子７からの画像入力データを蓄える
（ｎ＋１）ビットシフトレジスタ５ａ〜５ｋと、これ等
データをラッチする（ｎ＋１）ビットラッチ回路６ａ〜
６ｋと、これ等ラッチデータをデコードしてトランジス
タＱ11〜Ｑmkのオン選択制御をなすセレクト回路４ａ〜
４ｋとが設けられており、トランジスタスイッチ回路３
のトランジスタＱ11〜Ｑmkの選択的オン制御により各駆
動出力端子Ｔ1 〜Ｔk に駆動出力電圧Ｖ0 が生成され
る。
であり、図１７と同等部分は同一符号にて示している。
画像データ入力端子７からの画像入力データを蓄える
（ｎ＋１）ビットシフトレジスタ５ａ〜５ｋと、これ等
データをラッチする（ｎ＋１）ビットラッチ回路６ａ〜
６ｋと、これ等ラッチデータをデコードしてトランジス
タＱ11〜Ｑmkのオン選択制御をなすセレクト回路４ａ〜
４ｋとが設けられており、トランジスタスイッチ回路３
のトランジスタＱ11〜Ｑmkの選択的オン制御により各駆
動出力端子Ｔ1 〜Ｔk に駆動出力電圧Ｖ0 が生成され
る。
【００１２】（ｎ＋１）ビットのディジタル信号（Ｄ0
，Ｄ1 ，…，Ｄn ）で表わされる画像入力データＶi
は入力端子７から入力され、クロックパルスＶc により
（ｎ＋１）ビットシフトレジスタ５ａ〜５ｋに夫々蓄え
られる。この蓄えらたデータはラッチパルスＶr により
（ｎ＋１）ビットラッチ回路６ａ〜６ｋにてラッチされ
る。これ等ラッチされたデータはセレクト回路４ａ〜４
ｋにより夫々デコードされ、トランジスタスイッチ回路
３の駆動出力端子Ｔ1 〜Ｔk に夫々接続されているトラ
ンジスタ群Ｑ11〜Ｑm1，…，Ｑ1k〜Ｑmkの各ｍ個のトラ
ンジスタのうちいずれか１個もしくは同時に２個を夫々
オン状態とし、ｍ個のレベルの階調ドレイン電源電圧端
子８ａ〜８ｍの対応する電圧Ｖ1 ，Ｖ2 ，…，Ｖm もし
くはこれ等合成電圧が出力される。
，Ｄ1 ，…，Ｄn ）で表わされる画像入力データＶi
は入力端子７から入力され、クロックパルスＶc により
（ｎ＋１）ビットシフトレジスタ５ａ〜５ｋに夫々蓄え
られる。この蓄えらたデータはラッチパルスＶr により
（ｎ＋１）ビットラッチ回路６ａ〜６ｋにてラッチされ
る。これ等ラッチされたデータはセレクト回路４ａ〜４
ｋにより夫々デコードされ、トランジスタスイッチ回路
３の駆動出力端子Ｔ1 〜Ｔk に夫々接続されているトラ
ンジスタ群Ｑ11〜Ｑm1，…，Ｑ1k〜Ｑmkの各ｍ個のトラ
ンジスタのうちいずれか１個もしくは同時に２個を夫々
オン状態とし、ｍ個のレベルの階調ドレイン電源電圧端
子８ａ〜８ｍの対応する電圧Ｖ1 ，Ｖ2 ，…，Ｖm もし
くはこれ等合成電圧が出力される。
【００１３】例えば、（ｎ＋１）ビットの画像入力デー
タＶi がディジタル信号（Ｄ0 ，Ｄ1 ，…，Ｄn ）で表
わされると、駆動出力端子Ｔ1 に出力される電圧Ｖ0 は
図２０に示す様になる。
タＶi がディジタル信号（Ｄ0 ，Ｄ1 ，…，Ｄn ）で表
わされると、駆動出力端子Ｔ1 に出力される電圧Ｖ0 は
図２０に示す様になる。
【００１４】ここで、ディジタル信号が（Ｄ0 ，Ｄ1 ，
…，Ｄn ）＝（０，０，…，０）のときには、セレクト
回路４ａは出力トランジスタＱ11だけをオン状態とさ
せ、出力電圧値Ｖ1 を出力する。また、ディジタル信号
（Ｄ0 ，Ｄ1 ，…，Ｄn ）＝（０，０，…，１）のとき
には、セレクト回路４ａは出力トランジスタＱ11とＱ21
の２つを同時にオン状態とさせる。このとき、出力トラ
ンジスタ段Ｑ1k〜Ｑmkの駆動能力をすべて同一にしてお
くと、出力電圧Ｖ0 は、Ｖ0 ＝（Ｖ1 ＋Ｖ2 ）／２とな
る。
…，Ｄn ）＝（０，０，…，０）のときには、セレクト
回路４ａは出力トランジスタＱ11だけをオン状態とさ
せ、出力電圧値Ｖ1 を出力する。また、ディジタル信号
（Ｄ0 ，Ｄ1 ，…，Ｄn ）＝（０，０，…，１）のとき
には、セレクト回路４ａは出力トランジスタＱ11とＱ21
の２つを同時にオン状態とさせる。このとき、出力トラ
ンジスタ段Ｑ1k〜Ｑmkの駆動能力をすべて同一にしてお
くと、出力電圧Ｖ0 は、Ｖ0 ＝（Ｖ1 ＋Ｖ2 ）／２とな
る。
【００１５】すなわち、出力トランジスタをシリコン基
板上に均一に構成したとすれば、出力トランジスタＱ1k
〜Ｑmkはロットやウェハー毎には大きくばらつくが、同
一チップ内の比較的近傍ではそれほどばらつきがない。
このばらつきは大きくても１０％程度あるため、出力ト
ランジスタＱ11とＱ21のオン抵抗の比により、Ｖ0 ＝
（Ｖ1 ＋Ｖ2 ）／２となる。また、液晶パネルの階調を
表示するために、液晶に加える各階調の電圧３〜４Ｖを
その必要な階調数で割った程度の電圧ステップである。
板上に均一に構成したとすれば、出力トランジスタＱ1k
〜Ｑmkはロットやウェハー毎には大きくばらつくが、同
一チップ内の比較的近傍ではそれほどばらつきがない。
このばらつきは大きくても１０％程度あるため、出力ト
ランジスタＱ11とＱ21のオン抵抗の比により、Ｖ0 ＝
（Ｖ1 ＋Ｖ2 ）／２となる。また、液晶パネルの階調を
表示するために、液晶に加える各階調の電圧３〜４Ｖを
その必要な階調数で割った程度の電圧ステップである。
【００１６】例えば、階調数が１６階調であれば、４Ｖ
／１６＝０．２５Ｖ程度の間隔の電圧を液晶パネルに加
える。従って、出力トランジスタＱ11とＱ21が同時にオ
ンしたとき、出力トランジスタＱ11とＱ21の相対ばらつ
きが１０％とすると、Ｖ1 −Ｖ2 ＝０．２５Ｖであれ
ば、出力電圧Ｖ0 のばらつきは２５ｍＶ程度となり、液
晶パネルの表示上はそれほど問題なくなる。
／１６＝０．２５Ｖ程度の間隔の電圧を液晶パネルに加
える。従って、出力トランジスタＱ11とＱ21が同時にオ
ンしたとき、出力トランジスタＱ11とＱ21の相対ばらつ
きが１０％とすると、Ｖ1 −Ｖ2 ＝０．２５Ｖであれ
ば、出力電圧Ｖ0 のばらつきは２５ｍＶ程度となり、液
晶パネルの表示上はそれほど問題なくなる。
【００１７】同様にして、セレクト回路４ｋにより出力
トランジスタＱ1k〜Ｑmkまでの各ｍ個のトランジスタの
中のどれか一つをオンもしくは同時に２個をオン状態に
し、電源電圧端子群８ａ〜８ｍに加えられたｍ個のＶｍ
の電圧で（２m −１）個の出力駆動電圧を出力すること
ができる。
トランジスタＱ1k〜Ｑmkまでの各ｍ個のトランジスタの
中のどれか一つをオンもしくは同時に２個をオン状態に
し、電源電圧端子群８ａ〜８ｍに加えられたｍ個のＶｍ
の電圧で（２m −１）個の出力駆動電圧を出力すること
ができる。
【００１８】尚、便宜的にトランジスタスイッチ回路３
の各スイッチング素子としてトランジスタＱ1k〜Ｑmkを
用いたが、これがトランスファゲートでも同じことは明
らかである。
の各スイッチング素子としてトランジスタＱ1k〜Ｑmkを
用いたが、これがトランスファゲートでも同じことは明
らかである。
【００１９】
【発明が解決しようとする課題】上述した従来の液晶駆
動回路では出力トランジスタＱ11とＱ21が同時にオンし
たとき、各出力に定常的に流れる電流は、出力トランジ
スタＱ1k〜Ｑmkの出力インピーダンスが約１０ＫΩ〜５
ＫΩ程度であるので、０．２５Ｖ／１０ＫΩ〜５ＫΩ＝
５０μＡ〜２５μＡ程度となる。液晶パネルの駆動回路
をシリコン基板上に構成したＬＣＤドライバＬＳＩで
は、出力数ｋ＝１９２では４．８ｍＡ〜９．６ｍＡとな
り消費電力は（４．８ｍＡ〜９．６ｍＡ）×０．２５Ｖ
＝１．２ｍＷ〜２．４ｍＷとＬＣＤドライバＬＳＩとし
てはほとんど問題ない値である。
動回路では出力トランジスタＱ11とＱ21が同時にオンし
たとき、各出力に定常的に流れる電流は、出力トランジ
スタＱ1k〜Ｑmkの出力インピーダンスが約１０ＫΩ〜５
ＫΩ程度であるので、０．２５Ｖ／１０ＫΩ〜５ＫΩ＝
５０μＡ〜２５μＡ程度となる。液晶パネルの駆動回路
をシリコン基板上に構成したＬＣＤドライバＬＳＩで
は、出力数ｋ＝１９２では４．８ｍＡ〜９．６ｍＡとな
り消費電力は（４．８ｍＡ〜９．６ｍＡ）×０．２５Ｖ
＝１．２ｍＷ〜２．４ｍＷとＬＣＤドライバＬＳＩとし
てはほとんど問題ない値である。
【００２０】しかしながら、液晶パネルとしては１９２
出力のＬＣＤドライバＬＳＩを１０ケ以上使い、ＬＣＤ
ドライバＬＳＩ１０ケ分に相当する電流、すなわち、４
８ｍＡ〜９６ｍＡの電流能力が液晶駆動回路の供給電源
として必要となる。電源が２０Ｖなら４８ｍＡ〜９６ｍ
Ａ×２０＝０．９６Ｗ〜１．９２Ｗの大きな消費電力と
なる。また、従来の液晶駆動回路では、セレクト回路４
ｋにより出力トランジスタのＱ1k〜Ｑmkまでの各ｍ個の
トランジスタの中の任意の２個のトランジスタを同時に
オン状態にすることにより（２m −１）の階調が実現で
きるが、同時にオンしたトランジスタの電位差が大きい
と、前述した理由により従来液晶駆動回路の供給電流と
しては非常に多きな消費電力が必要となり、実用的では
ないという問題点がある。
出力のＬＣＤドライバＬＳＩを１０ケ以上使い、ＬＣＤ
ドライバＬＳＩ１０ケ分に相当する電流、すなわち、４
８ｍＡ〜９６ｍＡの電流能力が液晶駆動回路の供給電源
として必要となる。電源が２０Ｖなら４８ｍＡ〜９６ｍ
Ａ×２０＝０．９６Ｗ〜１．９２Ｗの大きな消費電力と
なる。また、従来の液晶駆動回路では、セレクト回路４
ｋにより出力トランジスタのＱ1k〜Ｑmkまでの各ｍ個の
トランジスタの中の任意の２個のトランジスタを同時に
オン状態にすることにより（２m −１）の階調が実現で
きるが、同時にオンしたトランジスタの電位差が大きい
と、前述した理由により従来液晶駆動回路の供給電流と
しては非常に多きな消費電力が必要となり、実用的では
ないという問題点がある。
【００２１】本発明の目的は、少ない外部電源数でしか
も低消費電力で多階調表示駆動が可能な液晶駆動回路を
提供することである。
も低消費電力で多階調表示駆動が可能な液晶駆動回路を
提供することである。
【００２２】
【課題を解決するための手段】本発明によれば、複数の
電圧を液晶パネルのソース線に夫々供給するためにこれ
等電圧に夫々対応して設けられた複数のスイッチ手段
と、これ等スイッチ手段を画像入力データに応じて選択
的にオン制御する制御手段とを含む階調表示可能な液晶
駆動回路であって、前記制御手段は、前記画像入力デー
タに予め含まれた階調補正ビットに応じて１または複数
のスイッチ手段をオン制御するセレクト手段と、このセ
レクト手段により複数のスイッチ手段がオン制御された
とき、表示周期の前半の所定期間は１個のスイッチ手段
を、続く後半の期間は前記複数のスイッチ手段を夫々オ
ン制御するタイミング制御手段とを有することを特徴と
する液晶駆動回路が得られる。
電圧を液晶パネルのソース線に夫々供給するためにこれ
等電圧に夫々対応して設けられた複数のスイッチ手段
と、これ等スイッチ手段を画像入力データに応じて選択
的にオン制御する制御手段とを含む階調表示可能な液晶
駆動回路であって、前記制御手段は、前記画像入力デー
タに予め含まれた階調補正ビットに応じて１または複数
のスイッチ手段をオン制御するセレクト手段と、このセ
レクト手段により複数のスイッチ手段がオン制御された
とき、表示周期の前半の所定期間は１個のスイッチ手段
を、続く後半の期間は前記複数のスイッチ手段を夫々オ
ン制御するタイミング制御手段とを有することを特徴と
する液晶駆動回路が得られる。
【００２３】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００２４】図１は本発明の液晶駆動回路の一実施例の
ブロック図である。一例として５ビットの画像入力デー
タＤM3，ＤM2，ＤM1，ＤM0，ＤH0を与え、２5 ＝３２階
調の出力電圧を発生する例としてある。また、５ビット
の画像入力データのうち最上位ビットＤM3，最下位ビッ
トをＤH0の順とする。さらにＤM3〜ＤM0をメインビット
と、ＤH0を補正ビットと夫々便宜的に名付けるとする。
ブロック図である。一例として５ビットの画像入力デー
タＤM3，ＤM2，ＤM1，ＤM0，ＤH0を与え、２5 ＝３２階
調の出力電圧を発生する例としてある。また、５ビット
の画像入力データのうち最上位ビットＤM3，最下位ビッ
トをＤH0の順とする。さらにＤM3〜ＤM0をメインビット
と、ＤH0を補正ビットと夫々便宜的に名付けるとする。
【００２５】画像入力データ入力端子７からの画像入力
データを蓄えるｋ段の５ビットシフトレジスタ群２０ａ
〜２０ｋと、それらのデータを保持する５ビットラッチ
群２１ａ〜２１ｋとを有し、１６階調分の外部からの供
給される階調電源をＶR0，ＶR1，…，ＶR16 を、メイン
ビットＤM3〜ＤM0に応じて切換え、また補正ビットＤH0
によって隣り合う階調電源ＶR0，ＶR1，…，ＶR16 の中
間電圧を発生する出力回路２２ａ〜２２ｋと、５ビット
ラッチ群２１ａ〜２１ｋの補正ビットＤH0の出力を出力
電圧補正入力Ｖh により制御するアンドゲートＡＮＤa
，…，ＡＮＤkとにより構成される。
データを蓄えるｋ段の５ビットシフトレジスタ群２０ａ
〜２０ｋと、それらのデータを保持する５ビットラッチ
群２１ａ〜２１ｋとを有し、１６階調分の外部からの供
給される階調電源をＶR0，ＶR1，…，ＶR16 を、メイン
ビットＤM3〜ＤM0に応じて切換え、また補正ビットＤH0
によって隣り合う階調電源ＶR0，ＶR1，…，ＶR16 の中
間電圧を発生する出力回路２２ａ〜２２ｋと、５ビット
ラッチ群２１ａ〜２１ｋの補正ビットＤH0の出力を出力
電圧補正入力Ｖh により制御するアンドゲートＡＮＤa
，…，ＡＮＤkとにより構成される。
【００２６】図２に上述した出力回路２２ａ，…，２２
ｋの回路図を示す。４ビットのメインビットＤM3〜ＤM0
に応じて１つの選択信号を与えるデコーダ２４の出力Ｏ
M0〜ＯM15 と補正ビットＤH0との信号を受け、トランス
ファゲートＴＧ0 〜ＴＧ16を制御する制御回路ＳＥ0 〜
ＳＥ16と、外部から供給される階調電源ＶR0〜ＶR16に
接続されるトランスファゲートＴＧ0 〜ＴＧ16とにより
構成される。
ｋの回路図を示す。４ビットのメインビットＤM3〜ＤM0
に応じて１つの選択信号を与えるデコーダ２４の出力Ｏ
M0〜ＯM15 と補正ビットＤH0との信号を受け、トランス
ファゲートＴＧ0 〜ＴＧ16を制御する制御回路ＳＥ0 〜
ＳＥ16と、外部から供給される階調電源ＶR0〜ＶR16に
接続されるトランスファゲートＴＧ0 〜ＴＧ16とにより
構成される。
【００２７】まず、５ビットの画像入力データＤM3〜Ｄ
M0，ＤH0は画像入力端子７から入力され、クロックパル
スＶc により５ビットトフトレジスタ群２０ａ，…，２
０ｋを転送する。このデータはラッチパルスＶr によっ
て５ビットのラッチ群２１ａ，…，２１ｋに転送され保
持される。ラッチされたデータのうちメインビットＤM3
〜ＤM0は出力回路２２ａ，…，２２ｋのデコーダ２４に
入力され、メインビットＤM3〜ＤM0のデータに応じた選
択パルスが図３に示すように出力ＯM0〜ＯM15に出力さ
れる。
M0，ＤH0は画像入力端子７から入力され、クロックパル
スＶc により５ビットトフトレジスタ群２０ａ，…，２
０ｋを転送する。このデータはラッチパルスＶr によっ
て５ビットのラッチ群２１ａ，…，２１ｋに転送され保
持される。ラッチされたデータのうちメインビットＤM3
〜ＤM0は出力回路２２ａ，…，２２ｋのデコーダ２４に
入力され、メインビットＤM3〜ＤM0のデータに応じた選
択パルスが図３に示すように出力ＯM0〜ＯM15に出力さ
れる。
【００２８】すなわち、（ＤM3，…，ＤM0）＝（０，
０，０，０）ならばＯM0がオン、（ＤM3，…，ＤM0）＝
（０，０，０，１）ならばＯM1がオン、…、（ＤM3，
…，ＤM0）＝（１，１，１，１）ならばＯM15 がオンに
なる。
０，０，０）ならばＯM0がオン、（ＤM3，…，ＤM0）＝
（０，０，０，１）ならばＯM1がオン、…、（ＤM3，
…，ＤM0）＝（１，１，１，１）ならばＯM15 がオンに
なる。
【００２９】また、ラッチされたデータのうち補正ビッ
トＤH0は、出力電圧補正入力Ｖh が１のときアンドゲー
トＡＮＤa 〜ＡＮＤk を通り、出力回路２２ａ〜２２ｋ
の制御回路ＳＥ0 〜ＳＥ16に入力される。ＤH0＝０の
時、制御回路ＳＥ0 〜ＳＥ16はＯM0〜ＯM15 の信号を入
力してそのまま出力する。すなわち、メインビットＤM
3，…，ＤM0に応じてトランスファゲートＴＧ0 〜ＴＧ1
6のうちどれか一つだけがオンし、トランスファゲート
に接続された階調電源ＶR0〜ＶR16 の１つを選択して出
力する。
トＤH0は、出力電圧補正入力Ｖh が１のときアンドゲー
トＡＮＤa 〜ＡＮＤk を通り、出力回路２２ａ〜２２ｋ
の制御回路ＳＥ0 〜ＳＥ16に入力される。ＤH0＝０の
時、制御回路ＳＥ0 〜ＳＥ16はＯM0〜ＯM15 の信号を入
力してそのまま出力する。すなわち、メインビットＤM
3，…，ＤM0に応じてトランスファゲートＴＧ0 〜ＴＧ1
6のうちどれか一つだけがオンし、トランスファゲート
に接続された階調電源ＶR0〜ＶR16 の１つを選択して出
力する。
【００３０】次に、ＤH0＝１の時、デコーダ２４の出力
信号ＯMnにより制御回路ＳＥn とＳＥ（n+1 ）とを選択
し、トランスファゲートＴＧn とＴＧ（n+1 ）とを同時
に選択する。その結果、出力回路２２ａ，…，２２ｋの
出力Ｔ1 〜Ｔk には、トランスファゲートＴＧn に接続
されている階調電源ＶRnとランスファゲートＴＧ（n+1
）に接続されている階調電源ＶR （n+1 ）との間の電
圧が発生する。
信号ＯMnにより制御回路ＳＥn とＳＥ（n+1 ）とを選択
し、トランスファゲートＴＧn とＴＧ（n+1 ）とを同時
に選択する。その結果、出力回路２２ａ，…，２２ｋの
出力Ｔ1 〜Ｔk には、トランスファゲートＴＧn に接続
されている階調電源ＶRnとランスファゲートＴＧ（n+1
）に接続されている階調電源ＶR （n+1 ）との間の電
圧が発生する。
【００３１】ここで、ＴＧ0 〜ＴＧ16をすべて同じ構造
とオン抵抗で設計しておくと、前記の出力電圧は｛Ｖn
＋Ｖ（n+1 ）｝／２となる。ここまでは従来の液晶駆動
回路と全く同じ作用である。これら画像入力データと出
力電圧の関係を表にすると図３となる。
とオン抵抗で設計しておくと、前記の出力電圧は｛Ｖn
＋Ｖ（n+1 ）｝／２となる。ここまでは従来の液晶駆動
回路と全く同じ作用である。これら画像入力データと出
力電圧の関係を表にすると図３となる。
【００３２】ところで、出力電圧補正入力が０のとき、
アンドゲートＡＮＤa 〜ＡＮＤk の出力が０となるた
め、メインビットＤM3〜ＤM0に対応したトランスファゲ
ートが１つだけ選択される。すなわち、補正ビットＤH0
が０ならばもともとメインビットＤM3〜ＤM0に対応した
トランスファゲートの動きと同じとなるが、補正ビット
ＤH0が１のとき前述した階調電源の中間電圧に近い階調
電源が選択される。
アンドゲートＡＮＤa 〜ＡＮＤk の出力が０となるた
め、メインビットＤM3〜ＤM0に対応したトランスファゲ
ートが１つだけ選択される。すなわち、補正ビットＤH0
が０ならばもともとメインビットＤM3〜ＤM0に対応した
トランスファゲートの動きと同じとなるが、補正ビット
ＤH0が１のとき前述した階調電源の中間電圧に近い階調
電源が選択される。
【００３３】さらに、本実施例の液晶駆動回路の動作に
ついて、図４のタイミングチャートを用いて説明する。
アクティブマトリックス型の液晶パネルは、ソース側の
液晶駆動回路から出力される電圧を液晶パネルの配線を
通して液晶パネルの画素に配置された薄膜トランジスタ
に水平走査期間Ｔ0 内に充電する。
ついて、図４のタイミングチャートを用いて説明する。
アクティブマトリックス型の液晶パネルは、ソース側の
液晶駆動回路から出力される電圧を液晶パネルの配線を
通して液晶パネルの画素に配置された薄膜トランジスタ
に水平走査期間Ｔ0 内に充電する。
【００３４】たとえば、５ビットラッチ群２１ａ，…，
２１ｋにラッチパルスＶr によってラッチしたデータが
（ＤM3，ＤM2，ＤM1，ＤM0，ＤH0）＝（０，０，０，
０，１）とすると、出力電圧補正入力Ｖh が０のとき
は、図３に従いトランスファゲートＴＧ0 が選択されて
出力電圧Ｖ0 が出力され、水平走査期間Ｔ0 の最初の期
間Ｔ1 の間にパネルをＶ0 まで充電する。
２１ｋにラッチパルスＶr によってラッチしたデータが
（ＤM3，ＤM2，ＤM1，ＤM0，ＤH0）＝（０，０，０，
０，１）とすると、出力電圧補正入力Ｖh が０のとき
は、図３に従いトランスファゲートＴＧ0 が選択されて
出力電圧Ｖ0 が出力され、水平走査期間Ｔ0 の最初の期
間Ｔ1 の間にパネルをＶ0 まで充電する。
【００３５】次に、出力電圧補正入力Ｖh が１になると
図３に従いトランスファゲートＴＧ0 とＴＧ1 とが選択
され、（Ｖ0 ＋Ｖ１）／２の電圧が出力され、水平走査
期間Ｔ0 が最期の期間Ｔ2 の間にパネルをＶ0 の電圧か
ら（Ｖ0 ＋Ｖ1 ）／２の電圧まで充電する。この場合、
充電する前の電圧がＶ16とすると、Ｔ1 の期間にはＶ0
からＶ16までの電圧をフルスイングする必要があり、そ
のフルスイングに十分な時間Ｔ1 が必要であるが、Ｔ2
の期間にはＶ0 から（Ｖ0 ＋Ｖ1 ）／２の電圧とフルス
イングの１／３２の電圧とを充電すればよいため、Ｔ2
の時間Ｔ0 ，Ｔ1 に比べ短くて良い。
図３に従いトランスファゲートＴＧ0 とＴＧ1 とが選択
され、（Ｖ0 ＋Ｖ１）／２の電圧が出力され、水平走査
期間Ｔ0 が最期の期間Ｔ2 の間にパネルをＶ0 の電圧か
ら（Ｖ0 ＋Ｖ1 ）／２の電圧まで充電する。この場合、
充電する前の電圧がＶ16とすると、Ｔ1 の期間にはＶ0
からＶ16までの電圧をフルスイングする必要があり、そ
のフルスイングに十分な時間Ｔ1 が必要であるが、Ｔ2
の期間にはＶ0 から（Ｖ0 ＋Ｖ1 ）／２の電圧とフルス
イングの１／３２の電圧とを充電すればよいため、Ｔ2
の時間Ｔ0 ，Ｔ1 に比べ短くて良い。
【００３６】たとえば、液晶パネルに充電する時定数が
Ｔ0 ／６であるとする。このときＴ0 期間で充電する充
電電圧のエラー値はフルスイングを仮に５Ｖとすると、
約０．３％の１５ｍＶとなる。次に、１階調分の電圧幅
すなわち５Ｖ／３２＝０．１５Ｖを同じ充電時定数でＴ
0 ／３期間充電したときの充電電圧のエラー電圧は約１
３％の約２０ｍＶとなる。すなわちＴ1 の期間をＴ0 の
２／３，Ｔ2 の期間をＴ0 の１／３にできる。
Ｔ0 ／６であるとする。このときＴ0 期間で充電する充
電電圧のエラー値はフルスイングを仮に５Ｖとすると、
約０．３％の１５ｍＶとなる。次に、１階調分の電圧幅
すなわち５Ｖ／３２＝０．１５Ｖを同じ充電時定数でＴ
0 ／３期間充電したときの充電電圧のエラー電圧は約１
３％の約２０ｍＶとなる。すなわちＴ1 の期間をＴ0 の
２／３，Ｔ2 の期間をＴ0 の１／３にできる。
【００３７】このときトランスファゲートＴＧ0 〜ＴＧ
16のうち２つが同時にオンしているタイミングはＴ2 の
期間であるので、同時オンにより階調電源の電流が流れ
パワーを消費する時間は１／３となるために、従来の液
晶駆動回路の階調電源の平均電流の１／３となる。また
液晶パネルに充電する時定数がＴ0 に比べ非常に小さい
値であったり、階調数か増加して１階調分の電圧幅がさ
らに小さければ、さらにＴ2 の期間を小さくするこどが
てき、階調電源の平均電流をさらに低減できる。
16のうち２つが同時にオンしているタイミングはＴ2 の
期間であるので、同時オンにより階調電源の電流が流れ
パワーを消費する時間は１／３となるために、従来の液
晶駆動回路の階調電源の平均電流の１／３となる。また
液晶パネルに充電する時定数がＴ0 に比べ非常に小さい
値であったり、階調数か増加して１階調分の電圧幅がさ
らに小さければ、さらにＴ2 の期間を小さくするこどが
てき、階調電源の平均電流をさらに低減できる。
【００３８】また、補正ビットＤH0＝０のときにはいう
までもなく階調電源の電流は流れない。液晶パネルの特
性に合せ出力電圧補正入力Ｖh を適正化すれば良い。
までもなく階調電源の電流は流れない。液晶パネルの特
性に合せ出力電圧補正入力Ｖh を適正化すれば良い。
【００３９】次に、この第１の実施例の方法で階調電源
の電流を低減し、外部から供給する階調電源数を同じと
し、さらにもう１ビット多階調を得る第２の実施例につ
いて図５のブロック図を用いて説明する。画像入力デー
タを５ビットから６ビットとして２6 ＝６４階調を、同
じ階調電源数の１７本で発生させる。
の電流を低減し、外部から供給する階調電源数を同じと
し、さらにもう１ビット多階調を得る第２の実施例につ
いて図５のブロック図を用いて説明する。画像入力デー
タを５ビットから６ビットとして２6 ＝６４階調を、同
じ階調電源数の１７本で発生させる。
【００４０】第１の実施例同様６ビットの画像入力デー
タのうち上位ＤM3〜ＤM0をメインビット、下位ＤH1，Ｄ
H0を補正ビットとする。
タのうち上位ＤM3〜ＤM0をメインビット、下位ＤH1，Ｄ
H0を補正ビットとする。
【００４１】画像入力データを蓄えるｋ段の６ビットシ
フトレジスタ群２０ａ〜２０ｋと、それらのデータを保
持する６ビットラッチ群２９ａ，…．２９ｋとを有し、
出力電圧補正信号Ｖh により補正ビットを制御するアン
ドゲートＡＮＤ1a，…，ＡＮＤ1k，ＡＮＤ0a，…，ＡＮ
Ｄ0kと、外部から供給される階調用電源ＶR0〜ＶR16に
より６４階調の電圧を発生する出力回路２６ａ，…，２
６ｋとから構成される。
フトレジスタ群２０ａ〜２０ｋと、それらのデータを保
持する６ビットラッチ群２９ａ，…．２９ｋとを有し、
出力電圧補正信号Ｖh により補正ビットを制御するアン
ドゲートＡＮＤ1a，…，ＡＮＤ1k，ＡＮＤ0a，…，ＡＮ
Ｄ0kと、外部から供給される階調用電源ＶR0〜ＶR16に
より６４階調の電圧を発生する出力回路２６ａ，…，２
６ｋとから構成される。
【００４２】また、出力回路２６ａ，…，２６ｋは図６
に示される様な回路構成となる。各階調電源ＶRnにメイ
ントランスファゲートＴＧＭn と補正トランスファゲー
トＴＧＨn とが並列に接続され、出力端子ＯＵＴに接続
される。図７にメイントランスファゲートＴＧＭn と補
正トランスファゲートＴＧＨn との等価回路図を示す。
に示される様な回路構成となる。各階調電源ＶRnにメイ
ントランスファゲートＴＧＭn と補正トランスファゲー
トＴＧＨn とが並列に接続され、出力端子ＯＵＴに接続
される。図７にメイントランスファゲートＴＧＭn と補
正トランスファゲートＴＧＨn との等価回路図を示す。
【００４３】これらＴＧＭ0 〜ＴＧＭ16，ＴＧＨ0 〜Ｔ
ＧＨ16はセレクト回路２５によりオン，オフ制御され
る。図８にセレクト回路２５の等価回路図を示す。第１
の実施例と同様メインビットＤM3〜ＤM0により１６値選
択信号を発生するデコーダ２４と第１の実施例の制御回
路ＳＥ0 〜ＳＥ16に相当する補正ビットＤH1，ＤH0を入
力とする制御回路ＳＥＬ0 〜ＳＥＬ16により構成され
る。また、制御回路ＳＥＬ0 〜ＳＥＬ16の具体的回路図
を図９に示し、その真理値表を図１０に示す。
ＧＨ16はセレクト回路２５によりオン，オフ制御され
る。図８にセレクト回路２５の等価回路図を示す。第１
の実施例と同様メインビットＤM3〜ＤM0により１６値選
択信号を発生するデコーダ２４と第１の実施例の制御回
路ＳＥ0 〜ＳＥ16に相当する補正ビットＤH1，ＤH0を入
力とする制御回路ＳＥＬ0 〜ＳＥＬ16により構成され
る。また、制御回路ＳＥＬ0 〜ＳＥＬ16の具体的回路図
を図９に示し、その真理値表を図１０に示す。
【００４４】まず、出力回路２６ａ〜２６ｋの動作につ
いて説明する。メイントランスファゲートＴＧＭ0 〜Ｔ
ＧＭ16と補正トランスファゲートＴＧＨ0 〜ＴＧＨ16と
は各々すべて同じオン抵抗になるようにしておく。例え
ば、本発明の液晶駆動回路をシリコン基板上に作る場合
には、すべて同じ構造の大きさにすれば良い。
いて説明する。メイントランスファゲートＴＧＭ0 〜Ｔ
ＧＭ16と補正トランスファゲートＴＧＨ0 〜ＴＧＨ16と
は各々すべて同じオン抵抗になるようにしておく。例え
ば、本発明の液晶駆動回路をシリコン基板上に作る場合
には、すべて同じ構造の大きさにすれば良い。
【００４５】次にメイントランスファゲートＴＧＭ0 〜
ＴＧＭ16のオン抵抗と補正トランスファゲートＴＧＨ0
〜ＴＧＨ16のオン抵抗との比を１：２としておく。この
とき補正ビット（ＤH1，ＤH0）＝（０，０）であれば図
１０に従い制御回路ＳＥＬ0，1 ，…，16のＴＧＨn 出
力は０，ＴＧＭn 出力はＭn となる。従って、メインビ
ットＤM3，ＤM2，…，ＤM0で選択された１つのメイント
ランスファゲートＴＧＭn のみが選択され、出力ＯＵＴ
にはＶn が出力される。このときの出力回路の等価回路
を図１１に示す。
ＴＧＭ16のオン抵抗と補正トランスファゲートＴＧＨ0
〜ＴＧＨ16のオン抵抗との比を１：２としておく。この
とき補正ビット（ＤH1，ＤH0）＝（０，０）であれば図
１０に従い制御回路ＳＥＬ0，1 ，…，16のＴＧＨn 出
力は０，ＴＧＭn 出力はＭn となる。従って、メインビ
ットＤM3，ＤM2，…，ＤM0で選択された１つのメイント
ランスファゲートＴＧＭn のみが選択され、出力ＯＵＴ
にはＶn が出力される。このときの出力回路の等価回路
を図１１に示す。
【００４６】次に、補正ビット（ＤH1，ＤH0）の動作を
説明する。まずメインビットＤM3〜ＤM0により、デコー
ダ２４の出力がＯMnを選択したとする。このとき補正ビ
ット（ＤH1，ＤH0）＝（０，１）のとき、図１０に基づ
き制御回路ＳＥＬn の出力ＴＧＭn とＴＧＨn とが選択
され、制御回路ＳＥＬ（n+1 ）の出力ＴＧＨ（n+1 ）が
選択される。従ってこの時の等価回路は図１２にように
なり、出力電圧は｛３Ｖn ＋Ｖ（n+1 ）｝／４が出力さ
れる。
説明する。まずメインビットＤM3〜ＤM0により、デコー
ダ２４の出力がＯMnを選択したとする。このとき補正ビ
ット（ＤH1，ＤH0）＝（０，１）のとき、図１０に基づ
き制御回路ＳＥＬn の出力ＴＧＭn とＴＧＨn とが選択
され、制御回路ＳＥＬ（n+1 ）の出力ＴＧＨ（n+1 ）が
選択される。従ってこの時の等価回路は図１２にように
なり、出力電圧は｛３Ｖn ＋Ｖ（n+1 ）｝／４が出力さ
れる。
【００４７】次に補正ビット（ＤH1，ＤH0）＝（１，
０）のとき図１０に基づき、制御回路ＳＥＬn の出力Ｔ
ＧＭn ，ＴＧＨn ，制御回路ＳＥＬ（n+1 ）の出力ＴＧ
Ｍ（n+1 ），ＴＧＨ（n+1 ）が夫々選択される。従って
この時の等価回路は図１３のようになり、出力電圧｛Ｖ
n ＋Ｖ（n+1 ）｝／２が出力される。
０）のとき図１０に基づき、制御回路ＳＥＬn の出力Ｔ
ＧＭn ，ＴＧＨn ，制御回路ＳＥＬ（n+1 ）の出力ＴＧ
Ｍ（n+1 ），ＴＧＨ（n+1 ）が夫々選択される。従って
この時の等価回路は図１３のようになり、出力電圧｛Ｖ
n ＋Ｖ（n+1 ）｝／２が出力される。
【００４８】また補正ビット（ＤH1，ＤH0）＝（１，
１）のとき図１０に基づき制御回路ＳＥＬn の出力ＴＧ
Ｈn と、制御回路ＳＥＬ（n+1 ）の出力ＴＧＭ（n+1 ）
とＴＧＨ（n+1 ）とが選択される。この時の等価回路図
は図１４のようになり、出力電圧｛Ｖn ＋２Ｖ（n+1
）｝／４が出力される。これらを表にまとめると、図
１５，１６のようになる。
１）のとき図１０に基づき制御回路ＳＥＬn の出力ＴＧ
Ｈn と、制御回路ＳＥＬ（n+1 ）の出力ＴＧＭ（n+1 ）
とＴＧＨ（n+1 ）とが選択される。この時の等価回路図
は図１４のようになり、出力電圧｛Ｖn ＋２Ｖ（n+1
）｝／４が出力される。これらを表にまとめると、図
１５，１６のようになる。
【００４９】このように、メイントランスファゲートＴ
ＧＭ0 〜ＴＧＭ16と補正トランスファゲートＴＧＨ0 〜
ＴＧＨ16とを階調電源Ｖr0〜Ｖr16 に並列に接続し、こ
れらのスイッチのオンの組合わせにより多種の出力電圧
を発生させることができる。
ＧＭ0 〜ＴＧＭ16と補正トランスファゲートＴＧＨ0 〜
ＴＧＨ16とを階調電源Ｖr0〜Ｖr16 に並列に接続し、こ
れらのスイッチのオンの組合わせにより多種の出力電圧
を発生させることができる。
【００５０】次に、この第２の液晶駆動回路の実施例で
の全体の動作を説明する。第１の実施例同様に、画像入
力データＤM3〜ＤM0，ＤH1，ＤH0を６ビットシフトレジ
スタ２８ａ〜２８ｋで転送し、６ビットラッチ２９ａ，
…，２９ｋにラッチパルスＶr でラッチする。さらに出
力電圧補正入力Ｖh によりアンドゲートＡＮＤ0a，…，
ＡＮＤ0k，ＡＮＤ1a，…，ＡＮＤ1kを制御し、補正ビッ
トＤH1，ＤH0の出力回路への印加をオンオフする。これ
は全く第１の実施例と同じ作用となり、階調電源の平均
電流を低減できる。さらに補正トランスファゲートの数
を増やして、階調数を増加可能なことは言うまでもな
い。
の全体の動作を説明する。第１の実施例同様に、画像入
力データＤM3〜ＤM0，ＤH1，ＤH0を６ビットシフトレジ
スタ２８ａ〜２８ｋで転送し、６ビットラッチ２９ａ，
…，２９ｋにラッチパルスＶr でラッチする。さらに出
力電圧補正入力Ｖh によりアンドゲートＡＮＤ0a，…，
ＡＮＤ0k，ＡＮＤ1a，…，ＡＮＤ1kを制御し、補正ビッ
トＤH1，ＤH0の出力回路への印加をオンオフする。これ
は全く第１の実施例と同じ作用となり、階調電源の平均
電流を低減できる。さらに補正トランスファゲートの数
を増やして、階調数を増加可能なことは言うまでもな
い。
【００５１】
【発明の効果】以上説明したように、従来、階調数を増
加させるためにすなわち、階調電源に接続された複数の
出力のトランスファゲートを２つ同時にオン制御するこ
とで階調電源の約２倍の階調数を得るようにしたので階
調電源に流れる電流が非常に大きくなっていたが、本発
明により液晶パネルを充電する前半の水平期間はトラン
スファゲートの１つだけをオンとして出力し、後半のわ
ずかな水平期間は前記トランスファゲートと隣りの階調
電源に接続されたトランスファゲートを同時にオンにし
て出力電圧を発生させることにより、階調電源に流れる
電流を大幅に低減できる。
加させるためにすなわち、階調電源に接続された複数の
出力のトランスファゲートを２つ同時にオン制御するこ
とで階調電源の約２倍の階調数を得るようにしたので階
調電源に流れる電流が非常に大きくなっていたが、本発
明により液晶パネルを充電する前半の水平期間はトラン
スファゲートの１つだけをオンとして出力し、後半のわ
ずかな水平期間は前記トランスファゲートと隣りの階調
電源に接続されたトランスファゲートを同時にオンにし
て出力電圧を発生させることにより、階調電源に流れる
電流を大幅に低減できる。
【００５２】また、従来、２つのトランスファゲートを
２つ同時にオンする実施例では、階調電流に流れる電流
が大きいためバッテリー駆動の用途として実用的に使用
できないとするなら、本発明の液晶駆動回路によりトラ
ンスファゲートを２つ同時にオンする方法が使える。す
なわち、階調電源の２倍の階調数が、ほぼ同じ階調電源
の数に相当する出力スイッチ数により実現可能となる。
すなわち本発明の液晶駆動回路をシリコン基板上に構成
する場合は、従来の液晶駆動回路の１／２程度のチップ
サイズで構成可能となる。
２つ同時にオンする実施例では、階調電流に流れる電流
が大きいためバッテリー駆動の用途として実用的に使用
できないとするなら、本発明の液晶駆動回路によりトラ
ンスファゲートを２つ同時にオンする方法が使える。す
なわち、階調電源の２倍の階調数が、ほぼ同じ階調電源
の数に相当する出力スイッチ数により実現可能となる。
すなわち本発明の液晶駆動回路をシリコン基板上に構成
する場合は、従来の液晶駆動回路の１／２程度のチップ
サイズで構成可能となる。
【００５３】また、さらにメイントランスファゲートと
並列に補正トランスファゲートを接続し、これらの選択
を組合せることにより、上述した効果を保ちながら同じ
階調電源数でさらに階調数を増加させることができる。
多階調を実現しようとした場合、階調電源を例えば、６
４本シリコン基板上に配線することも大変でありチップ
サイズが増大する。また液晶パネルの周囲を６４本の階
調電源を引回すのも実際は困難である。しかしながら、
本発明の液晶駆動回路により少ない階調電源数で多階調
を実現でき実用性が非常に高い効果がある。
並列に補正トランスファゲートを接続し、これらの選択
を組合せることにより、上述した効果を保ちながら同じ
階調電源数でさらに階調数を増加させることができる。
多階調を実現しようとした場合、階調電源を例えば、６
４本シリコン基板上に配線することも大変でありチップ
サイズが増大する。また液晶パネルの周囲を６４本の階
調電源を引回すのも実際は困難である。しかしながら、
本発明の液晶駆動回路により少ない階調電源数で多階調
を実現でき実用性が非常に高い効果がある。
【図１】本発明の第１の実施例のブロック図である。
【図２】図１のブロックの出力回路の具体例を示す図で
ある。
ある。
【図３】図１，２の実施例の動作を説明するための図で
ある。
ある。
【図４】図１，２の実施例の動作タイミングチャートで
ある。
ある。
【図５】本発明の第２の実施例のブロック図である。
【図６】図５のブロックの出力回路の具体例を示す図で
ある。
ある。
【図７】トランスファゲートの具体例を示す図である。
【図８】図６のセレクト回路の具体例を示す図である。
【図９】図８の制御回路の具体例を示す図である。
【図１０】第２の実施例の動作を説明するための図であ
る。
る。
【図１１】図６の出力回路の一動作時の等価回路図であ
る。
る。
【図１２】図６の出力回路の他の動作時の等価回路図で
ある。
ある。
【図１３】図６の出力回路の更に他の動作時の等価回路
図である。
図である。
【図１４】図６の出力回路の別の動作時の等価回路図で
ある。
ある。
【図１５】第２の実施例の動作を説明するための図であ
る。
る。
【図１６】第２の実施例の動作を説明するための図であ
る。
る。
【図１７】従来の液晶駆動回路のブロック図である。
【図１８】図１７のブロックの動作を説明する図であ
る。
る。
【図１９】本願出願人により提案中の液晶駆動回路のブ
ロック図である。
ロック図である。
【図２０】図１９のブロックの動作を説明する図であ
る。
る。
１ クロック入力端子 ２ ラッチ入力端子 ３ トランジスタスイッチ回路 ４ａ〜４ｋ セレクト回路 ５ａ〜５ｋ （ｎ＋１）ビットシフトレジスタ ６ａ〜６ｋ （ｎ＋１）ビットラッチ回路 ７ 画像データ入力端子 ８ａ〜８ｍ 階調ドレイン電源電圧端子 Ｑ11〜Ｑ1m 出力トランジスタ ２０ａ〜２０ｋ ５ビットシフトレジスタ ２１ａ〜２１ｋ ５ビットラッチ回路 ２２ａ〜２２ｋ 出力回路 ２４ デコーダ ２５ セレクト回路 ２６ａ〜２６ｋ 出力回路 ２８ａ〜２８ｋ ６ビットシフトレジスタ ２９ａ〜２９ｋ ６ビットラッチ回路 ＶR0〜ＶR16 階調電源電圧端子 ＴＧ0 〜ＴＧ16 トランスファゲート ＴＧＭ0 〜ＴＧＭ16 メイントランスファゲート ＴＧＨ0 〜ＴＧＨ16 補正トランスファゲート ＳＥ0 〜ＳＥ16 制御回路 ＳＥＬ0 〜ＳＥＬ16 制御回路 ＡＮＤa 〜ＡＮＤk アンドゲート ＡＮＤ0a〜ＡＮＤ0k アンドゲート ＡＮＤ1a〜ＡＮＤ1k アンドゲート
Claims (2)
- 【請求項１】 複数の電圧を液晶パネルのソース線に夫
々供給するためにこれ等電圧に夫々対応して設けられた
複数のスイッチ手段と、これ等スイッチ手段を画像入力
データに応じて選択的にオン制御する制御手段とを含む
階調表示可能な液晶駆動回路であって、前記制御手段
は、前記画像入力データに予め含まれた階調補正ビット
に応じて１または複数のスイッチ手段をオン制御するセ
レクト手段と、このセレクト手段により複数のスイッチ
手段がオン制御されたとき、表示周期の前半の所定期間
は１個のスイッチ手段を、続く後半の期間は前記複数の
スイッチ手段を夫々オン制御するタイミング制御手段と
を有することを特徴とする液晶駆動回路。 - 【請求項２】 前記スイッチ手段の各々を複数のスイッ
チ素子にて構成し、前記制御手段によりオンの個数が複
数に設定されたときにこれ等オン制御された複数のスイ
ッチ手段の各スイッチ素子のオン状態の組合わせを前記
画像入力データに応じて制御する様にしたことを特徴と
する請求項１記載の液晶駆動回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4349887A JP2500417B2 (ja) | 1992-12-02 | 1992-12-02 | 液晶駆動回路 |
| EP93119471A EP0600499B1 (en) | 1992-12-02 | 1993-12-02 | Circuit for driving liquid crystal device |
| DE69314139T DE69314139T2 (de) | 1992-12-02 | 1993-12-02 | Steuerschaltung für Flüssigkristallanzeigevorrichtung |
| KR1019930026195A KR960016730B1 (ko) | 1992-12-02 | 1993-12-02 | 액정 구동 회로 |
| US08/162,734 US5534885A (en) | 1992-12-02 | 1993-12-02 | Circuit for driving liquid crystal device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4349887A JP2500417B2 (ja) | 1992-12-02 | 1992-12-02 | 液晶駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06175617A JPH06175617A (ja) | 1994-06-24 |
| JP2500417B2 true JP2500417B2 (ja) | 1996-05-29 |
Family
ID=18406785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4349887A Expired - Lifetime JP2500417B2 (ja) | 1992-12-02 | 1992-12-02 | 液晶駆動回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5534885A (ja) |
| EP (1) | EP0600499B1 (ja) |
| JP (1) | JP2500417B2 (ja) |
| KR (1) | KR960016730B1 (ja) |
| DE (1) | DE69314139T2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2708129B1 (fr) * | 1993-07-22 | 1995-09-01 | Commissariat Energie Atomique | Procédé et dispositif de commande d'un écran fluorescent à micropointes. |
| JPH08212793A (ja) * | 1994-11-29 | 1996-08-20 | Sanyo Electric Co Ltd | シフトレジスタおよび表示装置 |
| JP2715943B2 (ja) * | 1994-12-02 | 1998-02-18 | 日本電気株式会社 | 液晶表示装置の駆動回路 |
| DE69635399T2 (de) * | 1995-02-01 | 2006-06-29 | Seiko Epson Corp. | Verfahren und einrichtung zum steuern einer flüssigkristallanzeige |
| JP3367808B2 (ja) * | 1995-06-19 | 2003-01-20 | シャープ株式会社 | 表示パネルの駆動方法および装置 |
| JP3854329B2 (ja) * | 1995-12-27 | 2006-12-06 | シャープ株式会社 | マトリクス型表示装置の駆動回路 |
| KR100205371B1 (ko) * | 1996-03-26 | 1999-07-01 | 구자홍 | 액정의 다계화 구동회로 |
| TW376501B (en) * | 1998-01-26 | 1999-12-11 | Au Optronics Corp | Digital image driving circuit for LCD |
| KR100414647B1 (ko) * | 1998-11-30 | 2004-05-22 | 주식회사 대우일렉트로닉스 | 박막 트랜지스터-액정 화면용 게이트 드라이버 회로 |
| JP4747426B2 (ja) * | 2001-03-14 | 2011-08-17 | 日本テキサス・インスツルメンツ株式会社 | 駆動回路 |
| KR100456987B1 (ko) * | 2001-04-10 | 2004-11-10 | 가부시키가이샤 히타치세이사쿠쇼 | 표시 데이터를 표시하기 위한 표시 장치 및 표시 구동 장치 |
| JP4803902B2 (ja) * | 2001-05-25 | 2011-10-26 | 株式会社 日立ディスプレイズ | 表示装置 |
| KR20030066051A (ko) * | 2002-02-04 | 2003-08-09 | 일진다이아몬드(주) | 폴리 박막 트랜지스터를 이용한 액정 디스플레이 장치 |
| US7941336B1 (en) * | 2005-09-14 | 2011-05-10 | D2C Solutions, LLC | Segregation-of-duties analysis apparatus and method |
| JP2009008948A (ja) * | 2007-06-28 | 2009-01-15 | Nec Electronics Corp | データ線の駆動回路と駆動方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2633764B1 (fr) * | 1988-06-29 | 1991-02-15 | Commissariat Energie Atomique | Procede et dispositif de commande d'un ecran matriciel affichant des niveaux de gris |
| EP0458169A3 (en) * | 1990-05-15 | 1993-02-03 | Kabushiki Kaisha Toshiba | Drive circuit for active matrix type liquid crystal display device |
| DE69115414T2 (de) * | 1990-09-28 | 1996-06-13 | Sharp Kk | Steuerschaltung für ein Anzeigegerät |
| JPH04194896A (ja) * | 1990-11-28 | 1992-07-14 | Internatl Business Mach Corp <Ibm> | 階調表示方法及び装置 |
-
1992
- 1992-12-02 JP JP4349887A patent/JP2500417B2/ja not_active Expired - Lifetime
-
1993
- 1993-12-02 KR KR1019930026195A patent/KR960016730B1/ko not_active IP Right Cessation
- 1993-12-02 DE DE69314139T patent/DE69314139T2/de not_active Expired - Fee Related
- 1993-12-02 EP EP93119471A patent/EP0600499B1/en not_active Expired - Lifetime
- 1993-12-02 US US08/162,734 patent/US5534885A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR960016730B1 (ko) | 1996-12-20 |
| KR940015957A (ko) | 1994-07-22 |
| JPH06175617A (ja) | 1994-06-24 |
| EP0600499A1 (en) | 1994-06-08 |
| EP0600499B1 (en) | 1997-09-24 |
| DE69314139D1 (de) | 1997-10-30 |
| DE69314139T2 (de) | 1998-05-07 |
| US5534885A (en) | 1996-07-09 |
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