JP4467877B2 - 表示装置の駆動方法、及び表示装置の駆動回路 - Google Patents

表示装置の駆動方法、及び表示装置の駆動回路 Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は、表示装置の駆動方法、表示装置の駆動回路に関するものである。
【0002】
ノート型パーソナルコンピュータ等の電子機器には、多階調表示が可能な液晶表示装置が搭載されている。その表示装置を駆動するためのドライバICは、画像信号に応じた階調電圧を選択するための階調選択回路を備える。階調電選択回路は、複数のゲートを用いて構成されており、ドライバICに占める面積の割合が大きい。そのため、階調選択回路のゲート数を削減し、ドライバICの小型化を図る技術が要求されている。
【0003】
【従来の技術】
従来の液晶表示装置では、液晶パネル(LCDパネル)の各画素セルに印加する画素電圧を制御することにより、多階調表示を実現している。
【0004】
図12は、液晶パネルを駆動するドライバIC1の構成図である。
ドライバIC1において、中央に制御を司るロジック部2が形成され、その左右には、データラッチ回路3、階調選択回路4、オペアンプ5が複数形成されている。このドライバIC1において、階調選択回路4は、複数のゲートから構成されており、チップ全体の3割を占める部分である。例えば、256階調で8ビットのデータ線を駆動するドライバICにおいて480個の出力を持つものでは、チップ全体で983040個のゲートが必要になる。
【0005】
図13は、従来の階調選択回路4を示す構成図である。
階調選択回路4には、ラダー抵抗Rの直列回路2aが接続されており、該ラダー抵抗Rによる分圧電圧が入力される。なお、直列回路2aにおけるラダー抵抗Rは、基準電圧を256分割する。すなわち、ラダー抵抗Rによる各分圧電圧は、256階調に対応した電圧になっている。また、図12に示すように、ラダー抵抗Rの直列回路2aは前記ロジック部2に設けられ、直列回路2aと階調選択回路4とは、複数の階調線6を介して接続される。
【0006】
図13に示すように、階調選択回路4は、複数のスイッチ回路7を備える。スイッチ回路7は、その一端がラダー抵抗Rの接続部(分圧点)に接続され、他端は、オペアンプ8の入力端子に接続される。階調選択回路4では、8ビットの入力信号D0〜d7に基づいて、スイッチ回路7のうちのいずれか1つが導通する。これにより、入力信号D0〜d7に応じた所望の分圧電圧がオペアンプ8から出力される。
【0007】
図14に示すように、スイッチ回路7は、入力信号D7〜D0のビット数(8ビット)に応じた複数個(8個)のスイッチ9が直列に接続されてなる。なお、スイッチ9としては、図15に示すように、NチャネルMOSトランジスタもしくはPチャネルMOSトランジスタとからなるたて積みされたトランジスタによるスイッチが用いられ、相補信号D,Dバー(D0〜D7,D0バー〜D7バー)によってオン・オフされる。
【0008】
上述したように、階調選択回路4を構成するのには、複数のスイッチ(ゲート)9が必要となり、チップ面積の増大を招いてしまう。そのため、階調選択回路4に使われるゲート数を減らし、チップ面積を低減させる技術が提案されている(特許文献1、特許文献2参照)。具体的に、その技術では、分圧電圧を生成するための分圧回路を2段階に分けて使用することで、階調電圧選択用のスイッチの数が減り、チップ面積が低減される。
【0009】
【特許文献1】
特開平9−138670号公報
【特許文献2】
特開平9−258695号公報
【0010】
【発明が解決しようとする課題】
ところで、上記特許文献1及び特許文献2に開示されている従来技術では、第1段目の分圧回路と第2段目の分圧回路との間には、インピーダンス変換を行うためのバッファが挿入されている。ここで使用されるバッファは、オペアンプであるが、そのオペアンプを用いる場合、回路面積が大きくなり、製造コストが増大するといったデメリットがある。さらに、オペアンプはオフセット値を持ち、それにより、出力誤差が生じてしまう。特に、より多くの階調表示をする場合、各階調電圧の電位差は小さくなり高い精度が望まれるため、上記従来技術を実用化することは困難となっている。
【0011】
本発明は上記問題点を解決するためになされたものであって、その目的は、選択回路を構成するゲート数を削減しチップ面積を低減することができる表示装置の駆動方法、及び表示装置の駆動回路を提供することにある。
【0012】
【課題を解決するための手段】
上記目的を達成するため、請求項1又は2に記載の発明によれば、入力信号に基づいて制御される複数のスイッチ手段を含む選択回路を備え、選択回路において、各スイッチ手段は、導通または非導通する論理スイッチ機能と、導通時のオン抵抗により前記画素電圧を生成するための分圧回路を形成する手段としての機能を有する。つまり、選択回路におけるスイッチ手段が入力信号に基づいて制御され、導通または非導通する論理スイッチとして機能することで複数の分圧電圧のいずれかが選択される。また、スイッチ手段における導通時のオン抵抗によって、階調表示に必要な画素電圧を生成するための分圧回路が形成される。このような構成にし、スイッチ手段のオン抵抗をあわせ込むことで、従来技術のようにオペアンプを用いることなくとも分圧手段の分圧電圧をスイッチ手段からなる分圧回路で更に分圧することができる。これにより、選択回路を構成するゲート数の削減が可能となる。また、選択回路のスイッチ手段は、論理スイッチの機能と分圧抵抗の機能とを兼ねるため、それらを別々に設ける場合と比較して回路面積が低減される。よって、駆動回路の小型化を図ることができる。また、選択回路は第1の選択部と第2の選択部とを備える。第1の選択部では、分圧手段の分圧電圧が分圧されずに出力される。また、第2の選択部では、分圧手段の分圧電圧が分圧回路で更に分圧されて出力される。このようにしても、駆動回路の小型化を図ることができる。
【0013】
請求項3に記載の発明によれば、分圧回路における分圧電圧がオペアンプに選択的に入力される。
請求項4に記載の発明によれば、基準電圧を複数分割するために直列接続されたラダー抵抗が分圧手段として用いられる。そして、選択回路において、入力信号に基づき導通したスイッチ手段からなる直列回路が分圧回路としてラダー抵抗に並列に接続される。これにより、複数のスイッチ手段とラダー抵抗とからなる閉ループが形成され、ラダー抵抗の分圧電圧が、複数のスイッチ手段により分圧される。
【0014】
請求項5に記載の発明によれば、分圧回路を形成するスイッチ手段は、そのオン抵抗がそれぞれ等しくなるよう形成されるので、表示装置の階調表示に必要な画素電圧を的確に生成することができる。
【0015】
請求項6に記載の発明によれば、分圧手段は、複数の選択回路と階調線を介して接続され、該分圧手段による分圧電圧は各選択回路に対して共通に使用される。各選択回路におけるスイッチ手段のインピーダンスは、分圧手段からの距離に応じて調整されている。この場合、分圧手段から距離が離れた位置にある選択回路では、階調線の抵抗が分圧回路のオフセット抵抗として影響するが、スイッチ手段のインピーダンスを調整することで、そのオフセット抵抗の影響を抑えることができる。
【0017】
請求項に記載の発明によれば、+極性の分圧電圧を選択する第1の選択回路と、−極性の分圧電圧を選択する第2の選択回路とを別々に備える。第1の選択回路のスイッチ手段は、PチャネルMOSトランジスタにより構成され、第2の選択回路のスイッチ手段は、NチャネルMOSトランジスタで構成される。これは、分圧回路にスイッチ論理回路機能と分圧抵抗とを兼ね備えたダイナミック回路を用いたことにより実現したものであり、一般的なCMOS論理回路と分圧回路との組み合わせによりこの機能を構成した選択回路と比較して、回路の小型化を図ることができる。
【0019】
【発明の実施の形態】
(第1実施形態)
以下、本発明を具体化した第1実施形態を図面に従って説明する。
【0020】
図1は、液晶表示装置11のブロック回路図である。
液晶表示装置11は、液晶パネル(LCDパネル)12、垂直駆動回路(ゲートドライバ)13、水平駆動回路(ソースドライバ)14を含む。
【0021】
液晶パネル12には、それぞれ直交する走査線(ゲート配線)G1〜Gnと、データ線(ソース配線)S1〜Smとが備えられている。尚、nおよびmは整数である。
【0022】
各走査線G1〜Gnと各データ線S1〜Smとの交点には、画素セルGCが設けられている。各画素セルGCは、信号蓄積素子としての補助(蓄積)容量CSと液晶セルLCとを含む。画素セルGCは、TFT(Thin Film Transistor:薄膜トランジスタ)15を介して走査線G1〜Gnとデータ線S1〜Smとに接続されている。
【0023】
即ち、各走査線G1〜Gnには各TFT15のゲートが接続され、各データ線S1〜Smには各TFT15のソースが接続されている。各TFT15のドレインには、液晶セルLCの第1電極(表示電極)が接続され、液晶セルLCの第2電極(共通電極)にはコモン電圧Vcomが印加されている。液晶セルLCには、補助容量CSが並列に接続されている。
【0024】
各走査線G1〜Gnは、ゲートドライバ13に接続されている。ゲートドライバ13には、制御信号が入力される。ゲートドライバ13は、制御信号に基づいて、走査信号(ゲート信号)を走査線G1〜Gnに順次印加する。
【0025】
データ線S1〜Smは、ソースドライバ14に接続されている。ソースドライバ14には、制御信号と画像信号とが入力される。ソースドライバ14は、制御信号,画像信号に基づいて、各データ線S1〜S3にセグメント電圧(画素電圧)を供給する。
【0026】
これにより、ゲートドライバ13,ソースドライバ14は、それぞれ制御信号に基づいて水平走査,垂直走査を行う。このようにして、表示装置11は、制御信号,画像信号に基づく画像を液晶パネル12に表示する。
【0027】
図2は、ドライバIC21を示す構成図である。前記ソースドライバ14は、1つ又は複数のドライバIC21により構成される。なお、本実施形態におけるドライバIC21は、256階調表示を実現するための半導体集積回路装置である。
【0028】
詳述すると、ドライバIC21において、中央に制御を司るロジック部22が形成され、その左右には、デジタル部23とアナログ部24とが形成されている。デジタル部23は、複数のデータラッチ回路25及びレベルシフタ26を含む。アナログ部24は、複数の階調選択回路27及びオペアンプ28を含む。
【0029】
ドライバIC21は、ラダー抵抗型のD/A変換器を備える。D/A変換器は、アナログ部24における階調選択回路27とオペアンプ28とで構成されている。そのD/A変換器を用いて画像信号に応じたセグメント電圧が画素セルGCに供給される。具体的には、ドライバIC21のロジック部22には、ラダー抵抗の直列回路22aが設けられている。そのラダー抵抗の直列回路22aと階調選択回路27とは複数本の階調線29により接続され、ラダー抵抗にて分圧された分圧電圧が階調線29を介して階調選択回路27に供給される。そして、その階調選択回路27からオペアンプ28を介して所望の画素電圧が出力される。
【0030】
次に、本実施形態の階調選択回路27の構成を説明する。
図3に示すように、階調選択回路27は、複数のスイッチ回路31と、第1〜第5ショートスイッチSW1〜SW5とを含む。各スイッチ回路31は、入力信号D7〜D2に基づいてオン・オフし、ショートスイッチSW1〜SW5は、入力信号D2〜D0に基づいてオン・オフする。各入力信号D7〜D0は、デジタル部23のデータラッチ回路25の動作により入力される8ビットの画像信号である。この入力信号D7〜D0により、階調選択回路27における選択動作が制御される。
【0031】
本実施形態において、ラダー抵抗R0〜R7の各分圧電圧は、64階調に対応した電圧であり、256階調に対して4階調毎に間引いた電圧になっている。そして、その64階調の分圧電圧は、階調選択回路27において、スイッチ回路31と、ショートスイッチSW1,SW2とにより4分割されて256階調の電圧が生成される。その電圧がショートスイッチSW3〜SW5のいずれかを介してオペアンプ28に入力される。
【0032】
各ラダー抵抗R0〜R7の接続部(分圧点)P1〜P7について、奇数番目の分圧点P1,P3,P5,P7は、スイッチ回路31を介して第1配線L1に接続され、偶数番目の分圧点P2,P4,P6は、スイッチ回路31を介して第2配線L2に接続されている。
【0033】
第1配線L1は第1ショートスイッチSW1に接続され、第2配線L2は第2ショートスイッチSW2に接続されている。各ショートスイッチSW1,SW2は互いに接続され、その接続部は第4ショートスイッチSW4を介してオペアンプ28の入力端子に接続されている。また、第1配線L1は第5ショートスイッチSW5を介してオペアンプ28の入力端子に接続され、第2配線L2は第3ショートスイッチSW3を介してオペアンプ28の入力端子に接続されている。
【0034】
図4に示すように、スイッチ回路31(31a〜31d)は、6個のPチャネルMOSトランジスタが直列接続されてなる。なお、このトランジスタは、NチャネルMOSトランジスタとしてもよいし、図15のトランスファーゲートとしてもよい。
【0035】
スイッチ回路31aにおいて、各トランジスタのゲートには、図の左から順に、信号D7,D6,D5,D4,D3,D2が入力され、同様に、スイッチ回路31bにおける各トランジスタのゲートには、信号D7,D6,D5,D4,D3と、Lレベルの信号が入力されている。また、スイッチ回路31cにおける各トランジスタのゲートには、信号D7,D6,D5,D4,D3、D2バーが入力され、スイッチ回路31dにおける各トランジスタのゲートには、信号D7,D6,D5,D4,D3バー、D2が入力されている。
【0036】
従って、一点鎖線で囲まれる領域にあるトランジスタは、信号D7〜D3に基づいてオンする。ここで、分圧点P2に接続されているスイッチ回路31bがLレベルの信号D7〜D3によりオンされている場合、信号D2がLレベルであれば、スイッチ回路31aが導通する。この場合、分圧点P1の電圧がスイッチ回路31aを介して第1配線L1に伝達され、分圧点P2の電圧がスイッチ回路31bを介して第2配線L2に伝達される。また、その状態から信号D2がHレベルとなると、スイッチ回路31aの代わりに、スイッチ回路31cがオンする。この場合、分圧点P3の電圧がスイッチ回路31bを介して第1配線L1に伝達されるようになる。
【0037】
このように、図3に示す階調選択回路27では、信号D7〜D2に基づいて、抵抗R0〜R7のいずれか1つの抵抗が選択され、それに接続する2つのスイッチ回路31がオンする。そして、第1及び第2ショートスイッチSW1,SW2がオンすると、選択された抵抗に対して、スイッチ回路31と第1ショートスイッチSW1と第2ショートスイッチSW2とスイッチ回路31とからなる直列回路が並列に接続されることとなる。この場合、これらスイッチ回路31及びスイッチSW1,SW2のオン抵抗によって、選択された抵抗の両端における分圧点の電圧が分圧される。つまり、スイッチ回路31及び各ショートスイッチSW1,SW2からなる直列回路が分圧回路として機能する。
【0038】
そのため、第1配線L1の電圧、第2配線L2の電圧、各スイッチSW1,SW2の接続部の電圧は、ラダー抵抗による分圧電圧に対して中間の電圧となる。そして、ショートスイッチSW3〜SW5のいずれかをオンすることで、その電圧(256階調に対応する電圧)がオペアンプ28に入力される。つまり、各ショートスイッチSW1〜SW5のオン・オフを制御することで、256階調の電圧がオペアンプ28を介して出力される。
【0039】
図5には、各ショートスイッチSW1〜SW5の具体的な構成を示している。各ショートスイッチSW1〜SW5は、入力信号D2〜D0に応じたスイッチング動作(図6参照)を実現するために、複数のスイッチング素子(例えば、PチャネルMOSトランジスタ)から構成されている。また、ショートスイッチSW1,SW2においては、前記スイッチ回路31のオン抵抗と等しくするため、その導通時に6つのMOSトランジスタが直列に接続されるようになっている。
【0040】
図7に示すように、本実施形態において、階調選択回路27に接続する階調線29は横方向に延び、その配線抵抗roは、前記分圧回路のオフセット成分として影響してしまう。この配線抵抗roの影響は、チップ中央(ラダー抵抗の直列回路22a)から離れた位置にある階調選択回路27ほど大きくなる。具体的に、例えば、分圧回路のオン抵抗ra〜rdにおいて、オン抵抗rdとオン抵抗rcの間の分圧電圧を選択する場合、オン抵抗rdと配線抵抗roとによる分圧電圧が階調選択回路27から出力される。すなわち、階調選択回路27の分圧回路では、抵抗ra+roと抵抗rbと抵抗rcと抵抗rd+roとによってラダー抵抗R1の分圧電圧が4分割されている。
【0041】
そのため、本実施形態では、配線抵抗roの増加分を見込んでオン抵抗rb,rcを調整している。つまり、中央部近辺の階調選択回路27(オン抵抗rb,rc)を、設計値のオン抵抗になるよう形成し、中央部から離れた位置にある階調選択回路27(オン抵抗rb,rc)を、その距離に応じてオン抵抗が大きくなるよう形成している。これにより、階調線29の抵抗分の影響が抑制されている。
【0042】
次に、本実施形態における階調選択回路の動作について図8を用いて説明する。なお、図8には、16階調の階調選択回路27aを示している。この階調選択回路27aにおいて、スイッチ回路31a〜31gは、入力信号D3,D2に基づいてオン・オフし、各スイッチSW1〜SW5は、図6に示すように、入力信号D2〜D0に基づいてオン・オフする。
【0043】
先ず、階調選択回路27aが分圧点P1の電圧Vp1を選択する場合について説明する。
この場合、各信号D3,D2によってスイッチ回路31a,31bがオンされることで、分圧点P1の電圧Vp1が第1配線L1に伝達され、スイッチ回路31bがオンして分圧点P2の電圧Vp2が第2配線L2に伝達される。
【0044】
ここで、各信号(D2=0、D1=0、D0=0)により、スイッチSW1がオフ、スイッチSW2がオン、スイッチSW3がオフ、スイッチSW4がオフ、スイッチSW5がオンされる(図6参照)。これにより、分圧点P1の電圧Vp1がスイッチ回路31a、第1配線L1、スイッチSW5を介してオペアンプ28に入力される。よって、分圧点P1の電圧Vp1がオペアンプ28から出力される。
【0045】
次に、分圧点P1の電圧Vp1と分圧点P2の電圧Vp2との間の中間電圧を選択する場合について説明する。
この場合、各信号(D2=0、D1=0、D0=1)により、スイッチSW1がオン、スイッチSW2がオン、スイッチSW3がオフ、スイッチSW4がオフ、スイッチSW5がオンされる(図6参照)。ここで、スイッチSW1,SW2がオンすることで、スイッチ回路31aとスイッチSW1とスイッチSW2とスイッチ回路31bとの直列回路が抵抗R1に並列に接続される。その直列回路が、各分圧点P1,P2の電圧Vp1,Vp2の中間電圧を生成するための分圧回路になる。そして、スイッチ回路31aとスイッチSW1との接続部における電圧がスイッチSW5を介してオペアンプ28に入力される。
【0046】
本実施形態では、スイッチ回路31a,31b、スイッチSW1,SW2はオン抵抗が等しくなるよう形成されている。従って、オペアンプ28への入力電圧(階調選択回路27により選択された階調電圧)は、電圧Vp1と電圧Vp2との電位差を3/4分割することで得られる分圧電圧である。
【0047】
また、各信号(D2=0、D1=1、D0=0)により、スイッチSW1,SW2がオン、スイッチSW3,SW5オフ、スイッチSW4がオンされると(図6参照)、スイッチSW2とスイッチSW1との接続部における電圧がスイッチSW4を介してオペアンプ28に入力される。この場合、オペアンプ28への入力電圧は、電圧Vp1と電圧Vp2との電位差を1/2分割することで得られる分圧電圧である。
【0048】
さらに、各信号(D2=0、D1=1、D0=1)により、スイッチSW1,SW2がオン、スイッチSW3がオン、スイッチSW4,SW5がオフされると(図6参照)、スイッチSW2とスイッチ回路31bとの接続部における電圧がスイッチSW3を介してオペアンプ28に入力される。この場合、オペアンプ28への入力電圧は、電圧Vp1と電圧Vp2との電位差を1/4分割することで得られる分圧電圧である。
【0049】
また、階調選択回路27が分圧点P2の電圧Vp2を選択する場合には、各信号D3,D2によってスイッチ回路31c,31dがオンされる。そして、各信号(D2=1、D1=0、D0=0)により、スイッチSW1がオフ、スイッチSW2がオン、スイッチSW3がオン、スイッチSW4がオフ、スイッチSW5がオフされる(図6参照)。この場合、分圧点P2の電圧Vp2がスイッチ回路31c、第2配線L2、スイッチSW3を介してオペアンプ28に入力される。これにより、分圧点P2の電圧Vp2がオペアンプ28から出力される。
【0050】
そして、分圧点P2の電圧Vp2と分圧点P3の電圧Vp3との中間電圧を選択する場合、各信号D2〜D0により、スイッチSW1,SW2がオンされることで、スイッチ回路31c、スイッチSW2、スイッチSW1、スイッチ回路31dからなる分圧回路が形成される。そして、スイッチSW3〜SW5のいずれかがオンされることで、電圧Vp2と電圧Vp3とにおける中間電圧が選択され、該中間電圧が階調選択回路27aからオペアンプ28に入力される。
【0051】
階調選択回路27aにおいて、他の電圧Vp3,Vp4,Vp5やそれらの中間電圧を選択する場合も、上記と同様に、入力信号D3〜D0に基づいて、各スイッチ回路31a〜31f及びスイッチSW1〜SW5のオン・オフ(導通・非導通)が制御されることで、オペアンプ28への入力電圧の選択動作が実施される。
【0052】
また、ドライバIC21の試験時には、階調選択回路27における選択動作が確認される。具体的には、スイッチ回路31のオン・オフによる64階調分の選択動作とショートスイッチSW1〜SW5のオン・オフによる16階調分の選択動作が確認される。即ち、80階調分の選択動作を確認することで、ドライバIC21の階調出力に関する試験が完了される。
【0053】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
(1)階調選択回路27におけるスイッチ回路31及びショートスイッチSW1〜SW5が入力信号D7〜D0に基づいて制御され、導通または非導通する論理スイッチとして機能することで複数の分圧電圧のいずれかが選択される。また、スイッチ回路31及びショートスイッチSW1,SW2における導通時のオン抵抗によって、階調表示に必要な画素電圧を生成するための分圧回路が形成される。この場合、ラダー抵抗R0〜R7による分圧電圧をスイッチ回路31及びショートスイッチSW1,SW2からなる分圧回路で更に分圧することができるため、階調選択回路27を構成するゲート数の削減が可能となる。また、スイッチ回路31及びショートスイッチSW1,SW2は論理スイッチの機能と分圧抵抗の機能とを兼ねるため、それらを別々に設ける場合と比較して回路面積が低減される。よって、ドライバIC21のチップサイズの小型化を図ることができる。
【0054】
(2)分圧回路を形成するスイッチ回路31及びショートスイッチSW1,SW2は、そのオン抵抗がそれぞれ等しくなるよう形成されているので、表示装置11の階調表示に必要な画素電圧を的確に生成することができる。
【0055】
(3)ラダー抵抗R0〜R7から距離が離れた位置にある階調選択回路27では、階調線29の抵抗が分圧回路のオフセット抵抗として影響するが、スイッチ回路31及びショートスイッチSW1,SW2のインピーダンスを調整することにより、そのオフセット抵抗の影響を抑制することができる。
【0056】
(4)256階調を実現するための従来のドライバIC1では、その動作試験には256階調分の選択動作の確認を必要とするのに対し、本実施形態のドライバIC21では、80階調分の選択動作を確認すればよい。そのため、試験時間の短縮を図ることができ、試験コストを抑えることができる。
【0057】
(5)階調選択回路27では、上位6ビット分の入力信号D7〜D2に基づいて、スイッチ回路31のオン・オフが制御され、下位3ビット分の入力信号D2〜D0に基づいてショートスイッチSW1〜SW5のオン・オフが制御される。このようにすると、入力信号D7〜D0のデータ値に対応した階調電圧を選択する上で実用上好ましいものとなる。
【0058】
(第2実施形態)
以下、本発明を具体化した第2実施形態を説明する。
図9に示すように、本実施形態の階調選択回路40は、従来の階調選択回路4と上記第1実施形態の階調選択回路27との回路構成を併用したものである。
【0059】
詳述すると、階調選択回路40は、第1選択部41と第2選択部42と第3選択部43とを備える。階調選択回路40において、第1選択部41と第3選択部43との間に第2選択部42が形成されている。
【0060】
第1及び第3選択部41,43は、従来の階調選択回路4と同様の回路構成であり、第2選択部42は第1実施形態の階調選択回路27と同様の回路構成である。すなわち、第1及び第3選択部41,43は、8個のスイッチが直列接続されてなるスイッチ回路7を備え、ラダー抵抗による分圧電圧を分圧せずにそのままオペアンプ28に出力する。第2選択部42は、6個のスイッチが直列接続されてなるスイッチ回路31とショートスイッチSW1〜SW5とを備え、ラダー抵抗による分圧電圧を更に分圧してオペアンプ28に出力する。
【0061】
なお、第1及び第3選択部41,43の各スイッチ回路7が接続されるラダー抵抗の分圧電圧は、256階調に対応した電圧であり、第2選択部42のスイッチ回路31が接続されるラダー抵抗の分圧電圧は、64階調に対応した電圧である。
【0062】
第2選択部42において、スイッチ回路31とショートスイッチSW1,SW2とによる分圧回路で4階調分の中間電圧が生成される。スイッチ回路31とショートスイッチSW1,SW2は、そのインピーダンスが等しくなるよう形成されている。ここで、例えばラダー抵抗1個に対し階調選択回路が240個並列に接続される構成で4階調分の中間電圧を的確に生成するには、スイッチ回路31及びスイッチSW1,SW2のインピーダンスの和とラダー抵抗のインピーダンスとの比を、2400:1(=(240×10):1)程度に抑える必要がある。
【0063】
そこで、本実施形態においては、そのインピーダンスの比が大きくなり、分圧回路によって256階調に対応する中間電圧を生成できない範囲で、従来技術の回路構成である第1及び第3選択部41,43を用いている。
【0064】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
(1)階調選択回路40は、第1実施形態の階調選択回路27と同一の回路構成の第2選択部42を備えるので、従来技術の階調選択回路4と比較してゲート数を低減できる。この階調選択回路40を用いることによりドライバIC21のチップサイズの小型化が可能となる。
【0065】
(2)階調選択回路40において、第1実施形態の回路構成である第2選択部42と、従来技術の回路構成である第1及び第3選択部41,43とを備えているので、256階調の階調電圧を的確に生成することができる。
【0066】
(第3実施形態)
以下、本発明を具体化した第3実施形態を説明する。
液晶パネル12では、液晶自身の劣化を防ぐために、ソースドライバ14から画素セルGCに供給する駆動電圧(画素電圧)の極性を反転するよう構成している。
【0067】
本実施形態のドライバICでは、+極性の電圧を供給するための回路と、−極性の電圧を供給するための回路をそれぞれ別々に形成している。
詳しくは、図10に示すように、ドライバIC51のロジック部52には、ラダー抵抗からなる第1回路52a及び第2回路52bが形成されている。第1回路52aは、コモン電圧Vcomに対して+極性の分圧電圧を生成し、第2回路52bは、コモン電圧Vcomに対して−極性の分圧電圧を生成する。第1回路52aの各ラダー抵抗は+側階調線53aを介して第1の選択回路55に接続され、第2回路52bの各ラダー抵抗は−側階調線53bを介して第2の選択回路56に接続されている。
【0068】
図11は、ドライバIC51の一部ブロック回路図である。
ドライバIC51は、複数の第1,第2D/A変換器57,58を含む。第1D/A変換器57は、第1の選択回路(セレクタ)55とオペアンプ59とを含み、第2D/A変換器58は、第2の選択回路(セレクタ)56とオペアンプ59とを含む。なお、セレクタ55,56の回路構成は、上記第1実施形態の階調選択回路27と同様である。
【0069】
第1D/A変換器57のセレクタ55には、第1画像信号Vd1,Vd3と第1階調電圧Va1〜Va64が入力される。第2D/A変換器58のセレクタ56には、第2画像信号Vd2,Vd4と第2階調電圧Vb1〜Vb64が入力される。なお、各画像信号Vd1〜Vd4は、8ビットの信号D0〜D7を含み、図示しないデータラッチ回路の動作により供給される。第1階調電圧Va1〜Va64、第1回路52aのラダー抵抗により生成された+極性の分圧電圧であり、第1回路52aから+側階調線53aを介して供給される。第2階調電圧Vb1〜Vb64は、第2回路52bのラダー抵抗により生成された−極性の分圧電圧であり、第2回路52bから−側階調線53bを介して供給される。
【0070】
第1D/A変換器57のセレクタ55は、第1階調電圧Va1〜Va64に基づいて、第1画像信号Vd1,Vd3に応じた階調の分圧電圧を選択してオペアンプ59に出力する。オペアンプ59は、セレクタ55にて選択された電圧を各画素セルGCに供給するための画素電圧として出力する。このようにして、第1D/A変換器57は、第1画像信号Vd1,Vd3に基づきコモン電圧Vcomよりも高い画素電圧(+極性電圧)を出力する。
【0071】
また、第2D/A変換器58のセレクタ56は、第2階調電圧Vb1〜Vb64に基づいて、第2画像信号Vd2,Vd4に応じた階調の分圧電圧を選択してオペアンプ59に出力する。オペアンプ59は、セレクタ56にて選択された電圧を各画素セルGCに供給するための画素電圧として出力する。このようにして、第2D/A変換器58は、第2画像信号Vd2,Vd4に基づきコモン電圧Vcomよりも低い画素電圧(−極性電圧)を出力する。なお、各D/A変換器57,58から出力される画素電圧は、上記第1実施形態と同様に、256階調に対応した電圧となる。
【0072】
第1,第2D/A変換器57,58と出力端子O1,O2,O3,O4との間には、極性切替スイッチ61,62がそれぞれ接続されている。極性切替スイッチ61,62は、それぞれ第1,第2スイッチ63,64を含む。
【0073】
第1スイッチ63は、第1D/A変換器57の出力端子と奇数出力端子O1,O3との間、第2D/A変換器58の出力端子と偶数出力端子O2,O4との間に接続されている。第2スイッチ64は、第1D/A変換器57の出力端子と偶数出力端子O2,O4との間、第2D/A変換器58の出力端子と奇数出力端子O1,O3との間に接続されている。
【0074】
第1,第2スイッチ63,64は、極性切替信号により1水平走査期間毎に相補的にオン・オフする。これにより、極性切替スイッチ61,62は、各出力端子O1〜O4に+極性の画素電圧と−極性の画素電圧を1水平走査期間毎に交互に供給する。
【0075】
本実施形態において、+極性の画素電圧を出力する第1D/A変換器57のセレクタ55は、PチャネルMOSトランジスタのみで構成される。一方、−極性の画素電圧を出力する第2D/A変換器58のセレクタ56は、NチャネルMOSトランジスタのみで構成される。
【0076】
上記実施形態によれば、下記の効果を奏する。
各セレクタ(選択回路)55,56は、その分圧回路にスイッチ論理回路機能と分圧抵抗とを兼ね備えたダイナミック回路を用いたことにより実現したものであり、一般的なCMOS論理回路と分圧回路との組み合わせによりこの機能を構成した選択回路と比較して、回路の小型化を図ることができる。
【0077】
上記各実施形態は、次に示すように変更することもできる。
・上記各実施形態では、液晶表示装置11に具体化するものであったが、これ以外に、プラズマ表示装置(PDP)等の階調表示を実現できる表示装置に具体化してもよい。
【0078】
・階調選択回路27,27a,40では、ラダー抵抗による分圧電圧を更に4分割する構成であったが、これに限定されるものではなく、例えば、2分割や8分割する構成としてもよい。また、階調選択回路において、分割数が異なる選択部を構成してもよい。
【0079】
・上記各実施形態では、分圧手段としてラダー抵抗を用いるものであったが、これに限定されるものではなく、容量を用いてもよい。この場合、ドライバICにおいて容量分割型のD/A変換器が構成される。
【0080】
【発明の効果】
以上詳述したように、本発明によれば、選択回路を構成するゲート数を削減でき、駆動回路の小型化を図ることができる。
【図面の簡単な説明】
【図1】 液晶表示装置のブロック回路図である。
【図2】 第1実施形態のドライバICを示す構成図である。
【図3】 第1実施形態の階調選択回路を示す回路図である。
【図4】 スイッチ回路を示す回路図である。
【図5】 ショートスイッチを示す回路図である。
【図6】 ショートスイッチのデコード表を示す説明図である。
【図7】 階調線の抵抗を示す説明図である。
【図8】 階調選択回路を示すブロック回路図である。
【図9】 第2実施形態の階調選択回路を示す回路図である。
【図10】 第3実施形態のドライバICを示す構成図である。
【図11】 ドライバICの一部ブロック回路図である。
【図12】 従来のドライバICを示す構成図である。
【図13】 ドライバICの一部ブロック回路図である。
【図14】 スイッチ回路を示す回路図である。
【図15】 スイッチの説明図である。
【符号の説明】
11 表示装置
21,51 駆動回路としてのドライバIC
27,27a,40 選択回路としての階調選択回路
28,59 オペアンプ
29 階調線
31,31a〜31g スイッチ手段としてのスイッチ回路
41 第1選択部
42 第2選択部
55 第1の選択回路
56 第2の選択回路
57,58 D/A変換器
R0〜R7 分圧手段としてのラダー抵抗
ro 配線抵抗
SW1〜SW5 スイッチ手段としてのショートスイッチ

Claims (7)

  1. 分圧手段による複数の分圧電圧に基づいて、表示装置の階調表示に必要な画素電圧を生成する表示装置の駆動方法であって、
    入力信号に基づいて制御される複数のスイッチ手段を含む選択回路は、前記分圧手段による分圧電圧を分圧せずに出力する第1選択部と、前記分圧手段による分圧電圧を更に分圧して出力する第2選択部とを備え、
    前記第2選択部を用い、
    前記第2選択部におけるスイッチ手段を導通または非導通する論理スイッチとして機能させることで前記複数の分圧電圧のいずれかを選択するとともに、前記スイッチ手段における導通時のオン抵抗により前記画素電圧を生成するための分圧回路を形成するようにしたことを特徴とする表示装置の駆動方法。
  2. 分圧手段による複数の分圧電圧に基づいて、表示装置の階調表示に必要な画素電圧を生成する表示装置の駆動回路であって、
    複数のスイッチ手段を含み、入力信号に基づいて前記各スイッチ手段が制御されることで前記複数の分圧電圧のいずれかを選択する選択回路を備え、
    前記選択回路における各スイッチ手段は、導通または非導通する論理スイッチ機能と、導通時のオン抵抗により前記画素電圧を生成するための分圧回路を形成する手段としての機能を有し、
    前記選択回路は、前記分圧手段による分圧電圧を分圧せずに出力する第1選択部と、前記分圧手段による分圧電圧を前記分圧回路にて更に分圧して出力する第2選択部とを備えることを特徴とする表示装置の駆動回路。
  3. 画素電圧を出力するためのオペアンプを備え、
    前記選択回路は、前記分圧回路における分圧電圧を前記オペアンプに選択的に入力するためのスイッチ手段を含むことを特徴とする請求項2に記載の表示装置の駆動回路。
  4. 前記分圧手段は、基準電圧を複数分割するために直列接続されたラダー抵抗であり、
    前記選択回路において、入力信号に基づき導通したスイッチ手段からなる直列回路が前記分圧回路として前記ラダー抵抗に並列に接続されることを特徴とする請求項2又は3に記載の表示装置の駆動回路。
  5. 前記分圧回路を形成するスイッチ手段は、オン抵抗がそれぞれ等しくなるよう形成されることを特徴とする請求項2〜4のいずれか1項に記載の表示装置の駆動回路。
  6. 前記分圧手段は、複数の前記選択回路と階調線を介して接続され、前記分圧電圧が各選択回路に対して共通に使用されるものであり、
    前記分圧手段からの距離に応じて前記各選択回路におけるスイッチ手段のインピーダンスを調整するようにしたことを特徴とする請求項2〜5のいずれか1項に記載の表示装置の駆動回路。
  7. +極性の分圧電圧を選択する第1の選択回路と、−極性の分圧電圧を選択する第2の選択回路とを備え、
    前記第1の選択回路におけるスイッチ手段は、PチャネルMOSトランジスタにより構成され、前記第2の選択回路におけるスイッチ手段は、NチャネルMOSトランジスタで構成されることを特徴とする請求項2〜6のいずれか1項に記載の表示装置の駆動回路。
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