JP2006018087A - 画像表示装置 - Google Patents

Abstract

【課題】 中間レベルの階調電圧への電圧切換を高速に行うことが可能な階調電圧供給回路を備えた画像表示装置を提供する。
【解決手段】 この液晶表示装置の階調電圧供給回路１３は、電源電圧を分圧して６４の階調電圧Ｖ１〜Ｖ６４を生成するラダー抵抗回路２０と、ラダー抵抗回路２０の中間ノードＮＭと接地電圧ＧＮＤのノードとの間に接続された容量素子２２と、電源電圧の極性を切換えるためのスイッチ２３，２４とを含む。したがって、中間レベルの階調電圧への切換時には、容量素子２２から電流が供給されるので、電圧切換を高速に行うことができる。
【選択図】 図２

Description

この発明は画像表示装置に関し、特に、階調電圧供給回路を備えた画像表示装置に関する。

図５は、従来の液晶表示装置の要部を示す回路ブロック図である。図５において、この液晶表示装置は、階調電圧供給回路５０、デコード単位回路５１および出力バッファ単位回路５２を備える。階調電圧供給回路５０は、ラダー抵抗回路で構成され、低電圧ＶＤＬのノードと高電圧ＶＤＨのノードとの間に直列接続された６５個の抵抗素子５１．１〜５１．６５を含む。抵抗素子５１．１〜５１．６５は、それぞれ所定の抵抗値Ｒ１〜Ｒ６５を有する。６５個の抵抗素子５１．１〜５１．６５の間の６４個のノードから２^６＝６４の階調電圧Ｖ１〜Ｖ６４が出力される。

デコード単位回路５１は、６ビットの画素表示データ信号Ｄ０〜Ｄ５に従って６４の階調電圧Ｖ１〜Ｖ６４のうちのいずれかの階調電圧を選択し、選択した階調電圧を出力バッファ単位回路５２に与える。出力バッファ単位回路５２は、高入力インピーダンスを有するインピーダンス変換回路であり、対応のデータ線ＤＬをデコード単位回路５１から与えられた階調電圧にする。出力バッファ単位回路５２の入力ノードには、寄生容量が存在する。図５では、寄生容量は、出力バッファ単位回路５２の入力ノードと接地電圧ＧＮＤのノードとの間に接続された容量素子５３で示されている。このような液晶表示装置は、たとえば特許文献１に開示されている。
特開２００２−３２０５３号公報

今、出力バッファ単位回路５２の入力ノードの電圧が最低レベルの階調電圧Ｖ１になっており、これを中間レベルの階調電圧Ｖ３２に切換える場合を想定すると、高電圧ＶＤＨのノードから抵抗素子５１．６５〜５１．３３およびデコード単位回路５１を介して出力バッファ単位回路５２の入力ノードに充電電流が流れる。この充電電流はデコード単位回路５１内の６つのトランジスタを流れるものとし、６つのトランジスタのオン抵抗値をそれぞれＲＱ１〜ＲＱ６とすると、充電の時定数τは次式（１）で表される。
τ＝[（Ｒ６５＋Ｒ６４＋…＋Ｒ３３）＋（ＲＱ１＋…＋ＲＱ６）]・Ｃｓ …（１）
（１）式において、デコード単位回路５１の抵抗値（ＲＱ１＋…＋ＲＱ６）はいずれの階調電圧に対しても同じであるが、階調電圧供給回路５０の抵抗値は階調電圧レベルによって異なり、階調電圧がＶ３２の場合に最大になり、時定数τが最大になる。

たとえば、任意の行において全列に最低レベルの階調電圧Ｖ１を書き込んだ後、次の行に中間レベルの階調電圧Ｖ３２を書き込む場合、デコード単位回路５１を介して出力バッファ単位回路５２の入力ノードをＶ１からＶ３２に充電することになる。このときの充電の時定数τは、上述の通り最大になる。この場合、デコード単位回路５１の抵抗値は全デコード単位回路５１が並列接続されるので、その値は階調電圧供給回路５０の抵抗値に比べて相対的に小さくなる。

画素への書込許容時間は一定であるので、充電の時定数τが大きいと、出力バッファ単位回路５２による画素への書込時間が相当分短くなり、書込が十分に行われなくなり、所定の輝度での表示が行われなくなる等の問題が発生する。また、この問題は最高レベルの階調電圧Ｖ６４を中間レベルＶ３３に放電する場合も同様に生じる。以上の問題の対策として、階調電圧供給回路５０の抵抗値を低くする方法も考えられるが、当該回路での消費電力が増大する。

このように、従来の階調電圧供給回路では、中間レベルの階調電圧を出力するノードの出力インピーダンスが高く、中間レベルの階調電圧に切換えるときの速度が遅かった。

それゆえに、この発明の主たる目的は、中間レベルの階調電圧への電圧切換を高速に行うことが可能な階調電圧供給回路を備えた画像表示装置を提供することである。

この発明に係る画像表示装置は、複数行複数列に配置され、各々が階調電圧に応じた画素を表示する複数の画素表示回路を含む画素マトリクスと、互いに異なる複数の階調電圧を出力する階調電圧供給回路と、画素表示データ信号に従って、各画素表示回路毎に複数の階調電圧のうちのいずれかの階調電圧を選択し、選択した階調電圧をその画素表示回路に与えるデコード回路とを備えたものである。ここで、階調電圧供給回路は、第１および第２の電源電圧の差の電圧を分圧して複数の階調電圧を生成するラダー抵抗回路と、その一方電極がラダー抵抗回路のうちの第１および第２の電源電圧の差の電圧の略２分の１の電圧のノードに接続され、その他方電極が所定の電圧を受ける容量素子を含む。

この発明に係る画像表示装置では、階調電圧供給回路は、第１および第２の電源電圧の差の電圧を分圧して複数の階調電圧を生成するラダー抵抗回路と、その一方電極がラダー抵抗回路のうちの第１および第２の電源電圧の差の電圧の略２分の１の電圧のノードに接続され、その他方電極が所定の電圧を受ける容量素子を含む。したがって、中間レベルの階調電圧への切換時には、容量素子から電流が供給されるので、電圧切換を高速に行うことができる。

図１は、この発明の一実施の形態による表示装置の全体の構成を概略的に示す図である。図１においては、表示装置として、画素素子として液晶素子が利用される液晶表示装置の構成が一例として示される。

図１において、この液晶表示装置は、複数行複数列に配列される複数の画素表示回路１を含む画素マトリクス５と、この画素マトリクス５の各行に対応して設けられるゲート線ＧＬ（ＧＬ１，…）を駆動するゲート線駆動回路６と、画素マトリクス５の各列に対応して設けられるデータ線ＤＬ（ＤＬ１，ＤＬ２…）に画素表示信号を伝達するデータ線駆動回路７とを含む。

画素マトリクス５においては、画素列それぞれに対応してデータ線ＤＬが配置され、また画素行それぞれに対応してゲート線ＧＬが配置されるが、図１においては、代表的に、データ線ＤＬ１，ＤＬ２とゲート線ＧＬ１を示す。また、以下の説明においては、ゲート線ＧＬ１が延在する方向を行方向と称し、データ線ＤＬ１，ＤＬ２が延在する方向を列方向と称する。また、ゲート線を総称的に示す場合には、符号ＧＬを用い、またデータ線を総称的に示す場合には、符号ＤＬを用いる。

画素表示回路１は、対応のデータ線ＤＬと内部の画素ノードＮＸ１との間に設けられて、対応のゲート線ＧＬ上の信号電圧に応答して導通する画素選択スイッチ２と、画素ノードＮＸ１と共通電極ノードＮＸ２の間に互いに並列に設けられる容量素子３および液晶表示素子４とを含む。

画素ノードＮＸ１と共通電極ノードＮＸ２の間の電圧差に応じて、液晶表示素子４内の液晶の配向性が変化し、応じて、液晶表示素子４の表示輝度が変化する。データ線ＤＬを介して表示信号を転送し、画素選択スイッチ２を介して画素ノードＮＸ１へ表示信号を伝達する。これにより、画素表示回路１の輝度を制御することができる。画素選択スイッチ２は、典型的には、Ｎ型ポリシリコンＴＦＴで構成される。また、容量素子３は、書き込まれた表示信号を保持して、液晶表示素子４の表示状態（輝度）を保持する。

ゲート線駆動回路６は、所定の走査周期に基づいて、ゲート線ＧＬ１，…を順次選択状態へ駆動する。ゲート線ＧＬが選択されている期間中、データ線ＤＬが対応の画素表示回路１の画素ノードＮＸ１と接続され、データ線駆動回路７によりデータ線ＤＬ上に出力された表示信号（階調電圧）が、選択されたゲート線ＧＬに接続される画素表示回路１に書込まれて、容量素子３により保持される。

データ線駆動回路７は、Ｎビットのデジタル信号の画素表示データ信号ＳＩＧにより、段階的に設定される表示信号をデータ線ＤＬへ出力する。図１においては、一例として、外部から与えられる画素表示データ信号ＳＩＧが、６ビットＤ０〜Ｄ５で構成される場合を示す。表示装置における表示の仕様としては、フルカラー表示で、２６万色の表示が一般的である。この場合、赤（Ｒ）、緑（Ｇ）および青（Ｂ）の三原色それぞれに対し、６４段階の階調表示を行うことが必要とされ、したがって、６ビットの画素データが各原色について必要とされる。したがって、６ビットＤ０〜Ｄ５で構成される画素表示データ信号ＳＩＧが、Ｒ、Ｇ、およびＢそれぞれについて伝達され、画素表示データ信号（デジタル信号）ＳＩＧを伝達する信号線としては、１８本の信号線が必要とされる。

データ線駆動回路７は、図示しないシフトクロック信号に従ってデータ線選択信号ＳＨ１，ＳＨ２…を生成するシフトレジスタ１０と、シフトレジスタ１０からのデータ線選択信号ＳＨ（ＳＨ１，ＳＨ２…）に従って入力画素表示データ信号ＳＩＧを取込み、ラッチするデータラッチ回路１１と、データラッチ回路１１のラッチ信号を、ラッチ指示信号ＬＴに従ってラッチするデータラッチ回路１２と、階調電圧Ｖ１〜Ｖ６４を供給する階調電圧供給回路１３と、データラッチ回路１２からの画素データ信号に従って各画素について階調電圧を選択するデコード回路１４と、このデコード回路１４の出力電圧に従ってデータ線ＤＬを駆動する出力バッファ回路１５を含む。

入力画素表示データ信号ＳＩＧは、データ線ＤＬそれぞれに伝達される表示信号に対応する画素データとして、各画素単位（データ線単位）で所定の周期でシリアルに入力される。シフトレジスタ１０は、この画素表示データ信号ＳＩＧが与えられる周期に同期して、データ線選択信号ＳＨ（ＳＨ１，ＳＨ２…）を順次選択状態へ切換える。

データラッチ回路１１は、シフトレジスタ１０からのデータ線選択信号に従って、入力画素表示データ信号ＳＩＧを取込み、ラッチする。データラッチ回路１２は、データラッチ回路１１において１行の画素表示回路１に対する画素表示データ信号のラッチが完了すると、ラッチ指示信号ＬＴに従って、データラッチ回路１１のラッチ信号をそれぞれラッチする。

階調電圧供給回路１３は、高電圧ＶＤＨおよび低電圧ＶＤＬの差の電圧を抵抗分割して６４段階の階調電圧Ｖ１〜Ｖ６４を生成する。デコード回路１４は、データラッチ回路１２にラッチされた各データ線ＤＬ毎の６ビットの信号をデコードし、そのデコード結果に基づいて階調電圧供給回路１３からの階調電圧Ｖ１〜Ｖ６４のうち対応の階調電圧を選択する。

デコード回路１４により各データ線ＤＬに対する表示信号が生成され、次いで、出力バッファ回路１５を介して対応のデータ線ＤＬへ伝達される。出力バッファ回路１５からデータ線ＤＬへ表示信号が伝達される方式としては、１行の表示電圧が並列に出力される線順次駆動方式が用いられてもよく、また各データ線毎に順次表示信号が伝達される点順次方式が用いられてもよい。出力バッファ回路１５は、アナログ回路であり、デコード回路７０からの階調電圧を受けて、それぞれデータ線ＤＬを駆動し、選択画素に対する表示信号（階調電圧）を書込む。

なお、図１に示す表示装置の構成において、階調電圧供給回路１３およびデコード回路１４が、データラッチ回路１２の出力信号に対してデジタル／アナログ変換を行なうデジタル／アナログ変換回路で構成されてもよい。また、ゲート線駆動回路６およびデータ線駆動回路７は、表示パネル（液晶マトリクス）の外部装置として（別チップとして）設けられてもよい。

図２は、階調電圧供給回路１３の構成を示す回路図である。図２において、この階調電圧供給回路１３は、ラダー抵抗回路２０、容量素子２２、およびスイッチ２３，２４を備える。ラダー抵抗回路２０は、スイッチ２４の共通端子２４ｃとスイッチ２３の共通端子２３ｃとの間に直列接続された６６個の抵抗素子２１．１〜２１．ｎ−１，２１．ｎａ，２１．ｎｂ，２１．ｎ＋１〜２１．６５（ただし、ｎは１よりも大きく６５よりも小さな所定の整数である）を含む。抵抗素子２１．１〜２１．ｎ−１，２１．ｎａ，２１．ｎｂ，２１．ｎ＋１〜２１．６５は、それぞれ所定の抵抗値Ｒ１〜Ｒｎ−１，ｒｎａ，ｒｎｂ，Ｒｎ＋１〜Ｒ６５を有する。ｒｎａ＋ｒｎｂ＝Ｒｎである。また、Ｒ１＋…＋Ｒｎ−１＋ｒｎａ＝ｒｎｂ＋Ｒｎ＋１＋…＋Ｒ６５である。

容量素子２２の一方電極は抵抗素子２１．ｎａ，２１．ｎｂの間の中間ノードＮＭに接続され、容量素子２２の他方電極は接地電圧ＧＮＤのノードに接続される。スイッチ２３の切換端子２３ａ，２３ｂはそれぞれ高電圧ＶＤＨおよび低電圧ＶＤＬを受ける。スイッチ２４の切換端子２４ａ，２４ｂはそれぞれ低電圧ＶＤＬおよび高電圧ＶＤＨを受ける。

液晶表示装置では、いわゆる液晶表示素子４の焼きつきを防止するために極性反転動作が行われる。極性反転は、スイッチ２３，２４を１行毎あるいは１フレーム毎に切換えることにより行われる。

正極性の期間では、スイッチ２３の端子２３ａ，２３ｃ間が導通するとともにスイッチ２４の端子２４ａ，２４ｃ間が導通し、抵抗素子２１．１と２１．２の間のノードの電圧が最低レベルの階調電圧Ｖ１となり、抵抗素子２１．ｎｂと２１．ｎ＋１の間のノードの電圧が階調電圧Ｖｎとなり、抵抗素子２１．６４と２１．６５の間のノードの電圧が最高レベルの階調電圧Ｖ６４となる。

負極性の期間では、スイッチ２３の端子２３ｂ，２３ｃ間が導通するとともにスイッチ２４の端子２４ｂ，２４ｃ間が導通し、抵抗素子２１．１と２１．２の間のノードの電圧が最高レベルの階調電圧Ｖ６４となり、抵抗素子２１．ｎｂと２１．ｎ＋１の間のノードの電圧が階調電圧Ｖｍ（ただし、ｍ＝６４−ｎである）となり、抵抗素子２１．６４と２１．６５の間のノードの電圧が最低レベルの階調電圧Ｖ１となる。抵抗素子２１．ｎａと２１．ｎｂの間の中間ノードＮＭの電圧ＶＭは、正極性および負極性のいずれの期間においても一定の電圧（ＶＤＨ−ＶＤＬ）／２になる。

図３は、階調と階調電圧の関係を示す図である。通常、階調電圧にはガンマ補正が施されるので、階調と階調電圧の関係は直線にならない。正極性の場合は右上りの曲線になり、負極性の場合は右下がりの曲線になる。２つの曲線の交点Ａの電圧は、中間ノードＮＭの電圧ＶＭ＝（ＶＤＨ−ＶＤＬ）／２になる。

実際には正極性電圧と負極性電圧との間にオフセット電圧が存在するが、図３では説明を簡単にするためにオフセット電圧が存在しないと仮定している。なお、実際にはオフセット電圧の補正が行われる。オフセット電圧がある場合は階調電圧はオフセット電圧分だけずれるが、中間ノードＮＭの電圧ＶＭはオフセット電圧の有無に関係なく一定である。

図４は、デコード回路１４および出力バッファ回路１５に含まれるデコード単位回路２５および出力バッファ単位回路２６の構成を示す回路図である。図４において、デコード単位回路２５および出力バッファ単位回路２６は、各データ線６に対応して設けられている。デコード単位回路２５は、それぞれ６４の階調電圧Ｖ１〜Ｖ６４に対応して設けられた６４組のＮ型トランジスタ３０〜３５を含む。

階調電圧Ｖ１に対応するＮ型トランジスタ３０〜３５は、階調電圧Ｖ１を受ける入力ノードＮ１と出力ノードＮ６５との間に直列接続され、それらのゲートはそれぞれデータラッチ回路１２からのデータ信号／Ｄ０〜／Ｄ５を受ける。ノードＮ６５は出力バッファ単位回路２６の入力ノードに接続されている。データ信号Ｄ５〜Ｄ０が００００００の場合にＮ型トランジスタ３０〜３５が導通し、出力バッファ単位回路２６の入力ノードに階調電圧Ｖ１が与えられる。

階調電圧Ｖ２に対応するＮ型トランジスタ３０〜３５は、階調電圧Ｖ２を受ける入力ノードＮ２と出力ノードＮ６５の間に直列接続され、それらのゲートはそれぞれデータラッチ回路１２からのデータ信号Ｄ０，／Ｄ１〜／Ｄ５を受ける。画素表示データ信号Ｄ５〜Ｄ０が０００００１の場合にＮ型トランジスタ３０〜３５が導通し、出力バッファ単位回路２６の入力ノードに階調電圧Ｖ２が与えられる。

以下、同様にして、画素表示データ信号Ｄ５〜Ｄ０が００００００，０００００１，…，１１１１１１の場合に、それぞれ階調電圧Ｖ１〜Ｖ６４が出力バッファ単位回路２６の入力ノードに与えられる。

出力バッファ単位回路２６は、高入力インピーダンスを有するインピーダンス変換回路であり、対応のデータ線ＤＬをデコード単位回路２５から与えられた階調電圧にする。出力バッファ単位回路２６の入力ノードには、寄生容量が存在する。図４では、寄生容量は、出力バッファ単位回路２６の入力ノードと接地電圧ＧＮＤのノードとの間に接続された容量素子２７で示されている。

次に、この液晶表示装置における階調電圧の出力動作について説明する。たとえば正極性の期間において最低レベルの階調電圧Ｖ１が選択され、ノードＮ１とＮ６５の間のＮ型トランジスタ３０〜３５がオンし、データ線ＤＬが階調電圧Ｖ１にされているものとする。次いで、略中間レベルの階調電圧Ｖｎが選択されると、ノードＮ１とＮ６５の間のＮ型トランジスタ３０〜３５がオフするとともにノードＮｎとＮ６５の間のＮ型トランジスタ３０〜３５がオンする。

このとき、容量素子２２によって中間ノードＮＭの出力インピーダンスが低減され、抵抗素子２１．６５〜２１．ｎ＋１ではなく容量素子２２から抵抗素子２１．ｎｂおよびＮ型トランジスタ３０〜３５を介して出力バッファ単位回路２６の入力ノード２６に低インピーダンスで過渡的に充電電流が供給されるので、出力バッファ単位回路２６の入力ノード２６の寄生容量（容量素子２７）は高速にＶｎに充電される。すなわち、容量素子２２は、過渡的に電源のように働く。放電された容量素子２２は、比較的長い画素書込動作の間に、高電圧ＶＤＨのノードから抵抗素子２１．６５〜２１．ｎ＋１，２１．ｎｂまたは２１．１〜２１．ｎ−１，２１．ｎａを介して中間ノードＮＭに流れる電流によって再充電される。

以上の対策により、中間レベルの階調電圧の充放電速度は改善される。この結果、Ｖ６４と中間電圧ＶＭの中間の階調電圧Ｖ４８の充電速度と、Ｖ１と中間電圧ＶＭの中間の階調電圧Ｖ１６の充電速度が最も遅くなる。しかし、Ｖ６４のノードとＶ４８のノードとの間の抵抗値はＶ６４のノードと中間ノードＮＭとの間の抵抗値の略２分の１であり、Ｖ１のノードとＶ１６のノードとの間の抵抗値はＶ１のノードと中間ノードＮＭとの間の抵抗値の略２分の１であるから、消費電力を同じにすると、充放電速度は２倍改善されたことになる。あるいは、速度を同じにすると、消費電力が２分の１に改善されたことになる。

なお、この実施の形態では、容量素子２２の他方電極を接地電圧ＧＮＤのノードに接続したが、これに限るものではなく、容量素子２２の他方電極は一定の電圧であればどのような電圧のノードに接続しても良い。たとえば高電圧ＶＤＨのノードに接続しても良いし、低電圧ＶＤＬのノードに接続しても良いし、高電圧ＶＤＨおよび低電圧ＶＤＬのうちのいずれの電圧とも異なる電圧のノードに接続しても良い。容量素子２２の他方電極を高電圧ＶＤＨまたは低電圧ＶＤＬのノードに接続する場合は、他の電圧を導入するための配線を別途設ける必要が無く、配線の占有面積の増加を防止することができる。また、容量素子２２の他方電極の近傍に高電圧ＶＤＨおよび低電圧ＶＤＬのうちのいずれの電圧とも異なる電圧の配線が配置されている場合は、その電圧を容量素子２２の他方電極に与えることにより、配線の占有面積の増加を最小限に抑えることができる。

また、この実施の形態では、中間ノードＮＭと階調電圧のノードとが異なる場合について説明したが、たとえば、中間電圧ＶＭと階調電圧Ｖｎが等しい場合は、容量素子２２は階調電圧Ｖｎのノードと接地電圧ＧＮＤのノードとの間に接続される。

また、中間ノードＮＭと接地電圧ＧＮＤのノードとの間に容量素子２２を接続したが、中間電圧ＶＭに略等しい階調電圧（たとえばＶｎ）のノードと接地電圧ＧＮＤのノードとの間に容量素子２２を接続してもほぼ同じ効果が得られる。ただし、中間電圧ＶＭからずれた電圧分だけ極性を切換えるたびに容量素子２２に充電電流または放電電流が流れるので、そのための時間、電力が必要になる。

また、抵抗素子のみで電源電圧を分圧する階調電圧供給回路に本願発明が適用された場合について説明したが、抵抗素子と容量素子の組合わせによって電源電圧を分圧する階調電圧供給回路における抵抗部分にも本願発明が適用可能であることはいうまでもない。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の一実施の形態による液晶表示装置の構成を示す回路ブロック図である。 図１に示した階調電圧供給回路の構成を示す回路図である。 図２に示した階調電圧供給回路の動作を説明するための図である。 図１に示したデコード回路および出力バッファ回路の要部を示す図である。 従来の液晶表示装置の要部を示す回路ブロック図である。

符号の説明

１ 画素表示回路、２ 画素選択スイッチ、３０〜３５ Ｎ型トランジスタ、３，２２，２７，５３ 容量素子、４ 液晶表示素子、５ 画素マトリクス、６ ゲート線駆動回路、７ データ線駆動回路、１０ シフトレジスタ、１１，１２ データラッチ回路、１３，５０ 階調電圧供給回路、１４ デコード回路、１５ 出力バッファ回路、２０ ラダー抵抗回路、２１，５１ 抵抗素子、２３，２４ スイッチ、２５，５１ デコード単位回路、２６，５２ 出力バッファ単位回路。

Claims (4)

1. 画像表示装置であって、
   複数行複数列に配置され、各々が階調電圧に応じた画素を表示する複数の画素表示回路を含む画素マトリクス、
   互いに異なる複数の階調電圧を出力する階調電圧供給回路、および
   画素表示データ信号に従って、各画素表示回路毎に前記複数の階調電圧のうちのいずれかの階調電圧を選択し、選択した階調電圧をその画素表示回路に与えるデコード回路を備え、
   前記階調電圧供給回路は、
   第１および第２の電源電圧の差の電圧を分圧して前記複数の階調電圧を生成するラダー抵抗回路、および
   その一方電極が前記ラダー抵抗回路のうちの前記第１および第２の電源電圧の差の電圧の略２分の１の電圧のノードに接続され、その他方電極が所定の電圧を受ける容量素子を含む、画像表示装置。
2. 前記所定の電圧は、前記第１および第２の電源電圧のうちのいずれか一方の電圧である、請求項１に記載の画像表示装置。
3. 前記所定の電圧は、前記第１および第２の電源電圧のうちのいずれの電圧とも異なる第３の電圧である、請求項１に記載の画像表示装置。
4. 前記画素表示回路は液晶表示素子を含み、
   前記ラダー抵抗回路は、第１および第２の電源ノード間に直列接続された複数の抵抗素子を含み、
   前記階調電圧供給回路は、さらに、第１の期間は前記第１および第２の電源電圧をそれぞれ前記第１および第２の電源ノードに与え、第２の期間は前記第１および第２の電源電圧をそれぞれ前記第２および第１の電源ノードに与える切換回路を含み、
   前記容量素子の一方電極は、前記複数の抵抗素子の間の複数のノードのうちの前記第１および第２の期間において電圧が変化しないノードに接続されている、請求項１から請求項３までのいずれかに記載の画像表示装置。

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