KR20060088510A - 쌍방향 시프트 레지스터 - Google Patents

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Abstract

본 발명의 목적은 정(正) 논리로 구성하더라도 부(負) 논리로 구성하더라도, 출력 신호의 펄스폭을 동일하게 할 수 있는 쌍방향 시프트 레지스터를 제공하는 것이다.
데이터선 구동 회로(200)는 시프트 레지스터 단위 회로 A를 복수단 구비한다. 시프트 레지스터 단위 회로 A는 X 클록 신호 XCK 및 반전 X 클록 신호 XCKB에 동기하여 X 전송 개시 펄스 STX를 전송하는 제 1 및 제 2 트랜스퍼 게이트(201, 202)와, 입력 신호를 반전하여 출력하는 제 1 논리 회로(203)와, 전송 방향 제어 신호 DIR의 논리 레벨에 따라 서로 배타적으로 유효로 되는 제 1 및 제 2 클록 동기형 인버터(204, 205)를 구비한다. 제 1 논리 회로(203)의 출력단은 클록 동기형 인버터(204, 205)의 입력단에 접속되고, 클록 동기형 인버터(204, 205)의 출력단은 트랜스퍼 게이트(201, 202)를 거쳐서, 제 1 논리 회로(203)의 입력단에 접속된다.

Description

쌍방향 시프트 레지스터{BIDIRECTIONAL SHIFT REGISTER}
도 1은 본 발명의 일 실시예에 따른 시프트 레지스터가 적용된 데이터선 구동 회로를 구비한 전기 광학 장치의 전체 구성을 나타내는 블럭도,
도 2는 상기 데이터선 구동 회로의 구성을 나타내는 블럭도,
도 3은 상기 데이터선 구동 회로의 일부의 회로도,
도 4는 클록 신호로 동작하는 트랜스퍼 게이트의 트랜지스터 레벨에서의 회로도,
도 5는 반전 클록 신호로 동작하는 트랜스퍼 게이트의 트랜지스터 레벨에서의 회로도,
도 6은 상기 데이터선 구동 회로를 정(正) 논리로 구성한 경우의 타이밍차트,
도 7은 상기 데이터선 구동 회로를 부(負) 논리로 구성한 경우의 타이밍차트,
도 8은 상기 전기 광학 장치의 주사선 구동 회로의 구성을 나타내는 블럭도,
도 9는 상기 전기 광학 장치의 구조를 설명하기 위한 사시도,
도 10은 상기 전기 광학 장치의 구조를 설명하기 위한 A-A 단면도,
도 11은 상기 전기 광학 장치를 적용한 모바일형 퍼스널 컴퓨터의 구성을 나 타내는 사시도,
도 12는 상기 전기 광학 장치를 적용한 휴대 전화기의 구성을 나타내는 사시도,
도 13은 상기 전기 광학 장치를 적용한 정보 휴대 단말의 구성을 나타내는 사시도,
도 14는 본 발명의 종래예에 따른 쌍방향 시프트 레지스터의 일부의 회로도,
도 15는 인버터의 트랜지스터 레벨에서의 회로도,
도 16은 클록 신호로 동작하는 클록 동기형 인버터의 트랜지스터 레벨에서의 회로도,
도 17은 반전 클록 신호로 동작하는 클록 동기형 인버터의 트랜지스터 레벨에서의 회로도,
도 18은 반전 클록 신호 생성 회로의 회로도,
도 19는 상기 쌍방향 시프트 레지스터를 정 논리로 구성한 경우의 타이밍차트,
도 20은 상기 쌍방향 시프트 레지스터를 부 논리로 구성한 경우의 타이밍차트.
도면의 주요 부분에 대한 부호의 설명
200 : 데이터선 구동 회로 201 : 제 1 트랜스퍼 게이트
202 : 제 2 트랜스퍼 게이트 203 : 제 1 논리 회로
204 : 제 1 클록 동기형 인버터 205 : 제 2 클록 동기형 인버터
A : 시프트 레지스터 단위 회로 C : 리세트 회로
DIR : 전송 방향 제어 신호 R : 리세트 신호
STX : 전송 개시 펄스(개시 펄스)
XCK1, XCK2 : 제 1 X 클록 신호, 제 2 X 클록 신호(클록 신호)
XCK1B, XCK2B : 반전 제 1 X 클록 신호, 반전 제 2 X 클록 신호(반전 클록 신호)
본 발명은 쌍방향 시프트 레지스터에 관한 것으로, 예컨대, 액정의 데이터선 구동 회로나 주사선 구동 회로, 이들 구동 회로를 이용한 전기 광학 장치, 및 전자 기기에 이용된다.
종래부터, 화상 표시 영역에 화상을 표시하는 전기 광학 장치로서 액정 표시 장치가 알려져 있다. 이 액정 표시 장치는, 예컨대, 화상 표시 영역에 배선된 데이터선이나 주사선에, 데이터선 신호나 주사 신호 등을 소정 타이밍으로 공급하기 위한 데이터선 구동 회로나 주사선 구동 회로를 갖고 있다. 이러한 데이터선 구동 회로나 주사선 구동 회로는 샘플링 신호를 출력하는 쌍방향 시프트 레지스터를 구비하고 있으며, 이 샘플링 신호에 근거하여, 각 화소에 화상 신호가 기입된다.
<1 : 종래예에 따른 쌍방향 시프트 레지스터의 구성>
도 14는 종래예에 관한 정(正) 논리로 구성된 쌍방향 시프트 레지스터(100)의 일부의 회로도이다.
이 쌍방향 시프트 레지스터(100)는 복수의 박막 트랜지스터를 포함하여 구성된 n개의 시프트 레지스터 단위 회로 A1, A2, …, An과, n-1개의 논리 연산 단위 회로 B1, B2, …, B(n-1)를 포함하여 구성되어 있다. 여기서, n은 2 이상의 자연수이다.
이하, 시프트 레지스터 단위 회로 A1∼A4 및 논리 연산 단위 회로 B1∼B3에 대하여 상세히 설명하지만, 다른 시프트 레지스터 단위 회로 A5∼An이나 논리 연산 단위 회로 B4∼B(n-1)도 마찬가지의 구성이다.
시프트 레지스터 단위 회로 A1∼A4에는, 제 1 클록 신호 CK1, 반전 제 1 클록 신호 CK1B, 제 2 클록 신호 CK2, 및 반전 제 2 클록 신호 CK2B가 공급되며, 이들 클록 신호 CK1, CK1B, CK2, CK2B에 동기하여 전송 개시 펄스 ST를 전송해서 출력 신호 P1∼P4를 출력한다. 여기서, 이 시프트 레지스터 단위 회로 A1∼A4에는, 전송 방향 제어 신호 DIR 및 반전 전송 방향 제어 신호 DIRB가 공급되고, 이것에 의해서 전송 방향이 제어된다.
논리 연산 단위 회로 B1∼B3은 각각, 시프트 레지스터 단위 회로 A1∼A4의 출력 신호 P1∼P4에 근거하여 샘플링 신호 Sm1∼Sm3을 생성한다.
구체적으로는, 논리 연산 단위 회로 B는 각각, 2단의 시프트 레지스터 단위 회로 A에 대응한 정 논리의 논리곱을 연산하는 앤드(AND) 회로이다. 즉, 논리 연 산 단위 회로 Bm(m은 n-1 이하의 자연수)에는, 시프트 레지스터 단위 회로 Am으로부터의 출력 신호 Pm, 및, 시프트 레지스터 단위 회로 Am+1로부터의 출력 신호 P(m+1)가 입력된다. 이 논리 연산 단위 회로 Bm은 이들 출력 신호 Pm 및 출력 신호 P(m+1)의 논리곱을 연산하여 샘플링 신호 Smm으로서 출력한다.
또, 쌍방향 시프트 레지스터를 부 논리로 구성한 경우, 논리 연산 단위 회로 B는 시프트 레지스터 단위 회로 A에 대응한 부 논리의 논리곱을 연산하는 노어(NOR) 회로로 한다.
시프트 레지스터 단위 회로 A1∼A4는, 예컨대, 각각 제 1 및 제 2 클록 동기형 인버터(101, 102)와, 인버터(103)와, 제 1 및 제 2 트랜스퍼 게이트(104, 105)를 갖는다. 제 1 및 제 2 클록 동기형 인버터(101, 102)의 출력단은 인버터(103)의 입력단에 접속되고, 인버터(103)의 출력단은 제 1 및 제 2 트랜스퍼 게이트(104, 105)를 거쳐서 제 1 및 제 2 클록 동기형 인버터(101, 102)의 입력단에 접속되어 있다(특허 문헌 1 참조).
제 1 클록 동기형 인버터(101)의 제어 단자에는, 제 1 클록 신호 CK1 및 반전 제 1 클록 신호 CK1B, 및, 제 2 클록 신호 CK2 및 반전 제 2 클록 신호 CK2B 중 한쪽이 공급되고, 제 2 클록 동기형 인버터(102)의 제어 단자에는 다른쪽이 공급된다.
제 1 트랜스퍼 게이트(104)의 제어 단자에는 전송 방향 제어 신호 DIR가 공급되고, 제 2 트랜스퍼 게이트(105)의 제어 단자에는 반전 전송 방향 제어 신호 DIRB가 공급된다. 이에 의해, 제 1 및 제 2 트랜스퍼 게이트(104, 105) 중 한쪽만 을 온으로 하여, 전송 개시 펄스 ST의 전송 방향이 설정된다. 여기서는 반전 전송 방향 제어 신호 DIRB의 논리 레벨이 H 레벨(하이 레벨)인 경우를 상정한다. 즉, 제 1 트랜스퍼 게이트(104)는 모두 고(高) 임피던스 상태이고, 제 2 트랜스퍼 게이트(105)는 모두 온 상태이며, 전송 개시 펄스 ST를 도 14 중 왼쪽으로부터 오른쪽으로 전송한다.
다음에, 시프트 레지스터 단위 회로 A1∼A4의 동작에 대하여 설명한다.
H 액티브의 전송 개시 펄스 ST가 입력됨과 아울러, 제 1 클록 신호 CK1이 H 레벨, 제 2 클록 신호 CK2가 L 레벨인 상태를 상정한다.
이 상태에서는, 시프트 레지스터 단위 회로 A1에 있어서, 제 1 클록 동기형 인버터(101)는 입력이 H 레벨이고 출력이 L 레벨(로우 레벨)인 인버터로서 동작하고 있어, 출력 신호 P1의 출력이 H 레벨로 되어 있다.
한편, 시프트 레지스터 단위 회로 A1에 있어서, 제 2 클록 동기형 인버터(102)는 고 임피던스 상태이고, 또한, 시프트 레지스터 단위 회로 A2에 있어서, 제 1 클록 동기형 인버터(101)도 입력측이 H 레벨의 고 임피던스 상태이다.
이 상태로부터, 제 1 클록 신호 CK1이 L 레벨로 되고, 제 2 클록 신호 CK2가 H 레벨로 되면, 시프트 레지스터 단위 회로 A1에 있어서, 제 1 클록 동기형 인버터(101)는 입력이 H 레벨이고 출력이 L 레벨인 인버터로서 동작하는 상태로부터 고 임피던스 상태로 된다. 동시에, 제 2 클록 동기형 인버터(102)는 고 임피던스 상태로부터, 입력이 H 레벨이고 출력이 L 레벨인 인버터로서 동작하는 상태로 된다. 따라서, 시프트 레지스터 단위 회로 A1에 있어서, 제 2 클록 동기형 인버터(102) 및 인버터(103)에 의해서 래치 회로가 구성되고, 출력 신호 P1의 출력은 여전히 H 레벨로 되어 있다.
한편, 시프트 레지스터 단위 회로 A2에 있어서, 제 1 클록 동기형 인버터(102)는 입력측이 H 레벨인 고 임피던스 상태로부터, 입력이 H 레벨이고 출력이 L 레벨인 인버터로서 동작하는 상태로 되어, 출력 신호 P2의 출력이 H 레벨로 된다.
계속해서, 이 상태로부터, 제 2 클록 신호 CK2가 L 레벨로 되고, 제 1 클록 신호 CK1이 H 레벨로 되면, 시프트 레지스터 단위 회로 A1에 있어서, 제 1 클록 동기형 인버터(101)는 고 임피던스 상태로부터, 입력이 L 레벨이고 출력이 H 레벨인 인버터로서 동작하는 상태로 된다. 동시에, 제 2 클록 동기형 인버터(102)는 입력이 H 레벨이고 출력이 L 레벨인 인버터로서 동작하는 상태로부터 고 임피던스 상태로 된다. 따라서, 출력 신호 P1의 출력은 L 레벨로 된다.
한편, 시프트 레지스터 단위 회로 A2에 있어서는, 래치 회로가 구성되고, 여전히 출력 신호 P2의 출력이 H 레벨로 된다. 또한, 시프트 레지스터 단위 회로 A3에 있어서, 출력 신호 P3의 출력이 L 레벨로부터 H 레벨로 된다.
이상으로부터, 시프트 레지스터 단위 회로 A1∼An에서, 출력 신호 P1∼Pn이 L 레벨로부터 H 레벨로 천이하는 타이밍은 제 1 클록 동기형 인버터(101)가, 입력측이 H 레벨인 고 임피던스 상태로부터 온 상태로 되는 타이밍에 의해서 결정된다.
또한, 출력 신호 P1∼Pn이 H 레벨로부터 L 레벨로 천이하는 타이밍도, 제 1 클록 동기형 인버터(101)가, 입력측이 L 레벨인 고 임피던스 상태로부터 온 상태로 되는 타이밍에 의해서 결정된다.
다음에, 쌍방향 시프트 레지스터를 부 논리로 구성한 경우의 시프트 레지스터 단위 회로 A1∼A4의 동작에 대하여 설명한다.
L 액티브의 전송 개시 펄스 ST가 입력됨과 아울러, 제 1 클록 신호 CK1이 H 레벨, 제 2 클록 신호 CK2가 L 레벨인 상태를 상정한다.
이 상태에서는, 시프트 레지스터 단위 회로 A1에 있어서, 제 1 클록 동기형 인버터(101)는, 입력이 L 레벨이고 출력이 H 레벨(하이 레벨)인 인버터로서 동작하고 있어, 출력 신호 P1의 출력이 L 레벨로 되어 있다.
한편, 시프트 레지스터 단위 회로 A1에 있어서, 제 2 클록 동기형 인버터(102)는 고 임피던스 상태이고, 또한, 시프트 레지스터 단위 회로 A2에 있어서, 제 1 클록 동기형 인버터(101)도, 입력측이 L 레벨인 고 임피던스 상태이다.
이 상태로부터, 제 1 클록 신호 CK1이 L 레벨로 되고, 제 2 클록 신호 CK2가 H 레벨로 되면, 시프트 레지스터 단위 회로 A1에 있어서, 제 1 클록 동기형 인버터(101)는 입력이 L 레벨이고 출력이 H 레벨인 인버터로서 동작하는 상태로부터 고 임피던스 상태로 된다. 동시에, 제 2 클록 동기형 인버터(102)는 고 임피던스 상태로부터, 입력이 L 레벨이고 출력이 H 레벨인 인버터로서 동작하는 상태로 된다. 따라서, 시프트 레지스터 단위 회로 A1에 있어서, 제 2 클록 동기형 인버터(102) 및 인버터(103)에 의해서 래치 회로가 구성되고, 출력 신호 P1의 출력은 여전히 L 레벨로 되어 있다.
한편, 시프트 레지스터 단위 회로 A2에 있어서, 제 1 클록 동기형 인버터(101)는 입력측이 L 레벨인 고 임피던스 상태로부터, 입력이 L 레벨이고 출력이 H 레벨인 인버터로서 동작하는 상태로 되어, 출력 신호 P2의 출력이 L 레벨로 된다.
계속해서, 이 상태로부터 제 2 클록 신호 CK2가 L 레벨로 되고 제 1 클록 신호 CK1이 H 레벨로 되면, 시프트 레지스터 단위 회로 A1에 있어서, 제 1 클록 동기형 인버터(101)는 고 임피던스 상태로부터, 입력이 H 레벨이고 출력이 L 레벨인 인버터로서 동작하는 상태로 된다. 동시에, 제 2 클록 동기형 인버터(102)는 입력이 L 레벨이고 출력이 H 레벨인 인버터로서 동작하는 상태로부터 고 임피던스 상태로 된다. 따라서, 출력 신호 P1의 출력은 H 레벨로 된다.
한편, 시프트 레지스터 단위 회로 A2에 있어서는, 래치 회로가 구성되어, 여전히 출력 신호 P2의 출력이 L 레벨로 된다. 또한, 시프트 레지스터 단위 회로 A3에 있어서, 출력 신호 P3의 출력이 H 레벨로부터 L 레벨로 된다.
이상으로부터, 시프트 레지스터 단위 회로 A1∼An에서, 출력 신호 P1∼Pn이 H 레벨로부터 L 레벨로 천이하는 타이밍은, 제 1 클록 동기형 인버터(101)가, 입력측이 L 레벨인 고 임피던스 상태로부터 온 상태로 되는 타이밍에 의해서 결정된다.
또한, 출력 신호 P1∼Pn이 L 레벨로부터 H 레벨에 천이하는 타이밍도, 제 1 클록 동기형 인버터(101)가, 입력측이 H 레벨인 고 임피던스 상태로부터 온 상태로 되는 타이밍에 의해서 결정된다.
<1-1: 인버터의 구성>
상술한 시프트 레지스터 단위 회로 A1∼An 등을 구성하는 인버터는 이하와 같은 구성이다.
도 15는 인버터의 트랜지스터 레벨에서의 회로도이다.
인버터는 p채널 MOS 트랜지스터(111)(이후, pMOS라고 부름)와 n채널 MOS 트랜지스터(112)(이후, nMOS라고 부름)를 조합한 CMOS형이다. 구체적으로는, pMOS(111) 및 nMOS(112)의 게이트는 입력단에 접속되고, pMOS(111) 및 nMOS(112)의 드레인은 출력단에 접속되어 있다.
이 인버터에서는, 입력이 H 레벨인 경우, pMOS(111)가 오프, nMOS(112)가 온으로 된다. 이렇게 하면, nMOS(112)측의 전압이 출력단에 나타나, 출력은 L 레벨로 된다. 한편, 입력이 L 레벨인 경우, nMOS(112)가 오프, pMOS(111)가 온으로 된다. 이렇게 하면, pMOS(111)측의 전압이 출력단에 나타나, 출력은 H 레벨로 된다.
<1-2: 제 1 클록 신호로 동작하는 클록 동기형 인버터의 구성>
상술한 시프트 레지스터 단위 회로 A1∼An을 구성하는, 제 1 클록 신호 CK1이 H 레벨인 경우에 동작하는 클록 동기형 인버터는 이하와 같은 구성이다.
도 16은 제 1 클록 신호 CK1로 동작하는 클록 동기형 인버터의 트랜지스터 레벨에서의 회로도이다.
이 클록 동기형 인버터는 2개의 pMOS 및 2개의 nMOS가 직렬로 접속되어 구성된다. 구체적으로는, 제 2 pMOS(113), 제 1 pMOS(111), 제 1 nMOS(112), 및 제 2 nMOS(114)의 순으로 접속되어 있다. 제 1 pMOS(111) 및 제 1 nMOS(112)은 상술한 인버터와 마찬가지의 구성이다. 또한, 이 클록 동기형 인버터는 제 1 클록 신호 CK1이 H 레벨로 되면 동작하기 때문에, 제 2 pMOS(113)에는 반전 제 1 클록 신호 CK1B가 공급되고, 제 2 nMOS(114)에는 제 1 클록 신호 CK1이 공급된다.
제 1 클록 신호 CK1로 동작하는 클록 동기형 인버터의 동작은 이하의 4가지로 된다.
(1-1) 입력 레벨이 H인 경우, 제 1 클록 신호 CK1에 의해서 제 2 nMOS(114)가 온 상태로 되는 것에 의해, 고 임피던스 상태로부터 온 상태로 된다.
(1-2) 입력 레벨이 H인 경우, 제 1 클록 신호 CK1에 의해서 제 2 nMOS(114)가 오프 상태로 되는 것에 의해, 온 상태로부터 고 임피던스 상태로 된다.
(1-3) 입력 레벨이 L인 경우, 반전 제 1 클록 신호 CK1B에 의해서 제 2 pMOS(113)가 온 상태로 되는 것에 의해, 고 임피던스 상태로부터 온 상태로 된다.
(1-4) 입력 레벨이 L인 경우, 반전 제 1 클록 신호 CK1B에 의해서 제 2 pMOS(113)가 오프 상태로 되는 것에 의해, 온 상태로부터 고 임피던스 상태로 된다.
<1-3: 제 2 클록 신호로 동작하는 클록 동기형 인버터의 구성>
도 17은 제 2 클록 신호 CK2로 동작하는 클록 동기형 인버터의 트랜지스터 레벨에서의 회로도이다.
이 클록 동기형 인버터는 제 1 클록 신호 CK1로 동작하는 클록 동기형 인버터와 거의 동일한 구성이지만, 제 2 클록 신호 CK2가 H 레벨로 되면 동작하기 때문에, 제 2 pMOS(113)에는 반전 제 2 클록 신호 CK2B가 공급되고, 제 2 nMOS(114)에는 제 2 클록 신호 CK2가 공급된다.
제 2 클록 신호 CK2로 동작하는 클록 동기형 인버터의 동작은 이하의 4가지로 된다.
(2-1) 입력 레벨이 H인 경우, 제 2 클록 신호 CK2에 의해서 제 2nMOS(114)가 온 상태로 되는 것에 의해, 고 임피던스 상태로부터 온 상태로 된다.
(2-2) 입력 레벨이 H인 경우, 제 2 클록 신호 CK2에 의해서 제 2nMOS(114)가 오프 상태로 되는 것에 의해, 온 상태로부터 고 임피던스 상태로 된다.
(2-3) 입력 레벨이 L인 경우, 반전 제 2 클록 신호 CK2B에 의해서 제 2pMOS(113)가 온 상태로 되는 것에 의해, 고 임피던스 상태로부터 온 상태로 된다.
(2-4) 입력 레벨이 L인 경우, 반전 제 2 클록 신호 CK2B에 의해서 제 2pMOS(113)가 오프 상태로 되는 것에 의해, 온 상태로부터 고 임피던스 상태로 된다.
[특허 문헌 1]
일본 특허 공개 평성 제 11-176186 호 공보
<1-4: 반전 클록 신호 생성 회로>
그런데, 상술한 클록 동기형 인버터에 공급되는 반전 클록 신호는, 구체적으로는, 이하와 같은 반전 클록 신호 생성 회로(120)에서 생성된다.
도 18은 반전 클록 신호 생성 회로(120)의 회로도이다.
반전 클록 신호 생성 회로는 인버터(121)와, 이 인버터(121)의 입출력측의 배선에 기생하는 용량(122, 123)으로 구성된다. 인버터(121)는 각각 도 15에 나타내는 인버터와 동일한 구성이다.
인버터(121)에 클록 신호 CK1, CK2를 공급하면, 이 클록 신호 CK1, CK2는 인버터(121)에서 반전되어, 반전 클록 신호 CK1B, CK2B로 된다.
그런데, pMOS와 nMOS에서는 정공의 이동도와 전자의 이동도에 차이가 있기 때문에, 온, 오프 동작의 전압 레벨, 즉 임계값이 상이하다.
따라서, 도 18에 나타내는 반전 클록 신호 생성 회로를 이용하여 반전 클록 신호 CK1B, CK2B를 생성함으로써, 도 19, 도 20에 도시하는 바와 같이, 반전 클록 신호 CK1B, CK2B는 클록 신호 CK1, CK2에 대하여 지연 시간 Td가 발생한다.
즉, 클록 신호 CK1, CK2가 H 레벨로부터 L 레벨로 천이되기 시작하여도, 인버터를 구성하는 pMOS가 즉시 온, nMOS가 즉시 오프로 되는 일은 없다. 즉, 일정 전압 낮춘 레벨에 있어서, nMOS가 오프로 되는 것보다도 빠른 타이밍에서 pMOS가 온으로 된다. 이렇게 하면, pMOS측의 전압이 출력단에 나타나므로, 반전 클록 신호 CK1B, CK2B가 L 레벨로부터 H 레벨로 천이되기 시작한다.
또한, 클록 신호 CK1, CK2가 L 레벨로부터 H 레벨로 천이되기 시작하여도, 인버터를 구성하는 pMOS가 즉시 오프, nMOS가 즉시 온으로 되는 일은 없다. 그리고, 일정 전압 높인 레벨에 있어서, pMOS가 오프될 때까지, pMOS측의 전압이 출력단에 나타나, 반전 클록 신호 CK1B, CK2B는 H 레벨 그대로이다.
따라서, 클록 신호 CK1, CK2의 상승과 반전 클록 신호 CK1B, CK2B의 상승 사이에 지연 시간 Td가 발생한다. 또한, 클록 신호 CK1, CK2의 하강과 반전 클록 신 호 CK1B, CK2B의 하강 사이에도, 지연 시간 Td가 발생한다. 여기서, 클록 신호 CK1, CK2는 H 레벨로 되는 기간이 서로 겹치지 않게 되도록 되어 있다.
<1-5: 클록 신호 및 반전 클록 신호가 출력 신호에 미치는 영향>
이상의 클록 신호 CK1, CK2, 및, 이 클록 신호 CK1, CK2에 대하여 지연 시간 Td가 발생한 반전 클록 신호 CK1B, CK2B를 쌍방향 시프트 레지스터(100)에 공급한다.
도 19는 쌍방향 시프트 레지스터를 정 논리로 구성한 경우의 타이밍차트이다.
시프트 레지스터 단위 회로 A1∼An 중 기수번째의 시프트 레지스터 단위 회로 A에서, 제 1 클록 동기형 인버터(101)는 제 1 클록 신호 CK1이 H 레벨로 되는 것에 의해, 입력측이 H 레벨의 고 임피던스 상태로부터 온 상태로 된다. 따라서, 기수번째의 출력 신호 P는 시각 T1A, T3A에서, (1-1) 제 1 클록 신호 CK1에 의해서 제 2 nMOS(114)가 온 상태로 되는 것에 의해, L 레벨로부터 H 레벨로 천이한다.
한편, 기수번째의 시프트 레지스터 단위 회로 A에서, 제 1 클록 동기형 인버터(101)는 제 1 클록 신호 CK1이 H 레벨로 되는 것에 의해, 입력측이 L 레벨의 고 임피던스 상태로부터 온 상태로 된다. 따라서, 기수번째의 출력 신호 P는, 시각 T4A, T7A에서, (1-3) 반전 제 1 클록 신호 CK1B에 의해서 제 2 pMOS(113)가 온 상태로 되는 것에 의해, H 레벨로부터 L 레벨로 천이한다.
또한, 시프트 레지스터 단위 회로 A1∼An 중 우수번째의 시프트 레지스터 단 위 회로 A에서, 제 1 클록 동기형 인버터(101)는 제 2 클록 신호 CK2가 H 레벨로 되는 것에 의해, 입력측이 H 레벨의 고 임피던스 상태로부터 온 상태로 된다. 따라서, 우수번째의 출력 신호 P는 시각 T2A, T5A에서, (2-1) 제 2 클록 신호 CK2에 의해서 제 2 nMOS(114)가 온 상태로 되는 것에 의해, L 레벨로부터 H 레벨로 천이한다.
한편, 우수번째의 시프트 레지스터 단위 회로 A에서, 제 1 클록 동기형 인버터(101)는 제 2 클록 신호 CK2가 H 레벨로 되는 것에 의해, 입력측이 L 레벨의 고 임피던스 상태로부터 온 상태로 된다. 따라서, 우수번째의 출력 신호 P는 시각 T6A, T8A에서, (2-3) 반전 제 2 클록 신호 CK2B에 의해서 제 2 pMOS(113)가 온 상태로 되는 것에 의해, H 레벨로부터 L 레벨로 천이한다.
따라서, 쌍방향 시프트 레지스터를 정 논리로 구성한 경우, 출력 신호 P의 펄스폭은 Tp+Td로 된다.
도 20은 쌍방향 시프트 레지스터를 부 논리로 구성한 경우의 타이밍차트이다.
시프트 레지스터 단위 회로 A1∼An 중 기수번째의 시프트 레지스터 단위 회로 A에서, 제 1 클록 동기형 인버터(101)는 제 1 클록 신호 CK1이 H 레벨로 되는 것에 의해, 입력측이 L 레벨인 고 임피던스 상태로부터 온 상태로 된다. 따라서, 기수번째의 출력 신호 P는 시각 T1B, T4B에서, (1-3) 반전 제 1 클록 신호 CK1B에 의해서 제 2 pMOS(113)가 온 상태로 되는 것에 의해, H 레벨로부터 L 레벨로 천이한다.
한편, 기수번째의 시프트 레지스터 단위 회로 A에서, 제 1 클록 동기형 인버터(101)는 제 1 클록 신호 CK1이 H 레벨로 되는 것에 의해, 입력측이 H 레벨인 고 임피던스 상태로부터 온 상태로 된다. 따라서, 기수번째의 출력 신호 P는 시각 T3B, T7B에서, (1-1) 제 1 클록 신호 CK1에 의해서 제 2 nMOS(114)가 온 상태로 되는 것에 의해, L 레벨로부터 H 레벨로 천이한다.
또한, 시프트 레지스터 단위 회로 A1∼An 중 우수번째의 시프트 레지스터 단위 회로 A에서, 제 1 클록 동기형 인버터(101)는 제 2 클록 신호 CK2가 H 레벨로 되는 것에 의해, 입력측이 L 레벨인 고 임피던스 상태로부터 온 상태로 된다. 따라서, 우수번째의 출력 신호 P는 시각 T2B, T6B에서, (2-3) 반전 제 2 클록 신호 CK2B에 의해서 제 2 pMOS(113)가 온 상태로 되는 것에 의해, H 레벨로부터 L 레벨로 천이한다.
한편, 우수번째의 시프트 레지스터 단위 회로 A에서, 제 1 클록 동기형 인버터(101)는 제 2 클록 신호 CK2가 H 레벨로 되는 것에 의해, 입력측이 H 레벨인 고 임피던스 상태로부터 온 상태로 된다. 따라서, 우수번째의 출력 신호 P는 시각 T5B, T8B에서, (2-1) 제 2 클록 신호 CK2에 의해서 제 2 nMOS(114)가 온 상태로 되는 것에 의해, L 레벨로부터 H 레벨로 천이한다.
따라서, 쌍방향 시프트 레지스터를 부 논리로 구성한 경우, 출력 신호 P의 펄스폭은 Tp-Td로 된다.
따라서, 쌍방향 시프트 레지스터를 정 논리로 구성한 경우와 부 논리로 구성한 경우에, 출력 신호 P의 펄스폭이 2Td만큼 상이하다. 그 때문에, 상술한 쌍방향 시프트 레지스터를 예컨대 데이터선 구동 회로로서 이용하면, 설계 변경 시, 출력 신호의 펄스폭의 변화를 고려해야 하여, 설계 작업에 시간이 걸리고 있었다.
본 발명은, 쌍방향 시프트 레지스터를 정 논리로 구성하더라도 부 논리로 구성하더라도, 출력 신호의 펄스폭을 동일하게 할 수 있는 쌍방향 시프트 레지스터를 제공하는 것을 목적으로 한다.
본 발명의 시프트 레지스터는, 전송 방향 제어 신호의 논리 레벨에 의해서 표시되는 방향으로 개시 펄스를 전송하는 시프트 레지스터 단위 회로를 복수단 구비한 쌍방향 시프트 레지스터로서, 상기 시프트 레지스터 단위 회로는 클록 신호 및 이 클록 신호를 반전시킨 반전 클록 신호 중 한쪽에 동기하여 개시 펄스를 전송하는 제 1 트랜스퍼 게이트와, 다른쪽에 동기하여 개시 펄스를 전송하는 제 2 트랜스퍼 게이트와, 입력 신호를 반전하여 출력하는 제 1 논리 회로와, 전송 방향 제어 신호의 논리 레벨에 따라 서로 배타적으로 유효로 되는 제 1 및 제 2 클록 동기형 인버터를 구비하며, 상기 제 1 논리 회로의 출력단은 상기 제 1 및 제 2 클록 동기형 인버터의 입력단에 접속되고, 상기 제 1 및 제 2 클록 동기형 인버터의 출력단은 상기 제 1 및 제 2 트랜스퍼 게이트를 거쳐서 상기 제 1 논리 회로의 입력단에 접속되는 것을 특징으로 한다.
상술한 바와 같이, 종래에서는, 개시 펄스를 전송하는 타이밍을 클록 동기형 인버터로 제어하고 있었다. 이 클록 동기형 인버터에서는, 입력 신호의 레벨에 의 해서, 고 임피던스 상태로부터 온 상태로 되는 타이밍을 제어하는 것이 pMOS인지 nMOS인지 결정되어 있다. 그 때문에, 쌍방향 시프트 레지스터를 정 논리로 구성한 경우와 부 논리로 구성한 경우에, 시프트 레지스터 단위 회로로부터의 출력 신호의 펄스폭이 상이하였다.
그래서, 본 발명에 따르면, 개시 펄스를 전송하는 타이밍을 트랜스퍼 게이트로 제어하였다. 따라서, 입력 신호의 레벨에 관계없이 고 임피던스 상태로부터 온 상태로 되는 타이밍을 제어하는 것은 pMOS 또는 nMOS 중 동작의 타이밍이 빠른 쪽으로 된다. 따라서, 쌍방향 시프트 레지스터를 정 논리로 구성하더라도 부 논리로 구성하더라도, 시프트 레지스터 단위 회로로부터의 출력 신호의 펄스폭은 동일하게 된다. 따라서, 설계 변경할 때, 출력 신호의 펄스폭의 변화를 고려할 필요가 없어, 설계 작업을 신속히 실행할 수 있다.
또한, 입력 신호를 반전시켜 출력하는 인버터나 클록 동기형 인버터는 트랜스퍼 게이트와 상이하며, 전력을 소비하는 구조이다. 종래에서는, 시프트 레지스터 단위 회로를 구성하는 5개의 회로 소자 중, 2개의 클록 동기형 인버터, 하나의 인버터, 및 하나의 트랜스퍼 게이트가 동작한다. 따라서, 전력을 소비하는 회로 소자는 3개이다. 이에 반하여, 본 발명에서는, 시프트 레지스터 단위 회로를 구성하는 5개의 회로 소자 중, 2개의 트랜스퍼 게이트, 제 1 논리 회로, 및 하나의 클록 동기형 인버터가 동작한다. 따라서, 전력을 소비하는 회로 소자는 2개이다. 따라서, 종래의 시프트 레지스터에 비해서, 소비 전력을 저감할 수 있다.
본 발명에서는, 리세트 신호를 출력하는 리세트 회로를 더 구비하며, 상기 제 1 논리 회로는 상기 제 1 또는 제 2 트랜스퍼 게이트로부터 출력된 신호와 상기 리세트 신호를 각각 반전시켜 논리곱을 연산하는 노어 회로인 것이 바람직하다.
종래에서는, 액정의 초기 상태가 불안정하기 때문에, 각 화소의 초기의 표시 상태에 편차가 발생하고 있었다. 그러나, 본 발명에 따르면, 개시 펄스 및 리세트 신호를 H 액티브로 하고, 이 리세트 신호를 제 1 논리 회로에 입력함으로써, 모든 시프트 레지스터 단위 회로의 초기 상태를 용이하게 동일하게 할 수 있다.
본 발명에서는, 리세트 신호를 출력하는 리세트 회로를 더 구비하며, 상기 제 1 논리 회로는 상기 제 1 또는 제 2 트랜스퍼 게이트로부터 출력된 신호와 상기 리세트 신호를 각각 반전시켜 논리합을 연산하는 난드(NAND) 회로인 것이 바람직하다.
종래에서는, 액정의 초기 상태가 불안정하기 때문에, 각 화소의 초기의 표시 상태에 편차가 발생하고 있었다. 그러나, 본 발명에 따르면, 개시 펄스 및 리세트 신호를 L 액티브로 하고, 이 리세트 신호를 제 1 논리 회로에 입력함으로써, 모든 시프트 레지스터 단위 회로의 초기 상태를 용이하게 동일하게 할 수 있다.
발명을 실시하기 위한 최선의 형태
<2. 전기 광학 장치의 전체 구성>
도 1은 본 실시예에 따른 쌍방향 시프트 레지스터로서의 데이터선 구동 회로(200)가 적용된 전기 광학 장치(1)의 전체 구성을 나타내는 블럭도이다.
먼저, 전기 광학 장치(1)는 전기 광학 재료로서 액정을 이용한다. 이 전기 광학 장치(1)는 주요부로서 액정 패널 AA를 구비한다. 액정 패널 AA는 스위칭 소자로서 박막 트랜지스터(Thin Film Transistor: 이하, 「TFT」라고 함)가 형성된 소자 기판과, 이 소자 기판에 소정 간격을 두고 대향 배치된 대향 기판과, 이들 소자 기판 및 대향 기판 사이에 마련된 액정을 갖는다.
전기 광학 장치(1)는 액정 패널 AA 외에, 타이밍 발생 회로(300) 및 화상 처리 회로(400)를 구비한다. 액정 패널 AA의 소자 기판 상에는, 화상 표시 영역 A, 주사선 구동 회로(500), 데이터선 구동 회로(200), 샘플링 회로(240) 및 화상 신호 공급선 L1∼L3이 형성된다.
이 전기 광학 장치(1)에 공급되는 입력 화상 데이터 D는, 예컨대, 3비트 패러렐(parallel)의 형식이다. 타이밍 발생 회로(300)는 입력 화상 데이터 D에 동기하여, 제 1 Y클록 신호 YCK1, 반전 제 1 Y클록 신호 YCK1B, 제 2 Y클록 신호 YCK2, 반전 제 2 Y클록 신호 YCK2B, 제 1 X클록 신호 XCK1, 반전 제 1 X클록 신호 XCK1B, 제 2 X클록 신호 XCK2, 반전 제 2 X클록 신호 XCK2B, Y 전송 개시 펄스 STY, X 전송 개시 펄스 STX, 전송 방향 제어 신호 DIR 및 반전 전송 방향 제어 신호 DIRB를 생성하여, 주사선 구동 회로(500) 및 데이터선 구동 회로(200)에 공급한다. 또한, 타이밍 발생 회로(300)는 화상 처리 회로(400)를 제어하는 각종 타이밍 신호를 생성하고, 이것을 출력한다.
여기서, 제 1 Y클록 신호 YCK1 및 제 2 Y클록 신호 YCK2는 주사선(2)을 선택하는 기간을 특정하는 신호이며, 반전 제 1 Y클록 신호 YCK1B 및 반전 제 2 Y클록 신호 YCK2B는 제 1 Y클록 신호 YCK1 및 제 2 Y클록 신호 YCK2의 논리 레벨을 반전 한 것이다. 제 1 X클록 신호 XCK1 및 제 2 X클록 신호 XCK2는 데이터선(3)을 선택하는 기간을 특정하는 신호이며, 반전 제 1 X클록 신호 XCK1B 및 반전 제 2 X클록 신호 XCK2B는 제 1 X클록 신호 XCK1 및 제 2 X클록 신호 XCK2의 논리 레벨을 반전한 것이다. 또한, Y 전송 개시 펄스 STY는 주사선(2)의 선택 개시를 지시하는 펄스이며, X 전송 개시 펄스 STX는 데이터선(3)의 선택 개시를 지시하는 펄스이다.
또한, 전송 방향 제어 신호 DIR은 주사선(2) 및 데이터선(3)의 선택 순서를 지시하는 신호이다. 구체적으로는, 전송 방향 제어 신호 DIR의 논리 레벨이 H 레벨일 때, 전송 방향 제어 신호 DIR은 각 주사선(2)을 위에서부터 아래로 순차적으로 선택함과 아울러, 각 데이터선(3)을 왼쪽으로부터 오른쪽으로 선택할 것을 지시한다. 한편, 전송 방향 제어 신호 DIR의 논리 레벨이 L 레벨일 때, 전송 방향 제어 신호 DIR은 각 주사선(2)을 아래에서부터 위로 순차적으로 선택함과 아울러 각 데이터선(3)을 오른쪽에서부터 왼쪽으로 선택할 것을 지시한다.
본 실시예에서는, 주사선 구동 회로(500) 및 데이터선 구동 회로(200)에 대하여, 공통의 전송 방향 제어 신호 DIR 및 반전 전송 방향 제어 신호 DIRB를 공급하고 있지만, 타이밍 발생 회로(300)에 있어서, 주사선의 선택용 신호와 데이터선의 선택용 신호를 개별적으로 생성하여, 이들을 주사선 구동 회로(500) 및 데이터선 구동 회로(200)에 공급하더라도 되는 것은 물론이다.
화상 처리 회로(400)는 입력 화상 데이터 D에, 액정 패널의 광 투과 특성을 고려한 감마 보정 등을 실시한 후, RGB 각 색의 화상 데이터를 D/A 변환하여, 화상 신호(40R, 40G, 40B)를 생성해서 액정 패널 AA에 공급한다.
<2-2: 화상 표시 영역>
화상 표시 영역 A에는, 도 1에 도시하는 바와 같이, k(k는 2 이상의 자연수)개의 주사선(2)이 X 방향을 따라 평행하게 배열하여 형성되고, I(I는 2 이상의 자연수)개의 데이터선(3)이 Y 방향을 따라 평행하게 배열하여 형성된다. 각 주사선(2)과 각 데이터선(3)의 교차 부분에는, TFT(50), 화소 전극(6), 축적 용량(51)이 마련되어 있다. TFT(50)의 게이트는 주사선(2)에 접속되고, 소스는 데이터선(3)에 접속되며, 드레인은 화소 전극(6)에 접속된다. 그리고, 각 화소는 화소 전극(6)과, 대향 기판에 형성되는 대향 전극(후술함)과, 이들 양 전극 사이에 배치된 액정에 의해서 구성된다. 즉, 주사선(2)과 데이터선(3)의 각 교차에 대응하여, 화소는 매트릭스 형상으로 배열된다.
또한, TFT(50)의 게이트가 접속되는 각 주사선(2)에는, 주사 신호 Y1, Y2, …, Ym이 펄스적으로 선 순차적으로 인가되도록 되어 있다. 이 때문에, 어떤 주사선(2)에 주사 신호가 공급되면, 당해 주사선에 접속되는 TFT(50)가 온으로 되기 때문에, 데이터선(3)으로부터 소정의 타이밍으로 공급되는 화상 신호 X1, X2, …, Xn은 대응하는 화소에 순번으로 기입된 후, 소정의 기간 유지되게 된다.
액정 분자의 배향이나 질서는 각 화소에 인가되는 전압 레벨에 따라 변화되기 때문에, 광 변조에 의한 계조 표시가 가능하다. 예컨대, 액정을 통과하는 광량은, 노멀리 화이트 모드(normally white mode)이면, 인가 전압이 높아짐에 따라 제한되고, 노멀리 블랙 모드(normally black mode)이면, 인가 전압이 높아짐에 따라 완화되기 때문에, 전기 광학 장치(1) 전체에서는 화상 신호에 따른 콘트라스트를 갖는 광이 빛이 각 화소마다 출사된다. 이 때문에, 소정의 표시가 가능해진다.
축적 용량(51)은 유지된 화상 신호가 리크하는 것을 방지하기 위해서, 화소 전극(6)과 대향 전극 사이에 형성되는 액정 용량과 병렬로 부가된다. 예컨대, 화소 전극(6)의 전압은 소스 전압이 인가된 시간보다도 3자리수 긴 시간만큼 축적 용량(51)에 의해 유지되기 때문에, 유지 특성이 개선되는 결과, 고 콘트라스트비를 실현할 수 있다.
<2-3: 데이터선 구동 회로 및 샘플링 회로>
데이터선 구동 회로(200)는, 제 1 X클록 신호 XCK1, 반전 제 1 X클록 신호 XCK1B, 제 2 X클록 신호 XCK2, 및 반전 제 2 X클록 신호 XCK2B에 동기하여 순차적으로 액티브로 되는 샘플링 신호 Sm1∼SmI를 생성한다. 또한, 데이터선 구동 회로(200)는 전송 방향 제어 신호 DIR 및 반전 전송 방향 제어 신호 DIRB에 의해서 샘플링 신호 Sm1∼SmI을 액티브로 하는 순서를 제어하는 것이 가능하다. 구체적으로는, 전송 방향 제어 신호 DIR이 L 레벨 또한 반전 전송 방향 제어 신호 DIRB가 H 레벨인 경우, 샘플링 신호는 S1→S2→… SI의 순으로 액티브로 되고, 전송 방향 제어 신호 DIR이 H 레벨 또한 반전 전송 방향 제어 신호 DIRB가 L 레벨인 경우, 샘플링 신호는 SI→S(I-1)→ … S1의 순으로 액티브로 된다.
샘플링 회로(240)는 n개의 스위치 SW1∼SWI를 구비한다. 각 스위치 SW1∼SWI는 TFT로 구성되며, 게이트에 공급되는 각 샘플링 신호 Sm1∼SmI가 순차적으로 활성화되면, 각 스위치 SW1∼SWI가 순차적으로 온 상태로 된다. 이렇게 하면, 화 상 신호 공급선 L1∼L3을 거쳐서 공급되는 화상 신호(40R, 40G, 40B)가 샘플링되고, 각 데이터선(3)에 순차적으로 공급된다. 따라서, S1→S2→ … SI의 순으로 샘플링 신호가 액티브로 되면, 데이터선(3)은 왼쪽으로부터 오른쪽으로 순차적으로 선택되는 한편, SI→S(I-1)→ … S1의 순으로 샘플링 신호가 액티브로 되면, 데이터선(3)은 오른쪽으로부터 왼쪽으로 순차적으로 선택되게 된다. 또, 샘플링 회로(240)를 데이터선 구동 회로(200)에 포함시키더라도 되는 것은 물론이다.
도 2는 데이터선 구동 회로(200)의 구성을 나타내는 블럭도이다. 데이터선 구동 회로(200)는 n개의 시프트 레지스터 단위 회로 A1, A2, …, An(n은, 2 이상의 자연수)와, n-1개의 논리 연산 단위 회로 B1, B2, …, B(n-1)와, 리세트 회로 C를 포함하여 구성되어 있다.
이 중, 논리 연산 단위 회로 B에 대해서는, 상술한 쌍방향 시프트 레지스터(100)와 대략 동일한 구성이다. 즉, 논리 연산 단위 회로 B는, 데이터선 구동 회로(200)를 정 논리로 구성한 경우는 AND 회로이고, 부 논리로 구성한 경우는 노어 회로이다.
또한, 리세트 회로 C는 리세트 신호 R을 시프트 레지스터 단위 회로 A1∼An에 공급한다.
도 3은 데이터선 구동 회로(200)의 일부의 회로도이다. 이 데이터선 구동 회로(200)는 정 논리로 구성된다. 이하, 시프트 레지스터 단위 회로 A1∼A4에 대하여 상세히 설명하지만, 다른 시프트 레지스터 단위 회로 A5∼An도 동일한 구성이다.
시프트 레지스터 단위 회로 A1∼A4는 각각, 제 1 및 제 2 트랜스퍼 게이트(201, 202)와, 제 1 논리 회로(203)와, 제 1 및 제 2 클록 동기형 인버터(204, 205)를 갖는다. 제 1 논리 회로(203)의 출력단은 제 1 및 제 2 클록 동기형 인버터(204, 205)의 입력단에 접속되고, 제 1 및 제 2 클록 동기형 인버터(204, 205)의 출력단은 제 1 및 제 2 트랜스퍼 게이트(201, 202)를 거쳐서 제 1 논리 회로(203)의 입력단에 접속되어 있다.
제 1 논리 회로(203)는 제 1 또는 제 2 트랜스퍼 게이트(201, 202)로부터 출력된 신호와 리세트 회로 C로부터 출력된 리세트 신호 R을 반전시켜 논리곱을 연산하는 노어 회로이다. 따라서, 제 1 논리 회로(203)는 리세트 신호 R이 L 레벨인 한, 제 1 또는 제 2 트랜스퍼 게이트(201, 202)로부터의 입력 신호를 반전하여 출력한다. 한편, 리세트 신호 R이 H 레벨로 되면, 제 1 논리 회로(203)는 제 1 또는 제 2 트랜스퍼 게이트(201, 202)로부터의 입력 신호의 레벨에 관계없이, L 레벨의 신호를 출력한다.
또, 데이터선 구동 회로를 부 논리로 구성하는 경우는, 제 1 논리 회로(203)를 난드 회로로 한다. 이 경우, 제 1 논리 회로(203)는 리세트 신호 R이 H 레벨인 한, 제 1 또는 제 2 트랜스퍼 게이트(201, 202)로부터의 입력 신호를 반전하여 출력한다. 한편, 리세트 신호 R이 L 레벨로 되면, 제 1 논리 회로(203)는 제 1 또는 제 2 트랜스퍼 게이트(201, 202)로부터의 입력 신호의 레벨에 관계없이, H 레벨의 신호를 출력한다.
제 1 트랜스퍼 게이트(201)의 제어 단자에는 제 1 X클록 신호 XCK1 및 제 2 X클록 신호 XCK2 중 한쪽이 공급되고, 제 2 트랜스퍼 게이트(202)의 제어 단자에는 제 1 X클록 신호 XCK1 및 제 2 X클록 신호 XCK2 중 다른쪽이 공급된다. 시프트 레지스터 단위 회로 A1∼A4는 이들 제 1 X클록 신호 XCK1, 제 2 X클록 신호 XCK2, 제 1 X클록 신호 XCK1 및 제 2 X클록 신호 XCK2에 동기하여 X 전송 개시 펄스 STX를 전송한다.
또한, 제 1 클록 동기형 인버터(204)의 제어 단자에는 전송 방향 제어 신호 DIR이 공급되고, 제 2 클록 동기형 인버터(205)의 제어 단자에는 반전 전송 방향 제어 신호 DIRB가 공급된다. 이에 따라, 제 1 및 제 2 클록 동기형 인버터(204, 205) 중 한쪽만을 온으로 하여, X 전송 개시 펄스 STX의 전송 방향이 설정된다.
여기서는, 반전 전송 방향 제어 신호 DIRB의 논리 레벨이 H 레벨인 경우를 상정한다. 즉, 제 1 클록 동기형 인버터(204)는 모두 고 임피던스 상태이고, 제 2 클록 동기형 인버터(205)는 모두 온 상태이며, X 전송 개시 펄스 STX를 도 3중 왼쪽으로부터 오른쪽으로 전송한다.
다음에, 시프트 레지스터 단위 회로 A1∼A4의 동작에 대하여 설명한다.
H 액티브의 X 전송 개시 펄스 STX가 입력됨과 아울러, 제 1 X클록 신호 XCK1이 H 레벨, 제 2 X클록 신호 XCK2가 L 레벨인 상태를 상정한다.
이 상태에서는, 시프트 레지스터 단위 회로 A1에 있어서, 제 1 트랜스퍼 게이트(201)는 온 상태이며, 출력 신호 P1의 출력이 H 레벨로 되어 있다.
한편, 시프트 레지스터 단위 회로 A1에 있어서, 제 2 트랜스퍼 게이트(202)는 고 임피던스 상태이고, 또한, 시프트 레지스터 단위 회로 A2에 있어서, 제 1 트 랜스퍼 게이트(201)도, 입력측이 L 레벨인 고 임피던스 상태이다.
이 상태로부터, 제 1 X클록 신호 XCK1이 L 레벨로 되고, 제 2 X클록 신호 XCK2가 H 레벨로 되면, 시프트 레지스터 단위 회로 A1에 있어서, 제 1 트랜스퍼 게이트(201)는 온 상태로부터 고 임피던스 상태로 된다. 동시에, 제 2 트랜스퍼 게이트(202)는 고 임피던스 상태로부터 온 상태로 된다. 따라서, 시프트 레지스터 단위 회로 A1에 있어서, 제 2 트랜스퍼 게이트(202) 및 제 1 논리 회로(203)에 의해서 래치 회로가 구성되고, 출력 신호 P1의 출력은 여전히 H 레벨로 되어 있다.
한편, 시프트 레지스터 단위 회로 A2에 있어서, 제 1 클록 동기형 인버터(204)는 입력측이 L 레벨인 고 임피던스 상태로부터 온 상태로 되어, 출력 신호 P2의 출력이 H 레벨로 된다.
계속해서, 이 상태로부터, 제 2 X클록 신호 XCK2가 L 레벨로 되고, 제 1 X클록 신호 XCK1이 H 레벨로 되면, 시프트 레지스터 단위 회로 A1에 있어서, 제 1 트랜스퍼 게이트(201)는 고 임피던스 상태로부터 온 상태로 된다. 동시에, 제 2 트랜스퍼 게이트(202)는 온 상태로부터 고 임피던스 상태로 된다. 따라서, 출력 신호 P1의 출력은 L 레벨로 된다.
한편, 시프트 레지스터 단위 회로 A2에 있어서는, 래치 회로가 구성되고, 여전히 출력 신호 P2의 출력이 H 레벨로 된다. 또한, 시프트 레지스터 단위 회로 A3에 있어서, 출력 신호 P3의 출력이 L 레벨로부터 H 레벨로 된다.
이상으로부터, 시프트 레지스터 단위 회로 A1∼An에서, 출력 신호 P1∼Pn이 L 레벨로부터 H 레벨로 천이하는 타이밍은 제 1 트랜스퍼 게이트(201)가, 고 임피 던스 상태로부터 온 상태로 되는 타이밍에 의해서 결정된다.
또한, 출력 신호 P1∼Pn이 H 레벨로부터 L 레벨로 천이하는 타이밍도, 제 1 트랜스퍼 게이트(201)가, 고 임피던스 상태로부터 온 상태로 되는 타이밍에 의해서 결정된다.
다음에, 데이터선 구동 회로를 부 논리로 구성한 경우의 시프트 레지스터 단위 회로 A1∼A4의 동작에 대하여 설명한다.
L 액티브의 X 전송 개시 펄스 STX가 입력됨과 아울러, 제 1 X클록 신호 XCK1이 H 레벨, 제 2 X클록 신호 XCK2가 L 레벨인 상태를 상정한다.
이 상태에서는, 시프트 레지스터 단위 회로 A1에 있어서, 제 1 트랜스퍼 게이트(201)는 온 상태이고, 출력 신호 P1의 출력이 L 레벨로 되어 있다.
한편, 시프트 레지스터 단위 회로 A1에 있어서, 제 2 트랜스퍼 게이트(202)는 고 임피던스 상태이고, 또한, 시프트 레지스터 단위 회로 A2에 있어서, 제 1 트랜스퍼 게이트(201)도, 입력측이 H 레벨인 고 임피던스 상태이다.
이 상태로부터, 제 1 X클록 신호 XCK1이 L 레벨로 되고, 제 2 X클록 신호 XCK2가 H 레벨로 되면, 시프트 레지스터 단위 회로 A1에 있어서, 제 1 트랜스퍼 게이트(201)는 온 상태로부터 고 임피던스 상태로 된다. 동시에, 제 2 트랜스퍼 게이트(202)는 고 임피던스 상태로부터 온 상태로 된다. 따라서, 시프트 레지스터 단위 회로 A1에 있어서, 제 2 트랜스퍼 게이트(202) 및 제 1 논리 회로(203)에 의해서 래치 회로가 구성되고, 출력 신호 P1의 출력은 여전히 L 레벨로 되어 있다.
한편, 시프트 레지스터 단위 회로 A2에 있어서, 제 1 클록 동기형 인버터 (204)는 입력측이 H 레벨인 고 임피던스 상태로부터 온 상태로 되고, 출력 신호 P2의 출력이 L 레벨로 된다.
계속해서, 이 상태로부터, 제 2 X클록 신호 XCK2가 L 레벨로 되고, 제 1 X클록 신호 XCK1이 H 레벨로 되면, 시프트 레지스터 단위 회로 A1에 있어서, 제 1 트랜스퍼 게이트(201)는 고 임피던스 상태로부터 온 상태로 된다. 동시에, 제 2 트랜스퍼 게이트(202)는 온 상태로부터 고 임피던스 상태로 된다. 따라서, 출력 신호 P1의 출력은 H 레벨로 된다.
한편, 시프트 레지스터 단위 회로 A2에 있어서는, 래치 회로가 구성되고, 여전히 출력 신호 P2의 출력이 L 레벨로 된다. 또한, 시프트 레지스터 단위 회로 A3에 있어서, 출력 신호 P3의 출력이 H 레벨로부터 L 레벨로 된다.
이상으로부터, 시프트 레지스터 단위 회로 A1∼An에서, 출력 신호 P1∼Pn이 H 레벨로부터 L 레벨로 천이하는 타이밍은 제 1 트랜스퍼 게이트(201)가, 고 임피던스 상태로부터 온 상태로 되는 타이밍에 의해서 결정된다.
또한, 출력 신호 P1∼Pn이 L 레벨로부터 H 레벨로 천이하는 타이밍도, 제 1 트랜스퍼 게이트(201)가 고 임피던스 상태로부터 온 상태로 되는 타이밍에 의해서 결정된다.
<2-3-1: 제 1 X클록 신호로 동작하는 트랜스퍼 게이트의 구성>
상술한 시프트 레지스터 단위 회로 A1∼An을 구성하는, 제 1 X클록 신호 XCK1이 H 레벨인 경우에 동작하는 트랜스퍼 게이트는 이하와 같은 구성이다.
도 4는 제 1 X클록 신호 XCK1로 동작하는 트랜스퍼 게이트의 트랜지스터 레벨에서의 회로도이다.
이 트랜스퍼 게이트는 pMOS(211) 및 nMOS(212)으로 구성된다. 구체적으로는, pMOS(211) 및 nMOS(212)의 소스는 입력단에 접속되고, pMOS(211) 및 nMOS(212)의 드레인은 출력단에 접속되어 있다. 또한, 이 트랜스퍼 게이트는 제 1 X클록 신호 XCK1이 H 레벨로 되면 동작하기 때문에, pMOS(211)에는 반전 제 1 X클록 신호 XCK1B가 공급되고, nMOS(212)에는 제 1 X클록 신호 XCK1이 공급된다.
이 트랜스퍼 게이트에서는, 입력의 레벨에 관계없이, pMOS(211) 또는 nMOS(212)이 온 상태로 되면, 온 상태가 된다. 또한, 입력의 레벨에 관계없이, pMOS(211) 및 nMOS(212)의 양쪽이 고 임피던스 상태로 되기 시작하여, 고 임피던스 상태로 된다.
따라서, 제 1 X클록 신호 XCK1이 H 레벨로 되면 동작하는 트랜스퍼 게이트의 동작은 이하의 2가지로 된다.
(3-1) 반전 제 1 X클록 신호 XCK1B에 의해서 pMOS(211)가 온 상태로 되거나, 제 1 X클록 신호 XCK1에 의해서 nMOS(212)가 온 상태로 되는 것에 의해, 고 임피던스 상태로부터 온 상태로 된다.
(3-2) 반전 제 1 X클록 신호 XCK1B에 의해서 pMOS(211)가 고 임피던스 상태로 되고, 또한, 제 1 X클록 신호 XCK1에 의해서 nMOS(212)가 고 임피던스 상태로 되는 것에 의해, 온 상태로부터 고 임피던스 상태로 된다.
<2-3-2: 제 2 X클록 신호로 동작하는 트랜스퍼 게이트의 구성>
도 5는 제 2 X클록 신호 XCK2로 동작하는 트랜스퍼 게이트의 트랜지스터 레벨에서의 회로도이다.
이 트랜스퍼 게이트는 제 1 X클록 신호 XCK1이 H 레벨인 경우에 동작하는 트랜스퍼 게이트와 거의 동일한 구성이지만, 제 2 X클록 신호 XCK2가 H 레벨로 되면 동작하기 때문에, pMOS(211)에는 반전 제 2 X클록 신호 XCK2B가 공급되고, nMOS(212)에는 제 2 X클록 신호 XCK2가 공급된다.
제 2 X클록 신호 XCK2가 H 레벨로 되면 동작하는 트랜스퍼 게이트의 동작은 이하의 2가지로 된다.
(4-1) 반전 제 2 X클록 신호 XCK2B에 의해서 pMOS(211)가 온 상태로 되거나, 제 2 X클록 신호 XCK2에 의해서 nMOS(212)가 온 상태로 되는 것에 의해, 고 임피던스 상태로부터 온 상태로 된다.
(4-2) 반전 제 2 X클록 신호 XCK2B에 의해서 pMOS(211)가 고 임피던스 상태로 되고, 또한, 제 2 X클록 신호 XCK2에 의해서 nMOS(212)가 고 임피던스 상태로 되는 것에 의해, 온 상태로부터 고 임피던스 상태로 된다.
<2-3-3: 클록 신호 및 반전 클록 신호가 출력 신호에 미치는 영향>
상술한 반전 클록 신호 생성 회로(120)에서 생성한 제 1 X클록 신호 XCK1, 반전 제 1 X클록 신호 XCK1B, 제 2 X클록 신호 XCK2, 및 반전 제 2 X클록 신호 XCK2B를 데이터선 구동 회로(200)에 공급한다.
이들 제 1 X클록 신호 XCK1, 반전 제 1 X클록 신호 XCK1B, 제 2 X클록 신호 XCK2, 및 반전 제 2 X클록 신호 XCK2B는 상술한 클록 신호 CK1, CK2, 및 반전 클록 신호 CK1B, CK2B와 마찬가지로, 클록 신호 XCK1, XCK2의 상승과 반전 클록 신호 XCK1B, XCK2B 상승 사이에 지연 시간 Td가 발생한다. 또한, 클록 신호 XCK1, XCK2의 하강과 반전 클록 신호 XCK1B, XCK2B 하강 사이에도 지연 시간 Td가 발생한다. 여기서, 클록 신호 XCK1, XCK2는 H 레벨로 되는 기간이 서로 겹치지 않도록 되어 있다.
도 6은 데이터선 구동 회로를 정 논리로 구성한 경우의 타이밍차트이다. 또, 도 6 중, 종래의 쌍방향 시프트 레지스터(100)의 타이밍차트를 2점 쇄선으로 나타내고 있다. 즉, 시프트 레지스터 단위 회로 A1∼An 중 기수번째의 시프트 레지스터 단위 회로 A에서, 제 1 트랜스퍼 게이트(201)는 제 1 X클록 신호 XCK1이 H 레벨로 되는 것에 의해, 고 임피던스 상태로부터 온 상태로 된다. 따라서, 기수번째의 출력 신호 P는, 시각 T1A, T3A에서, (3-1) 제 1 X 클록 신호 XCK1에 의해서 nMOS(212)가 온 상태로 되는 것에 의해, L 레벨로부터 H 레벨로 천이한다.
한편, 기수번째의 시프트 레지스터 단위 회로 A에서, 제 1 트랜스퍼 게이트(201)는 제 1 X클록 신호 XCK1이 H 레벨로 되는 것에 의해, 고 임피던스 상태로부터 온 상태로 된다. 따라서, 기수번째의 출력 신호 P는, 시각 T3A, T9A에서, (3-1) 제 1 X클록 신호 XCK1에 의해서 nMOS(212)가 온 상태로 되는 것에 의해, H 레벨로부터 L 레벨로 천이한다.
또한, 시프트 레지스터 단위 회로 A1∼An 중, 우수번째의 시프트 레지스터 단위 회로 A에서, 제 1 트랜스퍼 게이트(201)는 제 2 X클록 신호 XCK2가 H 레벨이 되는 것에 의해, 입력측이 H 레벨의 고 임피던스 상태로부터 온 상태로 된다. 따라서, 우수번째의 출력 신호 P는 시각 T2A, T5A에서, (4-1) 제 2 X클록 신호 XCK2에 의해서 nMOS(212)가 온 상태로 되는 것에 의해, 출력 신호 P가 L 레벨로부터 H 레벨로 천이한다.
한편, 우수번째의 시프트 레지스터 단위 회로 A에서, 제 1 트랜스퍼 게이트(201)는 제 2 X 클록 신호 XCK2가 H 레벨로 되는 것에 의해, 입력측이 L 레벨의 고 임피던스 상태로부터 온 상태로 된다. 따라서, 우수번째의 출력 신호 P는, 시각 T5A, T10A에서, (4-1) 제 2 X 클록 신호 XCK2에 의해서 nMOS(212)가 온 상태로 되는 것에 의해, H 레벨로부터 L 레벨로 천이한다.
따라서, 데이터선 구동 회로를 정론리로 구성한 경우, 출력 신호 P의 펄스폭은 Tp로 된다.
도 7은 데이터선 구동 회로를 부 논리로 구성한 경우의 타이밍차트이다.
시프트 레지스터 단위 회로 A1∼An 중 기수번째의 시프트 레지스터 단위 회로 A에서, 제 1 트랜스퍼 게이트(201)는 제 1 X 클록 신호 XCK1이 H 레벨로 되는 것에 의해, 고 임피던스 상태로부터 온 상태로 된다. 따라서, 기수번째의 출력 신호 P는, 시각 T9B, T3B에서, (3-1) 제 1 X 클록 신호 XCK1에 의해서 nMOS(212)가 온 상태로 되는 것에 의해, H 레벨로부터 L 레벨로 천이한다.
한편, 기수번째의 시프트 레지스터 단위 회로 A에서, 제 1 트랜스퍼 게이트(201)는 제 1 X 클록 신호 XCK1이 H 레벨로 되는 것에 의해, 고 임피던스 상태로부 터 온 상태로 된다. 따라서, 기수번째의 출력 신호 P는, 시각 T3B, T7B에서, (3-1) 제 1 X 클록 신호 XCK1에 의해서 nMOS(212)가 온 상태로 되는 것에 의해, L 레벨로부터 H 레벨로 천이한다.
또한, 시프트 레지스터 단위 회로 A1∼An 중 우수번째의 시프트 레지스터 단위 회로 A에서, 제 1 트랜스퍼 게이트(201)는 제 2 X클록 신호 XCK2가 H 레벨로 되는 것에 의해, 고 임피던스 상태로부터 온 상태로 된다. 따라서, 우수번째의 출력 신호 P는, 시각 T10B, T5B에서, (4-1) 제 2 X클록 신호 XCK2에 의해서 nMOS(212)가 온 상태로 되는 것에 의해, 출력 신호 P가 H 레벨로부터 L 레벨로 천이한다.
한편, 우수번째의 시프트 레지스터 단위 회로 A에서, 제 1 트랜스퍼 게이트(201)는 제 2 X클록 신호 XCK2가 H 레벨로 되는 것에 의해, 고 임피던스 상태로부터 온 상태로 된다. 따라서, 우수번째의 출력 신호 P는, 시각 T5B, T8B에서, (4-1) 제 2 X클록 신호 XCK2에 의해서 nMOS(212)가 온 상태로 되는 것에 의해, L 레벨로부터 H 레벨로 천이한다.
따라서, 데이터선 구동 회로를 부 논리로 구성한 경우, 출력 신호의 펄스폭은 Tp로 된다.
<2-4: 주사선 구동 회로>
다음에, 주사선 구동 회로(500)에 대하여 설명한다. 도 8은 주사선 구동 회로(500)의 구성을 나타내는 블럭도이다. 주사선 구동 회로(500)는 Y 시프트 레지스터(502), 레벨 시프터(503), 및 버퍼(504)를 구비한다.
Y 시프트 레지스터(502)는 제 1 X클록 신호 XCK1, 반전 제 1 X클록 신호 XCK1B, 제 2 X클록 신호 XCK2, 및 반전 제 2 X클록 신호 XCK2B 대신에, 제 1 Y클록 신호 YCK1, 반전 제 1 Y클록 신호 YCK1B, 제 2 Y클록 신호 YCK2, 및 반전 제 2 Y클록 신호 YCK2B가 공급되는 점, 및 시프트 레지스터 단위 회로의 단수를 제외하고, 상술한 데이터선 구동 회로(200)와 같이 구성되어 있다.
레벨 시프터(503)는 Y 시프트 레지스터(502)의 각 출력 신호의 레벨을 시프트하여 주사선(2)을 구동하는 데 적합한 레벨로 변환하고 있다. 또한, 버퍼(504)는 레벨 시프터(503)의 각 출력 신호를 로우 임피던스로 변환하여, 주사 신호 Y1, Y2, … Ym으로서 각 주사선(2)에 출력한다. 또, 이 주사선 구동 회로(500)에 있어서, Y 시프트 레지스터(502)로서 부 논리로 구성된 것을 적용하더라도 되는 것은 물론이다.
본 실시예에 의하면, 이하와 같은 효과가 있다.
데이터선 구동 회로를 정 논리로 구성하더라도 부 논리로 구성하더라도, 출력 신호 P의 펄스폭은 Tp이며, 동일하다. 그 때문에, 예컨대 데이터선 구동 회로(200)를 설계 변경할 때, 출력 신호 P의 펄스폭의 변화를 고려할 필요가 없어, 설계 작업을 신속히 실행할 수 있다.
또한, 시프트 레지스터 단위 회로 A1∼An을 구성하는 5개의 회로 소자 중, 2개의 트랜스퍼 게이트(201, 202), 제 1 논리 회로(203), 및, 클록 동기형 인버터(204) 또는 클록 동기형 인버터(205)가 동작한다. 따라서, 전력을 소비하는 회로 소자는 2개이다. 따라서, 종래의 시프트 레지스터에 비해서, 소비 전력을 저감할 수 있다.
리세트 회로 C를 마련하고, 이 리세트 회로 C로부터의 리세트 신호 R을 제 1 논리 회로(203)에 입력하였다. 이에 따라, 제 1 논리 회로(203)는 제 1 또는 제 2 트랜스퍼 게이트(201, 202)로부터의 입력 신호의 레벨에 관계없이, 정 논리의 경우는 L 레벨의 신호를 출력하고, 부 논리의 경우는 H 레벨의 신호를 출력하기 때문에, 모든 시프트 레지스터 단위 회로 A의 초기 상태를 용이하게 동일하게 할 수 있다.
또한, 전송 방향 제어 신호 DIR 및 반전 전송 방향 제어 신호 DIRB을 이용하여, X 전송 개시 펄스 STX의 전송 방향을 제어했기 때문에, 예컨대, 화상 신호(40R, 40G, 40B)의 공급 순서를 변경하지 않고서, 액정의 표시 화상을 좌우나 상하로 반전할 수 있다.
<2-5: 액정 패널의 구성예>
다음에, 상술한 전기적 구성에 관한 전기 광학 장치(1)의 전체 구성에 대하여 도 9 및 도 10을 참조하여 설명한다. 여기서, 도 9는 전기 광학 장치(1)의 구성을 나타내는 사시도이며, 도 10은 도 9에 있어서의 A-A 단면도이다. 액정 패널 AA는 화소 전극(6) 등이 형성된 유리나 반도체 등의 소자 기판(151)과, 공통 전극(158) 등이 형성된 유리 등의 투명한 대향 기판(152)을 구비하며, 이들 소자 기판(151) 및 대향 기판(152)의 간격에 액정(155)이 봉입되어 있다.
대향 기판(152)의 외주부에는, 소자 기판(151) 및 대향 기판(152)의 간격을 봉지하는 밀봉 부재(154)가 마련되어 있다. 이 밀봉 부재(154)는 소자 기판(151) 및 대향 기판(152)과 함께, 액정(155)이 봉입되는 공간을 형성한다. 밀봉 부재(154)에는, 소자 기판(151) 및 대향 기판(152)의 간격을 유지하기 위해서, 스페이서(153)가 혼입되어 있다. 또, 밀봉 부재(154)에는, 액정(155)을 봉입하기 위한 개구부가 형성되어 있고, 이 개구부는 액정(155)의 봉입 후에 봉지재(156)로 봉지되어 있다.
여기서, 소자 기판(151)의 대향면으로서, 밀봉 부재(154)의 외측 1변에서는, 상술한 데이터선 구동 회로(200)가 형성되고, Y 방향으로 연장되는 데이터선(3)을 구동하는 구성으로 되어 있다. 또한, 이 1변에는 복수의 접속 전극(157)이 형성되고, 타이밍 발생 회로(300)로부터의 각종 신호나 화상 신호(40R, 40G, 40B)를 입력하는 구성으로 되어 있다. 또한, 이 1변에 인접하는 1변에는, 주사선 구동 회로(500)가 형성되고, X 방향으로 연장되는 주사선(2)을 각각 양측으로부터 구동하는 구성으로 되어 있다. 한편, 대향 기판(152)의 공통 전극(158)은 소자 기판(151)과의 접합 부분에 있어서의 4코너 중, 적어도 1개소에서 마련된 도통재에 의해서, 소자 기판(151)과의 전기적 도통이 도모되고 있다. 그 외에, 대향 기판(152)에는, 액정 패널 AA의 용도에 따라서, 예컨대, 첫째, 스트라이프 형상이나, 모자이크 형상, 트라이앵글 형상 등으로 배열한 컬러 필터가 마련되고, 둘째, 예컨대, 크롬이나 니켈 등의 금속 재료나, 카본이나 티탄 등을 포토레지스트에 분산된 수지 블랙 등의 블랙 매트릭스가 마련되며, 셋째, 액정 패널 AA에 광을 조사하는 백라이트가 마련되고, 특히 색광 변조의 용도의 경우에는, 컬러 필터는 형성되지 않고서 블랙 매트릭스가 대향 기판(152)에 마련된다.
또한, 소자 기판(151) 및 대향 기판(152)의 대향면에는, 각각 소정의 방향으로 러빙 처리된 배향막 등이 마련되는 한편, 그 각 배면측에는 배향 방향에 따른 편광판(도시 생략)이 각각 마련된다. 단, 액정(155)으로서, 고분자 중에 미소 입자로서 분산시킨 고분자 분산형 액정을 이용하면, 전술한 배향막, 편광판 등이 불필요하게 되는 결과, 광 이용 효율이 높아지기 때문에, 고휘도화나 저소비 전력화 등의 점에서 유리하다. 또, 데이터선 구동 회로(200), 주사선 구동 회로(500) 등의 주변 회로의 일부 또는 전부를, 소자 기판(151)에 형성하는 대신에, 예컨대, TAB(Tape Automated Bonding) 기술을 이용하여 필름에 실장된 구동용 IC 칩을, 소자 기판(151)의 소정 위치에 마련되는 이방성 도전 필름을 거쳐서 전기적 및 기계적으로 접속하는 구성으로 하여도 되고, 구동용 IC 칩 자체를, COG(Chip On Grass) 기술을 이용하여, 소자 기판(151)의 소정 위치에 이방성 도전 필름을 거쳐서 전기적 및 기계적으로 접속하는 구성으로 하여도 된다.
<3. 응용예>
상술한 실시예에 있어서는 액정을 구비한 전기 광학 장치를 예시했지만, 액정 이외의 전기 광학 물질을 이용한 전기 광학 장치에도 본 발명은 적용된다. 전기 광학 물질이란, 전기 신호(전류 신호 또는 전압 신호)의 공급에 의해서 투과율이나 휘도 등의 광학적 특성이 변화되는 물질이다. 예컨대, 유기 EL(Electro Luminescent)나 발광 폴리머 등의 OLED 소자를 전기 광학 물질로서 이용한 표시 패 널이나, 착색된 액체와 당해 액체에 분산된 백색의 입자를 포함하는 마이크로캡슐을 전기 광학 물질로서 이용한 전기 영동 표시 패널, 극성이 상위하는 영역마다 다른 색으로 칠하여 나누어진 트위스트 볼을 전기 광학 물질로서 이용한 트위스트 볼 디스플레이 패널, 흑색 토너를 전기 광학 물질로서 이용한 토너 디스플레이 패널, 혹은 헬륨이나 네온 등의 고압 가스를 전기 광학 물자로서 이용한 플라즈마 디스플레이 패널 등 각종 전기 광학 장치에 대해서도 상기 실시예와 마찬가지로 본 발명을 적용할 수 있다.
<4. 전자기기>
다음에, 상술한 실시예 및 응용예에 관한 전기 광학 장치(1)를 적용한 전자 기기에 대하여 설명한다. 도 11에, 전기 광학 장치(1)를 적용한 모바일형의 퍼스널 컴퓨터의 구성을 나타낸다. 퍼스널 컴퓨터(2000)는 표시 유닛으로서의 전기 광학 장치(1)와 본체부(2010)를 구비한다. 본체부(2010)에는, 전원 스위치(2001) 및 키보드(2002)가 마련되어 있다. 이 전기 광학 장치(1)는 데이터선 구동 회로(200)의 구성이 간략화되기 때문에, 협소 피치로 고선명의 화상을 표시할 수 있다.
도 12에, 전기 광학 장치(1)를 적용한 휴대 전화기의 구성을 나타낸다. 휴대 전화기(3000)는 복수의 조작 버튼(3001) 및 스크롤 버튼(3002), 및 표시 유닛으로서의 전기 광학 장치(1)를 구비한다. 스크롤 버튼(3002)을 조작함으로써, 전기 광학 장치(1)에 표시되는 화면이 스크롤된다. 도 13에, 전기 광학 장치(1)를 적용한 정보 휴대 단말(PDA : Personal Digital Assistants)의 구성을 나타낸다. 정보 휴대 단말(4000)은 복수의 조작 버튼(4001) 및 전원 스위치(4002), 및 표시 유닛으로서의 전기 광학 장치(1)를 구비한다. 전원 스위치(4002)를 조작하면, 주소록이나 스케줄 리스트 등의 각종 정보가 전기 광학 장치(1)에 표시된다.
또, 전기 광학 장치(1)가 적용되는 전자 기기로서는, 도 11∼도 13에 나타내는 것 외에, 디지털 스틸 카메라, 액정 텔레비전, 뷰 파인더형, 모니터 직시형 비디오 테이프 레코더, 자동차 네이게이션 장치, 페이저, 전자 수첩, 전자 계산기, 워드 프로세서, 워크스테이션, 화상 전화, POS 단말, 터치 패널을 구비한 기기 등을 들 수 있다. 그리고, 이들 각종 전자 기기의 표시부로서, 상술한 전기 광학 장치(1)를 적용할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 쌍방향 시프트 레지스터를 정 논리로 구성하더라도 부 논리로 구성하더라도, 출력 신호의 펄스폭을 동일하게 할 수 있는 쌍방향 시프트 레지스터를 얻을 수 있다.

Claims (3)

  1. 전송 방향 제어 신호의 논리 레벨에 의해서 표시되는 방향으로 개시 펄스를 전송하는 시프트 레지스터 단위 회로를 복수단 구비한 쌍방향 시프트 레지스터로서,
    상기 시프트 레지스터 단위 회로는,
    클록 신호 및 이 클록 신호를 반전시킨 반전 클록 신호 중 한쪽에 동기하여 개시 펄스를 전송하는 제 1 트랜스퍼 게이트와,
    다른쪽에 동기하여 개시 펄스를 전송하는 제 2 트랜스퍼 게이트와,
    입력 신호를 반전하여 출력하는 제 1 논리 회로와,
    전송 방향 제어 신호의 논리 레벨에 따라 서로 배타적으로 유효가 되는 제 1 및 제 2 클록 동기형 인버터(clocked inverter)
    를 구비하고,
    상기 제 1 논리 회로의 출력단은 상기 제 1 및 제 2 클록 동기형 인버터의 입력단에 접속되고,
    상기 제 1 및 제 2 클록 동기형 인버터의 출력단은 상기 제 1 및 제 2 트랜스퍼 게이트를 통해, 상기 제 1 논리 회로의 입력단에 접속되는 것
    을 특징으로 하는 쌍방향 시프트 레지스터.
  2. 제 1 항에 있어서,
    리세트 신호를 출력하는 리세트 회로를 더 구비하고,
    상기 제 1 논리 회로는, 상기 제 1 또는 제 2 트랜스퍼 게이트로부터 출력된 신호와 상기 리세트 신호를 각각 반전시켜 논리곱을 연산하는 노어 회로인 것을 특징으로 하는 쌍방향 시프트 레지스터.
  3. 제 1 항에 있어서,
    리세트 신호를 출력하는 리세트 회로를 더 구비하고,
    상기 제 1 논리 회로는, 상기 제 1 또는 제 2 트랜스퍼 게이트로부터 출력된 신호와 상기 리세트 신호를 각각 반전시켜 논리합을 연산하는 난드 회로인 것을 특징으로 하는 쌍방향 시프트 레지스터.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8581883B2 (en) 2009-10-22 2013-11-12 Samsung Display Co., Ltd. Sensor scan drivers, flat panel displays with built-in touch screen including such a sensor scan driver, and methods of driving such flat panel displays

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4475128B2 (ja) * 2005-02-01 2010-06-09 セイコーエプソン株式会社 シフトレジスタ、その制御方法、電気光学装置及び電子機器
WO2007108177A1 (ja) * 2006-03-23 2007-09-27 Sharp Kabushiki Kaisha 表示装置およびその駆動方法
JP5485811B2 (ja) * 2010-06-23 2014-05-07 株式会社ジャパンディスプレイ 双方向シフトレジスタ、及びこれを用いた画像表示装置
CN102486936B (zh) * 2010-12-06 2014-10-08 上海华虹宏力半导体制造有限公司 设置寄存器初始状态的方法
CN103137057B (zh) * 2011-11-25 2016-06-22 群康科技(深圳)有限公司 影像显示系统与栅极驱动电路
CN103366658B (zh) * 2012-03-26 2016-05-04 群康科技(深圳)有限公司 移位暂存装置及显示系统
TWI460699B (zh) * 2012-04-06 2014-11-11 Innocom Tech Shenzhen Co Ltd 影像顯示系統與雙向移位暫存器電路
CN104392686B (zh) * 2014-10-21 2017-01-25 厦门天马微电子有限公司 移位寄存单元及驱动电路及显示装置
US9779784B2 (en) * 2014-10-29 2017-10-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
CN104537973A (zh) * 2014-12-29 2015-04-22 厦门天马微电子有限公司 一种移位寄存器、栅极驱动电路、阵列基板和显示面板
CN106887204A (zh) * 2017-04-11 2017-06-23 武汉华星光电技术有限公司 Goa驱动单元及goa驱动电路
KR102008287B1 (ko) * 2017-05-23 2019-08-07 고려대학교 산학협력단 양방향 선입 선출 메모리와 이를 이용하는 컨볼루션 연산 처리 장치
CN110517628B (zh) * 2019-08-30 2021-03-05 京东方科技集团股份有限公司 显示装置、栅极驱动电路、移位寄存电路及其驱动方法
CN110619858B (zh) * 2019-10-29 2021-08-13 上海中航光电子有限公司 移位寄存器、栅极驱动电路和显示面板
CN113920911B (zh) * 2021-06-25 2022-07-12 惠科股份有限公司 显示面板的驱动电路及方法、显示装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0390132U (ko) * 1989-12-27 1991-09-13
JP2646974B2 (ja) * 1993-11-11 1997-08-27 日本電気株式会社 走査回路およびその駆動方法
JPH1074062A (ja) 1996-08-30 1998-03-17 Sanyo Electric Co Ltd 双方向シフトレジスタ及び液晶表示装置
JPH11176186A (ja) * 1997-12-11 1999-07-02 Hitachi Ltd 双方向シフトレジスタ
JP2000227784A (ja) * 1998-07-29 2000-08-15 Seiko Epson Corp 電気光学装置の駆動回路および電気光学装置
JP3588007B2 (ja) 1999-05-14 2004-11-10 シャープ株式会社 双方向シフトレジスタ、および、それを用いた画像表示装置
KR100745406B1 (ko) * 2002-06-10 2007-08-02 삼성전자주식회사 양방향 쉬프트 기능을 가지는 비정질-실리콘 박막트랜지스터 게이트 구동 쉬프트 레지스터
KR100487439B1 (ko) * 2002-12-31 2005-05-03 엘지.필립스 엘시디 주식회사 평판표시장치의 양방향 구동 회로 및 구동 방법
JP4428245B2 (ja) * 2005-02-01 2010-03-10 セイコーエプソン株式会社 双方向シフトレジスタ、電気光学装置及び電子機器
JP4475128B2 (ja) * 2005-02-01 2010-06-09 セイコーエプソン株式会社 シフトレジスタ、その制御方法、電気光学装置及び電子機器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8581883B2 (en) 2009-10-22 2013-11-12 Samsung Display Co., Ltd. Sensor scan drivers, flat panel displays with built-in touch screen including such a sensor scan driver, and methods of driving such flat panel displays

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Publication number Publication date
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