KR100697999B1

KR100697999B1 - 시프트 레지스터, 데이터선 구동 회로, 주사선 구동 회로,전기 광학 장치, 및 전자기기

Info

Publication number: KR100697999B1
Application number: KR1020050029059A
Authority: KR
Inventors: 신 후지타
Original assignee: 세이코 엡슨 가부시키가이샤
Priority date: 2004-05-24
Filing date: 2005-04-07
Publication date: 2007-03-23
Also published as: US20050262413A1; KR20060046600A; TW200539100A; CN1702728A; CN100511387C; US7472329B2; US7882411B2; JP2005339601A; JP4082384B2; US20090077442A1; TWI267821B

Abstract

(과제) 데이터선 구동 회로의 회로 면적을 축소한다.

(해결수단) 데이터선 구동 회로 (200) 는 복수의 회로 블록을 구비한다. 회로 블록 (BLi) 은 시프트 레지스터 단위 회로 (Ai1∼Ai4), 논리 연산 단위 회로 (Bi1∼Bi4), 및 제어 단위 회로 (Ci) 를 구비한다. 제어 단위 회로 (Ci) 는, 시프트 레지스터 단위 회로 (Ai1∼Ai4) 의 입출력 신호 (P0∼P4) 에 근거하여 당해 회로 블록의 동작 기간을 특정하고, 당해 기간에 있어서 X 클록 신호 (XCK) 와 반전 X 클록 신호 (XCKB) 를 시프트 레지스터 단위 회로 (Ai1∼Ai4) 에 공급한다.

시프트 단위 회로, 단위 제어 회로

Description

시프트 레지스터, 데이터선 구동 회로, 주사선 구동 회로, 전기 광학 장치, 및 전자기기{SHIFT REGISTER, DATA LINE DRIVING CIRCUIT, SCANNING LINE DRIVING CIRCUIT, ELECTRO-OPTICAL DEVICE, AND ELECTRONIC APPARATUS}

도 1 은 본 발명에 관한 전기 광학 장치 (1) 의 전체 구성을 나타내는 블록도.

도 2 는 동일한 장치의 데이터선 구동 회로 (200) 의 구성을 나타내는 블록도.

도 3 은 동일한 회로의 회로 블록 (BLi) 의 블록도.

도 4 는 동일한 회로의 회로 블록 (BL1) 의 블록도.

도 5 는 동일한 회로의 회로 블록 (BLj) 의 블록도.

도 6 은 회로 블록 (BLj) 의 회로도.

도 7(A) 는 전송 방향 제어 신호 (DIR) 가 하이 레벨인 경우에 있어서의 시프트 레지스터 단위 회로 (Ai1∼Ai4) 의 등가 회로도이고, 도 7(B) 는 전송 방향 제어 신호 (DIR) 가 로우 레벨인 경우에 있어서의 시프트 레지스터 단위 회로 (Ai1∼Ai4) 의 등가 회로도.

도 8 은 회로 블록 (BLi) 의 타이밍차트.

도 9 는 부(負)논리에 대응하는 회로 블록 (BLi') 의 회로도.

도 10 은 데이터선 구동 회로 (200) 의 타이밍차트.

도 11 은 주사선 구동 회로 (100) 의 구성을 나타내는 블록도.

도 12 는 동일한 액정 패널의 구조를 설명하기 위한 사시도.

도 13 은 동일한 액정 패널의 구조를 설명하기 위한 일부 단면도.

도 14 는 회로 블록 (BLj) 의 다른 구성예를 나타내는 회로도.

도 15 는 단위 제어 회로 (Ci) 의 다른 구성예를 나타내는 회로도.

도 16 은 데이터선 구동 회로의 다른 구성예를 나타내는 블록도.

도 17 은 동일한 전기 광학 장치 (1) 를 적용한 전자기기의 일례인 PC 의 구성을 나타내는 사시도.

도 18 은 동일한 전기 광학 장치 (1) 를 적용한 전자기기의 일례인 휴대전화의 구성을 나타내는 사시도.

도 19 는 동일한 전기 광학 장치 (1) 를 적용한 전자기기의 일례인 휴대정보단말의 구성을 나타내는 사시도.

* 도면의 주요부분에 대한 부호의 설명 *

1: 전기 광학 장치 2: 주사선

3: 데이터선 100: 주사선 구동 회로

200: 데이터선 구동 회로 BL1∼BLj: 회로 블록

Ai1 ∼ Ai4: 시프트 레지스터 단위 회로 Ci: 제어 단위 회로

본 발명은, 시프트 레지스터, 데이터선 구동 회로, 주사선 구동 회로, 전기 광학 장치, 및 전자기기에 관한 것이다.

종래의 전기 광학 장치, 예를 들어 액정 장치의 구동 회로는, 화상 표시 영역에 배선된 데이터선이나 주사선 등에, 데이터선 신호나 주사 신호 등을 소정 타이밍으로 공급하기 위한 데이터선 구동 회로나, 주사선 구동 회로 등으로 구성되어 있다.

데이터선 구동 회로의 기본 구성은, 입력되는 화상 신호가 아날로그 신호인지 디지털 신호인지에 따라 다르다. 단, 어느 경우라도, 데이터선 구동 회로는, 수평 주사 기간의 최초에 공급되는 전송 신호를 클록 신호에 맞추어 순차 시프트하는 시프트 레지스터를 구비하고 있다.

이러한 시프트 레지스터로서, 특허문헌 1 에는, 시프트 수단과 클록 신호 제어 수단을 구비하는 구성이 개시되어 있다. 시프트 수단은, 클록 신호에 동기하여 개시 펄스를 순차 시프트하고 출력 신호를 출력하는 것과 함께 전송 방향을 지시하는 전송 방향 신호에 근거하여 개시 펄스의 전송 방향을 제어가능한 복수의 시프트 단위 회로를 종속(縱續) 접속하여 구성된다. 클록 신호 제어 수단은, 시프트 단위 회로에 각각 대응하여 형성되고, 클록 신호의 각 시프트 단위 회로에 대한 공급을 제어하는 복수의 제어 단위 회로를 구비한다.

즉, 종래의 시프트 레지스터는, 시프트 단위 회로와 제어 단위 회로가 1 대 1 로 대응하고 있었다.

(특허문헌 1) 일본 공개특허공보 2003-308049호 (청구항 1)

그러나, 종래의 시프트 레지스터는, 제어 단위 회로를 복수의 시프트 단위 회로의 각각에 대응하여 형성하고 있었기 때문에, 클록 신호 제어 수단을 형성하는 데에 있어서 대면적이 필요해진다는 문제가 있었다. 특히, 고정세 및 고밀도 디스플레이에 시프트 레지스터를 적용하는 경우, 회로 면적의 증가는 커다란 과제였다.

본 발명은, 이러한 사정을 감안하여 이루어진 것으로, 그 목적은, 클록 신호의 제어에 사용하는 회로의 면적을 축소하는 것에 있다.

상기 서술한 과제를 해결하기 위해서, 본 발명에 관한 시프트 레지스터는, 복수의 블록을 구비하고, 상기 복수의 블록의 각각은, 클록 신호와 이것을 반전한 반전 클록 신호에 동기하여 개시 펄스를 순차 시프트하고 출력 신호를 출력하는 복수의 시프트 단위 회로와, 상기 복수의 시프트 단위 회로의 입력 신호와 출력 신호에 근거하여, 상기 복수의 시프트 단위 회로 중 어느 하나가 동작하고 있는 동작 기간을 특정하고, 해당 동작 기간에 있어서 상기 클록 신호 및 상기 반전 클록 신호를 상기 복수의 시프트 단위 회로에 공급하는 단위 제어 회로를 구비한다.

본 발명에 의하면, 블록 단위로 클록 신호 및 반전 클록 신호를 블록에 속하는 복수의 시프트 단위 회로에 공급할지 아닐지를 제어하기 때문에, 시프트 단위 회로별로 클록 신호의 공급의 가부를 제어하는 경우와 비교하여, 단위 제어 회로의 구성을 대폭 삭감할 수 있다. 게다가, 어떤 블록에는, 그 동작 기간만 클록 신호와 반전 클록 신호가 공급되기 때문에 소비 전력을 삭감할 수 있다. 또, 시프트 레지스터는 공급되는 클록 신호로부터 반전 클록 신호를 내부에서 생성하도록 해도 된다.

또한, 상기 단위 제어 회로는, 상기 동작 기간 이외의 비동작 기간에 있어서, 상기 클록 신호 및 상기 반전 클록 신호 대신에 로우 레벨 신호 또는 하이 레벨 신호를 상기 복수의 시프트 단위 회로에 공급하는 레벨 고정 수단을 구비하는 것이 바람직하다. 이 경우에는, 비동작 기간에 있어서, 시프트 단위 회로의 제어 입력에 고정 전압이 공급되기 때문에, 당해 제어 입력이 하이 임피던스 상태로 되어, 노이즈의 영향에 의해 오동작하는 것을 방지할 수 있다. 또, 클록 신호 및 반전 클록 신호를 공급하는 배선을 사용하고, 트랜스퍼 게이트를 통하여 클록 신호 등을 선택할지 고정 전압을 선택할지를 전환하는 경우에는, 비동작 기간의 블록을 배선으로부터 분리할 수 있기 때문에, 배선에 부수하는 용량을 저감할 수 있다. 이 결과, 클록 신호 등의 드라이버에 능력이 낮은 드라이버를 사용하는 것이 가능해지고, 또한, 소비 전력을 삭감할 수 있다.

또한, 상기 단위 제어 회로는, 상기 복수의 시프트 단위 회로의 입력 신호 및 출력 신호가 활성화되는 각 기간의 논리합을 연산하고, 연산 결과에 근거하여 상기 동작 기간을 특정하는 클록 제어 신호를 생성하는 클록 제어 신호 생성 수단과, 상기 클록 제어 신호에 맞추어 상기 클록 신호 및 상기 반전 클록 신호를 상기 복수의 시프트 단위 회로에 공급하는 공급 수단을 구비하는 것이 바람직하다. 이 경우에는, 클록 제어 신호 생성 수단은, 시프트 단위 회로의 입력 신호와 출력 신호의 논리합을 연산하기 때문에, 블록에 속하는 시프트 단위 회로가 동작하고 있는 기간을 특정할 수 있다.

또, 개시 펄스가 하이 레벨에서 활성화되는 경우, 상기 클록 제어 신호 생성 수단은, 복수의 노어 (NOR) 회로와, 상기 복수의 노어 회로로부터 출력되는 각 출력 신호의 반전 논리곱을 연산하여 상기 클록 제어 신호로서 출력하는 낸드 (NAND) 회로를 구비하고, 상기 복수의 노어 회로의 입력 단자의 각각에는, 상기 복수의 시프트 단위 회로의 입력 신호 및 출력 신호가 전부 공급되는 것이 바람직하다. 보다 구체적으로는, 상기 복수의 노어 회로의 각각은 3 개의 입력 단자를 구비하고, 상기 낸드 회로는, 인접하는 노어 회로의 출력 신호가 각각 공급되는 2 개의 입력 단자를 구비하는 것이 바람직하다. 또한, 상기 복수의 노어 회로의 각각은 2 개의 입력 단자를 구비하고, 상기 각 입력 단자에는, 상기 시프트 단위 회로의 입력 신호 및 출력 신호가 공급되고, 상기 낸드 회로의 각 입력 단자에는, 상기 복수의 노어 회로의 출력 신호가 각각 공급되는 것이어도 된다. 이것에 의해, 정(正)논리로 동작하는 클록 제어 신호 생성 수단을 구성할 수 있다.

또한, 상기 개시 펄스가 로우 레벨에서 활성화되는 경우, 상기 클록 제어 신호 생성 수단은, 복수의 낸드 회로와, 상기 복수의 낸드 회로로부터 출력되는 각 출력 신호의 반전 논리합을 연산하여 상기 클록 제어 신호로서 출력하는 노어 회로를 구비하고, 상기 복수의 낸드 회로의 입력 단자의 각각에는, 상기 복수의 시프트 단위 회로의 입력 신호 및 출력 신호가 전부 공급되는 것이 바람직하다. 보다 구체적으로는, 상기 복수의 낸드 회로의 각각은 3 개의 입력 단자를 구비하고, 상기 노어 회로는, 인접하는 낸드 회로의 출력 신호가 각각 공급되는 2 개의 입력 단자를 구비하는 것이 바람직하다. 또는, 상기 복수의 낸드 회로의 각각은 2 개의 입력 단자를 구비하고, 상기 각 입력 단자에는, 상기 시프트 단위 회로의 입력 신호 및 출력 신호가 공급되고, 상기 노어 회로의 각 입력 단자에는, 상기 복수의 낸드 회로의 출력 신호가 각각 공급되는 것이 바람직하다. 이것에 의해, 정논리로 동작하는 클록 제어 신호 생성 수단을 구성할 수 있다.

다음으로, 상기 복수의 회로 블록 중, 적어도 하나의 회로 블록은, 당해 회로 블록에 포함되는 상기 시프트 단위 회로의 수가 다른 회로 블록에 포함되는 상기 시프트 단위 회로의 수와 서로 다른 것이어도 된다. 이 경우에는, 모든 블록에 속하는 시프트 단위 회로수가 일정하지 않기 때문에, 시프트 레지스터의 단수에 자유도를 부여할 수 있다. 그리고, 상기 복수의 회로 블록의 입력의 전단, 또는, 상기 복수의 회로 블록의 출력의 후단에, 상기 클록 신호 및 상기 반전 클록 신호가 공급되는 적어도 하나의 시프트 단위 회로를 구비한 것이어도 된다. 이 경우에는, 원하는 단수가 블록에 포함되는 시프트 단위 회로의 수로 정확하게 나뉘어 떨어지지 않는 경우라도, 클록 신호 및 반전 클록 신호를 상시 공급하는 시프트 단위 회로의 수를 조정함으로써 시프트 레지스터의 단수를 자유롭게 설정할 수 있다.

다음으로, 상기 시프트 단위 회로는, 전송 방향을 지시하는 전송 방향 신호에 근거하여 상기 개시 펄스의 전송 방향을 제어가능한 것이 바람직하다. 이 경우에는, 시프트 레지스터를 양 방향으로 동작시키는 것이 가능해진다.

다음으로, 본 발명에 관한 데이터선 구동 회로는, 복수의 주사선과 복수의 데이터선을 구비하고, 상기 주사선과 상기 데이터선의 교차에 대응하여 형성된 복수의 화소 회로를 구비하는 전기 광학 장치에 사용되고, 상기 서술한 시프트 레지스터를 구비하고, 상기 시프트 단위 회로의 입력 신호와 출력 신호에 근거하여 데이터선 신호를 생성하는 논리 연산 회로를 복수 구비하고, 상기 복수의 논리 연산 회로로부터 출력되는 복수의 데이터선 신호를 상기 복수의 데이터선에 각각 공급하는 배선군을 구비한다. 본 발명에 의하면, 단위 제어 회로의 구성이 대폭 간략화된 시프트 레지스터를 사용할 수 있기 때문에, 데이터선 구동 회로의 구성을 간략화할 수 있어, 그 회로 면적을 대폭 축소할 수 있다. 이 결과, 고정세 및 고밀도의 패널에 데이터선 구동 회로를 형성하는 것도 용이해진다. 또, 소자 수가 대폭 삭감되기 때문에 수율이 향상된다.

다음으로, 본 발명에 관한 주사선 구동 회로는, 복수의 주사선과 복수의 데이터선을 구비하고, 상기 주사선과 상기 데이터선의 교차에 대응하여 형성된 복수의 화소 회로를 구비하는 전기 광학 장치에 사용되는 데이터선 구동 회로로서, 상기 서술한 시프트 레지스터를 구비하고, 상기 시프트 단위 회로의 입력 신호와 출력 신호에 근거하여 주사 신호를 생성하는 논리 연산 회로를 복수 구비하고, 상기 복수의 논리 연산 회로로부터 출력되는 복수의 주사 신호를 상기 복수의 주사선에 각각 공급하는 배선군을 구비한다. 본 발명에 의하면, 단위 제어 회로의 구성이 대폭 간략화된 시프트 레지스터를 사용할 수 있기 때문에, 주사선 구동 회로의 구성을 간략화할 수 있어, 그 회로 면적을 대폭으로 축소할 수 있다. 이 결과, 고정세 및 고밀도의 패널에 데이터선 구동 회로를 형성하는 것도 용이해진다. 또, 소자 수가 대폭 삭감되기 때문에 수율이 향상된다.

본 발명에 관한 전기 광학 장치는, 복수의 주사선과, 복수의 데이터선과, 상기 주사선과 상기 데이터선의 교차에 대응하여 형성된 복수의 화소 회로와, 상기 서술한 데이터선 구동 회로를 구비한다. 또한, 본 발명에 관한 전기 광학 장치는, 복수의 주사선과, 복수의 데이터선과, 상기 주사선과 상기 데이터선의 교차에 대응하여 형성된 복수의 화소 회로와, 상기 서술한 주사선 구동 회로를 구비한다. 여기서, 전기 광학 장치란 전기 광학 재료를 구비하는 장치이고, 전기 광학 재료란, 전기 신호 (전류 신호 또는 전압 신호) 의 공급에 의해 투과율이나 휘도와 같은 광학적 특성이 변화하는 재료이다. 예를 들어, 액정 외에 유기 EL (Electro Luminescent) 이나 발광 폴리머 등의 OLED 소자 등이 포함될 수 있다.

다음으로, 본 발명에 관한 전자기기는, 상기 서술한 전기 광학 장치를 구비하는 것이 바람직하다. 이 전자기기로는, 예를 들어 PC, 휴대전화기, 및 정보휴대단말 등이 포함된다.

발명을 실시하기 위한 최선의 형태

<1-1: 전기 광학 장치의 전체 구성>

우선, 본 발명에 관한 전기 광학 장치는, 전기 광학 재료로서 액정을 사용한다. 전기 광학 장치 (1) 는, 주요부로서 액정 패널 (AA) 을 구비한다. 액정 패널 (AA) 은, 스위칭 소자로서 박막 트랜지스터 (Thin Film Transistor: 이하, 「TFT」라고 한다) 를 형성한 소자 기판과 대향 기판을 서로 전극 형성면을 대향시키고, 또한, 일정한 간극을 유지하여 접합하고, 이 간극에 액정이 협지되어 있다.

도 1 은 실시형태에 관한 전기 광학 장치 (1) 의 전체 구성을 나타내는 블록도이다. 이 전기 광학 장치 (1) 는, 액정 패널 (AA), 타이밍 발생 회로 (300) 및 화상 처리 회로 (400) 를 구비한다. 액정 패널 (AA) 은, 그 소자 기판 상에 화상 표시 영역 (A), 주사선 구동 회로 (100), 데이터선 구동 회로 (200), 샘플링 회로 (240) 및 화상 신호 공급선 (L1∼L3) 을 구비한다.

이 전기 광학 장치 (1) 에 공급되는 입력 화상 데이터 (D) 는, 예를 들어, 3 비트 패럴렐 형식이다. 타이밍 발생 회로 (300) 는, 입력 화상 데이터 (D) 에 동기하여 Y 클록 신호 (YCK), 반전 Y 클록 신호 (YCKB), X 클록 신호 (XCK), 반전 X 클록 신호 (XCKB), Y 전송 개시 펄스 (DY), X 전송 개시 펄스 (DX), 전송 방향 제어 신호 (DIR) 및 반전 전송 방향 제어 신호 (DIRB) 를 생성하고, 주사선 구동 회로 (100) 및 데이터선 구동 회로 (200) 에 공급한다. 또한, 타이밍 발생 회로 (300) 는, 화상 처리 회로 (400) 를 제어하는 각종 타이밍 신호를 생성하고, 이것을 출력한다.

여기서, Y 클록 신호 (YCK) 는, 주사선 (2) 을 선택하는 기간을 특정하고, 반전 Y 클록 신호 (YCKB) 는 Y 클록 신호 (YCK) 의 논리 레벨을 반전한 것이다. X 클록 신호 (XCK) 는, 데이터선 (3) 을 선택하는 기간을 특정하고, 반전 X 클록 신호 (XCKB) 는 X 클록 신호 (XCK) 의 논리 레벨을 반전한 것이다. 또한, Y 전송 개시 펄스 (DY) 는 주사선 (2) 의 선택 개시를 지시하는 펄스이고, 한편, X 전 송 개시 펄스 (DX) 는 데이터선 (3) 의 선택 개시를 지시하는 펄스이다. 또, 전송 방향 제어 신호 (DIR) 는, 주사선 (2) 및 데이터선 (3) 의 선택 순서를 지시하는 신호이다. 그 논리 레벨이 하이 레벨일 때, 전송 방향 제어 신호 (DIR) 는, 각 주사선 (2) 을 위에서부터 밑으로 순차 선택하는 것과 함께 각 데이터선 (3) 을 왼쪽에서부터 오른쪽으로 선택하는 것을 지시한다. 한편, 그 논리 레벨이 로우 레벨일 때, 전송 방향 제어 신호 (DIR) 는, 각 주사선 (2) 을 밑에서부터 위로 순차 선택하는 것과 함께 각 데이터선 (3) 을 오른쪽에서부터 왼쪽으로 선택하는 것을 지시한다.

이 예에서는, 주사선 구동 회로 (100) 및 데이터선 구동 회로 (200) 에 대하여, 공통의 전송 방향 제어 신호 (DIR) 및 반전 전송 방향 제어 신호 (DIRB) 를 공급하고 있지만, 타이밍 발생 회로 (300) 에 있어서, 주사선의 선택용 신호와 데이터선의 선택용 신호를 개별적으로 생성하고, 이들을 주사선 구동 회로 (100) 및 데이터선 구동 회로 (200) 에 공급해도 되는 것은 물론이다.

화상 처리 회로 (400) 는, 입력 화상 데이터 (D) 에, 액정 패널의 광투과 특성을 고려한 감마 보정 등을 실시한 후, RGB 각 색의 화상 데이터를 D/A 변환하여, 화상 신호 (40R, 40G, 40B) 를 생성하고 액정 패널 (AA) 에 공급한다.

<1-2: 화상 표시 영역>

다음으로, 화상 표시 영역 (A) 에는, 도 1 에 나타내는 바와 같이, m (m 은 2 이상의 자연수) 개의 주사선 (2) 이 X 방향을 따라 평행하게 배열하여 형성되는 한편, n (n 은 2 이상의 자연수) 개의 데이터선 (3) 이 Y 방향을 따라 평행하게 배 열하여 형성되어 있다. 그리고, 주사선 (2) 과 데이터선 (3) 의 교차 부근에서는, TFT (50) 의 게이트가 주사선 (2) 에 접속되는 한편, TFT (50) 의 소스가 데이터선 (3) 에 접속되는 것과 함께, TFT (50) 의 드레인이 화소 전극 (6) 에 접속된다. 그리고, 각 화소는, 화소 전극 (6) 과, 대향 기판에 형성되는 대향 전극 (후술한다) 과, 이들 양 전극 사이에 협지된 액정에 의해 구성된다. 이 결과, 주사선 (2) 과 데이터선 (3) 의 각 교차에 대응하여, 화소는 매트릭스형상으로 배열되게 된다.

또한, TFT (50) 의 게이트가 접속되는 각 주사선 (2) 에는, 주사 신호 (Y1, Y2, …, Ym) 가, 펄스적으로 선 순서대로 인가되도록 되어 있다. 이 때문에, 임의의 주사선 (2) 에 주사 신호가 공급되면, 당해 주사선에 접속되는 TFT (50) 가 온(ON)으로 되기 때문에, 데이터선 (3) 으로부터 소정 타이밍으로 공급되는 화상 신호 (X1, X2, …, Xn) 는, 대응하는 화소에 순서대로 기입된 후, 소정 기간 유지되게 된다.

각 화소에 인가되는 전압 레벨에 따라서 액정 분자의 배향이나 질서가 변화하기 때문에, 광변조에 의한 계조 표시가 가능해진다. 예를 들어, 액정을 통과하는 광량은, 노멀리 화이트 모드이면 인가 전압이 높아짐에 따라서 제한되는 한편, 노멀리 블랙 모드이면 인가 전압이 높아짐에 따라서 완화되기 때문에, 전기 광학 장치 (1) 전체에서는, 화상 신호에 따른 콘트라스트를 갖는 빛이 각 화소마다 출사된다. 이 때문에, 소정의 표시가 가능해진다.

또한, 유지된 화상 신호가 리크되는 것을 방지하기 위해, 축적 용량 (51) 이 화소 전극 (6) 과 대향 전극 사이에 형성되는 액정 용량과 병렬로 부가된다. 예를 들어, 화소 전극 (6) 의 전압은, 소스 전압이 인가된 시간보다도 3 자리수나 긴 시간만큼 축적 용량 (51) 에 의해 유지되기 때문에, 유지 특성이 개선되는 결과, 고콘트라스트비가 실현되게 된다.

<1-3: 데이터선 구동 회로 및 샘플링 회로>

다음으로, 데이터선 구동 회로 (200) 는, X 클록 신호 (XCK) 에 동기하여 순차 활성화되는 샘플링 신호 (S1∼Sn) 를 생성한다. 또한, 데이터선 구동 회로 (200) 는, 전송 방향 제어 신호 (DIR) 및 반전 전송 방향 제어 신호 (DIRB) 에 의해 샘플링 신호 (S1∼Sn) 를 활성화하는 순서를 제어하는 것이 가능하다. 구체적으로는, 전송 방향 제어 신호 (DIR) 가 하이 레벨이고 또 반전 전송 방향 제어 신호 (DIRB) 가 로우 레벨인 경우, 샘플링 신호는 S1 →S2 →…Sn 의 순으로 활성화되고, 전송 방향 제어 신호 (DIR) 가 로우 레벨이고 또 반전 전송 방향 제어 신호 (DIRB) 가 하이 레벨인 경우, 샘플링 신호는 Sn →Sn－1 →…S1 의 순으로 활성화된다.

샘플링 회로 (240) 는, n 개의 스위치 (SW1∼SWn) 를 구비한다. 각 스위치 (SW1∼SWn) 는 TFT 에 의해 구성되어 있다. 그리고, 게이트에 공급되는 각 샘플링 신호 (S1∼Sn) 가 순차 활성화되면, 각 스위치 (SW1∼SWn) 가 순차 온 상태가 된다. 그러면, 화상 신호 공급선 (L1∼L3) 을 통하여 공급되는 화상 신호 (40R, 40G, 40B) 가 샘플링 되어, 각 데이터선 (3) 에 순차 공급된다. 따라서, S1 →S2 →…Sn 의 순으로 샘플링 신호가 활성화되면, 데이터선 (3) 은 왼쪽에서부 터 오른쪽으로 순차 선택되는 한편, Sn →Sn－1 →…S1 의 순으로 샘플링 신호가 활성화되면, 데이터선 (3) 은 오른쪽에서부터 왼쪽으로 순차 선택되게 된다. 또, 샘플링 회로 (240) 를 데이터선 구동 회로 (200) 에 포함시킬 수도 있음은 물론이다.

다음으로, 도 2 는 데이터선 구동 회로 (200) 의 상세한 구성을 나타내는 회로도이다. 도면에 나타내는 바와 같이 데이터선 구동 회로 (200) 는, j (j 는 자연수) 개의 회로 블록 (BL1, BL2, …, BLj) 을 포함하고 있다.

도 3 에, i (1≤i≤j) 번째 회로 블록 (BLi) 의 구성을 나타낸다. 이 도면에 나타내는 바와 같이 회로 블록 (BLi) 은, 4 개의 시프트 레지스터 단위 회로 (Ai1, Ai2,…, Ai4) 를 구비하고, X 전송 개시 펄스 (DX) 를 전송한다. 또한, 시프트 레지스터 단위 회로 (Ai1∼Ai4) 에는, 전송 방향 제어 신호 (DIR) 및 반전 전송 방향 제어 신호 (DIRB) 가 공급되고, 이것에 의해 전송 방향이 제어된다.

제어 단위 회로 (Ci) 는, 각 시프트 레지스터 단위 회로 (Ai1∼Ai4) 의 입력 신호 및 출력 신호에 근거하여, 각 시프트 레지스터 단위 회로 (Ai1∼Ai4) 의 동작 기간을 특정한다. 그리고, 당해 기간에 있어서 X 클록 신호 (XCK) 및 반전 X 클록 신호 (XCKB) 가 제어 단위 회로 (Ci) 로부터 각 시프트 레지스터 단위 회로 (Ai1∼Ai4) 에 공급된다. 이와 같이 제어 단위 회로 (Ci) 는 복수의 시프트 레지스터 단위 회로 (Ai1∼Ai4) 를 총괄하여 제어하기 때문에, 데이터선 구동 회로 (200) 전체에서 보았을 때 제어 단위 회로의 개수를 대폭적으로 삭감할 수 있다.

논리 연산 단위 회로 (Bi1, Bi2, …, Bi4) 는 복수의 시프트 레지스터 단위 회로 (Ai1, Ai2, …, Ai4) 의 각각에 대응하여 형성되어 있고, 샘플링 신호 (Si1, Si2, …, Si4) 를 각각 생성한다. 회로 블록 (BL2∼BLi-1) 은, 상기 서술한 회로 블록 (BLi) 과 동일하게 구성되어 있다. 단, 좌단의 회로 블록 (BL1) 은, 도 4 에 나타내는 바와 같이 시프트 레지스터 단위 회로 (A11) 에 대응하는 논리 연산 회로가 없고, 우단의 회로 블록 (BLj) 은, 도 5 에 나타내는 바와 같이 시프트 레지스터 단위 회로 (Ai4) 에 대응하는 논리 연산 회로가 없다.

도 6 은, 회로 블록 (BLi) 의 상세한 회로도이다. 각 논리 연산 단위 회로 (Bi1∼Bi4) 는, 낸드 회로 (511) 와 인버터 (512) 를 구비한다. 논리 연산 단위 회로 (Bik: k 는 1, 2, 3, 또는 4) 의 낸드 회로 (511) 에는 시프트 레지스터 단위 회로 (Aik) 의 입력 신호와 출력 신호가 공급된다.

각 시프트 레지스터 단위 회로 (Ai1∼Ai4), 클록드 인버터 (501∼504) 를 구비한다. 클록드 인버터 (501∼504) 는, 제어 단자 전압이 하이 레벨일 때에 각 입력 신호를 반전하여 출력하고, 제어 단자 전압이 로우 레벨일 때에 출력 단자를 하이 임피던스 상태로 한다. 클록드 인버터 (501 및 502) 의 각 제어 단자에는, 소정 기간만 활성화되는 클록 신호 (XCK) 와 반전 X 클록 신호 (XCKB) 가 공급되도록 되어 있다. 또한, 클록드 인버터 (503) 의 제어 단자에는 반전 전송 방향 제어 신호 (DIRB) 가 공급되는 한편, 클록드 인버터 (504) 의 제어 단자에는 전송 방향 제어 신호 (DIR) 가 공급된다.

전송 방향 제어 신호 (DIR) 가 하이 레벨이고 반전 전송 방향 제어 신호 (DIRB) 가 로우 레벨인 경우를 상정하면, 클록드 인버터 (503) 는 하이 임피던스 상태가 되는 한편, 클록드 인버터 (504) 는 인버터로서 기능한다. 따라서, 전송 방향 제어 신호 (DIR) 가 하이 레벨인 경우에는, 시프트 레지스터 단위 회로 (Ai1∼Ai4) 는, 도 7(A) 에 나타내는 회로와 등가이다.

반대로, 전송 방향 제어 신호 (DIR) 가 로우 레벨이고 반전 전송 방향 제어 신호 (DIRB) 가 하이 레벨인 경우를 상정하면, 클록드 인버터 (504) 는 하이 임피던스 상태가 되는 한편, 클록드 인버터 (503) 는 인버터로서 기능한다. 따라서, 전송 방향 제어 신호 (DIR) 가 로우 레벨인 경우에는, 시프트 레지스터 단위 회로 (Ai1∼Ai4) 는, 도 7(B) 에 나타내는 회로와 등가이다.

여기서, 전송 방향 제어 신호 (DIR) 의 논리 레벨이 하이 레벨인 경우를 상정한다 (도 7(A) 를 참조). 각 시프트 레지스터 단위 회로 (Ai1∼Ai4) 의 클록드 인버터 (501) 에는 제 1 제어 신호 (Q1, Q2', Q3, Q4') 가 공급되는 한편, 클록드 인버터 (502) 에는 제 2 제어 신호 (Q1', Q2, Q3', Q4) 가 공급된다. 제 2 제어 신호의 논리 레벨은, 제 1 제어 신호의 논리 레벨을 반전한 것으로 되어 있다.

시프트 레지스터 단위 회로 (Ai1) 에 있어서, 제 1 제어 신호 (Q1) 가 하이 레벨일 때 클록드 인버터 (501) 는 X 전송 개시 펄스 (DX) 를 반전하여 출력한다. 이 때, 제 2 제어 신호 (Q1') 는 로우 레벨이 되기 때문에, 클록드 인버터 (502) 의 출력 단자는 하이 임피던스 상태로 된다. 이 경우에는, X 전송 개시 펄스 (DX) 가 클록드 인버터 (501) 와 인버터 (503) 를 개재하여 출력된다. 한편, 제 2 제어 신호 (Q1') 가 하이 레벨일 때 클록드 인버터 (502) 는 X 전송 개시 펄 스 (DX) 를 반전하여 출력한다. 이 때, 제 1 제어 신호 (Q1) 는 로우 레벨로 되어 있기 때문에, 클록드 인버터 (501) 의 출력 단자는 하이 임피던스 상태로 되어 있다. 이 경우에는, 클록드 인버터 (502) 와 인버터 (504) 에 의해 래치 회로가 구성되게 된다.

즉, 시프트 레지스터 단위 회로 (Ai1∼Ai4) 는, 클록드 인버터 (501 및 503) 로 구성되는 제 1 논리 회로와, 클록드 인버터 (502 및 504) 로 구성되는 제 2 논리 회로를 구비하고 있는 것으로 생각할 수 있다. 그리고, 전송 방향 제어 신호 (DIR) 가 하이 레벨인 경우 (전송 방향이 왼쪽에서부터 오른쪽), 제 1 논리 회로는 제 1 제어 신호에 의해 제어되는 클록드 인버터 (501) 로서 기능하는 것과 함께 제 2 논리 회로는 래치 회로로서 기능한다. 또한, 반전 전송 방향 제어 신호 (DIRB) 가 하이 레벨인 경우 (전송 방향이 오른쪽에서부터 왼쪽), 제 1 논리 회로는 래치 회로로서 기능하는 것과 함께 제 2 논리 회로는 제 2 제어 신호에 의해 제어되는 클록드 인버터로서 기능한다.

설명을 도 6 으로 되돌린다. 제어 단위 회로 (Ci) 는, 노어 회로 (511 및 512), 낸드 회로 (521), 인버터 (530), 및 트랜스퍼 게이트 (531∼538) 를 구비한다. 도 8 은, 데이터선 구동 회로 (200) 의 동작을 나타내는 타이밍차트이다. 단, 전송 방향 제어 신호 (DIR) 가 하이 레벨이고, 왼쪽에서부터 오른쪽으로 X 전송 개시 펄스 (DX) 가 전송되는 것으로 한다. 또한, 시프트 레지스터 단위 회로 (Ai1) 의 입력 신호를 P0 (X 전송 개시 펄스 (DX) 와 동일), 시프트 레지스터 단위 회로 (Ai1) 의 출력 신호를 P1, 시프트 레지스터 단위 회로 (Ai2) 의 출력 신호를 P2, 시프트 레지스터 단위 회로 (Ai3) 의 출력 신호를 P3, 시프트 레지스터 단위 회로 (Ai4) 의 출력 신호를 P4 로 한다.

시각 (T1) 에 있어서, 신호 (P0) 가 하이 레벨이 되면, 노어 회로 (511) 의 출력 신호가 로우 레벨이 되고, 이것에 수반하여 낸드 회로 (521) 의 출력 신호가 하이 레벨이 된다. 이하의 설명에서는, 낸드 회로 (521) 의 출력 신호를 클록 제어 신호 (CTLi) 라고 칭한다. 또, 「CTL」에 이어지는 첨자 「i」는, 회로 블록을 지정하는 것으로, 다음단의 회로 블록 (BLi+1) 의 클록 제어 신호는 CTLi+1 이 된다. 클록 제어 신호 (CTLi) 가 활성화 (하이 레벨) 되면, 트랜스퍼 게이트 (531∼534) 가 온 상태가 되어, X 클록 신호 (XCK) 가 신호 (Q1, Q2, Q3, Q4) 로서 각 시프트 레지스터 단위 회로 (Ai1∼Ai4) 에 공급되는 한편, 반전 X 클록 신호 (XCKB) 가 신호 (Q1', Q2', Q3', Q4') 로서 각 시프트 레지스터 단위 회로 (Ai1∼Ai4) 에 공급된다.

이것에 의해, 신호 (P0) →신호 (P1) →신호 (P2) →신호 (P3) →신호 (P4) 와 같이 X 전송 개시 펄스 (DX) 가 순차 전송된다. 노어 회로 (512) 에는, 신호 (P2) 가 공급되기 때문에, 그 출력 신호는 신호 (P2) 가 하이 레벨이 되는 시각 (T2) 에 있어서 로우 레벨이 된다. 그리고, 시각 (T3) 에 있어서 신호 (P4) 가 로우 레벨로 천이되면, 노어 회로 (512) 의 출력 신호는 비활성화된다. 클록 제어 신호 (CTLi) 는 낸드 회로 (521) 에 의해 생성되기 때문에, 노어 회로 (511 및 512) 의 출력 신호 중 임의의 어느 일방이 로우 레벨인 기간에 활성화된다. 이 때문에, 클록 제어 신호 (CTLi) 는 시각 (T1) 에서부터 시각 (T3) 의 기간에 활성화된다.

그리고, 시각 (T3) 을 경과하면, 클록 제어 신호 (CTLi) 는 비활성화되기 때문에, 트랜스퍼 게이트 (531∼534) 는 오프 상태가 된다. 한편, 클록 제어 신호 (CTLi) 가 활성화되어 있는 기간, 오프 상태로 되어 있던 트랜스퍼 게이트 (535∼538) 가 온 상태가 된다. 이것에 의해, 신호 (Q1', Q2, Q3', 및 Q4) 가 하이 레벨이 되고, 신호 (Q1, Q2', Q3, Q4') 가 로우 레벨이 된다. 그러면, 각 시프트 레지스터 단위 회로 (Ai1∼Ai4) 에 있어서, 클록드 인버터 (501) 는 하이 임피던스 상태가 되지만, 인버터 (504) 와 클록드 인버터 (502) 에 의해 래치 회로가 구성된다. 이 결과, 시프트 레지스터 단위 회로 (Ai1∼Ai4) 의 각 출력 신호의 레벨은, X 전송 개시 펄스 (DX) 가 다시 하이 레벨이 될 때까지 로우 레벨을 유지한다. 다시 말하면, 회로 블록 (BLi) 은, X 전송 개시 펄스 (DX) 가 들어오면, 이것을 자율적으로 검지하여 시프트 동작을 시작하고, 그 동작이 완료되면 다음 X 전송 개시 펄스 (DX) 가 들어올 때까지 동작을 중지한다. 이것에 의해, 소비 전력을 삭감하는 것이 가능해진다.

또한, 제어 단위 회로 (Cj) 는, 복수의 시프트 레지스터 단위 회로 (Ai1∼Ai4) 를 일괄해서 제어하기 때문에, 각 시프트 레지스터 단위 회로에 제어 단위 회로 (Cj) 를 형성하는 경우와 비교하여 구성을 간단한 것으로 할 수 있다.

또한, 상기 서술한 회로 블록 (BLi) 은 정논리로 구성했지만, 이들을 부(負)논리로 구성해도 된다. 도 9 에 부논리로 구성한 회로 블록 (BLi') 을 나타낸다. 부논리의 회로 블록 (BLi') 에서는, 노어 회로 (511 및 512) 의 대신에 낸 드 회로 (513 및 514) 가 사용되고, 낸드 회로 (521) 대신에 노어 회로 (522) 가 사용된다. 회로 블록 (BLi') 의 타이밍차트를 도 10 에 나타낸다. 클록 제어 신호 (CTLi') 는 로우 레벨에서 활성화된다. 이 때문에, 트랜스퍼 게이트 (531∼538) 의 제어 입력은, 도 6 에 나타내는 정논리의 것과 극성이 역전되어 있다.

<1-4: 주사선 구동 회로>

다음으로, 주사선 구동 회로 (100) 에 관해서 설명한다. 도 11 은, 주사선 구동 회로 (100) 의 구성을 나타내는 블록도이다. 이 도면에 나타내는 바와 같이 주사선 구동 회로 (100) 는, Y 시프트 레지스터 (102), 레벨 시프터 (103) 및 버퍼 (104) 를 구비한다.

Y 시프트 레지스터 (102) 는, X 클록 신호 (XCK) 및 반전 X 클록 신호 (XCKB) 대신에 Y 클록 신호 (YCK) 및 반전 Y 클록 신호 (YCKB) 가 공급되는 점, 및 시프트의 단수를 제외하고, 상기 서술한 데이터선 구동 회로 (200) 와 동일하게 구성되어 있다. 따라서, 주사선 구동 회로 (100) 는, 상기 서술한 데이터선 구동 회로 (200) 와 마찬가지로 회로 규모가 작아도 된다.

레벨 시프터 (103) 는, Y 시프트 레지스터 (102) 의 각 출력 신호의 레벨을 시프트하여 주사선 (2) 을 구동하기에 적합한 레벨로 변환하고 있다. 또한, 버퍼 (104) 는, 레벨 시프터 (103) 의 각 출력 신호를 로우 임피던스로 변환하고, 주사선 구동 신호 (Y1, Y2, …Ym) 로서 각 주사선 (2) 에 출력한다.

또, 이 주사선 구동 회로 (100) 에 있어서, Y 시프트 레지스터 (102) 로서 도 9 에 나타내는 부논리로 구성된 것을 적용해도 됨은 물론이다.

<1-5: 액정 패널의 구성예>

다음으로, 상기 서술한 전기적 구성에 관한 액정 패널의 전체 구성에 관해서 도 12 및 도 13 을 참조하여 설명한다. 여기서, 도 12 는, 액정 패널 (AA) 의 구성을 나타내는 사시도이고, 도 13 은, 도 12 에 있어서의 Z-Z' 선 단면도이다.

이들 도면에 나타낸 바와 같이, 액정 패널 (AA) 은, 화소 전극 (6) 등이 형성된 유리나 반도체 등의 소자 기판 (151) 과, 공통 전극 (158) 등이 형성된 유리 등의 투명한 대향 기판 (152) 을, 스페이서 (153) 가 혼입된 시일재 (154) 에 의해 일정한 간극을 유지시키고, 서로 전극 형성면이 대향하도록 접합하는 것과 함께, 이 간극에 전기 광학 재료로서의 액정 (155) 을 봉입한 구조로 되어 있다. 또, 시일재 (154) 는, 대향 기판 (152) 의 기판 주변을 따라 형성되지만, 액정 (155) 을 봉입하기 위해 일부가 개구되어 있다. 이 때문에, 액정 (155) 을 봉입한 후에, 그 개구부분이 밀봉재 (156) 에 의해 밀봉되어 있다.

여기서, 소자 기판 (151) 의 대향면으로서, 시일재 (154) 의 외측 1 변에서는, 상기 서술한 데이터선 구동 회로 (200) 가 형성되고, Y 방향으로 연장되는 데이터선 (3) 을 구동하는 구성으로 되어 있다. 또한, 이 1 변에는 복수의 접속 전극 (157) 이 형성되고, 타이밍 발생 회로 (300) 로부터의 각종 신호나 화상 신호 (40R, 40G, 40B) 를 입력하는 구성으로 되어 있다. 또한, 이 1 변에 인접하는 1 변에는, 주사선 구동 회로 (100) 가 형성되고, X 방향으로 연장되는 주사선 (2) 을 각각 양측에서 구동하는 구성으로 되어 있다. 한편, 대향 기판 (152) 의 공 통 전극 (158) 은, 소자 기판 (151) 과의 접합 부분에 있어서의 4 모서리 중 적어도 1 지점에 형성된 도통재에 의해 소자 기판 (151) 과의 전기적 도통이 꾀해지고 있다. 그 밖에, 대향 기판 (152) 에는, 액정 패널 (AA) 의 용도에 따라서, 예를 들어, 첫째로, 스트라이프형상이나, 모자이크형상, 트라이앵글형상 등으로 배열된 컬러 필터가 형성되고, 둘째로, 예를 들어, 크롬이나 니켈 등의 금속 재료나, 카본이나 티탄 등을 포토레지스트에 분산한 수지 블랙 등의 블랙 매트릭스가 형성되고, 셋째로, 액정 패널 (AA) 에 빛을 조사하는 백라이트가 형성된다. 특히 색광 변조의 용도인 경우에는, 컬러 필터는 형성되지 않고 블랙 매트릭스가 대향 기판 (152) 에 형성된다.

또한, 소자 기판 (151) 및 대향 기판 (152) 의 대향면에는, 각각 소정 방향으로 러빙 처리된 배향막 등이 형성되는 한편, 그 각 배면측에는 배향 방향에 따른 편광판 (도시생략) 이 각각 형성된다. 단, 액정 (155) 으로서, 고분자 중에 미소입자로서 분산시킨 고분자 분산형 액정을 사용하면, 전술한 배향막, 편광판 등이 불필요해지는 결과, 광이용 효율이 높아지기 때문에, 고휘도화나 저소비 전력화 등의 점에서 유리하다.

또 데이터선 구동 회로 (200), 주사선 구동 회로 (100) 등의 주변 회로의 일부 또는 전부를 소자 기판 (151) 에 형성하는 대신에, 예를 들어, TAB (Tape Automated Bonding) 기술을 사용하여 필름에 실장된 구동용 IC 칩을, 소자 기판 (151) 의 소정 위치에 형성되는 이방성 도전 필름을 통하여 전기적 및 기계적으로 접속하는 구성으로 해도 되고, 구동용 IC 칩 자체를, COG (Chip On Glass) 기술을 사용하여 소자 기판 (151) 의 소정 위치에 이방성 도전 필름을 개재하여 전기적 및 기계적으로 접속하는 구성으로 해도 된다.

<2. 응용예>

(1) 상기 서술한 실시형태에 있어서, 데이터선 구동 회로 (200) 의 회로 블록 (BLi) 에 있어서, 단위 제어 회로 (Cj) 는 클록 제어 신호 (CTLi) 를 생성하기 위해 3 입력의 노어 회로 (511 및 512) 와 낸드 회로 (521) 를 구비했지만, 이들의 대신에 2 입력의 노어 회로와 4 입력의 낸드 회로를 사용해도 된다.

도 14 에 응용예에 관한 회로 블록 (BLi) 의 회로도를 나타낸다. 이 예에서는, 각 시프트 레지스터 단위 회로 (Ai1∼Ai4) 의 입력 신호와 출력 신호가 공급되는 2 입력의 노어 회로 (515∼518) 가 각각 형성되어 있다. 그리고, 이들 노어 회로 (515∼518) 의 각 출력 신호가 4 입력의 낸드 회로 (523) 에 공급된다. 이 구성에 의해서도, 회로 블록 (BLi) 에 X 전송 개시 펄스 (DX) 가 들어오면 클록 제어 신호 (CTLi) 가 활성화되고, X 클록 신호 (XCK) 및 반전 X 클록 신호 (XCKB) 를 시프트 레지스터 단위 회로 (Ai1∼Ai4) 에 각각 공급한다.

이 경우, 복수의 시프트 레지스터 단위 회로 (Ai1∼Ai4) 에 1 개의 제어 단위 회로 (Ci) 를 형성하기 때문에, 회로 구성을 간단하게 할 수 있다. 또, 부논리로 구성하는 경우에는, 노어 회로 (515∼518) 를 낸드 회로로 각각 치환하고, 낸드 회로 (523) 를 노어 회로로 치환하여, 트랜스퍼 게이트 (531∼538) 의 제어 입력의 극성을 역전시키면 된다.

(2) 상기 서술한 실시형태에 있어서는, X 클록 신호 (XCK) 와 반전 클록 신 호 (XCKB) 를 각 회로 블록 (BL1∼BLj) 에 공급했지만, X 클록 신호 (XCK) 만을 공급하고, 각 회로 블록 (BL1∼BLj) 의 내부에 있어서 반전 X 클록 신호 (XCKB) 를 생성해도 된다. 이 경우, 단위 제어 회로 (Ci) 는, 도 15 에 나타내는 바와 같이 구성할 수 있다. 이 예에서는, 인버터 (540 및 541) 에 의해 반전 클록 신호 (XCKB) 를 생성하기 때문에, 트랜스퍼 게이트 (532, 533, 536, 및 537) 를 생략할 수 있다. 이 결과, 데이터선 구동 회로 (200) 의 구성을 한층 더 간단하게 할 수 있다.

(3) 상기 서술한 실시형태에 있어서, 각 회로 블록 (BL1∼BLj) 에 4 개의 시프트 레지스터 단위 회로를 형성했지만, 2 이상의 시프트 레지스터 단위 회로를 형성하여 회로 클록의 개수를 2 이상으로 해도 된다.

이 경우, 단위 제어 회로는, 회로 블록에 포함되는 시프트 레지스터 단위 회로의 입력 신호와 출력 신호에 근거하여 회로 블록의 동작 기간을 특정하고, 당해 기간에 있어서 클록 신호를 시프트 레지스터 단위 회로에 공급하면 된다.

또한, 회로 블록에 포함되는 시프트 레지스터 단위 회로의 수는 일정하지 않아도 된다. 예를 들어, 3 개의 시프트 레지스터 단위 회로를 포함하는 회로 블록과 4 개의 시프트 레지스터 단위 회로를 포함하는 회로 블록이 혼재해도 된다. 1 개의 회로 블록에 포함되는 시프트 레지스터 단위 회로의 수를 단위 회로수 N 으로 하면, 단위 회로수 (N) 를 임의로 함으로써 데이터선의 개수로 단위 회로수 (N) 가 정확하게 나눠 떨어지지 않는 경우에도 유연하게 대응할 수 있다. 예를 들어, 데이터선의 개수가 362 개이고, 회로 블록의 단위 회로수 (N) 가 「4」인 경 우, 모든 데이터선을 회로 블록에 접속하는 것은 불가능하다. 이 경우에, N=4 의 회로 블록을 89 개, N=3 의 회로 블록을 2 개 사용함으로써, 362 개의 데이터선에 대응할 수 있다.

그리고, 데이터선의 개수를 단위 회로수로 나눈 나머지가 있는 경우에, 나머지의 수만큼 X 클록 신호 (XCK) 와 반전 X 클록 신호 (XCKB) 를 직접 공급하는 시프트 레지스터 단위 회로를 형성해도 된다. 예를 들어, 데이터선의 개수가 361 개이고 단위 회로수 (N) 가 4 라고 하면, 데이터선 구동 회로 (200) 는 도 16 에 나타내는 바와 같이 구성하면 된다. 이 경우, 시프트 레지스터 단위 회로 (W) 에는, X 클록 신호 (XCK) 와 반전 X 클록 신호 (XCKB) 가 상시 공급된다.

(4) 상기 서술한 실시형태에서는 액정을 구비한 전기 광학 장치를 예시했지만, 액정 이외의 전기 광학 물질을 사용한 전기 광학 장치에도 본 발명은 적용된다. 전기 광학 물질이란, 전기 신호 (전류 신호 또는 전압 신호) 의 공급에 의해 투과율이나 휘도와 같은 광학적 특성이 변화하는 물질이다. 예를 들어, 유기 EL (Electro Luminescent) 이나 발광 폴리머 등의 OLED 소자를 전기 광학 물질로서 사용한 표시 패널이나, 착색된 액체와 당해 액체에 분산된 백색의 입자를 포함하는 마이크로 캡슐을 전기 광학 물질로서 사용한 전기 영동 표시 패널, 극성이 서로 다른 영역마다 다른 색으로 나뉘어 칠해진 트위스트 볼을 전기 광학 물질로서 사용한 트위스트 볼 디스플레이 패널, 흑색 토너를 전기 광학 물질로서 사용한 토너 디스플레이 패널, 또는 헬륨이나 네온 등의 고압 가스를 전기 광학 물질로서 사용한 플라즈마 디스플레이 패널 등 각종 전기 광학 장치에 대해서도 상기 실시형태 와 마찬가지로 본 발명이 적용될 수 있다.

<3. 전자기기>

다음으로, 상기 서술한 실시형태 및 응용예에 관한 전기 광학 장치 (1) 를 적용한 전자기기에 관해서 설명한다. 도 17 에, 전기 광학 장치 (1) 를 적용한 모바일형 PC 의 구성을 나타낸다. PC (2000) 는, 표시 유닛으로서의 전기 광학 장치 (1) 와 본체부 (2010) 를 구비한다. 본체부 (2010) 에는, 전원 스위치 (2001) 및 키보드 (2002) 가 형성되어 있다. 이 전기 광학 장치 (1) 는 데이터선 구동 회로 (200) 의 구성이 간략화되기 때문에, 좁은 피치로 고정세한 화상을 표시할 수 있다.

도 18 에, 전기 광학 장치 (1) 를 적용한 휴대전화기의 구성을 나타낸다. 휴대전화기 (3000) 는, 복수의 조작 버튼 (3001) 및 스크롤 버튼 (3002), 그리고 표시 유닛으로서의 전기 광학 장치 (1) 를 구비한다. 스크롤 버튼 (3002) 을 조작함으로써, 전기 광학 장치 (1) 에 표시되는 화면이 스크롤된다.

도 19 에, 전기 광학 장치 (1) 를 적용한 정보휴대단말 (PDA: Personal Digital Assistants) 의 구성을 나타낸다. 정보휴대단말 (4000) 은, 복수의 조작 버튼 (4001) 및 전원 스위치 (4002), 그리고 표시 유닛으로서의 전기 광학 장치 (1) 를 구비한다. 전원 스위치 (4002) 를 조작하면, 주소록이나 스케쥴 수첩과 같은 각종 정보가 전기 광학 장치 (1) 에 표시된다.

또, 전기 광학 장치 (1) 가 적용되는 전자기기로는, 도 17∼도 19 에 나타내는 것 외에, 디지털 스틸 카메라, 액정 텔레비전, 뷰파인더형, 모니터 직시형 비디 오테이프 레코더, 카 내비게이션 장치, 페이저, 전자수첩, 전자계산기, 워드프로세서, 워크스테이션, 텔레비전 전화, POS 단말, 터치 패널을 구비한 기기 등등을 들 수 있다. 그리고, 이들 각종 전자기기의 표시부로서, 전술한 전기 광학 장치 (1) 가 적용가능하다.

본 발명에 의하면, 블록 단위로 클록 신호 및 반전 클록 신호를 블록에 속하는 복수의 시프트 단위 회로에 공급할지 아닐지를 제어하기 때문에, 시프트 단위 회로별로 클록 신호의 공급의 가부를 제어하는 경우와 비교하여, 단위 제어 회로의 구성을 대폭 삭감할 수 있다. 게다가, 어떤 블록에는, 그 동작 기간만 클록 신호와 반전 클록 신호가 공급되기 때문에 소비 전력을 삭감할 수 있다.

Claims

복수의 블록을 구비하고,

상기 복수의 블록은 서로 직렬로 연결되고, 상기 복수의 블록의 각각은,

클록 신호와 이것을 반전한 반전 클록 신호에 동기하여 개시 펄스를 순차 시프트하고 출력 신호를 출력하는 복수의 시프트 단위 회로와,

상기 복수의 시프트 단위 회로의 입력 신호와 출력 신호에 근거하여, 상기 복수의 시프트 단위 회로 중 어느 하나가 동작하고 있는 동작 기간을 특정하고, 해당 동작 기간에 있어서 상기 클록 신호 및 상기 반전 클록 신호를 상기 복수의 시프트 단위 회로에 공급하는 단위 제어 회로

를 구비하는, 시프트 레지스터.
제 1 항에 있어서,

상기 단위 제어 회로는,

상기 동작 기간 이외의 비동작 기간에 있어서, 상기 클록 신호 및 상기 반전 클록 신호의 대신에 로우 레벨 신호 또는 하이 레벨 신호를 상기 복수의 시프트 단위 회로에 공급하는, 시프트 레지스터.
제 1 항 또는 제 2 항에 있어서,

상기 단위 제어 회로는,

상기 복수의 시프트 단위 회로의 입력 신호 및 출력 신호가 활성화되는 각 기간의 논리합을 연산하고, 연산 결과에 근거하여 상기 동작 기간을 특정하는 클록 제어 신호를 생성하는 클록 제어 신호 생성 수단과,

상기 클록 제어 신호에 따라서 상기 클록 신호 및 상기 반전 클록 신호를 상기 복수의 시프트 단위 회로에 공급하는 공급 수단

을 구비하는, 시프트 레지스터.
제 3 항에 있어서,

상기 개시 펄스는 하이 레벨로 활성화되고,

상기 클록 제어 신호 생성 수단은,

복수의 노어 (NOR) 회로와,

상기 복수의 노어 회로로부터 출력되는 각 출력 신호의 반전 논리곱을 연산하여 상기 클록 제어 신호로서 출력하는 낸드 (NAND) 회로를 구비하고,

상기 복수의 노어 회로의 입력 단자의 각각에는, 상기 복수의 시프트 단위 회로의 입력 신호 및 출력 신호가 전부 공급되는, 시프트 레지스터.
제 4 항에 있어서,

상기 복수의 노어 회로의 각각은 3 개의 입력 단자를 구비하고,

상기 낸드 회로는, 인접하는 노어 회로의 출력 신호가 각각 공급되는 2 개의 입력 단자를 구비하는, 시프트 레지스터.
제 4 항에 있어서,

상기 복수의 노어 회로의 각각은 2 개의 입력 단자를 구비하고, 상기 각 입력 단자에는, 상기 시프트 단위 회로의 입력 신호 및 출력 신호가 공급되고,

상기 낸드 회로의 각 입력 단자에는, 상기 복수의 노어 회로의 출력 신호가 각각 공급되는, 시프트 레지스터.
제 3 항에 있어서,

상기 개시 펄스는 로우 레벨로 활성화되고,

상기 클록 제어 신호 생성 수단은,

복수의 낸드 회로와,

상기 복수의 낸드 회로로부터 출력되는 각 출력 신호의 반전 논리합을 연산하여 상기 클록 제어 신호로서 출력하는 노어 회로를 구비하고,

상기 복수의 낸드 회로의 입력 단자의 각각에는, 상기 복수의 시프트 단위 회로의 입력 신호 및 출력 신호가 전부 공급되는, 시프트 레지스터.
제 7 항에 있어서,

상기 복수의 낸드 회로의 각각은 3 개의 입력 단자를 구비하고,

상기 노어 회로는, 인접하는 낸드 회로의 출력 신호가 각각 공급되는 2 개의 입력 단자를 구비하는, 시프트 레지스터.
제 7 항에 있어서,

상기 복수의 낸드 회로의 각각은 2 개의 입력 단자를 구비하고, 상기 각 입력 단자에는, 상기 시프트 단위 회로의 입력 신호 및 출력 신호가 공급되고,

상기 노어 회로의 각 입력 단자에는, 상기 복수의 낸드 회로의 출력 신호가 각각 공급되는, 시프트 레지스터.
제 1 항 또는 제 2 항에 있어서,

상기 복수의 회로 블록 중, 적어도 하나의 회로 블록은, 당해 회로 블록에 포함되는 상기 시프트 단위 회로의 수가 다른 회로 블록에 포함되는 상기 시프트 단위 회로의 수와 서로 다른, 시프트 레지스터.
제 1 항 또는 제 2 항에 있어서,

상기 복수의 회로 블록의 입력의 전단, 또는 상기 복수의 회로 블록의 출력의 후단에, 상기 클록 신호 및 상기 반전 클록 신호가 공급되는 적어도 하나의 시프트 단위 회로를 구비하는, 시프트 레지스터.
제 1 항 또는 제 2 항에 있어서,

상기 시프트 단위 회로는, 전송 방향을 지시하는 전송 방향 신호에 근거하여 상기 개시 펄스의 전송 방향을 제어가능한, 시프트 레지스터.
복수의 주사선과 복수의 데이터선을 구비하고, 상기 주사선과 상기 데이터선의 교차에 대응하여 형성된 복수의 화소 회로를 구비하는 전기 광학 장치에 사용되는 데이터선 구동 회로로서,

제 1 항 또는 제 2 항에 기재된 시프트 레지스터를 구비하고,

상기 시프트 단위 회로의 입력 신호와 출력 신호에 근거하여 데이터선 신호를 생성하는 논리 연산 회로를 복수 구비하고,

상기 복수의 논리 연산 회로로부터 출력되는 복수의 데이터선 신호를 상기 복수의 데이터선에 각각 공급하는 배선군

을 구비하는, 데이터선 구동 회로.
복수의 주사선과 복수의 데이터선을 구비하고, 상기 주사선과 상기 데이터선의 교차에 대응하여 형성된 복수의 화소 회로를 구비하는 전기 광학 장치에 사용되는 데이터선 구동 회로로서,

제 1 항 또는 제 2 항에 기재된 시프트 레지스터를 구비하고,

상기 시프트 단위 회로의 입력 신호와 출력 신호에 근거하여 주사 신호를 생성하는 논리 연산 회로를 복수 구비하고,

상기 복수의 논리 연산 회로로부터 출력되는 복수의 주사 신호를 상기 복수의 주사선에 각각 공급하는 배선군

을 구비하는, 주사선 구동 회로.
복수의 주사선과,

복수의 데이터선과,

상기 주사선과 상기 데이터선의 교차에 대응하여 형성된 복수의 화소 회로와,

제 13 항에 기재된 데이터선 구동 회로

를 구비하는, 전기 광학 장치.
복수의 주사선과,

복수의 데이터선과,

상기 주사선과 상기 데이터선의 교차에 대응하여 형성된 복수의 화소 회로와,

제 14 항에 기재된 주사선 구동 회로

를 구비하는, 전기 광학 장치.
제 15 항에 기재된 전기 광학 장치를 구비하는, 전자기기.