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Abstract
【課題】消費電力が増加するのを抑制することが可能なシフトレジスタ回路を有する表示装置を提供する。
【解決手段】この表示装置は、ＨＶＳＳ側に接続され、クロック信号ＨＣＬＫに応答してオンするｐチャネルトランジスタＰＴ３と、クロック信号線に接続され、次段のシフトレジスタ回路３０ｍ＋１の出力信号ＳＲｍ＋１（第１の信号）に応答してオンすることによりｐチャネルトランジスタＰＴ３にクロック信号ＨＣＬＫを供給するｐチャネルトランジスタＰＴ５とを有する第１回路部３１ｍと、ＨＶＳＳ側に接続され、クロック信号ＨＣＬＫに応答してオンするｐチャネルトランジスタＰＴ８と、クロック信号線に接続され、前段のシフトレジスタ回路３０ｍ−１の出力信号ＳＲｍ−１（第２の信号）に応答してオンすることによりｐチャネルトランジスタＰＴ８にクロック信号ＨＣＬＫを供給するｐチャネルトランジスタＰＴ１０とを有する第２回路部３２ｍとを含むシフトレジスタ回路３０ｍを備えている。
【選択図】図２
【解決手段】この表示装置は、ＨＶＳＳ側に接続され、クロック信号ＨＣＬＫに応答してオンするｐチャネルトランジスタＰＴ３と、クロック信号線に接続され、次段のシフトレジスタ回路３０ｍ＋１の出力信号ＳＲｍ＋１（第１の信号）に応答してオンすることによりｐチャネルトランジスタＰＴ３にクロック信号ＨＣＬＫを供給するｐチャネルトランジスタＰＴ５とを有する第１回路部３１ｍと、ＨＶＳＳ側に接続され、クロック信号ＨＣＬＫに応答してオンするｐチャネルトランジスタＰＴ８と、クロック信号線に接続され、前段のシフトレジスタ回路３０ｍ−１の出力信号ＳＲｍ−１（第２の信号）に応答してオンすることによりｐチャネルトランジスタＰＴ８にクロック信号ＨＣＬＫを供給するｐチャネルトランジスタＰＴ１０とを有する第２回路部３２ｍとを含むシフトレジスタ回路３０ｍを備えている。
【選択図】図２
Description
【０００１】
【発明の属する技術分野】
この発明は、表示装置に関し、特に、シフトレジスタ回路を有する表示装置に関する。
【０００２】
【従来の技術】
従来、抵抗負荷型のインバータ回路が知られている（たとえば、非特許文献１参照）。また、従来では、上記した抵抗負荷型のインバータ回路を含むシフトレジスタ回路が知られている。なお、シフトレジスタ回路は、たとえば、液晶表示装置や有機ＥＬ表示装置のゲート線やドレイン線を駆動する回路に用いられる。
【０００３】
図１７は、従来の抵抗負荷型のインバータ回路を含むシフトレジスタ回路の回路図である。図１７を参照して、従来のシフトレジスタ回路１００ａは第１回路部１０１ａと第２回路部１０２ａとによって構成されている。また、２段目のシフトレジスタ回路１００ｂは第１回路部１０１ｂと第２回路部１０２ｂとによって構成されている。
【０００４】
１段目のシフトレジスタ回路１００ａを構成する第１回路部１０１ａは、ｎチャネルトランジスタＮＴ１０１およびＮＴ１０２と、容量Ｃ１０１と、抵抗Ｒ１０１とを含んでいる。以下、従来技術の説明においては、ｎチャネルトランジスタＮＴ１０１およびＮＴ１０２は、それぞれ、トランジスタＮＴ１０１およびＮＴ１０２と称する。トランジスタＮＴ１０１のソースはノードＮＤ１０１に接続されているとともに、ドレインにはスタート信号ＳＴが入力される。このトランジスタＮＴ１０１のゲートにはクロック信号ＣＬＫ１が供給される。また、トランジスタＮＴ１０２のソースは負側電位ＶＳＳに接続されているとともに、ドレインはノードＮＤ１０２に接続されている。また、容量Ｃ１０１の一方の電極はノードＮＤ１０１に接続されているとともに、他方の電極は負側電位ＶＳＳに接続されている。また、抵抗Ｒ１０１の一方端子は正側電位ＶＤＤに接続されているとともに、他方端子はノードＮＤ１０２に接続されている。そして、トランジスタＮＴ１０２と抵抗Ｒ１０１とによって、インバータ回路が構成されている。
【０００５】
また、１段目のシフトレジスタ回路１００ａを構成する第２回路部１０２ａは、ｎチャネルトランジスタＮＴ１０３と、抵抗Ｒ１０２とを含んでいる。以下、従来技術の説明においては、ｎチャネルトランジスタＮＴ１０３は、トランジスタＮＴ１０３と称する。トランジスタＮＴ１０３のソースは負側電位ＶＳＳに接続されているとともに、ドレインはノードＮＤ１０３に接続されている。また、抵抗Ｒ１０２の一方端子は正側電位ＶＤＤに接続されているとともに、他方端子はノードＮＤ１０３に接続されている。そして、トランジスタＮＴ１０３と抵抗Ｒ１０２とによって、インバータ回路が構成されている。
【０００６】
また、２段目以降のシフトレジスタ回路も上記した１段目のシフトレジスタ回路１００ａと同様の回路構成を有している。なお、後段のシフトレジスタ回路の第１回路部は前段のシフトレジスタ回路の出力ノードに接続されるように構成されている。また、奇数段に配置された第１回路部のトランジスタＮＴ１０のゲートには上記したようにクロック信号ＣＬＫ１が供給されるとともに、偶数段に配置された第１回路部のトランジスタＮＴ１０１のゲートにはクロック信号ＣＬＫ２が供給される。
【０００７】
図１８は、図１７に示した従来のシフトレジスタ回路の動作を説明するための波形図である。次に、図１７および図１８を参照して、従来のシフトレジスタ回路の動作について説明する。
【０００８】
まず、スタート信号ＳＴがＨレベルになる。この後、クロック信号ＣＬＫ１がＨレベルになる。これにより、１段目のシフトレジスタ回路１００ａのトランジスタＮＴ１０１のゲートにＨレベルのクロック信号ＣＬＫ１が供給されるので、トランジスタＮＴ１０１がオン状態となる。これにより、１段目のシフトレジスタ回路１００ａのノードＮＤ１０１の電位がＨレベルに上昇するので、１段目のシフトレジスタ回路１００ａのトランジスタＮＴ１０２のゲートにＨレベルの信号が供給される。このため、トランジスタＮＴ１０２がオン状態となる。これにより、１段目のシフトレジスタ回路１００ａのノードＮＤ１０２の電位がＬレベルに降下するので、トランジスタＮＴ１０３がオフ状態となる。これにより、１段目のシフトレジスタ回路１００ａのノードＮＤ１０３の電位がＨレベルに上昇するので、１段目のシフトレジスタ回路１００ａからＨレベルの出力信号ＳＲ１が出力される。なお、クロック信号ＣＬＫ１がＨレベルである期間には、容量Ｃ１０１にＨレベルの電位が蓄積される。
【０００９】
次に、クロック信号ＣＬＫ１がＬレベルになる。これにより、１段目のシフトレジスタ回路１００ａのトランジスタＮＴ１０１がオフ状態となる。この後、スタート信号ＳＴがＬレベルになる。ここで、１段目のシフトレジスタ回路１００ａのトランジスタＮＴ１０１がオフ状態になったとしても、１段目のシフトレジスタ回路１００ａのノードＮＤ１０１の電位は容量Ｃ１０１に蓄積されたＨレベルの電位によりＨレベルに保持されているので、１段目のシフトレジスタ回路１００ａのトランジスタＮＴ１０２がオン状態に保持される。このため、１段目のシフトレジスタ回路１００ａのノードＮＤ１０２の電位がＨレベルに上昇しないので、１段目のシフトレジスタ回路１００ａのトランジスタＮＴ１０３のゲートにＬレベルの出力信号が供給され続ける。これにより、１段目のシフトレジスタ回路１００ａのトランジスタＮＴ１０３がオフ状態に保持されるので、１段目のシフトレジスタ回路１００ａからＨレベルの出力信号ＳＲ１が出力され続ける。
【００１０】
次に、クロック信号ＣＬＫ２がＨレベルになる。これにより、２段目のシフトレジスタ１００ｂには１段目のシフトレジスタ回路１００ａのＨレベルの出力信号ＳＲ１が入力されるので、上記した１段目のシフトレジスタ回路１００ａと同様の動作が行われる。これにより、２段目のシフトレジスタ回路１００ｂからＨレベルの出力信号ＳＲ２が出力される。
【００１１】
この後、クロック信号ＣＬＫ１が再度Ｈレベルになる。これにより、１段目のシフトレジスタ回路１００ａのトランジスタＮＴ１０１がオン状態となる。この際、ノードＮＤ１０１の電位はスタート信号ＳＴがＬレベルになることによりＬレベルに降下する。これにより、１段目のシフトレジスタ回路１００ａのトランジスタＮＴ１０２のゲートにＬレベルの信号が供給されるので、トランジスタＮＴ１０２がオフ状態となる。このため、１段目のシフトレジスタ回路１００ａのノードＮＤ１０２の電位がＨレベルに上昇するので、１段目のシフトレジスタ回路１００ａのトランジスタＮＴ１０３がオン状態となる。これにより、１段目のシフトレジスタ回路１００ａのノードＮＤ１０３の電位がＨレベルからＬレベルに降下するので、１段目のシフトレジスタ回路１００ａからＬレベルの出力信号ＳＲ１が出力される。上記のような動作によって、各段のシフトレジスタ回路からタイミングのシフトしたＨレベルの出力信号（ＳＲ１、ＳＲ２、ＳＲ３…）が順次出力される。
【００１２】
【非特許文献１】
岸野正剛著「半導体デバイスの基礎」、オーム社出版、１９８５年４月２５日、ｐｐ．１８４−１８７
【発明が解決しようとする課題】
しかしながら、図１７に示した従来のシフトレジスタ回路では、１段目のシフトレジスタ回路１００ａにおいて、Ｈレベルの出力信号ＳＲ１を出力する場合、トランジスタＮＴ１０２がオン状態に保持されるので、抵抗Ｒ１０１およびトランジスタＮＴ１０２を介してＶＤＤとＶＳＳとの間に貫通電流が流れるという不都合があった。また、Ｌレベルの出力信号ＳＲ１を出力する場合、トランジスタＮＴ１０３はオン状態に保持されるので、抵抗Ｒ１０２およびトランジスタＮＴ１０３を介してＶＤＤとＶＳＳとの間に貫通電流が流れるという不都合もあった。このように、ＶＤＤとＶＳＳとの間には常に貫通電流が流れるという不都合がある。また、２段目以降のシフトレジスタ回路についても１段目のシフトレジスタ回路１００ａと同様の構成を有しているので、ＶＤＤとＶＳＳとの間に貫通電流が流れるという不都合がある。したがって、上記した従来のシフトレジスタ回路を液晶表示装置や有機ＥＬ表示装置のゲート線やドレイン線を駆動する回路に用いた場合には、液晶表示装置や有機ＥＬ表示装置の消費電力が増加するという問題点があった。
【００１３】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、消費電力が増加するのを抑制することが可能なシフトレジスタ回路を有する表示装置を提供することである。
【００１４】
【課題を解決するための手段および発明の効果】
上記目的を達成するために、この発明の第１の局面による表示装置は、第１電位側に接続され、クロック信号に応答してオンする第１導電型の第１トランジスタと、第２電位側に接続された第１導電型の第２トランジスタと、第１トランジスタのゲートと第２電位との間に接続された第３トランジスタと、クロック信号線と第１トランジスタのゲートとの間に接続され、第１の信号に応答してオンすることにより第１トランジスタにクロック信号を供給する第１導電型の第４トランジスタとを有する第１回路部と、第１電位側に接続され、クロック信号に応答してオンする第１導電型の第５トランジスタと、第２電位側に接続された第１導電型の第６トランジスタと、第５トランジスタのゲートと第２電位との間に接続された第７トランジスタと、クロック信号線と第５トランジスタのゲートとの間に接続され、第１の信号が入力される第４トランジスタのオン状態の期間と重ならないオン状態の期間が得られる第２の信号に応答してオンすることにより第５トランジスタにクロック信号を供給する第１導電型の第８トランジタとを有する第２回路部とを含むシフトレジスタ回路を備えている。
【００１５】
この第１の局面による表示装置では、上記のように、第１の信号に応答してオンすることにより第１トランジスタにクロック信号を供給する第４トランジスタと、第１の信号が入力される第４トランジスタのオン様態の期間と重ならないオン状態の期間が得られる第２の信号に応答してオンすることにより第５トランジスタにクロック信号を供給する第８トランジスタとを設けることによって、第１回路部の第４トランジスタと第２回路部の第８トランジスタとが同時にオン状態になることがない。この場合、第４トランジスタがオン状態のときに第３トランジスタがオフ状態になるようにすれば、第３トランジスタと第４トランジスタとが同時にオン状態になることがないので、第３トランジスタと第４トランジスタとを介して第２電位とクロック信号線との間に貫通電流が流れることを防止することができる。また、第８トランジスタがオン状態のときに第７トランジスタがオフ状態になるようにすれば、第７トランジスタと第８トランジスタとが同時にオン状態になることがないので、第７トランジスタと第８トランジスタとを介して第２電位とクロック信号線との間に貫通電流が流れることを防止することができる。また、第３トランジスタがオン状態のときには、第２トランジスタがオン状態になるとともに、第１トランジスタがオフ状態になるようにすれば、第１トランジスタと第２トランジスタとが同時にオン状態になることもないので、第１トランジスタおよび第２トランジスタを介して第１電位と第２電位との間に貫通電流が流れることを防止することができる。また、第７トランジスタがオン状態のときには、第６トランジスタがオン状態になるとともに、第５トランジスタがオフ状態になるようにすれば、第５トランジスタおよび第６トランジスタを介して第１電位と第２電位との間に貫通電流が流れることを防止することができる。これらの結果、シフトレジスタ回路を含む表示装置の消費電流が増加することを抑制することができる。
【００１６】
上記第１の局面による表示装置において、好ましくは、シフトレジスタ回路は、複数段設けられており、第１の信号は、次段のシフトレジスタ回路の出力信号であり、第２の信号は、前段のシフトレジタ回路の出力信号である。このように構成すれば、次段のシフトレジスタ回路の出力信号に応答してオンする第４トランジスタと前段のシフトレジタ回路の出力信号に応答してオンする第８トランジスタとのオン状態の期間が重なることがないので、容易に、第１の信号に応答してオンする第４トランジスタがオン状態であるときに、第２の信号に応答してオンする第８トランジスタがオフ状態となるように制御することができる。また、第２の信号に応答してオンする第８トランジスタがオン状態であるときに、第１の信号に応答してオンする第４トランジスタがオフ状態となるように制御することができる。
【００１７】
上記第１の局面による表示装置において、好ましくは、シフトレジスタ回路は、第１回路部および第２回路部からなる第１の組の回路部と、第１の組の回路部の出力部と接続され、第１回路部および第２回路部からなり、シフトレジスタの出力が出力される第２の組の回路部とを有する１つの段のシフトレジスタ回路を複数段含み、第２の組の回路部に入力される第１の信号は、次段のシフトレジタ回路の第１の組の回路部の出力信号であり、第２の組の回路部に入力される第２の信号は、同じ段のシフトレジスタ回路の第１の組の回路部の出力信号である。このように構成すれば、次段のシフトレジタ回路の第１の組の回路部の出力信号に応答してオンする第４トランジスタと同じ段のシフトレジスタ回路の第１の組の回路部の出力信号に応答してオンする第８トランジスタとのオン状態の期間が重なることがないので、容易に、第１の信号に応答してオンする第４トランジスタがオン状態であるときに、第２の信号に応答してオンする第８トランジスタがオフ状態となるように制御することができる。また、第２の信号に応答してオンする第８トランジスタがオン状態であるときに、第１の信号に応答してオンする第４トランジスタがオフ状態となるように制御することができる。
【００１８】
上記第１の局面による表示装置において、好ましくは、第３トランジスタは、第２の信号に応答してオンするとともに、第７トランジスタは、第２の信号に応答してオンする第８トランジスタがオン状態の期間にはオフ状態となる。このように構成すれば、容易に、第３トランジスタと第４トランジスタとが同時にオン状態になることを防止することができるとともに、第７トランジスタと第８トランジスタとが同時にオン状態になることを防止することができる。
【００１９】
上記第１の局面による表示装置おいて、好ましくは、第３トランジスタは、第２トランジスタがオン状態のときに、第１トランジスタをオフ状態にする機能を有し、第７トランジスタは、第６トランジスタがオン状態のときに、第５トランジスタをオフ状態にする機能を有する。このように構成すれば、容易に、第１トランジスタと第２トランジスタとを介して第１電位と第２電位との間に貫通電流が流れることを防止することができるとともに、第５トランジスタと第６トランジスタとを介して第１電位と第２電位との間に貫通電流が流れることを防止することができる。
【００２０】
上記第１の局面による表示装置おいて、好ましくは、第１トランジスタのゲートとソースとの間には、第１容量が接続されており、第５トランジスタのゲートとソースとの間には、第２容量が接続されている。このように構成すれば、容易に、第１容量が接続された第１トランジスタのゲート−ソース間電圧を維持するように、第１トランジスタのソース電位の上昇または低下に伴って第１トランジスタのゲート電位を上昇または低下させることができるとともに、第２容量が接続された第５トランジスタのゲート−ソース間電圧を維持するように、第５トランジスタのソース電位の上昇または低下に伴って第５トランジスタのゲート電位を上昇または低下させることができる。これにより、容易に、第１トランジスタおよび第５トランジスタを常時オン状態に維持することができる。その結果、第１回路部の出力信号（第１トランジスタのソース電位）を第１電位になるまで上昇または低下させることができるとともに、第２回路部の出力信号（第５トランジスタのソース電位）を第１電位になるまで上昇または低下させることができる。
【００２１】
上記第１の局面による表示装置おいて、好ましくは、第１トランジスタのゲートと、クロック信号を供給するクロック信号線との間には、第１ダイオードが接続されており、第５トランジスタのゲートと、クロック信号を供給するクロック信号線との間には、第２ダイオードが接続されている。このように構成すれば、クロック信号線と第１トランジスタのゲートとの間で電流が逆流することが防止されるので、より確実に、第１トランジスタのゲート−ソース間電圧をしきい値電圧以上に保持することができるとともに、クロック信号線と第５トランジスタのゲートとの間で電流が逆流することが防止されるので、より確実に、第５トランジスタのゲート−ソース間電圧をしきい値電圧以上に保持することができる。これにより、より確実に、第１トランジスタおよび第５トランジスタをオン状態に保持することができる。
【００２２】
この場合、好ましくは、第１ダイオードは、ダイオード接続された第１導電型の第９トランジスタを含み、第２ダイオードは、ダイオード接続された第１導電型の第１０トランジスタを含む。このように構成すれば、第１ダイオードおよび第２ダイオードを設けたとしても、第１導電型のトランジスタのみでシフトレジスタ回路を形成することができるので、イオン注入工程の回数およびイオン注入マスクの枚数が増加することがない。これにより、製造プロセスが複雑化することを抑制することができるとともに、製造コストが増大することを抑制することができる。
【００２３】
上記第１の局面による表示装置において、好ましくは、少なくとも第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタ、第７トランジスタおよび第８トランジスタは、ｐ型の電界効果型トランジスタである。このように構成すれば、ｐ型の電界効果型トランジスタは、ｎ型の電界効果型トランジスタと異なり、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造にする必要がないので、製造プロセスをより簡略化することができる。この利点を除けばｎ型の電界効果型トランジスタにおきかえてもよい。
【００２４】
上記第１の局面による表示装置において、好ましくは、第２回路部の第８トランジスタと、クロック信号線との間には、高抵抗が接続されている。このように構成すれば、第２回路部の第８トランジスタがオン状態になるときの応答速度が遅くなるので、第８トランジスタがオン状態のときに第２回路部から出力される信号を遅延させることができる。したがって、所定段のシフトレジスタ回路の第８トランジスタがオン状態で、所定段より２つ前の段のシフトレジスタ回路の第８トランジスタがオフ状態になるとすると、所定段のシフトレジスタ回路に対応した水平スイッチの応答速度が遅くなるとともに、所定段より２つ前の段のシフトレジスタ回路に対応した水平スイッチの応答速度は速くなる。これにより、所定段の水平スイッチがオフ状態からオン状態になる瞬間と、所定段より２つ前の段の水平スイッチがオン状態からオフ状態になる瞬間とが重なることを抑制することができる。このため、所定段より２つ前の段の水平スイッチがオフ状態になった後で、所定段の水平スイッチをオン状態にすることができるので、所定段より２つ前の段の水平スイッチがオン状態からオフ状態になる瞬間に所定段の水平スイッチがオン状態になることに起因して、映像信号にノイズが発生するのを抑制することができる。これにより、ノイズに起因する画像の劣化を抑制することができる。
【００２５】
上記第１の局面による表示装置おいて、好ましくは、シフトレジスタ回路は、ドレイン線を駆動するためのシフトレジスタ回路、および、ゲート線を駆動するためのシフトレジスタ回路の少なくとも一方に適用されている。このように構成すれば、ドレイン線を駆動するためのシフトレジスタ回路において、容易に、消費電力が増加することを抑制することができるとともに、ゲート線を駆動するためのシフトレジスタ回路において、容易に、消費電力が増加することを抑制することができる。また、ドレイン線を駆動するためのシフトレジスタ回路とゲート線を駆動するためのシフトレジスタ回路との両方に適用すれば、消費電力が増加することをより抑制することができる。
【００２６】
この発明の第２の局面による表示装置は、第１電位側に接続され、クロック信号に応答してオンする第１導電型の第１トランジスタと、第２電位側に接続された第１導電型の第２トランジスタと、第１トランジスタのゲートと第２電位との間に接続された第３トランジスタと、クロック信号線と第１トランジスタのゲートとの間に接続され、第３トランジスタがオフ状態のときにオン状態になるような第１の信号に応答してオンすることにより第１トランジスタにクロック信号を供給する第１導電型の第４トランジスタとを有する回路部を複数接続したシフトレジスタ回路を備えている。
【００２７】
この第２の局面による表示装置では、上記のように、第３トランジスタがオフ状態のときにオン状態になるような第１の信号に応答してオンする第４トランジスタを設けることによって、第３トランジスタと第４トランジスタとが同時にオン状態になることがない。これにより、第３トランジスタと第４トランジスタとを介して第２電位とクロック信号線との間に貫通電流が流れることを防止することができる。この結果、シフトレジスタ回路を含む表示装置の消費電流が増加することを抑制することができる。
【００２８】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００２９】
（第１実施形態）
図１は、本発明の第１実施形態による液晶表示装置を示した平面図である。図２は、図１に示した第１実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。図３は、図２に示したシフトレジスタ回路の最終段の回路図である。
【００３０】
まず、図１を参照して、この第１実施形態では、基板１ａ上に、表示部２と、Ｈドライバ３と、水平スイッチ（ＨＳＷ）４と、Ｖドライバ５とが形成されている。なお、図１の表示部２には、１画素分の構成を示している。また、水平スイッチ４には、図１ではスイッチを２つのみ図示しているが、画素の数に応じた数だけ配置されている。また、Ｈドライバ３およびＶドライバ５についても、図１ではそれらを構成するシフトレジスタを２つのみ図示しているが、画素の数に応じた数だけ配置されている。Ｈドライバ３および水平スイッチ４は、ドレイン線を駆動（走査）するために設けられているとともに、Ｖドライバ５は、ゲート線を駆動（走査）するために設けられている。また、表示部２には、画素２０がマトリクス状に配置されている。各々の画素２０は、ｐチャネルトランジスタ２１、画素電極２２、画素電極２２に対向配置された各画素２０に共通の対向電極２３、画素電極２２と対向電極２３との間に挟持された液晶２４、および、補助容量２５によって構成されている。そして、ｐチャネルトランジスタ２１のソースはドレイン線に接続されているとともに、ドレインは画素電極２２と補助容量２５の一方の電極とに接続されている。このｐチャネルトランジスタ２１のゲートはゲート線に接続されている。
【００３１】
また、基板１ａの外部に駆動ＩＣ１０が設置されている。この駆動ＩＣ１０は、電源回路１１と、信号発生回路１２とを含んでいる。そして、電源回路１１には、正側電位ＨＶＤＤおよびＶＶＤＤと、負側電位ＨＶＳＳおよびＶＶＳＳとを発生させるための回路が設けられている。これにより、Ｈドライバ３に正側電位ＨＶＤＤと負側電位ＨＶＳＳとが供給されるとともに、Ｖドライバ５に正側電位ＶＶＤＤと負側電位ＶＶＳＳとが供給される。なお、正側電位ＨＶＤＤおよびＶＶＤＤは、本発明の「第２電位」の一例であり、負側電位ＨＶＳＳおよびＶＶＳＳは、本発明の「第１電位」の一例である。また、信号発生回路１２には、スタート信号ＨＳＴおよびＶＳＴと、クロック信号ＨＣＬＫおよびＶＣＬＫと、イネーブル信号ＥＮＢとを発生させるための回路が設けられている。これにより、Ｈドライバ３にスタート信号ＨＳＴとクロック信号ＨＣＬＫとが供給されるとともに、Ｖドライバ５にスタート信号ＶＳＴとクロック信号ＶＣＬＫとイネーブル信号ＥＮＢとが供給される。また、駆動ＩＣ１０からはビデオ信号Ｖｉｄｅｏが供給される。
【００３２】
次に、図２および図３を参照して、第１実施形態による液晶表示装置のＨドライバ３および水平スイッチ４の回路構成について説明する。この第１実施形態による液晶表示装置のＨドライバ３は、図２に示すように、それぞれ、第１回路部（３１ａ、３１ｂ、３１ｃ、３１ｄ、…および３１ｎ）と第２回路部（３２ａ、３２ｂ、３２ｃ、３２ｄ、…および３２ｎ）とを含む複数段のシフトレジスタ回路３０ａ、３０ｂ、３０ｃ、３０ｄ、…および３０ｎによって構成されている。なお、シフトレジスタ回路３０ａ、３０ｂ、３０ｃ、３０ｄ、…および３０ｎは、画素の数に応じた段数がＨドライバ３の内部に設けられる。
【００３３】
１段目のシフトレジスタ回路３０ａを構成する第１回路部３１ａは、ｐチャネルトランジスタＰＴ１、ＰＴ２、ＰＴ３、ＰＴ４およびＰＴ５と、ｐチャネルトランジスタのソースとドレインとをショートした構造を有する容量Ｃ１とを含んでいる。なお、ｐチャネルトランジスタＰＴ１は、本発明の「第２トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ２は、本発明の「第３トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ３は、本発明の「第１トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ４は、本発明の「第１ダイオード」および「第９トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ５は、本発明の「第４トランジスタ」の一例であり、容量Ｃ１は、本発明の「第１容量」の一例である。以下、ｐチャネルトランジスタＰＴ１〜ＰＴ５は、それぞれ、トランジスタＰＴ１〜ＰＴ５と称する。
【００３４】
トランジスタＰＴ１のソースは正側電位ＨＶＤＤに接続されているとともに、ドレインはノードＮＤ２に接続されている。トランジスタＰＴ２のソースは正側電位ＨＶＤＤに接続されているとともに、ドレインはノードＮＤ１に接続されている。このトランジスタＰＴ１およびＰＴ２のゲートにはスタート信号ＨＳＴが供給される。なお、スタート信号ＨＳＴは、本発明の「第２の信号」の一例である。また、トランジスタＰＴ２はトランジスタＰＴ１がオン状態のときにトランジスタＰＴ３のゲートにＨレベルの信号を供給することにより、トランジスタＰＴ３をオフ状態にするために設けられている。
【００３５】
また、トランジスタＰＴ３のソースはノードＮＤ２に接続されているとともに、ドレインは負側電位ＨＶＳＳに接続されている。このトランジスタＰＴ３のゲートはノードＮＤ１に接続されている。
【００３６】
ここで、第１実施形態では、容量Ｃ１はトランジスタＰＴ３のゲートとソースとの間に接続されている。また、トランジスタＰＴ４のソースはノードＮＤ１側に接続されているとともに、ドレインはクロック信号（ＨＣＬＫ１）に接続されている。このトランジスタＰＴ４はダイオード接続されている。
【００３７】
また、第１実施形態では、トランジスタＰＴ５はトランジスタＰＴ４とノードＮＤ１との間に接続されている。すなわち、トランジスタＰＴ５のソースはノードＮＤ１に接続されているとともに、ドレインはトランジスタＰＴ４のソースに接続されている。このトランジスタＰＴ５のゲートには次段のシフトレジスタ回路３０ｂの出力信号ＳＲ２が供給される。なお、次段のシフトレジスタ回路３０ｂの出力信号ＳＲ２は、本発明の「第１の信号」の一例である。
【００３８】
また、１段目のシフトレジスタ回路３０ａを構成する第２回路部３２ａは、ｐチャネルトランジスタＰＴ６、ＰＴ７、ＰＴ８、ＰＴ９およびＰＴ１０と、ｐチャネルトランジスタのソースとドレインとをショートした構造を有する容量Ｃ２と、抵抗Ｒ１とを含んでいる。なお、ｐチャネルトランジスタＰＴ６は、本発明の「第６トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ７は、本発明の「第７トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ８は、本発明の「第５トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ９は、本発明の「第２ダイオード」および「第１０トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ１０は、本発明の「第８トランジスタ」の一例であり、容量Ｃ２は、本発明の「第２容量」の一例である。また、抵抗Ｒ１は、本発明の「高抵抗」の一例である。以下、ｐチャネルトランジスタＰＴ６〜ＰＴ１０は、それぞれ、トランジスタＰＴ６〜ＰＴ１０と称する。
【００３９】
トランジスタＰＴ６のソースは正側電位ＨＶＤＤに接続されているとともに、ドレインはノードＮＤ４に接続されている。トランジスタＰＴ７のソースは正側電位ＨＶＤＤに接続されているとともに、ドレインはノードＮＤ３に接続されている。このトランジスタＰＴ６およびＰＴ７のゲートは第１回路部３１ａのノードＮＤ２に接続されている。また、トランジスタＰＴ７はトランジスタＰＴ６がオン状態のときにトランジスタＰＴ８のゲートにＨレベルの信号を供給することにより、トランジスタＰＴ８をオフ状態にするために設けられている。
【００４０】
また、トランジスタＰＴ８のソースはノードＮＤ４に接続されているとともに、ドレインは負側電位ＨＶＳＳに接続されている。このトランジスタＰＴ８のゲートはノードＮＤ３に接続されている。
【００４１】
ここで、第１実施形態では、容量Ｃ２はトランジスタＰＴ８のゲートとソースとの間に接続されている。また、トランジスタＰＴ９のソースはノードＮＤ３側に接続されているとともに、ドレインはクロック信号線（ＨＣＬＫ１）側に接続されている。このトランジスタＰＴ９はダイオード接続されている。
【００４２】
また、第１実施形態では、トランジスタＰＴ１０はトランジスタＰＴ９とノードＮＤ３との間に接続されている。すなわち、トランジスタＰＴ１０のソースはノードＮＤ３に接続されているとともに、ドレインはトランジスタＰＴ９のソースに接続されている。このトランジスタＰＴ１０のゲートにはスタート信号ＨＳＴが供給される。また、抵抗Ｒ１はトランジスタＰＴ９とクロック信号線（ＨＣＬＫ１）との間に接続されている。この抵抗Ｒ１は、トランジスタＰＴ８およびＰＴ９がオン状態になるときの応答速度を遅くするために設けられている。
【００４３】
そして、第１実施形態では、１段目のシフトレジスタ回路３０ａを構成する第１回路部３１ａおよび第２回路部３２ａのトランジスタＰＴ１〜ＰＴ１０、および、容量Ｃ１およびＣ２は、すべてｐ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。
【００４４】
２段目以降のシフトレジスタ回路３０ｂ、３０ｃ、３０ｄ、…、および３０ｎも、上記した１段目のシフトレジスタ回路３０ａと同様の回路構成を有している。すなわち、２段目以降のシフトレジスタ回路３０ｂ、３０ｃ、３０ｄ、…、および３０ｎは、それぞれ、１段目のシフトレジスタ回路３０ａの第１回路部３１ａおよび第２回路部３２ａと同様の構成を有する第１回路部３１ｂ、３１ｃ、３１ｄ、…、および３１ｎと、第２回路部３２ｂ、３２ｃ、３２ｄ、…、および３２ｎとによって構成されている。
【００４５】
ここで、第１実施形態では、所定の段（最終段を除く）のトランジスタＰＴ５のゲートには次段のシフトレジスタ回路の出力信号（第１の信号）が供給され、トランジスタＰＴ１０のゲートには前段のシフトレジスタ回路の出力信号またはスタート信号ＨＳＴ（第２の信号）が供給される。
【００４６】
なお、図３に示すように、最終段のシフトレジスタ回路３０ｎのトランジスタＰＴ５のゲートは負側電位ＨＶＳＳに接続されている。このため、最終段のシフトレジスタ回路３０ｎのトランジスタＰＴ５のゲートには常にＬレベルの信号が供給される。
【００４７】
また、図２に示すように、水平スイッチ４には各段毎にトランジスタＰＴ１１が設けられている。このトランジスタＰＴ１１のソースはビデオ信号線に接続されているとともに、ドレインはドレイン線に接続されている。また、各段のトランジスタＰＴ１１のゲートは各段の出力ノードであるノードＮＤ４に接続されている。これにより、各段のトランジスタＰＴ１１には各段の出力信号（ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４、…、およびＳＲｎ−１）が供給される。なお、各段の出力信号（ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４、…、およびＳＲｎ−１）は、ビデオ信号線の数（たとえば、赤（Ｒ）、緑（Ｇ）および青（Ｂ）の３種類のビデオ信号が入力される場合は３本になる）に応じて設けられた水平スイッチ４のソースに入力される。
【００４８】
図４は、図２および図３に示したＨドライバおよび水平スイッチの動作を説明するための波形図である。次に、図２〜図４を参照して、第１実施形態による液晶表示装置のＨドライバ３および水平スイッチ４の動作について説明する。
【００４９】
まず、初期状態では、１段目〜ｎ−１段目のシフトレジスタ回路３０ａ〜３０ｎ−１の出力信号ＳＲ１〜ＳＲｎ−１がＨレベルとなっている。
【００５０】
この状態で、スタート信号ＨＳＴをＬレベルにすることによって、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ１およびＰＴ２にＬレベルのスタート信号ＨＳＴが供給される。これにより、トランジスタＰＴ１およびＰＴ２がオン状態になる。この後、クロック信号ＨＣＬＫ１がＬレベルになるとともに、クロック信号ＨＣＬＫ２がＨレベルになることによって、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ４およびＰＴ９のゲートにＬレベルのクロック信号ＨＣＬＫ１が供給される。これにより、トランジスタＰＴ４およびＰＴ９がオン状態となる。なお、トランジスタＰＴ９がオン状態になるときの応答速度は抵抗Ｒ１により遅くなる。
【００５１】
この際、第１実施形態では、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ５のゲートに２段目のシフトレジスタ回路３０ｂのＨレベルの出力信号ＳＲ２が供給されるのでトランジスタＰＴ５がオフ状態となる。このため、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ２とトランジスタＰＴ４とがオン状態であっても、トランジスタＰＴ２とトランジスタＰＴ４とを介してＨＶＤＤからクロック信号線（ＨＣＬＫ１）に貫通電流が流れることはない。
【００５２】
また、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ２がオン状態でトランジスタＰＴ５がオフ状態であるので、ノードＮＤ１の電位がＨレベルに上昇する。これにより、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ３がオフ状態となる。この場合、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ１はオン状態であるので、ノードＮＤ２の電位がＨレベルに上昇する。これにより、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ６およびＰＴ７がオフ状態となる。
【００５３】
このとき、第１実施形態では、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ１０のゲートにＬレベルのスタート信号ＨＳＴが供給されるので、トランジスタＰＴ１０はオン状態になっている。これにより、ノードＮＤ３の電位がＬレベルに降下するので、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ８がオン状態となる。この状態では、トランジスタＰＴ６はオフ状態であるのでノードＮＤ４の電位がＨＶＳＳ側に低下する。
【００５４】
この際、１段目のシフトレジスタ回路３０ａのノードＮＤ３は、容量Ｃ２によってトランジスタＰＴ８のゲート−ソース間電圧が維持されるように、ノードＮＤ４の電位の低下に伴って電位が低下する。また、トランジスタＰＴ７がオフ状態であるとともに、ダイオード接続されたトランジスタＰＴ９にはクロック信号線からのＨレベルのクロック信号ＨＣＬＫ１がノードＮＤ３側に逆流することはないので、容量Ｃ２の保持電圧（トランジスタＰＴ８のゲート−ソース間電圧）は維持される。これにより、トランジスタＰＴ８が常時オン状態に維持されるので、ノードＮＤ４の電位がＨＶＳＳまで低下する。その結果、１段目のシフトレジスタ回路３０ａからＬレベルの出力信号ＳＲ１が出力される。
【００５５】
そして、その１段目のシフトレジスタ回路３０ａからのＬレベルの出力信号ＳＲ１が水平スイッチ４の１段目のトランジスタＰＴ１１のゲートに供給されるので、１段目のトランジスタＰＴ１１がオン状態となる。また、Ｌレベルの出力信号ＳＲ１は２段目のシフトレジスタ回路３０ｂにも供給される。
【００５６】
次に、クロック信号ＨＣＬＫ１がＨレベルになるとともに、クロック信号ＨＣＬＫ２がＬレベルになることによって、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ４およびＰＴ９がオフ状態となる。この後、スタート信号ＨＳＴがＨレベルになることによって、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ１、ＰＴ２およびＰＴ１０がオフ状態となる。この場合には、１段目のシフトレジスタ回路３０ａのノードＮＤ１およびＮＤ２がＨレベルに保持された状態でフローティング状態となる。また、オフ状態のトランジスタＰＴ９と容量Ｃ２とにより、ノードＮＤ４の電位がＨＶＳＳ（Ｌレベル）に保持されている。これにより、１段目のシフトレジスタ回路３０ａからはＬレベルの出力信号ＳＲ１が出力され続ける。
【００５７】
このとき、２段目のシフトレジスタ回路３０ｂの第１回路部３１ｂには１段目のシフトレジスタ回路３０ａのＬレベルの出力信号ＳＲ１およびＬレベルのクロック信号ＨＣＬＫ２が供給された状態になるので、２段目のシフトレジスタ回路３０ｂでは、１段目のシフトレジスタ回路３０ａにＬレベルのスタート信号ＨＳＴおよびＬレベルのクロック信号ＨＣＬＫ１が供給された場合の上記した動作と同様の動作が行われる。これにより、２段目のシフトレジスタ回路３０ｂからＬレベルの出力信号ＳＲ２が出力される。
【００５８】
次に、再度、クロック信号ＨＣＬＫ１がＬレベルになるとともに、クロック信号ＨＣＬＫ２がＨレベルになることによって、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ４およびＰＴ９がオン状態となる。
【００５９】
この際、第１実施形態では、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ５のゲートに２段目のシフトレジスタ回路３０ｂのＬレベルの出力信号ＳＲ２が供給されるので、トランジスタＰＴ５がオン状態となる。これにより、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ３がオン状態となるので、ノードＮＤ２がＬレベルになり、その結果、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ６およびＰＴ７がオン状態となる。
【００６０】
このとき、第１実施形態では、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ１０のゲートにＨレベルのスタート信号ＨＳＴが供給されるので、トランジスタＰＴ１０がオフ状態となる。このため、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ７とトランジスタＰＴ９とがオン状態であっても、トランジスタＰＴ７とトランジスタＰＴ９とを介してＨＶＤＤからクロック信号線（ＨＣＬＫ１）に貫通電流が流れることはない。
【００６１】
また、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ７がオン状態でトランジスタＰＴ１０がオフ状態であるので、ノードＮＤ３の電位がＨレベルに上昇する。これにより、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ８がオフ状態となるので、ノードＮＤ４の電位がＨＶＤＤまで上昇する。その結果、１段目のシフトレジスタ回路３０ａからＨレベルの出力信号ＳＲ１が出力される。
【００６２】
以上のように、第１実施形態によるシフトレジスタ回路３０ａでは、第１回路部３１ａにＬレベルのスタート信号ＨＳＴが入力されているときにＬレベルのクロック信号ＨＣＬＫ１が入力されると、第２回路部３２ａからＬレベルの出力信号ＳＲ１が出力される。そして、第２回路部３２ａからＬレベルの出力信号ＳＲ１が出力されている状態で、再度、Ｌレベルのクロック信号ＨＣＬＫ１が入力されると第２回路部３２ａからの出力信号ＳＲ１はＨレベルになる。そして、１段目のシフトレジスタ回路３０ａの第２回路部３２ａからの出力信号ＳＲ１は、２段目のシフトレジスタ回路３０ｂの第１回路部３１ｂに入力される。このように、前段のシフトレジスタ回路からの出力信号が次段のシフトレジスタ回路に入力されるとともに、Ｌレベルになるタイミングが互いにずれたクロック信号ＨＣＬＫ１およびＨＣＬＫ２が各段のシフトレジスタ回路に交互に入力されることによって、各段のシフトレジスタ回路からＬレベルの出力信号が出力されるタイミングがシフトする。
【００６３】
このようにして、第１実施形態による液晶表示装置のドレイン線が駆動（走査）される。そして、一本のゲート線に繋がる全ての段のドレイン線の走査が終了すると次のゲート線が選択される。そして、再び各段のドレイン線が順次走査された後、次のゲート線が選択される。この動作が最後のゲート線の走査が終了されるまで繰り返されることによって一画面の走査が終了する。
【００６４】
なお、図３に示したように、最終段のシフトレジスタ回路３０ｎのトランジスタＰＴ５のゲートには常にＬレベルの信号が供給されている。このため、最終段のシフトレジスタ回路３０ｎのトランジスタＰＴ５は常にオン状態となっている。
【００６５】
第１実施形態では、上記のように、次段の出力信号ＳＲｍ＋１に応答してオンすることによりトランジスタＰＴ３にクロック信号ＨＣＬＫ１（ＨＣＬＫ２）を供給するトランジスタＰＴ５と、前段の出力信号ＳＲｍ−１またはスタート信号ＨＳＴに応答してオンすることによりトランジスタＰＴ８にクロック信号ＨＣＬＫ１（ＨＣＬＫ２）を供給するトランジスタＰＴ１０とを設けることによって、次段の出力信号ＳＲｍ＋１と前段の出力信号ＳＲｍ−１とのＬレベル（トランジスタＰＴ５とトランジスタＰＴ１０とのオン状態）の期間が重なることがないので、トランジスタＰＴ５とトランジスタＰＴ１０とが同時にオン状態になることがない。そして、トランジスタＰＴ２が前段の出力信号ＳＲｍ−１またはスタート信号ＨＳＴに応答してオンするので、トランジスタＰＴ５とトランジスタＰＴ２とが同時にオン状態になることがない。このため、トランジスタＰＴ５とトランジスタＰＴ２とを介してＨＶＤＤとクロック信号線との間に貫通電流が流れることを防止することができる。また、トランジスタＰＴ７が前段の出力信号ＳＲｍ−１またはスタート信号ＨＳＴに応答してオンするトランジスタ１０がオン状態の期間はオフ状態になるので、トランジスタＰＴ１０とトランジスタＰＴ７とが同時にオン状態になることがない。このため、トランジスタＰＴ１０とトランジスタＰＴ７とを介してＨＶＤＤとクロック信号線との間に貫通電流が流れることを防止することができる。
【００６６】
また、トランジスタＰＴ２がオン状態のときには、トランジスタＰＴ１がオン状態になるとともに、トランジスタＰＴ３がオフ状態になるので、トランジスタＰＴ１とトランジスタＰＴ３とが同時にオン状態になることもない。このため、トランジスタＰＴ１およびＰＴ３を介してＨＶＤＤとＨＶＳＳとの間に貫通電流が流れることを防止することができる。また、トランジスタＰＴ７がオン状態のときには、トランジスタＰＴ６がオン状態になるとともに、トランジスタＰＴ８がオフ状態になるので、トランジスタＰＴ６およびＰＴ８を介してＨＶＤＤとＨＶＳＳとの間に貫通電流が流れることを防止することができる。これらの結果、液晶表示装置のＨドライバ３の消費電流が増加することを抑制することができる。
【００６７】
また、第１実施形態では、ダイオード接続されたトランジスタＰＴ４およびＰＴ９を設けることによって、ダイオード（トランジスタＰＴ４およびＰＴ９）を設けたとしても、ｐチャネルトランジスタのみでシフトレジスタ回路を形成することができるので、イオン注入工程の回数およびイオン注入マスクの枚数が増加することがない。これにより、製造プロセスが複雑化することを抑制することができるとともに、製造コストが増大することを抑制することができる。
【００６８】
また、第１実施形態では、シフトレジスタ回路を構成するトランジスタを、すべてｐチャネルトランジスタにすることによって、ｐチャネルトランジスタは、ｎチャネルトランジスタと異なり、ＬＤＤ構造にする必要がないので、製造プロセスをより簡略化することができる。
【００６９】
また、第１実施形態では、トランジスタＰＴ９とクロック信号線との間に抵抗Ｒ１を接続することによって、トランジスタＰＴ８がオン状態になるときの応答速度が遅くなるので、トランジスタＰＴ８がオン状態のときにシフトレジスタ回路から出力される信号を遅延させることができる。この場合、３段目のシフトレジスタ回路３０ｃのトランジスタＰＴ８がオン状態で、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ８がオフ状態になるとすると、３段目のシフトレジスタ回路３０ｃに対応したトランジスタＰＴ１１の応答速度が遅くなるとともに、１段目のシフトレジスタ回路３０ａに対応したトランジスタＰＴ１１の応答速度が速くなる。これにより、３段目のトランジスタＰＴ１１がオフ状態からオン状態になる瞬間と、１段目のトランジスタＰＴ１１がオン状態からオフ状態になる瞬間とが重なることを抑制することができる。このため、１段目のトランジスタＰＴ１１がオフ状態になった後で３段目のトランジスタＰＴ１１をオン状態にすることができるので、１段目のトランジスタＰＴ１１がオン状態からオフ状態になる瞬間に３段目のトランジスタＰＴ１１がオン状態になることに起因して、映像信号にノイズが発生することを抑制することができる。これにより、ノイズに起因する画像の劣化を抑制することができる。
【００７０】
（第２実施形態）
図５は、本発明の第２実施形態による液晶表示装置のＶドライバを構成するシフトレジスタ回路の回路図である。図６は、図５に示したシフトレジスタ回路の最終段の回路図である。図５および図６を参照して、この第２実施形態では、図１に示した第１実施形態の液晶表示装置において、ゲート線を駆動（走査）するためのＶドライバ５に本発明を適用する場合について説明する。
【００７１】
すなわち、この第２実施形態による液晶表示装置のＶドライバ５は、図５に示すように、それぞれ、第１回路部（５１ａ、５１ｂ、５１ｃ、５１ｄ、…、および５１ｎ）と、第２回路部（５２ａ、５２ｂ、５２ｃ、５２ｄ、…、および５２ｎ）と、第３回路部（５３ａ、５３ｂ、５３ｃ、５３ｄ、…、および５３ｎ）と、第４回路部（５４ａ、５４ｂ、５４ｃ、５４ｄ、…、および５４ｎ）とを含む複数段のシフトレジスタ回路５０ａ、５０ｂ、５０ｃ、５０ｄ、…、および５０ｎによって構成されている。なお、第３回路部５３ａ〜５３ｎは、本発明の「第１回路部」の一例であり、第４回路部５４ａ〜５４ｎは、本発明の「第２回路部」の一例である。
【００７２】
１段目のシフトレジスタ回路５０ａを構成する第１回路部５１ａは、ｐチャネルトランジスタＰＴ２１、ＰＴ２２、ＰＴ２３、ＰＴ２４およびＰＴ２５と、ｐチャネルトランジスタのソースとドレインとをショートした構造を有する容量Ｃ２１およびＣ２２とを含んでいる。なお、ｐチャネルトランジスタＰＴ２１は、本発明の「第２トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ２２は、本発明の「第３トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ２３は、本発明の「第１トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ２４は、本発明の「第１ダイオード」および「第９トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ２５は、本発明の「第４トランジスタ」の一例であり、容量Ｃ２１は、本発明の「第１容量」の一例である。以下、ｐチャネルトランジスタＰＴ２１〜ＰＴ２５は、それぞれ、トランジスタＰＴ２１〜ＰＴ２５と称する。
【００７３】
トランジスタＰＴ２１のソースは正側電位ＶＶＤＤに接続されているとともに、ドレインはノードＮＤ２２に接続されている。トランジスタＰＴ２２のソースは正側電位ＶＶＤＤに接続されているとともに、ドレインはノードＮＤ２１に接続されている。このトランジスタＰＴ２１およびＰＴ２２のゲートにはスタート信号ＶＳＴが供給される。なお、スタート信号ＶＳＴは、本発明の「第２の信号」の一例である。また、トランジスタＰＴ２２はトランジスタＰＴ２１がオン状態のときにトランジスタＰＴ２３のゲートにＨレベルの信号を供給することにより、トランジスタＰＴ２３をオフ状態にするために設けられている。
【００７４】
また、トランジスタＰＴ２３のソースはノードＮＤ２２に接続されているとともに、ドレインは負側電位ＶＶＳＳに接続されている。このトランジスタＰＴ２３のゲートはノードＮＤ２１に接続されている。
【００７５】
ここで、第２実施形態では、容量Ｃ２１はトランジスタＰＴ２３のゲートとソースとの間に接続されている。また、トランジスタＰＴ２４のソースはノードＮＤ２１側に接続されているとともに、ドレインはクロック信号線（ＶＣＬＫ１）に接続されている。このトランジスタＰＴ２４はダイオード接続されている。
【００７６】
また、第２実施形態では、トランジスタＰＴ２５はトランジスタＰＴ２４とノードＮＤ２１との間に接続されている。すなわち、トランジスタＰＴ２５のソースはノードＮＤ２１に接続されているとともに、ドレインはトランジスタＰＴ２４のソースに接続されている。このトランジスタＰＴ２５のゲートには同じ段のシフトレジスタ回路５０ａの第４回路部５４ａの出力信号が供給される。なお、この同じ段のシフトレジスタ回路５０ａの第４回路部５４ａの出力信号は、本発明の「第１の信号」の一例である。
【００７７】
また、容量Ｃ２２はトランジスタＰＴ２３のゲートとドレインとの間に接続されている。この容量Ｃ２２はトランジスタＰＴ２５がオフ状態からオン状態に変化するときにノードＮＤ２１の電位が降下しすぎることに起因して、トランジスタＰＴ２３が誤動作するのを防止するために設けられている。なお、ゲート線を駆動（走査）する第２実施形態のＶシフトレジスタ５は、ドレイン線を駆動（走査）する上記第１実施形態のＨシフトレジスタ３に比べて動作スピードが遅いため、ノードＮＤ２１の電位が不安定になりやすい。このため、Ｖシフトレジスタ５では容量Ｃ２２を設けている。
【００７８】
また、１段目のシフトレジスタ回路５０ａを構成する第２回路部５２ａは、基本的に第１回路部５１ａと同様の回路構成を有している。具体的には、第２回路部５２ａは、ｐチャネルトランジスタＰＴ２６、ＰＴ２７、ＰＴ２８、ＰＴ２９およびＰＴ３０と、ｐチャネルトランジスタのソースとドレインとをショートした構造を有する容量Ｃ２３およびＣ２４とを含んでいる。なお、ｐチャネルトランジスタＰＴ２６は、本発明の「第６トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ２７は、本発明の「第７トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ２８は、本発明の「第５トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ２９は、本発明の「第２ダイオード」および「第１０トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ３０は、本発明の「第８トランジスタ」の一例であり、容量Ｃ２３は、本発明の「第２容量」の一例である。以下、ｐチャネルトランジスタＰＴ２６〜ＰＴ３０は、それぞれ、トランジスタＰＴ２６〜ＰＴ３０と称する。
【００７９】
トランジスタＰＴ２６のソースは正側電位ＶＶＤＤに接続されているとともに、ドレインはノードＮＤ２４に接続されている。トランジスタＰＴ２７のソースは正側電位ＶＶＤＤに接続されているとともに、ドレインはノードＮＤ２３に接続されている。このトランジスタＰＴ２６およびＰＴ２７のゲートは第１回路部５１ａのノードＮＤ２２に接続されている。また、トランジスタＰＴ２７はトランジスタＰＴ２６がオン状態のときにトランジスタＰＴ２８のゲートにＨレベルの信号を供給することにより、トランジスタＰＴ２８をオフ状態にするために設けられている。
【００８０】
また、トランジスタＰＴ２８のソースはノードＮＤ２４に接続されているとともに、ドレインは負側電位ＶＶＳＳに接続されている。このトランジスタＰＴ２８のゲートはノードＮＤ２３に接続されている。
【００８１】
ここで、第２実施形態では、容量Ｃ２３はトランジスタＰＴ２８のゲートとソースとの間に接続されている。また、トランジスタＰＴ２９のソースはノードＮＤ２３側に接続されているとともに、ドレインはクロック信号線（ＶＣＬＫ１）に接続されている。このトランジスタＰＴ２９はダイオード接続されている。
【００８２】
また、第２実施形態では、トランジスタＰＴ３０はトランジスタＰＴ２９とノードＮＤ２３との間に接続されている。すなわち、トランジスタＰＴ３０のソースはノードＮＤ２３に接続されているとともに、ドレインはトランジスタＰＴ２９のソースに接続されている。このトランジスタＰＴ３０のゲートにはスタート信号ＶＳＴが供給される。
【００８３】
また、容量Ｃ２４はトランジスタＰＴ２８のゲートとドレインとの間に接続されている。この容量Ｃ２４はトランジスタＰＴ３０がオフ状態からオン状態に変化するときにノードＮＤ２３の電位が降下しすぎることに起因して、トランジスタＰＴ２８が誤動作するのを防止するために設けられている。
【００８４】
また、１段目のシフトレジスタ回路５０ａを構成する第３回路部５３ａは、基本的に第１回路部５１ａおよび第２回路部５２ａと同様の回路構成を有している。具体的には、第３回路部５３ａは、ｐチャネルトランジスタＰＴ３１、ＰＴ３２、ＰＴ３３、ＰＴ３４およびＰＴ３５と、ｐチャネルトランジスタのソースとドレインとをショートした構造を有する容量Ｃ２５およびＣ２６とを含んでいる。なお、ｐチャネルトランジスタＰＴ３１は、本発明の「第２トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ３２は、本発明の「第３トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ３３は、本発明の「第１トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ３４は、本発明の「第１ダイオード」および「第９トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ３５は、本発明の「第４トランジスタ」の一例であり、容量Ｃ２５は、本発明の「第１容量」の一例である。以下、ｐチャネルトランジスタＰＴ３１〜ＰＴ３５は、それぞれ、トランジスタＰＴ３１〜Ｐｔ３５と称する。
【００８５】
トランジスタＰＴ３１のソースは正側電位ＶＶＤＤに接続されているとともに、ドレインはノードＮＤ２６に接続されている。トランジスタＰＴ３２のソースは正側電位ＶＶＤＤに接続されているとともに、ドレインはノードＮＤ２５に接続されている。このトランジスタＰＴ３１およびＰＴ３２のゲートは第２回路部５２ａのノードＮＤ２４に接続されている。なお、同じ段のシフトレジスタ回路５０ａの第２回路部５２ａの出力信号は、本発明の「第２の信号」の一例である。また、トランジスタＰＴ３２はトランジスタＰＴ３１がオン状態のときにトランジスタＰＴ３３のゲートにＨレベルの信号を供給することにより、トランジスタＰＴ３３をオフ状態にするために設けられている。
【００８６】
また、トランジスタＰＴ３３のソースはノードＮＤ２６に接続されているとともに、ドレインは負側電位ＶＶＳＳに接続されている。このトランジスタＰＴ３３のゲートはノードＮＤ２５に接続されている。
【００８７】
ここで、第２実施形態では、容量Ｃ２５はトランジスタＰＴ３３のゲートとソースとの間に接続されている。また、トランジスタＰＴ３４のソースはノードＮＤ２５側に接続されているとともに、ドレインはクロック信号線（ＶＣＬＫ２）に接続されている。このトランジスタＰＴ３４はダイオード接続されている。
【００８８】
また、第２実施形態では、トランジスタＰＴ３５はトランジスタＰＴ３４とノードＮＤ２５との間に接続されている。このトランジスタＰＴ３５のゲートには次段のシフトレジスタ回路５０ｂの第２回路部５２ｂの出力信号が供給される。なお、次段のシフトレジスタ回路５０ｂの第２回路部５２ｂの出力信号は、本発明の「第１の信号」の一例である。
【００８９】
また、容量Ｃ２６はトランジスタＰＴ３３のゲートとドレインとの間に接続されている。この容量Ｃ２６はトランジスタＰＴ３５がオフ状態からオン状態に変化するときにノードＮＤ２５の電位が降下しすぎることに起因して、トランジスタＰＴ３３が誤動作するのを防止するために設けられている。
【００９０】
また、１段目のシフトレジスタ回路５０ａを構成する第４回路部５４ａは、上記した第１回路部５１ａ、第２回路部５２ａおよび第３回路部５３ａと同様、ｐチャネルトランジスタＰＴ３６、ＰＴ３７、ＰＴ３８、ＰＴ３９およびＰＴ４０と、ｐチャネルトランジスタのソースとドレインとをショートした構造を有する容量Ｃ２７およびＣ２８とを含んでいる。なお、ｐチャネルトランジスタＰＴ３６は、本発明の「第６トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ３７は、本発明の「第７トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ３８は、本発明の「第５トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ３９は、本発明の「第２ダイオード」および「第１０トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ４０は、本発明の「第８トランジスタ」の一例であり、容量Ｃ２７は、本発明の「第２容量」の一例である。また、１段目のシフトレジスタ回路５０ａの第４回路部５４ａは、上記した第１回路部５１ａ、第２回路部５２ａおよび第３回路部５３ａと異なり、ｐチャネルトランジスタＰＴ４１、ＰＴ４２、ＰＴ４３およびＰＴ４４と、ｐチャネルトランジスタのソースとドレインとをショートした構造を有する容量Ｃ２９とをさらに含んでいる。以下、ｐチャネルトランジスタＰＴ３６〜ＰＴ４４は、それぞれ、トランジスタＰＴ３６〜ＰＴ４４と称する。
【００９１】
トランジスタＰＴ３６のソースは正側電位ＶＶＤＤに接続されているとともに、ドレインはノードＮＤ２８に接続されている。トランジスタＰＴ３７のソースは正側電位ＶＶＤＤに接続されているとともに、ドレインはノードＮＤ２７に接続されている。このトランジスタＰＴ３６およびＰＴ３７のゲートは第３回路部５３ａのノードＮＤ２６に接続されている。また、トランジスタＰＴ３７はトランジスタＰＴ３６がオン状態のときにトランジスタＰＴ３８のゲートにＨレベルの信号を供給することにより、トランジスタＰＴ３８をオフ状態にするために設けられている。
【００９２】
また、トランジスタＰＴ３８のソースはノードＮＤ２８に接続されているとともに、ドレインは負側電位ＶＶＳＳに接続されている。このトランジスタＰＴ３８のゲートはノードＮＤ２７に接続されている。
【００９３】
ここで、第２実施形態では、容量Ｃ２７はトランジスタＰＴ３８のゲートとソースとの間に接続されている。また、トランジスタＰＴ３９のソースはノードＮＤ２７側に接続されているとともに、ドレインはクロック信号線（ＶＣＬＫ２）に接続されている。このトランジスタＰＴ３９はダイオード接続されている。
【００９４】
また、第２実施形態では、トランジスタＰＴ４０はトランジスタＰＴ３９とノードＮＤ２７との間に接続されている。すなわち、トランジスタＰＴ４０のソースはノードＮＤ２７に接続されているとともに、ドレインはトランジスタＰＴ３９のソースに接続されている。このトランジスタＰＴ４０のゲートには同じ段のシフトレジスタ回路５０ａの第２回路部５２ａの出力信号が供給される。
【００９５】
また、容量Ｃ２８はトランジスタＰＴ３８のゲートとドレインとの間に接続されている。この容量Ｃ２８はトランジスタＰＴ４０がオフ状態からオン状態に変化するときにノードＮＤ２７の電位が降下しすぎることに起因して、トランジスタＰＴ３８が誤動作するのを防止するために設けられている。
【００９６】
トランジスタＰＴ４１のソースは正側電位ＶＶＤＤに接続されているとともに、ドレインはノードＮＤ２８に接続されている。このトランジスタＰＴ４１のゲートにはイネーブル信号ＥＮＢが供給される。そして、トランジスタＰＴ４１とトランジスタＰＴ３６とによって、トランスファーゲートＴＧ１が構成される。
【００９７】
また、トランジスタＰＴ４２のソースはトランジスタＰＴ３８のドレインに接続されているとともに、ドレインは負側電位ＶＶＳＳに接続されている。このトランジスタＰＴ４２のゲートはノードＮＤ２９に接続されている。そして、トランジスタＰＴ４２のゲートには反転イネーブル信号ＸＥＮＢが供給される。また、容量Ｃ２９はトランジスタＰＴ４２のゲートとソースとの間に接続されている。
【００９８】
また、トランジスタＰＴ４３のソースは正側電位ＶＶＤＤに接続されているとともに、ドレインはノードＮＤ２９に接続されている。このトランジスタＰＴ４３のゲートにはイネーブル信号ＥＮＢが供給される。
【００９９】
また、トランジスタＰＴ４４のソースはイネーブル信号線（ＸＥＮＢ）に接続されているとともに、ドレインはノードＮＤ２９に接続されている。そして、トランジスタＰＴ４４はダイオード接続されている。
【０１００】
そして、第２実施形態では、１段目のシフトレジスタ回路５０ａを構成する第１回路部５１ａ、第２回路部５２ａ、第３回路部５３ａおよび第４回路部５４ａのトランジスタＰＴ２１〜ＰＴ４４、および、容量Ｃ２１〜Ｃ２９は、すべてｐ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。
【０１０１】
２段目以降のシフトレジスタ回路５０ｂ、５０ｃ、５０ｄ、…、および５０ｎも、上記した１段目のシフトレジスタ回路５０ａと同様の回路構成を有している。すなわち、２段目以降のシフトレジスタ回路５０ｂ、５０ｃ、５０ｄ、…、および５０ｎは、それぞれ、１段目のシフトレジスタ回路５０ａの第１回路部５１ａ、第２回路部５２ａ、第３回路部５３ａおよび第４回路部５４ａと同様の構成を有する第１回路部５１ｂ、５１ｃ、５１ｄ、…、および５１ｎと、第２回路部５２ｂ、５２ｃ、５２ｄ、…、および５２ｎと、第３回路部５３ｂ、５３ｃ、５３ｄ、…、および５３ｎと、第４回路部５４ｂ、５４ｃ、５４ｄ、…、および５４ｎとによって構成されている。
【０１０２】
ここで、第２実施形態では、所定の段のトランジスタＰＴ２５のゲートには同じ段のシフトレジスタ回路の第４回路部の出力信号（第１の信号）が供給され、トランジスタＰＴ３０のゲートには前段のシフトレジスタ回路の第４回路部の出力信号またはスタート信号ＶＳＴ（第２の信号）が供給される。また、所定の段（最終段を除く）のトランジスタＰＴ３５のゲートには次段のシフトレジスタ回路の第２回路部の出力信号（第１の信号）が供給され、トランジスタＰＴ４０のゲートには同じ段のシフトレジスタ回路の第２回路部の出力信号（第２の信号）が供給される。
【０１０３】
なお、図６に示すように、最終段のシフトレジスタ回路５０ｎの第３回路部５３ｎのトランジスタＰＴ３５のゲートは負側電位ＶＶＳＳに接続されている。このため、最終段のシフトレジスタ回路５０ｎのトランジスタＰＴ３５のゲートには常にＬレベルの信号が供給される。
【０１０４】
図７は、図５および図６に示したＶドライバの動作を説明するための波形図である。次に、図５〜図７を参照して、第２実施形態による液晶表示装置のＶドライバ５の動作について説明する。
【０１０５】
まず、初期状態では、１段目のシフトレジスタ回路５０ａの第１回路部５１ａの出力信号および第３回路部５３ａの出力信号がＬレベルとなっているとともに、第２回路部５２ａの出力信号および第４回路部５４ａの出力信号Ｇ１がＨレベルとなっている。また、２段目のシフトレジスタ回路５０ｂの第１回路部５１ｂの出力信号および第３回路部５３ｂの出力信号がＬレベルとなっているとともに、第２回路部５２ｂの出力信号および第４回路部５４ｂの出力信号Ｇ２がＨレベルとなっている。
【０１０６】
この状態で、Ｌレベルのスタート信号ＶＳＴが入力された後、クロック信号ＶＣＬＫ１がＬレベルになるとともに、クロック信号ＶＣＬＫ２がＨレベルになると、上記した第１実施形態のＨドライバ３と同様の動作により、第２回路部５２ａからはＬレベルの信号が出力される。これにより、第３回路部５３ａのトランジスタＰＴ３１およびＰＴ３２がオン状態になる。このとき、トランジスタＰＴ３３はオフ状態になるので、第３回路部５３ａからはＨレベルの出力信号が出力される。
【０１０７】
この際、第２実施形態では、トランジスタＰＴ３５のゲートに２段目のシフトレジスタ回路５０ｂの第２回路部５２ｂのＨレベルの出力信号が供給されるので、トランジスタＰＴ３５がオフ状態となる。このため、１段目のシフトレジスタ回路５０ａのトランジスタＰＴ３２とトランジスタＰＴ３４とがオン状態であっても、トランジスタＰＴ３２とトランジスタＰＴ３４とを介してＶＶＤＤからクロック信号線（ＶＣＬＫ２）に貫通電流が流れることはない。
【０１０８】
そして、第３回路部５３ａのＨレベルの信号はトランジスタＰＴ３７およびトランスファーゲートＴＧ１の一方のゲートに入力される。このとき、イネーブル信号ＥＮＢはＨレベルに保持されているので、トランスファーゲートＴＧ１はオフ状態になる。また、ノードＮＤ２７はＨレベルに保持された状態でフローティング状態になるので、トランジスタＰＴ３８もオフ状態のまま保持される。これにより、１段目のシフトレジスタ回路５０ａからはＨレベルの出力信号Ｇ１が続けて出力される。次に、スタート信号ＶＳＴがＨレベルになった場合にも、上記した第１実施形態のＨドライバ３と同様の動作により、第２回路部５２ａからはＬレベルの信号が続けて出力される。これにより、１段目のシフトレジスタ回路５０ａからゲート線へＨレベルの出力信号Ｇ１が続けて出力される。
【０１０９】
次に、ＥＮＢ信号がＬレベルになるとともに、ＸＥＮＢ信号がＨレベルになる。これにより、ＬレベルのＥＮＢ信号が入力されるトランスファーゲートＴＧ１はオン状態になる。また、ＬレベルのＥＮＢ信号はトランジスタＰＴ４３のゲートにも入力されるので、トランジスタＰＴ４３はオン状態になる。これにより、ノードＮＤ２９の電位がＨレベルになるのでノードＮＤ２９にゲートが接続されたトランジスタＰＴ４２はオフ状態になる。これにより、ノードＮＤ２８の電位はＨレベルになるので、１段目のシフトレジスタ回路５０ａからゲート線へＨレベルの出力信号Ｇ１が続けて出力される。
【０１１０】
次に、ＥＮＢ信号がＬレベルの状態で、クロック信号線ＶＣＬＫ２から第３回路部５３ａのトランジスタＰＴ３４を介してＬレベルのクロック信号が入力される。このとき、第３回路部５３ａのトランジスタＰＴ３１およびＰＴ３２はオン状態であるので、第３回路部５３ａのノードＮＤ２５の電位はＨレベルに保持される。これにより、第３回路部５３ａのトランジスタＰＴ３３はオフ状態になるので、第３回路部５３ａからはＨレベルの信号が出力される。このＨレベルの出力信号は、第４回路部５４ａのトランジスタＰＴ３７のゲートおよびトランスファーゲートＴＧ１の一方のゲートに入力される。これにより、トランジスタＰＴ３７はオフ状態に保持される。これに対して、トランスファーゲートＴＧ１のもう一方のゲートにはＬレベルのＥＮＢ信号が入力されているので、トランスファゲートＴＧ１はオン状態に保持される。
【０１１１】
一方、第４回路部５３ａにも、トランジスタＰＴ３９を介してクロック信号線ＶＣＬＫ２からＬレベルのクロック信号が入力される。これにより、ノードＮＤ２７の電位はＬレベルになるので、トランジスタＰＴ３８はオン状態になる。ただし、この場合、ＥＮＢ信号はＬレベルであるので、トランジスタＰＴ４３はオン状態に保持される。このため、トランジスタＰＴ４２はオフ状態に保持されるので、結局、ノードＮＤ２８はＨレベルに保持される。これにより、この状態では、１段目のシフトレジスタ回路５０ａからゲート線へＨレベルの出力信号Ｇ１が保持される。
【０１１２】
次に、イネーブル信号ＥＮＢがＨレベルになるとともに、反転イネーブル信号ＸＥＮＢがＬレベルになることによって、トランスファーゲートＴＧ１およびトランジスタＰＴ４３がオフ状態となる。また、トランジスタＰＴ４４のゲートにはＬレベルの反転イネーブル信号ＸＥＮＢが供給されるので、トランジスタＰＴ４４がオン状態となる。そして、１段目のシフトレジスタ回路５０ａのオン状態のトランジスタＰＴ４４により、１段目のシフトレジスタ回路５０ａのノードＮＤ２９の電位がＬレベルに降下する。これにより、トランジスタＰＴ４２がオン状態となるので、ノードＮＤ２８の電位は、容量Ｃ２７の機能によりＶＶＳＳまで低下しＬレベルになる。このため、１段目のシフトレジスタ回路５０ａからの出力信号Ｇ１はＬレベルになる。
【０１１３】
次に、ＥＮＢ信号がＬレベルになるとともに、ＸＥＮＢ信号がＨレベルになることによって、トランスファーゲートＴＧ１およびトランジスタＰＴ４３がオン状態になる。これにより、ノードＮＤ２９の電位がＨレベルになるので、ゲートがノードＮＤ２９に接続されたトランジスタＰＴ４２はオフ状態になる。このため、トランスファゲートＴＧ１がオン状態になるとともに、トランジスタＰＴ４２がオフ状態になることにより、ノードＮＤ２８の電位はＨレベルになる。これにより、１段目のシフトレジスタ回路５０ａからゲート線へＨレベルの出力信号Ｇ１が出力される。
【０１１４】
また、１段目のシフトレジスタ回路５０ａからのＨレベルの出力信号Ｇ１は、２段目のシフトレジスタ回路５０ｂの第１回路部５１ｂにも入力される。２段目以降のシフトレジスタ回路は、前段のシフトレジスタ回路からの出力信号、クロック信号ＶＣＬＫ１およびＶＣＬＫ２、ＥＮＢ信号およびＸＥＮＢ信号により、上記した１段目のシフトレジスタ回路５０ａと同様の動作を行う。これにより、各段のゲート線が、順次、駆動（走査）される。この場合、ＥＮＢ信号がＬレベルの間はシフトレジスタ回路の出力が強制的にＨレベルに保持されるので、図７に示したようなタイミングでＥＮＢ信号をＬレベルにすることによって、前段のシフトレジスタ回路と後段のシフトレジスタ回路のＬレベルの出力信号が重なることが防止されている。
【０１１５】
なお、図６に示したように、最終段のシフトレジスタ回路５０ｎのトランジスタＰＴ３５のゲートには常にＬレベルの信号が供給されている。このため、最終段のシフトレジスタ回路５０ｎのトランジスタＰＴ３５は常にオン状態となっている。
【０１１６】
第２実施形態では、上記のように、同じ段のシフトレジスタ回路５０ｍ出力信号Ｇｍに応答してオンするトランジスタＰＴ２５と、前段のシフトレジスタ回路５０ｍ−１の出力信号Ｇｍ−１またはスタート信号ＶＳＴに応答してオンするトランジスタＰＴ３０とを設けることによって、同じ段のシフトレジスタ回路５０ｍの出力信号Ｇｍと前段のシフトレジスタ回路５０ｍ−１の出力信号Ｇｍ−１とのＬレベル（トランジスタＰＴ２５とトランジスタＰＴ３０とのオン状態）の期間が重なることがないので、トランジスタＰＴ２５とトランジスタＰＴ３０とが同時にオン状態になることがない。そして、トランジスタＰＴ２２が前段のシフトレジスタ回路５０ｍ−１の出力信号Ｇｍ−１またはスタート信号ＶＳＴに応答してオンするので、トランジスタＰＴ２５とトランジスタＰＴ２２とが同時にオンすることがない。このため、トランジスタＰＴ２５とトランジスタＰＴ２２とを介してＶＶＤＤとクロック信号線（ＶＣＬＫ１）との間に貫通電流が流れることを防止することができる。
【０１１７】
また、次段のシフトレジスタ回路５０ｍ＋１の第２回路部５２ｍ＋１の出力信号に応答してオンすることによりトランジスタＰＴ３３にクロック信号ＶＣＬＫ２を供給するトランジスタＰＴ３５と、同じ段のシフトレジスタ回路５０ｍの第２回路部５２ｍの出力信号に応答してオンすることによりトランジスタＰＴ３８にクロック信号ＶＣＬＫ２を供給するトランジスタＰＴ４０とを設けることによって、次段のシフトレジスタ回路５０ｍ＋１の第２回路部５２ｍ＋１の出力信号と同じ段のシフトレジスタ回路５０ｍの第２回路部５２ｍの出力信号とのＬレベル（トランジスタＰＴ３５とトランジスタＰＴ４０とのオン状態）の期間が重なることがないので、トランジスタＰＴ３５とトランジスタＰＴ４０とが同時にオン状態になることがない。このため、トランジスタＰＴ３５とトランジスタＰＴ３２とを介してＶＶＤＤとクロック信号線（ＶＣＬＫ２）との間に貫通電流が流れることを防止することができる。
【０１１８】
また、トランジスタＰＴ２７が、前段のシフトレジスタ回路５０ｍ−１の出力信号Ｇｍ−１またはスタート信号ＶＳＴに応答してオンするトランジスタＰＴ３０がオン状態の期間はオフ状態になるとともに、トランジスタＰＴ３７が、同じ段のシフトレジスタ回路５０ｍの第２回路部５２ｍの出力信号に応答してオンするトランジスタＰＴ４０がオン状態の期間はオフ状態になるので、トランジスタＰＴ３０（ＰＴ４０）とトランジスタＰＴ２７（ＰＴ３７）とが同時にオン状態になることがない。このため、トランジスタＰＴ３０とトランジスタＰＴ２７とを介してＶＶＤＤとクロック信号線（ＶＣＬＫ１）との間に貫通電流が流れることを防止することができるとともに、トランジスタＰＴ４０とトランジスタＰＴ３７とを介して、ＶＶＤＤとクロック信号線（ＶＣＬＫ２）との間に貫通電流が流れることを防止することができる。
【０１１９】
また、トランジスタＰＴ２２（ＰＴ３２）がオン状態のときには、トランジスタＰＴ２１（ＰＴ３１）がオン状態になるとともに、トランジスタＰＴ２３（ＰＴ３３）がオフ状態になるので、トランジスタＰＴ２１（ＰＴ３１）と、トランジスタＰＴ２３（ＰＴ３３）とが同時にオン状態になることもない。このため、トランジスタＰＴ２１およびＰＴ２３を介してＶＶＤＤとＶＶＳＳとの間に貫通電流が流れることを防止することができるとともに、トランジスタＰＴ３１およびＰＴ３３を介してＶＶＤＤとＶＶＳＳとの間に貫通電流が流れることを防止することができる。また、トランジスタＰＴ２７（ＰＴ３７）がオン状態のときには、トランジスタＰＴ２６（ＰＴ３６）がオン状態になるとともに、トランジスタＰＴ２８（ＰＴ３８）がオフ状態になるので、トランジスタＰＴ２６およびＰＴ２８を介してＶＶＤＤとＶＶＳＳとの間に貫通電流が流れることを防止することができるとともに、トランジスタＰＴ３６およびＴ３８を介してＶＶＤＤとＶＶＳＳとの間に貫通電流が流れることを防止することができる。これらの結果、液晶表示装置のＶドライバ５の消費電流が増加することを抑制することができる。
【０１２０】
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【０１２１】
（第３実施形態）
図８は、本発明の第３実施形態による液晶表示装置を示した平面図である。図９は、図８に示した第３実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。図１０は、図９に示したシフトレジスタ回路の最終段の回路図である。図８〜図１０を参照して、この第３実施形態では、Ｈドライバのシフトレジスタ回路および水平スイッチを構成するトランジスタを、ｎチャネルトランジスタにする場合について説明する。
【０１２２】
すなわち、この第３実施形態では、図８に示すように、基板１ｂ上に、表示部２ａと、Ｈドライバ３ａと、水平スイッチ４ａと、Ｖドライバ５ａとが形成されている。なお、図８の表示部２ａには、１画素分の構成を示している。また、水平スイッチ４ａには、図８ではスイッチを２つのみ図示しているが、画素の数に応じた数だけ配置されている。また、Ｈドライバ３ａおよびＶドライバ５ａについても、図８ではそれらを構成するシフトレジスタを２つのみ図示しているが、画素の数に応じた数だけ配置されている。また、表示部２ａには、画素２０ａがマトリクス状に配置されているとともに、各々の画素２０ａは、ｐチャネルトランジスタ２１ａ、画素電極２２ａ、対向電極２３ａ、液晶２４ａ、および、補助容量２５ａによって構成されている。そして、ｎチャネルトランジスタ２１ａのソースは画素電極２２ａと補助容量２５ａの一方の電極とに接続されているとともに、ドレインはドレイン線に接続されている。このｎチャネルトランジスタ２１ａのゲートはゲート線に接続されている。
【０１２３】
また、上記第１実施形態と同様、基板１ｂの外部に、電源回路１１と信号発生回路１２とを含む駆動ＩＣ１０が設けられている。電源回路１１には、正側電位ＨＶＤＤおよびＶＶＤＤと、負側電位ＨＶＳＳおよびＶＶＳＳとを発生させるための回路が設けられている。また、信号発生回路１２には、スタート信号ＨＳＴおよびＶＳＴと、クロック信号ＨＣＬＫおよびＶＣＬＫと、イネーブル信号ＥＮＢとを発生させるための回路が設けられている。また、駆動ＩＣ１０からはビデオ信号Ｖｉｄｅｏが出力される。
【０１２４】
次に、第３実施形態による液晶表示装置のＨドライバ３ａおよび水平スイッチ４ａの回路構成について説明する。この第３実施形態による液晶表示装置のＨドライバ３ａは、図９に示すように、それぞれ、第１回路部（３１ａ１、３１ｂ１、３１ｃ１、３１ｄ１、…、および３１ｎ１）と第２回路部（３２ａ１、３２ｂ１、３２ｃ１、３２ｄ１、…、および３２ｎ１）とを含む複数段のシフトレジスタ回路３０ａ１、３０ｂ１、３０ｃ１、３０ｄ１、…、および３０ｎ１によって構成されている。なお、シフトレジスタ回路３０ａ１、３０ｂ１、３０ｃ１、３０ｄ１、…、および３０ｎ１は、画素の数に応じた段数がＨドライバ３ａの内部に設けられる。
【０１２５】
そして、１段目のシフトレジスタ回路３０ａ１を構成する第１回路部３１ａ１は、ｎチャネルトランジスタＮＴ１、ＮＴ２、ＮＴ３、ＮＴ４およびＮＴ５（以下、トランジスタＮＴ１〜ＮＴ５という）と、ｎチャネルトランジスタのソースとドレインとをショートした構造を有する容量Ｃ１とを含んでいる。そして、ｎチャネルトランジスタＮＴ１、ＮＴ２、ＮＴ３、ＮＴ４およびＮＴ５は、それぞれ、図２に示した第１実施形態のトランジスタＰＴ１、ＰＴ２、ＰＴ３、ＰＴ４およびＰＴ５に対応した位置に接続されている。ただし、上記第１実施形態と異なり、トランジスタＮＴ１およびＮＴ２のソースは負側電位ＨＶＳＳに接続されているとともに、トランジスタＮＴ３のドレインは正側電位ＨＶＤＤに接続されている。
【０１２６】
また、１段目のシフトレジスタ回路３０ａ１を構成する第２回路部３２ａ１は、ｎチャネルトランジスタＮＴ６、ＮＴ７、ＮＴ８、ＮＴ９およびＮＴ１０（以下、トランジスタＮＴ６〜ＮＴ１０という）と、ｎチャネルトランジスタのソースとドレインとをショートした構造を有する容量Ｃ２と、抵抗Ｒ１とを含んでいる。そして、トランジスタＮＴ６、ＮＴ７、ＮＴ８、ＮＴ９およびＮＴ１０は、それぞれ、図２に示した第１実施形態のトランジスタＰＴ６、ＰＴ７、ＰＴ８、ＰＴ９およびＰＴ１０に対応した位置に接続されている。ただし、上記第１実施形態と異なり、トランジスタＮＴ６およびＮＴ７のソースは負側電位ＨＶＳＳに接続されているとともに、トランジスタＮＴ８のドレインは正側電位ＨＶＤＤに接続されている。
【０１２７】
また、図１０に示すように、最終段のシフトレジスタ回路３０ｎ１のトランジスタＮＴ５のゲートは正側電位ＨＶＤＤに接続されている。このため、最終段のシフトレジスタ回路３０ｎ１のトランジスタＮＴ５のゲートには常にＨレベルの信号が供給される。
【０１２８】
また、図９に示すように、水平スイッチ４ａには、各段毎にトランジスタＮＴ１１が設けられている。このトランジスタＮＴ１１のソースはドレイン線に接続されているとともに、ドレインはビデオ信号線に接続されている。また、各段のトランジスタＮＴ１１のゲートは各段のノードＮＤ４に接続されている。これにより、各段のトランジスタＮＴ１１には各段の出力信号（ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４、…、およびＳＲｎ−１）が供給される。なお、各段の出力信号（ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４、…、およびＳＲｎ−１）は、ビデオ信号線の数（たとえば、赤（Ｒ）、緑（Ｇ）および青（Ｂ）の３種類のビデオ信号が入力される場合は３本になる）に応じて設けられた水平スイッチ４ａのソースに入力される。
【０１２９】
図１１は、図９および図１０に示したＨドライバおよび水平スイッチの動作を説明するための波形図である。図１１を参照して、第３実施形態によるＨドライバのシフトレジスタ回路では、図４に示した第１実施形態のクロック信号ＨＣＬＫ１およびＨＣＬＫ２、および、スタート信号ＨＳＴのＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、クロック信号ＨＣＬＫ１およびＨＣＬＫ２、および、スタート信号ＨＳＴとして入力する。これにより、第３実施形態によるＨドライバのシフトレジスタ回路からは、図４に示した第１実施形態によるシフトレジスタ回路からの出力信号ＳＲ１〜ＳＲ４のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。この第３実施形態によるシフトレジスタ回路のこれ以外の動作は、上記した第１実施形態によるシフトレジスタ回路と同様である。
【０１３０】
第３実施形態では、上記のように構成することによって、Ｈドライバの消費電流の増加を抑制することができるなどの第１実施形態と同様の効果を得ることができる。
【０１３１】
（第４実施形態）
図１２は、本発明の第４実施形態による液晶表示装置のＶドライバを構成するシフトレジスタ回路の回路図である。図１３は、図１２に示したシフトレジスタ回路の最終段の回路図である。図１２および図１３を参照して、この第４実施形態では、Ｖドライバのシフトレジスタ回路を構成するトランジスタを、ｎチャネルトランジスタにする場合について説明する。
【０１３２】
すなわち、この第４実施形態による液晶表示装置のＶドライバ５ａは、図１２に示すように、それぞれ、第１回路部（５１ａ１、５１ｂ１、５１ｃ１、５１ｄ１、…、および５１ｎ１）と、第２回路部（５２ａ１、５２ｂ１、５２ｃ１、５２ｄ１、…、および５２ｎ１）と、第３回路部（５３ａ１、５３ｂ１、５３ｃ１、５３ｄ１、…、および５３ｎ１）と、第４回路部（５４ａ１、５４ｂ１、５４ｃ１、５４ｄ１、…、および５４ｎ１）とを含む複数段のシフトレジスタ回路５０ａ１、５０ｂ１、５０ｃ１、５０ｄ１、…、および５０ｎ１によって構成されている。
【０１３３】
そして、１段目のシフトレジスタ回路５０ａ１を構成する第１回路部５１ａ１は、ｎチャネルトランジスタＮＴ２１、ＮＴ２２、ＮＴ２３、ＮＴ２４およびＮＴ２５（以下、トランジスタＮＴ２１〜ＮＴ２５という）と、ｎチャネルトランジスタのソースとドレインとをショートした構造を有する容量Ｃ２１およびＣ２２とを含んでいる。そして、トランジスタＮＴ２１、ＮＴ２２、ＮＴ２３、ＮＴ２４およびＮＴ２５は、それぞれ、図５に示した第２実施形態のトランジスタＰＴ２１、ＰＴ２２、ＰＴ２３、ＰＴ２４およびＰＴ２５に対応した位置に接続されている。ただし、上記第２実施形態と異なり、トランジスタＮＴ２１およびＮＴ２２のソースは負側電位ＶＶＳＳに接続されているとともに、トランジスタＮＴ２３のドレインは正側電位ＶＶＤＤに接続されている。
【０１３４】
また、１段目のシフトレジスタ回路５０ａ１を構成する第２回路部５２ａ１は、ｎチャネルトランジスタＮＴ２６、ＮＴ２７、ＮＴ２８、ＮＴ２９およびＮＴ３０（以下、トランジスタＮＴ２６〜ＮＴ３０という）と、ｎチャネルトランジスタのソースとドレインとをショートした構造を有する容量Ｃ２３およびＣ２４とを含んでいる。そして、トランジスタＮＴ２６、ＮＴ２７、ＮＴ２８、ＮＴ２９およびＮＴ３０は、それぞれ、図５に示した第２実施形態のトランジスタＰＴ２６、ＰＴ２７、ＰＴ２８、ＰＴ２９およびＰＴ３０に対応した位置に接続されている。ただし、上記第２実施形態と異なり、トランジスタＮＴ２６およびＮＴ２７のソースは負側電位ＶＶＳＳに接続されているとともに、トランジスタＮＴ２８のドレインは正側電位ＶＶＤＤに接続されている。
【０１３５】
また、１段目のシフトレジスタ回路５０ａ１を構成する第３回路部５３ａ１は、ｎチャネルトランジスタＮＴ３１、ＮＴ３２、ＮＴ３３、ＮＴ３４およびＮＴ３５（以下、トランジスタＮＴ３１〜ＮＴ３５という）と、ｎチャネルトランジスタのソースとドレインとをショートした構造を有する容量Ｃ２５およびＣ２６とを含んでいる。そして、トランジスタＮＴ３１、ＮＴ３２、ＮＴ３３、ＮＴ３４およびＮＴ３５は、それぞれ、図５に示した第２実施形態のトランジスタＰＴ３１、ＰＴ３２、ＰＴ３３、ＰＴ３４およびＰＴ３５に対応した位置に接続されている。ただし、上記第２実施形態と異なり、トランジスタＮＴ３１およびＮＴ３２のソースは負側電位ＶＶＳＳに接続されているとともに、トランジスタＮＴ３３のドレインは正側電位ＶＶＤＤに接続されている。
【０１３６】
また、１段目のシフトレジスタ回路５０ａ１を構成する第４回路部５４ａ１は、ｎチャネルトランジスタＮＴ３６、ＮＴ３７、ＮＴ３８、ＮＴ３９およびＮＴ４０（以下、トランジスタＮＴ３６〜ＮＴ４０という）と、ｎチャネルトランジスタのソースとドレインとをショートした構造を有する容量Ｃ２７およびＣ２８とを含んでいる。そして、トランジスタＮＴ３６、ＮＴ３７、ＮＴ３８、ＮＴ３９およびＮＴ４０は、それぞれ、図５に示した第２実施形態のトランジスタＰＴ３６、ＰＴ３７、ＰＴ３８、ＰＴ３９およびＰＴ４０に対応した位置に接続されている。ただし、上記第２実施形態と異なり、トランジスタＮＴ３６およびＮＴ３７のソースは負側電位ＶＶＳＳに接続されているとともに、トランジスタＮＴ３８のドレインは正側電位ＶＶＤＤ側に接続されている。また、第４回路部５４ａは、ｎチャネルトランジスタＮＴ４１、ＮＴ４２、ＮＴ４３およびＮＴ４４（以下、トランジスタＮＴ４１〜ＮＴ４４という）と、ｎチャネルトランジスタのソースとドレインとをショートした構造を有する容量Ｃ２９とをさらに含んでいる。そして、トランジスタＮＴ４１、ＮＴ４２、ＮＴ４３およびＮＴ４４は、それぞれ、図５に示した第２実施形態のトランジスタＰＴ４１、ＰＴ４２、ＰＴ４３およびＰＴ４４に対応した位置に接続されている。ただし、上記第２実施形態と異なり、トランジスタＮＴ４１およびＮＴ４３のソースは負側電位ＶＶＳＳに接続されているとともに、トランジスタＮＴ４２のドレインは正側電位ＶＶＤＤに接続されている。
【０１３７】
また、図１３に示すように、最終段のシフトレジスタ回路５０ｎ１のトランジスタＮＴ３５のゲートは正側電位ＶＶＤＤに接続されている。このため、最終段のシフトレジスタ回路５０ｎ１のトランジスタＮＴ３５のゲートには常にＨレベルの信号が供給される。
【０１３８】
図１４は、図１２および図１３に示したＶドライバの動作を説明するための波形図である。図１４を参照して、第４実施形態によるＶドライバのシフトレジスタ回路では、図７に示した第２実施形態のクロック信号ＶＣＬＫ１およびＶＣＬＫ２、および、スタート信号ＶＳＴのＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、クロック信号ＶＣＬＫ１およびＶＣＬＫ２、および、スタート信号ＶＳＴとして入力する。これにより、第４実施形態によるＶドライバのシフトレジスタ回路からは、図７に示した第２実施形態によるシフトレジスタ回路からの出力信号Ｇ１〜Ｇ４のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。この第４実施形態によるシフトレジスタ回路のこれ以外の動作は、上記した第２実施形態によるシフトレジスタ回路と同様である。
【０１３９】
この第４実施形態では、上記のように構成することによって、Ｖドライバの消費電流の増加を抑制することができるなどの第２実施形態と同様の効果を得ることができる。
【０１４０】
（第５実施形態）
図１５は、本発明の第５実施形態による有機ＥＬ表示装置を示した平面図である。図１５を参照して、この第５実施形態では、本発明を有機ＥＬ表示装置に適用する場合について説明する。
【０１４１】
すなわち、この第５実施形態では、図１５に示すように、基板１ｃ上に、表示部６５が形成されている。この表示部６５には、ｐチャネルトランジスタ６１および６２（以下、トランジスタ６１および６２という）と、補助容量６３と、陽極６４と、陰極６５と、陽極６４と陰極６５との間に挟持された有機ＥＬ素子６６とを含む画素６０がマトリクス状に配置されている。なお、図１５の表示部６５には、１画素分の構成を示している。そして、トランジスタ６１のソースはドレイン線に接続されているとともに、ドレインはトランジスタ６２のゲートと補助容量６３の一方の電極とに接続されている。このトランジスタ６１のゲートはゲート線に接続されている。また、トランジスタ６２のソースは電流供給線（図示せず）に接続されているとともに、ドレインは陽極６４に接続されている。
【０１４２】
また、Ｈドライバ３内部の回路構成は、図２および図３に示したｐチャネルトランジスタを用いたシフトレジスタ回路による第１実施形態のＨドライバ３の構成と同様である。また、Ｖドライバ５内部の回路構成は、図５および図６に示したｐチャネルトランジスタを用いたシフトレジスタ回路による第２実施形態のＶドライバ５の構成と同様である。第５実施形態による有機ＥＬ表示装置のこれら以外の部分の構成は、図１に示した第１実施形態による液晶表示装置と同様である。
【０１４３】
第５実施形態では、上記のように構成することによって、有機ＥＬ表示装置において、ＨドライバおよびＶドライバの消費電流の増加を抑制することができるなどの第１および第２実施形態と同様の効果を得ることができる。
【０１４４】
（第６実施形態）
図１６は、本発明の第６実施形態による有機ＥＬ表示装置を示した平面図である。図１６を参照して、この第６実施形態では、本発明を有機ＥＬ表示装置に適用する場合について説明する。
【０１４５】
すなわち、この第６実施形態では、図１６に示すように、基板１ｄ上に、表示部６５ａが形成されている。この表示部６５ａには、ｎチャネルトランジスタ６１ａおよび６２ａ（以下、トランジスタ６１ａおよび６２ａという）と、補助容量６３ａと、陽極６４ａと、陰極６５ａと、陽極６４ａと陰極６５ａとの間に挟持された有機ＥＬ素子６６ａとを含む画素６０ａがマトリクス状に配置されている。なお、図１６の表示部６５ａには、１画素分の構成を示している。そして、トランジスタ６１ａのソースはトランジスタ６２ａのゲートと補助容量６３ａの一方の電極とに接続されているとともに、ドレインはドレイン線に接続されている。このトランジスタ６１ａのゲートはゲート線に接続されている。また、トランジスタ６２ａのソースは陽極６４ａに接続されているとともに、ドレインは電流供給線（図示せず）に接続されている。
【０１４６】
また、Ｈドライバ３ａ内部の回路構成は、図９および図１０に示したｎチャネルトランジスタを用いたシフトレジスタ回路による第３実施形態のＨドライバ３ａの構成と同様である。また、Ｖドライバ５ａ内部の回路構成は、図１２および図１３に示したｎチャネルトランジスタを用いたシフトレジスタ回路による第４実施形態のＶドライバ５ａの構成と同様である。第６実施形態による有機ＥＬ表示装置のこれら以外の部分の構成は、図８に示した第３実施形態による液晶表示装置と同様である。
【０１４７】
第６実施形態では、上記のように構成することによって、有機ＥＬ表示装置において、ＨドライバおよびＶドライバの消費電流の増加を抑制することができるなどの第３および第４実施形態と同様の効果を得ることができる。
【０１４８】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１４９】
たとえば、上記第１〜第６実施形態では、本発明を液晶表示装置および有機ＥＬ表示装置に適用した例を示したが、本発明はこれに限らず、液晶表示装置および有機ＥＬ表示装置以外の表示装置にも適用可能である。
【０１５０】
また、上記第１〜第４実施形態では、Ｈドライバのシフトレジスタ回路またはＶドライバのシフトレジスタ回路のいずれか一方にのみ本発明を適用する例を説明したが、本発明はこれに限らず、Ｈドライバのシフトレジスタ回路およびＶドライバのシフトレジスタ回路の両方に、本発明を適用するようにしてもよい。この場合、消費電力が増大するのをより抑制することができる。
【０１５１】
また、上記第１および第３実施形態では、Ｈドライバの次段のシフトレジスタ回路の出力信号を本発明の第１の信号として用いるとともに、前段のシフトレジスタ回路の出力信号を本発明の第２の信号として用いるようにしたが、本発明はこれに限らず、第１の信号に応答してオンする第４トランジスタと第２の信号に応答してオンする第８トランジスタとのオン状態の期間が重ならなければ、次段のシフトレジスタ回路の出力信号および前段のシフトレジスタ回路の出力信号以外の信号を用いてもよい。このように構成しても、Ｈドライバを構成する第３トランジスタがオン状態のときに、第４トランジスタをオフ状態にすることができるとともに、第４トランジスタがオン状態のときに、第３トランジスタをオフ状態にすることができる。また、Ｈドライバを構成する第７トランジスタがオン状態のときに、第８トランジスタをオフ状態にすることができるとともに、第８トランジスタがオン状態のときに、第７トランジスタをオフ状態にすることができる。
【０１５２】
また、上記第２および第４実施形態では、Ｖドライバのシフトレジスタ回路の第１回路部および第２回路部において、同じ段のシフトレジスタ回路の第４回路部の出力信号を本発明の第１の信号として用いるとともに、前段のシフトレジスタ回路の第４回路部の出力信号を本発明の第２の信号として用いるようにしたが、本発明はこれに限らず、第１の信号に応答してオンする第４トランジスタと第２の信号に応答してオンする第８トランジスタとのオン状態の期間が重ならなければ、同じ段のシフトレジスタ回路の第４回路部の出力信号および前段のシフトレジスタ回路の第４回路部の出力信号以外の信号を用いてもよい。
【０１５３】
また、上記第２および第４実施形態では、Ｖドライバのシフトレジスタ回路の第３回路部および第４回路部において、次段のシフトレジスタ回路の第２回路部の出力信号を本発明の第１の信号として用いるとともに、同じ段のシフトレジスタ回路の第２回路部の出力信号を本発明の第２の信号として用いるようにしたが、本発明はこれに限らず、第１の信号に応答してオンする第４トランジスタと第２の信号に応答してオンする第８トランジスタとのオン状態の期間が重ならなければ、次段のシフトレジスタ回路の第２回路部の出力信号および同じ段のシフトレジスタ回路の第２回路部の出力信号以外の信号を用いてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態による液晶表示装置を示した平面図である。
【図２】図１に示した第１実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。
【図３】図２に示したシフトレジスタ回路の最終段の回路図である。
【図４】図２および図３に示したＨドライバおよび水平スイッチの動作を説明するための波形図である。
【図５】本発明の第２実施形態による液晶表示装置のＶドライバを構成するシフトレジスタ回路の回路図である。
【図６】図５に示したシフトレジスタ回路の最終段の回路図である。
【図７】図５および図６に示したＶドライバの動作を説明するための波形図である。
【図８】本発明の第３実施形態による液晶表示装置を示した平面図である。
【図９】図８に示した第３実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。
【図１０】図９に示したシフトレジスタ回路の最終段の回路図である。
【図１１】図９および図１０に示したＨドライバおよび水平スイッチの動作を説明するための波形図である。
【図１２】本発明の第４実施形態による液晶表示装置のＶドライバを構成するシフトレジスタ回路の回路図である。
【図１３】図１２に示したシフトレジスタ回路の最終段の回路図である。
【図１４】図１２および図１３に示したＶドライバの動作を説明するための波形図である。
【図１５】本発明の第５実施形態による有機ＥＬ表示装置を示した平面図である。
【図１６】本発明の第６実施形態による有機ＥＬ表示装置を示した平面図である。
【図１７】従来の抵抗負荷型のインバータ回路を含むシフトレジスタ回路の回路図である。
【図１８】図１７に示した従来のシフトレジスタ回路の動作を説明するための波形図である。
【符号の説明】
３０ａ、３０ｂ、３０ｃ、３０ｄ、５０ａ、５０ｂ、３０ａ１、３０ｂ１、３０ｃ１、３０ｄ１、５０ａ１、５０ｂ１ シフトレジスタ回路
３１ａ、３１ｂ、３１ｃ、３１ｄ、５１ａ、５１ｂ、３１ａ１、３１ｂ１、３１ｃ１、３１ｄ１、５１ａ１、５１ｂ１ 第１回路部
３２ａ、３２ｂ、３２ｃ、３２ｄ、５２ａ、５２ｂ、３２ａ１、３２ｂ１、３２ｃ１、３２ｄ１、５２ａ１、５２ｂ１ 第２回路部
５３ａ、５３ｂ、５３ａ１、５３ｂ１ 第３回路部（第１回路部）
５４ａ、５４ｂ、５４ａ１、５４ｂ１ 第４回路部（第２回路部）
【発明の属する技術分野】
この発明は、表示装置に関し、特に、シフトレジスタ回路を有する表示装置に関する。
【０００２】
【従来の技術】
従来、抵抗負荷型のインバータ回路が知られている（たとえば、非特許文献１参照）。また、従来では、上記した抵抗負荷型のインバータ回路を含むシフトレジスタ回路が知られている。なお、シフトレジスタ回路は、たとえば、液晶表示装置や有機ＥＬ表示装置のゲート線やドレイン線を駆動する回路に用いられる。
【０００３】
図１７は、従来の抵抗負荷型のインバータ回路を含むシフトレジスタ回路の回路図である。図１７を参照して、従来のシフトレジスタ回路１００ａは第１回路部１０１ａと第２回路部１０２ａとによって構成されている。また、２段目のシフトレジスタ回路１００ｂは第１回路部１０１ｂと第２回路部１０２ｂとによって構成されている。
【０００４】
１段目のシフトレジスタ回路１００ａを構成する第１回路部１０１ａは、ｎチャネルトランジスタＮＴ１０１およびＮＴ１０２と、容量Ｃ１０１と、抵抗Ｒ１０１とを含んでいる。以下、従来技術の説明においては、ｎチャネルトランジスタＮＴ１０１およびＮＴ１０２は、それぞれ、トランジスタＮＴ１０１およびＮＴ１０２と称する。トランジスタＮＴ１０１のソースはノードＮＤ１０１に接続されているとともに、ドレインにはスタート信号ＳＴが入力される。このトランジスタＮＴ１０１のゲートにはクロック信号ＣＬＫ１が供給される。また、トランジスタＮＴ１０２のソースは負側電位ＶＳＳに接続されているとともに、ドレインはノードＮＤ１０２に接続されている。また、容量Ｃ１０１の一方の電極はノードＮＤ１０１に接続されているとともに、他方の電極は負側電位ＶＳＳに接続されている。また、抵抗Ｒ１０１の一方端子は正側電位ＶＤＤに接続されているとともに、他方端子はノードＮＤ１０２に接続されている。そして、トランジスタＮＴ１０２と抵抗Ｒ１０１とによって、インバータ回路が構成されている。
【０００５】
また、１段目のシフトレジスタ回路１００ａを構成する第２回路部１０２ａは、ｎチャネルトランジスタＮＴ１０３と、抵抗Ｒ１０２とを含んでいる。以下、従来技術の説明においては、ｎチャネルトランジスタＮＴ１０３は、トランジスタＮＴ１０３と称する。トランジスタＮＴ１０３のソースは負側電位ＶＳＳに接続されているとともに、ドレインはノードＮＤ１０３に接続されている。また、抵抗Ｒ１０２の一方端子は正側電位ＶＤＤに接続されているとともに、他方端子はノードＮＤ１０３に接続されている。そして、トランジスタＮＴ１０３と抵抗Ｒ１０２とによって、インバータ回路が構成されている。
【０００６】
また、２段目以降のシフトレジスタ回路も上記した１段目のシフトレジスタ回路１００ａと同様の回路構成を有している。なお、後段のシフトレジスタ回路の第１回路部は前段のシフトレジスタ回路の出力ノードに接続されるように構成されている。また、奇数段に配置された第１回路部のトランジスタＮＴ１０のゲートには上記したようにクロック信号ＣＬＫ１が供給されるとともに、偶数段に配置された第１回路部のトランジスタＮＴ１０１のゲートにはクロック信号ＣＬＫ２が供給される。
【０００７】
図１８は、図１７に示した従来のシフトレジスタ回路の動作を説明するための波形図である。次に、図１７および図１８を参照して、従来のシフトレジスタ回路の動作について説明する。
【０００８】
まず、スタート信号ＳＴがＨレベルになる。この後、クロック信号ＣＬＫ１がＨレベルになる。これにより、１段目のシフトレジスタ回路１００ａのトランジスタＮＴ１０１のゲートにＨレベルのクロック信号ＣＬＫ１が供給されるので、トランジスタＮＴ１０１がオン状態となる。これにより、１段目のシフトレジスタ回路１００ａのノードＮＤ１０１の電位がＨレベルに上昇するので、１段目のシフトレジスタ回路１００ａのトランジスタＮＴ１０２のゲートにＨレベルの信号が供給される。このため、トランジスタＮＴ１０２がオン状態となる。これにより、１段目のシフトレジスタ回路１００ａのノードＮＤ１０２の電位がＬレベルに降下するので、トランジスタＮＴ１０３がオフ状態となる。これにより、１段目のシフトレジスタ回路１００ａのノードＮＤ１０３の電位がＨレベルに上昇するので、１段目のシフトレジスタ回路１００ａからＨレベルの出力信号ＳＲ１が出力される。なお、クロック信号ＣＬＫ１がＨレベルである期間には、容量Ｃ１０１にＨレベルの電位が蓄積される。
【０００９】
次に、クロック信号ＣＬＫ１がＬレベルになる。これにより、１段目のシフトレジスタ回路１００ａのトランジスタＮＴ１０１がオフ状態となる。この後、スタート信号ＳＴがＬレベルになる。ここで、１段目のシフトレジスタ回路１００ａのトランジスタＮＴ１０１がオフ状態になったとしても、１段目のシフトレジスタ回路１００ａのノードＮＤ１０１の電位は容量Ｃ１０１に蓄積されたＨレベルの電位によりＨレベルに保持されているので、１段目のシフトレジスタ回路１００ａのトランジスタＮＴ１０２がオン状態に保持される。このため、１段目のシフトレジスタ回路１００ａのノードＮＤ１０２の電位がＨレベルに上昇しないので、１段目のシフトレジスタ回路１００ａのトランジスタＮＴ１０３のゲートにＬレベルの出力信号が供給され続ける。これにより、１段目のシフトレジスタ回路１００ａのトランジスタＮＴ１０３がオフ状態に保持されるので、１段目のシフトレジスタ回路１００ａからＨレベルの出力信号ＳＲ１が出力され続ける。
【００１０】
次に、クロック信号ＣＬＫ２がＨレベルになる。これにより、２段目のシフトレジスタ１００ｂには１段目のシフトレジスタ回路１００ａのＨレベルの出力信号ＳＲ１が入力されるので、上記した１段目のシフトレジスタ回路１００ａと同様の動作が行われる。これにより、２段目のシフトレジスタ回路１００ｂからＨレベルの出力信号ＳＲ２が出力される。
【００１１】
この後、クロック信号ＣＬＫ１が再度Ｈレベルになる。これにより、１段目のシフトレジスタ回路１００ａのトランジスタＮＴ１０１がオン状態となる。この際、ノードＮＤ１０１の電位はスタート信号ＳＴがＬレベルになることによりＬレベルに降下する。これにより、１段目のシフトレジスタ回路１００ａのトランジスタＮＴ１０２のゲートにＬレベルの信号が供給されるので、トランジスタＮＴ１０２がオフ状態となる。このため、１段目のシフトレジスタ回路１００ａのノードＮＤ１０２の電位がＨレベルに上昇するので、１段目のシフトレジスタ回路１００ａのトランジスタＮＴ１０３がオン状態となる。これにより、１段目のシフトレジスタ回路１００ａのノードＮＤ１０３の電位がＨレベルからＬレベルに降下するので、１段目のシフトレジスタ回路１００ａからＬレベルの出力信号ＳＲ１が出力される。上記のような動作によって、各段のシフトレジスタ回路からタイミングのシフトしたＨレベルの出力信号（ＳＲ１、ＳＲ２、ＳＲ３…）が順次出力される。
【００１２】
【非特許文献１】
岸野正剛著「半導体デバイスの基礎」、オーム社出版、１９８５年４月２５日、ｐｐ．１８４−１８７
【発明が解決しようとする課題】
しかしながら、図１７に示した従来のシフトレジスタ回路では、１段目のシフトレジスタ回路１００ａにおいて、Ｈレベルの出力信号ＳＲ１を出力する場合、トランジスタＮＴ１０２がオン状態に保持されるので、抵抗Ｒ１０１およびトランジスタＮＴ１０２を介してＶＤＤとＶＳＳとの間に貫通電流が流れるという不都合があった。また、Ｌレベルの出力信号ＳＲ１を出力する場合、トランジスタＮＴ１０３はオン状態に保持されるので、抵抗Ｒ１０２およびトランジスタＮＴ１０３を介してＶＤＤとＶＳＳとの間に貫通電流が流れるという不都合もあった。このように、ＶＤＤとＶＳＳとの間には常に貫通電流が流れるという不都合がある。また、２段目以降のシフトレジスタ回路についても１段目のシフトレジスタ回路１００ａと同様の構成を有しているので、ＶＤＤとＶＳＳとの間に貫通電流が流れるという不都合がある。したがって、上記した従来のシフトレジスタ回路を液晶表示装置や有機ＥＬ表示装置のゲート線やドレイン線を駆動する回路に用いた場合には、液晶表示装置や有機ＥＬ表示装置の消費電力が増加するという問題点があった。
【００１３】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、消費電力が増加するのを抑制することが可能なシフトレジスタ回路を有する表示装置を提供することである。
【００１４】
【課題を解決するための手段および発明の効果】
上記目的を達成するために、この発明の第１の局面による表示装置は、第１電位側に接続され、クロック信号に応答してオンする第１導電型の第１トランジスタと、第２電位側に接続された第１導電型の第２トランジスタと、第１トランジスタのゲートと第２電位との間に接続された第３トランジスタと、クロック信号線と第１トランジスタのゲートとの間に接続され、第１の信号に応答してオンすることにより第１トランジスタにクロック信号を供給する第１導電型の第４トランジスタとを有する第１回路部と、第１電位側に接続され、クロック信号に応答してオンする第１導電型の第５トランジスタと、第２電位側に接続された第１導電型の第６トランジスタと、第５トランジスタのゲートと第２電位との間に接続された第７トランジスタと、クロック信号線と第５トランジスタのゲートとの間に接続され、第１の信号が入力される第４トランジスタのオン状態の期間と重ならないオン状態の期間が得られる第２の信号に応答してオンすることにより第５トランジスタにクロック信号を供給する第１導電型の第８トランジタとを有する第２回路部とを含むシフトレジスタ回路を備えている。
【００１５】
この第１の局面による表示装置では、上記のように、第１の信号に応答してオンすることにより第１トランジスタにクロック信号を供給する第４トランジスタと、第１の信号が入力される第４トランジスタのオン様態の期間と重ならないオン状態の期間が得られる第２の信号に応答してオンすることにより第５トランジスタにクロック信号を供給する第８トランジスタとを設けることによって、第１回路部の第４トランジスタと第２回路部の第８トランジスタとが同時にオン状態になることがない。この場合、第４トランジスタがオン状態のときに第３トランジスタがオフ状態になるようにすれば、第３トランジスタと第４トランジスタとが同時にオン状態になることがないので、第３トランジスタと第４トランジスタとを介して第２電位とクロック信号線との間に貫通電流が流れることを防止することができる。また、第８トランジスタがオン状態のときに第７トランジスタがオフ状態になるようにすれば、第７トランジスタと第８トランジスタとが同時にオン状態になることがないので、第７トランジスタと第８トランジスタとを介して第２電位とクロック信号線との間に貫通電流が流れることを防止することができる。また、第３トランジスタがオン状態のときには、第２トランジスタがオン状態になるとともに、第１トランジスタがオフ状態になるようにすれば、第１トランジスタと第２トランジスタとが同時にオン状態になることもないので、第１トランジスタおよび第２トランジスタを介して第１電位と第２電位との間に貫通電流が流れることを防止することができる。また、第７トランジスタがオン状態のときには、第６トランジスタがオン状態になるとともに、第５トランジスタがオフ状態になるようにすれば、第５トランジスタおよび第６トランジスタを介して第１電位と第２電位との間に貫通電流が流れることを防止することができる。これらの結果、シフトレジスタ回路を含む表示装置の消費電流が増加することを抑制することができる。
【００１６】
上記第１の局面による表示装置において、好ましくは、シフトレジスタ回路は、複数段設けられており、第１の信号は、次段のシフトレジスタ回路の出力信号であり、第２の信号は、前段のシフトレジタ回路の出力信号である。このように構成すれば、次段のシフトレジスタ回路の出力信号に応答してオンする第４トランジスタと前段のシフトレジタ回路の出力信号に応答してオンする第８トランジスタとのオン状態の期間が重なることがないので、容易に、第１の信号に応答してオンする第４トランジスタがオン状態であるときに、第２の信号に応答してオンする第８トランジスタがオフ状態となるように制御することができる。また、第２の信号に応答してオンする第８トランジスタがオン状態であるときに、第１の信号に応答してオンする第４トランジスタがオフ状態となるように制御することができる。
【００１７】
上記第１の局面による表示装置において、好ましくは、シフトレジスタ回路は、第１回路部および第２回路部からなる第１の組の回路部と、第１の組の回路部の出力部と接続され、第１回路部および第２回路部からなり、シフトレジスタの出力が出力される第２の組の回路部とを有する１つの段のシフトレジスタ回路を複数段含み、第２の組の回路部に入力される第１の信号は、次段のシフトレジタ回路の第１の組の回路部の出力信号であり、第２の組の回路部に入力される第２の信号は、同じ段のシフトレジスタ回路の第１の組の回路部の出力信号である。このように構成すれば、次段のシフトレジタ回路の第１の組の回路部の出力信号に応答してオンする第４トランジスタと同じ段のシフトレジスタ回路の第１の組の回路部の出力信号に応答してオンする第８トランジスタとのオン状態の期間が重なることがないので、容易に、第１の信号に応答してオンする第４トランジスタがオン状態であるときに、第２の信号に応答してオンする第８トランジスタがオフ状態となるように制御することができる。また、第２の信号に応答してオンする第８トランジスタがオン状態であるときに、第１の信号に応答してオンする第４トランジスタがオフ状態となるように制御することができる。
【００１８】
上記第１の局面による表示装置において、好ましくは、第３トランジスタは、第２の信号に応答してオンするとともに、第７トランジスタは、第２の信号に応答してオンする第８トランジスタがオン状態の期間にはオフ状態となる。このように構成すれば、容易に、第３トランジスタと第４トランジスタとが同時にオン状態になることを防止することができるとともに、第７トランジスタと第８トランジスタとが同時にオン状態になることを防止することができる。
【００１９】
上記第１の局面による表示装置おいて、好ましくは、第３トランジスタは、第２トランジスタがオン状態のときに、第１トランジスタをオフ状態にする機能を有し、第７トランジスタは、第６トランジスタがオン状態のときに、第５トランジスタをオフ状態にする機能を有する。このように構成すれば、容易に、第１トランジスタと第２トランジスタとを介して第１電位と第２電位との間に貫通電流が流れることを防止することができるとともに、第５トランジスタと第６トランジスタとを介して第１電位と第２電位との間に貫通電流が流れることを防止することができる。
【００２０】
上記第１の局面による表示装置おいて、好ましくは、第１トランジスタのゲートとソースとの間には、第１容量が接続されており、第５トランジスタのゲートとソースとの間には、第２容量が接続されている。このように構成すれば、容易に、第１容量が接続された第１トランジスタのゲート−ソース間電圧を維持するように、第１トランジスタのソース電位の上昇または低下に伴って第１トランジスタのゲート電位を上昇または低下させることができるとともに、第２容量が接続された第５トランジスタのゲート−ソース間電圧を維持するように、第５トランジスタのソース電位の上昇または低下に伴って第５トランジスタのゲート電位を上昇または低下させることができる。これにより、容易に、第１トランジスタおよび第５トランジスタを常時オン状態に維持することができる。その結果、第１回路部の出力信号（第１トランジスタのソース電位）を第１電位になるまで上昇または低下させることができるとともに、第２回路部の出力信号（第５トランジスタのソース電位）を第１電位になるまで上昇または低下させることができる。
【００２１】
上記第１の局面による表示装置おいて、好ましくは、第１トランジスタのゲートと、クロック信号を供給するクロック信号線との間には、第１ダイオードが接続されており、第５トランジスタのゲートと、クロック信号を供給するクロック信号線との間には、第２ダイオードが接続されている。このように構成すれば、クロック信号線と第１トランジスタのゲートとの間で電流が逆流することが防止されるので、より確実に、第１トランジスタのゲート−ソース間電圧をしきい値電圧以上に保持することができるとともに、クロック信号線と第５トランジスタのゲートとの間で電流が逆流することが防止されるので、より確実に、第５トランジスタのゲート−ソース間電圧をしきい値電圧以上に保持することができる。これにより、より確実に、第１トランジスタおよび第５トランジスタをオン状態に保持することができる。
【００２２】
この場合、好ましくは、第１ダイオードは、ダイオード接続された第１導電型の第９トランジスタを含み、第２ダイオードは、ダイオード接続された第１導電型の第１０トランジスタを含む。このように構成すれば、第１ダイオードおよび第２ダイオードを設けたとしても、第１導電型のトランジスタのみでシフトレジスタ回路を形成することができるので、イオン注入工程の回数およびイオン注入マスクの枚数が増加することがない。これにより、製造プロセスが複雑化することを抑制することができるとともに、製造コストが増大することを抑制することができる。
【００２３】
上記第１の局面による表示装置において、好ましくは、少なくとも第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタ、第７トランジスタおよび第８トランジスタは、ｐ型の電界効果型トランジスタである。このように構成すれば、ｐ型の電界効果型トランジスタは、ｎ型の電界効果型トランジスタと異なり、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造にする必要がないので、製造プロセスをより簡略化することができる。この利点を除けばｎ型の電界効果型トランジスタにおきかえてもよい。
【００２４】
上記第１の局面による表示装置において、好ましくは、第２回路部の第８トランジスタと、クロック信号線との間には、高抵抗が接続されている。このように構成すれば、第２回路部の第８トランジスタがオン状態になるときの応答速度が遅くなるので、第８トランジスタがオン状態のときに第２回路部から出力される信号を遅延させることができる。したがって、所定段のシフトレジスタ回路の第８トランジスタがオン状態で、所定段より２つ前の段のシフトレジスタ回路の第８トランジスタがオフ状態になるとすると、所定段のシフトレジスタ回路に対応した水平スイッチの応答速度が遅くなるとともに、所定段より２つ前の段のシフトレジスタ回路に対応した水平スイッチの応答速度は速くなる。これにより、所定段の水平スイッチがオフ状態からオン状態になる瞬間と、所定段より２つ前の段の水平スイッチがオン状態からオフ状態になる瞬間とが重なることを抑制することができる。このため、所定段より２つ前の段の水平スイッチがオフ状態になった後で、所定段の水平スイッチをオン状態にすることができるので、所定段より２つ前の段の水平スイッチがオン状態からオフ状態になる瞬間に所定段の水平スイッチがオン状態になることに起因して、映像信号にノイズが発生するのを抑制することができる。これにより、ノイズに起因する画像の劣化を抑制することができる。
【００２５】
上記第１の局面による表示装置おいて、好ましくは、シフトレジスタ回路は、ドレイン線を駆動するためのシフトレジスタ回路、および、ゲート線を駆動するためのシフトレジスタ回路の少なくとも一方に適用されている。このように構成すれば、ドレイン線を駆動するためのシフトレジスタ回路において、容易に、消費電力が増加することを抑制することができるとともに、ゲート線を駆動するためのシフトレジスタ回路において、容易に、消費電力が増加することを抑制することができる。また、ドレイン線を駆動するためのシフトレジスタ回路とゲート線を駆動するためのシフトレジスタ回路との両方に適用すれば、消費電力が増加することをより抑制することができる。
【００２６】
この発明の第２の局面による表示装置は、第１電位側に接続され、クロック信号に応答してオンする第１導電型の第１トランジスタと、第２電位側に接続された第１導電型の第２トランジスタと、第１トランジスタのゲートと第２電位との間に接続された第３トランジスタと、クロック信号線と第１トランジスタのゲートとの間に接続され、第３トランジスタがオフ状態のときにオン状態になるような第１の信号に応答してオンすることにより第１トランジスタにクロック信号を供給する第１導電型の第４トランジスタとを有する回路部を複数接続したシフトレジスタ回路を備えている。
【００２７】
この第２の局面による表示装置では、上記のように、第３トランジスタがオフ状態のときにオン状態になるような第１の信号に応答してオンする第４トランジスタを設けることによって、第３トランジスタと第４トランジスタとが同時にオン状態になることがない。これにより、第３トランジスタと第４トランジスタとを介して第２電位とクロック信号線との間に貫通電流が流れることを防止することができる。この結果、シフトレジスタ回路を含む表示装置の消費電流が増加することを抑制することができる。
【００２８】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００２９】
（第１実施形態）
図１は、本発明の第１実施形態による液晶表示装置を示した平面図である。図２は、図１に示した第１実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。図３は、図２に示したシフトレジスタ回路の最終段の回路図である。
【００３０】
まず、図１を参照して、この第１実施形態では、基板１ａ上に、表示部２と、Ｈドライバ３と、水平スイッチ（ＨＳＷ）４と、Ｖドライバ５とが形成されている。なお、図１の表示部２には、１画素分の構成を示している。また、水平スイッチ４には、図１ではスイッチを２つのみ図示しているが、画素の数に応じた数だけ配置されている。また、Ｈドライバ３およびＶドライバ５についても、図１ではそれらを構成するシフトレジスタを２つのみ図示しているが、画素の数に応じた数だけ配置されている。Ｈドライバ３および水平スイッチ４は、ドレイン線を駆動（走査）するために設けられているとともに、Ｖドライバ５は、ゲート線を駆動（走査）するために設けられている。また、表示部２には、画素２０がマトリクス状に配置されている。各々の画素２０は、ｐチャネルトランジスタ２１、画素電極２２、画素電極２２に対向配置された各画素２０に共通の対向電極２３、画素電極２２と対向電極２３との間に挟持された液晶２４、および、補助容量２５によって構成されている。そして、ｐチャネルトランジスタ２１のソースはドレイン線に接続されているとともに、ドレインは画素電極２２と補助容量２５の一方の電極とに接続されている。このｐチャネルトランジスタ２１のゲートはゲート線に接続されている。
【００３１】
また、基板１ａの外部に駆動ＩＣ１０が設置されている。この駆動ＩＣ１０は、電源回路１１と、信号発生回路１２とを含んでいる。そして、電源回路１１には、正側電位ＨＶＤＤおよびＶＶＤＤと、負側電位ＨＶＳＳおよびＶＶＳＳとを発生させるための回路が設けられている。これにより、Ｈドライバ３に正側電位ＨＶＤＤと負側電位ＨＶＳＳとが供給されるとともに、Ｖドライバ５に正側電位ＶＶＤＤと負側電位ＶＶＳＳとが供給される。なお、正側電位ＨＶＤＤおよびＶＶＤＤは、本発明の「第２電位」の一例であり、負側電位ＨＶＳＳおよびＶＶＳＳは、本発明の「第１電位」の一例である。また、信号発生回路１２には、スタート信号ＨＳＴおよびＶＳＴと、クロック信号ＨＣＬＫおよびＶＣＬＫと、イネーブル信号ＥＮＢとを発生させるための回路が設けられている。これにより、Ｈドライバ３にスタート信号ＨＳＴとクロック信号ＨＣＬＫとが供給されるとともに、Ｖドライバ５にスタート信号ＶＳＴとクロック信号ＶＣＬＫとイネーブル信号ＥＮＢとが供給される。また、駆動ＩＣ１０からはビデオ信号Ｖｉｄｅｏが供給される。
【００３２】
次に、図２および図３を参照して、第１実施形態による液晶表示装置のＨドライバ３および水平スイッチ４の回路構成について説明する。この第１実施形態による液晶表示装置のＨドライバ３は、図２に示すように、それぞれ、第１回路部（３１ａ、３１ｂ、３１ｃ、３１ｄ、…および３１ｎ）と第２回路部（３２ａ、３２ｂ、３２ｃ、３２ｄ、…および３２ｎ）とを含む複数段のシフトレジスタ回路３０ａ、３０ｂ、３０ｃ、３０ｄ、…および３０ｎによって構成されている。なお、シフトレジスタ回路３０ａ、３０ｂ、３０ｃ、３０ｄ、…および３０ｎは、画素の数に応じた段数がＨドライバ３の内部に設けられる。
【００３３】
１段目のシフトレジスタ回路３０ａを構成する第１回路部３１ａは、ｐチャネルトランジスタＰＴ１、ＰＴ２、ＰＴ３、ＰＴ４およびＰＴ５と、ｐチャネルトランジスタのソースとドレインとをショートした構造を有する容量Ｃ１とを含んでいる。なお、ｐチャネルトランジスタＰＴ１は、本発明の「第２トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ２は、本発明の「第３トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ３は、本発明の「第１トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ４は、本発明の「第１ダイオード」および「第９トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ５は、本発明の「第４トランジスタ」の一例であり、容量Ｃ１は、本発明の「第１容量」の一例である。以下、ｐチャネルトランジスタＰＴ１〜ＰＴ５は、それぞれ、トランジスタＰＴ１〜ＰＴ５と称する。
【００３４】
トランジスタＰＴ１のソースは正側電位ＨＶＤＤに接続されているとともに、ドレインはノードＮＤ２に接続されている。トランジスタＰＴ２のソースは正側電位ＨＶＤＤに接続されているとともに、ドレインはノードＮＤ１に接続されている。このトランジスタＰＴ１およびＰＴ２のゲートにはスタート信号ＨＳＴが供給される。なお、スタート信号ＨＳＴは、本発明の「第２の信号」の一例である。また、トランジスタＰＴ２はトランジスタＰＴ１がオン状態のときにトランジスタＰＴ３のゲートにＨレベルの信号を供給することにより、トランジスタＰＴ３をオフ状態にするために設けられている。
【００３５】
また、トランジスタＰＴ３のソースはノードＮＤ２に接続されているとともに、ドレインは負側電位ＨＶＳＳに接続されている。このトランジスタＰＴ３のゲートはノードＮＤ１に接続されている。
【００３６】
ここで、第１実施形態では、容量Ｃ１はトランジスタＰＴ３のゲートとソースとの間に接続されている。また、トランジスタＰＴ４のソースはノードＮＤ１側に接続されているとともに、ドレインはクロック信号（ＨＣＬＫ１）に接続されている。このトランジスタＰＴ４はダイオード接続されている。
【００３７】
また、第１実施形態では、トランジスタＰＴ５はトランジスタＰＴ４とノードＮＤ１との間に接続されている。すなわち、トランジスタＰＴ５のソースはノードＮＤ１に接続されているとともに、ドレインはトランジスタＰＴ４のソースに接続されている。このトランジスタＰＴ５のゲートには次段のシフトレジスタ回路３０ｂの出力信号ＳＲ２が供給される。なお、次段のシフトレジスタ回路３０ｂの出力信号ＳＲ２は、本発明の「第１の信号」の一例である。
【００３８】
また、１段目のシフトレジスタ回路３０ａを構成する第２回路部３２ａは、ｐチャネルトランジスタＰＴ６、ＰＴ７、ＰＴ８、ＰＴ９およびＰＴ１０と、ｐチャネルトランジスタのソースとドレインとをショートした構造を有する容量Ｃ２と、抵抗Ｒ１とを含んでいる。なお、ｐチャネルトランジスタＰＴ６は、本発明の「第６トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ７は、本発明の「第７トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ８は、本発明の「第５トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ９は、本発明の「第２ダイオード」および「第１０トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ１０は、本発明の「第８トランジスタ」の一例であり、容量Ｃ２は、本発明の「第２容量」の一例である。また、抵抗Ｒ１は、本発明の「高抵抗」の一例である。以下、ｐチャネルトランジスタＰＴ６〜ＰＴ１０は、それぞれ、トランジスタＰＴ６〜ＰＴ１０と称する。
【００３９】
トランジスタＰＴ６のソースは正側電位ＨＶＤＤに接続されているとともに、ドレインはノードＮＤ４に接続されている。トランジスタＰＴ７のソースは正側電位ＨＶＤＤに接続されているとともに、ドレインはノードＮＤ３に接続されている。このトランジスタＰＴ６およびＰＴ７のゲートは第１回路部３１ａのノードＮＤ２に接続されている。また、トランジスタＰＴ７はトランジスタＰＴ６がオン状態のときにトランジスタＰＴ８のゲートにＨレベルの信号を供給することにより、トランジスタＰＴ８をオフ状態にするために設けられている。
【００４０】
また、トランジスタＰＴ８のソースはノードＮＤ４に接続されているとともに、ドレインは負側電位ＨＶＳＳに接続されている。このトランジスタＰＴ８のゲートはノードＮＤ３に接続されている。
【００４１】
ここで、第１実施形態では、容量Ｃ２はトランジスタＰＴ８のゲートとソースとの間に接続されている。また、トランジスタＰＴ９のソースはノードＮＤ３側に接続されているとともに、ドレインはクロック信号線（ＨＣＬＫ１）側に接続されている。このトランジスタＰＴ９はダイオード接続されている。
【００４２】
また、第１実施形態では、トランジスタＰＴ１０はトランジスタＰＴ９とノードＮＤ３との間に接続されている。すなわち、トランジスタＰＴ１０のソースはノードＮＤ３に接続されているとともに、ドレインはトランジスタＰＴ９のソースに接続されている。このトランジスタＰＴ１０のゲートにはスタート信号ＨＳＴが供給される。また、抵抗Ｒ１はトランジスタＰＴ９とクロック信号線（ＨＣＬＫ１）との間に接続されている。この抵抗Ｒ１は、トランジスタＰＴ８およびＰＴ９がオン状態になるときの応答速度を遅くするために設けられている。
【００４３】
そして、第１実施形態では、１段目のシフトレジスタ回路３０ａを構成する第１回路部３１ａおよび第２回路部３２ａのトランジスタＰＴ１〜ＰＴ１０、および、容量Ｃ１およびＣ２は、すべてｐ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。
【００４４】
２段目以降のシフトレジスタ回路３０ｂ、３０ｃ、３０ｄ、…、および３０ｎも、上記した１段目のシフトレジスタ回路３０ａと同様の回路構成を有している。すなわち、２段目以降のシフトレジスタ回路３０ｂ、３０ｃ、３０ｄ、…、および３０ｎは、それぞれ、１段目のシフトレジスタ回路３０ａの第１回路部３１ａおよび第２回路部３２ａと同様の構成を有する第１回路部３１ｂ、３１ｃ、３１ｄ、…、および３１ｎと、第２回路部３２ｂ、３２ｃ、３２ｄ、…、および３２ｎとによって構成されている。
【００４５】
ここで、第１実施形態では、所定の段（最終段を除く）のトランジスタＰＴ５のゲートには次段のシフトレジスタ回路の出力信号（第１の信号）が供給され、トランジスタＰＴ１０のゲートには前段のシフトレジスタ回路の出力信号またはスタート信号ＨＳＴ（第２の信号）が供給される。
【００４６】
なお、図３に示すように、最終段のシフトレジスタ回路３０ｎのトランジスタＰＴ５のゲートは負側電位ＨＶＳＳに接続されている。このため、最終段のシフトレジスタ回路３０ｎのトランジスタＰＴ５のゲートには常にＬレベルの信号が供給される。
【００４７】
また、図２に示すように、水平スイッチ４には各段毎にトランジスタＰＴ１１が設けられている。このトランジスタＰＴ１１のソースはビデオ信号線に接続されているとともに、ドレインはドレイン線に接続されている。また、各段のトランジスタＰＴ１１のゲートは各段の出力ノードであるノードＮＤ４に接続されている。これにより、各段のトランジスタＰＴ１１には各段の出力信号（ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４、…、およびＳＲｎ−１）が供給される。なお、各段の出力信号（ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４、…、およびＳＲｎ−１）は、ビデオ信号線の数（たとえば、赤（Ｒ）、緑（Ｇ）および青（Ｂ）の３種類のビデオ信号が入力される場合は３本になる）に応じて設けられた水平スイッチ４のソースに入力される。
【００４８】
図４は、図２および図３に示したＨドライバおよび水平スイッチの動作を説明するための波形図である。次に、図２〜図４を参照して、第１実施形態による液晶表示装置のＨドライバ３および水平スイッチ４の動作について説明する。
【００４９】
まず、初期状態では、１段目〜ｎ−１段目のシフトレジスタ回路３０ａ〜３０ｎ−１の出力信号ＳＲ１〜ＳＲｎ−１がＨレベルとなっている。
【００５０】
この状態で、スタート信号ＨＳＴをＬレベルにすることによって、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ１およびＰＴ２にＬレベルのスタート信号ＨＳＴが供給される。これにより、トランジスタＰＴ１およびＰＴ２がオン状態になる。この後、クロック信号ＨＣＬＫ１がＬレベルになるとともに、クロック信号ＨＣＬＫ２がＨレベルになることによって、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ４およびＰＴ９のゲートにＬレベルのクロック信号ＨＣＬＫ１が供給される。これにより、トランジスタＰＴ４およびＰＴ９がオン状態となる。なお、トランジスタＰＴ９がオン状態になるときの応答速度は抵抗Ｒ１により遅くなる。
【００５１】
この際、第１実施形態では、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ５のゲートに２段目のシフトレジスタ回路３０ｂのＨレベルの出力信号ＳＲ２が供給されるのでトランジスタＰＴ５がオフ状態となる。このため、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ２とトランジスタＰＴ４とがオン状態であっても、トランジスタＰＴ２とトランジスタＰＴ４とを介してＨＶＤＤからクロック信号線（ＨＣＬＫ１）に貫通電流が流れることはない。
【００５２】
また、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ２がオン状態でトランジスタＰＴ５がオフ状態であるので、ノードＮＤ１の電位がＨレベルに上昇する。これにより、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ３がオフ状態となる。この場合、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ１はオン状態であるので、ノードＮＤ２の電位がＨレベルに上昇する。これにより、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ６およびＰＴ７がオフ状態となる。
【００５３】
このとき、第１実施形態では、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ１０のゲートにＬレベルのスタート信号ＨＳＴが供給されるので、トランジスタＰＴ１０はオン状態になっている。これにより、ノードＮＤ３の電位がＬレベルに降下するので、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ８がオン状態となる。この状態では、トランジスタＰＴ６はオフ状態であるのでノードＮＤ４の電位がＨＶＳＳ側に低下する。
【００５４】
この際、１段目のシフトレジスタ回路３０ａのノードＮＤ３は、容量Ｃ２によってトランジスタＰＴ８のゲート−ソース間電圧が維持されるように、ノードＮＤ４の電位の低下に伴って電位が低下する。また、トランジスタＰＴ７がオフ状態であるとともに、ダイオード接続されたトランジスタＰＴ９にはクロック信号線からのＨレベルのクロック信号ＨＣＬＫ１がノードＮＤ３側に逆流することはないので、容量Ｃ２の保持電圧（トランジスタＰＴ８のゲート−ソース間電圧）は維持される。これにより、トランジスタＰＴ８が常時オン状態に維持されるので、ノードＮＤ４の電位がＨＶＳＳまで低下する。その結果、１段目のシフトレジスタ回路３０ａからＬレベルの出力信号ＳＲ１が出力される。
【００５５】
そして、その１段目のシフトレジスタ回路３０ａからのＬレベルの出力信号ＳＲ１が水平スイッチ４の１段目のトランジスタＰＴ１１のゲートに供給されるので、１段目のトランジスタＰＴ１１がオン状態となる。また、Ｌレベルの出力信号ＳＲ１は２段目のシフトレジスタ回路３０ｂにも供給される。
【００５６】
次に、クロック信号ＨＣＬＫ１がＨレベルになるとともに、クロック信号ＨＣＬＫ２がＬレベルになることによって、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ４およびＰＴ９がオフ状態となる。この後、スタート信号ＨＳＴがＨレベルになることによって、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ１、ＰＴ２およびＰＴ１０がオフ状態となる。この場合には、１段目のシフトレジスタ回路３０ａのノードＮＤ１およびＮＤ２がＨレベルに保持された状態でフローティング状態となる。また、オフ状態のトランジスタＰＴ９と容量Ｃ２とにより、ノードＮＤ４の電位がＨＶＳＳ（Ｌレベル）に保持されている。これにより、１段目のシフトレジスタ回路３０ａからはＬレベルの出力信号ＳＲ１が出力され続ける。
【００５７】
このとき、２段目のシフトレジスタ回路３０ｂの第１回路部３１ｂには１段目のシフトレジスタ回路３０ａのＬレベルの出力信号ＳＲ１およびＬレベルのクロック信号ＨＣＬＫ２が供給された状態になるので、２段目のシフトレジスタ回路３０ｂでは、１段目のシフトレジスタ回路３０ａにＬレベルのスタート信号ＨＳＴおよびＬレベルのクロック信号ＨＣＬＫ１が供給された場合の上記した動作と同様の動作が行われる。これにより、２段目のシフトレジスタ回路３０ｂからＬレベルの出力信号ＳＲ２が出力される。
【００５８】
次に、再度、クロック信号ＨＣＬＫ１がＬレベルになるとともに、クロック信号ＨＣＬＫ２がＨレベルになることによって、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ４およびＰＴ９がオン状態となる。
【００５９】
この際、第１実施形態では、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ５のゲートに２段目のシフトレジスタ回路３０ｂのＬレベルの出力信号ＳＲ２が供給されるので、トランジスタＰＴ５がオン状態となる。これにより、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ３がオン状態となるので、ノードＮＤ２がＬレベルになり、その結果、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ６およびＰＴ７がオン状態となる。
【００６０】
このとき、第１実施形態では、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ１０のゲートにＨレベルのスタート信号ＨＳＴが供給されるので、トランジスタＰＴ１０がオフ状態となる。このため、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ７とトランジスタＰＴ９とがオン状態であっても、トランジスタＰＴ７とトランジスタＰＴ９とを介してＨＶＤＤからクロック信号線（ＨＣＬＫ１）に貫通電流が流れることはない。
【００６１】
また、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ７がオン状態でトランジスタＰＴ１０がオフ状態であるので、ノードＮＤ３の電位がＨレベルに上昇する。これにより、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ８がオフ状態となるので、ノードＮＤ４の電位がＨＶＤＤまで上昇する。その結果、１段目のシフトレジスタ回路３０ａからＨレベルの出力信号ＳＲ１が出力される。
【００６２】
以上のように、第１実施形態によるシフトレジスタ回路３０ａでは、第１回路部３１ａにＬレベルのスタート信号ＨＳＴが入力されているときにＬレベルのクロック信号ＨＣＬＫ１が入力されると、第２回路部３２ａからＬレベルの出力信号ＳＲ１が出力される。そして、第２回路部３２ａからＬレベルの出力信号ＳＲ１が出力されている状態で、再度、Ｌレベルのクロック信号ＨＣＬＫ１が入力されると第２回路部３２ａからの出力信号ＳＲ１はＨレベルになる。そして、１段目のシフトレジスタ回路３０ａの第２回路部３２ａからの出力信号ＳＲ１は、２段目のシフトレジスタ回路３０ｂの第１回路部３１ｂに入力される。このように、前段のシフトレジスタ回路からの出力信号が次段のシフトレジスタ回路に入力されるとともに、Ｌレベルになるタイミングが互いにずれたクロック信号ＨＣＬＫ１およびＨＣＬＫ２が各段のシフトレジスタ回路に交互に入力されることによって、各段のシフトレジスタ回路からＬレベルの出力信号が出力されるタイミングがシフトする。
【００６３】
このようにして、第１実施形態による液晶表示装置のドレイン線が駆動（走査）される。そして、一本のゲート線に繋がる全ての段のドレイン線の走査が終了すると次のゲート線が選択される。そして、再び各段のドレイン線が順次走査された後、次のゲート線が選択される。この動作が最後のゲート線の走査が終了されるまで繰り返されることによって一画面の走査が終了する。
【００６４】
なお、図３に示したように、最終段のシフトレジスタ回路３０ｎのトランジスタＰＴ５のゲートには常にＬレベルの信号が供給されている。このため、最終段のシフトレジスタ回路３０ｎのトランジスタＰＴ５は常にオン状態となっている。
【００６５】
第１実施形態では、上記のように、次段の出力信号ＳＲｍ＋１に応答してオンすることによりトランジスタＰＴ３にクロック信号ＨＣＬＫ１（ＨＣＬＫ２）を供給するトランジスタＰＴ５と、前段の出力信号ＳＲｍ−１またはスタート信号ＨＳＴに応答してオンすることによりトランジスタＰＴ８にクロック信号ＨＣＬＫ１（ＨＣＬＫ２）を供給するトランジスタＰＴ１０とを設けることによって、次段の出力信号ＳＲｍ＋１と前段の出力信号ＳＲｍ−１とのＬレベル（トランジスタＰＴ５とトランジスタＰＴ１０とのオン状態）の期間が重なることがないので、トランジスタＰＴ５とトランジスタＰＴ１０とが同時にオン状態になることがない。そして、トランジスタＰＴ２が前段の出力信号ＳＲｍ−１またはスタート信号ＨＳＴに応答してオンするので、トランジスタＰＴ５とトランジスタＰＴ２とが同時にオン状態になることがない。このため、トランジスタＰＴ５とトランジスタＰＴ２とを介してＨＶＤＤとクロック信号線との間に貫通電流が流れることを防止することができる。また、トランジスタＰＴ７が前段の出力信号ＳＲｍ−１またはスタート信号ＨＳＴに応答してオンするトランジスタ１０がオン状態の期間はオフ状態になるので、トランジスタＰＴ１０とトランジスタＰＴ７とが同時にオン状態になることがない。このため、トランジスタＰＴ１０とトランジスタＰＴ７とを介してＨＶＤＤとクロック信号線との間に貫通電流が流れることを防止することができる。
【００６６】
また、トランジスタＰＴ２がオン状態のときには、トランジスタＰＴ１がオン状態になるとともに、トランジスタＰＴ３がオフ状態になるので、トランジスタＰＴ１とトランジスタＰＴ３とが同時にオン状態になることもない。このため、トランジスタＰＴ１およびＰＴ３を介してＨＶＤＤとＨＶＳＳとの間に貫通電流が流れることを防止することができる。また、トランジスタＰＴ７がオン状態のときには、トランジスタＰＴ６がオン状態になるとともに、トランジスタＰＴ８がオフ状態になるので、トランジスタＰＴ６およびＰＴ８を介してＨＶＤＤとＨＶＳＳとの間に貫通電流が流れることを防止することができる。これらの結果、液晶表示装置のＨドライバ３の消費電流が増加することを抑制することができる。
【００６７】
また、第１実施形態では、ダイオード接続されたトランジスタＰＴ４およびＰＴ９を設けることによって、ダイオード（トランジスタＰＴ４およびＰＴ９）を設けたとしても、ｐチャネルトランジスタのみでシフトレジスタ回路を形成することができるので、イオン注入工程の回数およびイオン注入マスクの枚数が増加することがない。これにより、製造プロセスが複雑化することを抑制することができるとともに、製造コストが増大することを抑制することができる。
【００６８】
また、第１実施形態では、シフトレジスタ回路を構成するトランジスタを、すべてｐチャネルトランジスタにすることによって、ｐチャネルトランジスタは、ｎチャネルトランジスタと異なり、ＬＤＤ構造にする必要がないので、製造プロセスをより簡略化することができる。
【００６９】
また、第１実施形態では、トランジスタＰＴ９とクロック信号線との間に抵抗Ｒ１を接続することによって、トランジスタＰＴ８がオン状態になるときの応答速度が遅くなるので、トランジスタＰＴ８がオン状態のときにシフトレジスタ回路から出力される信号を遅延させることができる。この場合、３段目のシフトレジスタ回路３０ｃのトランジスタＰＴ８がオン状態で、１段目のシフトレジスタ回路３０ａのトランジスタＰＴ８がオフ状態になるとすると、３段目のシフトレジスタ回路３０ｃに対応したトランジスタＰＴ１１の応答速度が遅くなるとともに、１段目のシフトレジスタ回路３０ａに対応したトランジスタＰＴ１１の応答速度が速くなる。これにより、３段目のトランジスタＰＴ１１がオフ状態からオン状態になる瞬間と、１段目のトランジスタＰＴ１１がオン状態からオフ状態になる瞬間とが重なることを抑制することができる。このため、１段目のトランジスタＰＴ１１がオフ状態になった後で３段目のトランジスタＰＴ１１をオン状態にすることができるので、１段目のトランジスタＰＴ１１がオン状態からオフ状態になる瞬間に３段目のトランジスタＰＴ１１がオン状態になることに起因して、映像信号にノイズが発生することを抑制することができる。これにより、ノイズに起因する画像の劣化を抑制することができる。
【００７０】
（第２実施形態）
図５は、本発明の第２実施形態による液晶表示装置のＶドライバを構成するシフトレジスタ回路の回路図である。図６は、図５に示したシフトレジスタ回路の最終段の回路図である。図５および図６を参照して、この第２実施形態では、図１に示した第１実施形態の液晶表示装置において、ゲート線を駆動（走査）するためのＶドライバ５に本発明を適用する場合について説明する。
【００７１】
すなわち、この第２実施形態による液晶表示装置のＶドライバ５は、図５に示すように、それぞれ、第１回路部（５１ａ、５１ｂ、５１ｃ、５１ｄ、…、および５１ｎ）と、第２回路部（５２ａ、５２ｂ、５２ｃ、５２ｄ、…、および５２ｎ）と、第３回路部（５３ａ、５３ｂ、５３ｃ、５３ｄ、…、および５３ｎ）と、第４回路部（５４ａ、５４ｂ、５４ｃ、５４ｄ、…、および５４ｎ）とを含む複数段のシフトレジスタ回路５０ａ、５０ｂ、５０ｃ、５０ｄ、…、および５０ｎによって構成されている。なお、第３回路部５３ａ〜５３ｎは、本発明の「第１回路部」の一例であり、第４回路部５４ａ〜５４ｎは、本発明の「第２回路部」の一例である。
【００７２】
１段目のシフトレジスタ回路５０ａを構成する第１回路部５１ａは、ｐチャネルトランジスタＰＴ２１、ＰＴ２２、ＰＴ２３、ＰＴ２４およびＰＴ２５と、ｐチャネルトランジスタのソースとドレインとをショートした構造を有する容量Ｃ２１およびＣ２２とを含んでいる。なお、ｐチャネルトランジスタＰＴ２１は、本発明の「第２トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ２２は、本発明の「第３トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ２３は、本発明の「第１トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ２４は、本発明の「第１ダイオード」および「第９トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ２５は、本発明の「第４トランジスタ」の一例であり、容量Ｃ２１は、本発明の「第１容量」の一例である。以下、ｐチャネルトランジスタＰＴ２１〜ＰＴ２５は、それぞれ、トランジスタＰＴ２１〜ＰＴ２５と称する。
【００７３】
トランジスタＰＴ２１のソースは正側電位ＶＶＤＤに接続されているとともに、ドレインはノードＮＤ２２に接続されている。トランジスタＰＴ２２のソースは正側電位ＶＶＤＤに接続されているとともに、ドレインはノードＮＤ２１に接続されている。このトランジスタＰＴ２１およびＰＴ２２のゲートにはスタート信号ＶＳＴが供給される。なお、スタート信号ＶＳＴは、本発明の「第２の信号」の一例である。また、トランジスタＰＴ２２はトランジスタＰＴ２１がオン状態のときにトランジスタＰＴ２３のゲートにＨレベルの信号を供給することにより、トランジスタＰＴ２３をオフ状態にするために設けられている。
【００７４】
また、トランジスタＰＴ２３のソースはノードＮＤ２２に接続されているとともに、ドレインは負側電位ＶＶＳＳに接続されている。このトランジスタＰＴ２３のゲートはノードＮＤ２１に接続されている。
【００７５】
ここで、第２実施形態では、容量Ｃ２１はトランジスタＰＴ２３のゲートとソースとの間に接続されている。また、トランジスタＰＴ２４のソースはノードＮＤ２１側に接続されているとともに、ドレインはクロック信号線（ＶＣＬＫ１）に接続されている。このトランジスタＰＴ２４はダイオード接続されている。
【００７６】
また、第２実施形態では、トランジスタＰＴ２５はトランジスタＰＴ２４とノードＮＤ２１との間に接続されている。すなわち、トランジスタＰＴ２５のソースはノードＮＤ２１に接続されているとともに、ドレインはトランジスタＰＴ２４のソースに接続されている。このトランジスタＰＴ２５のゲートには同じ段のシフトレジスタ回路５０ａの第４回路部５４ａの出力信号が供給される。なお、この同じ段のシフトレジスタ回路５０ａの第４回路部５４ａの出力信号は、本発明の「第１の信号」の一例である。
【００７７】
また、容量Ｃ２２はトランジスタＰＴ２３のゲートとドレインとの間に接続されている。この容量Ｃ２２はトランジスタＰＴ２５がオフ状態からオン状態に変化するときにノードＮＤ２１の電位が降下しすぎることに起因して、トランジスタＰＴ２３が誤動作するのを防止するために設けられている。なお、ゲート線を駆動（走査）する第２実施形態のＶシフトレジスタ５は、ドレイン線を駆動（走査）する上記第１実施形態のＨシフトレジスタ３に比べて動作スピードが遅いため、ノードＮＤ２１の電位が不安定になりやすい。このため、Ｖシフトレジスタ５では容量Ｃ２２を設けている。
【００７８】
また、１段目のシフトレジスタ回路５０ａを構成する第２回路部５２ａは、基本的に第１回路部５１ａと同様の回路構成を有している。具体的には、第２回路部５２ａは、ｐチャネルトランジスタＰＴ２６、ＰＴ２７、ＰＴ２８、ＰＴ２９およびＰＴ３０と、ｐチャネルトランジスタのソースとドレインとをショートした構造を有する容量Ｃ２３およびＣ２４とを含んでいる。なお、ｐチャネルトランジスタＰＴ２６は、本発明の「第６トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ２７は、本発明の「第７トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ２８は、本発明の「第５トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ２９は、本発明の「第２ダイオード」および「第１０トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ３０は、本発明の「第８トランジスタ」の一例であり、容量Ｃ２３は、本発明の「第２容量」の一例である。以下、ｐチャネルトランジスタＰＴ２６〜ＰＴ３０は、それぞれ、トランジスタＰＴ２６〜ＰＴ３０と称する。
【００７９】
トランジスタＰＴ２６のソースは正側電位ＶＶＤＤに接続されているとともに、ドレインはノードＮＤ２４に接続されている。トランジスタＰＴ２７のソースは正側電位ＶＶＤＤに接続されているとともに、ドレインはノードＮＤ２３に接続されている。このトランジスタＰＴ２６およびＰＴ２７のゲートは第１回路部５１ａのノードＮＤ２２に接続されている。また、トランジスタＰＴ２７はトランジスタＰＴ２６がオン状態のときにトランジスタＰＴ２８のゲートにＨレベルの信号を供給することにより、トランジスタＰＴ２８をオフ状態にするために設けられている。
【００８０】
また、トランジスタＰＴ２８のソースはノードＮＤ２４に接続されているとともに、ドレインは負側電位ＶＶＳＳに接続されている。このトランジスタＰＴ２８のゲートはノードＮＤ２３に接続されている。
【００８１】
ここで、第２実施形態では、容量Ｃ２３はトランジスタＰＴ２８のゲートとソースとの間に接続されている。また、トランジスタＰＴ２９のソースはノードＮＤ２３側に接続されているとともに、ドレインはクロック信号線（ＶＣＬＫ１）に接続されている。このトランジスタＰＴ２９はダイオード接続されている。
【００８２】
また、第２実施形態では、トランジスタＰＴ３０はトランジスタＰＴ２９とノードＮＤ２３との間に接続されている。すなわち、トランジスタＰＴ３０のソースはノードＮＤ２３に接続されているとともに、ドレインはトランジスタＰＴ２９のソースに接続されている。このトランジスタＰＴ３０のゲートにはスタート信号ＶＳＴが供給される。
【００８３】
また、容量Ｃ２４はトランジスタＰＴ２８のゲートとドレインとの間に接続されている。この容量Ｃ２４はトランジスタＰＴ３０がオフ状態からオン状態に変化するときにノードＮＤ２３の電位が降下しすぎることに起因して、トランジスタＰＴ２８が誤動作するのを防止するために設けられている。
【００８４】
また、１段目のシフトレジスタ回路５０ａを構成する第３回路部５３ａは、基本的に第１回路部５１ａおよび第２回路部５２ａと同様の回路構成を有している。具体的には、第３回路部５３ａは、ｐチャネルトランジスタＰＴ３１、ＰＴ３２、ＰＴ３３、ＰＴ３４およびＰＴ３５と、ｐチャネルトランジスタのソースとドレインとをショートした構造を有する容量Ｃ２５およびＣ２６とを含んでいる。なお、ｐチャネルトランジスタＰＴ３１は、本発明の「第２トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ３２は、本発明の「第３トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ３３は、本発明の「第１トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ３４は、本発明の「第１ダイオード」および「第９トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ３５は、本発明の「第４トランジスタ」の一例であり、容量Ｃ２５は、本発明の「第１容量」の一例である。以下、ｐチャネルトランジスタＰＴ３１〜ＰＴ３５は、それぞれ、トランジスタＰＴ３１〜Ｐｔ３５と称する。
【００８５】
トランジスタＰＴ３１のソースは正側電位ＶＶＤＤに接続されているとともに、ドレインはノードＮＤ２６に接続されている。トランジスタＰＴ３２のソースは正側電位ＶＶＤＤに接続されているとともに、ドレインはノードＮＤ２５に接続されている。このトランジスタＰＴ３１およびＰＴ３２のゲートは第２回路部５２ａのノードＮＤ２４に接続されている。なお、同じ段のシフトレジスタ回路５０ａの第２回路部５２ａの出力信号は、本発明の「第２の信号」の一例である。また、トランジスタＰＴ３２はトランジスタＰＴ３１がオン状態のときにトランジスタＰＴ３３のゲートにＨレベルの信号を供給することにより、トランジスタＰＴ３３をオフ状態にするために設けられている。
【００８６】
また、トランジスタＰＴ３３のソースはノードＮＤ２６に接続されているとともに、ドレインは負側電位ＶＶＳＳに接続されている。このトランジスタＰＴ３３のゲートはノードＮＤ２５に接続されている。
【００８７】
ここで、第２実施形態では、容量Ｃ２５はトランジスタＰＴ３３のゲートとソースとの間に接続されている。また、トランジスタＰＴ３４のソースはノードＮＤ２５側に接続されているとともに、ドレインはクロック信号線（ＶＣＬＫ２）に接続されている。このトランジスタＰＴ３４はダイオード接続されている。
【００８８】
また、第２実施形態では、トランジスタＰＴ３５はトランジスタＰＴ３４とノードＮＤ２５との間に接続されている。このトランジスタＰＴ３５のゲートには次段のシフトレジスタ回路５０ｂの第２回路部５２ｂの出力信号が供給される。なお、次段のシフトレジスタ回路５０ｂの第２回路部５２ｂの出力信号は、本発明の「第１の信号」の一例である。
【００８９】
また、容量Ｃ２６はトランジスタＰＴ３３のゲートとドレインとの間に接続されている。この容量Ｃ２６はトランジスタＰＴ３５がオフ状態からオン状態に変化するときにノードＮＤ２５の電位が降下しすぎることに起因して、トランジスタＰＴ３３が誤動作するのを防止するために設けられている。
【００９０】
また、１段目のシフトレジスタ回路５０ａを構成する第４回路部５４ａは、上記した第１回路部５１ａ、第２回路部５２ａおよび第３回路部５３ａと同様、ｐチャネルトランジスタＰＴ３６、ＰＴ３７、ＰＴ３８、ＰＴ３９およびＰＴ４０と、ｐチャネルトランジスタのソースとドレインとをショートした構造を有する容量Ｃ２７およびＣ２８とを含んでいる。なお、ｐチャネルトランジスタＰＴ３６は、本発明の「第６トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ３７は、本発明の「第７トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ３８は、本発明の「第５トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ３９は、本発明の「第２ダイオード」および「第１０トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ４０は、本発明の「第８トランジスタ」の一例であり、容量Ｃ２７は、本発明の「第２容量」の一例である。また、１段目のシフトレジスタ回路５０ａの第４回路部５４ａは、上記した第１回路部５１ａ、第２回路部５２ａおよび第３回路部５３ａと異なり、ｐチャネルトランジスタＰＴ４１、ＰＴ４２、ＰＴ４３およびＰＴ４４と、ｐチャネルトランジスタのソースとドレインとをショートした構造を有する容量Ｃ２９とをさらに含んでいる。以下、ｐチャネルトランジスタＰＴ３６〜ＰＴ４４は、それぞれ、トランジスタＰＴ３６〜ＰＴ４４と称する。
【００９１】
トランジスタＰＴ３６のソースは正側電位ＶＶＤＤに接続されているとともに、ドレインはノードＮＤ２８に接続されている。トランジスタＰＴ３７のソースは正側電位ＶＶＤＤに接続されているとともに、ドレインはノードＮＤ２７に接続されている。このトランジスタＰＴ３６およびＰＴ３７のゲートは第３回路部５３ａのノードＮＤ２６に接続されている。また、トランジスタＰＴ３７はトランジスタＰＴ３６がオン状態のときにトランジスタＰＴ３８のゲートにＨレベルの信号を供給することにより、トランジスタＰＴ３８をオフ状態にするために設けられている。
【００９２】
また、トランジスタＰＴ３８のソースはノードＮＤ２８に接続されているとともに、ドレインは負側電位ＶＶＳＳに接続されている。このトランジスタＰＴ３８のゲートはノードＮＤ２７に接続されている。
【００９３】
ここで、第２実施形態では、容量Ｃ２７はトランジスタＰＴ３８のゲートとソースとの間に接続されている。また、トランジスタＰＴ３９のソースはノードＮＤ２７側に接続されているとともに、ドレインはクロック信号線（ＶＣＬＫ２）に接続されている。このトランジスタＰＴ３９はダイオード接続されている。
【００９４】
また、第２実施形態では、トランジスタＰＴ４０はトランジスタＰＴ３９とノードＮＤ２７との間に接続されている。すなわち、トランジスタＰＴ４０のソースはノードＮＤ２７に接続されているとともに、ドレインはトランジスタＰＴ３９のソースに接続されている。このトランジスタＰＴ４０のゲートには同じ段のシフトレジスタ回路５０ａの第２回路部５２ａの出力信号が供給される。
【００９５】
また、容量Ｃ２８はトランジスタＰＴ３８のゲートとドレインとの間に接続されている。この容量Ｃ２８はトランジスタＰＴ４０がオフ状態からオン状態に変化するときにノードＮＤ２７の電位が降下しすぎることに起因して、トランジスタＰＴ３８が誤動作するのを防止するために設けられている。
【００９６】
トランジスタＰＴ４１のソースは正側電位ＶＶＤＤに接続されているとともに、ドレインはノードＮＤ２８に接続されている。このトランジスタＰＴ４１のゲートにはイネーブル信号ＥＮＢが供給される。そして、トランジスタＰＴ４１とトランジスタＰＴ３６とによって、トランスファーゲートＴＧ１が構成される。
【００９７】
また、トランジスタＰＴ４２のソースはトランジスタＰＴ３８のドレインに接続されているとともに、ドレインは負側電位ＶＶＳＳに接続されている。このトランジスタＰＴ４２のゲートはノードＮＤ２９に接続されている。そして、トランジスタＰＴ４２のゲートには反転イネーブル信号ＸＥＮＢが供給される。また、容量Ｃ２９はトランジスタＰＴ４２のゲートとソースとの間に接続されている。
【００９８】
また、トランジスタＰＴ４３のソースは正側電位ＶＶＤＤに接続されているとともに、ドレインはノードＮＤ２９に接続されている。このトランジスタＰＴ４３のゲートにはイネーブル信号ＥＮＢが供給される。
【００９９】
また、トランジスタＰＴ４４のソースはイネーブル信号線（ＸＥＮＢ）に接続されているとともに、ドレインはノードＮＤ２９に接続されている。そして、トランジスタＰＴ４４はダイオード接続されている。
【０１００】
そして、第２実施形態では、１段目のシフトレジスタ回路５０ａを構成する第１回路部５１ａ、第２回路部５２ａ、第３回路部５３ａおよび第４回路部５４ａのトランジスタＰＴ２１〜ＰＴ４４、および、容量Ｃ２１〜Ｃ２９は、すべてｐ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）によって構成されている。
【０１０１】
２段目以降のシフトレジスタ回路５０ｂ、５０ｃ、５０ｄ、…、および５０ｎも、上記した１段目のシフトレジスタ回路５０ａと同様の回路構成を有している。すなわち、２段目以降のシフトレジスタ回路５０ｂ、５０ｃ、５０ｄ、…、および５０ｎは、それぞれ、１段目のシフトレジスタ回路５０ａの第１回路部５１ａ、第２回路部５２ａ、第３回路部５３ａおよび第４回路部５４ａと同様の構成を有する第１回路部５１ｂ、５１ｃ、５１ｄ、…、および５１ｎと、第２回路部５２ｂ、５２ｃ、５２ｄ、…、および５２ｎと、第３回路部５３ｂ、５３ｃ、５３ｄ、…、および５３ｎと、第４回路部５４ｂ、５４ｃ、５４ｄ、…、および５４ｎとによって構成されている。
【０１０２】
ここで、第２実施形態では、所定の段のトランジスタＰＴ２５のゲートには同じ段のシフトレジスタ回路の第４回路部の出力信号（第１の信号）が供給され、トランジスタＰＴ３０のゲートには前段のシフトレジスタ回路の第４回路部の出力信号またはスタート信号ＶＳＴ（第２の信号）が供給される。また、所定の段（最終段を除く）のトランジスタＰＴ３５のゲートには次段のシフトレジスタ回路の第２回路部の出力信号（第１の信号）が供給され、トランジスタＰＴ４０のゲートには同じ段のシフトレジスタ回路の第２回路部の出力信号（第２の信号）が供給される。
【０１０３】
なお、図６に示すように、最終段のシフトレジスタ回路５０ｎの第３回路部５３ｎのトランジスタＰＴ３５のゲートは負側電位ＶＶＳＳに接続されている。このため、最終段のシフトレジスタ回路５０ｎのトランジスタＰＴ３５のゲートには常にＬレベルの信号が供給される。
【０１０４】
図７は、図５および図６に示したＶドライバの動作を説明するための波形図である。次に、図５〜図７を参照して、第２実施形態による液晶表示装置のＶドライバ５の動作について説明する。
【０１０５】
まず、初期状態では、１段目のシフトレジスタ回路５０ａの第１回路部５１ａの出力信号および第３回路部５３ａの出力信号がＬレベルとなっているとともに、第２回路部５２ａの出力信号および第４回路部５４ａの出力信号Ｇ１がＨレベルとなっている。また、２段目のシフトレジスタ回路５０ｂの第１回路部５１ｂの出力信号および第３回路部５３ｂの出力信号がＬレベルとなっているとともに、第２回路部５２ｂの出力信号および第４回路部５４ｂの出力信号Ｇ２がＨレベルとなっている。
【０１０６】
この状態で、Ｌレベルのスタート信号ＶＳＴが入力された後、クロック信号ＶＣＬＫ１がＬレベルになるとともに、クロック信号ＶＣＬＫ２がＨレベルになると、上記した第１実施形態のＨドライバ３と同様の動作により、第２回路部５２ａからはＬレベルの信号が出力される。これにより、第３回路部５３ａのトランジスタＰＴ３１およびＰＴ３２がオン状態になる。このとき、トランジスタＰＴ３３はオフ状態になるので、第３回路部５３ａからはＨレベルの出力信号が出力される。
【０１０７】
この際、第２実施形態では、トランジスタＰＴ３５のゲートに２段目のシフトレジスタ回路５０ｂの第２回路部５２ｂのＨレベルの出力信号が供給されるので、トランジスタＰＴ３５がオフ状態となる。このため、１段目のシフトレジスタ回路５０ａのトランジスタＰＴ３２とトランジスタＰＴ３４とがオン状態であっても、トランジスタＰＴ３２とトランジスタＰＴ３４とを介してＶＶＤＤからクロック信号線（ＶＣＬＫ２）に貫通電流が流れることはない。
【０１０８】
そして、第３回路部５３ａのＨレベルの信号はトランジスタＰＴ３７およびトランスファーゲートＴＧ１の一方のゲートに入力される。このとき、イネーブル信号ＥＮＢはＨレベルに保持されているので、トランスファーゲートＴＧ１はオフ状態になる。また、ノードＮＤ２７はＨレベルに保持された状態でフローティング状態になるので、トランジスタＰＴ３８もオフ状態のまま保持される。これにより、１段目のシフトレジスタ回路５０ａからはＨレベルの出力信号Ｇ１が続けて出力される。次に、スタート信号ＶＳＴがＨレベルになった場合にも、上記した第１実施形態のＨドライバ３と同様の動作により、第２回路部５２ａからはＬレベルの信号が続けて出力される。これにより、１段目のシフトレジスタ回路５０ａからゲート線へＨレベルの出力信号Ｇ１が続けて出力される。
【０１０９】
次に、ＥＮＢ信号がＬレベルになるとともに、ＸＥＮＢ信号がＨレベルになる。これにより、ＬレベルのＥＮＢ信号が入力されるトランスファーゲートＴＧ１はオン状態になる。また、ＬレベルのＥＮＢ信号はトランジスタＰＴ４３のゲートにも入力されるので、トランジスタＰＴ４３はオン状態になる。これにより、ノードＮＤ２９の電位がＨレベルになるのでノードＮＤ２９にゲートが接続されたトランジスタＰＴ４２はオフ状態になる。これにより、ノードＮＤ２８の電位はＨレベルになるので、１段目のシフトレジスタ回路５０ａからゲート線へＨレベルの出力信号Ｇ１が続けて出力される。
【０１１０】
次に、ＥＮＢ信号がＬレベルの状態で、クロック信号線ＶＣＬＫ２から第３回路部５３ａのトランジスタＰＴ３４を介してＬレベルのクロック信号が入力される。このとき、第３回路部５３ａのトランジスタＰＴ３１およびＰＴ３２はオン状態であるので、第３回路部５３ａのノードＮＤ２５の電位はＨレベルに保持される。これにより、第３回路部５３ａのトランジスタＰＴ３３はオフ状態になるので、第３回路部５３ａからはＨレベルの信号が出力される。このＨレベルの出力信号は、第４回路部５４ａのトランジスタＰＴ３７のゲートおよびトランスファーゲートＴＧ１の一方のゲートに入力される。これにより、トランジスタＰＴ３７はオフ状態に保持される。これに対して、トランスファーゲートＴＧ１のもう一方のゲートにはＬレベルのＥＮＢ信号が入力されているので、トランスファゲートＴＧ１はオン状態に保持される。
【０１１１】
一方、第４回路部５３ａにも、トランジスタＰＴ３９を介してクロック信号線ＶＣＬＫ２からＬレベルのクロック信号が入力される。これにより、ノードＮＤ２７の電位はＬレベルになるので、トランジスタＰＴ３８はオン状態になる。ただし、この場合、ＥＮＢ信号はＬレベルであるので、トランジスタＰＴ４３はオン状態に保持される。このため、トランジスタＰＴ４２はオフ状態に保持されるので、結局、ノードＮＤ２８はＨレベルに保持される。これにより、この状態では、１段目のシフトレジスタ回路５０ａからゲート線へＨレベルの出力信号Ｇ１が保持される。
【０１１２】
次に、イネーブル信号ＥＮＢがＨレベルになるとともに、反転イネーブル信号ＸＥＮＢがＬレベルになることによって、トランスファーゲートＴＧ１およびトランジスタＰＴ４３がオフ状態となる。また、トランジスタＰＴ４４のゲートにはＬレベルの反転イネーブル信号ＸＥＮＢが供給されるので、トランジスタＰＴ４４がオン状態となる。そして、１段目のシフトレジスタ回路５０ａのオン状態のトランジスタＰＴ４４により、１段目のシフトレジスタ回路５０ａのノードＮＤ２９の電位がＬレベルに降下する。これにより、トランジスタＰＴ４２がオン状態となるので、ノードＮＤ２８の電位は、容量Ｃ２７の機能によりＶＶＳＳまで低下しＬレベルになる。このため、１段目のシフトレジスタ回路５０ａからの出力信号Ｇ１はＬレベルになる。
【０１１３】
次に、ＥＮＢ信号がＬレベルになるとともに、ＸＥＮＢ信号がＨレベルになることによって、トランスファーゲートＴＧ１およびトランジスタＰＴ４３がオン状態になる。これにより、ノードＮＤ２９の電位がＨレベルになるので、ゲートがノードＮＤ２９に接続されたトランジスタＰＴ４２はオフ状態になる。このため、トランスファゲートＴＧ１がオン状態になるとともに、トランジスタＰＴ４２がオフ状態になることにより、ノードＮＤ２８の電位はＨレベルになる。これにより、１段目のシフトレジスタ回路５０ａからゲート線へＨレベルの出力信号Ｇ１が出力される。
【０１１４】
また、１段目のシフトレジスタ回路５０ａからのＨレベルの出力信号Ｇ１は、２段目のシフトレジスタ回路５０ｂの第１回路部５１ｂにも入力される。２段目以降のシフトレジスタ回路は、前段のシフトレジスタ回路からの出力信号、クロック信号ＶＣＬＫ１およびＶＣＬＫ２、ＥＮＢ信号およびＸＥＮＢ信号により、上記した１段目のシフトレジスタ回路５０ａと同様の動作を行う。これにより、各段のゲート線が、順次、駆動（走査）される。この場合、ＥＮＢ信号がＬレベルの間はシフトレジスタ回路の出力が強制的にＨレベルに保持されるので、図７に示したようなタイミングでＥＮＢ信号をＬレベルにすることによって、前段のシフトレジスタ回路と後段のシフトレジスタ回路のＬレベルの出力信号が重なることが防止されている。
【０１１５】
なお、図６に示したように、最終段のシフトレジスタ回路５０ｎのトランジスタＰＴ３５のゲートには常にＬレベルの信号が供給されている。このため、最終段のシフトレジスタ回路５０ｎのトランジスタＰＴ３５は常にオン状態となっている。
【０１１６】
第２実施形態では、上記のように、同じ段のシフトレジスタ回路５０ｍ出力信号Ｇｍに応答してオンするトランジスタＰＴ２５と、前段のシフトレジスタ回路５０ｍ−１の出力信号Ｇｍ−１またはスタート信号ＶＳＴに応答してオンするトランジスタＰＴ３０とを設けることによって、同じ段のシフトレジスタ回路５０ｍの出力信号Ｇｍと前段のシフトレジスタ回路５０ｍ−１の出力信号Ｇｍ−１とのＬレベル（トランジスタＰＴ２５とトランジスタＰＴ３０とのオン状態）の期間が重なることがないので、トランジスタＰＴ２５とトランジスタＰＴ３０とが同時にオン状態になることがない。そして、トランジスタＰＴ２２が前段のシフトレジスタ回路５０ｍ−１の出力信号Ｇｍ−１またはスタート信号ＶＳＴに応答してオンするので、トランジスタＰＴ２５とトランジスタＰＴ２２とが同時にオンすることがない。このため、トランジスタＰＴ２５とトランジスタＰＴ２２とを介してＶＶＤＤとクロック信号線（ＶＣＬＫ１）との間に貫通電流が流れることを防止することができる。
【０１１７】
また、次段のシフトレジスタ回路５０ｍ＋１の第２回路部５２ｍ＋１の出力信号に応答してオンすることによりトランジスタＰＴ３３にクロック信号ＶＣＬＫ２を供給するトランジスタＰＴ３５と、同じ段のシフトレジスタ回路５０ｍの第２回路部５２ｍの出力信号に応答してオンすることによりトランジスタＰＴ３８にクロック信号ＶＣＬＫ２を供給するトランジスタＰＴ４０とを設けることによって、次段のシフトレジスタ回路５０ｍ＋１の第２回路部５２ｍ＋１の出力信号と同じ段のシフトレジスタ回路５０ｍの第２回路部５２ｍの出力信号とのＬレベル（トランジスタＰＴ３５とトランジスタＰＴ４０とのオン状態）の期間が重なることがないので、トランジスタＰＴ３５とトランジスタＰＴ４０とが同時にオン状態になることがない。このため、トランジスタＰＴ３５とトランジスタＰＴ３２とを介してＶＶＤＤとクロック信号線（ＶＣＬＫ２）との間に貫通電流が流れることを防止することができる。
【０１１８】
また、トランジスタＰＴ２７が、前段のシフトレジスタ回路５０ｍ−１の出力信号Ｇｍ−１またはスタート信号ＶＳＴに応答してオンするトランジスタＰＴ３０がオン状態の期間はオフ状態になるとともに、トランジスタＰＴ３７が、同じ段のシフトレジスタ回路５０ｍの第２回路部５２ｍの出力信号に応答してオンするトランジスタＰＴ４０がオン状態の期間はオフ状態になるので、トランジスタＰＴ３０（ＰＴ４０）とトランジスタＰＴ２７（ＰＴ３７）とが同時にオン状態になることがない。このため、トランジスタＰＴ３０とトランジスタＰＴ２７とを介してＶＶＤＤとクロック信号線（ＶＣＬＫ１）との間に貫通電流が流れることを防止することができるとともに、トランジスタＰＴ４０とトランジスタＰＴ３７とを介して、ＶＶＤＤとクロック信号線（ＶＣＬＫ２）との間に貫通電流が流れることを防止することができる。
【０１１９】
また、トランジスタＰＴ２２（ＰＴ３２）がオン状態のときには、トランジスタＰＴ２１（ＰＴ３１）がオン状態になるとともに、トランジスタＰＴ２３（ＰＴ３３）がオフ状態になるので、トランジスタＰＴ２１（ＰＴ３１）と、トランジスタＰＴ２３（ＰＴ３３）とが同時にオン状態になることもない。このため、トランジスタＰＴ２１およびＰＴ２３を介してＶＶＤＤとＶＶＳＳとの間に貫通電流が流れることを防止することができるとともに、トランジスタＰＴ３１およびＰＴ３３を介してＶＶＤＤとＶＶＳＳとの間に貫通電流が流れることを防止することができる。また、トランジスタＰＴ２７（ＰＴ３７）がオン状態のときには、トランジスタＰＴ２６（ＰＴ３６）がオン状態になるとともに、トランジスタＰＴ２８（ＰＴ３８）がオフ状態になるので、トランジスタＰＴ２６およびＰＴ２８を介してＶＶＤＤとＶＶＳＳとの間に貫通電流が流れることを防止することができるとともに、トランジスタＰＴ３６およびＴ３８を介してＶＶＤＤとＶＶＳＳとの間に貫通電流が流れることを防止することができる。これらの結果、液晶表示装置のＶドライバ５の消費電流が増加することを抑制することができる。
【０１２０】
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【０１２１】
（第３実施形態）
図８は、本発明の第３実施形態による液晶表示装置を示した平面図である。図９は、図８に示した第３実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。図１０は、図９に示したシフトレジスタ回路の最終段の回路図である。図８〜図１０を参照して、この第３実施形態では、Ｈドライバのシフトレジスタ回路および水平スイッチを構成するトランジスタを、ｎチャネルトランジスタにする場合について説明する。
【０１２２】
すなわち、この第３実施形態では、図８に示すように、基板１ｂ上に、表示部２ａと、Ｈドライバ３ａと、水平スイッチ４ａと、Ｖドライバ５ａとが形成されている。なお、図８の表示部２ａには、１画素分の構成を示している。また、水平スイッチ４ａには、図８ではスイッチを２つのみ図示しているが、画素の数に応じた数だけ配置されている。また、Ｈドライバ３ａおよびＶドライバ５ａについても、図８ではそれらを構成するシフトレジスタを２つのみ図示しているが、画素の数に応じた数だけ配置されている。また、表示部２ａには、画素２０ａがマトリクス状に配置されているとともに、各々の画素２０ａは、ｐチャネルトランジスタ２１ａ、画素電極２２ａ、対向電極２３ａ、液晶２４ａ、および、補助容量２５ａによって構成されている。そして、ｎチャネルトランジスタ２１ａのソースは画素電極２２ａと補助容量２５ａの一方の電極とに接続されているとともに、ドレインはドレイン線に接続されている。このｎチャネルトランジスタ２１ａのゲートはゲート線に接続されている。
【０１２３】
また、上記第１実施形態と同様、基板１ｂの外部に、電源回路１１と信号発生回路１２とを含む駆動ＩＣ１０が設けられている。電源回路１１には、正側電位ＨＶＤＤおよびＶＶＤＤと、負側電位ＨＶＳＳおよびＶＶＳＳとを発生させるための回路が設けられている。また、信号発生回路１２には、スタート信号ＨＳＴおよびＶＳＴと、クロック信号ＨＣＬＫおよびＶＣＬＫと、イネーブル信号ＥＮＢとを発生させるための回路が設けられている。また、駆動ＩＣ１０からはビデオ信号Ｖｉｄｅｏが出力される。
【０１２４】
次に、第３実施形態による液晶表示装置のＨドライバ３ａおよび水平スイッチ４ａの回路構成について説明する。この第３実施形態による液晶表示装置のＨドライバ３ａは、図９に示すように、それぞれ、第１回路部（３１ａ１、３１ｂ１、３１ｃ１、３１ｄ１、…、および３１ｎ１）と第２回路部（３２ａ１、３２ｂ１、３２ｃ１、３２ｄ１、…、および３２ｎ１）とを含む複数段のシフトレジスタ回路３０ａ１、３０ｂ１、３０ｃ１、３０ｄ１、…、および３０ｎ１によって構成されている。なお、シフトレジスタ回路３０ａ１、３０ｂ１、３０ｃ１、３０ｄ１、…、および３０ｎ１は、画素の数に応じた段数がＨドライバ３ａの内部に設けられる。
【０１２５】
そして、１段目のシフトレジスタ回路３０ａ１を構成する第１回路部３１ａ１は、ｎチャネルトランジスタＮＴ１、ＮＴ２、ＮＴ３、ＮＴ４およびＮＴ５（以下、トランジスタＮＴ１〜ＮＴ５という）と、ｎチャネルトランジスタのソースとドレインとをショートした構造を有する容量Ｃ１とを含んでいる。そして、ｎチャネルトランジスタＮＴ１、ＮＴ２、ＮＴ３、ＮＴ４およびＮＴ５は、それぞれ、図２に示した第１実施形態のトランジスタＰＴ１、ＰＴ２、ＰＴ３、ＰＴ４およびＰＴ５に対応した位置に接続されている。ただし、上記第１実施形態と異なり、トランジスタＮＴ１およびＮＴ２のソースは負側電位ＨＶＳＳに接続されているとともに、トランジスタＮＴ３のドレインは正側電位ＨＶＤＤに接続されている。
【０１２６】
また、１段目のシフトレジスタ回路３０ａ１を構成する第２回路部３２ａ１は、ｎチャネルトランジスタＮＴ６、ＮＴ７、ＮＴ８、ＮＴ９およびＮＴ１０（以下、トランジスタＮＴ６〜ＮＴ１０という）と、ｎチャネルトランジスタのソースとドレインとをショートした構造を有する容量Ｃ２と、抵抗Ｒ１とを含んでいる。そして、トランジスタＮＴ６、ＮＴ７、ＮＴ８、ＮＴ９およびＮＴ１０は、それぞれ、図２に示した第１実施形態のトランジスタＰＴ６、ＰＴ７、ＰＴ８、ＰＴ９およびＰＴ１０に対応した位置に接続されている。ただし、上記第１実施形態と異なり、トランジスタＮＴ６およびＮＴ７のソースは負側電位ＨＶＳＳに接続されているとともに、トランジスタＮＴ８のドレインは正側電位ＨＶＤＤに接続されている。
【０１２７】
また、図１０に示すように、最終段のシフトレジスタ回路３０ｎ１のトランジスタＮＴ５のゲートは正側電位ＨＶＤＤに接続されている。このため、最終段のシフトレジスタ回路３０ｎ１のトランジスタＮＴ５のゲートには常にＨレベルの信号が供給される。
【０１２８】
また、図９に示すように、水平スイッチ４ａには、各段毎にトランジスタＮＴ１１が設けられている。このトランジスタＮＴ１１のソースはドレイン線に接続されているとともに、ドレインはビデオ信号線に接続されている。また、各段のトランジスタＮＴ１１のゲートは各段のノードＮＤ４に接続されている。これにより、各段のトランジスタＮＴ１１には各段の出力信号（ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４、…、およびＳＲｎ−１）が供給される。なお、各段の出力信号（ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４、…、およびＳＲｎ−１）は、ビデオ信号線の数（たとえば、赤（Ｒ）、緑（Ｇ）および青（Ｂ）の３種類のビデオ信号が入力される場合は３本になる）に応じて設けられた水平スイッチ４ａのソースに入力される。
【０１２９】
図１１は、図９および図１０に示したＨドライバおよび水平スイッチの動作を説明するための波形図である。図１１を参照して、第３実施形態によるＨドライバのシフトレジスタ回路では、図４に示した第１実施形態のクロック信号ＨＣＬＫ１およびＨＣＬＫ２、および、スタート信号ＨＳＴのＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、クロック信号ＨＣＬＫ１およびＨＣＬＫ２、および、スタート信号ＨＳＴとして入力する。これにより、第３実施形態によるＨドライバのシフトレジスタ回路からは、図４に示した第１実施形態によるシフトレジスタ回路からの出力信号ＳＲ１〜ＳＲ４のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。この第３実施形態によるシフトレジスタ回路のこれ以外の動作は、上記した第１実施形態によるシフトレジスタ回路と同様である。
【０１３０】
第３実施形態では、上記のように構成することによって、Ｈドライバの消費電流の増加を抑制することができるなどの第１実施形態と同様の効果を得ることができる。
【０１３１】
（第４実施形態）
図１２は、本発明の第４実施形態による液晶表示装置のＶドライバを構成するシフトレジスタ回路の回路図である。図１３は、図１２に示したシフトレジスタ回路の最終段の回路図である。図１２および図１３を参照して、この第４実施形態では、Ｖドライバのシフトレジスタ回路を構成するトランジスタを、ｎチャネルトランジスタにする場合について説明する。
【０１３２】
すなわち、この第４実施形態による液晶表示装置のＶドライバ５ａは、図１２に示すように、それぞれ、第１回路部（５１ａ１、５１ｂ１、５１ｃ１、５１ｄ１、…、および５１ｎ１）と、第２回路部（５２ａ１、５２ｂ１、５２ｃ１、５２ｄ１、…、および５２ｎ１）と、第３回路部（５３ａ１、５３ｂ１、５３ｃ１、５３ｄ１、…、および５３ｎ１）と、第４回路部（５４ａ１、５４ｂ１、５４ｃ１、５４ｄ１、…、および５４ｎ１）とを含む複数段のシフトレジスタ回路５０ａ１、５０ｂ１、５０ｃ１、５０ｄ１、…、および５０ｎ１によって構成されている。
【０１３３】
そして、１段目のシフトレジスタ回路５０ａ１を構成する第１回路部５１ａ１は、ｎチャネルトランジスタＮＴ２１、ＮＴ２２、ＮＴ２３、ＮＴ２４およびＮＴ２５（以下、トランジスタＮＴ２１〜ＮＴ２５という）と、ｎチャネルトランジスタのソースとドレインとをショートした構造を有する容量Ｃ２１およびＣ２２とを含んでいる。そして、トランジスタＮＴ２１、ＮＴ２２、ＮＴ２３、ＮＴ２４およびＮＴ２５は、それぞれ、図５に示した第２実施形態のトランジスタＰＴ２１、ＰＴ２２、ＰＴ２３、ＰＴ２４およびＰＴ２５に対応した位置に接続されている。ただし、上記第２実施形態と異なり、トランジスタＮＴ２１およびＮＴ２２のソースは負側電位ＶＶＳＳに接続されているとともに、トランジスタＮＴ２３のドレインは正側電位ＶＶＤＤに接続されている。
【０１３４】
また、１段目のシフトレジスタ回路５０ａ１を構成する第２回路部５２ａ１は、ｎチャネルトランジスタＮＴ２６、ＮＴ２７、ＮＴ２８、ＮＴ２９およびＮＴ３０（以下、トランジスタＮＴ２６〜ＮＴ３０という）と、ｎチャネルトランジスタのソースとドレインとをショートした構造を有する容量Ｃ２３およびＣ２４とを含んでいる。そして、トランジスタＮＴ２６、ＮＴ２７、ＮＴ２８、ＮＴ２９およびＮＴ３０は、それぞれ、図５に示した第２実施形態のトランジスタＰＴ２６、ＰＴ２７、ＰＴ２８、ＰＴ２９およびＰＴ３０に対応した位置に接続されている。ただし、上記第２実施形態と異なり、トランジスタＮＴ２６およびＮＴ２７のソースは負側電位ＶＶＳＳに接続されているとともに、トランジスタＮＴ２８のドレインは正側電位ＶＶＤＤに接続されている。
【０１３５】
また、１段目のシフトレジスタ回路５０ａ１を構成する第３回路部５３ａ１は、ｎチャネルトランジスタＮＴ３１、ＮＴ３２、ＮＴ３３、ＮＴ３４およびＮＴ３５（以下、トランジスタＮＴ３１〜ＮＴ３５という）と、ｎチャネルトランジスタのソースとドレインとをショートした構造を有する容量Ｃ２５およびＣ２６とを含んでいる。そして、トランジスタＮＴ３１、ＮＴ３２、ＮＴ３３、ＮＴ３４およびＮＴ３５は、それぞれ、図５に示した第２実施形態のトランジスタＰＴ３１、ＰＴ３２、ＰＴ３３、ＰＴ３４およびＰＴ３５に対応した位置に接続されている。ただし、上記第２実施形態と異なり、トランジスタＮＴ３１およびＮＴ３２のソースは負側電位ＶＶＳＳに接続されているとともに、トランジスタＮＴ３３のドレインは正側電位ＶＶＤＤに接続されている。
【０１３６】
また、１段目のシフトレジスタ回路５０ａ１を構成する第４回路部５４ａ１は、ｎチャネルトランジスタＮＴ３６、ＮＴ３７、ＮＴ３８、ＮＴ３９およびＮＴ４０（以下、トランジスタＮＴ３６〜ＮＴ４０という）と、ｎチャネルトランジスタのソースとドレインとをショートした構造を有する容量Ｃ２７およびＣ２８とを含んでいる。そして、トランジスタＮＴ３６、ＮＴ３７、ＮＴ３８、ＮＴ３９およびＮＴ４０は、それぞれ、図５に示した第２実施形態のトランジスタＰＴ３６、ＰＴ３７、ＰＴ３８、ＰＴ３９およびＰＴ４０に対応した位置に接続されている。ただし、上記第２実施形態と異なり、トランジスタＮＴ３６およびＮＴ３７のソースは負側電位ＶＶＳＳに接続されているとともに、トランジスタＮＴ３８のドレインは正側電位ＶＶＤＤ側に接続されている。また、第４回路部５４ａは、ｎチャネルトランジスタＮＴ４１、ＮＴ４２、ＮＴ４３およびＮＴ４４（以下、トランジスタＮＴ４１〜ＮＴ４４という）と、ｎチャネルトランジスタのソースとドレインとをショートした構造を有する容量Ｃ２９とをさらに含んでいる。そして、トランジスタＮＴ４１、ＮＴ４２、ＮＴ４３およびＮＴ４４は、それぞれ、図５に示した第２実施形態のトランジスタＰＴ４１、ＰＴ４２、ＰＴ４３およびＰＴ４４に対応した位置に接続されている。ただし、上記第２実施形態と異なり、トランジスタＮＴ４１およびＮＴ４３のソースは負側電位ＶＶＳＳに接続されているとともに、トランジスタＮＴ４２のドレインは正側電位ＶＶＤＤに接続されている。
【０１３７】
また、図１３に示すように、最終段のシフトレジスタ回路５０ｎ１のトランジスタＮＴ３５のゲートは正側電位ＶＶＤＤに接続されている。このため、最終段のシフトレジスタ回路５０ｎ１のトランジスタＮＴ３５のゲートには常にＨレベルの信号が供給される。
【０１３８】
図１４は、図１２および図１３に示したＶドライバの動作を説明するための波形図である。図１４を参照して、第４実施形態によるＶドライバのシフトレジスタ回路では、図７に示した第２実施形態のクロック信号ＶＣＬＫ１およびＶＣＬＫ２、および、スタート信号ＶＳＴのＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、クロック信号ＶＣＬＫ１およびＶＣＬＫ２、および、スタート信号ＶＳＴとして入力する。これにより、第４実施形態によるＶドライバのシフトレジスタ回路からは、図７に示した第２実施形態によるシフトレジスタ回路からの出力信号Ｇ１〜Ｇ４のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。この第４実施形態によるシフトレジスタ回路のこれ以外の動作は、上記した第２実施形態によるシフトレジスタ回路と同様である。
【０１３９】
この第４実施形態では、上記のように構成することによって、Ｖドライバの消費電流の増加を抑制することができるなどの第２実施形態と同様の効果を得ることができる。
【０１４０】
（第５実施形態）
図１５は、本発明の第５実施形態による有機ＥＬ表示装置を示した平面図である。図１５を参照して、この第５実施形態では、本発明を有機ＥＬ表示装置に適用する場合について説明する。
【０１４１】
すなわち、この第５実施形態では、図１５に示すように、基板１ｃ上に、表示部６５が形成されている。この表示部６５には、ｐチャネルトランジスタ６１および６２（以下、トランジスタ６１および６２という）と、補助容量６３と、陽極６４と、陰極６５と、陽極６４と陰極６５との間に挟持された有機ＥＬ素子６６とを含む画素６０がマトリクス状に配置されている。なお、図１５の表示部６５には、１画素分の構成を示している。そして、トランジスタ６１のソースはドレイン線に接続されているとともに、ドレインはトランジスタ６２のゲートと補助容量６３の一方の電極とに接続されている。このトランジスタ６１のゲートはゲート線に接続されている。また、トランジスタ６２のソースは電流供給線（図示せず）に接続されているとともに、ドレインは陽極６４に接続されている。
【０１４２】
また、Ｈドライバ３内部の回路構成は、図２および図３に示したｐチャネルトランジスタを用いたシフトレジスタ回路による第１実施形態のＨドライバ３の構成と同様である。また、Ｖドライバ５内部の回路構成は、図５および図６に示したｐチャネルトランジスタを用いたシフトレジスタ回路による第２実施形態のＶドライバ５の構成と同様である。第５実施形態による有機ＥＬ表示装置のこれら以外の部分の構成は、図１に示した第１実施形態による液晶表示装置と同様である。
【０１４３】
第５実施形態では、上記のように構成することによって、有機ＥＬ表示装置において、ＨドライバおよびＶドライバの消費電流の増加を抑制することができるなどの第１および第２実施形態と同様の効果を得ることができる。
【０１４４】
（第６実施形態）
図１６は、本発明の第６実施形態による有機ＥＬ表示装置を示した平面図である。図１６を参照して、この第６実施形態では、本発明を有機ＥＬ表示装置に適用する場合について説明する。
【０１４５】
すなわち、この第６実施形態では、図１６に示すように、基板１ｄ上に、表示部６５ａが形成されている。この表示部６５ａには、ｎチャネルトランジスタ６１ａおよび６２ａ（以下、トランジスタ６１ａおよび６２ａという）と、補助容量６３ａと、陽極６４ａと、陰極６５ａと、陽極６４ａと陰極６５ａとの間に挟持された有機ＥＬ素子６６ａとを含む画素６０ａがマトリクス状に配置されている。なお、図１６の表示部６５ａには、１画素分の構成を示している。そして、トランジスタ６１ａのソースはトランジスタ６２ａのゲートと補助容量６３ａの一方の電極とに接続されているとともに、ドレインはドレイン線に接続されている。このトランジスタ６１ａのゲートはゲート線に接続されている。また、トランジスタ６２ａのソースは陽極６４ａに接続されているとともに、ドレインは電流供給線（図示せず）に接続されている。
【０１４６】
また、Ｈドライバ３ａ内部の回路構成は、図９および図１０に示したｎチャネルトランジスタを用いたシフトレジスタ回路による第３実施形態のＨドライバ３ａの構成と同様である。また、Ｖドライバ５ａ内部の回路構成は、図１２および図１３に示したｎチャネルトランジスタを用いたシフトレジスタ回路による第４実施形態のＶドライバ５ａの構成と同様である。第６実施形態による有機ＥＬ表示装置のこれら以外の部分の構成は、図８に示した第３実施形態による液晶表示装置と同様である。
【０１４７】
第６実施形態では、上記のように構成することによって、有機ＥＬ表示装置において、ＨドライバおよびＶドライバの消費電流の増加を抑制することができるなどの第３および第４実施形態と同様の効果を得ることができる。
【０１４８】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１４９】
たとえば、上記第１〜第６実施形態では、本発明を液晶表示装置および有機ＥＬ表示装置に適用した例を示したが、本発明はこれに限らず、液晶表示装置および有機ＥＬ表示装置以外の表示装置にも適用可能である。
【０１５０】
また、上記第１〜第４実施形態では、Ｈドライバのシフトレジスタ回路またはＶドライバのシフトレジスタ回路のいずれか一方にのみ本発明を適用する例を説明したが、本発明はこれに限らず、Ｈドライバのシフトレジスタ回路およびＶドライバのシフトレジスタ回路の両方に、本発明を適用するようにしてもよい。この場合、消費電力が増大するのをより抑制することができる。
【０１５１】
また、上記第１および第３実施形態では、Ｈドライバの次段のシフトレジスタ回路の出力信号を本発明の第１の信号として用いるとともに、前段のシフトレジスタ回路の出力信号を本発明の第２の信号として用いるようにしたが、本発明はこれに限らず、第１の信号に応答してオンする第４トランジスタと第２の信号に応答してオンする第８トランジスタとのオン状態の期間が重ならなければ、次段のシフトレジスタ回路の出力信号および前段のシフトレジスタ回路の出力信号以外の信号を用いてもよい。このように構成しても、Ｈドライバを構成する第３トランジスタがオン状態のときに、第４トランジスタをオフ状態にすることができるとともに、第４トランジスタがオン状態のときに、第３トランジスタをオフ状態にすることができる。また、Ｈドライバを構成する第７トランジスタがオン状態のときに、第８トランジスタをオフ状態にすることができるとともに、第８トランジスタがオン状態のときに、第７トランジスタをオフ状態にすることができる。
【０１５２】
また、上記第２および第４実施形態では、Ｖドライバのシフトレジスタ回路の第１回路部および第２回路部において、同じ段のシフトレジスタ回路の第４回路部の出力信号を本発明の第１の信号として用いるとともに、前段のシフトレジスタ回路の第４回路部の出力信号を本発明の第２の信号として用いるようにしたが、本発明はこれに限らず、第１の信号に応答してオンする第４トランジスタと第２の信号に応答してオンする第８トランジスタとのオン状態の期間が重ならなければ、同じ段のシフトレジスタ回路の第４回路部の出力信号および前段のシフトレジスタ回路の第４回路部の出力信号以外の信号を用いてもよい。
【０１５３】
また、上記第２および第４実施形態では、Ｖドライバのシフトレジスタ回路の第３回路部および第４回路部において、次段のシフトレジスタ回路の第２回路部の出力信号を本発明の第１の信号として用いるとともに、同じ段のシフトレジスタ回路の第２回路部の出力信号を本発明の第２の信号として用いるようにしたが、本発明はこれに限らず、第１の信号に応答してオンする第４トランジスタと第２の信号に応答してオンする第８トランジスタとのオン状態の期間が重ならなければ、次段のシフトレジスタ回路の第２回路部の出力信号および同じ段のシフトレジスタ回路の第２回路部の出力信号以外の信号を用いてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態による液晶表示装置を示した平面図である。
【図２】図１に示した第１実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。
【図３】図２に示したシフトレジスタ回路の最終段の回路図である。
【図４】図２および図３に示したＨドライバおよび水平スイッチの動作を説明するための波形図である。
【図５】本発明の第２実施形態による液晶表示装置のＶドライバを構成するシフトレジスタ回路の回路図である。
【図６】図５に示したシフトレジスタ回路の最終段の回路図である。
【図７】図５および図６に示したＶドライバの動作を説明するための波形図である。
【図８】本発明の第３実施形態による液晶表示装置を示した平面図である。
【図９】図８に示した第３実施形態による液晶表示装置のＨドライバを構成するシフトレジスタ回路の回路図である。
【図１０】図９に示したシフトレジスタ回路の最終段の回路図である。
【図１１】図９および図１０に示したＨドライバおよび水平スイッチの動作を説明するための波形図である。
【図１２】本発明の第４実施形態による液晶表示装置のＶドライバを構成するシフトレジスタ回路の回路図である。
【図１３】図１２に示したシフトレジスタ回路の最終段の回路図である。
【図１４】図１２および図１３に示したＶドライバの動作を説明するための波形図である。
【図１５】本発明の第５実施形態による有機ＥＬ表示装置を示した平面図である。
【図１６】本発明の第６実施形態による有機ＥＬ表示装置を示した平面図である。
【図１７】従来の抵抗負荷型のインバータ回路を含むシフトレジスタ回路の回路図である。
【図１８】図１７に示した従来のシフトレジスタ回路の動作を説明するための波形図である。
【符号の説明】
３０ａ、３０ｂ、３０ｃ、３０ｄ、５０ａ、５０ｂ、３０ａ１、３０ｂ１、３０ｃ１、３０ｄ１、５０ａ１、５０ｂ１ シフトレジスタ回路
３１ａ、３１ｂ、３１ｃ、３１ｄ、５１ａ、５１ｂ、３１ａ１、３１ｂ１、３１ｃ１、３１ｄ１、５１ａ１、５１ｂ１ 第１回路部
３２ａ、３２ｂ、３２ｃ、３２ｄ、５２ａ、５２ｂ、３２ａ１、３２ｂ１、３２ｃ１、３２ｄ１、５２ａ１、５２ｂ１ 第２回路部
５３ａ、５３ｂ、５３ａ１、５３ｂ１ 第３回路部（第１回路部）
５４ａ、５４ｂ、５４ａ１、５４ｂ１ 第４回路部（第２回路部）
Claims (12)
- 第１電位側に接続され、クロック信号に応答してオンする第１導電型の第１トランジスタと、第２電位側に接続された第１導電型の第２トランジスタと、前記第１トランジスタのゲートと前記第２電位との間に接続された第３トランジスタと、クロック信号線と前記第１トランジスタのゲートとの間に接続され、第１の信号に応答してオンすることにより前記第１トランジスタに前記クロック信号を供給する第１導電型の第４トランジスタとを有する第１回路部と、
前記第１電位側に接続され、前記クロック信号に応答してオンする第１導電型の第５トランジスタと、前記第２電位側に接続された第１導電型の第６トランジスタと、前記第５トランジスタのゲートと前記第２電位との間に接続された第７トランジスタと、前記クロック信号線と前記第５トランジスタのゲートとの間に接続され、前記第１の信号が入力される前記第４トランジスタのオン状態の期間と重ならないオン状態の期間が得られる第２の信号に応答してオンすることにより前記第５トランジスタに前記クロック信号を供給する第１導電型の第８トランジタとを有する第２回路部とを含むシフトレジスタ回路を備えたことを特徴とする表示装置。 - 前記シフトレジスタ回路は、複数段設けられており、
前記第１の信号は、次段の前記シフトレジスタ回路の出力信号であり、
前記第２の信号は、前段の前記シフトレジタ回路の出力信号であることを特徴とする請求項１に記載の表示装置。 - 前記シフトレジスタ回路は、前記第１回路部および前記第２回路部からなる第１の組の回路部と、前記第１の組の回路部の出力部と接続され、前記第１回路部および前記第２回路部からなり、シフトレジスタの出力が出力される第２の組の回路部とを有する１つの段のシフトレジスタ回路を複数段含み、
前記第２の組の回路部に入力される前記第１の信号は、次段の前記シフトレジタ回路の前記第１の組の回路部の出力信号であり、
前記第２の組の回路部に入力される前記第２の信号は、同じ段の前記シフトレジスタ回路の第１の組の回路部の出力信号であることを特徴とする請求項１に記載の表示装置。 - 前記第３トランジスタは、前記第２の信号に応答してオンするとともに、前記第７トランジスタは、前記第２の信号に応答してオンする前記第８トランジスタがオン状態の期間にはオフ状態となることを特徴とする請求項１〜３のうちいずれか１項に記載の表示装置。
- 前記第３トランジスタは、前記第２トランジスタがオン状態のときに、前記第１トランジスタをオフ状態にする機能を有し、
前記第７トランジスタは、前記第６トランジスタがオン状態のときに、前記第５トランジスタをオフ状態にする機能を有することを特徴とする請求項１〜４のうちいずれか１項に記載の表示装置。 - 前記第１トランジスタのゲートとソースとの間には、第１容量が接続されており、
前記第５トランジスタのゲートとソースとの間には、第２容量が接続されていることを特徴とする請求項１〜５のうちいずれか１項に記載の表示装置。 - 前記第１トランジスタのゲートと、前記クロック信号を供給するクロック信号線との間には、第１ダイオードが接続されており、前記第５トランジスタのゲートと、前記クロック信号を供給するクロック信号線との間には、第２ダイオードが接続されていることを特徴とする請求項１〜６のうちいずれか１項に記載の表示装置。
- 前記第１ダイオードは、ダイオード接続された第１導電型の第９トランジスタを含み、
前記第２ダイオードは、ダイオード接続された第１導電型の第１０トランジスタを含むことを特徴とする請求項７に記載の表示装置。 - 少なくとも前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタ、前記第５トランジスタ、前記第６トランジスタ、前記第７トランジスタおよび前記第８トランジスタは、ｐ型の電界効果型トランジスタであることを特徴とする請求項１〜８のうちいずれか１項に記載の表示装置。
- 前記第２回路部の第８トランジスタと、前記クロック信号線との間には、高抵抗が接続されていることを特徴とする請求項１〜９のうちいずれか１項に記載の表示装置。
- 前記シフトレジスタ回路は、ドレイン線を駆動するためのシフトレジスタ回路、および、ゲート線を駆動するためのシフトレジスタ回路の少なくとも一方に適用されていることを特徴とする請求項１〜１０のうちいずれか１項に記載の表示装置。
- 第１電位側に接続され、クロック信号に応答してオンする第１導電型の第１トランジスタと、第２電位側に接続された第１導電型の第２トランジスタと、前記第１トランジスタのゲートと前記第２電位との間に接続された第３トランジスタと、クロック信号線と前記第１トランジスタのゲートとの間に接続され、前記第３トランジスタがオフ状態のときにオン状態になるような第１の信号に応答してオンすることにより前記第１トランジスタに前記クロック信号を供給する第１導電型の第４トランジスタとを有する回路部を複数接続したシフトレジスタ回路を備えたことを特徴とする表示装置。
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