CN1577424A - 显示装置 - Google Patents

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Abstract

本发明提供一种具有可抑制消耗电力增加的移位缓存器电路的显示装置。该显示装置具备移位缓存器电路30m，该移位缓存器电路30m包含：第1电路部31m，具有p沟道晶体管PT3及p沟道晶体管PT5，其中p沟道晶体管PT3连接于HVSS侧，响应时钟信号HCLK而导通，p沟道晶体管PT5连接于时钟信号线，通过响应次级的移位缓存器电路30m+1的输出信号SRm+1 (第1信号)而导通，以将时钟信号HCLK供至p沟道晶体管PT3；以及第2电路部32m，具有p沟道晶体管PT8及p沟道晶体管PT10，其中p沟道晶体管PT8连接于HVSS侧，响应时钟信号HCLK而导通，p沟道晶体管PT10连接于时钟信号线，通过响应次级的移位缓存器电路30m－1的输出信号SRm－1 (第2信号)而导通，以将时钟信号HCLK供至p沟道晶体管PT8。

Description

显示装置
技术领域
本发明是关于一种显示装置，尤其是关于一种具有移位缓存器电路的显示装置。
背景技术
以往，电阻负载型的反相器电路(例如，参照非专利文献1)已为众所周知。又，以往，包含上述电阻负载型的反相器电路的移位缓存器电路亦为众所周知。另外，移位缓存器电路是例如用于驱动液晶显示装置或有机EL显示装置的栅极线或漏极线的电路中。
第17图是包含现有电阻负载型的反相器电路的移位缓存器电路的电路图。参照第17图，现有移位缓存器电路100a的构成包含第1电路部101a与第2电路部102a。又，第2级的移位缓存器电路100b的构成包含第1电路部101b与第2电路部102b。
构成第1级的移位缓存器电路100a的第1电路部101a，包含n沟道晶体管NT101及NT102、电容C101与电阻R101。以下，在先前技术的说明中，n沟道晶体管NT101及NT102分别称为晶体管NT101及NT102。晶体管NT101的源极连接于节点ND101上，同时在其漏极上输入激活信号ST。在该晶体管NT101的栅极上供给时钟信号CLK1。又，晶体管NT102的源极连接于负侧电位VSS上，同时其漏极连接于节点ND102上。又，电容C101的一方电极连接于节点ND101上，同时另一方电极连接于负侧电位VSS上。又，电阻R101的一方端子连接于正侧电位VDD上，同时另一方端子连接于节点ND102上。然后，由晶体管NT102与电阻R101构成反相器电路。
又，构成第1级的移位缓存器电路100a的第2电路部102a，包含n沟道晶体管NT103、及电阻R102。以下，在先前技术的说明中，n沟道晶体管NT103称为晶体管NT103。晶体管NT103的源极连接于负侧电位VSS上，同时其漏极连接于节点ND103上。又，电阻R102的一方端子连接于正侧电位VDD上，同时另一方端子连接于节点ND103上。然后，由晶体管NT103与电阻R102构成反相器电路。
又，第2级以后的移位缓存器电路亦具有与上述第1级的移位缓存器电路100a同样的电路构成。另外，后级的移位缓存器电路的第1电路部构成与前级的移位缓存器电路的输出节点连接。又，配置在奇数级的第1电路部的晶体管NT101的栅极上是如同上述地供给有时钟信号CLK1，同时配置在偶数级的第1电路部的晶体管NT101的栅极上供给有时钟信号CLK2。
第18图是说明第17图所示现有移位缓存器电路的动作用的波形图。其次，参照第17图及第18图，就现有移位缓存器电路的动作加以说明。
首先，激活信号ST变成H电平。之后，时钟信号CLK1变成H电平。藉此，由于在第1级的移位缓存器电路100a的晶体管NT101的栅极上供给有H电平的时钟信号CLK1，所以晶体管NT101变成导通状态。藉此，由于第1级的移位缓存器电路100a的节点ND101的电位上升至H电平，所以在第1级的移位缓存器电路100a的晶体管NT102的栅极上供给有H电平的信号。因此，晶体管NT102变成导通状态。藉此，由于第1级的移位缓存器电路100a的节点ND102的电位下降至L电平，所以晶体管NT103变成截止状态。藉此，由于第1级的移位缓存器电路100a的节点ND103的电位上升至H电平，所以从第1级的移位缓存器电路100a输出H电平的输出信号SR1。另外，在时钟信号CLK1为H电平的期间，在电容C101储存有H电平的电位。
其次，时钟信号CLK1变成L电平。藉此，第1级的移位缓存器电路100a的晶体管NT101变成截止状态。之后，激活信号ST变成L电平。在此，即使第1级的移位缓存器电路100a的晶体管NT101变成截止状态，由于第1级的移位缓存器电路100a的节点ND101的电位因储存于电容C101内的H电平的电位而保持于H电平，所以第1级的移位缓存器电路100a的晶体管NT102保持于导通状态。因此，由于第1级的移位缓存器电路100a的节点ND102的电位不会上升至H电平，所以在第1级的移位缓存器电路100a的晶体管NT103的栅极上持续供给有L电平的输出信号。藉此，由于第1级的移位缓存器电路100a的晶体管NT103保持在截止状态，所以从第1级的移位缓存器电路100a持续输出有H电平的输出信号SR1。
其次，时钟信号CLK2变成H电平。藉此，由于在第2级的移位缓存器100b上输入有第1级的移位缓存器电路100a的H电平的输出信号SR1，所以可进行与上述第1级的移位缓存器电路100a同样的动作。藉此，从第2级的移位缓存器电路100b输出有H电平的输出信号SR2。
之后，时钟信号CLK1再次变成H电平。藉此，第1级的移位缓存器电路100a的晶体管NT101会变成导通状态。此时，节点ND101的电位因激活信号ST变成L电平而下降至L电平。藉此，由于在第1级的移位缓存器电路100a的晶体管NT102的栅极上供给有L电平的信号，所以晶体管NT102会变成截止状态。因此，由于第1级的移位缓存器电路100a的节点ND102的电位上升至H电平，所以第1级的移位缓存器电路100a的晶体管NT103变成导通状态。藉此，由于第1级的移位缓存器电路100a的节点ND103的电位从H电平下降至L电平，所以从第1级的移位缓存器电路100a输出有L电平的输出信号SR1。依上述的动作，可从各级的移位缓存器电路依序输出时序移位的H电平的输出信号(SR1、SR2、SR3…)。
(非专利文献1)
岸野正刚着半导体装置的基础，欧姆(OHM)公司出版，1985年4月25日，pp.184-187
发明内容
(发明所欲解决的问题)
然而，第17图所示的现有移位缓存器电路，于其第1级的移位缓存器电路100a中，在输出H电平的输出信号SR1的情况下，由于晶体管NT102保持在导通状态，所以会有贯穿电流经由电阻R101及晶体管NT102流入VDD与VSS之间的不良情形。又，在输出L电平的输出信号SR1的情况下，由于晶体管NT103保持于导通状态，所以会有贯穿电流经由电阻R102及晶体管NT103流入VDD与VSS之间的不良情形。如此，会有在VDD与VSS之间经常流入贯穿电流的不良情形。又，就第2级以后的移位缓存器电路而言，由于亦具有与第1级的移位缓存器电路100a同样的构成，所以会有在VDD与VSS之间流入贯穿电流的不良情形。因而，在将上述现有移位缓存器电路用于驱动液晶显示装置或有机EL显示装置的栅极线或漏极线的电路上的情况中，会有增加液晶显示装置或有机EL显示装置的消耗电力的问题点。
本发明是为了解决上述问题而开发完成，本发明之一目的，是在于提供一种具有可抑制消耗电力增加的移位缓存器电路的显示装置。
(解决问题的手段)
为了达成上述目的，本发明第1样态的显示装置具备移位缓存器电路，该移位缓存器电路包含：第1电路部，具有连接于第1电位侧，并响应时钟信号而导通的第1导电型第1晶体管、连接于第2电位侧的第1导电型第2晶体管、连接于第1晶体管的栅极与第二电位间的第3晶体管、及连接于时钟信号线与第1晶体管的栅极间并通过响应第1信号而导通以将时钟信号供至第1晶体管的第1导电型第4晶体管；以及第2电路部，具有连接于第1电位侧并响应时钟信号而导通的第1导电型第5晶体管、连接于第2电位侧的第1导电型第6晶体管、连接于第5晶体管的栅极与第2电位间的第7晶体管、及连接于时钟信号线与第5晶体管的栅极间并通过响应第2信号而导通以将时钟信号供至第5晶体管的第1导电型第8晶体管，该第2信号是在不与输入第1信号的第4晶体管的导通状态的期间相重叠的导通状态的期间所得者。
该第1样态的显示装置中，如上所述，设置通过响应第1信号而导通以将时钟信号供至第1晶体管的第4晶体管、及通过响应不与输入第1信号的第4晶体管的导通状态的期间相重叠的导通状态的期间所得的第2信号而导通以将时钟信号供至第5晶体管的第8晶体管，藉此第1电路部的第4晶体管与第2电路部的第8晶体管不会同时变成导通状态。该情况，若在第4晶体管为导通状态时使第3晶体管变成截止状态，则由于第3晶体管与第4晶体管不会同时变成导通状态，所以可防止贯穿电流经由第3晶体管与第4晶体管流入第2电位与时钟信号线之间。又，若在第8晶体管为导通状态时使第7晶体管变成截止状态，则由于第7晶体管与第8晶体管不会同时变成导通状态，所以可防止贯穿电流经由第7晶体管与第8晶体管流入第2电位与时钟信号线之间。又，若在第3晶体管为导通状态时，使第2晶体管变成导通状态，同时使第1晶体管变成截止状态，则由于第1晶体管与第2晶体管不会同时变成导通状态，所以可防止贯穿电流经由第1晶体管与第2晶体管流入第1电位与第2电位之间的情形。又，若在第7晶体管为导通状态时，使第6晶体管变成导通状态，同时使第5晶体管变成截止状态，则可防止贯穿电流经由第5晶体管与第6晶体管流入第1电位与第2电位之间的情形。该等的结果，可抑制包含移位缓存器电路的显示装置的消耗电流的增加。
在上述第1样态的显示装置中，较佳者为，移位缓存器电路设有多级；第1信号是次级的移位缓存器电路的输出信号；第2信号是前级的移位缓存器电路的输出信号。根据如此构成，则由于响应次级的移位缓存器电路的输出信号而导通的第4晶体管与响应前级的移位缓存器电路的输出信号而导通的第8晶体管的导通状态的期间不会重叠，所以容易在响应第1信号而导通的第4晶体管为导通状态时，可控制响应第2信号而导通的第8晶体管变成截止状态。又，在响应第2信号而导通的第8晶体管为导通状态时，可控制响应第1信号而导通的第8晶体管变成截止状态。
上述第1样态的显示装置中，较佳者为，移位缓存器电路包含多级的具有第1组电路部及第2组电路部为1个级的移位缓存器电路，该第1组电路部包含第1电路部及第2电路部，该第2组电路部是与第1组电路部的输出部连接，并包含第1电路部及第2电路部且输出移位缓存器的输出；输入至第2组电路部的第1信号，是次级的移位缓存器电路的第1组电路部的输出信号；输入至第2组电路部的第2信号，是同级的移位缓存器电路的第1组电路部的输出信号。根据如此构成，则由于响应次级的移位缓存器电路的第1组电路部的输出信号而导通的第4晶体管与响应同级的移位缓存器电路的第1组电路部的输出信号而导通的第8晶体管的导通状态的期间不会重叠，所以在响应第1信号而导通的第4晶体管为导通状态时，容易控制响应第2信号而导通的第8晶体管变成截止状态。又，在响应第2信号而导通的第8晶体管为导通状态时，可控制响应第1信号而导通的第8晶体管变成截止状态。
上述第1样态的显示装置中，较佳者为，第3晶体管是响应第2信号而导通，同时第7晶体管是在响应第2信号而导通的第8晶体管为导通状态的期间呈截止状态。根据如此构成，则容易防止第3晶体管与第4晶体管同时变成导通状态的情形，同时可防止第7晶体管与第8晶体管同时变成导通状态的情形。
上述第1样态的显示装置中，较佳者为，第3晶体管具有在第2晶体管为导通状态时使第1晶体管呈截止状态的功能；第7晶体管具有在第6晶体管为导通状态时，使第5晶体管呈截止状态的功能。根据如此构成，则可容易防止贯穿电流经由第1晶体管与第2晶体管流入第1电位与第2电位之间，同时可防止贯穿电流经由第5晶体管与第6晶体管流入第1电位与第2电位之间。
上述第1样态的显示装置中，较佳者为，在第1晶体管的栅极与源极之间连接有第1电容；在第5晶体管的栅极与源极之间连接有第2电容。根据如此构成，则可容易伴随第1晶体管的源极电位的上升或下降而使第1晶体管的栅极电位上升或下降，以维持连接有第1电容的第1晶体管的栅极-源极间电压，同时可伴随第5晶体管的源极电位的上升或下降而使第5晶体管的栅极电位上升或下降，以维持连接有第2电容的第5晶体管的栅极-源极间电压。藉此，可容易将第1晶体管及第5晶体管经常维持于导通状态。结果，可使第1电路的输出信号(第1晶体管的源极电位)上升或下降至变成第1电位为止，同时可使第2电路的输出信号(第5晶体管的源极电位)上升或下降至变成第1电位为止。
上述第1样态的显示装置中，较佳者为，在第1晶体管的栅极与供给时钟信号的时钟信号线之间，连接有第1二极管，而在第5晶体管的栅极与供给时钟信号的时钟信号线之间，连接有第2二极管。根据如此构成，则由于可防止电流在时钟信号线与第1晶体管的栅极间逆流，所以可更确实地将第1晶体管的栅极-源极间电压维持于临界值电压以上，同时由于可防止电流在时钟信号线与第5晶体管的栅极间逆流，所以可更确实地将第5晶体管的栅极-源极间电压维持于临界值电压以上。藉此，可更确实地保持第1晶体管及第5晶体管在导通状态。
该情况中，较佳者为，第1二极管包含呈二极管连接的第1导电型第9晶体管；第2二极管包含呈二极管连接有的第1导电型第10晶体管。根据如此构成，则即使设置有第1二极管及第2二极管，亦由于可仅以第1导电型晶体管形成移位缓存器电路，所以不会增加离子植入步骤的次数及离子植入屏蔽的片数。藉此，可抑制制程复杂化，同时可抑制制造成本增大。
上述第1样态的显示装置中，较佳者为，至少第1晶体管、第2晶体管、第3晶体管、第4晶体管、第5晶体管、第6晶体管、第7晶体管及第8晶体管，是p型的场效晶体管。根据如此构成，则由于p型场效晶体管与n型场效晶体管不同，没有必要形成LDD(LightlyDoped Drain：轻掺杂漏极)构造，所以可更加简化制程。除了该优点外亦可调换成n型场效晶体管。
上述第1样态的显示装置中，较佳者为，在第2电路部的第8晶体管与时钟信号线之间，连接有高电阻。根据如此构成，则由于第2电路部的第8晶体管变成导通状态时的响应速度变慢，所以可在第8晶体管为导通状态时，使自第2电路部输出的信号延迟。因而，当指定级的移位缓存器电路的第8晶体管变成导通状态，指定级的前2级的移位缓存器电路的第8晶体管变成截止状态时，对应指定级的移位缓存器电路的水平开关的响应速度会变慢，同时对应指定级的前2级的移位缓存器电路的水平开关的响应速度会变快。藉此，可抑制指定级的水平开关从截止状态变成导通状态的瞬间、与指定级的前2级的水平开关从导通状态变成截止状态的瞬间重叠。因此，在指定级的前2级的水平开关变成截止状态后，由于可使指定级的水平开关呈导通状态，所以可抑制因在指定级的前2级的水平开关从导通状态变成截止状态的瞬间，指定级的水平开关变成导通状态，而造成在影像信号中产生噪声的情形。藉此，可抑制因噪声所引起的影像劣化。
上述第1样态的显示装置中，较佳者为，移位缓存器电路是适用于驱动漏极线用的移位缓存器电路、及驱动栅极线用的移位缓存器电路的至少一方。根据如此构成，则在驱动漏极线用的移位缓存器电路中，可容易抑制消耗电力增加，同时在驱动栅极线用的移位缓存器电路中，可容易抑制消耗电力增加。又，若适用于驱动漏极线用的移位缓存器电路与驱动栅极线用的移位缓存器电路双方中，则更可抑制消耗电力增加。
本发明的第2样态的显示装置，具备连接有多个电路部的移位缓存器电路，该电路部包含：第1导电型的第1晶体管，连接于第1电位侧，响应时钟信号而导通；连接于第2电位侧的第1导电型的第2晶体管；第3晶体管，其连接于第1晶体管的栅极与第二电位之间；以及第1导电型的第4晶体管，连接于时钟信号线与第1晶体管的栅极间，通过响应第3晶体管为截止状态时呈导通状态的第1信号而导通以将时钟信号供至第1晶体管。
该第2样态的显示装置中，如上所述，设置有第4晶体管，其可响应在第3晶体管为截止状态时形成导通状态的第1信号而导通藉此第3晶体管与第4晶体管不会同时变成导通状态。藉此，可防止贯穿电流经由第3晶体管与第4晶体管流入第2电位与时钟信号之间。结果，可抑制包含有移位缓存器电路的显示装置的的消耗电流的增加。
附图说明
第1图是显示本发明第1实施形态的液晶显示装置的平面图。
第2图是构成第1图所示第1实施形态的液晶显示装置的H驱动器的移位缓存器电路的电路图。
第3图是第2图所示的移位缓存器电路的最后级的电路图。
第4图是说明第2图及第3图所示的H驱动器及水平开关的动作用的波形图。
第5图是构成本发明第2实施形态的液晶显示装置的V驱动器的移位缓存器电路的电路图。
第6图是第5图所示的移位缓存器电路的最后级的电路图。
第7图是说明第5图及第6图所示的V驱动器的动作用的波形图。
第8图是显示本发明第3实施形态的液晶显示装置的平面图。
第9图是构成第8图所示第3实施形态的液晶显示装置的H驱动器的移位缓存器电路的电路图。
第10图是第9图所示的移位缓存器电路的最后级的电路图。
第11图是说明第9图及第10图所示的H驱动器及水平开关的动作用的波形图。
第12图是构成本发明第4实施形态的液晶显示装置的V驱动器的移位缓存器电路的电路图。
第13图是第12图所示的移位缓存器电路的最后级的电路图。
第14图是说明第12图及第13图所示的V驱动器的动作用的波形图。
第15图是显示本发明第5实施形态的有机EL显示装置的平面图。
第16是显示本发明第6实施形态的有机EL显示装置的平面图。
第17图是包含现有电阻负载型的反相器电路的移位缓存器电路的电路图。
第18图是说明第17图所示现有移位缓存器电路的动作用的波形图。
(组件符号说明)
1a至1d基板               2、2a、65、65a 显示部
3、3a H驱动器            4、4a 水平开关
5、5a V驱动器            10 驱动IC
11电源电路               12 信号产生电路
20、20a、60、60a 像素    21、21a p沟道晶体管
22、22a 像素电极         23、23a 相对电极
24、24a 液晶             25、25a、63、63a 辅助电容
30a至30d、50a、50b、30a1、30b1、30c1、30d1、50a1、50b1、100a、100b 移位缓存器电路
31a至31d、51a、51b、31a1、31b1、31c1、31d1、51a1、51b1、101a、101b 第1电路
32a至32d、52a、52b、32a1、32b1、32c1、32d1、52a1、52b1、102a、102b 第2电路
53a、53b、53a1、53b1 第3电路(第1电路部)
54a、54b、54a1、54b1 第4电路(第2电路部)
61、62 p沟道晶体管      61a、62a n沟道晶体管
64、64a 阳极            65、65a 阴极
具体实施方式
以下根据图式说明本发明的实施形态。
(第1实施形态)
第1图是显示本发明第1实施形态的液晶显示装置的平面图。第2图是构成第1图所示第1实施形态的液晶显示装置的H驱动器的移位缓存器电路的电路图。第3图是第2图所示的移位缓存器电路的最后级的电路图。
首先，参照第1图，该第1实施形态中，于基板1a上，形成有显示部2、H驱动器3、水平开关(HSW)4及V驱动器5。另外，第1图的显示部2上显示1像素份的构成。又，水平开关4，在第1图中虽只图标2个开关，但是其是相应于像素数的数目所配置。又，有关H驱动器3及V驱动器5，虽在第1图中只图标2个构成该等的移位缓存器，但是其是相应于像素数的数目所配置。H驱动器3及水平开关4是为了驱动(扫描)漏极线而设，同时V驱动器5是为了驱动(扫描)栅极线而设。又，显示部2上的像素20配置成矩阵状。各个像素20的构成包含p沟道晶体管21、像素电极22、与像素电极22相对配置的各像素20共通的相对电极23、夹于像素电极22与相对电极23间的液晶24以及辅助电容25。然后，p沟道晶体管21的源极连接在漏极线上，同时其漏极连接在像素电极22与辅助电容25的一方电极上。该p沟道晶体管21的栅极连接在栅极线上。
又，在基板1a的外部设置驱动IC10。该驱动IC10包含电源电路11与信号产生电路12。然后，在电源电路11上设有产生正侧电位HVDD及VVDD、与负侧电位HVSS及VVSS用的电路。藉此，对H驱动器3供给正侧电位HVDD与负侧电位HVSS，同时对V驱动器5供给正侧电位VVDD与负侧电位VVSS。另外，正侧电位HVDD及VVDD是本发明的第2电位的一例，负侧电位HVSS及VVSS是本发明的第1电位的一例。又，信号产生电路12上设有产生激活信号HST及VST、时钟信号HCLK及VCLK、与致能信号ENB用的电路。藉此，对H驱动器3供给激活信号HST及时钟信号HCLK，同时对V驱动器5供给激活信号VST、时钟信号VCLK及致能信号ENB。又，从驱动IC10供给视频信号Video。
其次参照第2图及第3图，就第1实施形态的液晶显示装置的H驱动器3及水平开关4的电路构成加以说明。如第2图所示，该第1实施形态的液晶显示装置的H驱动器3的构成，分别具备包含第1电路部(31a、31b、31c、31d、…及31n)与第2电路部(32a、32b、32c、32d、…及32n)的多级的移位缓存器电路30a、30b、30c、30d、…及30n。另外，移位缓存器电路30a、30b、30c、30d、…及30n，是将相应于像素数的级数设在H驱动器3的内部。
构成第1级的移位缓存器电路30a的第1电路部31a，是包含p沟道晶体管PT1、PT2、PT3、PT4及PT5、以及具有将p沟道晶体管的源极与漏极短路的构造的电容C1。另外，p沟道晶体管PT1是本发明的第2晶体管的一例，p沟道晶体管PT2是本发明的第3晶体管的一例。又，p沟道晶体管PT3是本发明的第1晶体管的一例，p沟道晶体管PT4是本发明的第1二极管及第9晶体管的一例。又，p沟道晶体管PT5是本发明的第4晶体管的一例，电容C1是本发明的第1电容的一例。以下，p沟道晶体管PT1至PT5分别称为晶体管PT1至PT5。
晶体管PT1的源极连接在正侧电位HVDD上，同时其漏极连接在节点ND2上。晶体管PT2的源极连接在正侧电位HVDD上，同时其漏极连接在节点ND1上。在该晶体管PT1及PT2的栅极上供给有激活信号HST。另外，激活信号HST是本发明的第2信号的一例。又，晶体管PT2是为了通过在晶体管PT1为导通状态时对晶体管PT3的栅极供给H电平的信号，使晶体管PT3呈截止状态所设。
又，晶体管PT3的源极连接在节点ND2上，同时其漏极连接在负侧电位HVSS上。该晶体管PT3的栅极连接在节点ND1上。
在此，第1实施形态中，电容C1连接在晶体管PT3的栅极与源极之间。又，晶体管PT4的源极连接在节点ND1侧，同时其漏极连接在时钟信号线(HCLK1)侧。该晶体管PT4是呈二极管连接。
又，第1实施形态中，晶体管PT5连接在晶体管PT4与节点ND1之间。也就是说，晶体管PT5的源极连接在节点ND1上，同时其漏极连接在晶体管PT4的源极上。在该晶体管PT5的栅极上供给有次级的移位缓存器电路30b的输出信号SR2。另外，次级的移位缓存器电路30b的输出信号SR2是本发明的第1信号的一例。
又，构成第1级的移位缓存器电路30a的第2电路部32a，是包含p沟道晶体管PT6、PT7、PT8、PT9及PT10、具有将p沟道晶体管的源极与漏极短路的构造的电容C2、以及电阻R1。另外，p沟道晶体管PT6是本发明的第6晶体管的一例，p沟道晶体管PT7是本发明的第7晶体管的一例。又，p沟道晶体管PT8是本发明的第5晶体管的一例，p沟道晶体管PT9是本发明的第2二极管及第10晶体管的一例。又，p沟道晶体管PT10是本发明的第8晶体管的一例，电容C2是本发明的第2电容的一例。又，电阻R1是本发明的高电阻的一例。以下，p沟道晶体管PT6至PT10分别称为晶体管PT6至PT10。
晶体管PT6的源极连接在正侧电位HVDD上，同时其漏极连接在节点ND4上。晶体管PT7的源极连接在正侧电位HVDD上，同时其漏极连接在节点ND3上。该晶体管PT6及PT7的栅极，是连接在第1电路部31a的节点ND2上。又，晶体管PT7是为了通过在晶体管PT6为导通状态时对晶体管PT8的栅极供给H电平的信号，使晶体管PT8呈截止状态所设。
又，晶体管PT8的源极连接在节点ND4上，同时其漏极连接在负侧电位HVSS上。该晶体管PT8的栅极连接在节点ND3上。
在此，第1实施形态中，电容C2连接在晶体管PT8的栅极与源极之间。又，晶体管PT9的源极连接在节点ND3侧，同时其漏极连接在时钟信号线(HCLK1)侧。该晶体管PT9是呈二极管连接。
又，第1实施形态中，晶体管PT10连接在晶体管PT9与节点ND3之间。也就是说，晶体管PT10的源极连接在节点ND3上，同时其漏极连接在晶体管PT9的源极上。在该晶体管PT10的栅极上供给有激活信号HST。又，电阻R1连接在晶体管PT9与时钟信号线(HCLK1)侧之间。该电阻R1是为了使晶体管PT8及PT9变成导通状态时的响应速度变慢所设。
然后，第1实施形态中，构成第1级的移位缓存器电路30a的第1电路部31a及第2电路部32a的晶体管PT1至PT10、以及电容C1及C2，全部由包含p型MOS晶体管(场效晶体管)的TFT(薄膜晶体管)所构成。
第2级以后的移位缓存器电路30b、30c、30d、…及30n，亦具有与上述第1级的移位缓存器电路30a同样的电路构成。也就是说，第2级以后的移位缓存器电路30b、30c、30d、…及30n的构成，分别包含具有与第1级的移位缓存器电路30a的第1电路部31a及第2电路部32a同样构成的第1电路部31b、31c、31d、…及31n、以及第2电路部32b、32c、32d、…及32n。
在此，第1实施形态中，在指定级(最后级除外)的晶体管PT5的栅极供给有次级的移位缓存器电路的输出信号(第1信号)，在晶体管PT10的栅极供给有前级的移位缓存器电路的输出信号或激活信号HST(第2信号)。
另外，如第3图所示，最后级的移位缓存器电路30n的晶体管PT5的栅极连接在负侧电位HVSS上。因此，在最后级的移位缓存器电路30n的晶体管PT5的栅极经常供给有L电平的信号。
又，如第2图所示，在水平开关4的每个级上设有晶体管PT11。该晶体管PT11的源极连接在视频信号线上，同时其漏极连接在漏极线上。又，各级的晶体管PT11的栅极连接在作为各级的输出节点的节点ND4上。藉此，在各级的晶体管PT11供给有各级的输出信号(SR1、SR2、SR3、SR4、…、SRn-1)。各级的输出信号(SR1、SR2、SR3、SR4、…、SRn-1)，是输入至按照视频信号线的数目(例如，在输入红(R)、绿(G)及蓝(B)的3种类的视频信号的情况则为3条)而设的水平开关4的源极上。
第4图是说明第2图及第3图所示的H驱动器及水平开关的动作用的波形图。其次，参照第2图至第4图，就第1实施形态的液晶显示装置的H驱动器3及水平开关4的动作加以说明。
首先，初期状态中，第1级至第n-1级的移位缓存器电路30a至30n-1的输出信号SR1至SRn-1变成H电平。
该状态下，通过使激活信号HST呈L电平，即可在第1级的移位缓存器电路30a的晶体管PT1及PT2供给L电平的激活信号HST。藉此，晶体管PT1及PT2变成导通状态。之后，通过时钟信号HCLK1变成L电平，同时时钟信号HCLK2变成H电平，在第1级的移位缓存器电路30a的晶体管PT4及PT9的栅极供给有L电平的时钟信号HCLK1。藉此，晶体管PT4及PT9变成导通状态。另外，晶体管PT9变成导通状态时的响应速度因电阻R1而变慢。
此时，第1实施形态中，由于在第1级的移位缓存器电路30a的晶体管PT5的栅极供给有第2级的移位缓存器电路30b的H电平的输出信号SR2所以晶体管PT5变成截止状态。因此，即使第1级的移位缓存器电路30a的晶体管PT2与晶体管PT4为导通状态，贯穿电流亦不会经由晶体管PT2与晶体管PT4从HVDD流入时钟信号线(HCLK1)。
又，由于第1级的移位缓存器电路30a的晶体管PT2为导通状态而晶体管PT5为截止状态，所以节点ND1的电位上升至H电平。藉此，第1级的移位缓存器电路30a的晶体管PT3变成截止状态。该情况，由于第1级的移位缓存器电路30a的晶体管PT1为导通状态，所以节点ND2的电位上升至H电平。藉此，第1级的移位缓存器电路30a的晶体管PT6及PT7变成截止状态。
此时，第1实施形态中，由于在第1级的移位缓存器电路30a的晶体管PT10的栅极供给有L电平的激活信号HST，所以晶体管PT10变成导通状态。藉此，由于节点ND3的电位下降至L电平，所以第1级的移位缓存器电路30a的晶体管PT8变成导通状态。该状态下，由于晶体管PT6为截止状态所以节点ND4的电位下降至HVSS侧。
此时，第1级的移位缓存器电路30a的节点ND3，是伴随节点ND4的电位的下降而使电位下降，俾可由电容C2而维持晶体管PT8的栅极-源极间电压。又，由于晶体管PT7为截止状态，同时在呈二极管连接的晶体管PT9上不会有来自时钟信号线的H电平的时钟信号HCLK1逆流至节点ND3侧，所以电容C2的保持电压(晶体管PT8的栅极-源极间电压)得以维持。藉此，由于晶体管PT8经常维持于导通状态，所以节点ND4的电位下降至HVSS。结果，可从第1级的移位缓存器电路30a输出L电平的输出信号SR1。
然后，由于来自该第1级的移位缓存器电路30a的L电平的输出信号SR1供至水平开关4的第1级的晶体管PT11的栅极上，所以第1级的晶体管PT11变成导通状态。又，L电平的输出信号SR1亦供至第2级的移位缓存器电路30b。
其次，通过时钟信号HCLK1变成H电平，同时时钟信号HCLK2变成L电平，第1级的移位缓存器电路30a的晶体管PT4及PT9会变成截止状态。之后，通过激活信号HST变成H电平，第1级的移位缓存器电路30a的晶体管PT1、PT2及PT10会变成截止状态。该情况，在第1级的移位缓存器电路30a的节点ND1及ND2保持于H电平的状态下变成浮动状态。又，节点ND4的电位可通过呈截止状态的晶体管PT9与电容C2保持于HVSS(L电平)。藉此，可从第1级的移位缓存器电路30a持续输出L电平的输出信号SR1。
此时，由于变成在第2级的移位缓存器电路30b的第1电路部31b上供给有第1级的移位缓存器电路30a的L电平的输出信号SR1及L电平的时钟信号HCLK2的状态，所以在第2级的移位缓存器电路30b中，进行与在第1级的移位缓存器电路30a供给有L电平的激活信号HST及L电平的时钟信号HCLK1的情况的上述动作同样的动作。藉此，可从第2级的移位缓存器电路30b输出L电平的输出信号SR2。
其次，再度通过时钟信号HCLK1变成L电平，同时时钟信号HCLK2变成H电平，第1级的移位缓存器电路30a的晶体管PT4及PT9会变成导通状态。
此时，第1实施形态中，由于在第1级的移位缓存器电路30a的晶体管PT5的栅极上供给有第2级的移位缓存器电路30b的L电平的输出信号SR2，所以晶体管PT5会变成导通状态。藉此，由于第1级的移位缓存器电路30a的晶体管PT3变成导通状态，所以节点ND2会变成L电平，结果，第1级的移位缓存器电路30a的晶体管PT6及PT7会变成导通状态。
此时，第1实施形态中，由于在第1级的移位缓存器电路30a的晶体管PT10的栅极上供给有H电平的激活信号HST，所以晶体管PT10变成截止状态。因此，即使第1级的移位缓存器电路30a的晶体管PT7与晶体管PT9为导通状态，贯穿电流亦不会介由晶体管PT7与晶体管PT9从HVDD流至时钟信号线(HCLK1)。
又，由于第1级的移位缓存器电路30a的晶体管PT7为导通状态而晶体管PT10为截止状态，所以节点ND3的电位上升至H电平。藉此，由于第1级的移位缓存器电路30a的晶体管PT8变成截止状态，所以节点ND4的电位上升至HVDD。结果，可从第1级的移位缓存器电路30a输出H电平的输出信号SR1。
如以上所述，在第1实施形态的移位缓存器电路30a中，当在第1电路部31a输入L电平的激活信号HST时并输入L电平的时钟信号HCLK1的话，可从第2电路部32a输出L电平的输出信号SR1。然后，在从第2电路部32a输出L电平的输出信号SR1的状态下，当再次输入L电平的时钟信号HCLK1时来自第2电路部32a的输出信号SR1就变成H电平。然后，来自第1级的移位缓存器电路30a的第2电路部32a的输出信号SR1，将会输入至第2级的移位缓存器电路30b的第1电路部31b。如此通过来自前级的移位缓存器电路的输出信号输入至次级的移位缓存器电路，同时变成L电平的时序互为偏移的时钟信号HCLK1及HCLK2交互输入至各级的移位缓存器电路，从各级的移位缓存器电路输出L电平的输出信号的时序就会移位。
如此，第1实施形态的液晶显示装置的漏极线受到驱动(扫描)。然后，当连接于一条栅极线的全部级的漏极线结束扫描时下一条栅极线就被选择。然后，再次依次扫描各级的漏极线后，下一条栅极线就被选择。通过反复该动作至最后的栅极线的扫描结束为止以结束一画面的扫描。
另外，如第3图所示，在最后级的移位缓存器电路30n的晶体管PT5的栅极上经常供给有L电平的信号。因此，最后级的移位缓存器电路30n的晶体管PT5就经常呈导通状态。
第1实施形态中，如上所述，通过设置响应次级的输出信号SRm+1而导通藉以对晶体管PT3供给时钟信号HCLK1(HCLK2)的晶体管PT5；以及通过响应前级的输出信号SRm-1或激活信号HST而导通以对晶体管PT8供给时钟信号HCLK1(HCLK2)，由于次级的输出信号SRm+1与前级的输出信号SRm-1的L电平(晶体管PT5与晶体管PT10的导通状态)的期间不会重叠，所以晶体管PT5与晶体管PT10不会有同时变成导通的状态。然后，由于晶体管PT2响应前级的输出信号SRm-1或激活信号HST而导通，所以晶体管PT5与晶体管PT2不会同时变成导通状态。因此，可防止贯穿电流由晶体管PT5与晶体管PT2而流至HVDD与时钟信号线之间。又，由于晶体管PT7是在响应前级的输出信号SRm-1或激活信号HST而导通的晶体管PT10为导通状态的期间变成截止状态，所以晶体管PT10与晶体管PT7不会同时变成导通状态。因此，可防止贯穿电流经由晶体管PT10与晶体管PT7而流至HVDD与时钟信号线之间。
又，在晶体管PT2为导通状态时，由于晶体管PT1变成导通状态，同时晶体管PT3变成截止状态，所以晶体管PT1与晶体管PT3亦不会同时变成导通状态。因此，可防止贯穿电流经由晶体管PT1与晶体管PT3而流至HVDD与HVSS之间。又，在晶体管PT7为导通状态时，由于晶体管PT6变成导通状态，同时晶体管PT8变成截止状态，所以可防止贯穿电流经由晶体管PT6与晶体管PT8而流至HVDD与HVSS之间。该等的结果，可抑制液晶显示装置的H驱动器3的消耗电流增加。
又，第1实施形态中，通过呈进行二极管连接的晶体管PT4及PT9，则由于即使设置二极管(晶体管PT4及PT9)，亦可仅以p沟道晶体管形成移位缓存器电路，所以不会增加离子植入步骤的次数及离子植入屏蔽的片数。藉此，可抑制制程复杂化，同时可抑制制造成本增大。
又，第1实施形态中，通过将构成移位缓存器电路的晶体管，全部形成p沟道晶体管，则由于p沟道晶体管与n沟道晶体管不同，而没有必要形成LDD构造，所以更可简化制程。
又，第1实施形态中，通过在晶体管PT9与时钟信号线之间连接电阻R1，则由于晶体管PT8变成导通状态时的响应速度变慢，所以可在晶体管PT8为导通状态时使自移位缓存器电路输出的信号延迟。该情况，当第3级的移位缓存器电路30c的晶体管PT8变成导通状态，第1级的移位缓存器电路30a的晶体管PT8变成截止状态时，对应第3级的移位缓存器电路30c的晶体管PT11的响应速度会变慢，同时对应第1级的移位缓存器电路30a的晶体管PT11的响应速度会变快。藉此，可抑制第3级的晶体管PT11从截止状态变成导通状态的瞬间、与第1级的晶体管PT11从导通状态变成截止状态的瞬间重叠。因此，第1级的晶体管PT11变成截止状态后，由于可使第3级的晶体管PT11呈导通状态，所以可抑制因在第1级的晶体管PT11从导通状态变成截止状态的瞬间第3级的晶体管PT11变成导通状态，而造成在影像信号中产生噪声的情形。藉此，可抑制因噪声所引起的影像劣化。
(第2实施形态)
第5图是构成本发明第2实施形态的液晶显示装置的V驱动器的移位缓存器电路的电路图。第6图是第5图所示的移位缓存器电路的最后级的电路图。参照第5图及第6图，该第2实施形态中，于第1图所示的第1实施形态的液晶显示装置上，就本发明适用于驱动(扫描)栅极线用的V驱动器5的情况加以说明。
也就是说，如第5图所示，该第2实施形态的液晶显示装置的V驱动器5的构成，分别具备包含第1电路部(51a、51b、51c、51d、…及51n)、第2电路部(52a、52b、52c、52d、…及52n)、第3电路部(53a、53b、53c、53d、…及53n)、与第4电路部(54a、54b、54c、54d、…及54n)的多级的移位缓存器电路50a、50b、50c、50d、…及50n。另外，第3电路部53a至53n是本发明的第1电路部的一例，第4电路部54a至54n是本发明的第2电路部的一例。
构成第1级的移位缓存器电路50a的第1电路部51a，是包含p沟道晶体管PT21、PT22、PT23、PT24及PT25、以及具有将p沟道晶体管的源极与漏极短路的构造的电容C21及C22。另外，p沟道晶体管PT21是本发明的第2晶体管的一例，p沟道晶体管PT22是本发明的第3晶体管的一例。又，p沟道晶体管PT23是本发明的第1晶体管的一例，p沟道晶体管PT24是本发明的第1二极管及第9晶体管的一例。又，p沟道晶体管PT25是本发明的第4晶体管的一例，电容C21是本发明的第1电容的一例。以下，p沟道晶体管PT21至PT25分别称为晶体管PT21至PT25。
晶体管PT21的源极连接在正侧电位VVDD上，同时其漏极连接在节点ND22上。晶体管PT22的源极连接在正侧电位VVDD上，同时其漏极连接在节点ND21上。在该晶体管PT21及PT22的栅极上供给有激活信号VST。另外，激活信号VST是本发明的第2信号的一例。又，晶体管PT22是为了通过在晶体管PT21为导通状态时对晶体管PT23的栅极供给H电平的信号，使晶体管PT23呈截止状态所设。
又，晶体管PT23的源极连接在节点ND22上，同时其漏极连接在负侧电位VVSS上。该晶体管PT23的栅极连接在节点ND21上。
在此，第2实施形态中，电容C21连接在晶体管PT23的栅极与源极之间。又，晶体管PT24的源极连接在节点ND21侧，同时其漏极连接在时钟信号线(VCLK1)侧。该晶体管PT24是呈二极管连接。
又，第2实施形态中，晶体管PT25连接在晶体管PT24与节点ND21之间。也就是说，晶体管PT25的源极连接在节点ND21上，同时其漏极连接在晶体管PT24的源极上。在该晶体管PT25的栅极上供给有同级的移位缓存器电路50a的第4电路部54a的输出信号。另外，该同级的移位缓存器电路50a的第4电路部54a的输出信号是本发明的第1信号的一例。
又，电容C22连接在晶体管PT23的栅极与漏极之间。该电容C22是为了防止因晶体管PT25从截止状态变化至导通状态时节点ND21的电位过于下降，而造成晶体管PT23误动作所设。另外，驱动(扫描)栅极线的第2实施形态的V驱动器5，由于其动作速度比驱动(扫描)漏极线的上述第1实施形态的H驱动器3慢，所以节点ND21的电位容易变成不稳定。因此，在V驱动器5上设置电容C22。
又，构成第1级的移位缓存器电路50a的第2电路部52a，基本上具有与第1电路部51a同样的电路构成。具体而言，第2电路部52a包含p沟道晶体管PT26、PT27、PT28、PT29及PT30、以及具有将p沟道晶体管的源极与漏极短路的构造的电容C23及C24。另外，p沟道晶体管PT26是本发明的第6晶体管的一例，p沟道晶体管PT27是本发明的第7晶体管的一例。又，p沟道晶体管PT28是本发明的第5晶体管的一例，p沟道晶体管PT29是本发明的第2二极管及第10晶体管的一例。又，p沟道晶体管PT30是本发明的第8晶体管的一例，电容C23是本发明的第2电容的一例。以下，p沟道晶体管PT26至PT30分别称为晶体管PT26至PT30。
晶体管PT26的源极连接在正侧电位VVDD上，同时其漏极连接在节点ND24上。晶体管PT27的源极连接在正侧电位VVDD上，同时其漏极连接在节点ND23上。该晶体管PT26及PT27的栅极连接在第1电路部51a的节点ND22上。又，晶体管PT27是为了通过在晶体管PT26为导通状态时对晶体管PT28的栅极供给H电平的信号，使晶体管PT28呈截止状态所设。
又，晶体管PT28的源极连接在节点ND24上，同时其漏极连接在负侧电位VVSS上。该晶体管PT28的栅极连接在节点ND23上。
在此，第2实施形态中，电容C23连接在晶体管PT28的栅极与源极之间。又，晶体管PT29的源极连接在节点ND23侧，同时其漏极连接在时钟信号线(VCLK1)侧。该晶体管PT29是呈二极管连接。
又，第2实施形态中，晶体管PT30连接在晶体管PT29与节点ND23之间。也就是说，晶体管PT30的源极连接在节点ND23上，同时其漏极连接在晶体管PT29的源极上。在该晶体管PT30的栅极上供给有激活信号VST。
又，电容C24连接在晶体管PT28的栅极与漏极之间。该电容C24是为了防止因晶体管PT30从截止状态变化至导通状态时节点ND23的电位过于下降，而造成晶体管PT28误动作所设。
又，构成第1级的移位缓存器电路50a的第3电路部53a，基本上具有与第1电路部51a及第2电路部52a同样的电路构成。具体而言，第3电路部53a包含p沟道晶体管PT31、PT32、PT33、PT34及PT35、以及具有将p沟道晶体管的源极与漏极短路的构造的电容C25及C26。另外，p沟道晶体管PT31是本发明的第2晶体管的一例，p沟道晶体管PT32是本发明的第3晶体管的一例。又，p沟道晶体管PT33是本发明的第1晶体管的一例，p沟道晶体管PT34是本发明的第1二极管及第9晶体管的一例。又，p沟道晶体管PT35是本发明的第4晶体管的一例，电容C25是本发明的第1电容的一例。以下，p沟道晶体管PT31至PT35分别称为晶体管PT31至PT35。
晶体管PT31的源极连接在正侧电位VVDD上，同时其漏极连接在节点ND26上。晶体管PT32的源极连接在正侧电位VVDD上，同时其漏极连接在节点ND25上。该晶体管PT31及PT32的栅极连接在第2电路部52a的节点ND24上。另外，同级的移位缓存器电路50a的第2电路52a的输出信号是本发明的第2信号的一例。又，晶体管PT32是为了通过在晶体管PT31为导通状态时对晶体管PT33的栅极供给H电平的信号，使晶体管PT33呈截止状态所设。
又，晶体管PT33的源极连接在节点ND26上，同时其漏极连接在负侧电位VVSS上。该晶体管PT33的栅极连接在节点ND25上。
在此，第2实施形态中，电容C25连接在晶体管PT33的栅极与源极之间。又，晶体管PT34的源极连接在节点ND25侧，同时其漏极连接在时钟信号线(VCLK2)侧。该晶体管PT34是呈二极管连接。
又，第2实施形态中，晶体管PT35连接在晶体管PT34与节点ND25之间。在该晶体管PT35的栅极上供给有次级的移位缓存器电路50b的第2电路部52b的输出信号。另外，次级的移位缓存器电路50b的第2电路部52b的输出信号是本发明的第1信号的一例。
又，电容C26连接在晶体管PT33的栅极与漏极之间。该电容C26是为了防止因晶体管PT35从截止状态变化至导通状态时节点ND25的电位过于下降，而造成晶体管PT33误动作所设。
又，构成第1级的移位缓存器电路50a的第4电路部54a，是与上述第1电路部51a、第2电路部52a及第3电路部53a同样，包含p沟道晶体管PT36、PT37、PT38、PT39及PT40、以及具有将p沟道晶体管的源极与漏极短路的构造的电容C27及C28。另外，p沟道晶体管PT36是本发明的第6晶体管的一例，p沟道晶体管PT37是本发明的第7晶体管的一例。又，p沟道晶体管PT38是本发明的第5晶体管的一例，p沟道晶体管PT39是本发明的第2二极管及第10晶体管的一例。又，p沟道晶体管PT40是本发明的第8晶体管的一例，电容C27是本发明的第2电容的一例。又，第1级的移位缓存器电路50a的第4电路部54a，是与上述第1电路部51a、第2电路部52a及第3电路部53a不同，其更包含p沟道晶体管PT41、PT42、PT43及PT44、以及具有将p沟道晶体管的源极与漏极短路的构造的电容C29。以下，p沟道晶体管PT36至PT44分别称为晶体管PT36至PT44。
晶体管PT36的源极连接在正侧电位VVDD上，同时其漏极连接在节点ND28上。晶体管PT37的源极连接在正侧电位VVDD上，同时其漏极连接在节点ND27上。该晶体管PT36及PT37的栅极连接在第3电路部53a的节点ND26上。又，晶体管PT37是为了通过在晶体管PT36为导通状态时对晶体管PT38的栅极供给H电平的信号，而使晶体管PT38呈截止状态所设。
又，晶体管PT38的源极连接在节点ND28上，同时其漏极连接在负侧电位VVSS上。该晶体管PT38的栅极连接在节点ND27上。
在此，第2实施形态中，电容C27连接在晶体管PT38的栅极与源极之间。又，晶体管PT39的源极连接在节点ND27侧，同时其漏极连接在时钟信号线(VCLK2)。该晶体管PT39是呈二极管连接。
又，第2实施形态中，晶体管PT40连接在晶体管PT39与节点ND27之间。也就是说，晶体管PT40的源极连接在节点ND27上，同时其漏极连接在晶体管PT39的源极上。在该晶体管PT40的栅极上供给有同级的移位缓存器电路50a的第2电路部52a的输出信号。
又，电容C28连接在晶体管PT38的栅极与漏极之间。该电容C28是为了防止因晶体管PT40从截止状态变化至导通状态时节点ND27的电位过于下降，而造成晶体管PT38误动作所设。
晶体管PT41的源极连接在正侧电位VVDD上，同时其漏极连接在节点ND28上。在该晶体管PT41的栅极上供给有致能信号ENB。然后，通过晶体管PT41与晶体管PT36构成传输门TG1。
又，晶体管PT42的源极连接在晶体管PT38的漏极上，同时其漏极连接在负侧电位VVSS上。该晶体管PT42的栅极连接在节点ND29上。然后，在晶体管PT42的栅极上供给有反转致能信号XENB。又，电容C29连接在晶体管PT42的栅极与源极之间。
又，晶体管PT43的源极连接在正侧电位VVDD上，同时其漏极连接在节点ND29上。在该晶体管PT43的栅极上供给有致能信号ENB。
又，晶体管PT44的源极连接在致能信号线(XENB)上，同时其漏极连接在节点ND29上。晶体管PT44是呈二极管连接。
然后，第2实施形态中，构成第1级的移位缓存器电路50a的第1电路部51a、第2电路部52a、第3电路部53a及第4电路部54a的晶体管PT21至PT44、以及电容C21至C29，全部由包含p型MOS晶体管(场效晶体管)的TFT(薄膜晶体管)所构成。
第2级以后的移位缓存器电路50b、50c、50d、…及50n，亦具有与上述第1级的移位缓存器电路50a同样的电路构成。也就是说，第2级以后的移位缓存器电路50b、50c、50d、…及50n的构成，分别包含具有与第1级的移位缓存器电路50a的第1电路部51a、第2电路部52a、第3电路部53a及第4电路部54a同样构成的第1电路部51b、51c、51d、…及51n、第2电路部52b、52c、52d、…及53n、第3电路部53b、53c、53d、…及53n、以及第4电路部54b、54c、54d、…及54n。
在此，第2实施形态中，在指定级的晶体管PT25的栅极供给有同级的移位缓存器电路的第4电路部的输出信号(第1信号)，在晶体管PT30的栅极供给有前级的移位缓存器电路的第4电路部的输出信号或激活信号VST(第2信号)。又，在指定级(最后级除外)的晶体管PT35的栅极供给有次级的移位缓存器电路的第2电路部的输出信号(第1信号)，在晶体管PT40的栅极供给有同级的移位缓存器电路的第2电路部的输出信号(第2信号)。
另外，如第6图所示，最后级的移位缓存器电路50n的第3电路部53n的晶体管PT35的栅极连接在负侧电位VVSS上。因此，在最后级的移位缓存器电路50n的晶体管PT35的栅极经常供给有L电平的信号。
第7图是说明第5图及第6图所示的V驱动器的动作用的波形图。其次，参照第5图至第7图，就第2实施形态的液晶显示装置的V驱动器5的动作加以说明。
首先，初期状态中，第1级的移位缓存器电路50a的第1电路部51a的输出信号及第3电路部53a的输出信号变成L电平，同时第2电路部52a的输出信号及第4电路部54a的输出信号G1变成H电平。又，第2级的移位缓存器电路50b的第1电路部51b的输出信号及第3电路部53b的输出信号变成L电平，同时第2电路部52b的输出信号及第4电路部54b的输出信号G2变成H电平。
该状态下，在输入L电平的激活信号VST后，当时钟信号VCLK1变成L电平，同时时钟信号VCLK2变成H电平时，利用与上述第1实施形态的H驱动器3同样的动作，即可从第2电路部52a输出L电平的信号。藉此，第3电路部53a的晶体管PT31及PT32变成导通状态。此时，由于晶体管PT33变成截止状态，所以可从第3电路部53a输出H电平的输出信号。
此时，第2实施形态中，由于在晶体管PT35的栅极供给有第2级的移位缓存器电路50b的第2电路部52b的H电平的输出信号，所以晶体管PT35变成截止状态。因此，即使第1级的移位缓存器电路50a的晶体管PT32与晶体管PT34为导通状态，贯穿电流亦不会经由晶体管PT32与晶体管PT34从VVDD流入时钟信号线(VCLK2)。
然后，第3电路部53a的H电平的信号输入至晶体管PT37及传输门TG1的一方的栅极。此时，致能信号ENB由于保持于H电平，所以传输门TG1变成截止状态。又，节点ND27由于是在保持于H电平的状态下变成浮动状态，所以晶体管PT38亦一直保持在截止状态。藉此，可从第1级的移位缓存器电路50a持续输出H电平的输出信号G1。其次，在激活信号VST变成H电平的情况，亦可通过与上述第1实施形态的H驱动器3同样的动作，从第2电路部52a持续输出L电平的信号。藉此，可从第1级的移位缓存器电路50a持续输出H电平的输出信号G1至栅极线。
其次，ENB信号变成L电平，XENB信号变成H电平。藉此，输入L电平的ENB信号的传输门TG1变成导通状态。又，L电平的ENB信号由于亦输入至晶体管PT43的栅极，所以晶体管PT43变成导通状态。藉此，由于节点ND29的电位变成H电平所以栅极连接在节点ND29的晶体管PT42变成截止状态。藉此，由于节点ND28的电位变成H电平，所以可从第1级的移位缓存器电路50a持续输出H电平的输出信号G1至栅极线。
其次，在ENB信号为L电平的状态下，可从时钟信号线VCLK2通过第3电路部53a的晶体管PT34输入L电平的时钟信号。此时，由于第3电路部53a的晶体管PT31及PT32为导通状态，所以第3电路部53a的节点ND25的电位保持于H电平。藉此，由于第3电路部53a的晶体管PT33变成截止状态，所以可从第3电路部53a输出H电平的信号。该H电平的输出信号，输入至第4电路部54a的晶体管PT37的栅极及传输门TG1的一方的栅极。藉此，晶体管PT37保持于截止状态。相对于此，由于在传输门TG1的另一方的栅极输入有L电平的ENB信号，所以传输门TG1保持于导通状态。
另一方面，亦在第4电路部53a经由晶体管PT39从时钟信号线VCLK2输入L电平的时钟信号。藉此，由于节点ND27的电位变成L电平，所以晶体管PT38变成导通状态。但是，该情况，由于ENB信号为L电平，所以晶体管PT43保持于导通状态。因此，由于晶体管PT42保持于截止状态，所以结果节点ND28保持于H电平。藉此，在该状态下，从第1级的移位缓存器电路50a保持H电平的输出信号G1至栅极线。
其次，通过致能信号ENB变成H电平，同时反转致能信号XENB变成L电平，传输门TG1及晶体管PT43变成截止状态。又，由于在晶体管PT44的栅极供给有L电平的反转致能信号XENB，所以晶体管PT44变成导通状态。然后，第1级的移位缓存器电路50a的节点ND29的电位，依第1级的移位缓存器电路50a的晶体管PT44呈导通状态而下降至L电平。藉此，由于晶体管PT42变成导通状态，所以节点ND28的电位依电容C27的功能降低至VVSS而变成L电平。因此，来自第1级的移位缓存器电路50a的输出信号G1变成L电平。
其次，通过ENB信号变成L电平，同时XENB信号变成H电平，传输门TG1及晶体管PT43变成导通状态。藉此，由于节点ND29的电位变成H电平，所以栅极连接在节点ND29的晶体管PT42变成截止状态。因此，通过传输门TG1变成导通状态，同时晶体管PT42变成截止状态，节点ND28的电位变成H电平。藉此，可从第1级的移位缓存器电路50a输出H电平的输出信号G1至栅极线。
又，来自第1级的移位缓存器电路50a的H电平的输出信号G1，亦输入至第2级的移位缓存器电路50b的第1电路部51b。第2级以后的移位缓存器电路，是依来自前级的移位缓存器电路的输出信号、时钟信号VCLK1及VCLK2、ENB信号及XENB信号，进行与上述第1级的移位缓存器电路50a同样的动作。藉此，各级的栅极线可依序被驱动(扫描)。该情况，由于在ENB信号为L电平的期间移位缓存器电路的输出强制性地保持于H电平，所以通过以第7图所示的时序使ENB信号成为L电平，即可防止前级的移位缓存器电路与后级的移位缓存器电路的L电平的输出信号重叠。
另外，如第6图所示，在最后级的移位缓存器电路50n的晶体管PT35的栅极经常供给有L电平的信号。因此，最后级的移位缓存器电路50n的晶体管PT35经常变成导通状态。
第2实施形态中，如上所述，通过设置响应同级的移位缓存器电路50m的输出信号Gm而导通的晶体管PT25、及响应前级的移位缓存器电路50m-1的输出信号Gm-1或激活信号VST而导通的晶体管PT30，由于同级的移位缓存器电路50m的输出信号Gm与前级的移位缓存器电路50m-1的输出信号Gm-1的L电平(晶体管PT25与晶体管PT30的导通状态)的期间不会重叠，所以晶体管PT25与晶体管PT30不会同时变成导通状态。然后，由于晶体管PT22响应前级的移位缓存器电路50m-1的输出信号Gm-1或激活信号VST而导通，所以晶体管PT25与晶体管PT22不会同时导通。因此，可防止贯穿电流介由晶体管PT25与晶体管PT22而流入VVDD与时钟信号线(VCLK1)之间。
又，通过设置响应次级的移位缓存器电路50m+1的第2电路部52m+1的输出信号而导通以将时钟信号VCLK2供至晶体管PT33的晶体管PT35、及响应同级的移位缓存器电路50m的第2电路部52m的输出信号而导通以将时钟信号VCLK2供至晶体管PT38的晶体管PT40，由于次级的移位缓存器电路50m+1的第2电路部52m+1的输出信号与同级的移位缓存器电路50m的第2电路部52m的输出信号的L电平(晶体管PT35与晶体管PT40的导通状态)的期间不会重叠，所以晶体管PT35与晶体管PT40不会同时变成导通状态。因此，可防止贯穿电流经由晶体管PT35与晶体管PT32而流入VVDD与时钟信号线(VCLK2)之间。
又，由于晶体管PT27，是在响应前级的移位缓存器电路50m-1的输出信号Gm-1或激活信号VST而导通的晶体管PT30为导通状态的期间变成截止状态，同时晶体管PT37，是在响应同级的移位缓存器电路50m的第2电路部52m的输出信号而导通的晶体管PT40为导通状态的期间变成截止状态，所以晶体管PT30(PT40)与晶体管PT27(PT37)不会同时变成导通状态。因此，可防止贯穿电流经由晶体管PT30与晶体管PT27而流入VVDD与时钟信号线(VCLK1)之间，同时可防止贯穿电流经由晶体管PT40与晶体管PT37而流入VVDD与时钟信号线(VCLK2)之间。
又，由于在晶体管PT22(PT32)为导通状态时，晶体管PT21(PT31)变成导通状态，同时晶体管PT23(PT33)变成截止状态，所以晶体管PT21(PT31)与晶体管PT23(PT33)亦不会同时变成导通状态。因此，可防止贯穿电流经由晶体管PT21与晶体管PT23而流入VVDD与VVSS之间，同时可防止贯穿电流经由晶体管PT31与晶体管PT33而流入VVDD与VVSS之间。又，由于在晶体管PT27(PT37)为导通状态时，晶体管PT26(PT36)变成导通状态，同时晶体管PT28(PT38)变成截止状态，所以，可防止贯穿电流介由晶体管PT26与晶体管PT28而流入VVDD与VVSS之间，同时可防止贯穿电流经由晶体管PT36与晶体管PT38而流入VVDD与VVSS之间。该等的结果，可抑制液晶显示装置的V驱动器5的消耗电流增加。
另外，第2实施形态的其它效果与上述第1实施形态相同。
(第3实施形态)
第8图是显示本发明第3实施形态的液晶显示装置的平面图。第9图是构成第8图所示第3实施形态的液晶显示装置的H驱动器的移位缓存器电路的电路图。第10图是第9图所示的移位缓存器电路的最后级的电路图。参照第8图至第10图，该第3实施形态中，就将构成H驱动器的移位缓存器电路及水平开关的晶体管，设成n沟道晶体管的情况加以说明。
也就是说，该第3实施形态中，如第8图所示，于基板1b上，形成有显示部2a、H驱动器3a、水平开关4a及V驱动器5a。另外，第8图的显示部2a上显示1像素份的构成。又，水平开关4a，在第8图中虽只图标2个开关，但是其仅是相应于像素数的数目所配置。又，有关H驱动器3a及V驱动器5a，虽在第8图中只图标2个构成该等的移位缓存器，但是其仅是相应于像素数的数目所配置。又，显示部2a上的像素20a配置成矩阵状，同时各个像素20a的构成包含n沟道晶体管21a、像素电极22a、相对电极23a、液晶24a以及辅助电容25a。然后，n沟道晶体管21a的源极连接在像素电极22a与辅助电容25a的一方电极上，同时其漏极连接在漏极线上。该n沟道晶体管21a的栅极连接在栅极线上。
又，与上述第1实施形态同样，在基板1b的外部设有包含电源电路11与信号产生电路12的驱动IC10。在电源电路11上设有产生正侧电位HVDD及VVDD、与负侧电位HVSS及VVSS用的电路。又，信号产生电路12上设有产生激活信号HST及VST、时钟信号HCLK及VCLK、与致能信号ENB用的电路。又，从驱动IC10输出视频信号Video。
其次，就第3实施形态的液晶显示装置的H驱动器3a及水平开关4a的电路构成加以说明。该第3实施形态的液晶显示装置的H驱动器3a的构成，如第9图所示，分别具备包含第1电路部(31a1、31b1、31c1、31d1、…及31n1)与第2电路部(32a1、32b1、32c1、32d1、…及32n1)的多级的移位缓存器电路30a1、30b1、30c1、30d1、…及30n1。另外，移位缓存器电路30a1、30b1、30c1、30d1、…及30n1，是将相应于像素数的级数设在H驱动器3a的内部。
然后，构成第1级的移位缓存器电路30a1的第1电路部31a1，是包含n沟道晶体管NT1、NT2、NT3、NT4及NT5(以下，称为晶体管NT1至NT5)、以及具有将n沟道晶体管的源极与漏极短路的构造的电容C1。然后，n沟道晶体管NT1、NT2、NT3、NT4及NT5，分别连接在对应第2图所示第1实施形态的晶体管PT1、PT2、PT3、PT4及PT5的位置上。但是，与上述第1实施形态不同，晶体管NT1及NT2的源极连接在负侧电位HVSS上，同时晶体管NT3的漏极连接在正侧电位HVDD上。
又，构成第1级的移位缓存器电路30a1的第2电路部32a1，是包含n沟道晶体管NT6、NT7、NT8、NT9及NT10(以下，称为晶体管NT6至NT10)、具有将n沟道晶体管的源极与漏极短路的构造的电容C2、以及电阻R1。然后，晶体管NT6、NT7、NT8、NT9及NT10，分别连接在对应第2图所示第1实施形态的晶体管PT6、PT7、PT8、PT9及PT10的位置上。但是，与上述第1实施形态不同，晶体管NT6及NT7的源极连接在负侧电位HVSS上，同时晶体管NT8的漏极连接在正侧电位HVDD上。
又，如第10图所示，最后级的移位缓存器电路30n1的晶体管NT5的栅极连接在正侧电位HVDD上。因此，在最后级的移位缓存器电路30n1的晶体管NT5的栅极经常供给有H电平的信号。
又，如第9图所示，在水平开关4a的每个上设有晶体管NT11。该晶体管NT11的源极连接在漏极线上，同时其漏极连接在视频信号线上。又，各级的晶体管NT11的栅极连接在各级的节点ND4上。藉此，在各级的晶体管NT11供给有各级的输出信号(SR1、SR2、SR3、SR4、…、SRn-1)。另外，各级的输出信号(SR1、SR2、SR3、SR4、…、SRn-1)，是输入至按照视频信号线的数目(例如，在输入红(R)、绿(G)及蓝(B)的3种类的视频信号的情况则为3条)而设的水平开关4a的源极上。
第11图是说明第9图及第10图所示的H驱动器及水平开关的动作用的波形图。其次，参照第11图，在第3实施形态的H驱动器的移位缓存器电路中，输入使第4图所示第1实施形态的时钟信号HCLK1及HCLK2、以及激活信号HST的H电平与L电平反转的波形的信号，分别作为时钟信号HCLK1及HCLK2、以及激活信号HST。藉此，可从第3实施形态的H驱动器的移位缓存器电路，输出具有使来自第4图所示第1实施形态的移位缓存器电路的输出信号SR1至SR4的H电平及L电平反转的波形的信号。该第3实施形态的移位缓存器电路的上述以外的动作，与上述第1实施形态的移位缓存器电路同样。
第3实施形态中，通过构成如上，即可获得能抑制H驱动器的消耗电流增加等与第1实施形态同样的效果。
(第4实施形态)
第12图是构成本发明第4实施形态的液晶显示装置的V驱动器的移位缓存器电路的电路图。第13图是第12图所示的移位缓存器电路的最后级的电路图。参照第12图及第13图，在该第4实施形态中，就将构成V驱动器的移位缓存器电路的晶体管，设成n沟道晶体管的情况加以说明。
也就是说，如第12图所示，该第4实施形态的液晶显示装置的V驱动器5a的构成，分别具备包含第1电路部(51a1、51b1、51c1、51d1、…及51n1)、第2电路部(52a1、52b1、52c1、52d1、…及52n1)、第3电路部(53a1、53b1、53c1、53d1、…及53n1)、与第4电路部(54a1、54b1、54c1、54d1、…及54n1)的多级的移位缓存器电路50a1、50b1、50c1、50d1、…及50n1。
然后，构成第1级的移位缓存器电路50a1的第1电路部51a1，是包含n沟道晶体管NT21、NT22、NT23、NT24及NT25(以下，称为晶体管NT21至NT25)、以及具有将n沟道晶体管的源极与漏极短路的构造的电容C21及C22。然后，晶体管NT21、NT22、NT23、NT24及NT25，分别连接在对应第5图所示第2实施形态的晶体管PT21、PT22、PT23、PT24及PT25的位置上。但是，与上述第2实施形态不同，晶体管NT21及NT22的源极连接在负侧电位VVSS上，同时晶体管NT23的漏极连接在正侧电位VVDD上。
又，构成第1级的移位缓存器电路50a1的第2电路部52a1，是包含n沟道晶体管NT26、NT27、NT28、NT29及NT30(以下，称为晶体管NT26至NT30)、以及具有将n沟道晶体管的源极与漏极短路的构造的电容C23及C24。然后，晶体管NT26、NT27、NT28、NT29及NT30，分别连接在对应第5图所示第2实施形态的晶体管PT26、PT27、PT28、PT29及PT30的位置上。但是，与上述第2实施形态不同，晶体管NT26及NT27的源极连接在负侧电位VVSS上，同时晶体管NT28的漏极连接在正侧电位VVDD上。
又，构成第1级的移位缓存器电路50a1的第3电路部53a1，是包含n沟道晶体管NT31、NT32、NT33、NT34及NT35(以下，称为晶体管NT31至NT35)、以及具有将n沟道晶体管的源极与漏极短路的构造的电容C25及C26。然后，晶体管NT31、NT32、NT33、NT34及NT35，分别连接在对应第5图所示第2实施形态的晶体管PT31、PT32、PT33、PT34及PT35的位置上。但是，与上述第2实施形态不同，晶体管NT31及NT32的源极连接在负侧电位VVSS上，同时晶体管NT33的漏极连接在正侧电位VVDD上。
又，构成第1级的移位缓存器电路50a1的第4电路部54a1，是包含n沟道晶体管NT36、NT37、NT38、NT39及NT40(以下，称为晶体管NT36至NT40)、以及具有将n沟道晶体管的源极与漏极短路的构造的电容C27及C28。然后，晶体管NT36、NT37、NT38、NT39及NT40，分别连接在对应第5图所示第2实施形态的晶体管PT36、PT37、PT38、PT39及PT40的位置上。但是，与上述第2实施形态不同，晶体管NT36及NT37的源极连接在负侧电位VVSS上，同时晶体管NT38的漏极连接在正侧电位VVDD上。又，第4电路部54a更包含n沟道晶体管NT41、NT42、NT43、NT44及NT45(以下，称为晶体管NT41至NT45)、以及具有将n沟道晶体管的源极与漏极短路的构造的电容C29。然后，晶体管NT41、NT42、NT43及NT44，分别连接在对应第5图所示第2实施形态的晶体管PT41、PT42、PT43及PT44的位置上。但是，与上述第2实施形态不同，晶体管NT41及NT43的源极连接在负侧电位VVSS上，同时晶体管NT42的漏极连接在正侧电位VVDD上。
又，如第13图所示，最后级的移位缓存器电路50n1的晶体管NT35的栅极连接在正侧电位VVDD上。因此，在最后级的移位缓存器电路50n1的晶体管NT35的栅极经常供给有H电平的信号。
第14图是说明第12图及第13图所示的V驱动器的动作用的波形图。参照第14图，在第4实施形态的V驱动器的移位缓存器电路中，输入使第7图所示第2实施形态的时钟信号VCLK1及VCLK2、以及激活信号VST的H电平与L电平反转的波形的信号，分别作为时钟信号VCLK1及VCLK2、以及激活信号VST。藉此，可从第4实施形态的V驱动器的移位缓存器电路，输出具有使来自第7图所示第2实施形态的移位缓存器电路的输出信号G1至G4的H电平及L电平反转的波形的信号。该第4实施形态的移位缓存器电路的上述以外的动作，与上述第2实施形态的移位缓存器电路同样。
该第4实施形态中，通过构成如上，即可获得能抑制V驱动器的消耗电流增加等与第2实施形态同样的效果。
(第5实施形态)
第15图是显示本发明第5实施形态的有机EL显示装置的平面图。参照第15图，该第5实施形态中，就将本发明适用于有机EL显示装置的情况加以说明。
也就是说，该第5实施形态中，如第15图所示，于基板1c上形成有显示部65。于该显示部65上配置呈矩阵状的像素60，该像素60包含p沟道晶体管61及62(以下，称为晶体管61及62)、辅助电容63、阳极64、阴极65、以及夹于阳极64与阴极65之间的有机EL组件66。另外，于第15图的显示部65显示1像素份的构成。然后，晶体管61的源极连接在漏极线上，同时其漏极连接在晶体管62的栅极与辅助电容63的一方的电极上。该晶体管61的栅极连接在栅极线上。又，晶体管62的源极连接在电流供给线(未图标)上，同时其漏极连接在阳极64上。
又，H驱动器3内部的电路构成，是与第2图及第3图所示第1实施形态的使用p沟道晶体管的移位缓存器电路的H驱动器3的构成同样。又，V驱动器5内部的电路构成，是与第5图及第6图所示第2实施形态的使用p沟道晶体管的移位缓存器电路的V驱动器5的构成同样。第5实施形态的有机EL显示装置的该等以外的部分构成，与第1图所示第1实施形态的液晶显示装置同样。
第5实施形态中，通过构成如上，即可在有机EL显示装置中，获得能抑制H驱动器及V驱动器的消耗电流增加等与第1及第2实施形态同样的效果。
(第6实施形态)
第16图是显示本发明第6实施形态的有机EL显示装置的平面图。参照第16图，该第6实施形态中，就将本发明适用于有机EL显示装置的情况加以说明。
也就是说，在该第6实施形态中，如第16图所示，于基板1d上形成有显示部65a。于该显示部65a上配置呈矩阵状的像素60a，该像素60a包含n沟道晶体管61a及62a(以下，称为晶体管61a及62a)、辅助电容63a、阳极64a、阴极65a、以及夹于阳极64a与阴极65a之间的有机EL组件66a。另外，于第16图的显示部65a显示1像素份的构成。然后，晶体管61a的源极连接在晶体管62a的栅极与辅助电容63a的一方的电极上，同时其漏极连接在漏极线上。该晶体管61a的栅极连接在栅极线上。又，晶体管62a的源极连接在阳极64a上，同时其漏极连接在电流供给线(未图标)上。
又，H驱动器3a内部的电路构成，是与第9图及第10图所示第3实施形态的使用n沟道晶体管的移位缓存器电路的H驱动器3a的构成同样。又，V驱动器5a内部的电路构成，是与第12图及第13图所示第2实施形态的使用n沟道晶体管的移位缓存器电路的V驱动器5a的构成同样。第6实施形态的有机EL显示装置的该等以外的部分构成，与第8图所示第3实施形态的液晶显示装置同样。
第6实施形态中，通过构成如上，即可在有机EL显示装置中，获得能抑制H驱动器及V驱动器的消耗电流增加等与第3及第4实施形态同样的效果。
另外，此次揭示的实施形态，所有构成为应视为例示性，而非限制性。本发明的范围并非局限于上述实施形态的说明，而是依申请专利范围所示，并包含与申请专利范围均等的意思及范围内的全部变化。
例如，上述第1至第6实施形态中，虽是显示将本发明适用于液晶显示装置及有机EL显示装置中的例子，但是本发明并未限于此，亦可适用于液晶显示装置及有机EL显示装置以外的显示装置中。
又，上述第1至第4实施形态中，虽是将本发明适用于H驱动器的移位缓存器电路或V驱动器的移位缓存器电路中任一方的例子加以说明，但是本发明并未局限于此，亦可将本发明适用于H驱动器的移位缓存器电路或V驱动器的移位缓存器电路两者中。该情况中，更可抑制消耗电力的增大。
又，上述第1及第3实施形态中，虽使用H驱动器的次级的移位缓存器电路的输出信号作为本发明的第1信号，同时使用前级的移位缓存器电路的输出信号作为本发明的第2信号，但是本发明并未限于此，只要响应第1信号而导通的第4晶体管与响应第2信号而导通的第8晶体管的导通状态的期间不重叠的话，亦可使用次级的移位缓存器电路的输出信号及前级的移位缓存器电路的输出信号以外的信号。即使根据如此构成，亦可在构成H驱动器的第3晶体管为导通状态时，使第4晶体管呈截止状态，同时于第4晶体管为导通状态时，可使第3晶体管呈截止状态。又，可在构成H驱动器的第7晶体管为导通状态时，使第8晶体管呈截止状态，同时于第8晶体管为导通状态时，使第7晶体管呈截止状态。
又，上述第2及第4实施形态中，在V驱动器的移位缓存器电路的第1电路部及第2电路部上，虽使用同级的移位缓存器电路的第4电路部的输出信号作为本发明的第1信号，同时使用前级的移位缓存器电路的第4电路的输出信号作为本发明的第2信号，但是本发明并未局限于此，只要不使响应第1信号而导通的第4晶体管与响应第2信号而导通的第8晶体管的导通状态的期间重叠，亦可使用同级的移位缓存器电路的第4电路部的输出信号及前级的移位缓存器电路的第4电路的输出信号以外的信号。
又，上述第2及第4实施形态中，在V驱动器的移位缓存器电路的第3电路部及第4电路部上，虽使用次级的移位缓存器电路的第2电路部的输出信号作为本发明的第1信号，同时使用同级的移位缓存器电路的第2电路部的输出信号作为本发明的第2信号，但是本发明并未局限于此，只要不使响应第1信号而导通的第4晶体管与响应第2信号而导通的第8晶体管的导通状态的期间重叠的话，亦可使用次级的移位缓存器电路的第2电路部的输出信号及同级的移位缓存器电路的第2电路部的输出信号以外的信号。

Claims (12)

1.一种显示装置，其特征为所述显示装置具备移位缓存器电路，该移位缓存器电路包含：
第1电路部，具有连接于第1电位侧并响应时钟信号而导通的第1导电型第1晶体管、连接于第2电位侧的第1导电型第2晶体管、连接于上述第1晶体管的栅极与上述第二电位间的第3晶体管、及连接于时钟信号线与上述第1晶体管的栅极间并通过响应第1信号而导通以将上述时钟信号供至上述第1晶体管的第1导电型第4晶体管；以及
第2电路部，具有连接于上述第1电位侧并响应上述时钟信号而导通的第1导电型第5晶体管、连接于上述第2电位侧的第1导电型第6晶体管、连接于上述第5晶体管的栅极与上述第2电位间的第7晶体管、及连接于上述时钟信号线与上述第5晶体管的栅极间并通过响应第2信号而导通以将上述时钟信号供至上述第5晶体管的第1导电型第8晶体管，该第2信号是在不与输入上述第1信号的上述第4晶体管的导通状态的期间相重叠的导通状态的期间所得者。
2.如权利要求1所述的显示装置，其特征在于，
上述移位缓存器电路设有多级；
上述第1信号是次级的上述移位缓存器电路的输出信号；
上述第2信号是前级的上述移位缓存器电路的输出信号。
3.如权利要求1所述的显示装置，其特征在于，
上述移位缓存器电路包含多级的具有第1组电路部及第2组电路部为1个级的移位缓存器电路，该第1组电路部包含上述第1电路部及上述第2电路部，该第2组电路部是与上述第1组电路部的输出部连接，并包含上述第1电路部及上述第2电路部，且输出移位缓存器的输出；
输入至上述第2组电路部的上述第1信号，是次级的上述移位缓存器电路的上述第1组电路部的输出信号；
输入至上述第2组电路部的上述第2信号，是同级的上述移位缓存器电路的第1组电路部的输出信号。
4.如权利要求1至3中任一所述的显示装置，其特征在于，上述第3晶体管是响应上述第2信号而导通，同时上述第7晶体管是在响应上述第2信号而导通的上述第8晶体管为导通状态的期间呈截止状态。
5.如权利要求1至4中任一所述的显示装置，其特征在于，
上述第3晶体管是具有上述第2晶体管为导通状态时，使上述第1晶体管呈截止状态的功能；
上述第7晶体管是具有上述第6晶体管为导通状态时，使上述第5晶体管呈截止状态的功能。
6.如权利要求1至5中任一所述的显示装置，其特征在于，在上述第1晶体管的栅极与源极之间连接有第1电容；在上述第5晶体管的栅极与源极之间连接有第2电容。
7.如权利要求1至6中任一所述的显示装置，其特征在于，在上述第1晶体管的栅极与供给上述时钟信号的时钟信号线之间，连接有第1二极管，而在上述第5晶体管的栅极与供给上述时钟信号的时钟信号线之间，连接有第2二极管。
8.如权利要求7所述的显示装置，其特征在于，
上述第1二极管包含呈二极管连接的第1导电型第9晶体管；
上述第2二极管包含呈二极管连接的第1导电型第10晶体管。
9.如权利要求1至8中任一所述的显示装置，其特征在于，至少上述第1晶体管、上述第2晶体管、上述第3晶体管、上述第4晶体管、上述第5晶体管、上述第6晶体管、上述第7晶体管及上述第8晶体管，是p型场效晶体管。
10.如权利要求1至9中任一所述的显示装置，其特征在于，在上述第2电路部的第8晶体管与上述时钟信号线之间，连接有高电阻。
11.如权利要求1至10中任一所述的显示装置，其特征在于，上述移位缓存器电路是适用于驱动漏极线用的移位缓存器电路、及驱动栅极线用的移位缓存器电路的至少一方。
12.一种显示装置，其特征为具备所述显示装置连接有多个电路部的移位缓存器电路，该电路部包含：
第1导电型的第1晶体管，连接于第1电位侧，响应时钟信号而导通；
连接于第2电位侧的第1导电型第2晶体管；
第3晶体管，连接于上述第1晶体管的栅极与上述第二电位之间；以及
第1导电型第4晶体管，连接于时钟信号线与上述第1晶体管的栅极间，通过响应上述第3晶体管为截止状态时呈导通状态的第1信号而导通以将上述时钟信号供至上述第1晶体管。
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