KR20050002605A - 표시 장치 - Google Patents

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Abstract

소비 전력이 증가하는 것을 억제하는 것이 가능한 시프트 레지스터 회로를 갖는 표시 장치를 제공한다. 이 표시 장치는, HVSS측에 접속되어, 클럭 신호 HCLK에 응답하여 온 상태로 하는 p 채널 트랜지스터 PT3과, 클럭 신호선에 접속되어, 다음 단의 시프트 레지스터 회로(30m+1)의 출력 신호 SRm+1(제1 신호)에 응답하여 온 상태로 하는 것에 의해 p 채널 트랜지스터 PT3에 클럭 신호 HCLK를 공급하는 p 채널 트랜지스터 PT5를 갖는 제1 회로부(31m)와, HVSS측에 접속되어, 클럭 신호 HCLK에 응답하여 온 상태로 하는 p 채널 트랜지스터 PT8과, 클럭 신호선에 접속되고, 전단의 시프트 레지스터 회로(30m-1)의 출력 신호 SRm-1(제2 신호)에 응답하여 온 상태로 하는 것에 의해 p 채널 트랜지스터 PT8에 클럭 신호 HCLK를 공급하는 p 채널 트랜지스터 PT10을 갖는 제2 회로부(32m)를 포함하는 시프트 레지스터 회로(30m)를 구비하고 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은, 표시 장치에 관한 것으로, 특히 시프트 레지스터 회로를 갖는 표시 장치에 관한 것이다.
종래, 저항 부하형의 인버터 회로가 알려져 있다(예를 들면, 비특허 문헌1 참조). 또한, 종래에는, 상기한 저항 부하형의 인버터 회로를 포함하는 시프트 레지스터 회로가 알려져 있다. 또, 시프트 레지스터 회로는, 예를 들면, 액정 표시 장치나 유기 EL 표시 장치의 게이트선이나 드레인선을 구동하는 회로에 이용된다.
도 17은, 종래의 저항 부하형의 인버터 회로를 포함하는 시프트 레지스터 회로의 회로도이다. 도 17을 참조하면, 종래의 시프트 레지스터 회로(100a)는 제1 회로부(101a)와 제2 회로부(102a)로 구성되어 있다. 또한, 2단째의 시프트 레지스터 회로(100b)는 제1 회로부(101b)와 제2 회로부(102b)로 구성되어 있다.
1단째의 시프트 레지스터 회로(100a)를 구성하는 제1 회로부(101a)는, n 채널 트랜지스터 NT101 및 NT102와, 용량 C101과, 저항 R101을 포함하고 있다. 이하, 종래 기술의 설명에서는, n 채널 트랜지스터 NT101 및 NT102는, 각각 트랜지스터 NT101 및 NT102라고 칭한다. 트랜지스터 NT101의 소스는 노드 ND101에 접속되어 있음과 함께, 드레인에는 스타트 신호 ST가 입력된다. 이 트랜지스터 NT101의 게이트에는 클럭 신호 CLK1이 공급된다. 또한, 트랜지스터 NT102의 소스는 마이너스측 전위 VSS에 접속되어 있음과 함께, 드레인은 노드 ND102에 접속되어 있다.또한, 용량 C101의 한쪽의 전극은 노드 ND101에 접속되어 있음과 함께, 다른 쪽의 전극은 마이너스측 전위 VSS에 접속되어 있다. 또한, 저항 R101의 한쪽 단자는 플러스측 전위 VDD에 접속되어 있음과 함께, 다른 쪽 단자는 노드 ND102에 접속되어 있다. 그리고, 트랜지스터 NT102와 저항 R101로, 인버터 회로가 구성되어 있다.
또한, 1단째의 시프트 레지스터 회로(100a)를 구성하는 제2 회로부(102a)는, n 채널 트랜지스터 NT103와, 저항 R102를 포함하고 있다. 이하, 종래 기술의 설명에서는, n 채널 트랜지스터 NT103은, 트랜지스터 NT103이라고 칭한다. 트랜지스터 NT103의 소스는 마이너스측 전위 VSS에 접속되어 있음과 함께, 드레인은 노드 ND103에 접속되어 있다. 또한, 저항 R102의 한쪽 단자는 플러스측 전위 VDD에 접속되어 있음과 함께, 다른 쪽 단자는 노드 ND103에 접속되어 있다. 그리고, 트랜지스터 NT103과 저항 R102로, 인버터 회로가 구성되어 있다.
또한, 2단째 이후의 시프트 레지스터 회로도 상기한 1단째의 시프트 레지스터 회로(100a)와 마찬가지의 회로 구성을 갖고 있다. 또, 후단의 시프트 레지스터 회로의 제1 회로부는 전단의 시프트 레지스터 회로의 출력 노드에 접속되도록 구성되어 있다. 또한, 홀수단에 배치된 제1 회로부의 트랜지스터 NT10의 게이트에는 상기한 바와 같이 클럭 신호 CLK1이 공급됨과 함께, 짝수단에 배치된 제1 회로부의 트랜지스터 NT101의 게이트에는 클럭 신호 CLK2가 공급된다.
도 18은, 도 17에 도시한 종래의 시프트 레지스터 회로의 동작을 설명하기 위한 파형도이다. 이어서, 도 17 및 도 18을 참조하여, 종래의 시프트 레지스터 회로의 동작에 대하여 설명한다.
우선, 스타트 신호 ST가 H 레벨이 된다. 이 후, 클럭 신호 CLK1이 H 레벨이 된다. 이에 의해, 1단째의 시프트 레지스터 회로(100a)의 트랜지스터 NT101의 게이트에 H 레벨의 클럭 신호 CLK1이 공급되므로, 트랜지스터 NT101이 온 상태로 된다. 이에 의해, 1단째의 시프트 레지스터 회로(100a)의 노드 ND101의 전위가 H 레벨로 상승하므로, 1단째의 시프트 레지스터 회로(100a)의 트랜지스터 NT102의 게이트에 H 레벨의 신호가 공급된다. 이 때문에, 트랜지스터 NT102가 온 상태로 된다. 이에 의해, 1단째의 시프트 레지스터 회로(100a)의 노드 ND102의 전위가 L 레벨로 하강하므로, 트랜지스터 NT103이 오프 상태로 된다. 이에 의해, 1단째의 시프트 레지스터 회로(100a)의 노드 ND103의 전위가 H 레벨로 상승하므로, 1단째의 시프트 레지스터 회로(100a)로부터 H 레벨의 출력 신호 SR1이 출력된다. 또, 클럭 신호 CLK1이 H 레벨인 기간에는, 용량 C101에 H 레벨의 전위가 축적된다.
이어서, 클럭 신호 CLK1이 L 레벨이 된다. 이에 의해, 1단째의 시프트 레지스터 회로(100a)의 트랜지스터 NT101이 오프 상태로 된다. 이 후, 스타트 신호 ST가 L 레벨이 된다. 여기서, 1단째의 시프트 레지스터 회로(100a)의 트랜지스터 NT101이 오프 상태가 되었다고 해도, 1단째의 시프트 레지스터 회로(100a)의 노드 ND101의 전위는 용량 C101에 축적된 H 레벨의 전위에 의해 H 레벨로 유지되어 있으므로, 1단째의 시프트 레지스터 회로(100a)의 트랜지스터 NT102가 온 상태로 유지된다. 이 때문에, 1단째의 시프트 레지스터 회로(100a)의 노드 ND102의 전위가 H 레벨로 상승하지 않으므로, 1단째의 시프트 레지스터 회로(100a)의 트랜지스터 NT103의 게이트에 L 레벨의 출력 신호가 계속 공급된다. 이에 의해, 1단째의 시프트 레지스터 회로(100a)의 트랜지스터 NT103이 오프 상태로 유지되므로, 1단째의 시프트 레지스터 회로(100a)로부터 H 레벨의 출력 신호 SR1이 계속 출력된다.
이어서, 클럭 신호 CLK2가 H 레벨이 된다. 이에 의해, 2단째의 시프트 레지스터(100b)에는 1단째의 시프트 레지스터 회로(100a)의 H 레벨의 출력 신호 SR1이 입력되므로, 상기한 1단째의 시프트 레지스터 회로(100a)와 마찬가지의 동작이 행해진다. 이에 의해, 2단째의 시프트 레지스터 회로(100b)로부터 H 레벨의 출력 신호 SR2가 출력된다.
이 후, 클럭 신호 CLK1이 재차 H 레벨이 된다. 이에 의해, 1단째의 시프트 레지스터 회로(100a)의 트랜지스터 NT101이 온 상태로 된다. 이 때, 노드 ND101의 전위는 스타트 신호 ST가 L 레벨이 되는 것에 의해 L 레벨로 강하한다. 이에 의해, 1단째의 시프트 레지스터 회로(100a)의 트랜지스터 NT102의 게이트에 L 레벨의 신호가 공급되므로, 트랜지스터 NT102가 오프 상태로 된다. 이 때문에, 1단째의 시프트 레지스터 회로(100a)의 노드 ND102의 전위가 H 레벨로 상승하므로, 1단째의 시프트 레지스터 회로(100a)의 트랜지스터 NT103이 온 상태로 된다. 이에 의해, 1단째의 시프트 레지스터 회로(100a)의 노드 ND103의 전위가 H 레벨로부터 L 레벨로 강하하므로, 1단째의 시프트 레지스터 회로(100a)로부터 L 레벨의 출력 신호 SR1이 출력된다. 상기한 바와 같은 동작에 의해, 각 단의 시프트 레지스터 회로로부터 타이밍이 시프트한 H 레벨의 출력 신호(SR1, SR2, SR3…)가 순차적으로 출력된다.
<비특허 문헌1>
岸野正剛 저서「반도체 디바이스의 기초」, 오옴사 출판, 1985년 4월 25일pp.184∼187
그러나, 도 17에 도시한 종래의 시프트 레지스터 회로에서는, 1단째의 시프트 레지스터 회로(100a)에서, H 레벨의 출력 신호 SR1을 출력하는 경우, 트랜지스터 NT102가 온 상태로 유지되므로, 저항 R101 및 트랜지스터 NT102를 통하여 VDD와 VSS와의 사이에 관통 전류가 흐르는 문제점이 있었다. 또한, L 레벨의 출력 신호 SR1을 출력하는 경우, 트랜지스터 NT103은 온 상태로 유지되므로, 저항 R102 및 트랜지스터 NT103을 통하여 VDD와 VSS와의 사이에 관통 전류가 흐르는 문제점도 있었다. 이와 같이, VDD와 VSS와의 사이에는 항상 관통 전류가 흐르는 문제점이 있다. 또한, 2단째 이후의 시프트 레지스터 회로에 대해서도 1단째의 시프트 레지스터 회로(100a)와 마찬가지의 구성을 갖고 있으므로, VDD와 VSS와의 사이에 관통 전류가 흐르는 문제점이 있다. 따라서, 상기한 종래의 시프트 레지스터 회로를 액정 표시 장치나 유기 EL 표시 장치의 게이트선이나 드레인선을 구동하는 회로에 이용한 경우에는, 액정 표시 장치나 유기 EL 표시 장치의 소비 전력이 증가하는 문제점이 있었다.
본 발명은, 상기한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 본 발명의 하나의 목적은, 소비 전력이 증가하는 것을 억제할 수 있는 시프트 레지스터 회로를 갖는 표시 장치를 제공하는 것이다.
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치를 도시한 평면도.
도 2는 도 1에 도시한 제1 실시예에 따른 액정 표시 장치의 H 드라이버를 구성하는 시프트 레지스터 회로의 회로도.
도 3은 도 2에 도시한 시프트 레지스터 회로의 최종단의 회로도.
도 4는 도 2 및 도 3에 도시한 H 드라이버 및 수평 스위치의 동작을 설명하기 위한 파형도.
도 5는 본 발명의 제2 실시예에 따른 액정 표시 장치의 V 드라이버를 구성하는 시프트 레지스터 회로의 회로도.
도 6은 도 5에 도시한 시프트 레지스터 회로의 최종단의 회로도.
도 7은 도 5 및 도 6에 도시한 V 드라이버의 동작을 설명하기 위한 파형도.
도 8은 본 발명의 제3 실시예에 따른 액정 표시 장치를 도시한 평면도.
도 9는 도 8에 도시한 제3 실시예에 따른 액정 표시 장치의 H 드라이버를 구성하는 시프트 레지스터 회로의 회로도.
도 10은 도 9에 도시한 시프트 레지스터 회로의 최종단의 회로도.
도 11은 도 9 및 도 10에 도시한 H 드라이버 및 수평 스위치의 동작을 설명하기 위한 파형도.
도 12는 본 발명의 제4 실시예에 따른 액정 표시 장치의 V 드라이버를 구성하는 시프트 레지스터 회로의 회로도.
도 13은 도 12에 도시한 시프트 레지스터 회로의 최종단의 회로도.
도 14는 도 12 및 도 13에 도시한 V 드라이버의 동작을 설명하기 위한 파형도.
도 15는 본 발명의 제5 실시예에 따른 유기 EL 표시 장치를 도시한 평면도.
도 16은 본 발명의 제6 실시예에 따른 유기 EL 표시 장치를 도시한 평면도.
도 17은 종래의 저항 부하형의 인버터 회로를 포함하는 시프트 레지스터 회로의 회로도.
도 18은 도 17에 도시한 종래의 시프트 레지스터 회로의 동작을 설명하기 위한 파형도.
<도면의 주요 부분에 대한 부호의 설명>
30a, 30b, 30c, 30d, 50a, 50b, 30a1, 30b1, 30c1, 30d1, 50a1, 50b1 : 시프트 레지스터 회로
31c, 31b, 31c, 31d, 51a, 51b, 31a1, 31b1, 31c1, 31d1, 51a1, 51b1 : 제1 회로부
32a, 32b, 32c, 32d, 52a, 52b, 32a1, 32b1, 32c1, 32d1, 52a1, 52b1 : 제2 회로부
53a, 53b, 53a1, 53b1 : 제3 회로부(제1 회로부)
54a, 54b, 54a1, 54b1 : 제4 회로부(제2 회로부)
상기 목적을 달성하기 위해, 본 발명의 제1 국면에 따른 표시 장치는, 제1전위측에 접속되고, 클럭 신호에 응답하여 온 상태로 하는 제1 도전형의 제1 트랜지스터와, 제2 전위측에 접속된 제1 도전형의 제2 트랜지스터와, 제1 트랜지스터의 게이트와 제2 전위와의 사이에 접속된 제3 트랜지스터와, 클럭 신호선과 제1 트랜지스터의 게이트와의 사이에 접속되고, 제1 신호에 응답하여 온 상태로 하는 것에 의해 제1 트랜지스터에 클럭 신호를 공급하는 제1 도전형의 제4 트랜지스터를 갖는 제1 회로부와, 제1 전위측에 접속되고, 클럭 신호에 응답하여 온 상태로 하는 제1 도전형의 제5 트랜지스터와, 제2 전위측에 접속된 제1 도전형의 제6 트랜지스터와, 제5 트랜지스터의 게이트와 제2 전위와의 사이에 접속된 제7 트랜지스터와, 클럭 신호선과 제5 트랜지스터의 게이트와의 사이에 접속되고, 제1 신호가 입력되는 제4 트랜지스터의 온 상태의 기간과 중첩되지 않는 온 상태의 기간이 얻어져 제2 신호에 응답하여 온 상태로 하는 것에 의해 제5 트랜지스터에 클럭 신호를 공급하는 제1 도전형의 제8 트랜지스터를 갖는 제2 회로부를 포함하는 시프트 레지스터 회로를 구비하고 있다.
이 제1 국면에 따른 표시 장치에서는, 상기한 바와 같이, 제1 신호에 응답하여 온 상태로 하는 것에 의해 제1 트랜지스터에 클럭 신호를 공급하는 제4 트랜지스터와, 제1 신호가 입력되는 제4 트랜지스터의 온 상태의 기간과 중첩되지 않는 온 상태의 기간이 얻어지는 제2 신호에 응답하여 온 상태로 하는 것에 의해 제5 트랜지스터에 클럭 신호를 공급하는 제8 트랜지스터를 설치하는 것에 의해, 제1 회로부의 제4 트랜지스터와 제2 회로부의 제8 트랜지스터가 동시에 온 상태가 되지는 않는다. 이 경우, 제4 트랜지스터가 온 상태일 때에 제3 트랜지스터가 오프 상태가 되도록 하면, 제3 트랜지스터와 제4 트랜지스터가 동시에 온 상태가 되지는 않으므로, 제3 트랜지스터와 제4 트랜지스터를 통하여 제2 전위와 클럭 신호선과의 사이에 관통 전류가 흐르는 것을 방지할 수 있다. 또한, 제8 트랜지스터가 온 상태일 때에 제7 트랜지스터가 오프 상태가 되도록 하면, 제7 트랜지스터와 제8 트랜지스터가 동시에 온 상태가 되지는 않으므로, 제7 트랜지스터와 제8 트랜지스터를 통하여 제2 전위와 클럭 신호선과의 사이에 관통 전류가 흐르는 것을 방지할 수 있다. 또한, 제3 트랜지스터가 온 상태일 때에는, 제2 트랜지스터가 온 상태가 됨과 함께, 제1 트랜지스터가 오프 상태가 되도록 하면, 제1 트랜지스터와 제2 트랜지스터가 동시에 온 상태가 되지는 않으므로, 제1 트랜지스터 및 제2 트랜지스터를 통하여 제1 전위와 제2 전위와의 사이에 관통 전류가 흐르는 것을 방지할 수 있다. 또한, 제7 트랜지스터가 온 상태일 때에는, 제6 트랜지스터가 온 상태가 됨과 함께, 제5 트랜지스터가 오프 상태가 되도록 하면, 제5 트랜지스터 및 제6 트랜지스터를 통하여 제1 전위와 제2 전위와의 사이에 관통 전류가 흐르는 것을 방지할 수 있다. 그 결과, 시프트 레지스터 회로를 포함하는 표시 장치의 소비 전류가 증가하는 것을 억제할 수 있다.
상기 제1 국면에 따른 표시 장치에 있어서, 바람직하게는, 시프트 레지스터 회로는, 복수단 설치되어 있고, 제1 신호는, 다음 단의 시프트 레지스터 회로의 출력 신호이고, 제2 신호는, 전단의 시프트 레지스터 회로의 출력 신호이다. 이와 같이 구성하면, 다음 단의 시프트 레지스터 회로의 출력 신호에 응답하여 온 상태로 하는 제4 트랜지스터와 전단의 시프트 레지스터 회로의 출력 신호에 응답하여온 상태로 하는 제8 트랜지스터와의 온 상태의 기간이 중첩되지는 않으므로, 용이하게, 제1 신호에 응답하여 온 상태로 하는 제4 트랜지스터가 온 상태일 때에, 제2 신호에 응답하여 온 상태로 하는 제8 트랜지스터가 오프 상태로 되도록 제어할 수 있다. 또한, 제2 신호에 응답하여 온 상태로 하는 제8 트랜지스터가 온 상태일 때에, 제1 신호에 응답하여 온 상태로 하는 제4 트랜지스터가 오프 상태로 되도록 제어할 수 있다.
상기 제1 국면에 따른 표시 장치에서, 바람직하게는, 시프트 레지스터 회로는, 제1 회로부 및 제2 회로부로 이루어지는 제1 조의 회로부와, 제1 조의 회로부의 출력부와 접속되고, 제1 회로부 및 제2 회로부로 이루어지고, 시프트 레지스터의 출력이 출력되는 제2 조의 회로부를 갖는 1개의 단의 시프트 레지스터 회로를 복수단 포함하고, 제2 조의 회로부에 입력되는 제1 신호는, 다음 단의 시프트 레지스터 회로의 제1 조의 회로부의 출력 신호이고, 제2 조의 회로부에 입력되는 제2 신호는, 동일한 단의 시프트 레지스터 회로의 제1 조의 회로부의 출력 신호이다. 이와 같이 구성하면, 다음 단의 시프트 레지스터 회로의 제1 조의 회로부의 출력 신호에 응답하여 온 상태로 하는 제4 트랜지스터와 동일한 단의 시프트 레지스터 회로의 제1 조의 회로부의 출력 신호에 응답하여 온 상태로 하는 제8 트랜지스터와의 온 상태의 기간이 중첩되지는 않으므로, 용이하게, 제1 신호에 응답하여 온 상태로 하는 제4 트랜지스터가 온 상태일 때에, 제2 신호에 응답하여 온 상태로 하는 제8 트랜지스터가 오프 상태로 되도록 제어할 수 있다. 또한, 제2 신호에 응답하여 온 상태로 하는 제8 트랜지스터가 온 상태일 때에, 제1 신호에 응답하여 온 상태로 하는 제4 트랜지스터가 오프 상태로 되도록 제어할 수 있다.
상기 제1 국면에 따른 표시 장치에서, 바람직하게는, 제3 트랜지스터는, 제2 신호에 응답하여 온 상태로 함과 함께, 제7 트랜지스터는, 제2 신호에 응답하여 온 상태로 하는 제8 트랜지스터가 온 상태인 기간에는 오프 상태로 된다. 이와 같이 구성하면, 용이하게, 제3 트랜지스터와 제4 트랜지스터가 동시에 온 상태가 되는 것을 방지할 수 있음과 함께, 제7 트랜지스터와 제8 트랜지스터가 동시에 온 상태가 되는 것을 방지할 수 있다.
상기 제1 국면에 따른 표시 장치에서, 바람직하게는, 제3 트랜지스터는, 제2 트랜지스터가 온 상태일 때에, 제1 트랜지스터를 오프 상태로 하는 기능을 갖고, 제7 트랜지스터는, 제6 트랜지스터가 온 상태일 때에, 제5 트랜지스터를 오프 상태로 하는 기능을 갖는다. 이와 같이 구성하면, 용이하게, 제1 트랜지스터와 제2 트랜지스터를 통하여 제1 전위와 제2 전위와의 사이에 관통 전류가 흐르는 것을 방지할 수 있음과 함께, 제5 트랜지스터와 제6 트랜지스터를 통하여 제1 전위와 제2 전위와의 사이에 관통 전류가 흐르는 것을 방지할 수 있다.
상기 제1 국면에 따른 표시 장치에서, 바람직하게는, 제1 트랜지스터의 게이트와 소스와의 사이에는, 제1 용량이 접속되어 있고, 제5 트랜지스터의 게이트와 소스와의 사이에는, 제2 용량이 접속되어 있다. 이와 같이 구성하면, 용이하게, 제1 용량이 접속된 제1 트랜지스터의 게이트-소스간 전압을 유지하도록, 제1 트랜지스터의 소스 전위의 상승 또는 저하에 수반하여 제1 트랜지스터의 게이트 전위를 상승하거나 또는 저하시킬 수 있음과 함께, 제2 용량이 접속된 제5 트랜지스터의게이트-소스간 전압을 유지하도록, 제5 트랜지스터의 소스 전위의 상승 또는 저하에 수반하여 제5 트랜지스터의 게이트 전위를 상승 또는 저하시킬 수 있다. 이에 의해, 용이하게, 제1 트랜지스터 및 제5 트랜지스터를 항상 온 상태로 유지할 수 있다. 그 결과, 제1 회로부의 출력 신호(제1 트랜지스터의 소스 전위)를 제1 전위가 될 때까지도 상승 또는 저하시킬 수 있음과 함께, 제2 회로부의 출력 신호(제5 트랜지스터의 소스 전위)를 제1 전위가 될 때까지 상승 또는 저하시킬 수 있다.
상기 제1 국면에 따른 표시 장치에서, 바람직하게는, 제1 트랜지스터의 게이트와, 클럭 신호를 공급하는 클럭 신호선과의 사이에는, 제1 다이오드가 접속되어 있고, 제5 트랜지스터의 게이트와, 클럭 신호를 공급하는 클럭 신호선과의 사이에는, 제2 다이오드가 접속되어 있다. 이와 같이 구성하면, 클럭 신호선과 제1 트랜지스터의 게이트와의 사이에서 전류가 역류하는 것이 방지되므로, 보다 확실하게, 제1 트랜지스터의 게이트-소스간 전압을 임계값 전압 이하로 유지할 수 있음과 함께, 클럭 신호선과 제5 트랜지스터의 게이트와의 사이에서 전류가 역류하는 것이 방지되므로, 보다 확실하게, 제5 트랜지스터의 게이트-소스간 전압을 임계값 전압 이상으로 유지할 수 있다. 이에 의해, 보다 확실하게, 제1 트랜지스터 및 제5 트랜지스터를 온 상태로 유지할 수 있다.
이러한 경우, 바람직하게는, 제1 다이오드는, 다이오드 접속된 제1 도전형의 제9 트랜지스터를 포함하고, 제2 다이오드는, 다이오드 접속된 제1 도전형의 제10 트랜지스터를 포함한다. 이와 같이 구성하면, 제1 다이오드 및 제2 다이오드를 설치한다고 해도, 제1 도전형의 트랜지스터만으로 시프트 레지스터 회로를 형성할 수있으므로, 이온 주입 공정의 횟수 및 이온 주입 마스크의 매수가 증가하지는 않는다. 이에 의해, 제조 프로세스가 복잡화되는 것을 억제할 수 있음과 함께, 제조 비용이 증대하는 것을 억제할 수 있다.
상기 제1 국면에 따른 표시 장치에서, 바람직하게는, 적어도 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터 및 제8 트랜지스터는, p형의 전계 효과형 트랜지스터이다. 이와 같이 구성하면, p형의 전계 효과형 트랜지스터는, n형의 전계 효과형 트랜지스터와 달리, LDD(Lightly Doped Drain) 구조로 할 필요가 없으므로, 제조 프로세스를 더 간략화할 수 있다. 이 이점을 제외하면 n형의 전계 효과형 트랜지스터로 치환해도 된다.
상기 제1 국면에 따른 표시 장치에서, 바람직하게는, 제2 회로부의 제8 트랜지스터와, 클럭 신호선과의 사이에는, 고저항이 접속되어 있다. 이와 같이 구성하면, 제2 회로부의 제8 트랜지스터가 온 상태가 될 때의 응답 속도가 느려지므로, 제8 트랜지스터가 온 상태일 때에 제2 회로부로부터 출력되는 신호를 지연시킬 수 있다. 따라서, 소정단의 시프트 레지스터 회로의 제8 트랜지스터가 온 상태이고, 소정단보다 2개전의 단의 시프트 레지스터 회로의 제8 트랜지스터가 오프 상태로 된다고 하면, 소정단의 시프트 레지스터 회로에 대응한 수평 스위치의 응답 속도가 느려짐과 함께, 소정단보다 2개전의 단의 시프트 레지스터 회로에 대응한 수평 스위치의 응답 속도는 빨라진다. 이에 의해, 소정단의 수평 스위치가 오프 상태로부터 온 상태가 되는 순간과, 소정단보다 2개전의 단의 수평 스위치가 온 상태로부터오프 상태로 되는 순간이 중첩되는 것을 억제할 수 있다. 이 때문에, 소정단보다 2개전의 단의 수평 스위치가 오프 상태로 된 후에, 소정단의 수평 스위치를 온 상태로 할 수 있으므로, 소정단보다 2개전의 단의 수평 스위치가 온 상태로부터 오프 상태가 되는 순간에 소정단의 수평 스위치가 온 상태가 되는 것에 기인하여, 영상 신호에 노이즈가 발생하는 것을 억제할 수 있다. 이에 의해, 노이즈에 기인하는 화상의 열화를 억제할 수 있다.
상기 제1 국면에 따른 표시 장치에서, 바람직하게는, 시프트 레지스터 회로는, 드레인선을 구동하기 위한 시프트 레지스터 회로, 및 게이트선을 구동하기 위한 시프트 레지스터 회로 중 적어도 한쪽에 적용되어 있다. 이와 같이 구성하면, 드레인선을 구동하기 위한 시프트 레지스터 회로에서, 용이하게, 소비 전력이 증가하는 것을 억제할 수 있음과 함께, 게이트선을 구동하기 위한 시프트 레지스터 회로에서, 용이하게, 소비 전력이 증가하는 것을 억제할 수 있다. 또한, 드레인선을 구동하기 위한 시프트 레지스터 회로와 게이트선을 구동하기 위한 시프트 레지스터 회로와의 양방에 적용하면, 소비 전력이 증가하는 것을 더 억제할 수 있다.
본 발명의 제2 국면에 따른 표시 장치는, 제1 전위측에 접속되어, 클럭 신호에 응답하여 온 상태로 하는 제1 도전형의 제1 트랜지스터와, 제2 전위측에 접속된 제1 도전형의 제2 트랜지스터와, 제1 트랜지스터의 게이트와 제2 전위와의 사이에 접속된 제3 트랜지스터와, 클럭 신호선과 제1 트랜지스터의 게이트와의 사이에 접속되고, 제3 트랜지스터가 오프 상태일 때에 온 상태가 되는 제1 신호에 응답하여 온 상태로 하는 것에 의해 제1 트랜지스터에 클럭 신호를 공급하는 제1 도전형의제4 트랜지스터를 갖는 회로부를 복수 접속한 시프트 레지스터 회로를 구비하고 있다.
이 제2 국면에 따른 표시 장치에서는, 상기한 바와 같이, 제3 트랜지스터가 오프 상태일 때에 온 상태가 되는 제1 신호에 응답하여 온 상태로 하는 제4 트랜지스터를 설치하는 것에 의해, 제3 트랜지스터와 제4 트랜지스터가 동시에 온 상태가 되지는 않는다. 이에 의해, 제3 트랜지스터와 제4 트랜지스터를 통하여 제2 전위와 클럭 신호선과의 사이에 관통 전류가 흐르는 것을 방지할 수 있다. 이 결과, 시프트 레지스터 회로를 포함하는 표시 장치의 소비 전류가 증가하는 것을 억제할 수 있다.
이하, 본 발명의 실시예를 도면에 기초하여 설명한다.
(제1 실시예)
도 1은, 본 발명의 제1 실시예에 따른 액정 표시 장치를 도시한 평면도이다. 도 2는, 도 1에 도시한 제1 실시예에 따른 액정 표시 장치의 H 드라이버를 구성하는 시프트 레지스터 회로의 회로도이다. 도 3은, 도 2에 도시한 시프트 레지스터 회로의 최종단의 회로도이다.
우선, 도 1을 참조하면, 이 제1 실시예에서는 기판(1a) 위에, 표시부(2)와, H 드라이버(3)와, 수평 스위치(HSW : 4)와, V 드라이버(5)가 형성되어 있다. 또, 도 1의 표시부(2)에는, 1 화소분의 구성을 도시하고 있다. 또한, 수평 스위치(4)에는, 도 1에서는 스위치를 2개만 도시하고 있지만, 화소의 수에 따른 수만큼 배치되어 있다. 또한, H 드라이버(3) 및 V 드라이버(5)에 대해서도, 도 1에서는 이들을 구성하는 시프트 레지스터를 2개만 도시하고 있지만, 화소의 수에 따른 수만큼 배치되어 있다. H 드라이버(3) 및 수평 스위치(4)는, 드레인선을 구동(주사)하기 위해 설치되어 있음과 함께, V 드라이버(5)는, 게이트선을 구동(주사)하기 위해 설치되어 있다. 또한, 표시부(2)에는, 화소(20)가 매트릭스 형상으로 배치되어 있다. 각각의 화소(20)는, p 채널 트랜지스터(21), 화소 전극(22), 화소 전극(22)에 대향 배치된 각 화소(20)에 공통된 대향 전극(23), 화소 전극(22)과 대향 전극(23)과의 사이에 협지된 액정(24), 및 보조 용량(25)으로 구성되어 있다. 그리고, p 채널 트랜지스터(21)의 소스는 드레인선에 접속되어 있음과 함께, 드레인은 화소 전극(22)과 보조 용량(25)의 한쪽 전극에 접속되어 있다. 이 p 채널 트랜지스터(21)의 게이트는 게이트선에 접속되어 있다.
또한, 기판(1a)의 외부에 구동 IC(10)가 설치되어 있다. 이 구동 IC(10)는, 전원 회로(11)와, 신호 발생 회로(12)를 포함하고 있다. 그리고, 전원 회로(11)에는, 플러스측 전위 HVDD 및 VVDD와, 마이너스측 전위 HVSS 및 VVSS를 발생시키기 위한 회로가 설치되어 있다. 이에 의해, H 드라이버(3)에 플러스측 전위 HVDD와 마이너스측 전위 HVSS가 공급됨과 함께, V 드라이버(5)에 플러스측 전위 VVDD와 마이너스측 전위 VVSS가 공급된다. 또, 플러스측 전위 HVDD 및 VVDD는, 본 발명의「제2 전위」의 일례이고, 마이너스측 전위 HVSS 및 VVSS는, 본 발명의 「제1 전위」의 일례이다. 또한, 신호 발생 회로(12)에는, 스타트 신호 HST 및 VST와, 클럭 신호 HCLK 및 VCLK와, 인에이블 신호 ENB를 발생시키기 위한 회로가 설치되어 있다. 이에 의해, H 드라이버(3)에 스타트 신호 HST와 클럭 신호 HCLK가 공급됨과 함께,V 드라이버(5)에 스타트 신호 VST와 클럭 신호 VCLK와 인에이블 신호 ENB가 공급된다. 또한, 구동 IC(10)로부터는 비디오 신호 Video가 공급된다.
이어서, 도 2 및 도 3을 참조하여, 제1 실시예에 따른 액정 표시 장치의 H 드라이버(3) 및 수평 스위치(4)의 회로 구성에 대하여 설명한다. 이 제1 실시예에 따른 액정 표시 장치의 H 드라이버(3)는, 도 2에 도시한 바와 같이, 제1 회로부(31a, 31b, 31c, 31d, … 및 31n)와 제2 회로부(32a, 32b, 32c, 32d, … 및 32n)를 포함하는 복수단의 시프트 레지스터 회로(30a, 30b, 30c, 30d, … 및 30n)로 구성되어 있다. 또, 시프트 레지스터 회로(30a, 30b, 30c, 30d, … 및 30n)는, 화소의 수에 따른 단 수가 H 드라이버(3)의 내부에 설치된다.
1단째의 시프트 레지스터 회로(30a)를 구성하는 제1 회로부(31a)는, p 채널 트랜지스터 PT1, PT2, PT3, PT4 및 PT5와, p 채널 트랜지스터의 소스와 드레인을 쇼트한 구조를 갖는 용량 C1을 포함하고 있다. 또, p 채널 트랜지스터 PT1은, 본 발명의 「제2 트랜지스터」의 일례이고, p 채널 트랜지스터 PT2는, 본 발명의 「제3 트랜지스터」의 일례이다. 또한, p 채널 트랜지스터 PT3은, 본 발명의 「제1 트랜지스터」의 일례이고, p 채널 트랜지스터 PT4는, 본 발명의 「제1 다이오드」 및 「제9 트랜지스터」의 일례이다. 또한, p 채널 트랜지스터 PT5는 본 발명의 「제4 트랜지스터」의 일례이고, 용량 C1은, 본 발명의 「제1 용량」의 일례이다. 이하, p 채널 트랜지스터 PT1∼PT5는, 트랜지스터 PT1∼PT5라고 칭한다.
트랜지스터 PT1의 소스는 플러스측 전위 HVDD에 접속되어 있음과 함께, 드레인은 노드 ND2에 접속되어 있다. 트랜지스터 PT2의 소스는 플러스측 전위 HVDD에 접속되어 있음과 함께, 드레인은 노드 ND1에 접속되어 있다. 이 트랜지스터 PT1 및 PT2의 게이트에는 스타트 신호 HST가 공급된다. 또, 스타트 신호 HST는 본 발명의 「제2 신호」의 일례이다. 또한, 트랜지스터 PT2는 트랜지스터 PT1가 온 상태일 때에 트랜지스터 PT3의 게이트에 H 레벨의 신호를 공급함으로써, 트랜지스터 PT3을 오프 상태로 하기 위해 설치되어 있다.
또한, 트랜지스터 PT3의 소스는 노드 ND2에 접속되어 있음과 함께, 드레인은 마이너스측 전위 HVSS에 접속되어 있다. 이 트랜지스터 PT3의 게이트는 노드 ND1에 접속되어 있다.
여기서, 제1 실시예에서는, 용량 C1은 트랜지스터 PT3의 게이트와 소스와의 사이에 접속되어 있다. 또한, 트랜지스터 PT4의 소스는 노드 ND1측에 접속되어 있음과 함께, 드레인은 클럭 신호(HCLK1)에 접속되어 있다. 이 트랜지스터 PT4는 다이오드 접속되어 있다.
또한, 제1 실시예에서는, 트랜지스터 PT5는 트랜지스터 PT4와 노드 ND1과의 사이에 접속되어 있다. 즉, 트랜지스터 PT5의 소스는 노드 ND1에 접속되어 있음과 함께, 드레인은 트랜지스터 PT4의 소스에 접속되어 있다. 이 트랜지스터 PT5의 게이트에는 다음 단의 시프트 레지스터 회로(30b)의 출력 신호 SR2가 공급된다. 또, 다음 단의 시프트 레지스터 회로(30b)의 출력 신호 SR2는, 본 발명의 「제1 신호」의 일례이다.
또한, 1단째의 시프트 레지스터 회로(30a)를 구성하는 제2 회로부(32a)는, p채널 트랜지스터 PT6, PT7, PT8, PT9 및 PT10과, p 채널 트랜지스터의 소스와 드레인을 쇼트한 구조를 갖는 용량 C2와, 저항 R1을 포함하고 있다. 또, p 채널 트랜지스터 PT6은, 본 발명의 「제6 트랜지스터」의 일례이고, p 채널 트랜지스터 PT7은, 본 발명의 「제7 트랜지스터」의 일례이다. 또한, p 채널 트랜지스터 PT8은, 본 발명의 「제5 트랜지스터」의 일례이고, p 채널 트랜지스터 PT9는, 본 발명의 「제2 다이오드」 및 「제10 트랜지스터」의 일례이다. 또한, p 채널 트랜지스터 PT10은, 본 발명의 「제8 트랜지스터」의 일례이고, 용량 C2는 본 발명의 「제2 용량」의 일례이다. 또한, 저항 R1은 본 발명의 「고저항」의 일례이다. 이하, p 채널 트랜지스터 PT6∼PT10은, 각각 트랜지스터 PT6∼PT10이라고 칭한다.
트랜지스터 PT6의 소스는 플러스측 전위 HVDD에 접속되어 있음과 함께, 드레인은 노드 ND4에 접속되어 있다. 트랜지스터 PT7의 소스는 플러스측 전위 HVDD에 접속되어 있음과 함께, 드레인은 노드 ND3에 접속되어 있다. 이 트랜지스터 PT6 및 PT7의 게이트는 제1 회로부(31a)의 노드 ND2에 접속되어 있다. 또한, 트랜지스터 PT7은 트랜지스터 PT6이 온 상태일 때에 트랜지스터 PT8의 게이트에 H 레벨의 신호를 공급하는 것에 의해, 트랜지스터 PT8을 오프 상태로 하기 위해 설치되어 있다.
또한, 트랜지스터 PT8의 소스는 노드 ND4에 접속되어 있음과 함께, 드레인은 마이너스측 전위 HVSS에 접속되어 있다. 이 트랜지스터 PT8의 게이트는 노드 ND3에 접속되어 있다.
여기서, 제1 실시예에서는, 용량 C2는 트랜지스터 PT8의 게이트와 소스와의사이에 접속되어 있다. 또한, 트랜지스터 PT9의 소스는 노드 ND3측에 접속되어 있음과 함께, 드레인은 클럭 신호선(HCLK1)측에 접속되어 있다. 이 트랜지스터 PT9는 다이오드 접속되어 있다.
또한, 제1 실시예에서는, 트랜지스터 PT10은 트랜지스터 PT9와 노드 ND3과의 사이에 접속되어 있다. 즉, 트랜지스터 PT10의 소스는 노드 ND3에 접속되어 있음과 함께, 드레인은 트랜지스터 PT9의 소스에 접속되어 있다. 이 트랜지스터 PT10의 게이트에는 스타트 신호 HST가 공급된다. 또한, 저항 R1은 트랜지스터 PT9와 클럭 신호선(HCLK1)과의 사이에 접속되어 있다. 이 저항 R1은, 트랜지스터 PT8 및 PT9가 온 상태가 될 때의 응답 속도를 느리게 하기 위해 설치되어 있다.
그리고, 제1 실시예에서는, 1단째의 시프트 레지스터 회로(30a)를 구성하는 제1 회로부(31a) 및 제2 회로부(32a)의 트랜지스터 PT1∼PT10, 및 용량 C1 및 C2는, 모두 p형의 MOS 트랜지스터(전계 효과형 트랜지스터)로 이루어지는 TFT(박막 트랜지스터)로 구성되어 있다.
2단째 이후의 시프트 레지스터 회로(30b, 30c, 30d, …, 및 30n)도, 상기한 1단째의 시프트 레지스터 회로(30a)와 마찬가지의 회로 구성을 갖고 있다. 즉, 2단째 이후의 시프트 레지스터 회로(30b, 30c, 30d, …, 및 30n)는, 각각 1단째의 시프트 레지스터 회로(30a)의 제1 회로부(31a) 및 제2 회로부(32a)와 마찬가지의 구성을 갖는 제1 회로부(31b, 31c, 31d, …, 및 31n)와, 제2 회로부(32b, 32c, 32d, …, 및 32n)로 구성되어 있다.
여기서, 제1 실시예에서는, 소정의 단(최종단을 제외함)의 트랜지스터 PT5의 게이트에는 다음 단의 시프트 레지스터 회로의 출력 신호(제1 신호)가 공급되고, 트랜지스터 PT10의 게이트에는 전단의 시프트 레지스터 회로의 출력 신호 또는 스타트 신호 HST(제2 신호)가 공급된다.
또, 도 3에 도시한 바와 같이, 최종단의 시프트 레지스터 회로(30n)의 트랜지스터 PT5의 게이트는 마이너스측 전위 HVSS에 접속되어 있다. 그 결과, 최종단의 시프트 레지스터 회로(30n)의 트랜지스터 PT5의 게이트에는 항상 L 레벨의 신호가 공급된다.
또한, 도 2에 도시한 바와 같이, 수평 스위치(4)에는 각 단마다 트랜지스터 PT11이 설치되어 있다. 이 트랜지스터 PT11의 소스는 비디오 신호선에 접속되어 있음과 함께, 드레인은 드레인선에 접속되어 있다. 또한, 각 단의 트랜지스터 PT11의 게이트는 각 단의 출력 노드인 노드 ND4에 접속되어 있다. 이에 의해, 각단의 트랜지스터 PT11에는 각 단의 출력 신호(SR1, SR2, SR3, SR4, …, 및 SRn-1)가 공급된다. 또, 각 단의 출력 신호(SR1, SR2, SR3, SR4, …, 및 SRn-1)는, 비디오 신호선의 수(예를 들면, 적(R), 녹(G) 및 청(B)의 3 종류의 비디오 신호가 입력되는 경우에는 3개가 됨)에 따라 설치되었던 수평 스위치(4)의 소스에 입력된다.
도 4는, 도 2 및 도 3에 도시한 H 드라이버 및 수평 스위치의 동작을 설명하기 위한 파형도이다. 이어서, 도 2∼도 4를 참조하여, 제1 실시예에 따른 액정 표시 장치의 H 드라이버(3) 및 수평 스위치(4)의 동작에 대하여 설명한다.
우선, 초기 상태에서는 1단째∼n-1단째의 시프트 레지스터 회로(30a∼30n-1)의 출력 신호 SR1∼SRn-1이 H 레벨로 되어 있다.
이 상태에서, 스타트 신호 HST를 L 레벨로 하는 것에 의해, 1단째의 시프트 레지스터 회로(30a)의 트랜지스터 PT1 및 PT2에 L 레벨의 스타트 신호 HST가 공급된다. 이에 의해, 트랜지스터 PT1 및 PT2가 온 상태로 된다. 이 후, 클럭 신호 HCLK1이 L 레벨이 됨과 함께, 클럭 신호 HCLK2가 H 레벨이 되는 것에 의해, 1단째의 시프트 레지스터 회로(30a)의 트랜지스터 PT4 및 PT9의 게이트에 L 레벨의 클럭 신호 HCLK1이 공급된다. 이에 의해, 트랜지스터 PT4 및 PT9가 온 상태로 된다. 또, 트랜지스터 PT9가 온 상태가 될 때의 응답 속도는 저항 R1에 의해 느려진다.
이 때, 제1 실시예에서는, 1단째의 시프트 레지스터 회로(30a)의 트랜지스터 PT5의 게이트에 2단째의 시프트 레지스터 회로(30b)의 H 레벨의 출력 신호 SR2가 공급되므로 트랜지스터 PT5가 오프 상태로 된다. 이 때문에, 1단째의 시프트 레지스터 회로(30a)의 트랜지스터 PT2와 트랜지스터 PT4가 온 상태이어도, 트랜지스터 PT2와 트랜지스터 PT4를 통하여 HVDD로부터 클럭 신호선(HCLK1)에 관통 전류가 흐르지는 않는다.
또한, 1단째의 시프트 레지스터 회로(30a)의 트랜지스터 PT2가 온 상태이고 트랜지스터 PT5가 오프 상태이므로, 노드 ND1의 전위가 H 레벨로 상승한다. 이에 의해, 1단째의 시프트 레지스터 회로(30a)의 트랜지스터 PT3이 오프 상태로 된다. 이 경우, 1단째의 시프트 레지스터 회로(30a)의 트랜지스터 PT1은 온 상태이므로,노드 ND2의 전위가 H 레벨로 상승한다. 이에 의해, 1단째의 시프트 레지스터 회로(30a)의 트랜지스터 PT6 및 PT7이 오프 상태로 된다.
이 때, 제1 실시예에서는, 1단째의 시프트 레지스터 회로(30a)의 트랜지스터 PT10의 게이트에 L 레벨의 스타트 신호 HST가 공급되므로, 트랜지스터 PT10은 온 상태로 되어 있다. 이에 의해, 노드 ND3의 전위가 L 레벨로 강하하므로, 1단째의 시프트 레지스터 회로(30a)의 트랜지스터 PT8이 온 상태로 된다. 이 상태에서는, 트랜지스터 PT6은 오프 상태이므로 노드 ND4의 전위가 HVSS측으로 저하한다.
이 때, 1단째의 시프트 레지스터 회로(30a)의 노드 ND3은, 용량 C2에 의해 트랜지스터 PT8의 게이트-소스간 전압이 유지되도록, 노드 ND4의 전위의 저하에 수반하여 전위가 저하한다. 또한, 트랜지스터 PT7이 오프 상태임과 함께, 다이오드 접속된 트랜지스터 PT9에는 클럭 신호선으로부터의 H 레벨의 클럭 신호 HCLK1이 노드 ND3측으로 역류하지는 않으므로, 용량 C2의 유지 전압(트랜지스터 PT8의 게이트-소스간 전압)은 유지된다. 이에 의해, 트랜지스터 PT8이 항상 온 상태로 유지되므로, 노드 ND4의 전위가 HVSS까지 저하한다. 그 결과, 1단째의 시프트 레지스터 회로(30a)로부터 L 레벨의 출력 신호 SR1이 출력된다.
그리고, 그 1단째의 시프트 레지스터 회로(30a)로부터의 L 레벨의 출력 신호 SR1이 수평 스위치(4)의 1단째의 트랜지스터 PT11의 게이트에 공급되므로, 1단째의 트랜지스터 PT11이 온 상태로 된다. 또한, L 레벨의 출력 신호 SR1은 2단째의 시프트 레지스터 회로(30b)에도 공급된다.
이어서, 클럭 신호 HCLK1이 H 레벨이 됨과 함께, 클럭 신호 HCLK2가 L 레벨이 되는 것에 의해, 1단째의 시프트 레지스터 회로(30a)의 트랜지스터 PT4 및 PT9가 오프 상태로 된다. 이 후, 스타트 신호 HST가 H 레벨이 되는 것에 의해, 1단째의 시프트 레지스터 회로(30a)의 트랜지스터 PT1, PT2 및 PT10이 오프 상태로 된다. 이 경우에는, 1단째의 시프트 레지스터 회로(30a)의 노드 ND1 및 ND2가 H 레벨로 유지된 상태에서 부유 상태로 된다. 또, 오프 상태의 트랜지스터 PT9와 용량 C2에 의해, 노드 ND4의 전위가 HVSS(L 레벨)로 유지되어 있다. 이에 의해, 1단째의 시프트 레지스터 회로(30a)로부터는 L 레벨의 출력 신호 SR1이 계속 출력된다.
이 때, 2단째의 시프트 레지스터 회로(30b)의 제1 회로부(31b)에는 1단째의 시프트 레지스터 회로(30a)의 L 레벨의 출력 신호 SR1 및 L 레벨의 클럭 신호 HCLK2가 공급된 상태가 되므로, 2단째의 시프트 레지스터 회로(30b)에서는, 1단째의 시프트 레지스터 회로(30a)에 L 레벨의 스타트 신호 HST 및 L 레벨의 클럭 신호 HCLK1이 공급된 경우의 상기한 동작과 마찬가지의 동작이 행해진다. 이에 의해, 2단째의 시프트 레지스터 회로(30b)로부터 L 레벨의 출력 신호 SR2가 출력된다.
이어서, 재차, 클럭 신호 HCLK1이 L 레벨이 됨과 함께, 클럭 신호 HCLK2가 H 레벨이 되는 것에 의해, 1단째의 시프트 레지스터 회로(30a)의 트랜지스터 PT4 및 PT9가 온 상태로 된다.
이 때, 제1 실시예에서는, 1단째의 시프트 레지스터 회로(30a)의 트랜지스터 PT5의 게이트에 2단째의 시프트 레지스터 회로(30b)의 L 레벨의 출력 신호 SR2가 공급되므로, 트랜지스터 PT5가 온 상태로 된다. 이에 의해, 1단째의 시프트 레지스터 회로(30a)의 트랜지스터 PT3이 온 상태가 되므로, 노드 ND2가 L 레벨이 되고,그 결과, 1단째의 시프트 레지스터 회로(30a)의 트랜지스터 PT6 및 PT7이 온 상태로 된다.
이 때, 제1 실시예에서는, 1단째의 시프트 레지스터 회로(30a)의 트랜지스터 PT10의 게이트에 H 레벨의 스타트 신호 HST가 공급되므로, 트랜지스터 PT10이 오프 상태로 된다. 이 때문에, 1단째의 시프트 레지스터 회로(30a)의 트랜지스터 PT7과 트랜지스터 PT9가 온 상태라도, 트랜지스터 PT7과 트랜지스터 PT9를 통하여 HVDD로부터 클럭 신호선(HCLK1)에 관통 전류가 흐르지는 않는다.
또한, 1단째의 시프트 레지스터 회로(30a)의 트랜지스터 PT7이 온 상태이고 트랜지스터 PT10이 오프 상태이므로, 노드 ND3의 전위가 H 레벨로 상승한다. 이에 의해, 1단째의 시프트 레지스터 회로(30a)의 트랜지스터 PT8이 오프 상태로 되므로, 노드 ND4의 전위가 HVDD까지 상승한다. 그 결과, 1단째의 시프트 레지스터 회로(30a)로부터 H 레벨의 출력 신호 SR1이 출력된다.
이상과 같이, 제1 실시예에 따른 시프트 레지스터 회로(30a)에서는, 제1 회로부(31a)에 L 레벨의 스타트 신호 HST가 입력되어 있을 때에 L 레벨의 클럭 신호 HCLK1이 입력되면, 제2 회로부(32a)로부터 L 레벨의 출력 신호 SR1이 출력된다. 그리고, 제2 회로부(32a)로부터 L 레벨의 출력 신호 SR1이 출력되어 있는 상태에서, 재차, L 레벨의 클럭 신호 HCLK1이 입력되면 제2 회로부(32a)로부터의 출력 신호 SR1은 H 레벨이 된다. 그리고, 1단째의 시프트 레지스터 회로(30a)의 제2 회로부(32a)로부터의 출력 신호 SR1은, 2단째의 시프트 레지스터 회로(30b)의 제1 회로부(31b)에 입력된다. 이와 같이, 전단의 시프트 레지스터 회로로부터의 출력 신호가 다음 단의 시프트 레지스터 회로에 입력됨과 함께, L 레벨이 되는 타이밍이 상호 어긋난 클럭 신호 HCLK1 및 HCLK2가 각 단의 시프트 레지스터 회로에 교대로 입력됨으로써, 각 단의 시프트 레지스터 회로로부터 L 레벨의 출력 신호가 출력되는 타이밍이 시프트한다.
이와 같이 하여, 제1 실시예에 따른 액정 표시 장치의 드레인선이 구동(주사)된다. 그리고, 하나의 게이트선으로 연결되는 모든 단의 드레인선의 주사가 종료하면 다음의 게이트선이 선택된다. 그리고, 다시 각 단의 드레인선이 순차적으로 주사된 후, 다음의 게이트 선이 선택된다. 이 동작이 최후의 게이트선의 주사가 종료될 때까지 반복됨으로써 화면의 주사가 종료한다.
또한, 도 3에 도시한 바와 같이, 최종단의 시프트 레지스터 회로(30n)의 트랜지스터 PT5의 게이트에는 항상 L 레벨의 신호가 공급되고 있다. 이 때문에, 최종단의 시프트 레지스터 회로(30n)의 트랜지스터 PT5는 항상 온 상태로 되어 있다.
제1 실시 형태에서는, 상기한 바와 같이, 다음 단의 출력 신호 SRm+1에 응답하여 온 상태로 하는 것에 의해 트랜지스터 PT3에 클럭 신호 HCLK1(HCLK2)를 공급하는 트랜지스터 PT5와, 전단의 출력 신호 SRm-1또는 스타트 신호 HST에 응답하여 온 상태로 하는 것에 의해 트랜지스터 PT8에 클럭 신호 HCLK1(HCLK2)을 공급하는 트랜지스터 PT10을 설치함으로써, 다음 단의 출력 신호 SRm+1과 전단의 출력 신호 SRm-1과의 L 레벨(트랜지스터 PT5와 트랜지스터 PT10과의 온 상태)의 기간이 중첩되지는 않으므로, 트랜지스터 PT5와 트랜지스터 PT10이 동시에 온 상태가 되지는 않는다. 그리고, 트랜지스터 PT2가 전단의 출력 신호 SRm-1또는 스타트 신호 HST에 응답하여 온 상태로 하므로, 트랜지스터 PT5와 트랜지스터 PT2가 동시에 온 상태가 되지는 않는다. 이 때문에, 트랜지스터 PT5와 트랜지스터 PT2를 통하여 HVDD와 클럭 신호선과의 사이에 관통 전류가 흐르는 것을 방지할 수 있다. 또한, 트랜지스터 PT7이 전단의 출력 신호 SRm-1또는 스타트 신호 HST에 응답하여 온 상태로 하는 트랜지스터(10)가 온 상태의 기간은 오프 상태가 되므로, 트랜지스터 PT10과 트랜지스터 PT7이 동시에 온 상태가 되지는 않는다. 그 때문에, 트랜지스터 PT10과 트랜지스터 PT7을 통하여 HVDD와 클럭 신호선과의 사이에 관통 전류가 흐르는 것을 방지할 수 있다.
또한, 트랜지스터 PT2가 온 상태일 때에는, 트랜지스터 PT1이 온 상태가 됨과 함께, 트랜지스터 PT3이 오프 상태가 되므로, 트랜지스터 PT1과 트랜지스터 PT3이 동시에 온 상태가 되지도 않는다. 이 때문에, 트랜지스터 PT1 및 PT3을 통하여 HVDD와 HVSS와의 사이에 관통 전류가 흐르는 것을 방지할 수 있다. 또, 트랜지스터 PT7이 온 상태일 때에는, 트랜지스터 PT6이 온 상태가 됨과 함께, 트랜지스터 PT8이 오프 상태가 되므로, 트랜지스터 PT6 및 PT8을 통하여 HVDD와 HVSS와의 사이에 관통 전류가 흐르는 것을 방지할 수 있다. 그 결과, 액정 표시 장치의 H 드라이버(3)의 소비 전류가 증가하는 것을 억제할 수 있다.
또한, 제1 실시예에서는, 다이오드 접속된 트랜지스터 PT4 및 PT9를 설치하는 것에 의해, 다이오드(트랜지스터 PT4 및 PT9)를 설치했다고 해도, p 채널 트랜지스터만으로 시프트 레지스터 회로를 형성할 수 있으므로, 이온 주입 공정의 횟수 및 이온 주입 마스크의 매수가 증가하지 않는다. 이에 의해, 제조 프로세스가 복잡해지는 것을 억제할 수 있음과 함께, 제조 비용이 증대하는 것을 억제할 수 있다.
또한, 제1 실시예에서는, 시프트 레지스터 회로를 구성하는 트랜지스터를, 모두 p 채널 트랜지스터로 하는 것에 의해, p 채널 트랜지스터는, n 채널 트랜지스터와 달리, LDD 구조로 할 필요가 없으므로, 제조 프로세스를 더 간략화할 수 있다.
또한, 제1 실시예에서는, 트랜지스터 PT9와 클럭 신호선과의 사이에 저항 R1을 접속함으로써, 트랜지스터 PT8이 온 상태가 될 때의 응답 속도가 느려지므로, 트랜지스터 PT8이 온 상태일 때에 시프트 레지스터 회로로부터 출력되는 신호를 지연시킬 수 있다. 이 경우, 3단째의 시프트 레지스터 회로(30c)의 트랜지스터 PT8이 온 상태이고, 1단째의 시프트 레지스터 회로(30a)의 트랜지스터 PT8이 오프 상태로 된다고 하면, 3단째의 시프트 레지스터 회로(30c)에 대응한 트랜지스터 PT11의 응답 속도가 느려짐과 함께, 1단째의 시프트 레지스터 회로(30a)에 대응한 트랜지스터 PT11의 응답 속도가 빨라진다. 이에 의해, 3단째의 트랜지스터 PT11이 오프 상태로부터 온 상태가 되는 순간과, 1단째의 트랜지스터 PT11이 온 상태로부터 오프 상태가 되는 순간이 중첩되는 것을 억제할 수 있다. 이 때문에, 1단째의 트랜지스터 PT11이 오프 상태로 된 후에 3단째의 트랜지스터 PT11을 온 상태로 할 수있으므로, 1단째의 트랜지스터 PT11이 온 상태로부터 오프 상태가 되는 순간에 3단째의 트랜지스터 PT11이 온 상태가 되는 것에 기인하여, 영상 신호에 노이즈가 발생하는 것을 억제할 수 있다. 이에 의해, 노이즈에 기인하는 화상의 열화를 억제할 수 있다.
(제2 실시예)
도 5는, 본 발명의 제2 실시예에 따른 액정 표시 장치의 V 드라이버를 구성하는 시프트 레지스터 회로의 회로도이다. 도 6은, 도 5에 도시한 시프트 레지스터 회로의 최종단의 회로도이다. 도 5 및 도 6을 참조하여, 이 제2 실시예에서는, 도 1에 도시한 제1 실시예의 액정 표시 장치에서, 게이트선을 구동(주사)하기 위한 V 드라이버(5)에 본 발명을 적용하는 경우에 대해 설명한다.
즉, 이 제2 실시예에 따른 액정 표시 장치의 V 드라이버(5)는, 도 5에 도시한 바와 같이, 각각 제1 회로부(51a, 51b, 51c, 51d, …, 및 51n)와, 제2 회로부(52a, 52b, 52c, 52d, …, 및 52n)와, 제3 회로부(53a, 53b, 53c, 53d, …, 및 53n)와, 제4 회로부(54a, 54b, 54c, 54d, …, 및 54n)를 포함하는 복수단의 시프트 레지스터 회로(50a, 50b, 50c, 50d, …, 및 50n)로 구성되어 있다. 또, 제3 회로부(53a∼53n)는 본 발명의 「제1 회로부」의 일례이고, 제4 회로부(54a∼54n)는 본 발명의 「제2 회로부」의 일례이다.
1단째의 시프트 레지스터 회로(50a)를 구성하는 제1 회로부(51a)는, p 채널트랜지스터 PT21, PT22, PT23, PT24 및 PT25와, p 채널 트랜지스터의 소스와 드레인을 쇼트한 구조를 갖는 용량 C21 및 C22를 포함하고 있다. 또, p 채널 트랜지스터 PT21은, 본 발명의 「제2 트랜지스터」의 일례이고, p 채널 트랜지스터 PT22는, 본 발명의 「제3 트랜지스터」의 일례이다. 또한, p 채널 트랜지스터 PT23은, 본 발명의 「제1 트랜지스터」의 일례이고, p 채널 트랜지스터 PT24는, 본 발명의 「제1 다이오드」 및 「제9 트랜지스터」의 일례이다. 또한, p 채널 트랜지스터 PT25는, 본 발명의 「제4 트랜지스터」의 일례이고, 용량 C21은, 본 발명의 「제1 용량」의 일례이다. 이하, p 채널 트랜지스터 PT21∼PT25는, 각각 트랜지스터 PT21∼PT25라고 칭한다.
트랜지스터 PT21의 소스는 플러스측 전위 VVDD에 접속되어 있음과 함께, 드레인은 노드 ND22에 접속되어 있다. 트랜지스터 PT22의 소스는 플러스측 전위 VVDD에 접속되어 있음과 함께, 드레인은 노드 ND21에 접속되어 있다. 이 트랜지스터 PT21 및 PT22의 게이트에는 스타트 신호 VST가 공급된다. 또, 스타트 신호 VST는, 본 발명의 「제2 신호」의 일례이다. 또한, 트랜지스터 PT22는 트랜지스터 PT21이 온 상태일 때에 트랜지스터 PT23의 게이트에 H 레벨의 신호를 공급하는 것에 의해, 트랜지스터 PT23을 오프 상태로 하기 위해 설치되어 있다.
또한, 트랜지스터 PT23의 소스는 노드 ND22에 접속되어 있음과 함께, 드레인은 마이너스측 전위 VVSS에 접속되어 있다. 이 트랜지스터 PT23의 게이트는 노드 ND21에 접속되어 있다.
여기서, 제2 실시예에서는, 용량 C21은 트랜지스터 PT23의 게이트와 소스와의 사이에 접속되어 있다. 또한, 트랜지스터 PT24의 소스는 노드 ND21측에 접속되어 있음과 함께, 드레인은 클럭 신호선(VCLK1)에 접속되어 있다. 이 트랜지스터 PT24는 다이오드 접속되어 있다.
또한, 제2 실시예에서는, 트랜지스터 PT25는 트랜지스터 PT24와 노드 ND21과의 사이에 접속되어 있다. 즉, 트랜지스터 PT25의 소스는 노드 ND21에 접속되어 있음과 함께, 드레인은 트랜지스터 PT24의 소스에 접속되어 있다. 이 트랜지스터 PT25의 게이트에는 동일한 단의 시프트 레지스터 회로(50a)의 제4 회로부(54a)의 출력 신호가 공급된다. 또, 이 동일한 단의 시프트 레지스터 회로(50a)의 제4 회로부(54a)의 출력 신호는, 본 발명의 「제1 신호」의 일례이다.
또한, 용량 C22는 트랜지스터 PT23의 게이트와 드레인과의 사이에 접속되어 있다. 이 용량 C22는 트랜지스터 PT25가 오프 상태로부터 온 상태로 변화할 때에 노드 ND21의 전위가 너무 강하하는 것에 기인하여, 트랜지스터 PT23이 오동작하는 것을 방지하기 위해 설치되어 있다. 또, 게이트선을 구동(주사)하는 제2 실시예의 V 시프트 레지스터(5)는, 드레인선을 구동(주사)하는 상기 제1 실시예의 H 시프트 레지스터(3)에 비하여 동작 스피드가 느리기 때문에, 노드 ND21의 전위가 불안정하게 되기 쉽다. 이 때문에, V 시프트 레지스터(5)에서는 용량 C22를 설치하고 있다.
또한, 1단째의 시프트 레지스터 회로(50a)를 구성하는 제2 회로부(52a)는, 기본적으로 제1 회로부(51a)와 마찬가지의 회로 구성을 갖고 있다. 구체적으로 설명하면, 제2 회로부(52a)는, p 채널 트랜지스터 PT26, PT27, PT28, PT29 및 PT30과, p 채널 트랜지스터의 소스와 드레인을 쇼트한 구조를 갖는 용량 C23 및 C24를 포함하고 있다. 또, p 채널 트랜지스터 PT26은, 본 발명의 「제6 트랜지스터」의 일례이고, p 채널 트랜지스터 PT27은, 본 발명의 「제7 트랜지스터」의 일례이다. 또한, p 채널 트랜지스터 PT28은, 본 발명의 「제5 트랜지스터」의 일례이고, p 채널 트랜지스터 PT29는, 본 발명의 「제2 다이오드」 및 「제10 트랜지스터」의 일례이다. 또한, p 채널 트랜지스터 PT30은, 본 발명의 「제8 트랜지스터」의 일례이고, 용량 C23은, 본 발명의 「제2 용량」의 일례이다. 이하, p 채널 트랜지스터 PT26∼PT30은, 각각 트랜지스터 PT26∼PT30이라고 칭한다.
트랜지스터 PT26의 소스는 플러스측 전위 VVDD에 접속되어 있음과 함께, 드레인은 노드 ND24에 접속되어 있다. 트랜지스터 PT27의 소스는 플러스측 전위 VVDD에 접속되어 있음과 함께, 드레인은 노드 ND23에 접속되어 있다. 이 트랜지스터 PT26 및 PT27의 게이트는 제1 회로부(51a)의 노드 ND22에 접속되어 있다. 또한, 트랜지스터 PT27은 트랜지스터 PT26이 온 상태일 때에 트랜지스터 PT28의 게이트에 H 레벨의 신호를 공급하는 것에 의해, 트랜지스터 PT28을 오프 상태로 하기 위해 설치되어 있다.
또한, 트랜지스터 PT28의 소스는 노드 ND24에 접속되어 있음과 함께, 드레인은 마이너스측 전위 VVSS에 접속되어 있다. 이 트랜지스터 PT28의 게이트는 노드 ND23에 접속되어 있다.
여기서, 제2 실시예에서는, 용량 C23은 트랜지스터 PT28의 게이트와 소스와의 사이에 접속되어 있다. 또한, 트랜지스터 PT29의 소스는 노드 ND23측에 접속되어 있음과 함께, 드레인은 클럭 신호선(VCLK1)에 접속되어 있다. 이 트랜지스터 PT29는 다이오드 접속되어 있다.
또한, 제2 실시예에서는, 트랜지스터 PT30은 트랜지스터 PT29와 노드 ND23과의 사이에 접속되어 있다. 즉, 트랜지스터 PT30의 소스는 노드 ND23에 접속되어 있음과 함께, 드레인은 트랜지스터 PT29의 소스에 접속되어 있다. 이 트랜지스터 PT30의 게이트에는 스타트 신호 VST가 공급된다.
또한, 용량 C24는 트랜지스터 PT28의 게이트와 드레인과의 사이에 접속되어 있다. 이 용량 C24는 트랜지스터 PT30이 오프 상태로부터 온 상태로 변화할 때에 노드 ND23의 전위가 너무 강하하는 것에 기인하여, 트랜지스터 PT28이 오동작하는 것을 방지하기 위해 설치되어 있다.
또한, 1단째의 시프트 레지스터 회로(50a)를 구성하는 제3 회로부(53a)는, 기본적으로 제1 회로부(51a) 및 제2 회로부(52a)와 마찬가지의 회로 구성을 갖고 있다. 구체적으로 설명하면, 제3 회로부(53a)는, p 채널 트랜지스터 PT31, PT32, PT33, PT34 및 PT35와, p 채널 트랜지스터의 소스와 드레인을 쇼트한 구조를 갖는 용량 C25 및 C26을 포함하고 있다. 또, p 채널 트랜지스터 PT31은, 본 발명의 「제2 트랜지스터」의 일례이고, p 채널 트랜지스터 PT32는, 본 발명의 「제3 트랜지스터」의 일례이다. 또한, p 채널 트랜지스터 PT33은, 본 발명의 「제1 트랜지스터」의 일례이고, p 채널 트랜지스터 PT34는, 본 발명의 「제1 다이오드」 및 「제9 트랜지스터」의 일례이다. 또한, p 채널 트랜지스터 PT35는, 본 발명의 「제4 트랜지스터」의 일례이고, 용량 C25는 본 발명의 「제1 용량」의 일례이다.이하, p 채널 트랜지스터 PT31∼PT35는, 각각 트랜지스터 PT31∼PT35라고 칭한다.
트랜지스터 PT31의 소스는 플러스측 전위 VVDD에 접속되어 있음과 함께, 드레인은 노드 ND26에 접속되어 있다. 트랜지스터 PT32의 소스는 플러스측 전위 VVDD에 접속되어 있음과 함께, 드레인은 노드 ND25에 접속되어 있다. 이 트랜지스터 PT31 및 PT32의 게이트는 제2 회로부(52a)의 노드 ND24에 접속되어 있다. 또, 동일한 단의 시프트 레지스터 회로(50a)의 제2 회로부(52a)의 출력 신호는, 본 발명의 「제2 신호」의 일례이다. 또한, 트랜지스터 PT32는 트랜지스터 PT31이 온 상태일 때에 트랜지스터 PT33의 게이트에 H 레벨의 신호를 공급하는 것에 의해, 트랜지스터 PT33을 오프 상태로 하기 위해 설치되어 있다.
또한, 트랜지스터 PT33의 소스는 노드 ND26에 접속되어 있음과 함께, 드레인은 마이너스측 전위 VVSS에 접속되어 있다. 이 트랜지스터 PT33의 게이트는 노드 ND25에 접속되어 있다.
여기서, 제2 실시예에서는, 용량 C25는 트랜지스터 PT33의 게이트와 소스와의 사이에 접속되어 있다. 또한, 트랜지스터 PT34의 소스는 노드 ND25측에 접속되어 있음과 함께, 드레인은 클럭 신호선(VCLK2)에 접속되어 있다. 이 트랜지스터 PT34는 다이오드 접속되어 있다.
또한, 제2 실시예에서는, 트랜지스터 PT35는 트랜지스터 PT34와 노드 ND25와의 사이에 접속되어 있다. 이 트랜지스터 PT35의 게이트에는 다음 단의 시프트 레지스터 회로(50b)의 제2 회로부(52b)의 출력 신호가 공급된다. 또, 다음 단의 시프트 레지스터 회로(50b)의 제2 회로부(52b)의 출력 신호는, 본 발명의 「제1 신호」의 일례이다.
또한, 용량 C26은 트랜지스터 PT33의 게이트와 드레인과의 사이에 접속되어 있다. 이 용량 C26은 트랜지스터 PT35가 오프 상태로부터 온 상태로 변화할 때에 노드 ND25의 전위가 너무 강하하는 것에 기인하여, 트랜지스터 PT33이 오동작하는 것을 방지하기 위해 설치되어 있다.
또한, 1단째의 시프트 레지스터 회로(50a)를 구성하는 제4 회로부(54a)는, 상기한 제1 회로부(51a), 제2 회로부(52a) 및 제3 회로부(53a)와 마찬가지로, p 채널 트랜지스터 PT36, PT37, PT38, PT39 및 PT40과, p 채널 트랜지스터의 소스와 드레인을 쇼트한 구조를 갖는 용량 C27 및 C28을 포함하고 있다. 또, p 채널 트랜지스터 PT36은, 본 발명의 「제6 트랜지스터」의 일례이고, p 채널 트랜지스터 PT37은, 본 발명의 「제7 트랜지스터」의 일례이다. 또한, p 채널 트랜지스터 PT38은, 본 발명의 「제5 트랜지스터」의 일례이고, p 채널 트랜지스터 PT39는, 본 발명의 「제2 다이오드」 및 「제10 트랜지스터」의 일례이다. 또한, p 채널 트랜지스터 PT40은, 본 발명의 「제8 트랜지스터」의 일례이고, 용량 C27은, 본 발명의 「제2 용량」의 일례이다. 또한, 1단째의 시프트 레지스터 회로(50a)의 제4 회로부(54a)는, 상기한 제1 회로부(51a), 제2 회로부(52a) 및 제3 회로부(53a)와 달리, p 채널 트랜지스터 PT41, PT42, PT43 및 PT44와, p 채널 트랜지스터의 소스와 드레인을 쇼트한 구조를 갖는 용량 C29를 더 포함하고 있다. 이하, p 채널 트랜지스터 PT36∼PT44는, 각각 트랜지스터 PT36∼PT44라고 칭한다.
트랜지스터 PT36의 소스는 플러스측 전위 VVDD에 접속되어 있음과 함께, 드레인은 노드 ND28에 접속되어 있다. 트랜지스터 PT37의 소스는 플러스측 전위 VVDD에 접속되어 있음과 함께, 드레인은 노드 ND27에 접속되어 있다. 이 트랜지스터 PT36 및 PT37의 게이트는 제3 회로부(53a)의 노드 ND26에 접속되어 있다. 또한, 트랜지스터 PT37은 트랜지스터 PT36이 온 상태일 때에 트랜지스터 PT38의 게이트에 H 레벨의 신호를 공급하는 것에 의해, 트랜지스터 PT38을 오프 상태로 하기 위해 설치되어 있다.
또한, 트랜지스터 PT38의 소스는 노드 ND28에 접속되어 있음과 함께, 드레인은 마이너스측 전위 VVSS에 접속되어 있다. 이 트랜지스터 PT38의 게이트는 노드 ND27에 접속되어 있다.
여기서, 제2 실시예에서는, 용량 C27은 트랜지스터 PT38의 게이트와 소스와의 사이에 접속되어 있다. 또한, 트랜지스터 PT39의 소스는 노드 ND27측에 접속되어 있음과 함께, 드레인은 클럭 신호선(VCLK2)에 접속되어 있다. 이 트랜지스터 PT39는 다이오드 접속되어 있다.
또한, 제2 실시예에서는, 트랜지스터 PT40은 트랜지스터 PT39와 노드 ND27과의 사이에 접속되어 있다. 즉, 트랜지스터 PT40의 소스는 노드 ND27에 접속되어 있음과 함께, 드레인은 트랜지스터 PT39의 소스에 접속되어 있다. 이 트랜지스터 PT40의 게이트에는 동일한 단의 시프트 레지스터 회로(50a)의 제2 회로부(52a)의 출력 신호가 공급된다.
또한, 용량 C28은 트랜지스터 PT38의 게이트와 드레인과의 사이에 접속되어 있다. 이 용량 C28은 트랜지스터 PT40이 오프 상태로부터 온 상태로 변화할 때에노드 ND27의 전위가 너무 강하하는 것에 기인하여, 트랜지스터 PT38이 오동작하는 것을 방지하기 위해 설치되어 있다.
트랜지스터 PT41의 소스는 플러스측 전위 VVDD에 접속되어 있음과 함께, 드레인은 노드 ND28에 접속되어 있다. 이 트랜지스터 PT41의 게이트에는 인에이블 신호 ENB가 공급된다. 그리고, 트랜지스터 PT41과 트랜지스터 PT36에 의해, 트랜스퍼 게이트 TG1이 구성된다.
또한, 트랜지스터 PT42의 소스는 트랜지스터 PT38의 드레인에 접속되어 있음과 함께, 드레인은 마이너스측 전위 VVSS에 접속되어 있다. 이 트랜지스터 PT42의 게이트는 노드 ND29에 접속되어 있다. 그리고, 트랜지스터 PT42의 게이트에는 반전 인에이블 신호 XENB가 공급된다. 또한, 용량 C29는 트랜지스터 PT42의 게이트와 소스와의 사이에 접속되어 있다.
또한, 트랜지스터 PT43의 소스는 플러스측 전위 VVDD에 접속되어 있음과 함께, 드레인은 노드 ND29에 접속되어 있다. 이 트랜지스터 PT43의 게이트에는 인에이블 신호 ENB가 공급된다.
또한, 트랜지스터 PT44의 소스는 인에이블 신호선(XENB)에 접속되어 있음과 함께, 드레인은 노드 ND29에 접속되어 있다. 그리고, 트랜지스터 PT44는 다이오드 접속되어 있다.
그리고, 제2 실시예에서는, 1단째의 시프트 레지스터 회로(50a)를 구성하는 제1 회로부(51a), 제2 회로부(52a), 제3 회로부(53a) 및 제4 회로부(54a)의 트랜지스터 PT21∼PT44, 및 용량 C21∼C29는, 모두 p형의 MOS 트랜지스터(전계 효과형 트랜지스터)로 이루어지는 TFT(박막 트랜지스터)로 구성되어 있다.
2단째 이후의 시프트 레지스터 회로(50b, 50c, 50d, …, 및 50n)도, 상기한 1단째의 시프트 레지스터 회로(50a)와 마찬가지의 회로 구성을 갖고 있다. 즉, 2단째 이후의 시프트 레지스터 회로(50b, 50c, 50d, …, 및 50n)는, 1단째의 시프트 레지스터 회로(50a)의 제1 회로부(51a), 제2 회로부(52a), 제3 회로부(53a) 및 제4 회로부(54a)와 마찬가지의 구성을 갖는 제1 회로부(51b, 51c, 51d, …, 및 51n)와, 제2 회로부(52b, 52c, 52d, …, 및 52n)와, 제3 회로부(53b, 53c, 53d, …, 및 53n)와, 제4 회로부(54b, 54c, 54d, …, 및 54n)로 구성되어 있다.
여기서, 제2 실시예에서는, 소정의 단의 트랜지스터 PT25의 게이트에는 동일한 단의 시프트 레지스터 회로의 제4 회로부의 출력 신호(제1 신호)가 공급되고, 트랜지스터 PT30의 게이트에는 전단의 시프트 레지스터 회로의 제4 회로부의 출력 신호 또는 스타트 신호 VST(제2 신호)가 공급된다. 또한, 소정의 단(최종단을 제외함)의 트랜지스터 PT35의 게이트에는 다음 단의 시프트 레지스터 회로의 제2 회로부의 출력 신호(제1 신호)가 공급되고, 트랜지스터 PT40의 게이트에는 동일한 단의 시프트 레지스터 회로의 제2 회로부의 출력 신호(제2 신호)가 공급된다.
또, 도 6에 도시한 바와 같이, 최종단의 시프트 레지스터 회로(50n)의 제3 회로부(53n)의 트랜지스터 PT35의 게이트는 마이너스측 전위 VVSS에 접속되어 있다. 그 결과, 최종단의 시프트 레지스터 회로50n)의 트랜지스터 PT35의 게이트에는 항상L 레벨의 신호가 공급된다.
도 7은, 도 5 및 도 6에 도시한 V 드라이버의 동작을 설명하기 위한 파형도이다. 이어서, 도 5∼도 7을 참조하여, 제2 실시예에 따른 액정 표시 장치의 V 드라이버(5)의 동작에 대하여 설명한다.
우선, 초기 상태에서는, 1단째의 시프트 레지스터 회로(50a)의 제1 회로부(51a)의 출력 신호 및 제3 회로부(53a)의 출력 신호가 L 레벨로 되어 있음과 함께, 제2 회로부(52a)의 출력 신호 및 제4 회로부(54a)의 출력 신호 G1이 H 레벨로 되어 있다. 또한, 2단째의 시프트 레지스터 회로(50b)의 제1 회로부(51b)의 출력 신호 및 제3 회로부(53b)의 출력 신호가 L 레벨로 되어 있음과 함께, 제2 회로부(52b)의 출력 신호 및 제4 회로부(54b)의 출력 신호 G2가 H 레벨로 되어 있다.
이 상태에서, L 레벨의 스타트 신호 VST가 입력된 후, 클럭 신호 VCLK1이 L 레벨이 됨과 함께, 클럭 신호 VCLK2가 H 레벨이 되면, 상기한 제1 실시예의 H 드라이버(3)와 마찬가지의 동작에 의해, 제2 회로부(52a)로부터는 L 레벨의 신호가 출력된다. 이에 의해, 제3 회로부(53a)의 트랜지스터 PT31 및 PT32가 온 상태로 된다. 이 때, 트랜지스터 PT33은 오프 상태가 되므로, 제3 회로부(53a)로부터는 H 레벨의 출력 신호가 출력된다.
이 때, 제2 실시예에서는, 트랜지스터 PT35의 게이트에 2단째의 시프트 레지스터 회로(50b)의 제2 회로부(52b)의 H 레벨의 출력 신호가 공급되므로, 트랜지스터 PT35가 오프 상태로 된다. 이 때문에, 1단째의 시프트 레지스터 회로(50a)의 트랜지스터 PT32와 트랜지스터 PT34가 온 상태라도, 트랜지스터 PT32와 트랜지스터PT34를 통하여 VVDD로부터 클럭 신호선(VCLK2)에 관통 전류가 흐르지는 않는다.
그리고, 제3 회로부(53a)의 H 레벨의 신호는 트랜지스터 PT37 및 트랜스퍼 게이트 TG1의 한쪽의 게이트에 입력된다. 이 때, 인에이블 신호 ENB는 H 레벨로 유지되어 있으므로, 트랜스퍼 게이트 TG1은 오프 상태로 된다. 또한, 노드 ND27은 H 레벨로 유지된 상태에서 부유 상태가 되므로, 트랜지스터 PT38도 오프 상태 그대로 유지된다. 이에 의해, 1단째의 시프트 레지스터 회로(50a)로부터는 H 레벨의 출력신호 G1이 계속 출력된다. 이어서, 스타트 신호 VST가 H 레벨이 된 경우에도, 상기한 제1 실시예의 H 드라이버(3)와 마찬가지의 동작에 의해, 제2 회로부(52a)로부터는 L 레벨의 신호가 계속해서 출력된다. 이에 의해, 1단째의 시프트 레지스터 회로(50a)로부터 게이트선으로 H 레벨의 출력 신호 G1이 계속해서 출력된다.
이어서, ENB 신호가 L 레벨이 됨과 함께, XENB 신호가 H 레벨이 된다. 이에 의해, L 레벨의 ENB 신호가 입력되는 트랜스퍼 게이트 TG1은 온 상태로 된다. 또한, L 레벨의 ENB 신호는 트랜지스터 PT43의 게이트에도 입력되므로, 트랜지스터 PT43은 온 상태로 된다. 이에 의해, 노드 ND29의 전위가 H 레벨이 되므로 노드 ND29에 게이트가 접속된 트랜지스터 PT42는 오프 상태로 된다. 이에 의해, 노드 ND28의 전위는 H 레벨이 되므로, 1단째의 시프트 레지스터 회로(50a)로부터 게이트선으로 H 레벨의 출력 신호 G1이 계속해서 출력된다.
이어서, ENB 신호가 L 레벨인 상태에서, 클럭 신호선 VCLK2로부터 제3 회로부(53a)의 트랜지스터 PT34를 통하여 L 레벨의 클럭 신호가 입력된다. 이 때, 제3 회로부(53a)의 트랜지스터 PT31 및 PT32는 온 상태이므로, 제3 회로부(53a)의 노드ND25의 전위는 H 레벨로 유지된다. 이에 의해, 제3 회로부(53a)의 트랜지스터 PT33은 오프 상태가 되므로, 제3 회로부(53a)로부터는 H 레벨의 신호가 출력된다. 이 H 레벨의 출력 신호는, 제4 회로부(54a)의 트랜지스터 PT37의 게이트 및 트랜스퍼 게이트 TG1의 한쪽 게이트에 입력된다. 이에 의해, 트랜지스터 PT37은 오프 상태로 유지된다. 이것에 대하여, 트랜스퍼 게이트 TG1의 다른 한쪽의 게이트에는 L 레벨의 ENB 신호가 입력되어 있으므로, 트랜스퍼 게이트 TG1은 온 상태로 유지된다.
한편, 제4 회로부(53a)에도, 트랜지스터 PT39를 통하여 클럭 신호선 VCLK2로부터 L 레벨의 클럭 신호가 입력된다. 이에 의해, 노드 ND27의 전위는 L 레벨이 되므로, 트랜지스터 PT38은 온 상태로 된다. 단, 이 경우, ENB 신호는 L 레벨이므로, 트랜지스터 PT43은 온 상태로 유지된다. 이 때문에, 트랜지스터 PT42는 오프 상태로 유지되므로, 결국, 노드 ND28은 H 레벨로 유지된다. 이에 의해, 이 상태에서는, 1단째의 시프트 레지스터 회로(50a)로부터 게이트선으로 H 레벨의 출력 신호 G1이 유지된다.
이어서, 인에이블 신호 ENB가 H 레벨이 됨과 함께, 반전 인에이블 신호 XENB가 L 레벨이 되는 것에 의해, 트랜스퍼 게이트 TG1 및 트랜지스터 PT43이 오프 상태로 된다. 또, 트랜지스터 PT44의 게이트에는 L 레벨의 반전 인에이블 신호 XENB가 공급되므로, 트랜지스터 PT44가 온 상태로 된다. 그리고, 1단째의 시프트 레지스터 회로(50a)의 온 상태의 트랜지스터 PT44에 의해, 1단째의 시프트 레지스터 회로(50a)의 노드 ND29의 전위가 L 레벨로 강하한다. 이에 의해, 트랜지스터 PT42가온 상태로 되므로, 노드 ND28의 전위는, 용량 C27의 기능에 의해 VVSS까지 저하하여 L 레벨이 된다. 그 결과, 1단째의 시프트 레지스터 회로(50a)로부터의 출력 신호 G1은 L 레벨이 된다.
이어서, ENB 신호가 L 레벨이 됨과 함께, XENB 신호가 H 레벨이 되는 것에 의해, 트랜스퍼 게이트 TG1 및 트랜지스터 PT43이 온 상태로 된다. 이에 의해, 노드 ND29의 전위가 H 레벨이 되므로, 게이트가 노드 ND29에 접속된 트랜지스터 PT42는 오프 상태로 된다. 이 때문에, 트랜스퍼 게이트 TG1이 온 상태가 됨과 함께, 트랜지스터 PT42가 오프 상태가 되는 것에 의해, 노드 ND28의 전위는 H 레벨이 된다. 이에 의해, 1단째의 시프트 레지스터 회로(50a)로부터 게이트선으로 H 레벨의 출력 신호 G1이 출력된다.
또한, 1단째의 시프트 레지스터 회로(50a)로부터의 H 레벨의 출력 신호 G1은, 2단째의 시프트 레지스터 회로(50b)의 제1 회로부(51b)에도 입력된다. 2단째 이후의 시프트 레지스터 회로는, 전단의 시프트 레지스터 회로로부터의 출력 신호, 클럭 신호 VCLK1 및 VCLK2, ENB 신호 및 XENB 신호에 의해, 상기한 1단째의 시프트 레지스터 회로(50a)와 마찬가지의 동작을 행한다. 이에 의해, 각 단의 게이트선이, 순차적으로 구동(주사)된다. 이 경우, ENB 신호가 L 레벨의 사이에는 시프트 레지스터 회로의 출력이 강제적으로 H 레벨로 유지되므로, 도 7에 도시한 바와 같은 타이밍에서 ENB 신호를 L 레벨로 하는 것에 의해, 전단의 시프트 레지스터 회로와 후단의 시프트 레지스터 회로의 L 레벨의 출력 신호가 중첩되는 것이 방지되고 있다.
또, 도 6에 도시한 바와 같이, 최종단의 시프트 레지스터 회로(50n)의 트랜지스터 PT35의 게이트에는 항상 L 레벨의 신호가 공급되고 있다. 이 때문에, 최종단의 시프트 레지스터 회로(50n)의 트랜지스터 PT35는 항상 온 상태로 되어 있다.
제2 실시예에서는, 상기한 바와 같이, 동일한 단의 시프트 레지스터 회로(50m) 출력 신호 Gm에 응답하여 온 상태로 하는 트랜지스터 PT25와, 전단의 시프트 레지스터 회로(50m-1)의 출력 신호 Gm-1또는 스타트 신호 VST에 응답하여 온 상태로 하는 트랜지스터 PT30을 설치하는 것에 의해, 동일한 단의 시프트 레지스터 회로(50m)의 출력 신호 Gm과 전단의 시프트 레지스터 회로(50m-1)의 출력 신호 Gm-1과의 L 레벨(트랜지스터 PT25와 트랜지스터 PT30과의 온 상태)의 기간이 중첩되지는 않으므로, 트랜지스터 PT25와 트랜지스터 PT30이 동시에 온 상태가 되지는 않는다. 그리고, 트랜지스터 PT22가 전단의 시프트 레지스터 회로(50m-1)의 출력 신호 Gm-1또는 스타트 신호 VST에 응답하여 온 상태로 되므로, 트랜지스터 PT25와 트랜지스터 PT22가 동시에 온 상태로 되지는 않는다. 이 때문에, 트랜지스터 PT25와 트랜지스터 PT22를 통하여 VVDD와 클럭 신호선(VCLK1)과의 사이에 관통 전류가 흐르는 것을 방지할 수 있다.
또한, 다음 단의 시프트 레지스터 회로(50m+1)의 제2 회로부(52m+1)의 출력 신호에 응답하여 온 상태로 하는 것에 의해 트랜지스터 PT33에 클럭 신호 VCLK2를 공급하는 트랜지스터 PT35와, 동일한 단의 시프트 레지스터 회로(50m)의 제2회로부(52m)의 출력 신호에 응답하여 온 상태로 하는 것에 의해 트랜지스터 PT38에 클럭 신호 VCLK2를 공급하는 트랜지스터 PT40을 설치하는 것에 의해, 다음 단의 시프트 레지스터 회로(50m+1)의 제2 회로부(52m+1)의 출력 신호와 동일한 단의 시프트 레지스터 회로(50m)의 제2 회로부(52m)의 출력 신호와의 L 레벨(트랜지스터 PT35와 트랜지스터 PT40과의 온 상태)의 기간이 중첩되지는 않으므로, 트랜지스터 PT35와 트랜지스터 PT40이 동시에 온 상태가 되지는 않는다. 이 때문에, 트랜지스터 PT35와 트랜지스터 PT32를 통하여 VVDD와 클럭 신호선(VCLK2)과의 사이에 관통 전류가 흐르는 것을 방지할 수 있다.
또한, 트랜지스터 PT27이, 전단의 시프트 레지스터 회로(50m-1)의 출력 신호 Gm-1또는 스타트 신호 VST에 응답하여 온 상태로 하는 트랜지스터 PT30이 온 상태인 기간은 오프 상태가 됨과 함께, 트랜지스터 PT37이 동일한 단의 시프트 레지스터 회로(50m)의 제2 회로부(52m)의 출력 신호에 응답하여 온 상태로 하는 트랜지스터 PT40이 온 상태인 기간은 오프 상태가 되므로, 트랜지스터 PT30(PT40)과 트랜지스터 PT27(PT37)이 동시에 온 상태가 되지는 않는다. 이 때문에, 트랜지스터 PT30과 트랜지스터 PT27을 통하여 VVDD와 클럭 신호선(VCLK1)과의 사이에 관통 전류가 흐르는 것을 방지할 수 있음과 함께, 트랜지스터 PT40과 트랜지스터 PT37을 통하여, VVDD와 클럭 신호선(VCLK2)과의 사이에 관통 전류가 흐르는 것을 방지할 수 있다.
또한, 트랜지스터 PT22(PT32)가 온 상태일 때에는, 트랜지스터 PT21(PT31)이온 상태가 됨과 함께, 트랜지스터 PT23(PT33)이 오프 상태가 되므로, 트랜지스터 PT21(PT31)과, 트랜지스터 PT23(PT33)이 동시에 온 상태가 되지도 않는다. 이 때문에, 트랜지스터 PT21 및 PT23을 통하여 VVDD와 VVSS와의 사이에 관통 전류가 흐르는 것을 방지할 수 있음과 함께, 트랜지스터 PT31 및 PT33을 통하여 VVDD와 VVSS와의 사이에 관통 전류가 흐르는 것을 방지할 수 있다. 또한, 트랜지스터 PT27(PT37)이 온 상태일 때에는, 트랜지스터 PT26(PT36)이 온 상태가 됨과 함께, 트랜지스터 PT28(PT38)이 오프 상태가 되므로, 트랜지스터 PT26 및 PT28을 통하여 VVDD와 VVSS와의 사이에 관통 전류가 흐르는 것을 방지할 수 있음과 함께, 트랜지스터 PT36 및 T38을 통하여 VVDD와 VVSS와의 사이에 관통 전류가 흐르는 것을 방지할 수 있다. 그 결과, 액정 표시 장치의 V 드라이버(5)의 소비 전류가 증가하는 것을 억제할 수 있다.
또, 제2 실시예의 그 밖의 효과는, 상기 제1 실시예와 마찬가지이다.
(제3 실시예)
도 8은, 본 발명의 제3 실시예에 따른 액정 표시 장치를 도시한 평면도이다. 도 9는, 도 8에 도시한 제3 실시예에 따른 액정 표시 장치의 H 드라이버를 구성하는 시프트 레지스터 회로의 회로도이다. 도 10은, 도 9에 도시한 시프트 레지스터 회로의 최종단의 회로도이다. 도 8∼도 10을 참조하여, 이 제3 실시예에서는, H 드라이버의 시프트 레지스터 회로 및 수평 스위치를 구성하는 트랜지스터를, n 채널 트랜지스터로 하는 경우에 대해 설명한다.
즉, 이 제3 실시예에서는, 도 8에 도시한 바와 같이, 기판(1b) 위에,표시부(2a)와, H 드라이버(3a)와, 수평 스위치(4a)와, V 드라이버(5a)가 형성되어 있다. 또, 도 8의 표시부(2a)에는, 1 화소분의 구성을 도시하고 있다. 또한, 수평 스위치(4a)에는, 도 8에서는 스위치를 2개만 도시하고 있지만, 화소의 수에 따른 수만큼 배치되어 있다. 또한, H 드라이버(3a) 및 V 드라이버(5a)에 대해서도, 도 8에서는 이들을 구성하는 시프트 레지스터를 2개만 도시하고 있지만, 화소의 수에 따른 수만큼 배치되어 있다. 또한, 표시부(2a)에는, 화소(20a)가 매트릭스 형상으로 배치되어 있음과 함께, 각각의 화소(20a)는, p 채널 트랜지스터(21a), 화소 전극(22a), 대향 전극(23a), 액정(24a), 및 보조 용량(25a)으로 구성되어 있다. 그리고, n 채널 트랜지스터(21a)의 소스는 화소 전극(22a)과 보조 용량(25a)의 한쪽의 전극에 접속되어 있음과 함께, 드레인은 드레인선에 접속되어 있다. 이 n 채널 트랜지스터(21a)의 게이트는 게이트선에 접속되어 있다.
또한, 상기 제1 실시예와 마찬가지로, 기판(1b)의 외부에, 전원 회로(11)와 신호 발생 회로(12)를 포함하는 구동 IC(10)가 설치되어 있다. 전원 회로(11)에는, 플러스측 전위 HVDD 및 VVDD와, 마이너스측 전위 HVSS 및 VVSS를 발생시키기 위한 회로가 설치되어 있다. 또한, 신호 발생 회로(12)에는, 스타트 신호 HST 및 VST와, 클럭 신호 HCLK 및 VCLK와, 인에이블 신호 ENB를 발생시키기 위한 회로가 설치되어 있다. 또한, 구동 IC(10)로부터는 비디오 신호 Video가 출력된다.
이어서, 제3 실시예에 따른 액정 표시 장치의 H 드라이버(3a) 및 수평 스위치(4a)의 회로 구성에 대하여 설명한다. 이 제3 실시예에 따른 액정 표시 장치의 H 드라이버(3a)는, 도 9에 도시한 바와 같이, 각각 제1 회로부(31a1, 31b1, 31c1,31d1, …, 및 31n1)와 제2 회로부(32a1, 32b1, 32c1, 32d1, …, 및 32n1)를 포함하는 복수단의 시프트 레지스터 회로(30a1, 30b1, 30c1, 30d1, …, 및 30n1)로 구성되어 있다. 또한, 시프트 레지스터 회로(30a1, 30b1, 30c1, 30d1, …, 및 30n1)는, 화소의 수에 따른 단 수가 H 드라이버(3a)의 내부에 설치된다.
그리고, 1단째의 시프트 레지스터 회로(30a1)를 구성하는 제1 회로부(31a1)는, n 채널 트랜지스터 NT1, NT2, NT3, NT4 및 NT5(이하, 트랜지스터 NT1∼NT5라고 함)와, n 채널 트랜지스터의 소스와 드레인을 쇼트한 구조를 갖는 용량 C1을 포함하고 있다. 그리고, n 채널 트랜지스터 NT1, NT2, NT3, NT4 및 NT5는, 도 2에 도시한 제1 실시예의 트랜지스터 PT1, PT2, PT3, PT4 및 PT5에 대응한 위치에 접속되어 있다. 단, 상기 제1 실시예와 달리, 트랜지스터 NT1 및 NT2의 소스는 마이너스측 전위 HVSS에 접속되어 있음과 함께, 트랜지스터 NT3의 드레인은 플러스측 전위 HVDD에 접속되어 있다.
또한, 1단째의 시프트 레지스터 회로(30a1)를 구성하는 제2 회로부(32a1)는, n 채널 트랜지스터 NT6, NT7, NT8, NT9 및 NT10(이하, 트랜지스터 NT6∼NT10이라고 함)과, n 채널 트랜지스터의 소스와 드레인을 쇼트한 구조를 갖는 용량 C2와, 저항 R1을 포함하고 있다. 그리고, 트랜지스터 NT6, NT7, NT8, NT9 및 NT10은, 각각 도 2에 도시한 제1 실시예의 트랜지스터 PT6, PT7, PT8, PT9 및 PT10에 대응한 위치에 접속되어 있다. 단, 상기 제1 실시예와 달리, 트랜지스터 NT6 및 NT7의 소스는 마이너스측 전위 HVSS에 접속되어 있음과 함께, 트랜지스터 NT8의 드레인은 플러스측전위 HVDD에 접속되어 있다.
또한, 도 10에 도시한 바와 같이, 최종단의 시프트 레지스터 회로(30n1)의 트랜지스터 NT5의 게이트는 플러스측 전위 HVDD에 접속되어 있다. 이 때문에, 최종단의 시프트 레지스터 회로(30n1)의 트랜지스터 NT5의 게이트에는 항상 H 레벨의 신호가 공급된다.
또한, 도 9에 도시한 바와 같이, 수평 스위치(4a)에는, 각 단마다 트랜지스터 NT11이 설치되어 있다. 이 트랜지스터 NT11의 소스는 드레인선에 접속되어 있음과 함께, 드레인은 비디오 신호선에 접속되어 있다. 또한, 각 단의 트랜지스터 NT11의 게이트는 각 단의 노드 ND4에 접속되어 있다. 이에 의해, 각 단의 트랜지스터 NT11에는 각 단의 출력 신호(SR1, SR2, SR3, SR4, …, 및 SRn+1)가 공급된다. 또, 각 단의 출력 신호(SR1, SR2, SR3, SR4, …, 및 SRn-1)는, 비디오 신호선의 수(예를 들면, 적(R), 녹(G) 및 청(B)의 3 종류의 비디오 신호가 입력되는 경우에는 3개가 됨)에 따라 설치된 수평 스위치(4a)의 소스에 입력된다.
도 11은, 도 9 및 도 10에 도시한 H 드라이버 및 수평 스위치의 동작을 설명하기 위한 파형도이다. 도 11을 참조하면, 제3 실시예에 따른 H 드라이버의 시프트 레지스터 회로에서는, 도 4에 도시한 제1 실시예의 클럭 신호 HCLK1 및 HCLK2, 및, 스타트 신호 HST의 H 레벨과 L 레벨을 반전시킨 파형의 신호를, 각각 클럭 신호 HCLK1 및 HCLK2, 및 스타트 신호 HST로서 입력한다. 이에 의해, 제3 실시예에 따른 H 드라이버의 시프트 레지스터 회로로부터는, 도 4에 도시한 제1 실시예에 따른 시프트 레지스터 회로로부터의 출력 신호 SR1∼SR4의 H 레벨과 L 레벨을 반전시킨 파형을 갖는 신호가 출력된다. 이 제3 실시예에 따른 시프트 레지스터 회로 이외의 동작은, 상기한 제1 실시예에 따른 시프트 레지스터 회로와 마찬가지이다.
제3 실시예에서는, 상기한 바와 같이 구성함으로써, H 드라이버의 소비 전류의 증가를 억제할 수 있다는 등의 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
(제4 실시예)
도 12는, 본 발명의 제4 실시예에 따른 액정 표시 장치의 V 드라이버를 구성하는 시프트 레지스터 회로의 회로도이다. 도 13은, 도 12에 도시한 시프트 레지스터 회로의 최종단의 회로도이다. 도 12 및 도 13을 참조하여, 이 제4 실시예에서는, V 드라이버의 시프트 레지스터 회로를 구성하는 트랜지스터를, n 채널 트랜지스터로 하는 경우에 대해 설명한다.
즉, 이 제4 실시예에 따른 액정 표시 장치의 V 드라이버(5a)는, 도 12에 도시한 바와 같이, 제1 회로부(51a1, 51b1, 51c1, 51d1, …, 및 51n1)와, 제2 회로부(52a1, 52b1, 52c1, 52d1, …, 및 52n1)와, 제3 회로부(53a1, 53b1, 53c1, 53d1, …, 및 53n1)와, 제4 회로부(54a1, 54b1, 54c1, 54d1, …, 및 54n1)를 포함하는 복수단의 시프트 레지스터 회로(50a1, 50b1, 50c1, 50d1, …, 및 50n1)로 구성되어 있다.
그리고, 1단째의 시프트 레지스터 회로(50a1)를 구성하는 제1 회로부(51a1)는, n 채널 트랜지스터 NT21, NT22, NT23, NT24 및 NT25(이하, 트랜지스터NT21∼NT25라고 함)와, n 채널 트랜지스터의 소스와 드레인을 쇼트한 구조를 갖는 용량 C21 및 C22를 포함하고 있다. 그리고, 트랜지스터 NT21, NT22, NT23, NT24 및 NT25는, 각각 도 5에 도시한 제2 실시예의 트랜지스터 PT21, PT22, PT23, PT24 및 PT25에 대응한 위치에 접속되어 있다. 단, 상기 제2 실시예와 달리, 트랜지스터 NT21 및 NT22의 소스는 마이너스측 전위 VVSS에 접속되어 있음과 함께, 트랜지스터 NT23의 드레인은 플러스측 전위 VVDD에 접속되어 있다.
또한, 1단째의 시프트 레지스터 회로(50a1)를 구성하는 제2 회로부(52a1)는, n 채널 트랜지스터 NT26, NT27, NT28, NT29 및 NT30(이하, 트랜지스터 NT26∼NT30이라고 함)과, n 채널 트랜지스터의 소스와 드레인을 쇼트한 구조를 갖는 용량 C23 및 C24를 포함하고 있다. 그리고, 트랜지스터 NT26, NT27, NT28, NT29 및 NT30은, 각각 도 5에 도시한 제2 실시예의 트랜지스터 PT26, PT27, PT28, PT29 및 PT30에 대응한 위치에 접속되어 있다. 단, 상기 제2 실시예와 달리, 트랜지스터 NT26 및 NT27의 소스는 마이너스측 전위 VVSS에 접속되어 있음과 함께, 트랜지스터 NT28의 드레인은 플러스측 전위 VVDD에 접속되어 있다.
또한, 1단째의 시프트 레지스터 회로(50a1)를 구성하는 제3 회로부(53a1)는, n 채널 트랜지스터 NT31, NT32, NT33, NT34 및 NT35(이하, 트랜지스터 NT31∼NT35라고 함)와, n 채널 트랜지스터의 소스와 드레인을 쇼트한 구조를 갖는 용량 C25 및 C26을 포함하고 있다. 그리고, 트랜지스터 NT31, NT32, NT33, NT34 및 NT35는 도 5에 도시한 제2 실시예의 트랜지스터 PT31, PT32, PT33, PT34 및 PT35에 대응한 위치에 접속되어 있다. 단, 상기 제2 실시예와 달리, 트랜지스터 NT31 및 NT32의소스는 마이너스측 전위 VVSS에 접속되어 있음과 함께, 트랜지스터 NT33의 드레인은 플러스측 전위 VVDD에 접속되어 있다.
또한, 1단째의 시프트 레지스터 회로(50a1)를 구성하는 제4 회로부(54a1)는, n 채널 트랜지스터 NT36, NT37, NT38, NT39 및 NT40(이하, 트랜지스터 NT36∼NT40이라고 함)과, n 채널 트랜지스터의 소스와 드레인을 쇼트한 구조를 갖는 용량 C27 및 C28을 포함하고 있다. 그리고, 트랜지스터 NT36, NT37, NT38, NT39 및 NT40은, 각각 도 5에 도시한 제2 실시예의 트랜지스터 PT36, PT37, PT38, PT39 및 PT40에 대응한 위치에 접속되어 있다. 단, 상기 제2 실시예와 달리, 트랜지스터 NT36 및 NT37의 소스는 마이너스측 전위 VVSS에 접속되어 있음과 함께, 트랜지스터 NT38의 드레인은 플러스측 전위 VVDD 측에 접속되어 있다. 또한, 제4 회로부(54a)는, n 채널 트랜지스터 NT41, NT42, NT43 및 NT44(이하, 트랜지스터 NT41∼NT44라고 함)와, n 채널 트랜지스터의 소스와 드레인을 쇼트한 구조를 갖는 용량 C29를 더 포함하고 있다. 그리고, 트랜지스터 NT41, NT42, NT43 및 NT44는, 각각 도 5에 도시한 제2 실시예의 트랜지스터 PT41, PT42, PT43 및 PT44에 대응한 위치에 접속되어 있다. 단, 상기 제2 실시예와 달리, 트랜지스터 NT41 및 NT43의 소스는 마이너스측 전위 VVSS에 접속되어 있음과 함께, 트랜지스터 NT42의 드레인은 플러스측 전위 VVDD에 접속되어 있다.
또한, 도 13에 도시한 바와 같이, 최종단의 시프트 레지스터 회로(50n1)의 트랜지스터 NT35의 게이트는 플러스측 전위 VVDD에 접속되어 있다. 이 때문에, 최종단의 시프트 레지스터 회로(5n1)의 트랜지스터 NT35의 게이트에는 항상 H 레벨의 신호가 공급된다.
도 14는, 도 12 및 도 13에 도시한 V 드라이버의 동작을 설명하기 위한 파형 도이다. 도 14를 참조하면, 제4 실시예에 따른 V 드라이버의 시프트 레지스터 회로에서는, 도 7에 도시한 제2 실시예의 클럭 신호 VCLK1 및 VCLK2, 및 스타트 신호 VST의 H 레벨과 L 레벨을 반전시킨 파형의 신호를, 클럭 신호 VCLK1 및 VCLK2, 및 스타트 신호 VST로서 입력한다. 이에 의해, 제4 실시예에 따른 V 드라이버의 시프트 레지스터 회로로부터는, 도 7에 도시한 제2 실시예에 따른 시프트 레지스터 회로로부터의 출력 신호 G1∼G4의 H 레벨과 L 레벨을 반전시킨 파형을 갖는 신호가 출력된다. 이 제4 실시예에 따른 시프트 레지스터 회로 외의 동작은, 상기한 제2 실시예에 따른 시프트 레지스터 회로와 마찬가지이다.
이 제4 실시예에서는, 상기한 바와 같이 구성함으로써, V 드라이버의 소비 전류의 증가를 억제할 수 있다는 등의 제2 실시예와 마찬가지의 효과를 얻을 수 있다.
(제5 실시예)
도 15는, 본 발명의 제5 실시예에 따른 유기 EL 표시 장치를 도시한 평면도이다. 도 15를 참조하여, 이 제5 실시예에서는, 본 발명을 유기 EL 표시 장치에 적용하는 경우에 대해 설명한다.
즉, 이 제5 실시예에서는, 도 15에 도시한 바와 같이, 기판(1c) 위에, 표시부(65)가 형성되어 있다. 이 표시부(65)에는, p 채널 트랜지스터(61 및 62)(이하, 트랜지스터(61 및 62)라고 함)와, 보조 용량(63)과, 양극(64)과, 음극(65)과, 양극(64)과 음극(65)과의 사이에 협지된 유기 EL 소자(66)를 포함하는 화소(60)가 매트릭스 형상으로 배치되어 있다. 또, 도 15의 표시부(65)에는, 1 양소분의 구성을 도시하고 있다. 그리고, 트랜지스터(61)의 소스는 드레인선에 접속되어 있음과 함께, 드레인은 트랜지스터(62)의 게이트와 보조 용량(63)의 한쪽의 전극과 접속되어 있다. 이 트랜지스터(61)의 게이트는 게이트선에 접속되어 있다. 또한, 트랜지스터(62)의 소스는 전류 공급선(도시 생략)에 접속되어 있음과 함께, 드레인은 양극(64)에 접속되어 있다.
또한, H 드라이버(3) 내부의 회로 구성은, 도 2 및 도 3에 도시한 p 채널 트랜지스터를 이용한 시프트 레지스터 회로에 따른 제1 실시예의 H 드라이버(3)의 구성과 마찬가지이다. 또한, V 드라이버(5) 내부의 회로 구성은, 도 5 및 도 6에 도시한 p 채널 트랜지스터를 이용한 시프트 레지스터 회로에 따른 제2 실시예의 V 드라이버(5)의 구성과 마찬가지이다. 제5 실시예에 따른 유기 EL 표시 장치의 이들 이외의 부분의 구성은, 도 1에 도시한 제1 실시예에 따른 액정 표시 장치와 마찬가지이다.
제5 실시예에서는, 상기한 바와 같이 구성함으로써, 유기 EL 표시 장치에 있어서, H 드라이버 및 V 드라이버의 소비 전류의 증가를 억제할 수 있다는 등의 제1 실시예 및 제2 실시예와 마찬가지의 효과를 얻을 수 있다.
(제6 실시예)
도 16은, 본 발명의 제6 실시예에 따른 유기 EL 표시 장치를 도시한 평면도이다. 도 16을 참조하여, 이 제6 실시예에서는, 본 발명을 유기 EL 표시 장치에 적용하는 경우에 대해 설명한다.
즉, 이 제6 실시예에서는, 도 16에 도시한 바와 같이, 기판(1d) 위에, 표시부(65a)가 형성되어 있다. 이 표시부(65a)에는, n 채널 트랜지스터(61a 및 62a)(이하, 트랜지스터(61a 및 62a)라고 함)와, 보조 용량(63a)과, 양극(64a)과, 음극(65a)과, 양극(64a)과 음극(65a)과의 사이에 협지된 유기 EL 소자(66a)를 포함하는 화소(60a)가 매트릭스 형상으로 배치되어 있다. 또, 도 16의 표시부(65a)에는, 1 화소분의 구성을 도시하고 있다. 그리고, 트랜지스터(61a)의 소스는 트랜지스터(62a)의 게이트와 보조 용량(63a)의 한쪽의 전극과 접속되어 있음과 함께, 드레인은 드레인선에 접속되어 있다. 이 트랜지스터(61a)의 게이트는 게이트선에 접속되어 있다. 또한, 트랜지스터(62a)의 소스는 양극(64a)에 접속되어 있음과 함께, 드레인은 전류 공급선(도시 생략)에 접속되어 있다.
또한, H 드라이버(3a) 내부의 회로 구성은, 도 9 및 도 10에 도시한 n 채널 트랜지스터를 이용한 시프트 레지스터 회로에 의한 제3 실시예의 H 드라이버(3a)의 구성과 마찬가지이다. 또한, V 드라이버(5a) 내부의 회로 구성은, 도 12 및 도 13에 도시한 n 채널 트랜지스터를 이용한 시프트 레지스터 회로에 의한 제4 실시예의 V 드라이버(5a)의 구성과 마찬가지이다. 제6 실시예에 따른 유기 EL 표시 장치의 이들 이외의 부분의 구성은, 도 8에 도시한 제3 실시예에 따른 액정 표시 장치와 마찬가지이다.
제6 실시예에서는, 상기한 바와 같이 구성함으로써, 유기 EL 표시 장치에서, H 드라이버 및 V 드라이버의 소비 전류의 증가를 억제할 수 있다는 등의 제3 실시예 및 제4 실시예와 마찬가지의 효과를 얻을 수 있다.
또, 금회 개시된 실시예는, 모든 점에서 예시로서 제한적인 것이 아니라고 생각되어진다. 본 발명의 범위는, 상기한 실시예의 설명이 아니라 특허 청구의 범위에 의해 기재되고, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함된다.
예를 들면, 상기 제1 실시예∼제6 실시예에서는, 본 발명을 액정 표시 장치 및 유기 EL 표시 장치에 적용한 예를 기재했지만, 본 발명은 이것에 한하지 않고, 액정 표시 장치 및 유기 EL 표시 장치 이외의 표시 장치에도 적용 가능하다.
또한, 상기 제1 실시예∼제4 실시예에서는, H 드라이버의 시프트 레지스터 회로 또는 V 드라이버의 시프트 레지스터 회로 중 어느 한 쪽에만 본 발명을 적용하는 예를 설명했지만, 본 발명은 이것에 한하지 않고, H 드라이버의 시프트 레지스터 회로 및 V 드라이버의 시프트 레지스터 회로의 양방에, 본 발명을 적용하도록 해도 된다. 이 경우, 소비 전력이 증대하는 것을 더 억제할 수 있다.
또한, 상기 제1 실시예 및 제3 실시예에서는, H 드라이버의 다음 단의 시프트 레지스터 회로의 출력 신호를 본 발명의 제1 신호로서 이용함과 함께, 전단의 시프트 레지스터 회로의 출력 신호를 본 발명의 제2 신호로서 이용하도록 했지만, 본 발명은 이것에 한하지 않고, 제1 신호에 응답하여 온 상태로 하는 제4 트랜지스터와 제2 신호에 응답하여 온 상태로 하는 제8 트랜지스터와의 온 상태의 기간이중첩되지 않으면, 다음 단의 시프트 레지스터 회로의 출력 신호 및 전단의 시프트 레지스터 회로의 출력 신호 이외의 신호를 이용해도 된다. 이와 같이 구성해도, H 드라이버를 구성하는 제3 트랜지스터가 온 상태일 때에, 제4 트랜지스터를 오프 상태로 할 수 있음과 함께, 제4 트랜지스터가 온 상태일 때에, 제3 트랜지스터를 오프 상태로 할 수 있다. 또한, H 드라이버를 구성하는 제7 트랜지스터가 온 상태일 때에, 제8 트랜지스터를 오프 상태로 할 수 있음과 함께, 제8 트랜지스터가 온 상태일 때에, 제7 트랜지스터를 오프 상태로 할 수 있다.
또한, 상기 제2 실시예 및 제4 실시예에서는, V 드라이버의 시프트 레지스터 회로의 제1 회로부 및 제2 회로부에서, 동일한 단의 시프트 레지스터 회로의 제4 회로부의 출력 신호를 본 발명의 제1 신호로서 이용함과 함께, 전단의 시프트 레지스터 회로의 제4 회로부의 출력 신호를 본 발명의 제2 신호로서 이용하도록 했지만, 본 발명은 이것에 한하지 않고, 제1 신호에 응답하여 온 상태로 하는 제4 트랜지스터와 제2 신호에 응답하여 온 상태로 하는 제8 트랜지스터와의 온 상태의 기간이 중첩되지 않으면, 동일한 단의 시프트 레지스터 회로의 제4 회로부의 출력 신호 및 전단의 시프트 레지스터 회로의 제4 회로부의 출력 신호 이외의 신호를 이용해도 된다.
또한, 상기 제2 실시예 및 제4 실시예에서는, V 드라이버의 시프트 레지스터 회로의 제3 회로부 및 제4 회로부에서, 다음 단의 시프트 레지스터 회로의 제2 회로부의 출력 신호를 본 발명의 제1 신호로서 이용함과 함께, 동일한 단의 시프트 레지스터 회로의 제2 회로부의 출력 신호를 본 발명의 제2 신호로서 이용하도록 했지만, 본 발명은 이것에 한하지 않고, 제1 신호에 응답하여 온 상태로 하는 제4 트랜지스터와 제2 신호에 응답하여 온 상태로 하는 제8 트랜지스터와의 온 상태의 기간이 중첩되지 않으면, 다음 단의 시프트 레지스터 회로의 제2 회로부의 출력 신호 및 동일한 단의 시프트 레지스터 회로의 제2 회로부의 출력 신호 이외의 신호를 이용해도 된다.
이상, 본 발명에 따르면, 소비 전력이 증가하는 것을 억제하는 것이 가능한 시프트 레지스터 회로를 갖는 표시 장치를 제공할 수 있다.

Claims (12)

  1. 제1 전위측에 접속되고, 클럭 신호에 응답하여 온 상태로 하는 제1 도전형의 제1 트랜지스터와, 제2 전위측에 접속된 제1 도전형의 제2 트랜지스터와, 상기 제1 트랜지스터의 게이트와 상기 제2 전위와의 사이에 접속된 제3 트랜지스터와, 클럭 신호선과 상기 제1 트랜지스터의 게이트와의 사이에 접속되고, 제1 신호에 응답하여 온 상태로 하는 것에 의해 상기 제1 트랜지스터에 상기 클럭 신호를 공급하는 제1 도전형의 제4 트랜지스터를 갖는 제1 회로부와,
    상기 제1 전위측에 접속되고, 상기 클럭 신호에 응답하여 온 상태로 하는 제1 도전형의 제5 트랜지스터와, 상기 제2 전위측에 접속된 제1 도전형의 제6 트랜지스터와, 상기 제5 트랜지스터의 게이트와 상기 제2 전위와의 사이에 접속된 제7 트랜지스터와, 상기 클럭 신호선과 상기 제5 트랜지스터의 게이트와의 사이에 접속되고, 상기 제1 신호가 입력되는 상기 제4 트랜지스터의 온 상태의 기간과 중첩되지 않는 온 상태의 기간이 얻어지는 제2 신호에 응답하여 온 상태로 하는 것에 의해 상기 제5 트랜지스터에 상기 클럭 신호를 공급하는 제1 도전형의 제8 트랜지스터를 갖는 제2 회로부를 포함하는 시프트 레지스터 회로를 구비한 것을 특징으로 하는 표시 장치.
  2. 제1항에 있어서,
    상기 시프트 레지스터 회로는, 복수단 설치되어 있고, 상기 제1 신호는, 다음 단의 상기 시프트 레지스터 회로의 출력 신호이고,
    상기 제2 신호는, 전단의 상기 시프트 레지스터 회로의 출력 신호인 것을 특징으로 하는 표시 장치.
  3. 제1항에 있어서,
    상기 시프트 레지스터 회로는, 상기 제1 회로부 및 상기 제2 회로부로 이루어지는 제1 조의 회로부와, 상기 제1 조의 회로부의 출력부와 접속되고, 상기 제1 회로부 및 상기 제2 회로부로 이루어지고, 시프트 레지스터의 출력이 출력되는 제2 조의 회로부를 갖는 1개의 단의 시프트 레지스터 회로를 복수단 포함하고,
    상기 제2 조의 회로부에 입력되는 상기 제1 신호는, 다음 단의 상기 시프트레지스터 회로의 상기 제1 조의 회로부의 출력 신호이고,
    상기 제2 조의 회로부에 입력되는 상기 제2 신호는, 동일한 단의 상기 시프트 레지스터 회로의 제1 조의 회로부의 출력 신호인 것을 특징으로 하는 표시 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제3 트랜지스터는, 상기 제2 신호에 응답하여 온 상태로 함과 함께, 상기 제7 트랜지스터는, 상기 제2 신호에 응답하여 온 상태로 하는 상기 제8 트랜지스터가 온 상태인 기간에는 오프 상태로 되는 것을 특징으로 하는 표시 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제3 트랜지스터는, 상기 제2 트랜지스터가 온 상태일 때에, 상기 제1 트랜지스터를 오프 상태로 하는 기능을 갖고,
    상기 제7 트랜지스터는, 상기 제6 트랜지스터가 온 상태일 때에, 상기 제5 트랜지스터를 오프 상태로 하는 기능을 갖는 것을 특징으로 하는 표시 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 트랜지스터의 게이트와 소스와의 사이에는, 제1 용량이 접속되어 있고,
    상기 제5 트랜지스터의 게이트와 소스와의 사이에는, 제2 용량이 접속되어 있는 것을 특징으로 하는 표시 장치.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 트랜지스터의 게이트와, 상기 클럭 신호를 공급하는 클럭 신호선과의 사이에는, 제1 다이오드가 접속되어 있고, 상기 제5 트랜지스터의 게이트와, 상기 클럭 신호를 공급하는 클럭 신호선과의 사이에는, 제2 다이오드가 접속되어 있는 것을 특징으로 하는 표시 장치.
  8. 제7항에 있어서,
    상기 제1 다이오드는, 다이오드 접속된 제1 도전형의 제9 트랜지스터를 포함하고,
    상기 제2 다이오드는, 다이오드 접속된 제1 도전형의 제10 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서,
    적어도 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제5 트랜지스터, 상기 제6 트랜지스터, 상기 제7 트랜지스터 및 상기 제8 트랜지스터는, p형의 전계 효과형 트랜지스터인 것을 특징으로 하는 표시 장치.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 회로부의 제8 트랜지스터와, 상기 클럭 신호선과의 사이에는, 고저항이 접속되어 있는 것을 특징으로 하는 표시 장치.
  11. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 시프트 레지스터 회로는, 드레인선을 구동하기 위한 시프트 레지스터 회로, 및 게이트선을 구동하기 위한 시프트 레지스터 회로 중 적어도 한쪽에 적용되어 있는 것을 특징으로 하는 표시 장치.
  12. 제1 전위측에 접속되고, 클럭 신호에 응답하여 온 상태로 하는 제1 도전형의제1 트랜지스터와, 제2 전위측에 접속된 제1 도전형의 제2 트랜지스터와, 상기 제1 트랜지스터의 게이트와 상기 제2 전위와의 사이에 접속된 제3 트랜지스터와, 클럭 신호선과 상기 제1 트랜지스터의 게이트와의 사이에 접속되고, 상기 제3 트랜지스터가 오프 상태일 때에 온 상태가 되는 제1 신호에 응답하여 온 상태로 하는 것에 의해 상기 제1 트랜지스터에 상기 클럭 신호를 공급하는 제1 도전형의 제4 트랜지스터를 갖는 회로부를 복수 접속한 시프트 레지스터 회로를 구비하는 것을 특징으로 하는 표시 장치.
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