JP2006308833A - 表示装置 - Google Patents

Abstract

【課題】消費電流の増加を抑制することが可能なシフトレジスタ回路を備えた表示装置を提供する。
【解決手段】この表示装置では、シフトレジスタ回路部５０ｎの第１回路部５０ｎａは、負側電位ＶＢＢに接続されたトランジスタＮＴ１０ｎ１と、トランジスタＮＴ１０ｎ１とクロック信号線（ＣＫＶ１）との間に接続されたトランジスタＮＴ１０ｎ７とを含む。そして、走査方向に対して最終段のシフトレジスタ回路部５０ｎにおいて、トランジスタＮＴ１０ｎ１がオンする際には、トランジスタＮＴ１０ｎ７は、ゲートにＨレベルのスタート信号ＳＴＶが入力されることによりオフする。
【選択図】図３

Description

本発明は、表示装置に関し、特に、シフトレジスタ回路を備えた表示装置に関する。

従来、シフトレジスタ回路を備えた表示装置が知られている（たとえば、特許文献１参照）。

図２５は、上記特許文献１に開示された従来の一例による表示装置のドレイン線を駆動させるシフトレジスタ回路の最終段近傍の回路構成を示した回路図である。図２５を参照して、従来の一例による表示装置のドレイン線を駆動させるシフトレジスタ回路１０００では、複数段のシフトレジスタ回路部が設けられている。そして、所定段のシフトレジスタ回路部１００１は、前段の第１回路部１００１ａおよび後段の第２回路部１００１ｂによって構成されている。また、シフトレジスタ回路部１００１の第１回路部１００１ａは、ｎチャネルトランジスタＮＴ７０１〜ＮＴ７０４と、ダイオード接続されたｎチャネルトランジスタＮＴ７０５と、容量Ｃ７０１とを含んでいる。また、シフトレジスタ回路部１００１の第２回路部１００１ｂは、ｎチャネルトランジスタＮＴ７０６〜ＮＴ７０９と、ダイオード接続されたｎチャネルトランジスタＮＴ７１０と、容量Ｃ７０２と、抵抗Ｒ７０１とを含んでいる。以下、ｎチャネルトランジスタＮＴ７０１〜ＮＴ７１０は、トランジスタＮＴ７０１〜ＮＴ７１０と称する。

また、第１回路部１００１ａにおいて、トランジスタＮＴ７０１のソースは、負側電位ＶＳＳに接続されているとともに、ドレインは、トランジスタＮＴ７０２のソースと接続されている。また、トランジスタＮＴ７０１のゲートは、前段のシフトレジスタ回路部の出力ノードに接続されている。また、トランジスタＮＴ７０２のドレインは、ダイオード接続されたトランジスタＮＴ７０５を介してクロック信号線（ＣＬＫ１）に接続されている。また、トランジスタＮＴ７０２のゲートは、次段のシフトレジスタ回路部の出力ノードＮＤ７０４に接続されている。これにより、トランジスタＮＴ７０２のゲートには、次段のシフトレジスタ回路部から出力されるシフト信号ＳＲ７００（ｎ−１）が入力されるように構成されている。なお、この次段のシフト信号ＳＲ７００（ｎ−１）は、前段のシフトレジスタ回路部の出力ノードからトランジスタＮＴ７０１のゲートに入力されるシフト信号がＨレベルの期間は、Ｌレベルに保持されるように構成されている。これにより、前段のシフト信号によりトランジスタＮＴ７０１がオンする期間には、トランジスタＮＴ７０２はオフ状態に保持されるように構成されている。

また、トランジスタＮＴ７０３のソースは、負側電位ＶＳＳに接続されているとともに、ドレインは、トランジスタＮＴ７０４のソースに接続されている。また、トランジスタＮＴ７０３のゲートは、前段のシフトレジスタ回路部の出力ノードに接続されている。また、トランジスタＮＴ７０４のドレインには、固定的な正側電位ＶＤＤが供給される。また、トランジスタＮＴ７０４のゲートは、トランジスタＮＴ７０１とトランジスタＮＴ７０２との間のノードＮＤ７０１に接続されている。また、容量Ｃ７０１は、トランジスタＮＴ７０４のゲートとソースとの間に接続されている。

また、第２回路部１００１ｂにおいて、トランジスタＮＴ７０６のソースは、負側電位ＶＳＳに接続されているとともに、ドレインは、トランジスタＮＴ７０７のソースと接続されている。また、トランジスタＮＴ７０６のゲートは、第１回路部１００１ａのトランジスタＮＴ７０３とトランジスタＮＴ７０４との間のノードＮＤ７０２に接続されている。また、トランジスタＮＴ７０７のドレインは、ダイオード接続されたトランジスタＮＴ５１０および抵抗Ｒ７０１を介してクロック信号線（ＣＬＫ１）に接続されている。また、トランジスタＮＴ７０７のゲートは、シフトレジスタ回路部１００１の前段のシフトレジスタ回路部の出力ノードに接続されている。また、トランジスタＮＴ７０８のソースは、負側電位ＶＳＳに接続されているとともに、ドレインは、トランジスタＮＴ７０９のソースに接続されている。また、トランジスタＮＴ７０８のゲートは、第１回路部１００１ａのノードＮＤ７０２に接続されている。また、トランジスタＮＴ７０９のドレインには、固定的な正側電位ＶＤＤが供給される。また、トランジスタＮＴ７０９のゲートは、トランジスタＮＴ７０６とトランジスタＮＴ７０７との間のノードＮＤ７０３に接続されている。また、容量Ｃ７０２は、トランジスタＮＴ７０９のゲートとソースとの間に接続されている。また、シフトレジスタ回路部１００１は、トランジスタＮＴ７０８とトランジスタＮＴ７０９との間の出力ノードＮＤ７０４からシフト信号ＳＲ７０１が出力されるように構成されている。

そして、上記したシフトレジスタ回路部１００１と同様の回路構成を有するシフトレジスタ回路部が直列に接続されることによって、従来の一例によるシフトレジスタ回路１０００が構成されている。ただし、各段のシフトレジスタ回路部には、タイミングの異なるクロック信号ＣＬＫ１とクロック信号ＣＬＫ２とをそれぞれ供給するクロック信号線（ＣＬＫ１）とクロック信号線（ＣＬＫ２）とが交互に接続されている。また、最終段のシフトレジスタ回路部１０００ｎは、上記のシフトレジスタ回路部１００１の第１回路部１００１ａおよび第２回路部１００１ｂと同様の構成を有する第１回路部１０００ｎａおよび第２回路部１０００ｎｂによって構成されている。最終段のシフトレジスタ回路部１０００ｎの第１回路部１０００ｎａは、ｎチャネルトランジスタＮＴ７０１ｎ〜ＮＴ７０４ｎと、ダイオード接続されたｎチャネルトランジスタＮＴ７０５ｎと、容量Ｃ７０１ｎとを含んでいる。また、第２回路部１０００ｎｂは、ｎチャネルトランジスタＮＴ７０６ｎ〜ＮＴ７０９ｎと、ダイオード接続されたｎチャネルトランジスタＮＴ７１０ｎと、容量Ｃ７０２ｎとを含んでいる。以下、ｎチャネルトランジスタＮＴ７０１ｎ〜ＮＴ７１０ｎは、トランジスタＮＴ７０１ｎ〜ＮＴ７１０ｎと称する。

この第１回路部１０００ｎａのトランジスタＮＴ７０１ｎ〜ＮＴ７０５ｎおよび容量Ｃ７０１ｎは、それぞれ、シフトレジスタ回路部１００１の第１回路部１００１ａのトランジスタＮＴ７０１〜ＮＴ７０５および容量Ｃ７０１と同様に接続されている。ただし、最終段のシフトレジスタ回路部１０００ｎでは、次段のシフトレジスタ回路部が存在しないので、第１回路部１０００ｎａのトランジスタＮＴ７０２ｎのゲートに固定的な正側電位ＶＤＤが供給されるように構成されている。これにより、トランジスタＮＴ７０２ｎは、常時オン状態に保持されるように構成されている。また、第２回路部１０００ｎｂのトランジスタＮＴ７０６ｎ〜ＮＴ７１０ｎ、容量Ｃ７０１ｎおよび抵抗Ｒ７０１ｎは、それぞれ、シフトレジスタ回路部１００１の第２回路部１００１ｂのトランジスタＮＴ７０６〜ＮＴ７１０、容量Ｃ７０１および抵抗Ｒ７０１と同様に接続されている。

また、各段のシフトレジスタ回路部の出力ノードＮＤ７０４は、水平スイッチ１１００に接続されている。具体的には、水平スイッチ１１００は、複数のトランジスタＮＴ８０１およびＮＴ８０２を備えている。このトランジスタＮＴ８０１およびＮＴ８０２のゲートは、それぞれ、対応するシフトレジスタ回路部の出力ノードＮＤ７０４に接続されている。これにより、シフトレジスタ回路部のシフト信号ＳＲ７０１およびＳＲ７００（ｎ−１）は、それぞれ、水平スイッチ１１００のトランジスタＮＴ８０１およびＮＴ８０２のゲートに入力される。また、トランジスタＮＴ８０１およびＮＴ８０２のドレインは、それぞれ、各段のドレイン線に接続されている。また、トランジスタＮＴ８０１およびＮＴ８０２のソースは、ビデオ信号線Ｖｉｄｅｏに接続されている。

上記のように構成することによって、各段のシフトレジスタ回路部によってＨレベルに立ち上がるタイミングがシフトされたシフト出力信号ＳＲ７０１およびＳＲ７００（ｎ−１）が水平スイッチ１１００のトランジスタＮＴ８０１およびＮＴ８０２のゲートにそれぞれ入力される。これにより、水平スイッチ１１００のトランジスタＮＴ８０１およびＮＴ８０２が順次オン状態になるので、トランジスタＮＴ８０１およびＮＴ８０２を介して、ビデオ信号線Ｖｉｄｅｏから各段のドレイン線に、順次、映像信号が出力されるように構成されている。

特開２００５−１７９６９号公報

しかしながら、図２５に示した従来の一例による表示装置のシフトレジスタ回路では、最終段のシフトレジスタ回路部１０００ｎにおいて、次段のシフトレジスタ回路部が存在しないために第１回路部１０００ｎａのトランジスタＮＴ７０２ｎのゲートには固定的な正側電位ＶＤＤを供給している。このため、トランジスタＮＴ７０２ｎが常時オン状態に保持されるという不都合がある。これにより、最終段の前段のシフトレジスタ回路部からＨレベルのシフト信号ＳＲ７００（ｎ−１）が最終段のシフトレジスタ回路部１０００ｎのトランジスタＮＴ７０１ｎのゲートに入力されることによりトランジスタＮＴ７０１ｎがオンする期間に、クロック信号ＣＬＫ１がＨレベルに立ち上がる場合には、オン状態のトランジスタＮＴ７０１ｎおよびＮＴ７０２ｎを介してクロック信号線（ＣＬＫ１）と負側電位ＶＳＳとの間で貫通電流が流れるという不都合がある。その結果、シフトレジスタ回路の消費電流が増加するので、シフトレジスタ回路を備えた表示装置の消費電流が増加するという問題点がある。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、消費電流の増加を抑制することが可能なシフトレジスタ回路を備えた表示装置を提供することである。

課題を解決するための手段および発明の効果

上記目的を達成するために、この発明の一の局面における表示装置は、前段の第１回路部および後段の第２回路部を有するとともに、シフト信号を出力する複数段のシフトレジスタ回路部を含むシフトレジスタ回路を備えている。また、シフトレジスタ回路部の第１回路部は、第１電位側に接続された第１トランジスタと、第１トランジスタとクロック信号線との間に接続された第２トランジスタとを含んでいる。そして、走査方向に対して最終段のシフトレジスタ回路部において、第１トランジスタがオンする際には、第２トランジスタは、ゲートに第１電位のシフトレジスタ回路を駆動させるための駆動信号が入力されることによりオフする。

この一の局面による表示装置では、上記のように、走査方向に対して最終段のシフトレジスタ回路部において、第１電位側に接続された第１トランジスタがオンする際に、第１トランジスタとクロック信号線との間に接続された第２トランジスタが、ゲートに第１電位のシフトレジスタ回路を駆動させるための駆動信号が入力されることによりオフするように構成することによって、走査方向に対して最終段のシフトレジスタ回路部において、第１トランジスタがオン状態で、かつ、クロック信号線から第２トランジスタに供給されるクロック信号が第２電位になる場合にも、第２トランジスタはオフ状態に維持されるので、第１トランジスタおよび第２トランジスタを介してクロック信号線と第１電位側との間で貫通電流が流れるのを抑制することができる。これにより、シフトレジスタ回路の消費電流が増加するのを抑制することができるので、シフトレジスタ回路を備えた表示装置の消費電流の増加を抑制することができる。

上記一の局面による表示装置において、好ましくは、駆動信号は、シフトレジスタ回路による走査を開始させるためのスタート信号である。このように構成すれば、駆動信号を生成するための信号生成回路を別途形成する必要がないので、表示装置の回路構成が複雑化するのを抑制することができる。

上記一の局面による表示装置において、好ましくは、駆動信号は、少なくとも、走査方向に対して最終段のシフトレジスタ回路部において、第１トランジスタがオン状態で、かつ、クロック信号線から第２トランジスタに供給されるクロック信号が第２電位の期間は、第１電位に保持される。このように構成すれば、走査方向に対して最終段のシフトレジスタ回路部において、第１トランジスタがオン状態で、かつ、クロック信号線から第２トランジスタに供給されるクロック信号が第２電位の期間に、容易に、第２トランジスタをオフ状態に保持することができるので、第１トランジスタおよび第２トランジスタを介してクロック信号線と第１電位との間で貫通電流が流れるのを容易に抑制することができる。

上記一の局面による表示装置において、好ましくは、シフトレジスタ回路は、第１の走査方向と、第１の走査方向と逆の第２の走査方向とに走査を行う機能を有し、第１の走査方向に対して最終段のシフトレジスタ回路部と、第２の走査方向に対して最終段のシフトレジスタ回路部との両方において、第１トランジスタがオンする際には、第２トランジスタは、ゲートに第１電位の駆動信号が入力されることによりオフする。このように構成すれば、第１の走査方向および第２の走査方向の双方向に走査可能なシフトレジスタ回路において、第１および第２の走査方向に対して最終段に位置する両端部の２つのシフトレジスタ回路部の第１トランジスタおよび第２トランジスタを介してクロック信号線と第１電位との間で貫通電流が流れるのを抑制することができる。これにより、消費電流の増加をより抑制することができる。

上記シフトレジスタ回路が第１の走査方向と、第１の走査方向と逆の第２の走査方向とに走査を行う機能を有する構成において、好ましくは、シフトレジスタ回路は、第１の走査方向と、第２の走査方向とに走査方向を切り替えるための走査方向切替回路部を含む。このように構成すれば、容易に、走査方向切替回路部によりシフトレジスタ回路に第１の走査方向と第２の走査方向との双方向に走査する機能を持たせることができる。

上記走査方向切替回路部を含む構成において、好ましくは、走査方向切替回路部は、第１の走査方向に走査を行う際にオンする第３トランジスタと、第２の走査方向に走査を行う際にオンする第４トランジスタとを含み、第１の走査方向に走査を行う際には、第１の走査方向に対して最終段のシフトレジスタ回路部において、第１トランジスタがオンする際に第２トランジスタのゲートに第３トランジスタを介して第１電位の駆動信号が入力されることにより、第２トランジスタがオフし、第２の走査方向に走査を行う際には、第２の走査方向に対して最終段のシフトレジスタ回路部において、第１トランジスタがオンする際に第２トランジスタのゲートに第４トランジスタを介して第１電位の駆動信号が入力されることにより、第２トランジスタがオフする。このように構成すれば、走査方向切替回路部により、走査方向を第１の走査方向と第２の走査方向とに切り替えながら、第１の走査方向へ走査を行う際には、走査方向切替回路部の第３トランジスタにより第１の走査方向に対して最終段のシフトレジスタ回路部の第２トランジスタをオフする制御を行うとともに、第２の走査方向へ走査を行う際には、走査方向切替回路部の第４トランジスタにより第２の走査方向に対して最終段のシフトレジスタ回路部の第２トランジスタをオフする制御を行うことができる。これにより、走査方向切替回路部により、走査方向を第１の走査方向と第２の走査方向とに切り替えながら、容易に、第１の走査方向または第２の走査方向に対して最終段のシフトレジスタ回路部において、第１トランジスタおよび第２トランジスタを介してクロック信号線と第１電位との間で貫通電流が流れるのを抑制することができる。

上記一の局面による表示装置において、好ましくは、走査方向に対して最終段のシフトレジスタ回路部以外の所定段のシフトレジスタ回路部において、第１トランジスタがオンする際には、第２トランジスタは、ゲートに所定段の次段のシフトレジスタ回路部から出力される第２電位のシフト信号が入力されることによりオフする。このように構成すれば、走査方向に対して最終段のシフトレジスタ回路部のみならず、走査方向に対して最終段のシフトレジスタ回路部以外のシフトレジスタ回路部においても、第１トランジスタおよび第２トランジスタを介してクロック信号線と第１電位との間で貫通電流が流れるのを抑制することができるので、シフトレジスタ回路を備えた表示装置において、消費電流の増加をより抑制することができる。

上記一の局面による表示装置において、好ましくは、第１導電型の複数のトランジスタによって構成され、所定段のシフトレジスタ回路部のシフト信号と、所定段の次段のシフトレジスタ回路部のシフト信号とが入力されるとともに、所定段のシフトレジスタ回路部のシフト信号と、所定段の次段のシフトレジスタ回路部のシフト信号とを論理合成してシフト出力信号を出力する論理合成回路部をさらに備える。このように構成すれば、所定段のシフトレジスタ回路部のシフト信号と、所定段の次段のシフトレジスタ回路部のシフト信号とを論理合成して、論理合成回路部から所定のシフト出力信号を出力させることができるとともに、所定段の次段のシフトレジスタ回路部のシフト信号と、所定段の次々段のシフトレジスタ回路部のシフト信号とを論理合成して、論理合成回路部から上記の所定のシフト出力信号に対してタイミングの重ならない次段のシフト出力信号を出力させることができる。これにより、シフトレジスタ回路からタイミングの重ならない各段のシフト出力信号を順次出力させる場合に、所定のシフト出力信号を出力するために用いる２段分のシフトレジスタ回路部と、所定のシフト出力信号に対してタイミングの重ならない次段のシフト出力信号を出力するために用いる２段分のシフトレジスタ回路部とにおいて、１段分のシフトレジスタ回路部を共用することができる。このため、シフトレジスタ回路部の段数を少なくすることができるので、シフトレジスタ回路を含む表示装置の回路構成を簡素化することができる。

上記所定段のシフト信号と所定段の次段のシフト信号とを論理合成してシフト出力信号を出力する論理合成回路部を含む構成において、好ましくは、シフトレジスタ回路部の第２回路部は、ドレインに少なくとも第２電位が供給されるとともに、ゲートがシフト信号が出力されるノードに接続される第５トランジスタと、第５トランジスタのゲート−ソース間に接続される第１容量とを含む。このように構成すれば、たとえば、第５トランジスタのドレインに正側電位ＶＤＤが供給されるとともに、第５トランジスタがｎチャネルトランジスタの場合、第５トランジスタのゲート電位をＶＤＤよりも第５トランジスタのしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖα）分高い電位まで上昇させることができるので、論理合成回路部の論理合成を行う２つのトランジスタのゲートに、それぞれ、ＶＤＤ＋Ｖｔよりも高い電位（ＶＤＤ＋Ｖα）を有するシフト信号を供給することができる。これにより、論理合成回路部の論理合成を行う２つのトランジスタを介して出力されるシフト出力信号の電位が、ＶＤＤから論理合成を行う２つのトランジスタのしきい値電圧（Ｖｔ）分だけ低下するのを抑制することができる。また、第５トランジスタのドレインに負側電位ＶＢＢが供給されるとともに、第５トランジスタがｐチャネルトランジスタの場合、第５トランジスタのゲート電位をＶＢＢよりも第５トランジスタのしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖα）分低い電位まで低下させることができるので、論理合成回路部の論理合成を行う２つのトランジスタのゲートに、それぞれ、ＶＢＢ−Ｖｔよりも低い電位（ＶＤＤ−Ｖα）を有するシフト信号を供給することができる。これにより、論理合成回路部の論理合成を行う２つのトランジスタを介して出力されるシフト出力信号の電位が、ＶＢＢから論理合成を行う２つのトランジスタのしきい値電圧（Ｖｔ）分だけ上昇するのを抑制することができる。

上記第５トランジスタを含む構成において、好ましくは、所定段のシフトレジスタ回路部の第５トランジスタのドレインには、第１電位と第２電位とに切り替わる第１信号を供給する第１信号線が接続されるとともに、ゲートには、第１クロック信号が供給され、所定段の次段のシフトレジスタ回路部の第５トランジスタのドレインには、第１信号を供給する第１信号線が接続されるとともに、ゲートには、第２クロック信号が供給され、第１信号は、第１クロック信号が第１電位から第２電位になった後と、第２クロック信号が第１電位から第２電位になった後とに、それぞれ、第１電位から第２電位に切り替わる。このように構成すれば、第１クロック信号（第２クロック信号）により第５トランジスタのゲート電位を第１電位から第２電位に変化させるのに伴って、第５トランジスタをオン状態にさせた後、第１信号により第５トランジスタのソース電位を第１電位から第２電位に変化させることができる。これにより、その際の第５トランジスタのソース電位の変化分も第５トランジスタのゲート電位を上昇または低下させることができる。すなわち、第５トランジスタのドレインに固定的な電位である第２電位が供給されている場合の第５トランジスタのゲートとソースとの間の第１容量による第５トランジスタのゲート電位の上昇または低下に加えて、ソース電位を第１電位から第２電位に変化させるときの変化分も第５トランジスタのゲート電位をより高くまたは低くすることができる。これにより、より容易に、第５トランジスタのゲートが接続されたノードから出力されるシフト信号の電位を、ＶＤＤよりもしきい値電圧（Ｖｔ）以上高い電位またはＶＢＢよりもしきい値電圧（Ｖｔ）以上低い電位にすることができる。したがって、より容易に、論理合成回路部の論理合成を行う２つのトランジスタのゲートに、ＶＤＤ＋Ｖｔ以上の電位またはＶＢＢ−Ｖｔ以下の電位を有するシフト信号を供給することができるので、論理合成を行う２つのトランジスタを介して出力されるシフト出力信号の電位がしきい値電圧（Ｖｔ）分だけ低下または上昇するのをより抑制することができる。

上記第５トランジスタを含む構成において、好ましくは、所定段のシフトレジスタ回路部の第５トランジスタのドレインには、第１電位と第２電位とに切り替わる第２信号を供給する第２信号線が接続されるとともに、ゲートには、第１クロック信号が供給され、所定段の次段のシフトレジスタ回路部の第５トランジスタのドレインには、第１電位と第２電位とに切り替わる第３信号を供給する第３信号線が接続されるとともに、ゲートには、第２クロック信号が供給され、第２信号は、第１クロック信号が第１電位から前記第２電位になった後、第１電位から第２電位に切り替わり、第３信号は、第２クロック信号が第１電位から第２電位になった後、第１電位から第２電位に切り替わる。このように構成すれば、所定段のシフトレジスタ回路部の第５トランジスタと、所定段の次段のシフトレジスタ回路部の第５トランジスタとが、それぞれ、第１クロック信号と第２クロック信号とに応答してオンするタイミングに合わせて所定段の第５トランジスタおよび所定段の次段の第５トランジスタのソース電位を第１電位から第２電位に変化させることができる。また、所定段のシフトレジスタ回路部の第５トランジスタと、所定段の次段のシフトレジスタ回路部の第５トランジスタとがそれぞれ第１クロック信号と第２クロック信号とに応答してオフ状態になるまで、所定段の第５トランジスタおよび所定段の次段の第５トランジスタのソース電位をそれぞれ第２電位に保持することができる。これにより、所定段の第５トランジスタおよび所定段の次段の第５トランジスタが第１および第２クロック信号に応答してオフするまでの間に、所定段の第５トランジスタおよび所定段の次段の第５トランジスタのソース電位が第１電位になることに起因して、所定段の第５トランジスタおよび所定段の次段の第５トランジスタのゲート電位が変動するという不都合が発生するのを抑制することができる。この場合、所定段のシフトレジスタ回路部の第５トランジスタのゲートが接続されたノードから出力されるシフト信号と、所定段の次段のシフトレジスタ回路部の第５トランジスタのゲートが接続されたノードから出力されるシフト信号とが変動するのを抑制することができるので、所定段のシフトレジスタ回路部のシフト信号がゲートに入力される論理合成回路部のトランジスタの動作と、所定段の次段のシフトレジスタ回路部のシフト信号がゲートに入力される論理合成回路部のトランジスタの動作とが不安定になるのを抑制することができる。

上記第１信号、第２信号または第３信号を供給する構成において、好ましくは、走査方向に対して最終段のシフトレジスタ回路部の第２回路部は、シフト信号が出力されるノードと第１電位側との間に接続されるとともに、ゲートが第１回路部の第１トランジスタと第２トランジスタとの間の出力ノードに接続される第６トランジスタを含み、走査方向に対して最終段のシフトレジスタ回路部において、第１電位の駆動信号がゲートに入力されることによりオフ状態の第２トランジスタのドレインにクロック信号線から第２電位のクロック信号が供給されている際に、走査方向に対して最終段の前段のシフトレジスタ回路部から、走査方向に対して最終段のシフトレジスタ回路部の第１トランジスタのゲートに、第１信号、第２信号または第３信号が第２電位から第１電位に切り替わるのに応答して第２電位から第１電位に変化する出力信号が入力されることにより最終段の第１トランジスタはオフする。このように構成すれば、最終段のシフトレジスタ回路部において、第１トランジスタがゲートに第１電位の出力信号が入力されてオフすることにより第１電位側から第１トランジスタを介して出力ノードに第１電位が供給されない場合に、第２トランジスタがゲートに第１電位の駆動信号が入力されることによりオフ状態になっているので、第２トランジスタのドレインに第２電位のクロック信号が供給されても、第１トランジスタと第２トランジスタとの間の出力ノードは第２電位にならない。これにより、その出力ノードにゲートが接続された第６トランジスタがオンするのが抑制されるので、第６トランジスタを介して第１電位側からシフト信号が出力されるノードに第１電位が供給されることにより意図しないタイミングで最終段のシフト信号が第１電位に変化するのを抑制することができる。このため、最終段のシフト信号が意図しないタイミングで第１電位に変化することに起因するシフトレジスタ回路の誤動作を抑制することができる。

上記論理合成回路部を含む構成において、好ましくは、所定段のシフトレジスタ回路部は、駆動信号が第１電位から第２電位に変化するのに応答して、シフト信号が出力されるノードの電位を論理合成回路部のトランジスタがオンしない第１電位にリセットするためのリセットトランジスタを含む。このように構成すれば、シフトレジスタ回路への電源投入後に、駆動信号が第１電位から第２電位に変化するのに応答して、リセットトランジスタにより所定段のシフトレジスタ回路部または所定段の次段のシフトレジスタ回路部のシフト信号が出力されるノードの電位を第１電位にリセットすることにより、論理合成回路部へ出力される所定段のシフト信号および所定段の次段のシフト信号の少なくとも一方を論理合成回路部のトランジスタがオンしない第１電位に固定することができる。これにより、論理合成回路部の２つのトランジスタのゲートにそれぞれ所定段のシフト信号と所定段の次段のシフト信号とを入力するとともに、その２つのトランジスタを介して出力される信号を所定段のシフト信号と所定段の次段のシフト信号とが論理合成されたシフト出力信号として用いる場合に、論理合成回路部の２つのトランジスタの少なくとも一方をオフ状態に保持することができる。このため、論理合成回路部の２つのトランジスタを介してシフト出力信号は出力されないので、シフトレジスタ回路から意図しないタイミングで信号が出力されるのを抑制することができる。

上記シフトレジスタ回路部、論理合成回路部およびリセットトランジスタを含む構成において、好ましくは、シフトレジスタ回路部および論理合成回路部を構成するトランジスタと、リセットトランジスタとは、第１導電型を有する。このように構成すれば、シフトレジスタ回路部および論理合成回路部を構成するトランジスタと、リセットトランジスタとを第１導電型または第２導電型の２種類の導電型を有するトランジスタによって構成する場合に比べて、それらのトランジスタを形成する際のイオン注入工程の回数およびイオン注入マスクの枚数を低減することができる。これにより、製造プロセスが複雑化するのを抑制することができるとともに、製造コストが増大するのを抑制することができる。

上記一の局面による表示装置において、好ましくは、シフトレジスタ回路は、ゲート線を駆動するためのシフトレジスタ回路、および、ドレイン線を駆動するためのシフトレジスタ回路の少なくとも一方に適用されている。このように構成すれば、ゲート線を駆動するためのシフトレジスタ回路、および、ドレイン線を駆動するためのシフトレジスタ回路の少なくとも一方において、走査方向に対して最終段のシフトレジスタ回路部の第１トランジスタおよび第２トランジスタを介してクロック信号線と第１電位との間で貫通電流が流れるのを抑制することができる。これにより、ゲート線を駆動するためのシフトレジスタ回路、および、ドレイン線を駆動するためのシフトレジスタ回路の少なくとも一方において、消費電流が増加するのを抑制することができる。

以下、本発明の実施形態を図面に基づいて説明する。

（第１実施形態）
図１は、本発明の第１実施形態による液晶表示装置を示した平面図である。図２は、図１に示した第１実施形態による液晶表示装置のＶドライバ内部の先頭段近傍の回路図である。図３は、図１に示した第１実施形態による液晶表示装置のＶドライバ内部の最終段近傍の回路図である。

まず、図１を参照して、この第１実施形態では、基板１上に、表示部２が設けられている。この表示部２には、画素２０がマトリクス状に配置されている。なお、図１では、図面の簡略化のため、１つの画素２０のみを図示している。各々の画素２０は、ｎチャネルトランジスタ２１（以下、トランジスタ２１という）、画素電極２２、画素電極２２に対向配置された各画素２０に共通の対向電極２３、画素電極２２と対向電極２３との間に挟持された液晶２４、および、補助容量２５によって構成されている。そして、トランジスタ２１のソースは、画素電極２２および補助容量２５に接続されているとともに、ドレインは、ドレイン線に接続されている。このトランジスタ２１のゲートはゲート線に接続されている。

また、表示部２の一辺に沿うように、基板１上に、表示部２のドレイン線を駆動（走査）するための水平スイッチ（ＨＳＷ）３およびＨドライバ４が設けられている。また、表示部２の他の辺に沿うように、基板１上に、表示部２のゲート線を駆動（走査）するためのＶドライバ５が設けられている。なお、図１の水平スイッチ３には、２つのスイッチのみを図示しているが、実際は画素数に応じた数のスイッチが配置されている。また、図１のＨドライバ４およびＶドライバ５には、それぞれ、シフトレジスタ回路部を２つのみ図示しているが、実際は画素数に応じた数のシフトレジスタ回路部が配置されている。

また、基板１の外部には、駆動ＩＣ１０が設置されている。この駆動ＩＣ１０は、信号発生回路１１および電源回路１２を備えている。駆動ＩＣ１０からＨドライバ４へは、ビデオ信号Ｖｉｄｅｏ、スタート信号ＳＴＨ、走査方向切替信号ＣＳＨ、クロック信号ＣＫＨ、イネーブル信号ＥＮＢ、正側電位ＶＤＤおよび負側電位ＶＢＢが供給される。また、駆動ＩＣ１０からＶドライバ５へは、スタート信号ＳＴＶ、イネーブル信号ＥＮＢ、走査方向切替信号ＣＳＶ、クロック信号ＣＫＶ、正側電位ＶＤＤおよび負側電位ＶＢＢが供給される。

また、図２および図３に示すように、第１実施形態では、Ｖドライバ５の内部に、複数段のシフトレジスタ回路部５１〜５０ｎと、出力信号入力切替回路部６０ａおよびシフト信号入力切替回路部６０ｂからなる走査方向切替回路部７０と、複数段の論理合成回路部８１〜８０ｍと、回路部９１および９２とが設けられている。なお、シフトレジスタ回路部５１〜５０ｎおよび論理合成回路部８１〜８０ｍは、画素数に応じた数だけ設けられている。

そして、図２に示すように、１段目のシフトレジスタ回路部５１は、前段の第１回路部５１ａと、後段の第２回路部５１ｂとによって構成されている。第１回路部５１ａは、ｎチャネルトランジスタＮＴ１およびＮＴ２と、ダイオード接続されたｎチャネルトランジスタＮＴ３と、容量Ｃ１およびＣ２とを含む。なお、ｎチャネルトランジスタＮＴ１は、本発明の「第１トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ２は、本発明の「第２トランジスタ」の一例である。また、第２回路部５１ｂは、ｎチャネルトランジスタＮＴ４、ＮＴ５、ＮＴ６およびＮＴ７と、ダイオード接続されたｎチャネルトランジスタＮＴ８と、容量Ｃ３およびＣ４とを含む。なお、ｎチャネルトランジスタＮＴ４は、本発明の「第５トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ６は、本発明の「第６トランジスタ」の一例である。また、容量Ｃ３は、本発明の「第１容量」の一例である。以下、ｎチャネルトランジスタＮＴ１〜ＮＴ８は、それぞれ、トランジスタＮＴ１〜ＮＴ８と称する。

また、１段目のシフトレジスタ回路部５１に設けられたトランジスタＮＴ１〜ＮＴ８は、すべてｎ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）により構成されている。また、トランジスタＮＴ１、ＮＴ２、ＮＴ６、ＮＴ７およびＮＴ８は、互いに電気的に接続された２つのゲート電極を有する。また、第１回路部５１ａにおいて、トランジスタＮＴ１のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、第１回路部５１ａの出力ノードであるノードＮＤ１に接続されている。また、容量Ｃ１の一方の電極は、負側電位ＶＢＢに接続されているとともに、他方の電極は、ノードＮＤ１に接続されている。また、トランジスタＮＴ２のソースは、トランジスタＮＴ３を介してノードＮＤ１に接続されているとともに、ドレインは、クロック信号線（ＣＫＶ１）に接続されている。また、容量Ｃ２は、トランジスタＮＴ２のゲートとソースとの間に接続されている。

また、第２回路部５１ｂにおいて、トランジスタＮＴ４のソースは、ノードＮＤ３に接続されているとともに、ゲートは、ノードＮＤ２に接続されている。また、トランジスタＮＴ５のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ３に接続されている。このトランジスタＮＴ５のゲートは、第１回路部５１ａのノードＮＤ１に接続されている。また、トランジスタＮＴ６のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ２に接続されている。このトランジスタＮＴ６のゲートは、第１回路部５１ａのノードＮＤ１に接続されている。また、トランジスタＮＴ６は、トランジスタＮＴ５がオン状態のときに、トランジスタＮＴ４をオフ状態にするために設けられている。また、トランジスタＮＴ７のソースは、トランジスタＮＴ８を介してノードＮＤ２に接続されているとともに、ドレインは、クロック信号線（ＣＫＶ１）に接続されている。また、容量Ｃ３は、トランジスタＮＴ４のゲートとソースとの間に接続されている。また、容量Ｃ４は、トランジスタＮＴ７のゲートとソースとの間に接続されている。

また、図２に示すように、２段目〜５段目のシフトレジスタ回路部５２〜５５は、上記した１段目のシフトレジスタ回路部５１とほぼ同様の回路構成を有する。具体的には、２段目〜５段目のシフトレジスタ回路部５２〜５５は、それぞれ、１段目のシフトレジスタ回路部５１の第１回路部５１ａとほぼ同様の回路構成を有する第１回路部５２ａ〜５５ａと、第２回路部５１ｂとほぼ同様の回路構成を有する第２回路部５２ｂ〜５５ｂとによって構成されている。

２段目のシフトレジスタ回路部５２は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１〜ＮＴ８に対応するｎチャネルトランジスタＮＴ１１〜ＮＴ１８と、容量Ｃ１〜Ｃ４に対応する容量Ｃ１１〜Ｃ１４とを含む。なお、ｎチャネルトランジスタＮＴ１１は、本発明の「第１トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ１２は、本発明の「第２トランジスタ」の一例である。また、ｎチャネルトランジスタＮＴ１４は、本発明の「第５トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ１６は、本発明の「第６トランジスタ」の一例である。また、容量Ｃ１３は、本発明の「第１容量」の一例である。以下、ｎチャネルトランジスタＮＴ１１〜ＮＴ１８は、それぞれ、トランジスタＮＴ１１〜ＮＴ１８と称する。

また、３段目のシフトレジスタ回路部５３は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１〜ＮＴ８に対応するｎチャネルトランジスタＮＴ２１〜ＮＴ２８と、容量Ｃ１〜Ｃ４に対応する容量Ｃ２１〜Ｃ２４とを含む。なお、ｎチャネルトランジスタＮＴ２１は、本発明の「第１トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ２２は、本発明の「第２トランジスタ」の一例である。また、ｎチャネルトランジスタＮＴ２４は、本発明の「第５トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ２６は、本発明の「第６トランジスタ」の一例である。また、容量Ｃ２３は、本発明の「第１容量」の一例である。以下、ｎチャネルトランジスタＮＴ２１〜ＮＴ２８は、それぞれ、トランジスタＮＴ２１〜ＮＴ２８と称する。

また、４段目のシフトレジスタ回路部５４は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１〜ＮＴ８に対応するｎチャネルトランジスタＮＴ３１〜ＮＴ３８と、容量Ｃ１〜Ｃ４に対応する容量Ｃ３１〜Ｃ３４とを含む。なお、ｎチャネルトランジスタＮＴ３１は、本発明の「第１トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ３２は、本発明の「第２トランジスタ」の一例である。また、ｎチャネルトランジスタＮＴ３４は、本発明の「第５トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ３６は、本発明の「第６トランジスタ」の一例である。また、容量Ｃ３３は、本発明の「第１容量」の一例である。以下、ｎチャネルトランジスタＮＴ３１〜ＮＴ３８は、それぞれ、トランジスタＮＴ３１〜ＮＴ３８と称する。

また、５段目のシフトレジスタ回路部５５は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１〜ＮＴ８に対応するｎチャネルトランジスタＮＴ４１〜ＮＴ４８と、容量Ｃ１〜Ｃ４に対応する容量Ｃ４１〜Ｃ４４とを含む。なお、ｎチャネルトランジスタＮＴ４１は、本発明の「第１トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ４２は、本発明の「第２トランジスタ」の一例である。なお、ｎチャネルトランジスタＮＴ４４は、本発明の「第５トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ４６は、本発明の「第６トランジスタ」の一例である。また、容量Ｃ４３は、本発明の「第１容量」の一例である。以下、ｎチャネルトランジスタＮＴ４１〜ＮＴ４８は、それぞれ、トランジスタＮＴ４１〜ＮＴ４８と称する。

また、４段目のシフトレジスタ回路部５４の第１回路部５４ａは、シフト信号ＳＲ４を出力するノードＮＤ２の電位を負側電位ＶＢＢにリセットするためのｎチャネルトランジスタＮＴ３９を含んでいる。また、５段目のシフトレジスタ回路部５５の第１回路部５５ａは、シフト信号ＳＲ５を出力するノードＮＤ２の電位を負側電位ＶＢＢにリセットするためのｎチャネルトランジスタＮＴ４９を含んでいる。以下、ｎチャネルトランジスタＮＴ３９およびＮＴ４９は、それぞれ、リセットトランジスタＮＴ３９およびＮＴ４９と称する。なお、このリセットトランジスタＮＴ３９およびＮＴ４９は、ｎ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。

また、リセットトランジスタＮＴ３９のドレインには、正側電位ＶＤＤが供給されるとともに、ソースは、４段目のシフトレジスタ回路部５４の第１回路部５４ａの出力ノードであるノードＮＤ１に接続されている。また、リセットトランジスタＮＴ３９のゲートには、スタート信号ＳＴＶを供給するためのスタート信号線（ＳＴＶ）が接続されている。なお、スタート信号ＳＴＶは、本発明の「駆動信号」の一例である。これにより、Ｈレベルのスタート信号ＳＴＶに応答してリセットトランジスタＮＴ３９がオンすると、リセットトランジスタＮＴ３９を介して正側電位ＶＤＤが供給されることにより、第１回路部５４ａのノードＮＤ１の電位が正側電位ＶＤＤ（Ｈレベル）になるように構成されている。そして、第１回路部５４ａのノードＮＤ１の電位が正側電位ＶＤＤ（Ｈレベル）になると、第２回路部５４ｂのトランジスタＮＴ３６がオンするので、トランジスタＮＴ３６を介して負側電位ＶＢＢが供給されることにより、シフト信号ＳＲ４を出力する第２回路部５４ｂのノードＮＤ２が負側電位ＶＢＢにリセットされるように構成されている。

また、リセットトランジスタＮＴ４９のドレインには、正側電位ＶＤＤが供給されるとともに、ソースは、５段目のシフトレジスタ回路部５５の第１回路部５５ａの出力ノードであるノードＮＤ１に接続されている。また、リセットトランジスタＮＴ４９のゲートには、スタート信号ＳＴＶを供給するためのスタート信号線（ＳＴＶ）が接続されている。これにより、５段目のシフトレジスタ回路部５５では、上記した４段目のシフトレジスタ回路部５４と同様にして、シフト信号ＳＲ５を出力する第２回路部５５ｂのノードＮＤ２が負側電位ＶＢＢにリセットされるように構成されている。

また、６段目から最終段の３段前までのシフトレジスタ回路部は、上記したリセットトランジスタＮＴ３９およびＮＴ４９を有する４段目および５段目のシフトレジスタ回路部５４および５５と同様に構成されている。また、最終段の前段のシフトレジスタ回路部および最終段の２段前のシフトレジスタ回路部は、それぞれ、上記した２段目および３段目のシフトレジスタ回路部５２および５３と同様の構成を有する。

また、最終段のシフトレジスタ回路部５０ｎ（図３参照）は、上記した１段目のシフトレジスタ回路部５１（図２参照）と同様の構成を有する。すなわち、最終段のシフトレジスタ回路部５０ｎは、図３に示すように、前段の第１回路部５０ｎａと、後段の第２回路部５０ｎｂとによって構成されている。第１回路部５０ｎａは、ｎチャネルトランジスタＮＴ１０ｎ１およびＮＴ１０ｎ２と、ダイオード接続されたｎチャネルトランジスタＮＴ１０ｎ３と、容量Ｃ１０ｎ１およびＣ１０ｎ２とを含む。なお、ｎチャネルトランジスタＮＴ１０ｎ１は、本発明の「第１トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ１０ｎ２は、本発明の「第２トランジスタ」の一例である。また、第２回路部５０ｎｂは、ｎチャネルトランジスタＮＴ１０ｎ４、ＮＴ１０ｎ５、ＮＴ１０ｎ６およびＮＴ１０ｎ７と、ダイオード接続されたｎチャネルトランジスタＮＴ１０ｎ８と、容量Ｃ１０ｎ３およびＣ１０ｎ４とを含む。なお、ｎチャネルトランジスタＮＴ１０ｎ４は、本発明の「第５トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ１０ｎ６は、本発明の「第６トランジスタ」の一例である。また、容量Ｃ１０ｎ３は、本発明の「第１容量」の一例である。以下、ｎチャネルトランジスタＮＴ１０ｎ１〜ＮＴ１０ｎ８は、それぞれ、トランジスタＮＴ１０ｎ１〜ＮＴ１０ｎ８と称する。

また、最終段のシフトレジスタ回路部５０ｎに設けられたトランジスタＮＴ１０ｎ１〜ＮＴ１０ｎ８は、すべてｎ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）により構成されている。また、トランジスタＮＴ１０ｎ１、ＮＴ１０ｎ２、ＮＴ１０ｎ６、ＮＴ１０ｎ７およびＮＴ１０ｎ８は、互いに電気的に接続された２つのゲート電極を有する。また、第１回路部５０ｎａにおいて、トランジスタＮＴ１０ｎ１のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、第１回路部５０ｎａの出力ノードであるノードＮＤ１に接続されている。また、容量Ｃ１０ｎ１の一方の電極は、負側電位ＶＢＢに接続されているとともに、他方の電極は、ノードＮＤ１に接続されている。また、トランジスタＮＴ１０ｎ２のソースは、トランジスタＮＴ１０ｎ３を介してノードＮＤ１に接続されているとともに、ドレインは、クロック信号線（ＣＫＶ１）に接続されている。また、容量Ｃ１０ｎ２は、トランジスタＮＴ１０ｎ２のゲートとソースとの間に接続されている。

また、第２回路部５０ｎｂにおいて、トランジスタＮＴ１０ｎ４のソースは、ノードＮＤ３に接続されているとともに、ゲートは、ノードＮＤ２に接続されている。また、トランジスタＮＴ１０ｎ５のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ３に接続されている。このトランジスタＮＴ１０ｎ５のゲートは、第１回路部５０ｎａのノードＮＤ１に接続されている。また、トランジスタＮＴ１０ｎ６のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ２に接続されている。このトランジスタＮＴ１０ｎ６のゲートは、第１回路部５０ｎａのノードＮＤ１に接続されている。また、トランジスタＮＴ１０ｎ６は、トランジスタＮＴ１０ｎ５がオン状態のときに、トランジスタＮＴ１０ｎ４をオフ状態にするために設けられている。また、トランジスタＮＴ１０ｎ７のソースは、トランジスタＮＴ１０ｎ８を介してノードＮＤ２に接続されているとともに、ドレインは、クロック信号線（ＣＫＶ１）に接続されている。また、容量Ｃ１０ｎ３は、トランジスタＮＴ１０ｎ４のゲートとソースとの間に接続されている。また、容量Ｃ１０ｎ４は、トランジスタＮＴ１０ｎ７のゲートとソースとの間に接続されている。

また、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１２およびＮＴ１７と、４段目のシフトレジスタ回路部５４のトランジスタＮＴ３２およびＮＴ３７とは、クロック信号線（ＣＫＶ２）に接続されている。また、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２２およびＮＴ２７と、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４２およびＮＴ４７とは、クロック信号線（ＣＫＶ１）に接続されている。すなわち、クロック信号線（ＣＫＶ１）とクロック信号線（ＣＫＶ２）とが１段毎に交互に接続されている。

また、第１実施形態では、各段のシフトレジスタ回路部５１〜５０ｎに、イネーブル信号線（ＥＮＢ１）とイネーブル信号線（ＥＮＢ２）とが１つずつ交互に接続されている。なお、このイネーブル信号線（ＥＮＢ１）および（ＥＮＢ２）は、本発明の「第２信号線」および「第３信号線」の一例である。このイネーブル信号線（ＥＮＢ１）を介して、所定のタイミングで電位がＬレベルからＨレベルに切り替わるイネーブル信号ＥＮＢ１が供給されるとともに、イネーブル信号線（ＥＮＢ２）を介して、イネーブル信号ＥＮＢ１と異なるタイミングで電位がＬレベルからＨレベルに切り替わるイネーブル信号ＥＮＢ２が供給されるように構成されている。そして、１段目のシフトレジスタ回路部５１、３段目のシフトレジスタ回路部５３、５段目のシフトレジスタ回路部５５および最終段のシフトレジスタ回路部５０ｎなどの奇数段のシフトレジスタ回路部では、それぞれ、シフト信号が出力されるノードＮＤ２にゲートが接続されたトランジスタ（ＮＴ４、ＮＴ２４、ＮＴ４４およびＮＴ１０ｎ４）のドレインにイネーブル信号線（ＥＮＢ１）が接続されている。また、２段目のシフトレジスタ回路部５２および４段目のシフトレジスタ回路部５４などの偶数段のシフトレジスタ回路部では、それぞれ、シフト信号が出力されるノードＮＤ２にゲートが接続されたトランジスタ（ＮＴ１４およびＮＴ３４）のドレインに、イネーブル信号線（ＥＮＢ２）が接続されている。

また、出力信号入力切替回路部６０ａおよびシフト信号入力切替回路部６０ｂからなる走査方向切替回路部７０は、走査方向を図２中の順方向と逆方向とに切り替えるために設けられている。具体的には、走査方向切替回路部７０の出力信号入力切替回路部６０ａは、ｎチャネルトランジスタＮＴ１０１〜ＮＴ１００ｎおよびＮＴ２０１〜ＮＴ２００ｎを含む。以下、ｎチャネルトランジスタＮＴ１０１〜ＮＴ１００ｎおよびＮＴ２０１〜ＮＴ２００ｎは、それぞれ、トランジスタＮＴ１０１〜ＮＴ１００ｎおよびＮＴ２０１〜ＮＴ２００ｎと称する。また、このトランジスタＮＴ１０１〜ＮＴ１００ｎおよびＮＴ２０１〜ＮＴ２００ｎは、すべてｎ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。

また、トランジスタＮＴ１０１、ＮＴ２０２、ＮＴ１０３、ＮＴ２０４、ＮＴ１０５、・・・、ＮＴ１００（ｎ−１）およびＮＴ２００ｎは、この順番でソース／ドレインの一方とソース／ドレインの他方とが互いに接続されている。また、トランジスタＮＴ２０１は、後述する回路部９１のノードＮＤ６に接続されている。また、トランジスタＮＴ１０２、ＮＴ２０３、ＮＴ１０４、ＮＴ２０５、・・・、ＮＴ２００（ｎ−１）は、この順番でソース／ドレインの一方とソース／ドレインの他方とが互いに接続されている。また、トランジスタＮＴ１００ｎは、後述する回路部９２のノードＮＤ６に接続されている。また、トランジスタＮＴ１０１〜ＮＴ１００ｎのゲートには、走査方向切替信号線（ＣＳＶ）が接続されているとともに、トランジスタＮＴ２０１〜ＮＴ２００ｎのゲートには、反転走査方向切替信号線（ＸＣＳＶ）が接続されている。

なお、走査方向が順方向の場合には、走査方向切替信号ＣＳＶがＨレベル（ＶＤＤ）になるように、かつ、反転走査方向切替信号ＸＣＳＶがＬレベル（ＶＢＢ）になるように制御される。このため、走査方向が順方向の場合には、トランジスタＮＴ１０１〜ＮＴ１００ｎがオン状態になるように、かつ、トランジスタＮＴ２０１〜ＮＴ２００ｎがオフ状態になるように制御される。また、走査方向が逆方向の場合には、走査方向切替信号ＣＳＶがＬレベル（ＶＢＢ）になるように、かつ、反転走査方向切替信号ＸＣＳＶがＨレベル（ＶＤＤ）になるように制御される。このため、走査方向が逆方向の場合には、トランジスタＮＴ１０１〜ＮＴ１００ｎがオフ状態になるように、かつ、トランジスタＮＴ２０１〜ＮＴ２００ｎがオン状態になるように制御される。

また、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１のゲートが、出力信号入力切替回路部６０ａのトランジスタＮＴ１０１のソース／ドレインの他方（トランジスタＮＴ１０２のソース／ドレインの一方）に接続されているとともに、１段目のシフトレジスタ回路部５１のノードＮＤ３が、出力信号入力切替回路部６０ａのトランジスタＮＴ１０２のソース／ドレインの一方に接続されている。

また、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１１のゲートが、出力信号入力切替回路部６０ａのトランジスタＮＴ１０２のソース／ドレインの他方（トランジスタＮＴ２０３のソース／ドレインの一方）に接続されているとともに、２段目のシフトレジスタ回路部５２のノードＮＤ３が、出力信号入力切替回路部６０ａのトランジスタＮＴ２０２のソース／ドレインの他方（トランジスタＮＴ１０３のソース／ドレインの一方）に接続されている。

また、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２１のゲートが、出力信号入力切替回路部６０ａのトランジスタＮＴ１０３のソース／ドレインの他方（トランジスタＮＴ２０４のソース／ドレインの一方）に接続されているとともに、３段目のシフトレジスタ回路部５３のノードＮＤ３が、出力信号入力切替回路部６０ａのトランジスタＮＴ２０３のソース／ドレインの他方（トランジスタＮＴ１０４のソース／ドレインの一方）に接続されている。

また、４段目のシフトレジスタ回路部５４のトランジスタＮＴ３１のゲートが、出力信号入力切替回路部６０ａのトランジスタＮＴ１０４のソース／ドレインの他方（トランジスタＮＴ２０５のソース／ドレインの一方）に接続されているとともに、４段目のシフトレジスタ回路部５４のノードＮＤ３が、出力信号入力切替回路部６０ａのトランジスタＮＴ２０４のソース／ドレインの他方（トランジスタＮＴ１０５のソース／ドレインの一方）に接続されている。

また、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４１のゲートが、出力信号入力切替回路部６０ａのトランジスタＮＴ１０５のソース／ドレインの他方に接続されているとともに、５段目のシフトレジスタ回路部５５のノードＮＤ３が、出力信号入力切替回路部６０ａのトランジスタＮＴ２０５のソース／ドレインの他方に接続されている。

また、６段目以降のシフトレジスタ回路部においても、１〜５段目のシフトレジスタ回路部と同様に、上記トランジスタＮＴ１、ＮＴ１１、ＮＴ２１、ＮＴ３１およびＮＴ４１に対応するトランジスタのゲートと、ノードＮＤ３とが、それぞれ、出力信号入力切替回路部６０ａの対応する各トランジスタのソース／ドレインに接続されている。そして、最終段のシフトレジスタ回路部５０ｎでは、トランジスタＮＴ１０ｎ１のゲートが、出力信号入力切替回路部６０ａのトランジスタＮＴ１００（ｎ−１）のソース／ドレインの他方（トランジスタＮＴ２００ｎのソース／ドレインの一方）に接続されているとともに、ノードＮＤ３が、出力信号入力切替回路部６０ａのトランジスタＮＴ２００（ｎ−１）のソース／ドレインの他方に接続されている。

各段のシフトレジスタ回路部５１〜５０ｎと出力信号入力切替回路部６０ａとを上記のように接続することによって、走査方向に応じて、所定段のシフトレジスタ回路部の第１回路部に走査方向に対して前段の出力信号（ＳＲ１１〜ＳＲ（１０（ｎ−１））が入力されるように制御される。ただし、走査方向が順方向の場合の先頭段のシフトレジスタ回路部５１の第１回路部５１ａと、走査方向が逆方向の場合の先頭段のシフトレジスタ回路部５０ｎの第１回路部５０ｎａとには、それぞれ、スタート信号ＳＴＶが入力される。

また、走査方向切替回路部７０のシフト信号入力切替回路部６０ｂは、ゲートが走査方向切替信号線（ＣＳＶ）に接続されたｎチャネルトランジスタＮＴ３０１〜ＮＴ３００ｎと、ゲートが反転走査方向切替信号線（ＸＣＳＶ）に接続されたｎチャネルトランジスタＮＴ４０１〜ＮＴ４００ｎとを含む。なお、ｎチャネルトランジスタＮＴ３００（ｎ−１）は、本発明の「第３トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ４０１は、本発明の「第４トランジスタ」の一例である。以下、ｎチャネルトランジスタＮＴ３０１〜ＮＴ３００ｎおよびＮＴ４０１〜ＮＴ４００ｎは、それぞれ、トランジスタＮＴ３０１〜ＮＴ３００ｎおよびＮＴ４０１〜ＮＴ４００ｎと称する。また、シフト信号入力切替回路部６０ｂを構成するトランジスタＮＴ３０１〜ＮＴ３００ｎおよびＮＴ４０１〜ＮＴ４００ｎは、すべてｎ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。

また、シフト信号入力切替回路部６０ｂにおいて、ゲートが走査方向切替信号線（ＣＳＶ）に接続されたｎチャネルトランジスタと、ゲートが反転走査方向切替信号線（ＸＣＳＶ）に接続されたｎチャネルトランジスタとは、各段のシフトレジスタ回路部５１〜５０ｎに対して、それぞれ２つずつ配置されている。具体的には、１段目のシフトレジスタ回路部５１に対応して、ゲートが走査方向切替信号線（ＣＳＶ）に接続されたトランジスタＮＴ３０１およびＮＴ３０２と、ゲートが反転走査方向切替信号線（ＸＣＳＶ）に接続されたトランジスタＮＴ４０１およびＮＴ４０２とが配置されている。

ここで、第１実施形態では、図２に示すように、１段目（先頭段）のシフトレジスタ回路部５１に対応して設けられたトランジスタＮＴ４０１のソース／ドレインの一方は、シフトレジスタ回路部５１のトランジスタＮＴ２のゲートに接続されているとともに、ソース／ドレインの他方には、スタート信号ＳＴＶが供給される。これにより、逆方向走査の場合には、トランジスタＮＴ４０１がオン状態に保持されるとともに、このトランジスタＮＴ４０１を介して、逆方向の走査時に最終段となるシフトレジスタ回路部５１のトランジスタＮＴ２のゲートにスタート信号ＳＴＶが入力されるように構成されている。このため、逆方向走査時には、シフトレジスタ回路部５１のトランジスタＮＴ２は、走査開始時にスタート信号ＳＴＶがＨレベルに立ち上がることによりオン状態になった後、スタート信号ＳＴＶがＬレベルに立ち下がった後は、オフ状態に保持されるように構成されている。

また、トランジスタＮＴ３０１のソース／ドレインの一方は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ２のゲートに接続されているとともに、ソース／ドレインの他方は、２段目のシフトレジスタ回路部５２のノードＮＤ２に接続されている。また、トランジスタＮＴ３０２およびＮＴ４０２のソース／ドレインの一方は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ７のゲートに接続されている。トランジスタＮＴ３０２のソース／ドレインの他方は、出力信号入力切替回路部６０ａのトランジスタＮＴ１０１のソース／ドレインの他方（トランジスタＮＴ２０２のソース／ドレインの一方）に接続されているとともに、トランジスタＮＴ４０２のソース／ドレインの他方は、２段目のシフトレジスタ回路部５２のノードＮＤ２に接続されている。

また、２段目のシフトレジスタ回路部５２に対応して、ゲートが走査方向切替信号線（ＣＳＶ）に接続されたトランジスタＮＴ３０３およびＮＴ３０４と、ゲートが反転走査方向切替信号線（ＸＣＳＶ）に接続されたトランジスタＮＴ４０３およびＮＴ４０４とが配置されている。トランジスタＮＴ３０３およびＮＴ４０３のソース／ドレインの一方は、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１２のゲートに接続されている。トランジスタＮＴ３０３のソース／ドレインの他方は、３段目のシフトレジスタ回路部５３のノードＮＤ２に接続されているとともに、トランジスタＮＴ４０３のソース／ドレインの他方は、１段目のシフトレジスタ回路部５１のノードＮＤ２に接続されている。また、トランジスタＮＴ３０４およびＮＴ４０４のソース／ドレインの一方は、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１７のゲートに接続されている。トランジスタＮＴ３０４のソース／ドレインの他方は、１段目のシフトレジスタ回路部５１のノードＮＤ２に接続されているとともに、トランジスタＮＴ４０４のソース／ドレインの他方は、３段目のシフトレジスタ回路部５３のノードＮＤ２に接続されている。

また、３段目のシフトレジスタ回路部５３に対応して、ゲートが走査方向切替信号線（ＣＳＶ）に接続されたトランジスタＮＴ３０５およびＮＴ３０６と、ゲートが反転走査方向切替信号線（ＸＣＳＶ）に接続されたトランジスタＮＴ４０５およびＮＴ４０６とが配置されている。トランジスタＮＴ３０５およびＮＴ４０５のソース／ドレインの一方は、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２２のゲートに接続されている。トランジスタＮＴ３０５のソース／ドレインの他方は、４段目のシフトレジスタ回路部５４のノードＮＤ２に接続されているとともに、トランジスタＮＴ４０５のソース／ドレインの他方は、２段目のシフトレジスタ回路部５２のノードＮＤ２に接続されている。また、トランジスタＮＴ３０６およびＮＴ４０６のソース／ドレインの一方は、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２７のゲートに接続されている。トランジスタＮＴ３０６のソース／ドレインの他方は、２段目のシフトレジスタ回路部５２のノードＮＤ２に接続されているとともに、トランジスタＮＴ４０６のソース／ドレインの他方は、４段目のシフトレジスタ回路部５４のノードＮＤ２に接続されている。

また、４段目のシフトレジスタ回路部５４に対応して、ゲートが走査方向切替信号線（ＣＳＶ）に接続されたトランジスタＮＴ３０７およびＮＴ３０８と、ゲートが反転走査方向切替信号線（ＸＣＳＶ）に接続されたトランジスタＮＴ４０７およびＮＴ４０８とが配置されている。トランジスタＮＴ３０７およびＮＴ４０７のソース／ドレインの一方は、４段目のシフトレジスタ回路部５４のトランジスタＮＴ３２のゲートに接続されている。トランジスタＮＴ３０７のソース／ドレインの他方は、５段目のシフトレジスタ回路部５５のノードＮＤ２に接続されているとともに、トランジスタＮＴ４０７のソース／ドレインの他方は、３段目のシフトレジスタ回路部５３のノードＮＤ２に接続されている。また、トランジスタＮＴ３０８およびＮＴ４０８のソース／ドレインの一方は、４段目のシフトレジスタ回路部５４のトランジスタＮＴ３７のゲートに接続されている。トランジスタＮＴ３０８のソース／ドレインの他方は、３段目のシフトレジスタ回路部５３のノードＮＤ２に接続されているとともに、トランジスタＮＴ４０８のソース／ドレインの他方は、５段目のシフトレジスタ回路部５５のノードＮＤ２に接続されている。

また、５段目のシフトレジスタ回路部５５に対応して、ゲートが走査方向切替信号線（ＣＳＶ）に接続されたトランジスタＮＴ３０９およびＮＴ３１０と、ゲートが反転走査方向切替信号線（ＸＣＳＶ）に接続されたトランジスタＮＴ４０９およびＮＴ４１０とが配置されている。トランジスタＮＴ３０９およびＮＴ４０９のソース／ドレインの一方は、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４２のゲートに接続されている。トランジスタＮＴ３０９のソース／ドレインの他方は、図示しない６段目のシフトレジスタ回路部のノードＮＤ２に接続されているとともに、トランジスタＮＴ４０９のソース／ドレインの他方は、４段目のシフトレジスタ回路部５４のノードＮＤ２に接続されている。また、トランジスタＮＴ３１０およびＮＴ４１０のソース／ドレインの一方は、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４７のゲートに接続されている。トランジスタＮＴ３１０のソース／ドレインの他方は、４段目のシフトレジスタ回路部５４のノードＮＤ２に接続されているとともに、トランジスタＮＴ４１０のソース／ドレインの他方は、図示しない６段目のシフトレジスタ回路部のノードＮＤ２に接続されている。

また、６段目以降のシフトレジスタ回路部に対応するように、シフト信号入力切替回路部６０ｂのゲートが走査方向切替信号線（ＣＳＶ）に接続されたｎチャネルトランジスタと、ゲートが反転走査方向切替信号線（ＸＣＳＶ）に接続されたｎチャネルトランジスタとが２つずつ配置されている。そして、それらのｎチャネルトランジスタと６段目以降のシフトレジスタ回路部とがそれぞれ１段目〜５段目のシフトレジスタ回路部５１〜５５の場合と同様に接続されている。また、最終段のシフトレジスタ回路部５０ｎに対応して、ゲートが走査方向切替信号線（ＣＳＶ）に接続されたトランジスタＮＴ３００（ｎ−１）およびＮＴ３００ｎと、ゲートが反転走査方向切替信号線（ＸＣＳＶ）に接続されたトランジスタＮＴ４００（ｎ−１）およびＮＴ４００ｎとが配置されている。

ここで、第１実施形態では、図３に示すように、最終段のシフトレジスタ回路部５０ｎに対応して設けられたトランジスタＮＴ３００（ｎ−１）のソース／ドレインの一方は、シフトレジスタ回路部５０ｎのトランジスタＮＴ１０ｎ２のゲートに接続されているとともに、ソース／ドレインの他方には、スタート信号ＳＴＶが供給される。これにより、順方向走査の場合には、トランジスタＮＴ３００（ｎ−１）がオン状態に保持されるとともに、このトランジスタＮＴ３００（ｎ−１）を介して、順方向の走査時に最終段となるシフトレジスタ回路部５０ｎのトランジスタＮＴ１０ｎ２のゲートにスタート信号ＳＴＶが入力されるように構成されている。このため、順方向走査時には、シフトレジスタ回路部５０ｎのトランジスタＮＴ１０ｎ２は、走査開始時にスタート信号ＳＴＶがＨレベルに立ち上がることによりオン状態になった後、スタート信号ＳＴＶがＬレベルに立ち下がった後は、オフ状態に保持されるように構成されている。

また、トランジスタＮＴ４００（ｎ−１）のソース／ドレインの一方は、シフトレジスタ回路部５０ｎのトランジスタＮＴ１０ｎ２のゲートに接続されているとともに、ソース／ドレインの他方は、前段のシフトレジスタ回路部のシフト信号ＳＲ（ｎ−１）が出力されるノードＮＤ２に接続されている。また、トランジスタＮＴ３００ｎおよびＮＴ４００ｎのソース／ドレインの一方は、シフトレジスタ回路部５０ｎのトランジスタＮＴ１０ｎ７のゲートに接続されている。トランジスタＮＴ３００ｎのソース／ドレインの他方は、前段のシフトレジスタ回路部のシフト信号ＳＲ（ｎ−１）が出力されるノードＮＤ２に接続されている。トランジスタＮＴ４００ｎのソース／ドレインの他方は、出力信号入力切替回路部６０ａのトランジスタＮＴ１００（ｎ−１）のソース／ドレインの他方（トランジスタＮＴ２００ｎのソース／ドレインの一方）に接続されている。

シフト信号入力切替回路部６０ｂを構成するトランジスタＮＴ３０１〜ＮＴ３００ｎおよびＮＴ４０１〜ＮＴ４００ｎを上記のように構成することによって、走査方向が順方向の場合には、トランジスタＮＴ３０１〜ＮＴ３００ｎがオン状態になるように、かつ、トランジスタＮＴ４０１〜ＮＴ４００ｎがオフ状態になるように制御される。また、各段のシフトレジスタ回路部５１〜５０ｎとシフト信号入力切替回路部６０ｂとを上記のように接続することによって、走査方向に応じて、所定段のシフトレジスタ回路部の第１回路部に走査方向に対して次段のシフト信号（ＳＲ１〜ＳＲ（ｎ））が入力されるように、かつ、所定段のシフトレジスタ回路部の第２回路部に走査方向に対して前段のシフト信号（ＳＲ１〜ＳＲ（ｎ））が入力されるように制御される。

また、論理合成回路部８１〜８０ｍは、それぞれ、ダミーゲート線（Ｄｕｍｍｙ１）、各段のゲート線（Ｇａｔｅ１〜Ｇａｔｅ（ｍ−１））およびダミーゲート線（Ｄｕｍｍｙ２）に接続されている。なお、ダミーゲート線（Ｄｕｍｍｙ１およびＤｕｍｍｙ２）は、表示部２に設けられた画素２０（図１参照）に接続されないゲート線である。また、論理合成回路部８１〜８０ｍは、それぞれ、対応する所定段のシフトレジスタ回路部から出力されたシフト信号と、その所定段の次段のシフトレジスタ回路部から出力されたシフト信号とを論理合成して、対応するゲート線にシフト出力信号を出力するように構成されている。また、ダミーゲート線（Ｄｕｍｍｙ１）に接続される論理合成回路部８１は、ｎチャネルトランジスタＮＴ５０１〜ＮＴ５０４と、ダイオード接続されたｎチャネルトランジスタＮＴ５０５と、容量Ｃ５０１とを含む。以下、ｎチャネルトランジスタＮＴ５０１〜ＮＴ５０５は、それぞれ、トランジスタＮＴ５０１〜ＮＴ５０５と称する。なお、トランジスタＮＴ５０１〜ＮＴ５０５は、すべて、ｎ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。

また、トランジスタＮＴ５０３〜ＮＴ５０５と、容量Ｃ５０１とによって、電位固定回路部８１ａが構成されている。この電位固定回路部８１ａは、論理合成回路部８１からＬレベルのシフト出力信号がダミーゲート線（Ｄｕｍｍｙ１）に出力される際、そのシフト出力信号のＬレベルの電位を固定するために設けられている。また、論理合成回路部８１を構成するトランジスタＮＴ５０１〜ＮＴ５０５は、すべてｎ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。また、トランジスタＮＴ５０１のドレインは、イネーブル信号線（ＥＮＢ）に接続されているとともに、ソースは、トランジスタＮＴ５０２のドレインに接続されている。また、トランジスタＮＴ５０２のソースは、ノードＮＤ４（ダミーゲート線（Ｄｕｍｍｙ１））に接続されている。トランジスタＮＴ５０１のゲートは、２段目のシフトレジスタ回路部５２のシフト信号ＳＲ２が出力されるノードＮＤ２に接続されているとともに、トランジスタＮＴ５０２のゲートは、３段目のシフトレジスタ回路部５３のシフト信号ＳＲ３が出力されるノードＮＤ２に接続されている。

また、トランジスタＮＴ５０３のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ４（ダミーゲート線（Ｄｕｍｍｙ１））に接続されている。このトランジスタＮＴ５０３のゲートは、ノードＮＤ５に接続されている。また、トランジスタＮＴ５０４のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ５に接続されている。このトランジスタＮＴ５０４のゲートは、ノードＮＤ４（ダミーゲート線（Ｄｕｍｍｙ１））に接続されている。また、容量Ｃ５０１の一方の電極は、負側電位ＶＢＢに接続されているとともに、他方の電極は、ノードＮＤ５に接続されている。また、ノードＮＤ５は、トランジスタＮＴ５０５を介して、反転イネーブル信号線（ＸＥＮＢ）に接続されている。

また、１段目のゲート線（Ｇａｔｅ１）に接続される論理合成回路部８２は、ダミーゲート線（Ｄｕｍｍｙ１）に接続される論理合成回路部８１と同様の回路構成を有する。具体的には、１段目のゲート線（Ｇａｔｅ１）に接続される論理合成回路部８２は、ダミーゲート線（Ｄｕｍｍｙ１）に接続される論理合成回路部８１のトランジスタＮＴ５０１〜ＮＴ５０５と、容量Ｃ５０１とに対応するｎチャネルトランジスタＮＴ５１１〜ＮＴ５１５と、容量Ｃ５１１とを含む。以下、ｎチャネルトランジスタＮＴ５１１〜ＮＴ５１５は、それぞれ、トランジスタＮＴ５１１〜ＮＴ５１５と称する。また、ダミーゲート線（Ｄｕｍｍｙ１）に接続される論理合成回路部８１の電位固定回路部８１ａに対応する電位固定回路部８２ａが、トランジスタＮＴ５１３〜ＮＴ５１５と、容量Ｃ５１１とによって構成されている。

なお、１段目のゲート線（Ｇａｔｅ１）に接続される論理合成回路部８２において、トランジスタＮＴ５１１のゲートは、３段目のシフトレジスタ回路部５３のシフト信号ＳＲ３が出力されるノードＮＤ２に接続されているとともに、トランジスタＮＴ５１２のゲートは、４段目のシフトレジスタ回路部５４のシフト信号ＳＲ４が出力されるノードＮＤ２に接続されている。また、ノードＮＤ５は、トランジスタＮＴ５１５を介して、反転イネーブル信号線（ＸＥＮＢ）に接続されている。

また、２段目のゲート線（Ｇａｔｅ２）に接続される論理合成回路部８３は、ダミーゲート線（Ｄｕｍｍｙ１）に接続される論理合成回路部８１と同様の回路構成を有する。具体的には、２段目のゲート線（Ｇａｔｅ２）に接続される論理合成回路部８３は、ダミーゲート線（Ｄｕｍｍｙ１）に接続される論理合成回路部８１のトランジスタＮＴ５０１〜ＮＴ５０５と、容量Ｃ５０１とに対応するｎチャネルトランジスタＮＴ５２１〜ＮＴ５２５と、容量Ｃ５２１とを含む。以下、ｎチャネルトランジスタＮＴ５２１〜ＮＴ５２５は、それぞれ、トランジスタＮＴ５２１〜ＮＴ５２５と称する。また、ダミーゲート線（Ｄｕｍｍｙ１）に接続される論理合成回路部８１の電位固定回路部８１ａに対応する電位固定回路部８３ａが、トランジスタＮＴ５２３〜ＮＴ５２５と、容量Ｃ５２１とによって構成されている。

なお、２段目のゲート線（Ｇａｔｅ２）に接続される論理合成回路部８３において、トランジスタＮＴ５１１のゲートは、４段目のシフトレジスタ回路部５４のシフト信号ＳＲ４が出力されるノードＮＤ２に接続されているとともに、トランジスタＮＴ５１２のゲートは、５段目のシフトレジスタ回路部５５のシフト信号ＳＲ５が出力されるノードＮＤ２に接続されている。また、ノードＮＤ５は、トランジスタＮＴ５１５を介して、反転イネーブル信号線（ＸＥＮＢ）に接続されている。

また、３段目以降のゲート線にそれぞれ接続される論理合成回路部は、上記の論理合成回路部８１〜８３と同様の回路構成を有する。また、最終段のダミーゲート線（Ｄｕｍｍｙ２）に接続される論理合成回路部８０ｍも上記した初段のダミーゲート線（Ｄｕｍｍｙ１）に接続される論理合成回路部８１と同様の回路構成を有している。なお、この最終段の論理合成回路部８０ｍには、論理合成回路部８１の電位固定回路部８１ａと同様の構成を有する電位固定回路部８０ｍａが設けられている。

また、回路部９１は、ｎチャネルトランジスタＮＴ６０１〜ＮＴ６０３と、ダイオード接続されたｎチャネルトランジスタＮＴ６０４と、容量Ｃ６０１とを含む。以下、ｎチャネルトランジスタＮＴ６０１〜ＮＴ６０４は、それぞれ、トランジスタＮＴ６０１〜ＮＴ６０４と称する。また、回路部９１を構成するトランジスタＮＴ６０１〜ＮＴ６０４は、すべてｎ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。

そして、トランジスタＮＴ６０１のドレインは、イネーブル信号線（ＥＮＢ）に接続されているとともに、ソースは、ノードＮＤ６に接続されている。このトランジスタＮＴ６０１のゲートは、２段目のシフトレジスタ回路部５２のノードＮＤ２に接続されている。トランジスタＮＴ６０２のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ６に接続されている。このトランジスタＮＴ６０２のゲートは、ノードＮＤ７に接続されている。トランジスタＮＴ６０３のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ７に接続されている。このトランジスタＮＴ６０３のゲートは、ノードＮＤ６に接続されている。容量Ｃ６０１の一方の電極は、負側電位ＶＢＢに接続されているとともに、他方の電極は、ノードＮＤ７に接続されている。また、ノードＮＤ６は、出力信号入力切替回路部６０ａのトランジスタＮＴ２０１のソース／ドレインの他方に接続されている。また、ノードＮＤ７は、トランジスタＮＴ６０４を介して、反転イネーブル信号線（ＸＥＮＢ）に接続されている。

また、回路部９２は、ｎチャネルトランジスタＮＴ６１１〜ＮＴ６１３と、ダイオード接続されたｎチャネルトランジスタＮＴ６１４と、容量Ｃ６１１とを含む。以下、ｎチャネルトランジスタＮＴ６１１〜ＮＴ６１４は、それぞれ、トランジスタＮＴ６１１〜ＮＴ６１４と称する。また、回路部９２を構成するトランジスタＮＴ６１１〜ＮＴ６１４は、すべてｎ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。この回路部９２のトランジスタＮＴ６１１〜ＮＴ６１４および容量Ｃ６１１は、回路部９１のトランジスタＮＴ６０１〜ＮＴ６０４および容量Ｃ６０１と同様に構成されている。ただし、回路部９２のトランジスタＮＴ６１１のゲートは、シフトレジスタ回路部５０ｎの前段のシフトレジスタ回路部のシフト信号ＳＲ（ｎ−１）が出力されるノードＮＤ２に接続されている。また、回路部９２のノードＮＤ６は、出力信号入力切替回路部６０ａのトランジスタＮＴ１００ｎのソース／ドレインの一方に接続されている。

図４は、本発明の第１実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図１〜図４を参照して、第１実施形態による液晶表示装置のＶドライバの動作について説明する。

まず、図２および図３中の順方向に沿って、各段のゲート線にタイミングのシフトしたシフト出力信号が順次出力される場合（順方向走査の場合）について説明する。まず、電源を投入することにより、Ｖドライバ５の各段のシフトレジスタ回路部に正側電位ＶＤＤおよび負側電位ＶＢＢを供給する。そして、順方向走査の場合には、走査方向切替信号ＣＳＶがＨレベルに保持されるとともに、反転走査方向切替信号ＸＣＳＶがＬレベルに保持される。これにより、順方向走査時には、走査方向切替信号ＣＳＶがゲートに入力されるトランジスタＮＴ１０１〜ＮＴ１００ｎおよびＮＴ３０１〜ＮＴ３００ｎがオン状態に保持される。また、反転走査方向切替信号ＸＣＳＶがゲートに入力されるトランジスタＮＴ２０１〜ＮＴ２００ｎおよびＮＴ４０１〜ＮＴ４００ｎがオフ状態に保持される。そして、初期状態では、各段のシフトレジスタ回路部５１〜５０ｎのノードＮＤ１〜ＮＤ３の電位は、正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位となっている。これにより、初期状態では、各段のシフトレジスタ回路部５１〜５０ｎから出力されるシフト信号ＳＲ１〜ＳＲ（ｎ）と、出力信号ＳＲ１１〜ＳＲ（１０ｎ）とは、正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位となっている。この状態で、図３に示すように、スタート信号ＳＴＶをＨレベルに上昇させる。これにより、Ｈレベルのスタート信号ＳＴＶが、トランジスタＮＴ３００（ｎ−１）を介して最終段のシフトレジスタ回路部５０ｎのトランジスタＮＴ１０ｎ２のゲートに入力される。このため、トランジスタＮＴ１０ｎ２はオン状態になる。なお、この後、トランジスタＮＴ１０ｎ２のドレインに入力されるクロック信号ＣＫＶ１がＬレベルからＨレベルに上昇する。この際、トランジスタＮＴ１０ｎ１は、前段のＬレベルの出力信号ＳＲ１０（ｎ−１）がゲートに入力されることによりオフ状態に保持されているので、トランジスタＮＴ１０ｎ１、ＮＴ１０ｎ２およびＮＴ１０ｎ３を介してクロック信号線（ＣＫＶ１）と負側電位ＶＢＢとの間で貫通電流が流れることはない。

また、第１実施形態では、Ｈレベルのスタート信号ＳＴＶが４段目のシフトレジスタ回路部５４の第１回路部５４ａのリセットトランジスタＮＴ３９のゲートに入力される。このため、リセットトランジスタＮＴ３９がオンするので、リセットトランジスタＮＴ３９を介して正側電位ＶＤＤが４段目のシフトレジスタ回路部５４の第１回路部５４ａのノードＮＤ１に供給される。これにより、初期状態では正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位であった第１回路部５４ａのノードＮＤ１の電位が正側電位ＶＤＤ（Ｈレベル）にリセットされる。このため、第１回路部５４ａのノードＮＤ１に繋がる第２回路部５４ｂのトランジスタＮＴ３６およびＮＴ３５のゲートにそれぞれ正側電位ＶＤＤ（Ｈレベル）が印加される。これにより、トランジスタＮＴ３６およびＮＴ３５がオンするので、トランジスタＮＴ３６およびＮＴ３５を介して、４段目のシフトレジスタ回路部５４のノードＮＤ２およびＮＤ３にそれぞれ負側電位ＶＢＢが供給される。

このため、初期状態では正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位であった４段目のシフトレジスタ回路部５４のノードＮＤ２およびＮＤ３の電位は、スタート信号ＳＴＶがＨレベルの期間において、負側電位ＶＢＢにリセットされる。これにより、４段目のシフトレジスタ回路部５４のノードＮＤ２およびＮＤ３からそれぞれ出力されるシフト信号ＳＲ４および出力信号ＳＲ１４は、共に、負側電位ＶＢＢ（Ｌレベル）にリセットされる。

そして、Ｌレベルのシフト信号ＳＲ４は、論理合成回路部８２のトランジスタＮＴ５１２のゲート、および、論理合成回路部８３のトランジスタＮＴ５２１のゲートに入力されるので、これらのトランジスタＮＴ５１２およびＮＴ５２１はオフ状態に固定される。また、Ｌレベルのシフト信号ＳＲ４は、シフト信号入力切替回路部６０ｂのオン状態のトランジスタＮＴ３０５を介して、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２２のゲートに入力される。これにより、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２２は、オフ状態に固定される。また、Ｌレベルのシフト信号ＳＲ４は、シフト信号入力切替回路部６０ｂのオン状態のトランジスタＮＴ３１０を介して、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４７のゲートに入力される。これにより、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４７は、オフ状態に固定される。

また、４段目のシフトレジスタ回路部５４のノードＮＤ３から出力されるＬレベルの出力信号ＳＲ１４は、出力信号入力切替回路部６０ａのオン状態のトランジスタＮＴ１０５を介して、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４１のゲートに入力される。これにより、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４１は、オフ状態に固定される。

また、５段目のシフトレジスタ回路部５５では、Ｈレベルのスタート信号ＳＴＶが第１回路部５５ａのリセットトランジスタＮＴ４９のゲートに入力されることにより、上記した４段目のシフトレジスタ回路部５４と同様にして、ノードＮＤ１の電位が正側電位ＶＤＤ（Ｈレベル）にリセットされるとともに、ノードＮＤ２およびＮＤ３の電位が負側電位ＶＢＢ（Ｌレベル）にリセットされる。これに伴って、５段目のシフトレジスタ回路部５５のノードＮＤ２およびＮＤ３からそれぞれ出力されるシフト信号ＳＲ５および出力信号ＳＲ１５も負側電位ＶＢＢ（Ｌレベル）にリセットされる。そして、このＬレベルのシフト信号ＳＲ５は、論理合成回路部８３のトランジスタＮＴ５２２のゲートと、論理合成回路部８３のトランジスタＮＴ５２１に対応する論理合成回路部８３の次段の論理合成回路部のｎチャネルトランジスタのゲートとに入力される。これにより、これらのトランジスタがオフ状態に固定される。また、Ｌレベルのシフト信号ＳＲ５は、シフト信号入力切替回路部６０ｂのオン状態のトランジスタＮＴ３０７を介して、４段目のシフトレジスタ回路部５４のトランジスタＮＴ３２のゲートに入力される。これにより、トランジスタＮＴ３２は、オフ状態に固定される。

上記のようにして、スタート信号ＳＴＶがＨレベルになる期間には、リセットトランジスタが設けられた４段目から最終段の３段前までのシフトレジスタ回路部において、ノードＮＤ１の電位と、ノードＮＤ２およびＮＤ３の電位とがそれぞれ正側電位ＶＤＤと負側電位ＶＢＢとに一括してリセットされる。そして、これに伴って、４段目から最終段の３段前までのシフトレジスタ回路部からそれぞれ出力されるシフト信号および出力信号が負側電位ＶＢＢ（Ｌレベル）にリセットされる。これにより、そのＬレベルのシフト信号または出力信号がゲートに入力される各段のシフトレジスタ回路部のトランジスタと各段の論理合成回路部の論理合成を行うトランジスタとが、オフ状態に固定される。

また、Ｈレベルのスタート信号ＳＴＶは、Ｈレベルのスタート信号ＳＴＶが、出力信号入力切替回路部６０ａのオン状態のトランジスタＮＴ１０１を介して１段目のシフトレジスタ回路部５１のトランジスタＮＴ１のゲートに入力される。このため、トランジスタＮＴ１がオン状態になる。この後、トランジスタＮＴ２のドレインに入力されるクロック信号ＣＫＶ１がＨレベルに上昇する。

この際、１段目のシフトレジスタ回路部５１のトランジスタＮＴ２のゲートに、２段目のシフトレジスタ回路部５２から出力されるシフト信号ＳＲ２がオン状態のトランジスタＮＴ３０１を介して入力されている。なお、このときのトランジスタＮＴ２のゲートに入力されるシフト信号ＳＲ２は、正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位ではあるが、トランジスタＮＴ２をオフさせることが可能な電位になっている。これにより、トランジスタＮＴ２は、オフ状態になっている。

上記のように、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１がオン状態でトランジスタＮＴ２がオフ状態であるので、トランジスタＮＴ１を介して負側電位ＶＢＢからＬレベルの電位が供給されることによりノードＮＤ１の電位がＬレベルに低下する。これにより、１段目のシフトレジスタ回路部５１のノードＮＤ１にゲートが接続されるトランジスタＮＴ５およびＮＴ６がオフ状態になる。また、Ｈレベルのスタート信号ＳＴＶは、オン状態のトランジスタＮＴ１０１およびＮＴ３０２を介して、１段目のシフトレジスタ回路部５１のトランジスタＮＴ７のゲートにも入力される。これにより、トランジスタＮＴ７はオン状態になっている。そして、トランジスタＮＴ７のドレインに入力されるクロック信号ＣＫＶ１の電位がＨレベルに上昇する。

この際、トランジスタＮＴ７がオン状態であっても、トランジスタＮＴ６がオフ状態であるので、トランジスタＮＴ７、ＮＴ８およびＮＴ６を介してクロック信号線（ＣＫＶ１）と、負側電位ＶＢＢとの間で貫通電流が流れることはない。また、Ｈレベルのクロック信号ＣＫＶ１がトランジスタＮＴ７と、ダイオード接続されたトランジスタＮＴ８とを介して入力されることにより、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位がＨレベルに上昇する。これにより、トランジスタＮＴ４がオン状態になる。この際、トランジスタＮＴ４のドレインにＬレベルのイネーブル信号ＥＮＢ１が供給されているので、トランジスタＮＴ４のソース電位（ノードＮＤ３の電位）はＬレベルに保持される。

この後、イネーブル信号ＥＮＢ１の電位がＬレベルからＨレベルに上昇する。これにより、１段目のシフトレジスタ回路部５１のノードＮＤ３の電位がＨレベル（ＶＤＤ）に上昇する。この際、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位は、容量Ｃ３によりトランジスタＮＴ４のゲート−ソース間電圧が維持されるようにノードＮＤ３の電位の上昇に伴ってブートされることによって、ＶＤＤからさらに上昇する。これにより、ノードＮＤ２の電位は、ＶＤＤよりもトランジスタＮＴ４のしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖβ）分高い電位（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）まで上昇する。なお、このときのノードＮＤ２の電位（ＶＤＤ＋Ｖβ）は、トランジスタＮＴ４のドレインに固定的な正側電位ＶＤＤを供給する場合にノードＮＤ２の電位が上昇して到達する電位よりも高い電位となる。そして、１段目のシフトレジスタ回路部５１のノードＮＤ２からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖβ）を有するＨレベルのシフト信号ＳＲ１が出力される。また、同時に、１段目のシフトレジスタ回路部５１のノードＮＤ３からＨレベル（ＶＤＤ）の出力信号ＳＲ１１が出力される。

そして、１段目のシフトレジスタ回路部５１のＨレベル（ＶＤＤ）の出力信号ＳＲ１１は、オン状態のトランジスタＮＴ１０２を介して２段目のシフトレジスタ回路部５２のトランジスタＮＴ１１のゲートに入力される。これにより、トランジスタＮＴ１１は、オン状態になる。そして、１段目のシフトレジスタ回路部５１のＨレベル（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ１は、オン状態のトランジスタＮＴ３０４のドレインに入力される。この際、トランジスタＮＴ３０４のゲート電圧は走査方向切替信号ＣＳＶの電位（ＶＤＤ）に等しいので、トランジスタＮＴ３０４のソースに接続されるトランジスタＮＴ１７のゲート電圧は（ＶＤＤ−Ｖｔ）に充電される。これにより、トランジスタＮＴ１７は、オン状態になる。

また、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１２のゲートには、３段目のシフトレジスタ回路部５３のノードＮＤ２から出力されるシフト信号ＳＲ３がオン状態のトランジスタＮＴ３０３を介して入力されている。なお、このときのトランジスタＮＴ１２のゲートに入力されるシフト信号ＳＲ３は、正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位ではあるが、トランジスタＮＴ１２をオフさせることが可能な電位になっている。これにより、トランジスタＮＴ１２は、オフ状態になっている。

この後、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１７のドレインに入力されるクロック信号ＣＫＶ２の電位がＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇する。これにより、トランジスタＮＴ１７では、容量Ｃ１４の機能によりゲート−ソース間電圧が保持されながら、ゲート電位がＶＤＤ−ＶｔからＶＤＤとＶＢＢとの電位差分上昇する。このため、２段目のシフトレジスタ回路部５２のノードＮＤ２の電位は、トランジスタＮＴ１７のしきい値電圧（Ｖｔ）分低下することなく、Ｈレベル（ＶＤＤ）に上昇する。この後、上記した１段目のシフトレジスタ回路部５１の動作と同様にして、イネーブル信号ＥＮＢ２がＬレベルからＨレベルに上昇するのに伴って、２段目のシフトレジスタ回路部５２のノードＮＤ２からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖβ）を有するＨレベルのシフト信号ＳＲ２が出力される。また、同時に、２段目のシフトレジスタ回路部５２のノードＮＤ３からＨレベル（ＶＤＤ）の出力信号ＳＲ１２が出力される。

そして、２段目のシフトレジスタ回路部５２のＨレベル（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ２は、ダミーゲート線（Ｄｕｍｍｙ１）に繋がる論理合成回路部８１のトランジスタＮＴ５０１のゲートに入力される。また、Ｈレベル（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ２は、ゲートにＶＤＤの走査方向切替信号ＣＳＶが入力されることによりオンしているトランジスタＮＴ３０１およびＮＴ３０６のドレインに入力される。これにより、トランジスタＮＴ３０１およびＮＴ３０６のソース電位は、（ＶＤＤ−Ｖｔ）になるので、１段目のシフトレジスタ回路部５１のトランジスタＮＴ２のゲートと、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２７のゲートとには、（ＶＤＤ−Ｖｔ）の電位が入力される。また、Ｈレベル（ＶＤＤ）の出力信号ＳＲ１２は、オン状態のトランジスタＮＴ１０３を介して３段目のシフトレジスタ回路部５３のトランジスタＮＴ２１のゲートに入力される。

そして、ダミーゲート線に繋がる論理合成回路部８１のトランジスタＮＴ５０１は、Ｈレベル（ＶＤＤ＋Ｖβ）のシフト信号ＳＲ２がゲートに入力されることにより、オン状態になる。この際、トランジスタＮＴ５０３は、オン状態に保持されているので、トランジスタＮＴ５０３を介して論理合成回路部８１のノードＮＤ４に負側電位ＶＢＢが供給されている。また、この際、トランジスタＮＴ５０２のゲートには、３段目のシフトレジスタ回路部５３のノードＮＤ２から正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位のシフト信号ＳＲ３が入力されている。これにより、トランジスタＮＴ５０２は、意図しないオン状態になる場合がある。

トランジスタＮＴ５０２が意図しないオン状態になる場合には、トランジスタＮＴ５０１およびＮＴ５０２を介して供給されるイネーブル信号ＥＮＢにより、ノードＮＤ４の電位がＶＢＢよりも高い電位に上昇する。これにより、論理合成回路部８１のノードＮＤ４から、意図しないタイミングでＶＢＢよりも高い電位のシフト出力信号Ｄｕｍｍｙ１がダミーゲート線に出力される場合がある。なお、このように意図しないタイミングでＶＢＢよりも高い電位のシフト出力信号Ｄｕｍｍｙ１がダミーゲート線に出力されたとしても、ダミーゲート線は画素２０（図１参照）に接続されていないので、映像の表示に影響を及ぼすことはない。

また、（ＶＤＤ−Ｖｔ）の電位がトランジスタＮＴ３０１からゲートに入力されることにより、１段目のシフトレジスタ回路部５１のトランジスタＮＴ２は、オン状態になる。そして、トランジスタＮＴ２およびＮＴ７のドレインに入力されるクロック信号ＣＫＶ１の電位はＬレベルに低下する。この際、１段目のシフトレジスタ回路部５１のノードＮＤ１の電位は、Ｌレベルに保持される。これにより、１段目のシフトレジスタ回路部５１のトランジスタＮＴ５およびＮＴ６は、オフ状態に保持される。

また、クロック信号ＣＫＶ１がＬレベルに低下することにより、トランジスタＮＴ８のゲート電圧はＬレベルに低下するので、トランジスタＮＴ８はオフ状態になる。これにより、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位は、Ｈレベル（ＶＤＤ＋Ｖβ）に保持されるので、１段目のシフトレジスタ回路部５１からＨレベル（ＶＤＤ＋Ｖβ）のシフト信号ＳＲ１が続けて出力される。また、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位がＨレベル（ＶＤＤ＋Ｖβ）に保持されることにより、トランジスタＮＴ４はオン状態に保持されるので、１段目のシフトレジスタ回路部５１のノードＮＤ３からＨレベル（ＶＤＤ）の出力信号ＳＲ１１が続けて出力される。

また、（ＶＤＤ−Ｖｔ）の電位がトランジスタＮＴ３０６からゲートに入力されることにより、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２７は、オン状態になる。また、トランジスタＮＴ２１は、ゲートにＨレベル（ＶＤＤ）の出力信号ＳＲ１２が入力されることによりオン状態になる。このとき、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２２は、オフ状態に固定されている。そして、トランジスタＮＴ２１がオンすることによりトランジスタＮＴ２１を介して負側電位ＶＢＢが供給されることによって、３段目のシフトレジスタ回路部５３のノードＮＤ１の電位は、負側電位ＶＢＢ（Ｌレベル）に固定される。これにより、トランジスタＮＴ２５およびＮＴ２６はオフ状態になる。

このとき、クロック信号線（ＣＫＶ１）からオン状態のトランジスタＮＴ２７を介してトランジスタＮＴ２８のゲートに供給されるクロック信号ＣＫＶ１がＨレベル（ＶＤＤ）からＬレベル（ＶＢＢ）に低下するので、トランジスタＮＴ２８はオフ状態になる。これにより、３段目のシフトレジスタ回路部５３のノードＮＤ２の電位は、正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位に保持される。このため、３段目のシフトレジスタ回路部５３のノードＮＤ２から正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位のシフト信号ＳＲ３が続けて出力される。また、このとき、３段目のシフトレジスタ回路部５３のノードＮＤ３の電位も正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位に保持されることにより、３段目のシフトレジスタ回路部５３のノードＮＤ３から正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位の出力信号ＳＲ１３が続けて出力される。

そして、スタート信号ＳＴＶの電位がＬレベルに低下する。これにより、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１がオフ状態になる。このため、１段目のシフトレジスタ回路部５１のノードＮＤ１の電位は、Ｌレベルに保持されるので、トランジスタＮＴ５およびＮＴ６は、オフ状態に保持される。また、スタート信号ＳＴＶの電位がＬレベルに低下することにより、スタート信号ＳＴＶがトランジスタＮＴ１０１およびＮＴ３０２を介してゲートに入力されるトランジスタＮＴ７もオフ状態になる。これにより、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位は、Ｈレベル（ＶＤＤ＋Ｖβ）に保持されるとともに、ノードＮＤ３の電位は、Ｈレベル（ＶＤＤ）に保持される。このため、１段目のシフトレジスタ回路部５１から、Ｈレベル（ＶＤＤ＋Ｖβ）のシフト信号ＳＲ１と、Ｈレベル（ＶＤＤ）の出力信号ＳＲ１１とが続けて出力される。

また、Ｌレベルに低下したスタート信号ＳＴＶは、４段目のシフトレジスタ回路部５４のリセットトランジスタＮＴ３９、５段目のシフトレジスタ回路部５５のリセットトランジスタＮＴ４９、および、６段目から最終段の３段前までのシフトレジスタ回路部のリセットトランジスタのゲートにもそれぞれ入力されるので、これらのトランジスタはオフする。これにより、４段目から最終段の３段前までのシフトレジスタ回路部において、ノードＮＤ１は、Ｈレベルの電位を保持しながらフローティング状態になるとともに、ノードＮＤ２およびＮＤ３の電位はＬレベルに保持される。このため、４段目から最終段の３段前までのシフトレジスタ回路部のノードＮＤ２から出力されるシフト信号とノードＮＤ３から出力される出力信号とは、共に、Ｌレベルに保持される。さらに、Ｌレベルに低下したスタート信号ＳＴＶは、トランジスタＮＴ３００（ｎ−１）を介して、最終段のシフトレジスタ回路部５０ｎのトランジスタＮＴ１０ｎ２のゲートにも入力される。これにより、トランジスタＮＴ１０ｎ２は、オフ状態になる。そして、これ以降、次にスタート信号ＳＴＶがＨレベルに上昇するまでトランジスタＮＴ１０ｎ２はオフ状態に保持される。

そして、３段目のシフトレジスタ回路部５３において、トランジスタＮＴ２１が２段目のＨレベルの出力信号ＳＲ１２によりオンしている状態で、トランジスタＮＴ２２のドレインに入力されるクロック信号ＣＫＶ１がＨレベルに上昇する。この際、第１実施形態では、トランジスタＮＴ２２は、ゲートに４段目のシフトレジスタ回路部５４のＬレベルのシフト信号ＳＲ４が入力されることによりオフ状態に保持されているので、トランジスタＮＴ２２のドレインに入力されるクロック信号ＣＫＶ１がＨレベルに上昇しても、トランジスタＮＴ２１およびＮＴ２２を介してクロック信号線（ＣＫＶ１）と負側電位ＶＢＢとの間で貫通電流は流れない。また、トランジスタＮＴ２７のドレインに入力されるクロック信号ＣＫＶ１がＨレベルに上昇することにより、３段目のシフトレジスタ回路部５３のノードＮＤ２の電位はＨレベル（ＶＤＤ）に上昇するので、シフト信号ＳＲ３の電位はＨレベル（ＶＤＤ）に上昇する。また、３段目のシフトレジスタ回路部５３のノードＮＤ２にゲートが接続されたトランジスタＮＴ２４はオン状態になる。このとき、トランジスタＮＴ２４のドレインにＬレベルのイネーブル信号ＥＮＢ１が供給されているので、トランジスタＮＴ２４のソース電位（ノードＮＤ３の電位）はＬレベルに保持される。

この後、イネーブル信号ＥＮＢ１の電位がＬレベルからＨレベルに上昇する。これにより、３段目のシフトレジスタ回路部５３のノードＮＤ３の電位がＨレベル（ＶＤＤ）に上昇するので、出力信号ＳＲ１３の電位もＨレベル（ＶＤＤ）に上昇する。なお、この際、３段目のシフトレジスタ回路部５３のノードＮＤ２の電位は、ノードＮＤ３の電位の上昇に伴って、上記した１段目のシフトレジスタ回路部５１の動作と同様にしてＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖβ）分高い電位（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）まで上昇する。そして、３段目のシフトレジスタ回路部５３のノードＮＤ２からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖβ）を有するＨレベルのシフト信号ＳＲ３が出力される。また、同時に、３段目のシフトレジスタ回路部５３のノードＮＤ３からＨレベル（ＶＤＤ）の出力信号ＳＲ１３が出力される。

そして、Ｈレベル（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ３は、ダミーゲート線（Ｄｕｍｍｙ１）に繋がる論理合成回路部８１のトランジスタＮＴ５０２のゲートと、１段目のゲート線（Ｇａｔｅ１）に繋がる論理合成回路部８２のトランジスタＮＴ５１１のゲートとに入力される。また、Ｈレベル（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ３は、オン状態のトランジスタＮＴ３０３のドレインに入力されるとともに、オン状態のトランジスタＮＴ３０８のドレインに入力される。また、Ｈレベル（ＶＤＤ）の出力信号ＳＲ１３は、オン状態のトランジスタＮＴ１０４を介して４段目のシフトレジスタ回路部５４のトランジスタＮＴ３１のゲートに入力される。

そして、第１実施形態では、ダミーゲート線（Ｄｕｍｍｙ１）に繋がる論理合成回路部８１において、トランジスタＮＴ５０１およびＮＴ５０２のゲートにそれぞれ入力されるシフト信号ＳＲ２とシフト信号ＳＲ３とが両方ともＨレベル（ＶＤＤ＋Ｖβ）になるので、トランジスタＮＴ５０１およびトランジスタＮＴ５０２が両方ともオン状態になる。これにより、イネーブル信号線（ＥＮＢ）からトランジスタＮＴ５０１およびＮＴ５０２を介して論理合成回路部８１のノードＮＤ４にイネーブル信号ＥＮＢが供給される。このイネーブル信号ＥＮＢは、シフト信号ＳＲ２およびＳＲ３が両方ともＨレベルになった時点では、Ｌレベルであり、その後わずかな期間後にＬレベルからＨレベルに電位が切り替わる。これにより、論理合成回路部８１のノードＮＤ４の電位がＬレベルからＨレベルに上昇するので、論理合成回路部８１からダミーゲート線にＨレベルのシフト出力信号Ｄｕｍｍｙ１が出力される。すなわち、イネーブル信号ＥＮＢがＬレベルの間は、シフト出力信号Ｄｕｍｍｙ１の電位は、強制的にＬレベルに保持されるとともに、イネーブル信号ＥＮＢの電位がＬレベルからＨレベルに上昇するのに伴って、Ｈレベルに上昇される。

なお、この際、論理合成回路部８１のノードＮＤ４の電位（シフト出力信号Ｄｕｍｍｙ１の電位）がＨレベルに上昇するのに伴って、ノードＮＤ４にゲートが接続されたトランジスタＮＴ５０４がオン状態になる。これにより、トランジスタＮＴ５０４を介して負側電位ＶＢＢからＬレベルの電位がトランジスタＮＴ５０３のゲートに供給されるので、トランジスタＮＴ５０３は、オフ状態になる。このため、トランジスタＮＴ５０１およびＮＴ５０２が両方ともオン状態になった場合にも、トランジスタＮＴ５０３がオフ状態になるので、トランジスタＮＴ５０１、ＮＴ５０２およびＮＴ５０３を介して、イネーブル信号線（ＥＮＢ）と負側電位ＶＢＢとの間で貫通電流が流れるのが抑制される。

また、第１実施形態では、トランジスタＮＴ５０１およびＮＴ５０２のゲートに、ＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖβ）分高い電位（ＶＤＤ＋Ｖβ）のＨレベルのシフト信号ＳＲ２およびＳＲ３がそれぞれ入力される。これにより、トランジスタＮＴ５０１のドレインにＶＤＤの電位を有するＨレベルのイネーブル信号ＥＮＢが供給された場合に、ダミーゲート線（Ｄｕｍｍｙ１）に繋がる論理合成回路部８１のノードＮＤ４に現れる電位が、ＶＤＤからトランジスタＮＴ５０１およびＮＴ５０２のしきい値電圧（Ｖｔ）分低下するのが抑制される。このため、論理合成回路部８１からダミーゲート線に出力されるシフト出力信号Ｄｕｍｍｙ１の電位がＨレベルから低下するのが抑制される。

また、１段目のゲート線（Ｇａｔｅ１）に繋がる論理合成回路部８２では、トランジスタＮＴ５１１のゲートに３段目のシフトレジスタ回路部５３のＨレベル（ＶＤＤ＋Ｖβ）のシフト信号ＳＲ３が入力されることにより、トランジスタＮＴ５１１はオンする。このとき、トランジスタＮＴ５１２がオフ状態に固定されているので、イネーブル信号線（ＥＮＢ）からトランジスタＮＴ５１１およびＮＴ５１２を介してノードＮＤ４にイネーブル信号ＥＮＢは供給されない。

なお、この時点より前の反転イネーブル信号ＸＥＮＢがＨレベルの期間において、反転イネーブル信号線（ＸＥＮＢ）にゲートが接続されたトランジスタＮＴ５１５がオンする。これにより、トランジスタＮＴ５１５を介して論理合成回路部８２のノードＮＤ５にＨレベルの反転イネーブル信号ＸＥＮＢが供給される。このため、ノードＮＤ５にゲートが接続されたトランジスタＮＴ５１３がオンするとともに、容量Ｃ５１１が充電される。これにより、トランジスタＮＴ５１３を介して負側電位ＶＢＢ（Ｌレベル）が論理合成回路部８２のノードＮＤ４に供給される。このため、論理合成回路部８２から１段目のゲート線にＬレベルのシフト出力信号Ｇａｔｅ１が出力される。なお、この際、論理合成回路部８２のノードＮＤ４の電位がＬレベルになることにより、そのノードＮＤ４にゲートが接続されるトランジスタＮＴ５１４はオフ状態になる。これにより、論理合成回路部８２のノードＮＤ５の電位はＨレベルに保持される。

そして、反転イネーブル信号ＸＥＮＢの電位がＨレベルからＬレベルに切り替わる際には、トランジスタＮＴ５１５はオフするので、トランジスタＮＴ５１５を介して論理合成回路部８２のノードＮＤ５に、Ｌレベルの反転イネーブル信号ＸＥＮＢは供給されない。これにより、トランジスタＮＴ５１３はオン状態に保持されるので、トランジスタＮＴ５１３を介して、ノードＮＤ４に負側電位ＶＢＢが続けて供給される。このため、反転イネーブル信号ＸＥＮＢがＨレベルの期間に加えてＬレベルの期間にも、論理合成回路部８２のノードＮＤ４から１段目のゲート線にＬレベルのシフト出力信号Ｇａｔｅ１が出力される。

また、Ｈレベル（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ３が、ゲートにＶＤＤの走査方向切替信号ＣＳＶが入力されることによりオンしているトランジスタＮＴ３０３のドレインに入力されることにより、トランジスタＮＴ３０３のソース電位は、（ＶＤＤ−Ｖｔ）になる。これにより、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１２のゲートには、（ＶＤＤ−Ｖｔ）の電位が入力される。このため、トランジスタＮＴ１２がオン状態になる。この際、クロック信号ＣＫＶ２の電位はＬレベルである。これにより、２段目のシフトレジスタ回路部５２のノードＮＤ１の電位はＬレベルに保持されるので、トランジスタＮＴ１５およびＮＴ１６はオフ状態に保持される。また、この際、Ｌレベルのシフト信号ＳＲ１がドレインに入力されたトランジスタＮＴ３０４からＬレベルの電位がトランジスタＮＴ１７のゲートに入力されることにより、トランジスタＮＴ１７はオフしている。したがって、ノードＮＤ２の電位は、Ｈレベル（ＶＤＤ＋Ｖβ）に保持される。これにより、２段目のシフトレジスタ回路部５２からＨレベル（ＶＤＤ＋Ｖβ）のシフト信号ＳＲ２が続けて出力される。また、トランジスタＮＴ１５がオフ状態に保持されることにより、２段目のシフトレジスタ回路部５２のノードＮＤ３の電位は、Ｈレベル（ＶＤＤ）に保持される。これにより、２段目のシフトレジスタ回路部５２からＨレベル（ＶＤＤ）の出力信号ＳＲ１２が続けて出力される。

また、１段目のシフトレジスタ回路部５１では、Ｈレベル（ＶＤＤ＋Ｖβ）のシフト信号ＳＲ２がドレインに入力されるトランジスタＮＴ３０１から続けて（ＶＤＤ−Ｖｔ）の電位がゲートに入力されることにより、トランジスタＮＴ２がオン状態に保持される。そして、１段目のシフトレジスタ回路部５１では、ノードＮＤ２からＨレベル（ＶＤＤ＋Ｖβ）のシフト信号ＳＲ１が出力されるとともに、ノードＮＤ３からＨレベル（ＶＤＤ）の出力信号ＳＲ１１が出力されている状態で、トランジスタＮＴ４のドレインに入力されるイネーブル信号ＥＮＢ１がＨレベル（ＶＤＤ）からＬレベル（ＶＢＢ）に立ち下がる。これにより、ノードＮＤ３の電位（トランジスタＮＴ４のソース電位）がＬレベルに低下するので、出力信号ＳＲ１１の電位もＬレベルに低下する。また、ノードＮＤ２の電位（シフト信号ＳＲ１の電位）は、容量Ｃ３によりトランジスタＮＴ４のゲート−ソース間電圧が維持されるようにノードＮＤ３の電位の低下に伴ってブートされることによって、Ｈレベル（ＶＤＤ＋Ｖβ）から低下する。

この後、クロック信号ＣＫＶ１がＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に立ち上がることにより、トランジスタＮＴ２のソース電位が上昇する。この際、トランジスタＮＴ２では、容量Ｃ２によりゲート−ソース間電圧が保持されながら、ゲート電位が（ＶＤＤ−Ｖｔ）からＶＤＤとＶＢＢとの電位差分上昇する。これにより、１段目のシフトレジスタ回路部５１のノードＮＤ１の電位（トランジスタＮＴ２のソース電位）は、トランジスタＮＴ２のしきい値電圧（Ｖｔ）分低下することなく、Ｈレベル（ＶＤＤ）の電位に上昇する。そして、１段目のシフトレジスタ回路部５１のノードＮＤ１の電位がＨレベルに上昇することにより、トランジスタＮＴ５およびＮＴ６がオン状態になる。この際、トランジスタＮＴ７がオフ状態であるので、トランジスタＮＴ６を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位はさらに低下してＬレベル（ＶＢＢ）になる。これにより、１段目のシフトレジスタ回路部５１から出力されるシフト信号ＳＲ１の電位は、Ｌレベルに低下する。

また、ノードＮＤ２の電位がＬレベルに低下することにより、トランジスタＮＴ４はオフ状態になる。また、トランジスタＮＴ５がオン状態になることにより、トランジスタＮＴ５を介して負側電位ＶＢＢからＬレベルの電位が供給される。これにより、１段目のシフトレジスタ回路部５１のノードＮＤ３の電位はＬレベルに保持される。このため、１段目のシフトレジスタ回路部５１から出力される出力信号ＳＲ１１の電位は、Ｌレベルに保持される。また、１段目のシフトレジスタ回路部５１のノードＮＤ１の電位がＨレベルに上昇した際、容量Ｃ１が充電される。これにより、次にトランジスタＮＴ１がオン状態になって、トランジスタＮＴ１を介して負側電位ＶＢＢからＬレベルの電位が供給されるまで、ノードＮＤ１の電位がＨレベルに保持される。このため、次にトランジスタＮＴ１がオン状態になるまで、トランジスタＮＴ５およびＮＴ６がオン状態に保持されるので、シフト信号ＳＲ１および出力信号ＳＲ１１の電位はＬレベルに保持される。

次に、イネーブル信号ＥＮＢの電位がＨレベルからＬレベルに低下する。これにより、ダミーゲート線（Ｄｕｍｍｙ１）に繋がる論理合成回路部８１では、トランジスタＮＴ５０１およびＮＴ５０２を介して、Ｌレベルの電位が供給されることにより、ノードＮＤ４の電位がＬレベルに低下する。このため、論理合成回路部８１からダミーゲート線に出力されるシフト出力信号Ｄｕｍｍｙ１の電位は、Ｌレベルに低下する。また、イネーブル信号ＥＮＢがＨレベルからＬレベルに低下するのと同時に、反転イネーブル信号ＸＥＮＢがＬレベルからＨレベルに上昇する。これにより、Ｈレベルの反転イネーブル信号ＸＥＮＢが、論理合成回路部８１のダイオード接続されたトランジスタＮＴ５０５を介してトランジスタＮＴ５０３のゲートに入力される。これにより、トランジスタＮＴ５０３は、オン状態になる。このため、トランジスタＮＴ１２３を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、論理合成回路部８１のノードＮＤ４の電位は、Ｌレベルに固定される。これにより、論理合成回路部８１からダミーゲート線に出力されるシフト出力信号Ｄｕｍｍｙ１の電位は、Ｌレベルに固定される。

また、Ｈレベルの反転イネーブル信号ＸＥＮＢがトランジスタＮＴ５０３のゲートに入力された際、容量Ｃ５０１が充電される。これにより、次に、トランジスタＮＴ５０４がオン状態になって負側電位ＶＢＢからトランジスタＮＴ５０４を介してＬレベルの電位が供給されるまで、論理合成回路部８１のノードＮＤ５の電位（トランジスタＮＴ５０３のゲート電位）は、Ｈレベルに保持される。このため、次にトランジスタＮＴ５０４がオン状態になるまで、トランジスタＮＴ５０３はオン状態に保持されるので、論理合成回路部８１からダミーゲート線に出力されるシフト出力信号Ｄｕｍｍｙ１の電位はＬレベルに固定された状態で保持される。

また、２段目のシフトレジスタ回路部５２では、イネーブル信号ＥＮＢ２がＨレベル（ＶＤＤ）からＬレベル（ＶＢＢ）に立ち下がることにより、上記した１段目のシフトレジスタ回路部５１と同様にして、出力信号ＳＲ１２がＨレベル（ＶＤＤ）からＬレベル（ＶＢＢ）に低下するとともに、シフト信号ＳＲ２がＨレベル（ＶＤＤ＋Ｖβ）から低下する。そして、その後、２段目のシフトレジスタ回路部５２では、クロック信号ＣＫＶ２がＨレベルに上昇することにより、上記した１段目のシフトレジスタ回路部５１と同様にして、出力信号ＳＲ１２の電位がさらに低下してＬレベル（ＶＢＢ）になる。

また、４段目のシフトレジスタ回路部５４では、３段目のＨレベル（ＶＤＤ＋Ｖβ）のシフト信号ＳＲ３がドレインに入力されるトランジスタＮＴ３０８から、（ＶＤＤ−Ｖｔ）の電位がトランジスタＮＴ３７のゲートに入力されることにより、トランジスタＮＴ３７はオンしている。また、トランジスタＮＴ３１のゲートに３段目のＨレベル（ＶＤＤ）の出力信号ＳＲ１３が入力されることにより、トランジスタＮＴ３１はオンしている。また、５段目のシフトレジスタ回路部５５のＬレベルにリセットされたシフト信号ＳＲ５がゲートに入力されることにより、トランジスタＮＴ３２はオフ状態に固定されている。この状態で、４段目のシフトレジスタ回路部５４のトランジスタＮＴ３７のドレインに入力されるクロック信号ＣＫＶ２がＨレベル（ＶＤＤ）に上昇した後、トランジスタＮＴ３４のドレインに入力されるイネーブル信号ＥＮＢ２の電位がＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇する。これにより、上記した３段目のシフトレジスタ回路部５３の動作と同様にして、４段目のシフトレジスタ回路部５４からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖβ）を有するＨレベルのシフト信号ＳＲ４と、Ｈレベル（ＶＤＤ）の出力信号ＳＲ１４とが出力される。

そして、１段目のゲート線（Ｇａｔｅ１）に繋がる論理合成回路部８２では、トランジスタＮＴ５１１のゲートにＨレベル（ＶＤＤ＋Ｖβ）のシフト信号ＳＲ３が入力されるととともに、トランジスタＮＴ５１２のゲートにＨレベル（ＶＤＤ＋Ｖβ）のシフト信号ＳＲ４が入力される。これにより、トランジスタＮＴ５１１とトランジスタＮＴ５１２とが両方ともオン状態になるので、イネーブル信号線（ＥＮＢ）からトランジスタＮＴ５１１およびＮＴ５１２を介して論理合成回路部８２のノードＮＤ４にイネーブル信号ＥＮＢが供給される。このイネーブル信号ＥＮＢは、シフト信号ＳＲ４がＨレベル（ＶＤＤ＋Ｖβ）に上昇する際には、Ｌレベルであり、シフト信号ＳＲ４がＨレベル（ＶＤＤ＋Ｖβ）に到達した時点でＬレベルからＨレベルに切り替わる。そして、Ｈレベルのイネーブル信号ＥＮＢが供給されることにより、１段目のゲート線に繋がる論理合成回路部８２のノードＮＤ４の電位がＨレベルに上昇するので、論理合成回路部８２から１段目のゲート線にＨレベルのシフト出力信号Ｇａｔｅ１が出力される。

すなわち、シフト出力信号Ｇａｔｅ１の電位は、イネーブル信号ＥＮＢがＬレベルの間は、強制的にＬレベルに保持されるとともに、イネーブル信号ＥＮＢの電位がＬレベルからＨレベルに上昇するのに伴って、ＬレベルからＨレベルに上昇される。したがって、イネーブル信号ＥＮＢがＬレベルの際、論理合成回路部８１からダミーゲート線に出力されるシフト出力信号Ｄｕｍｍｙ１も強制的にＬレベルに保持されているので、シフト出力信号Ｄｕｍｍｙ１がＨレベルからＬレベルに立ち下がるタイミングと、シフト出力信号Ｇａｔｅ１がＬレベルからＨレベルに立ち上がるタイミングとが重なるのが抑制される。これにより、シフト出力信号Ｄｕｍｍｙ１がＨレベルからＬレベルに立ち下がるタイミングと、シフト出力信号Ｇａｔｅ１がＬレベルからＨレベルに立ち上がるタイミングとが重なることに起因して、ノイズが発生するのが抑制される。

この後、上記した３段目のシフトレジスタ回路部５３と同様の動作が、４段目以降のシフトレジスタ回路部５４〜５０ｎにおいて順次行われる。そして、最終段のシフトレジスタ回路部５０ｎでは、前段のシフトレジスタ回路部からＨレベル（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ（ｎ−１）がＶＤＤの走査方向切替信号ＣＳＶがゲートに入力されることによりオン状態のトランジスタＮＴ３００ｎのドレインに入力されることによって、トランジスタＮＴ１０ｎ７のゲートに（ＶＤＤ−Ｖｔ）の電位が入力される。これにより、最終段のシフトレジスタ回路部５０ｎのトランジスタＮＴ１０ｎ７は、オン状態になる。また、トランジスタＮＴ１０ｎ１は、Ｈレベル（ＶＤＤ）の前段のシフトレジスタ回路部の出力信号ＳＲ１０（ｎ−１）がゲートに入力されることによりオン状態になる。

この際、第１実施形態では、トランジスタＮＴ１０ｎ２のゲートにＬレベル（ＶＢＢ）のスタート信号ＳＴＶがオン状態のトランジスタＮＴ３００（ｎ−１）を介して入力されている。これにより、トランジスタＮＴ１０ｎ２はオフ状態に保持されている。この後、トランジスタＮＴ１０ｎ２のドレインに入力されるクロック信号ＣＫＶ１がＬレベルからＨレベルに立ち上がる。この場合にも、トランジスタＮＴ１０ｎ２がオフ状態に保持されているので、トランジスタＮＴ１０ｎ２、ＮＴ１０ｎ３およびＮＴ１０ｎ１を介してクロック信号線（ＣＫＶ１）と負側電位ＶＢＢとの間で貫通電流が流れるのが抑制される。

そして、最終段のシフトレジスタ回路部５０ｎのトランジスタＮＴ１０ｎ７のドレインに入力されるクロック信号ＣＫＶ１がＨレベルに上昇すると、最終段のシフトレジスタ回路部５０ｎのノードＮＤ２の電位はＨレベル（ＶＤＤ）に上昇するので、シフト信号ＳＲ（ｎ）の電位はＨレベル（ＶＤＤ）に上昇する。また、最終段のシフトレジスタ回路部５０ｎのノードＮＤ２にゲートが接続されたトランジスタＮＴ１０ｎ４はオン状態になる。このとき、トランジスタＮＴ１０ｎ４のドレインにＬレベルのイネーブル信号ＥＮＢ１が供給されているので、トランジスタＮＴ１０ｎ４のソース電位（ノードＮＤ３の電位）はＬレベルに保持される。

この後、イネーブル信号ＥＮＢ１の電位がＬレベルからＨレベルに上昇する。これにより、最終段のシフトレジスタ回路部５０ｎのノードＮＤ３の電位がＨレベル（ＶＤＤ）に上昇するので、出力信号ＳＲ（１０ｎ）の電位もＨレベル（ＶＤＤ）に上昇する。なお、この際、最終段のシフトレジスタ回路部５０ｎのノードＮＤ２の電位は、ノードＮＤ３の電位の上昇に伴って、上記した１段目のシフトレジスタ回路部５１の動作と同様にしてＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖβ）分高い電位（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）まで上昇する。そして、最終段のシフトレジスタ回路部５０ｎのノードＮＤ２からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖβ）を有するＨレベルのシフト信号ＳＲ（ｎ）が出力される。また、同時に、最終段のシフトレジスタ回路部５０ｎのノードＮＤ３からＨレベル（ＶＤＤ）の出力信号ＳＲ（１０ｎ）が出力される。この後、イネーブル信号ＥＮＢ２がＨレベルからＬレベルに低下する。これに伴って、最終段の前段のシフト信号ＳＲ（ｎ−１）および出力信号ＳＲ１０（ｎ−１）がＨレベルからＬレベルに低下する。

この際、第１実施形態では、シフトレジスタ回路部５０ｎにおいて、Ｌレベルの出力信号ＳＲ１０（ｎ−１）がゲートに入力されることにより、トランジスタＮＴ１０ｎ１がオフするので、負側電位ＶＢＢからトランジスタＮＴ１０ｎ１を介してノードＮＤ１にＬレベルの電位が供給されなくなる。この際、第１実施形態では、トランジスタＮＴ１０ｎ２がＬレベルのスタート信号ＳＴＶがゲートに入力されることによりオフ状態に保持されているので、クロック信号線（ＣＫＶ１）からトランジスタＮＴ１０ｎ２を介してノードＮＤ１にＨレベルのクロック信号ＣＫＶ１が供給されるのが抑制される。これにより、ノードＮＤ１の電位がＬレベルからＨレベルに上昇するのが抑制されるので、ノードＮＤ１にゲートが接続されたトランジスタＮＴ１０ｎ６がオンするのが抑制される。このため、意図しないタイミングでトランジスタＮＴ１０ｎ６を介して負側電位ＶＢＢからノードＮＤ２にＬレベルの電位が供給されることにより、最終段のシフト信号ＳＲ（ｎ）が意図しないタイミングでＬレベルに低下するのを抑制することができる。これにより、最終段のシフト信号ＳＲ（ｎ）がゲートに入力される最終段の前段のシフトレジスタ回路部のｎチャネルトランジスタが意図しないタイミングでオフするなどの誤動作が発生するのが抑制される。

また、上記したダミーゲート線（Ｄｕｍｍｙ１）に繋がる論理合成回路部８１と同様の動作が、１段目以降のゲート線に繋がる論理合成回路部８２〜８０ｍにおいて行われる。そして、各段のシフトレジスタ回路部からＨレベルのシフト信号と、Ｈレベルの出力信号とが出力されるタイミングがシフトする。これに伴って、前段のシフト信号と次段のシフト信号とが両方ともＨレベルになるタイミングも後段に進むにつれてシフトする。これにより、前段のＨレベルのシフト信号と、次段のＨレベルのシフト信号とが重なる期間において、イネーブル信号ＥＮＢがＨレベルに上昇することにより、各段の論理合成回路部から対応するゲート線にＨレベルのシフト出力信号が出力されるタイミングも後段に進むにつれてシフトする。そして、このタイミングのシフトしたＨレベルのシフト出力信号により、各段のゲート線が順次駆動される。

上記のようにして、第１実施形態による液晶表示装置の各段のゲート線が、順次、駆動（走査）される。そして、最後のゲート線の走査が終了すると、再度、１段目のシフトレジスタ回路部５１から上記の動作が繰り返し行われる。なお、１回目の走査の後、最終段のシフトレジスタ回路部５０ｎからは、Ｈレベルのシフト信号ＳＲ（ｎ）が続けて出力されている。この最終段のＨレベルのシフト信号ＳＲ（ｎ）は、最終段の前段のシフトレジスタ回路部のノードＮＤ１とクロック信号線（ＣＫＶ２）との間に接続されたｎチャネルトランジスタのゲートに入力されている。このため、このｎチャネルトランジスタは、オン状態に保持されている。そして、２回目の順方向の走査時に、再び、スタート信号ＳＴＶがＨレベルに立ち上がった後、クロック信号ＣＫＶ１がＨレベルに立ち上がった際には、最終段のシフトレジスタ回路部５０ｎにおいて、ノードＮＤ１の電位がＨレベルになることにより、トランジスタＮＴ１０ｎ６がオン状態になる。そして、オン状態になったトランジスタＮＴ１０ｎ６を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、最終段のシフト信号ＳＲ（ｎ）（ノードＮＤ２の電位）はＬレベルに低下する。これにより、最終段の前段のシフトレジスタ回路部のノードＮＤ１とクロック信号線（ＣＫＶ２）との間に接続されたｎチャネルトランジスタはオフする。このため、この後、最終段の前段のシフトレジスタ回路部において、ノードＮＤ１と負側電位ＶＢＢとの間に接続されたｎチャネルトランジスタがオンする際に、クロック信号線（ＣＫＶ２）と負側電位ＶＢＢとの間で貫通電流が流れるのが抑制される。

次に、図２中の逆方向に沿って、各段のゲート線にタイミングのシフトしたシフト出力信号が順次出力される場合（逆方向走査の場合）には、走査方向切替信号ＣＳＶがＬレベルに保持されるとともに、反転走査方向切替信号ＸＣＳＶがＨレベルに保持される。これにより、逆方向走査時には、走査方向切替信号ＣＳＶがゲートに入力されるトランジスタＮＴ１０１〜ＮＴ１００ｎおよびＮＴ３０１〜ＮＴ３００ｎがオフ状態に保持されるとともに、反転走査方向切替信号ＸＣＳＶがゲートに入力されるトランジスタＮＴ２０１〜ＮＴ２００ｎおよびＮＴ４０１〜ＮＴ４００ｎがオン状態に保持される。そして、逆方向走査時には、上記した順方向走査時と同様の動作が、図２中の逆方向に沿って各段のシフトレジスタ回路部と、各段のゲート線に繋がる論理合成回路部とにおいて行われる。この際、前段のシフトレジスタ回路部から次段のシフトレジスタ回路部にシフト信号および出力信号が入力される場合や、次段のシフトレジスタ回路部から前段のシフトレジスタ回路部にシフト信号が入力される場合には、上記したＨレベルの反転走査方向切替信号ＸＳＣＶによってオン状態にされたトランジスタＮＴ２０１〜ＮＴ２００ｎおよびＮＴ４０１〜ＮＴ４００ｎを介してそれぞれ入力される。また、逆方向走査時には、最終段となるシフトレジスタ回路部５１において、トランジスタＮＴ１がオンする際に、トランジスタＮＴ２がゲートにＬレベルのスタート信号ＳＴＶが入力されることによりオフ状態に保持されていることによって、トランジスタＮＴ１およびＮＴ２を介してクロック信号線（ＣＫＶ１）と負側電位ＶＢＢとの間で貫通電流が流れるのが抑制される。

第１実施形態では、上記のように、走査方向（順方向）に対して最終段のシフトレジスタ回路部５０ｎにおいて、負側電位ＶＢＢに接続されたトランジスタＮＴ１０ｎ１がオンする際に、トランジスタＮＴ１０ｎ１とクロック信号線（ＣＫＶ１）との間に接続されたトランジスタＮＴ１０ｎ２が、ゲートにＬレベルのスタート信号ＳＴＶが入力されることによりオフするように構成することによって、走査方向（順方向）に対して最終段のシフトレジスタ回路部５０ｎにおいて、トランジスタＮＴ１０ｎ１がオン状態で、かつ、クロック信号線（ＣＫＶ１）からトランジスタＮＴ１０ｎ２に供給されるクロック信号ＣＫＶ１がＨレベル（ＶＤＤ）に上昇する場合にも、トランジスタＮＴ１０ｎ２はオフ状態に維持されるので、トランジスタＮＴ１０ｎ１およびトランジスタＮＴ１０ｎ２を介してクロック信号線（ＣＫＶ１）と負側電位ＶＢＢとの間で貫通電流が流れるのを抑制することができる。これにより、Ｖドライバ５の消費電流が増加するのを抑制することができるので、Ｖドライバ５を備えた液晶表示装置の消費電流の増加を抑制することができる。

また、第１実施形態では、前段のシフト信号と、次段のシフト信号とを論理合成してシフト出力信号Ｄｕｍｍｙ１、Ｇａｔｅ１〜Ｇａｔｅ（ｍ−１）およびＤｕｍｍｙ２を出力する論理合成回路部８１〜８０ｍを含むように、Ｖドライバ５を構成することによって、たとえば、２段目のシフトレジスタ回路部５２のシフト信号ＳＲ２と、３段目のシフトレジスタ回路部５３のシフト信号ＳＲ３とを論理合成して、論理合成回路部８１からシフト出力信号Ｄｕｍｍｙ１を出力させることができるとともに、３段目のシフトレジスタ回路部５３のシフト信号ＳＲ３と、４段目のシフトレジスタ回路部５４のシフト信号ＳＲ４とを論理合成して、論理合成回路部８２から上記のシフト出力信号Ｄｕｍｍｙ１に対してＨレベルになるタイミングの重ならない次段のシフト出力信号Ｇａｔｅ１を出力させることができる。これにより、シフト出力信号Ｄｕｍｍｙ１を出力するために用いる２段分のシフトレジスタ回路部５２および５３と、次段のシフト出力信号Ｇａｔｅ１を出力するために用いる２段分のシフトレジスタ回路部５３および５４とにおいて、１段分のシフトレジスタ回路部５３を共用することができる。このため、Ｖドライバ５を構成するシフトレジスタ回路部の段数を少なくすることができるので、Ｖドライバ５を含む液晶表示装置の回路構成を簡素化することができる。

また、第１実施形態では、シフトレジスタ回路部５１〜５０ｎのトランジスタＮＴ４、ＮＴ１４、ＮＴ２４、ＮＴ３４、ＮＴ４４、・・・、ＮＴ１０ｎ４のゲートにクロック信号ＣＫＶ１およびＣＫＶ２を交互に供給するとともに、ドレインにタイミングの異なるイネーブル信号ＥＮＢ１およびＥＮＢ２を交互に供給することによって、たとえば、３段目のシフトレジスタ回路部５３において、クロック信号ＣＫＶ１によりトランジスタＮＴ２４がオン状態になった後、イネーブル信号ＥＮＢ１によりトランジスタＮＴ２４のソース電位がＶＢＢからＶＤＤに上昇するので、その電位の上昇分（Ｖβ）だけトランジスタＮＴ２４のゲート電位を上昇させることができる。また、４段目のシフトレジスタ回路部５４において、クロック信号ＣＫＶ２によりトランジスタＮＴ３４がオン状態になった後、イネーブル信号ＥＮＢ２によりトランジスタＮＴ３４のソース電位がＶＢＢからＶＤＤに上昇するので、その電位の上昇分（Ｖβ）だけトランジスタＮＴ３４のゲート電位を上昇させることができる。これにより、トランジスタＮＴ２４およびＮＴ３４のドレインが固定的な正側電位ＶＤＤに接続されている場合に比べて、シフト信号ＳＲ３およびＳＲ４の電位（ＶＤＤ＋Ｖβ＜ＶＤＤ＋Ｖｔ）をより高くすることができるので、容易に、シフト信号ＳＲ３およびＳＲ４の電位を、ＶＤＤよりもしきい値電圧（Ｖｔ）以上高い電位にすることができる。したがって、容易に、１段目のゲート線（Ｇａｔｅ１）に繋がる論理合成回路部８２のトランジスタＮＴ５１１およびＮＴ５１２のゲートに、それぞれ、ＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖβ）を有するシフト信号ＳＲ３およびＳＲ４を供給することができる。これにより、論理合成回路部８２のトランジスタＮＴ５１１およびＮＴ５１２を介して１段目のゲート線に出力されるシフト出力信号Ｇａｔｅ１の電位が、トランジスタＮＴ５１１およびＮＴ５１２のしきい値電圧（Ｖｔ）分だけ低下するのを抑制することができる。

また、第１実施形態では、シフトレジスタ回路部５０ｎにおいて、Ｌレベルのスタート信号ＳＴＶがゲートに入力されることによりオフ状態のトランジスタＮＴ１０ｎ２のドレインにＨレベル（ＶＤＤ）のクロック信号ＣＫＶ１が供給されている際に、シフトレジスタ回路部５０ｎのトランジスタＮＴ１０ｎ１のゲートに、イネーブル信号ＥＮＢ２がＨレベルからＬレベルに切り替わるのに応答してＨレベルからＬレベルに低下する前段の出力信号ＳＲ１０（ｎ−１）が入力されることによりトランジスタＮＴ１０ｎ１がオフするように構成することによって、最終段のシフトレジスタ回路部５０ｎにおいて、トランジスタＮＴ１０ｎ１がオフすることにより負側電位ＶＢＢからトランジスタＮＴ１０ｎ１を介してノードＮＤ１にＬレベルの電位が供給されない場合に、トランジスタＮＴ１０ｎ２がゲートにＬレベルのスタート信号ＳＴＶが入力されることによりオフ状態になるので、トランジスタＮＴ１０ｎ２のドレインにＨレベルのクロック信号ＣＫＶ１が供給されても、トランジスタＮＴ１０ｎ１とトランジスタＮＴ１０ｎ２との間のノードＮＤ１はＨレベルに上昇しない。これにより、そのノードＮＤ１にゲートが接続されたトランジスタＮＴ１０ｎ６がオンするのが抑制されるので、トランジスタＮＴ１０ｎ６を介して負側電位ＶＢＢからノードＮＤ２にＬレベルの電位が供給されることにより意図しないタイミングで最終段のシフト信号ＳＲ（ｎ）がＬレベルに低下するのを抑制することができる。このため、最終段のシフト信号ＳＲ（ｎ）が意図しないタイミングでＬレベルに低下することに起因するＶドライバ５の誤動作を抑制することができる。

また、第１実施形態では、シフトレジスタ回路部５４に、シフト信号ＳＲ４が出力されるノードＮＤ２と負側電位ＶＢＢとの間に接続されたトランジスタＮＴ３６のゲートが接続される第１回路部５４ａのノードＮＤ１を正側電位ＶＤＤにリセットするためのリセットトランジスタＮＴ３９を設けることによって、Ｖドライバ５への正側電位ＶＤＤおよび負側電位ＶＢＢの供給後、Ｈレベルのスタート信号ＳＴＶを入力してリセットトランジスタＮＴ３９により第１回路部５４ａのノードＮＤ１を正側電位ＶＤＤにリセットすれば、トランジスタＮＴ３６がオンするので、トランジスタＮＴ３６を介して、ノードＮＤ２に負側電位ＶＢＢを供給することができる。これにより、シフト信号ＳＲ４を負側電位ＶＢＢに固定することができる。また、シフトレジスタ回路部５５に、シフト信号ＳＲ５が出力されるノードＮＤ２と負側電位ＶＢＢとの間に接続されたトランジスタＮＴ４６のゲートが接続される第１回路部５５ａのノードＮＤ１を正側電位ＶＤＤにリセットするためのリセットトランジスタＮＴ４９を設けることによって、Ｖドライバ５への正側電位ＶＤＤおよび負側電位ＶＢＢの供給後、Ｈレベルのスタート信号ＳＴＶを入力してリセットトランジスタＮＴ４９により第１回路部５５ａのノードＮＤ１を正側電位ＶＤＤにリセットすれば、トランジスタＮＴ４６がオンするので、トランジスタＮＴ４６を介して、ノードＮＤ２に負側電位ＶＢＢを供給することができる。これにより、シフト信号ＳＲ５を負側電位ＶＢＢに固定することができる。これにより、論理合成回路部８３のトランジスタＮＴ５２１およびＮＴ５２２を両方ともオフ状態に保持することができる。このため、論理合成回路部８３のトランジスタＮＴ５２１およびＮＴ５２２を介してシフト出力信号Ｇａｔｅ２が出力されるのを抑制することができる。上記と同様の動作によって、ダミーゲート線（Ｄｕｍｍｙ１およびＤｕｍｍｙ２）以外の各段のゲート線に接続される論理合成回路部から対応するゲート線に意図しないタイミングでシフト出力信号が出力されるのを抑制することができる。

また、第１実施形態では、リセットトランジスタＮＴ３９およびＮＴ４９を用いてノードＮＤ２の電位を負側電位ＶＢＢにリセットする際に、リセットトランジスタＮＴ３９およびＮＴ４９のゲートにＨレベルのスタート信号ＳＴＶを入力することによって、リセットトランジスタＮＴ３９およびＮＴ４９を用いてノードＮＤ２の電位を負側電位ＶＢＢにリセットする際に、リセットトランジスタＮＴ３９およびＮＴ４９のゲートに入力する駆動信号を生成するために信号生成回路を別途形成する必要がないので、Ｖドライバ５を含む液晶表示装置の回路構成が複雑化するのを抑制することができる。

また、第１実施形態では、シフトレジスタ回路部５１〜５０ｎ、走査方向切替回路部７０、論理合成回路部８１〜８０ｍおよび回路部９１および９２を構成するトランジスタを、ｎ型のＭＯＳトランジスタによって構成することによって、これらのトランジスタをｎ型またはｐ型の２種類の導電型を有するトランジスタによって構成する場合に比べて、これらのトランジスタを形成する際のイオン注入工程の回数およびイオン注入マスクの枚数を低減することができる。これにより、製造プロセスが複雑化するのを抑制することができるとともに、製造コストが増大するのを抑制することができる。

（第２実施形態）
図５は、本発明の第２実施形態による液晶表示装置を示した平面図である。図６は、図５に示した第２実施形態による液晶表示装置のＶドライバ内部の先頭段近傍の回路図である。図７は、図５に示した第２実施形態による液晶表示装置のＶドライバ内部の最終段近傍の回路図である。図５〜図７を参照して、この第２実施形態では、上記第１実施形態のＶドライバをｐチャネルトランジスタで構成する場合について説明する。

まず、図５を参照して、この第２実施形態では、基板１ａ上に、表示部２ａが設けられている。この表示部２ａには、画素２０ａがマトリクス状に配置されている。なお、図５では、図面の簡略化のため、１つの画素２０ａのみを図示している。各々の画素２０ａは、ｐチャネルランジスタ２１ａ（以下、トランジスタ２１ａという）、画素電極２２ａ、画素電極２２ａに対向配置された各画素２０ａに共通の対向電極２３ａ、画素電極２２ａと対向電極２３ａとの間に挟持された液晶２４ａ、および、補助容量２５ａによって構成されている。そして、トランジスタ２１ａのソースは、ドレイン線に接続されているとともに、ドレインは、画素電極２２ａおよび補助容量２５ａに接続されている。このトランジスタ２１ａのゲートはゲート線に接続されている。

また、表示部２ａの一辺に沿うように、基板１ａ上に、表示部２ａのドレイン線を駆動（走査）するための水平スイッチ（ＨＳＷ）３ａおよびＨドライバ４ａが設けられている。また、表示部２ａの他の辺に沿うように、基板１ａ上に、表示部２ａのゲート線を駆動（走査）するためのＶドライバ５ａが設けられている。なお、図５の水平スイッチ３ａには、２つのスイッチのみを図示しているが、実際は画素数に応じた数のスイッチが配置されている。また、図５のＨドライバ４ａおよびＶドライバ５ａには、それぞれ、シフトレジスタ回路部を２つのみ図示しているが、実際は画素数に応じた数のシフトレジスタ回路部が配置されている。また、基板１ａの外部には、上記第１実施形態と同様、信号発生回路１１および電源回路１２を含む駆動ＩＣ１０が設置されている。

また、図６および図７に示すように、第２実施形態では、Ｖドライバ５ａの内部に、複数段のシフトレジスタ回路部５０１〜５００ｎと、出力信号入力切替回路部６００ａおよびシフト信号入力切替回路部６００ｂからなる走査方向切替回路部７００と、複数段の論理合成回路部８０１〜８００ｍと、回路部９０１および９０２とが設けられている。なお、シフトレジスタ回路部５０１〜５００ｎおよび論理合成回路部８０１〜８００ｍは、画素数に応じた数だけ設けられている。

また、１段目のシフトレジスタ回路部５０１は、第１回路部５０１ａと第２回路部５０１ｂとによって構成されている。第１回路部５０１ａは、ｐチャネルトランジスタＰＴ１およびＰＴ２と、ダイオード接続されたｐチャネルトランジスタＰＴ３と、容量Ｃ１およびＣ２とを含む。なお、ｐチャネルトランジスタＰＴ１は、本発明の「第１トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ２は、本発明の「第２トランジスタ」の一例である。また、第２回路部５０１ｂは、ｐチャネルトランジスタＰＴ４〜ＰＴ７と、ダイオード接続されたｐチャネルトランジスタＰＴ８と、容量Ｃ３およびＣ４とを含む。なお、ｐチャネルトランジスタＰＴ４は、本発明の「第５トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ６は、本発明の「第６トランジスタ」の一例である。また、容量Ｃ３は、本発明の「第１容量」の一例である。以下、ｐチャネルトランジスタＰＴ１〜ＰＴ８は、それぞれ、トランジスタＰＴ１〜ＰＴ８と称する。

また、１段目のシフトレジスタ回路部５０１を構成するトランジスタＰＴ１〜ＰＴ８は、それぞれ、図２に示した第１実施形態の１段目のシフトレジスタ回路部５１のトランジスタＮＴ１〜ＮＴ８に対応した位置に接続されている。ただし、上記第１実施形態と異なり、トランジスタＰＴ１、ＰＴ５およびＰＴ６のソースは、それぞれ、正側電位ＶＤＤに接続されている。

２段目のシフトレジスタ回路部５０２は、第１回路部５０２ａと第２回路部５０２ｂとによって構成されている。第１回路部５０２ａは、ｐチャネルトランジスタＰＴ１１およびＰＴ１２と、ダイオード接続されたｐチャネルトランジスタＰＴ１３と、容量Ｃ１１およびＣ１２とを含む。なお、ｐチャネルトランジスタＰＴ１１は、本発明の「第１トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ１２は、本発明の「第２トランジスタ」の一例である。また、第２回路部５０２ｂは、ｐチャネルトランジスタＰＴ１４〜ＰＴ１７と、ダイオード接続されたｐチャネルトランジスタＰＴ１８と、容量Ｃ１３およびＣ１４とを含む。なお、ｐチャネルトランジスタＰＴ１４は、本発明の「第５トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ１６は、本発明の「第６トランジスタ」の一例である。また、容量Ｃ１３は、本発明の「第１容量」の一例である。以下、ｐチャネルトランジスタＰＴ１１〜ＰＴ１８は、それぞれ、トランジスタＰＴ１１〜ＰＴ１８と称する。また、２段目のシフトレジスタ回路部５０２を構成するトランジスタＰＴ１１〜ＰＴ１８は、それぞれ、図２に示した第１実施形態の２段目のシフトレジスタ回路部５２のトランジスタＮＴ１１〜ＮＴ１８に対応した位置に接続されている。ただし、上記第１実施形態と異なり、トランジスタＰＴ１１、ＰＴ１５およびＰＴ１６のソースは、それぞれ、正側電位ＶＤＤに接続されている。

３段目のシフトレジスタ回路部５０３は、第１回路部５０３ａと第２回路部５０３ｂとによって構成されている。第１回路部５０３ａは、ｐチャネルトランジスタＰＴ２１およびＰＴ２２と、ダイオード接続されたｐチャネルトランジスタＰＴ２３と、容量Ｃ２１およびＣ２２とを含む。なお、ｐチャネルトランジスタＰＴ２１は、本発明の「第１トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ２２は、本発明の「第２トランジスタ」の一例である。また、第２回路部５０３ｂは、ｐチャネルトランジスタＰＴ２４〜ＰＴ２７と、ダイオード接続されたｐチャネルトランジスタＰＴ２８と、容量Ｃ２３およびＣ２４とを含む。なお、ｐチャネルトランジスタＰＴ２４は、本発明の「第５トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ２６は、本発明の「第６トランジスタ」の一例である。また、容量Ｃ２３は、本発明の「第１容量」の一例である。以下、ｐチャネルトランジスタＰＴ２１〜ＰＴ２８は、それぞれ、トランジスタＰＴ２１〜ＰＴ２８と称する。また、３段目のシフトレジスタ回路部５０３を構成するトランジスタＰＴ２１〜ＰＴ２８は、それぞれ、図２に示した第１実施形態の３段目のシフトレジスタ回路部５３のトランジスタＮＴ２１〜ＮＴ２８に対応した位置に接続されている。ただし、上記第１実施形態と異なり、トランジスタＰＴ２１、ＰＴ２５およびＰＴ２６のソースは、それぞれ、正側電位ＶＤＤに接続されている。

４段目のシフトレジスタ回路部５０４は、第１回路部５０４ａと第２回路部５０４ｂとによって構成されている。第１回路部５０４ａは、ｐチャネルトランジスタＰＴ３１およびＰＴ３２と、ダイオード接続されたｐチャネルトランジスタＰＴ３３と、容量Ｃ３１およびＣ３２とを含む。なお、ｐチャネルトランジスタＰＴ３１は、本発明の「第１トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ３２は、本発明の「第２トランジスタ」の一例である。また、第２回路部５０４ｂは、ｐチャネルトランジスタＰＴ３４〜ＰＴ３７と、ダイオード接続されたｐチャネルトランジスタＰＴ３８と、容量Ｃ３３およびＣ３４とを含む。なお、ｐチャネルトランジスタＰＴ３４は、本発明の「第５トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ３６は、本発明の「第６トランジスタ」の一例である。また、容量Ｃ３３は、本発明の「第１容量」の一例である。以下、ｐチャネルトランジスタＰＴ３１〜ＰＴ３８は、それぞれ、トランジスタＰＴ３１〜ＰＴ３８と称する。また、４段目のシフトレジスタ回路部５０４を構成するトランジスタＰＴ３１〜ＰＴ３８は、それぞれ、図２に示した第１実施形態の４段目のシフトレジスタ回路部５４のトランジスタＮＴ３１〜ＮＴ３８に対応した位置に接続されている。ただし、上記第１実施形態と異なり、トランジスタＰＴ３１、ＰＴ３５およびＰＴ３６のソースは、それぞれ、正側電位ＶＤＤに接続されている。

５段目のシフトレジスタ回路部５０５は、第１回路部５０５ａと第２回路部５０５ｂとによって構成されている。第１回路部５０５ａは、ｐチャネルトランジスタＰＴ４１およびＰＴ４２と、ダイオード接続されたｐチャネルトランジスタＰＴ４３と、容量Ｃ４１およびＣ４２とを含む。なお、ｐチャネルトランジスタＰＴ４１は、本発明の「第１トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ４２は、本発明の「第２トランジスタ」の一例である。また、第２回路部５０５ｂは、ｐチャネルトランジスタＰＴ４４〜ＰＴ４７と、ダイオード接続されたｐチャネルトランジスタＰＴ４８と、容量Ｃ４３およびＣ４４とを含む。なお、ｐチャネルトランジスタＰＴ４４は、本発明の「第５トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ４６は、本発明の「第６トランジスタ」の一例である。また、容量Ｃ４３は、本発明の「第１容量」の一例である。以下、ｐチャネルトランジスタＰＴ４１〜ＰＴ４８は、それぞれ、トランジスタＰＴ４１〜ＰＴ４８と称する。また、５段目のシフトレジスタ回路部５０５を構成するトランジスタＰＴ４１〜ＰＴ４８は、それぞれ、図２に示した第１実施形態の５段目のシフトレジスタ回路部５５のトランジスタＮＴ４１〜ＰＴ４８に対応した位置に接続されている。ただし、上記第１実施形態と異なり、トランジスタＰＴ４１、ＰＴ４５およびＰＴ４６のソースは、それぞれ、正側電位ＶＤＤに接続されている。

ここで、第２実施形態では、４段目のシフトレジスタ回路部５０４の第１回路部５０４ａは、シフト信号ＳＲ４を出力するノードＮＤ２の電位を正側電位ＶＤＤにリセットするためのｐチャネルトランジスタＰＴ３９を含んでいる。また、５段目のシフトレジスタ回路部５０５の第１回路部５０５ａは、シフト信号ＳＲ５を出力するノードＮＤ２の電位を正側電位ＶＤＤにリセットするためのｐチャネルトランジスタＰＴ４９を含んでいる。以下、ｐチャネルトランジスタＰＴ３９およびＰＴ４９は、それぞれ、リセットトランジスタＰＴ３９およびＰＴ４９と称する。

また、リセットトランジスタＰＴ３９のドレインには、負側電位ＶＢＢが供給されるとともに、ソースは、４段目のシフトレジスタ回路部５０４の第１回路部５０４ａの出力ノードであるノードＮＤ１に接続されている。また、リセットトランジスタＰＴ３９のゲートには、スタート信号ＳＴＶを供給するためのスタート信号線（ＳＴＶ）が接続されている。これにより、Ｌレベルのスタート信号ＳＴＶに応答してリセットトランジスタＰＴ３９がオンすると、リセットトランジスタＰＴ３９を介して負側電位ＶＢＢが供給されることにより、第１回路部５０４ａのノードＮＤ１の電位が負側電位ＶＢＢ（Ｌレベル）になるように構成されている。そして、第１回路部５０４ａのノードＮＤ１の電位が負側電位ＶＢＢ（Ｌレベル）になると、第２回路部５０４ｂのトランジスタＰＴ３６がオンするので、トランジスタＰＴ３６を介して正側電位ＶＤＤが供給されることにより、シフト信号ＳＲ４を出力する第２回路部５０４ｂのノードＮＤ２が正側電位ＶＤＤにリセットされるように構成されている。

また、リセットトランジスタＰＴ４９のドレインには、負側電位ＶＢＢが供給されるとともに、ソースは、５段目のシフトレジスタ回路部５０５の第１回路部５０５ａの出力ノードであるノードＮＤ１に接続されている。また、リセットトランジスタＰＴ４９のゲートには、スタート信号ＳＴＶを供給するためのスタート信号線（ＳＴＶ）が接続されている。これにより、５段目のシフトレジスタ回路部５０５では、上記した４段目のシフトレジスタ回路部５０４と同様にして、シフト信号ＳＲ５を出力する第２回路部５０５ｂのノードＮＤ２が正側電位ＶＤＤにリセットされるように構成されている。

また、６段目から最終段の３段前までのシフトレジスタ回路部は、上記したリセットトランジスタＰＴ３９およびＰＴ４９を有する４段目および５段目のシフトレジスタ回路部５０４および５０５と同様に構成されている。また、最終段の前段のシフトレジスタ回路部および最終段の２段前のシフトレジスタ回路部は、それぞれ、上記した２段目および３段目のシフトレジスタ回路部５０２および５０３と同様の構成を有する。

また、最終段のシフトレジスタ回路部５００ｎは、第１回路部５００ｎａと第２回路部５００ｎｂとによって構成されている。第１回路部５００ｎａは、ｐチャネルトランジスタＰＴ１０ｎ１およびＰＴ１０ｎ２と、ダイオード接続されたｐチャネルトランジスタＰＴ１０ｎ３と、容量Ｃ１０ｎ１およびＣ１０ｎ２とを含む。なお、ｐチャネルトランジスタＰＴ１０ｎ１は、本発明の「第１トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ１０ｎ２は、本発明の「第２トランジスタ」の一例である。また、第２回路部５００ｎｂは、ｐチャネルトランジスタＰＴ１０ｎ４〜ＰＴ１０ｎ７と、ダイオード接続されたｐチャネルトランジスタＰＴ１０ｎ８と、容量Ｃ１０ｎ３およびＣ１０ｎ４とを含む。なお、ｐチャネルトランジスタＰＴ１０ｎ４は、本発明の「第５トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ１０ｎ６は、本発明の「第６トランジスタ」の一例である。また、容量Ｃ１０ｎ３は、本発明の「第１容量」の一例である。以下、ｐチャネルトランジスタＰＴ１０ｎ１〜ＰＴ１０ｎ８は、それぞれ、トランジスタＰＴ１０ｎ１〜ＰＴ１０ｎ８と称する。また、最終段のシフトレジスタ回路部５００ｎを構成するトランジスタＰＴ１０ｎ１〜ＰＴ１０ｎ８は、それぞれ、図３に示した第１実施形態の最終段のシフトレジスタ回路部５０ｎのトランジスタＮＴ１０ｎ１〜ＮＴ１０ｎ８に対応した位置に接続されている。ただし、上記第１実施形態と異なり、トランジスタＰＴ１０ｎ１、ＰＴ１０ｎ５およびＰＴ１０ｎ６のソースは、それぞれ、正側電位ＶＤＤに接続されている。

また、上記した各段のシフトレジスタ回路部５０１〜５０５に設けられたトランジスタＰＴ１〜ＰＴ８、ＰＴ１１〜ＰＴ１８、ＰＴ２１〜ＰＴ２８、ＰＴ３１〜ＰＴ３８およびＰＴ４１〜ＰＴ４８と、リセットトランジスタＰＴ３９およびＰＴ４９とは、全て、ｐ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。また、トランジスタＰＴ１、ＰＴ２、ＰＴ６、ＰＴ７、ＰＴ８、ＰＴ１１、ＰＴ１２、ＰＴ１６、ＰＴ１７、ＰＴ１８、ＰＴ２１、ＰＴ２２、ＰＴ２６、ＰＴ２７、ＰＴ２８、ＰＴ３１、ＰＴ３２、ＰＴ３６、ＰＴ３７、ＰＴ３８、ＰＴ４１、ＰＴ４２、ＰＴ４６、ＰＴ４７およびＰＴ４８は、それぞれ、互いに電気的に接続された２つのゲート電極を有する。

また、出力信号入力切替回路部６００ａは、ｐチャネルトランジスタＰＴ１０１〜ＰＴ１００ｎおよびＰＴ２０１〜ＰＴ２００ｎを含む。以下、ｐチャネルトランジスタＰＴ１０１〜ＰＴ１００ｎおよびＰＴ２０１〜ＰＴ２００ｎは、それぞれ、トランジスタＰＴ１０１〜ＰＴ１００ｎおよびＰＴ２０１〜ＰＴ２００ｎと称する。このトランジスタＰＴ１０１〜ＰＴ１００ｎおよびＰＴ２０１〜ＰＴ２００ｎは、すべてｐ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。そして、出力信号入力切替回路部６００ａを構成するトランジスタＰＴ１０１〜ＰＴ１００ｎおよびＰＴ２０１〜ＰＴ２００ｎは、それぞれ、図２および図３に示した第１実施形態の出力信号入力切替回路部６０ａのトランジスタＮＴ１０１〜ＮＴ１００ｎおよびＮＴ２０１〜ＮＴ２００ｎに対応した位置に接続されている。

また、シフト信号入力切替回路部６００ｂは、ｐチャネルトランジスタＰＴ３０１〜ＰＴ３００ｎおよびＰＴ４０１〜ＰＴ４００ｎを含む。以下、ｐチャネルトランジスタＰＴ３０１〜ＰＴ３００ｎおよびＰＴ４０１〜ＰＴ４００ｎは、それぞれ、トランジスタＰＴ３０１〜ＰＴ３００ｎおよびＰＴ４０１〜ＰＴ４００ｎと称する。このトランジスタＰＴ３０１〜ＰＴ３００ｎおよびＰＴ４０１〜ＰＴ４００ｎは、すべてｐ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。そして、シフト信号入力切替回路部６００ｂを構成するトランジスタＰＴ３０１〜ＰＴ３００ｎおよびＰＴ４０１〜ＰＴ４００ｎは、それぞれ、図２および図３に示した第１実施形態のシフト信号入力切替回路部６０ｂのトランジスタＮＴ３０１〜ＮＴ３００ｎおよびＮＴ４０１〜ＮＴ４００ｎに対応した位置に接続されている。

また、論理合成回路部８０１〜８００ｍは、それぞれ、ダミーゲート線（Ｄｕｍｍｙ１）、各段のゲート線（Ｇａｔｅ１〜Ｇａｔｅ（ｍ−１））およびダミーゲート線（Ｄｕｍｍｙ２）に接続されている。ダミーゲート線（Ｄｕｍｍｙ１）に接続される論理合成回路部８０１は、ｐチャネルトランジスタＰＴ５０１〜ＰＴ５０４と、ダイオード接続されたｐチャネルトランジスタＰＴ５０５と、容量Ｃ５０１とを含む。以下、ｐチャネルトランジスタＰＴ５０１〜ＰＴ５０５は、それぞれ、トランジスタＰＴ５０１〜ＰＴ５０５と称する。また、トランジスタＰＴ５０３〜ＰＴ５０５と、容量Ｃ５０１とによって、電位固定回路部８０１ａが構成されている。そして、ダミーゲート線（Ｄｕｍｍｙ１）に接続される論理合成回路部８０１を構成するトランジスタＰＴ５０１〜ＰＴ５０５は、それぞれ、図２に示した第１実施形態のダミーゲート線（Ｄｕｍｍｙ１）に接続される論理合成回路部８１のトランジスタＮＴ５０１〜ＮＴ５０５に対応した位置に接続されている。ただし、トランジスタＰＴ５０３のソースは、正側電位ＶＤＤに接続されている。

また、１段目のゲート線（Ｇａｔｅ１）に接続される論理合成回路部８０２は、ｐチャネルトランジスタＰＴ５１１〜ＰＴ５１４と、ダイオード接続されたｐチャネルトランジスタＰＴ５１５と、容量Ｃ５１１とを含む。以下、ｐチャネルトランジスタＰＴ５１１〜ＰＴ５１５は、それぞれ、トランジスタＰＴ５１１〜ＰＴ５１５と称する。また、トランジスタＰＴ５１３〜ＰＴ５１５と、容量Ｃ５１１とによって、電位固定回路部８０２ａが構成されている。そして、１段目のゲート線（Ｇａｔｅ１）に接続される論理合成回路部８０２を構成するトランジスタＰＴ５１１〜ＰＴ５１５は、それぞれ、図２に示した第１実施形態の１段目のゲート線（Ｇａｔｅ１）に接続される論理合成回路部８２のトランジスタＮＴ５１１〜ＮＴ５１５に対応した位置に接続されている。ただし、トランジスタＰＴ５１３のソースは、正側電位ＶＤＤに接続されている。

また、２段目のゲート線（Ｇａｔｅ２）に接続される論理合成回路部８０３は、ｐチャネルトランジスタＰＴ５２１〜ＰＴ５２４と、ダイオード接続されたｐチャネルトランジスタＰＴ５２５と、容量Ｃ５２１とを含む。以下、ｐチャネルトランジスタＰＴ５２１〜ＰＴ５２５は、それぞれ、トランジスタＰＴ５２１〜ＰＴ５２５と称する。また、トランジスタＰＴ５２３〜ＰＴ５２５と、容量Ｃ５２１とによって、電位固定回路部８０３ａが構成されている。そして、２段目のゲート線（Ｇａｔｅ２）に接続される論理合成回路部８０３を構成するトランジスタＰＴ５２１〜ＰＴ５２５は、それぞれ、図２に示した第１実施形態の２段目のゲート線（Ｇａｔｅ２）に接続される論理合成回路部８３のトランジスタＮＴ５２１〜ＮＴ５２５に対応した位置に接続されている。ただし、トランジスタＰＴ５２３のソースは、正側電位ＶＤＤに接続されている。

また、３段目以降のゲート線に接続される論理合成回路部は、上記した論理合成回路部８０１〜８０３と同様に構成されている。そして、ダミーゲート線（Ｄｕｍｍｙ２）に接続される最終段の論理合成回路部８００ｍも上記論理合成回路部８０１〜８０３と同様に構成されている。また、ダミーゲート線（Ｄｕｍｍｙ２）に接続される最終段の論理合成回路部８００ｍは、上記の電位固定回路部８０１ａ〜８０３ａと同様の構成を有する電位固定回路部８００ｍａを含んでいる。なお、論理合成回路部８０１〜８００ｍに設けられたトランジスタは、全て、ｐ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。

また、回路部９０１は、ｐチャネルトランジスタＰＴ６０１〜ＰＴ６０３と、ダイオード接続されたｐチャネルトランジスタＰＴ６０４と、容量Ｃ６０１とを含んでいる。以下、ｐチャネルトランジスタＰＴ６０１〜ＰＴ６０４は、それぞれ、トランジスタＰＴ６０１〜ＰＴ６０４と称する。そして、回路部９０１を構成するトランジスタＰＴ６０１〜ＰＴ６０４は、それぞれ、図２に示した第１実施形態の回路部９１のトランジスタＮＴ６０１〜ＮＴ６０４に対応した位置に接続されている。ただし、トランジスタＰＴ６０２のソースは、正側電位ＶＤＤに接続されている。

また、回路部９０２は、ｐチャネルトランジスタＰＴ６１１〜ＰＴ６１３と、ダイオード接続されたｐチャネルトランジスタＰＴ６１４と、容量Ｃ６１１とを含んでいる。以下、ｐチャネルトランジスタＰＴ６１１〜ＰＴ６１４は、それぞれ、トランジスタＰＴ６１１〜ＰＴ６１４と称する。そして、回路部９０２を構成するトランジスタＰＴ６１１〜ＰＴ６１４は、それぞれ、図３に示した第１実施形態の回路部９２のトランジスタＮＴ６１１〜ＮＴ６１４に対応した位置に接続されている。ただし、トランジスタＰＴ６１２のソースは、正側電位ＶＤＤに接続されている。

図８は、本発明の第２実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図６〜図８を参照して、第２実施形態によるＶドライバ５ａの動作を説明する。この第２実施形態によるＶドライバ５ａでは、図４に示した第１実施形態のスタート信号ＳＴＶ、クロック信号ＣＫＶ１、ＣＫＶ２、イネーブル信号ＥＮＢ、ＥＮＢ１、ＥＮＢ２および反転イネーブル信号ＸＥＮＢのＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、スタート信号ＳＴＶ、クロック信号ＣＫＶ１、ＣＫＶ２、イネーブル信号ＥＮＢ、ＥＮＢ１、ＥＮＢ２および反転イネーブル信号ＸＥＮＢとして入力する。これにより、第２実施形態によるシフトレジスタ回路部５０１〜５００ｎからは、図２および図３に示した第１実施形態によるシフトレジスタ回路部５１〜５０ｎから出力されるシフト信号ＳＲ１〜ＳＲ（ｎ）および出力信号ＳＲ１１〜ＳＲ（１０ｎ）のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。また、第２実施形態による論理合成回路部８０１〜８００ｍからは、図２および図３に示した第１実施形態による論理合成回路部８１〜８０ｍから出力されるシフト出力信号Ｄｕｍｍｙ１、Ｇａｔｅ１〜Ｇａｔｅ（ｍ−１）およびＤｕｍｍｙ２のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。この第２実施形態によるＶドライバの上記以外の動作は、図２に示した上記第１実施形態によるＶドライバの動作と同様である。

なお、第２実施形態では、シフトレジスタ回路部５０１〜５００ｎのトランジスタＰＴ４、ＰＴ１４、ＰＴ２４、ＰＴ３４、ＰＴ４４、・・・、ＰＴ１０ｎ４のゲートにクロック信号ＣＫＶ１およびＣＫＶ２を交互に供給するとともに、ドレインにタイミングの異なるイネーブル信号ＥＮＢ１およびＥＮＢ２を交互に供給することによって、以下のような動作が行われる。たとえば、３段目のシフトレジスタ回路部５０３において、クロック信号ＣＫＶ１によりトランジスタＰＴ２４がオン状態になった後、イネーブル信号ＥＮＢ１によりトランジスタＰＴ２４のソース電位がＶＤＤからＶＢＢに低下するので、その電位の低下分（Ｖβ）だけトランジスタＰＴ２４のゲート電位が低下する。また、４段目のシフトレジスタ回路部５０４において、クロック信号ＣＫＶ２によりトランジスタＰＴ３４がオン状態になった後、イネーブル信号ＥＮＢ２によりトランジスタＰＴ３４のソース電位がＶＤＤからＶＢＢに低下するので、その電位の低下分（Ｖβ）だけトランジスタＰＴ３４のゲート電位が低下する。これにより、トランジスタＰＴ２４およびＰＴ３４のドレインが固定的な負側電位ＶＢＢに接続されている場合に比べて、シフト信号ＳＲ３およびＳＲ４の電位（ＶＢＢ−Ｖβ＜ＶＢＢ−Ｖｔ）をより低くすることができるので、より容易に、シフト信号ＳＲ３およびＳＲ４の電位を、ＶＢＢよりもしきい値電圧（Ｖｔ）以上低い電位にすることができる。したがって、より容易に、１段目のゲート線（Ｇａｔｅ１）に繋がる論理合成回路部８０２のトランジスタＰＴ５１１およびＰＴ５１２のゲートに、それぞれ、ＶＢＢ−Ｖｔ以下の電位（ＶＢＢ−Ｖβ）を有するシフト信号ＳＲ３およびＳＲ４を供給することができる。これにより、論理合成回路部８０２のトランジスタＰＴ５１１およびＰＴ５１２を介して１段目のゲート線に出力されるシフト出力信号Ｇａｔｅ１の電位が、しきい値電圧（Ｖｔ）分だけ上昇するのをより抑制することができる。

また、第２実施形態では、上記のように、順方向に対して最終段のシフトレジスタ回路部５００ｎにおいて、トランジスタＰＴ１０ｎ１がオンする際には、トランジスタＰＴ１０ｎ２がゲートにＨレベルのスタート信号ＳＴＶが入力されることによりオフ状態に保持されるように構成することによって、トランジスタＰＴ１０ｎ１およびＰＴ１０ｎ２を介してクロック信号線（ＣＫＶ１）と正側電位ＶＤＤとの間で貫通電流が流れるのが抑制されて消費電流の増加を抑制することができるなどの上記第１実施形態と同様の効果を得ることができる。

（第３実施形態）
図９は、本発明の第３実施形態による液晶表示装置のＶドライバ内部の先頭段近傍の回路図である。図１０は、本発明の第３実施形態による液晶表示装置のＶドライバ内部の最終段近傍の回路図である。図９および図１０を参照して、この第３実施形態では、上記第１実施形態の構成において、出力信号が出力されるノードに接続されたトランジスタのドレインに正側電位ＶＤＤを供給するとともに、シフトレジスタ回路部の出力信号を用いて論理合成回路部から出力するシフト出力信号をＬレベルに固定した状態で保持する場合について説明する。

すなわち、この第３実施形態によるＶドライバでは、図９および図１０に示すように、複数段のシフトレジスタ回路部５１１〜５１０ｎと、出力信号入力切替回路部６１０ａおよびシフト信号入力切替回路部６１０ｂからなる走査方向切替回路部７１０と、複数段の論理合成回路部８１１〜８１０ｍとが設けられている。なお、シフトレジスタ回路部５１１〜５１０ｎおよび論理合成回路部８１１〜８１０ｍは、画素数に応じた数だけ設けられている。

そして、第３実施形態によるシフトレジスタ回路部５１１〜５１０ｎは、それぞれ、図２および図３に示した第１実施形態のシフトレジスタ回路部５１〜５０ｎの第１回路部５１ａ〜５０ｎａおよび第２回路部５１ｂ〜５０ｎｂと同様の回路構成を有する第１回路部５１１ａ〜５１０ｎａおよび第２回路部５１１ｂ〜５１０ｎｂによって構成されている。ただし、第３実施形態では、上記第１実施形態と異なり、各段のシフトレジスタ回路部５１１〜５１０ｎの出力信号ＳＲ１１〜ＳＲ（１０ｎ）を出力するノードＮＤ３にソースが接続されたトランジスタＮＴ４、ＮＴ１４、ＮＴ２４、ＮＴ３４、ＮＴ４４、・・・、ＮＴ１０ｎ４のドレインに正側電位ＶＤＤがそれぞれ供給されている。

また、出力信号入力切替回路部６１０ａは、図２および図３に示した第１実施形態の出力信号入力切替回路部６０ａと同様の回路構成を有する。ただし、第３実施形態では、トランジスタＮＴ２０１のソース／ドレインの他方と、トランジスタＮＴ１０２のソース／ドレインの一方とが接続されているとともに、トランジスタＮＴ２００（ｎ−１）のソース／ドレインの他方と、トランジスタＮＴ１００ｎのソース／ドレインの一方とが接続されている。また、第３実施形態のシフト信号入力切替回路部６１０ｂは、図２および図３に示した第１実施形態のシフト信号入力切替回路部６０ｂと同様の回路構成を有する。

また、ダミーゲート線（Ｄｕｍｍｙ１）に接続される論理合成回路部８１１は、トランジスタＮＴ５０１〜ＮＴ５０４と、ダイオード接続されたトランジスタＮＴ５０５およびＮＴ５０６と、容量Ｃ５０１とを含む。すなわち、第３実施形態の論理合成回路部８１１は、図２に示した第１実施形態の論理合成回路部８１の回路構成において、ダイオード接続されたトランジスタＮＴ５０６を加えた回路構成を有する。また、トランジスタＮＴ５０３〜ＮＴ５０６と、容量Ｃ５０１とによって、電位固定回路部８１１ａが構成されている。また、第３実施形態では、トランジスタＮＴ５０５のソースは、１段目のシフトレジスタ回路部５１１の出力信号ＳＲ１１が出力されるノードＮＤ３に接続されている。また、トランジスタＮＴ５０６のソースは、４段目のシフトレジスタ回路部５１４の出力信号ＳＲ１４が出力されるノードＮＤ３に接続されているとともに、ドレインは、論理合成回路部８１１のノードＮＤ５に接続されている。

また、１段目のゲート線（Ｇａｔｅ１）に接続される論理合成回路部８１２は、トランジスタＮＴ５１１〜ＮＴ５１４と、ダイオード接続されたトランジスタＮＴ５１５およびＮＴ５１６と、容量Ｃ５１１とを含む。すなわち、第３実施形態の論理合成回路部８１２は、図２に示した第１実施形態の論理合成回路部８２の回路構成において、ダイオード接続されたトランジスタＮＴ５１６を加えた回路構成を有する。また、トランジスタＮＴ５１３〜ＮＴ５１６と、容量Ｃ５１１とによって、電位固定回路部８１２ａが構成されている。また、第３実施形態では、トランジスタＮＴ５１５のソースは、２段目のシフトレジスタ回路部５１２の出力信号ＳＲ１２が出力されるノードＮＤ３に接続されている。また、トランジスタＮＴ５１６のソースは、５段目のシフトレジスタ回路部５１５の出力信号ＳＲ１５が出力されるノードＮＤ３に接続されているとともに、ドレインは、論理合成回路部８１２のノードＮＤ５に接続されている。

また、２段目のゲート線（Ｇａｔｅ２）に接続される論理合成回路部８１３は、トランジスタＮＴ５２１〜ＮＴ５２４と、ダイオード接続されたトランジスタＮＴ５２５およびＮＴ５２６と、容量Ｃ５２１とを含む。すなわち、第３実施形態の論理合成回路部８１３は、図２に示した第１実施形態の論理合成回路部８３の回路構成において、ダイオード接続されたトランジスタＮＴ５２６を加えた回路構成を有する。また、トランジスタＮＴ５２３〜ＮＴ５２６と、容量Ｃ５２１とによって、電位固定回路部８１３ａが構成されている。また、第３実施形態では、トランジスタＮＴ５２５のソースは、３段目のシフトレジスタ回路部５１３の出力信号ＳＲ１３が出力されるノードＮＤ３に接続されている。また、トランジスタＮＴ５２６のソースは、６段目のシフトレジスタ回路部のシフト信号が出力されるノードＮＤ３に接続されているとともに、ドレインは、論理合成回路部８１３のノードＮＤ５に接続されている。

また、３段目以降のゲート線にそれぞれ接続される論理合成回路部は、上記の論理合成回路部８１１〜８１３と同様の回路構成を有する。また、最終段のダミーゲート線（Ｄｕｍｍｙ２）に接続される論理合成回路部８１０ｍも上記した初段のダミーゲート線（Ｄｕｍｍｙ１）に接続される論理合成回路部８１１と同様の回路構成を有している。なお、この最終段の論理合成回路部８１０ｍには、論理合成回路部８１１の電位固定回路部８１１ａと同様の構成を有する電位固定回路部８１０ｍａが設けられている。

図１１は、本発明の第３実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図９〜図１１を参照して、第３実施形態によるＶドライバの動作について説明する。

この第３実施形態によるＶドライバの動作は、基本的には、上記第１実施形態によるＶドライバの動作と同様である。ただし、この第３実施形態によるＶドライバでは、上記第１実施形態と異なり、シフトレジスタ回路部５１１〜５１０ｎの出力信号ＳＲ１１〜ＳＲ１０ｎが出力されるノードＮＤ３に接続されたトランジスタＮＴ４、ＮＴ１４、ＮＴ２４、ＮＴ３４、ＮＴ４４、・・・、ＮＴ１０ｎ４のドレインに、それぞれ、固定的な正側電位ＶＤＤを供給する。具体的には、１段目のシフトレジスタ回路部５１１において、Ｈレベルのスタート信号ＳＴＶが、出力信号入力切替回路部６１０ａのオン状態のトランジスタＮＴ１０１を介してトランジスタＮＴ１のゲートに入力される。このため、トランジスタＮＴ１がオン状態になる。この後、トランジスタＮＴ２のドレインに入力されるクロック信号ＣＫＶ１がＨレベルに上昇する。

この際、１段目のシフトレジスタ回路部５１１のトランジスタＮＴ２のゲートに、２段目のシフトレジスタ回路部５２２から出力されるシフト信号ＳＲ２がオン状態のトランジスタＮＴ８１を介して入力されている。なお、このときのトランジスタＮＴ２のゲートに入力されるシフト信号ＳＲ２は、正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位ではあるが、トランジスタＮＴ２をオフさせることが可能な電位になっている。これにより、トランジスタＮＴ２は、オフ状態になっている。これにより、トランジスタＮＴ１を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、ノードＮＤ１の電位がＬレベルに低下する。このため、トランジスタＮＴ５およびＮＴ６がオフ状態になる。また、Ｈレベルのスタート信号ＳＴＶは、オン状態のトランジスタＮＴ１０１およびＮＴ３０２を介して、１段目のシフトレジスタ回路部５１１のトランジスタＮＴ７のゲートにも入力される。これにより、トランジスタＮＴ７はオン状態になっている。その後、トランジスタＮＴ７のドレインに入力されるクロック信号ＣＫＶ１の電位がＨレベルに上昇する。これにより、１段目のシフトレジスタ回路部５１１のノードＮＤ２の電位がＨレベル（ＶＤＤ）に上昇するので、トランジスタＮＴ４がオン状態になる。

この際、第３実施形態では、正側電位ＶＤＤからトランジスタＮＴ４を介してＨレベル（ＶＤＤ）の電位が供給されることにより、１段目のシフトレジスタ回路部５１１のノードＮＤ３の電位は、ＶＤＤ側に上昇する。この際、１段目のシフトレジスタ回路部５１１のノードＮＤ２の電位は、容量Ｃ３によりトランジスタＮＴ４のゲート−ソース間電圧が維持されるようにノードＮＤ３の電位の上昇に伴ってブートされることによって、ＶＤＤからさらに上昇する。これにより、ノードＮＤ２の電位は、ＶＤＤよりもトランジスタＮＴ４のしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖα）分高い電位（ＶＤＤ＋Ｖα＞ＶＤＤ＋Ｖｔ）まで上昇する。その結果、１段目のシフトレジスタ回路部５１１のノードＮＤ２からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖα）を有するＨレベルのシフト信号ＳＲ１が出力される。なお、このシフト信号ＳＲ１の（ＶＤＤ＋Ｖα）の電位は、上記した第１実施形態によるシフト信号ＳＲ１の（ＶＤＤ＋Ｖβ）の電位よりは低い電位となる。また、同時に、１段目のシフトレジスタ回路部５１１のノードＮＤ３からＨレベル（ＶＤＤ）の出力信号ＳＲ１１が出力される。

そして、上記した１段目のシフトレジスタ回路部５１１の動作と同様の動作が２段目以降のシフトレジスタ回路部５１２〜５１６において順次行われる。これにより、各段のシフトレジスタ回路部５１１〜５１６からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖα）を有するＨレベルのシフト信号ＳＲ１〜ＳＲ６と、Ｈレベル（ＶＤＤ）の出力信号ＳＲ１１〜ＳＲ１６とが順次出力される。

また、第３実施形態では、論理合成回路部８１１〜８１０ｍから対応するゲート線に出力するシフト出力信号Ｄｕｍｍｙ１、Ｇａｔｅ１〜Ｇａｔｅ（ｍ−１）ａおよびＤｕｍｍｙ２の電位をＬレベルに固定する際、シフトレジスタ回路部からの出力信号を用いて電位を固定する。たとえば、１段目のゲート線（Ｇａｔｅ１）に繋がる論理合成回路部８１２において、共にオン状態になっているトランジスタＮＴ５１１およびＮＴ５１２を介してＨレベルのイネーブル信号ＥＮＢが供給されることにより、１段目のゲート線に出力するシフト出力信号Ｇａｔｅ１がＨレベルになっている。この後、イネーブル信号ＥＮＢの電位がＬレベルに低下する。これにより、Ｌレベルのイネーブル信号ＥＮＢがトランジスタＮＴ５１１およびＮＴ５１２を介して供給されることにより、１段目のゲート線に出力されるシフト出力信号Ｇａｔｅ１の電位がＬレベルに低下する。

この後、第３実施形態では、Ｈレベル（ＶＤＤ）の出力信号ＳＲ１５が、論理合成回路部８１２のトランジスタＮＴ５１３のゲートにダイオード接続されたトランジスタＮＴ５１６を介して入力される。これにより、トランジスタＮＴ５１３は、オン状態になる。このため、トランジスタＮＴ５１３を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、１段目のゲート線に繋がる論理合成回路部８１２のノードＮＤ４の電位は、Ｌレベルに固定される。これにより、論理合成回路部８１２から１段目のゲート線に出力されるシフト出力信号Ｇａｔｅ１の電位は、Ｌレべルに固定される。また、第３実施形態では、Ｈレベル（ＶＤＤ）の出力信号ＳＲ１５がトランジスタＮＴ５１３のゲートに入力される際、容量Ｃ５１１が充電される。これにより、次に、トランジスタＮＴ５１４がオン状態になって負側電位ＶＢＢからトランジスタＮＴ５１４を介してＬレベルの電位が供給されるまで、ノードＮＤ５の電位（トランジスタＮＴ５１３のゲート電位）は、Ｈレベルに保持される。このため、次にトランジスタＮＴ５１４がオン状態になるまで、トランジスタＮＴ５１３はオン状態に保持されるので、論理合成回路部８１２から１段目のゲート線に出力されるシフト出力信号Ｇａｔｅ１の電位はＬレベルに固定された状態で保持される。

そして、各段の論理合成回路部において、上記した１段目のゲート線に繋がる論理合成回路部８１２の動作と同様の動作により、シフトレジスタ回路部の出力信号を用いてシフト出力信号の電位がＬレベルに固定される。第３実施形態によるＶドライバの上記以外の動作は、上記第１実施形態によるＶドライバの動作と同様である。

なお、第３実施形態では、トランジスタＮＴ４、ＮＴ１４、ＮＴ２４、ＮＴ３４、ＮＴ４４、・・・、ＮＴ１０ｎ４のゲートとソースとの間に、それぞれ、容量Ｃ３、Ｃ１３、Ｃ２３、Ｃ３３、Ｃ４３、・・・、Ｃ１０ｎ３を接続するとともに、トランジスタＮＴ４、ＮＴ１４、ＮＴ２４、ＮＴ３４、ＮＴ４４、・・・、ＮＴ１０ｎ４のドレインに正側電位ＶＤＤを供給することによって、以下のような動作が行われる。たとえば、２段目のシフトレジスタ回路部５１２において、クロック信号ＣＫＶ２に応答してトランジスタＮＴ１４がオンする際に、容量Ｃ１３が接続されたトランジスタＮＴ１４のゲート−ソース間電圧を維持するように、トランジスタＮＴ１４のソース電位の上昇に伴ってトランジスタＮＴ１４のゲート電位（シフト信号ＳＲ２の電位）が上昇する。また、３段目のシフトレジスタ回路部５１３において、クロック信号ＣＫＶ１に応答してトランジスタＮＴ２４がオンする際に、容量Ｃ２３が接続されたトランジスタＮＴ２４のゲート−ソース間電圧を維持するように、トランジスタＮＴ２４のソース電位の上昇に伴ってトランジスタＮＴ２４のゲート電位（シフト信号ＳＲ３の電位）が上昇する。上記のようにして、トランジスタＮＴ１４のゲート電位（シフト信号ＳＲ２の電位）と、トランジスタＮＴ２４のゲート電位（シフト信号ＳＲ３の電位）とがＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖα）分高い電位まで上昇する。これにより、ダミーゲート線に繋がる論理合成回路部８１１のトランジスタＮＴ５０１およびトランジスタＮＴ５０２のゲートに、それぞれ、ＶＤＤ＋Ｖｔよりも高い電位（ＶＤＤ＋Ｖα）を有するシフト信号ＳＲ２およびＳＲ３が供給される。このため、論理合成回路部８１１のトランジスタＮＴ５０１およびＮＴ５０２を介してダミーゲート線に出力されるシフト出力信号Ｄｕｍｍｙ１の電位が、ＶＤＤからトランジスタＮＴ５０１およびＮＴ５０２のしきい値電圧（Ｖｔ）分だけ低下するのが抑制される。

また、第３実施形態では、上記のように、順方向に対して最終段のシフトレジスタ回路部５１０ｎにおいて、トランジスタＮＴ１０ｎ１がオンする際には、トランジスタＮＴ１０ｎ２がゲートにＬレベルのスタート信号ＳＴＶが入力されることによりオフ状態に保持されるように構成することによって、トランジスタＮＴ１０ｎ１およびＮＴ１０ｎ２を介してクロック信号線（ＣＫＶ１）と負側電位ＶＢＢとの間で貫通電流が流れるのが抑制されて消費電流の増加を抑制することができるなどの上記第１実施形態と同様の効果を得ることができる。

（第４実施形態）
図１２は、本発明の第４実施形態による液晶表示装置のＶドライバ内部の先頭段近傍の回路図である。図１３は、本発明の第４実施形態による液晶表示装置のＶドライバ内部の最終段近傍の回路図である。図１２および図１３を参照して、この第４実施形態では、上記第３実施形態のＶドライバをｐチャネルトランジスタで構成する場合について説明する。

この第４実施形態によるＶドライバでは、図１２および図１３に示すように、複数段のシフトレジスタ回路部５２１〜５２０ｎと、出力信号入力切替回路部６２０ａおよびシフト信号入力切替回路部６２０ｂからなる走査方向切替回路部７２０と、複数段の論理合成回路部８２１〜８２０ｍとが設けられている。なお、シフトレジスタ回路部５２１〜５２０ｎおよび論理合成回路部８２１〜８２０ｍは、画素数に応じた数だけ設けられている。

そして、第４実施形態によるシフトレジスタ回路部５２１〜５２０ｎは、それぞれ、図６および図７に示した第２実施形態のシフトレジスタ回路部５０１〜５００ｎの第１回路部５０１ａ〜５００ｎａおよび第２回路部５０１ｂ〜５００ｎｂと同様の回路構成を有する第１回路部５２１ａ〜５２０ｎａおよび第２回路部５２１ｂ〜５２０ｎｂによって構成されている。ただし、第４実施形態では、上記第２実施形態と異なり、各段のシフトレジスタ回路部５２１〜５２０ｎの出力信号ＳＲ１１〜ＳＲ（１０ｎ）を出力するノードＮＤ３にソースが接続されたトランジスタＰＴ４、ＰＴ１４、ＰＴ２４、ＰＴ３４、ＰＴ４４、・・・、ＰＴ１０ｎ４のドレインに負側電位ＶＢＢがそれぞれ供給されている。

また、出力信号入力切替回路部６２０ａは、基本的には、図６および図７に示した第２実施形態による出力信号入力切替回路部６００ａと同様の回路構成を有している。ただし、第４実施形態による出力信号入力切替回路部６２０ａでは、トランジスタＰＴ２０１のソース／ドレインの他方と、トランジスタＰＴ１０２のソース／ドレインの一方とが接続されているとともに、トランジスタＰＴ２００（ｎ−１）のソース／ドレインの他方と、トランジスタＰＴ１００ｎのソース／ドレインの一方とが接続されている。また、第４実施形態によるシフト信号入力切替回路部６２０ｂは、図６および図７に示した第２実施形態のシフト信号入力切替回路部６００ｂと同様の回路構成を有する。

また、論理合成回路部８２１〜８２０ｍは、図９および図１０に示した第３実施形態の論理合成回路部８１１〜８１０ｍを構成するｎチャネルトランジスタをｐチャネルトランジスタで置き換えた構成を有している。具体的には、第４実施形態によるダミーゲート線（Ｄｕｍｍｙ１）に繋がる論理合成回路部８２１は、図９に示した第３実施形態の論理合成回路部８１１のトランジスタＮＴ５０１〜ＮＴ５０６をそれぞれトランジスタＰＴ５０１〜ＰＴ５０６で置き換えた回路構成を有している。また、第４実施形態による１段目のゲート線（Ｇａｔｅ１）に繋がる論理合成回路部８２２は、図９に示した第３実施形態の論理合成回路部８１２のトランジスタＮＴ５１１〜ＮＴ５１６をそれぞれトランジスタＰＴ５１１〜ＰＴ５１６で置き換えた回路構成を有している。また、第４実施形態による２段目のゲート線（Ｇａｔｅ２）に繋がる論理合成回路部８２３は、図９に示した第３実施形態の論理合成回路部８１３のトランジスタＮＴ５２１〜ＮＴ５２６をそれぞれトランジスタＰＴ５２１〜ＰＴ５２６で置き換えた回路構成を有している。

また、３段目のゲート線に繋がる論理合成回路部から最終段のダミーゲート線（Ｄｕｍｍｙ２）に繋がる論理合成回路部８２０ｍまでの各段の論理合成回路部は、それぞれ、図９に示した第３実施形態の３段目のゲート線に繋がる論理合成回路部から最終段のダミーゲート線（Ｄｕｍｍｙ２）に繋がる論理合成回路部８１０ｍまでの各段の論理合成回路部を構成するｎチャネルトランジスタをｐチャネルトランジスタで置き換えた回路構成を有している。なお、第４実施形態では、論理合成回路部８２１〜８２０ｍのシフト出力信号が出力されるノードＮＤ４にドレインが接続されたトランジスタ（ＰＴ５０３、ＰＴ５１３およびＰＴ５２３）のソースは、それぞれ、正側電位ＶＤＤに接続されている。

図１４は、本発明の第４実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図１２〜図１４を参照して、第４実施形態によるＶドライバの動作を説明する。この第４実施形態によるＶドライバでは、図１１に示した第３実施形態のスタート信号ＳＴＶ、クロック信号ＣＫＶ１、ＣＫＶ２およびイネーブル信号ＥＮＢのＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、スタート信号ＳＴＶ、クロック信号ＣＫＶ１、ＣＫＶ２およびイネーブル信号ＥＮＢとして入力する。これにより、第４実施形態によるシフトレジスタ回路部５２１〜５２０ｎからは、図９および図１０に示した第３実施形態によるシフトレジスタ回路部５１１〜５１０ｎから出力されるシフト信号ＳＲ１〜ＳＲ（ｎ）および出力信号ＳＲ１１〜ＳＲ（１０ｎ）のＨレベルとＬレベルとを反転させた波形を有する信号がそれぞれ出力される。また、第４実施形態による論理合成回路部８２１〜８２０ｍからは、図９および図１０に示した第３実施形態による論理合成回路部８１１〜８１０ｍから出力されるシフト出力信号Ｄｕｍｍｙ１、Ｇａｔｅ１〜Ｇａｔｅ（ｍ−１）およびＤｕｍｍｙ２のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。この第４実施形態によるＶドライバの上記以外の動作は、図９および図１０に示した上記第３実施形態によるＶドライバの動作と同様である。

なお、第４実施形態では、トランジスタＰＴ４、ＰＴ１４、ＰＴ２４、ＰＴ３４、ＰＴ４４、・・・、ＰＴ１０ｎ４のゲートとソースとの間に、それぞれ、容量Ｃ３、Ｃ１３、Ｃ２３、Ｃ３３、Ｃ４３、・・・、Ｃ１０ｎ３を接続するとともに、トランジスタＰＴ４、ＰＴ１４、ＰＴ２４、ＰＴ３４、ＰＴ４４、・・・、ＰＴ１０ｎ４のドレインに負側電位ＶＢＢを供給することによって、以下のような動作が行われる。たとえば、２段目のシフトレジスタ回路部５２２において、クロック信号ＣＫＶ２に応答してトランジスタＰＴ１４がオンする際に、容量Ｃ１３が接続されたトランジスタＰＴ１４のゲート−ソース間電圧を維持するように、トランジスタＰＴ１４のソース電位の低下に伴ってトランジスタＰＴ１４のゲート電位（シフト信号ＳＲ２の電位）が低下する。また、３段目のシフトレジスタ回路部５２３において、クロック信号ＣＫＶ１に応答してトランジスタＰＴ２４がオンする際に、容量Ｃ２３が接続されたトランジスタＰＴ２４のゲート−ソース間電圧を維持するように、トランジスタＰＴ２４のソース電位の低下に伴ってトランジスタＰＴ２４のゲート電位（シフト信号ＳＲ３の電位）が低下する。上記のようにして、トランジスタＰＴ１４のゲート電位（シフト信号ＳＲ２の電位）と、トランジスタＰＴ２４のゲート電位（シフト信号ＳＲ３の電位）とがＶＢＢよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖα）分低い電位まで低下する。これにより、ダミーゲート線に繋がる論理合成回路部８２１のトランジスタＰＴ５０１およびトランジスタＰＴ５０２のゲートに、それぞれ、ＶＢＢ−Ｖｔよりも低い電位（ＶＢＢ−Ｖα）を有するシフト信号ＳＲ２およびＳＲ３が供給される。このため、論理合成回路部８２１のトランジスタＰＴ５０１およびＰＴ５０２を介してダミーゲート線に出力されるシフト出力信号Ｄｕｍｍｙ１の電位が、ＶＢＢからトランジスタＰＴ５０１およびＰＴ５０２のしきい値電圧（Ｖｔ）分だけ上昇するのが抑制される。

また、第４実施形態では、上記のように、順方向に対して最終段のシフトレジスタ回路部５２０ｎにおいて、トランジスタＰＴ１０ｎ１がオンする際には、トランジスタＰＴ１０ｎ２がゲートにＨレベルのスタート信号ＳＴＶが入力されることによりオフ状態に保持されるように構成することによって、トランジスタＰＴ１０ｎ１およびＰＴ１０ｎ２を介してクロック信号線（ＣＫＶ１）と正側電位ＶＤＤとの間で貫通電流が流れるのが抑制されて消費電流の増加を抑制することができるなどの上記第３実施形態と同様の効果を得ることができる。

（第５実施形態）
図１５は、本発明の第５実施形態による液晶表示装置のＶドライバ内部の先頭段近傍の回路図である。図１６は、本発明の第５実施形態による液晶表示装置のＶドライバ内部の最終段近傍の回路図である。図１５および図１６を参照して、この第５実施形態では、上記第１実施形態の構成において、シフトレジスタ回路部のシフト信号を出力するノードにゲートが接続されたｎチャネルトランジスタのドレインに共通のイネーブル信号を供給する場合について説明する。

すなわち、この第５実施形態によるＶドライバでは、図１５および図１６に示すように、複数段のシフトレジスタ回路部５３１〜５３０ｎと、出力信号入力切替回路部６３０ａおよびシフト信号入力切替回路部６３０ｂからなる走査方向切替回路部７３０と、複数段の論理合成回路部８３１〜８３０ｍと、回路部９１１および９１２とが設けられている。なお、シフトレジスタ回路部５３１〜５３０ｎおよび論理合成回路部８３１〜８３０ｍは、画素数に応じた数だけ設けられている。

そして、第５実施形態によるシフトレジスタ回路部５３１〜５３０ｎは、それぞれ、図２および図３に示した第１実施形態によるシフトレジスタ回路部５１〜５０ｎの第１回路部５１ａ〜５０ｎａおよび第２回路部５１ｂ〜５０ｎｂと同様の回路構成を有する第１回路部５３１ａ〜５３０ｎａおよび第２回路部５３１ｂ〜５３０ｎｂによって構成されている。ただし、第５実施形態では、上記第１実施形態と異なり、各段のシフトレジスタ回路部５３１〜５３０ｎのシフト信号ＳＲ１〜ＳＲ（ｎ）を出力するノードＮＤ２にゲートが接続されたトランジスタＮＴ４、ＮＴ１４、ＮＴ２４、ＮＴ３４、ＮＴ４４、・・・、ＮＴ１０ｎ４のドレインにイネーブル信号線（ＥＮＢ）がそれぞれ接続されている。

また、第５実施形態の出力信号入力切替回路部６３０ａは、図２および図３に示した第１実施形態の出力信号入力切替回路部６０ａと同様の回路構成を有する。また、第５実施形態のシフト信号入力切替回路部６３０ｂは、図２および図３に示した第１実施形態の入力信号切替回路部６０ｂと同様の回路構成を有する。また、第５実施形態の論理合成回路部８３１〜８３０ｍは、図２および図３に示した第１実施形態の論理合成回路部８１〜８０ｍと同様の回路構成を有する。また、論理合成回路部８３１〜８３０ｍは、それぞれ、図２および図３に示した第１実施形態の電位固定回路部８１ａ〜８０ｍａと同様の回路構成を有する電位固定回路部８３１ａ〜８３０ｍａを備えている。また、回路部９１１および９１２は、図２および図３に示した第１実施形態の回路部９１および９２と同様の回路構成を有する。

図１７は、本発明の第５実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図１５〜図１７を参照して、第５実施形態によるＶドライバの動作について説明する。

この第５実施形態によるＶドライバの動作は、基本的には、上記第１実施形態によるＶドライバの動作と同様である。ただし、この第５実施形態によるＶドライバでは、上記第１実施形態と異なり、各段のシフトレジスタ回路部５３１〜５３０ｎのシフト信号ＳＲ１〜ＳＲ（ｎ）を出力するノードＮＤ２にゲートが接続されたトランジスタＮＴ４、ＮＴ１４、ＮＴ２４、ＮＴ３４、ＮＴ４４、・・・、ＮＴ１０ｎ４のドレインに、それぞれ、共通のイネーブル信号ＥＮＢを供給する。

具体的には、たとえば、３段目のシフトレジスタ回路部５３３において、２段目のシフトレジスタ回路部５３２のＨレベル（ＶＤＤ＋Ｖβ）のシフト信号ＳＲ２がドレインに入力されるトランジスタＮＴ３０６のソースから（ＶＤＤ−Ｖｔ）の電位がトランジスタＮＴ２７のゲートに入力される。また、トランジスタＮＴ２１のゲートにＨレベル（ＶＤＤ）の出力信号ＳＲ１２が入力される。また、トランジスタＮＴ２２のゲートには、４段目のシフトレジスタ回路部５３４からＬレベルのシフト信号ＳＲ４が入力される。これにより、トランジスタＮＴ２１およびＮＴ２７は、オン状態になるとともに、トランジスタＮＴ２２はオフ状態になる。このため、トランジスタＮＴ２１を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、３段目のシフトレジスタ回路部５３３のノードＮＤ１の電位はＬレベルに低下する。これにより、トランジスタＮＴ２５およびＮＴ２６は、オフ状態になる。この状態で、トランジスタＮＴ２７のドレインに入力されるクロック信号ＣＫＶ１がＬレベルからＨレベルに上昇する。これにより、３段目のシフトレジスタ回路部５３３のノードＮＤ２の電位はＨレベルに上昇するので、トランジスタＮＴ２４はオン状態になる。このとき、トランジスタＮＴ２４のドレインにＬレベルのイネーブル信号ＥＮＢが供給されているので、トランジスタＮＴ２４のソース電位（ノードＮＤ３の電位）はＬレベルに保持される。

この後、第５実施形態では、イネーブル信号ＥＮＢの電位がＬレベルからＨレベルに上昇する。これにより、３段目のシフトレジスタ回路部５３３のノードＮＤ３の電位がＨレベルに上昇する。この際、３段目のシフトレジスタ回路部５３３のノードＮＤ２の電位は、容量Ｃ２３によってトランジスタＮＴ２４のゲート−ソース間電圧が維持されるように、ノードＮＤ３の電位の上昇に伴ってブートされることにより上昇する。これにより、３段目のシフトレジスタ回路部５３３のノードＮＤ２の電位がＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖβ）分高い電位（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）まで上昇する。なお、このときのノードＮＤ２の電位（ＶＤＤ＋Ｖβ）は、上記第３実施形態のようにトランジスタＮＴ２４のドレインに固定的な正側電位ＶＤＤが供給される場合において、ノードＮＤ２の上昇した後の電位（ＶＤＤ＋Ｖβ）よりもさらに高い電位となる。そして、３段目のシフトレジスタ回路部５３３のノードＮＤ２からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖβ）を有するＨレベルのシフト信号ＳＲ３が出力される。

なお、上記した３段目のシフトレジスタ回路部５３３の動作と同様の動作が、１段目、２段目および４段目以降のシフトレジスタ回路部においても行われる。このようにして、各段のシフトレジスタ回路部５３１〜５３０ｎから、それぞれ、上記第３実施形態によるシフトレジスタ回路部のＨレベル（ＶＤＤ＋Ｖα）のシフト信号よりもさらに高いＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖβ）を有するＨレベルのシフト信号ＳＲ１〜ＳＲ（ｎ）が出力される。

また、３段目のシフトレジスタ回路部５３３のＨレベル（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ３は、トランジスタＮＴ３０３およびＮＴ３０８のドレインにそれぞれ入力される。これにより、ゲートにＶＤＤの電位の走査方向切替信号ＣＳＶが入力されることによりオンしているトランジスタＮＴ３０３およびＮＴ３０８のソース電位は、共に、（ＶＤＤ−Ｖｔ）の電位になる。このため、２段目のシフトレジスタ回路部５３２のトランジスタＮＴ１２のゲートと、４段目のシフトレジスタ回路部５３４のトランジスタＮＴ３７のゲートとに（ＶＤＤ−Ｖｔ）の電位が入力される。この状態で、クロック信号ＣＫＶ２がＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に立ち上がることにより、２段目のシフトレジスタ回路部５３２のトランジスタＮＴ１２では、容量Ｃ１２によりゲート−ソース間電圧が保持されながら、ゲート電位が（ＶＤＤ−Ｖｔ）からＶＤＤとＶＢＢとの電位差分上昇する。これにより、トランジスタＮＴ１２のノードＮＤ１側に発生する電位がＶＤＤからトランジスタＮＴ１２のしきい値電圧（Ｖｔ）分低下するのが抑制される。このため、２段目のシフトレジスタ回路部５３２のノードＮＤ１に生じるＨレベルの電位が低下するのが抑制される。

また、４段目のシフトレジスタ回路部５３４のトランジスタＮＴ３７のゲートに（ＶＤＤ−Ｖｔ）の電位が入力された状態で、クロック信号ＣＫＶ２がＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に立ち上がることにより、トランジスタＮＴ３７では、容量Ｃ３４によりゲート−ソース間電圧が保持されながら、ゲート電位が（ＶＤＤ−Ｖｔ）からＶＤＤとＶＢＢとの電位差分上昇する。これにより、トランジスタＮＴ３７のノードＮＤ２側に発生する電位がＶＤＤからトランジスタＮＴ３７のしきい値電圧（Ｖｔ）分低下するのが抑制される。このため、４段目のシフトレジスタ回路部５３４のノードＮＤ２に生じるＨレベルの電位が低下するのが抑制される。上記のようにして、各段のシフトレジスタ回路部において、クロック信号ＣＫＶ１またはＣＫＶ２の電位がＨレベル（ＶＤＤ）に上昇するのに伴って、ノードＮＤ１またはＮＤ２の電位が上昇する場合に、ノードＮＤ１およびＮＤ２に生じるＨレベルの電位が低下するのが抑制される。

また、３段目のシフトレジスタ回路部５３３のＨレベル（ＶＤＤ＋Ｖβ）のシフト信号ＳＲ３は、１段目のゲート線（Ｇａｔｅ１）に繋がる論理合成回路部８３２のトランジスタＮＴ５１１のゲートにも入力される。また、１段目のゲート線（Ｇａｔｅ１）に繋がる論理合成回路部８３２のトランジスタＮＴ５１２のゲートには、４段目のシフトレジスタ回路部５３４のＨレベル（ＶＤＤ＋Ｖβ）のシフト信号ＳＲ４が入力される。これにより、１段目のゲート線（Ｇａｔｅ１）に繋がる論理合成回路部８３２において、トランジスタＮＴ５１１のドレインに入力されるイネーブル信号ＥＮＢの電位がＨレベル（ＶＤＤ）の電位に上昇した場合に、ノードＮＤ４に発生する電位がＶＤＤからトランジスタＮＴ５１１およびＮＴ５１２のしきい値電圧（Ｖｔ）分低下するのが抑制される。このようにして、各段のゲート線に繋がる論理合成回路部８３１〜８３０ｍにおいて、イネーブル信号ＥＮＢの電位がＨレベル（ＶＤＤ）に上昇するのに伴ってノードＮＤ４の電位が上昇する場合に、ノードＮＤ４に生じるＨレベルの電位が低下するのが抑制される。これにより、各段のゲート線に出力されるシフト出力信号Ｄｕｍｍｙ１、Ｇａｔｅ１〜Ｇａｔｅ（ｍ−１）およびＤｕｍｍｙ２のＨレベルの電位が低下するのが抑制される。

第５実施形態によるＶドライバの上記以外の動作は、上記第１実施形態によるＶドライバの動作と同様である。

第５実施形態では、上記のように、シフトレジスタ回路部５３１〜５３０ｎにおいて、トランジスタＮＴ４、ＮＴ１４、ＮＴ２４、ＮＴ３４、ＮＴ４４、・・・、ＮＴ１０ｎ４のドレインにそれぞれイネーブル信号線（ＥＮＢ）を接続するとともに、ゲートにクロック信号ＣＫＶ１（ＣＫＶ２）を供給し、イネーブル信号ＥＮＢが、クロック信号ＣＫＶ１（ＣＫＶ２）がＬレベルからＨレベルに上昇した後に、ＬレベルからＨレベルに切り替わるように構成することによって、たとえば、３段目のシフトレジスタ回路部５３３において、クロック信号ＣＫＶ１によりトランジスタＮＴ２４のゲート電位をＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇させるのに伴って、トランジスタＮＴ２４をオン状態にさせた後、イネーブル信号ＥＮＢによりトランジスタＮＴ２４のソース電位をＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇させることができる。これにより、その際のトランジスタＮＴ２４のソース電位の上昇分（Ｖβ）だけトランジスタＮＴ２４のゲート電位を上昇させることができる。また、４段目のシフトレジスタ回路部５３４において、クロック信号ＣＫＶ２によりトランジスタＮＴ３４のゲート電位をＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇させるのに伴って、トランジスタＮＴ３４をオン状態にさせた後、イネーブル信号ＥＮＢによりトランジスタＮＴ３４のソース電位をＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇させることができる。これにより、その際のトランジスタＮＴ３４のソース電位の上昇分（Ｖβ）だけトランジスタＮＴ３４のゲート電位を上昇させることができる。これにより、トランジスタＮＴ２４およびＮＴ３４のドレインが固定的な正側電位ＶＤＤに接続されている場合に比べて、シフト信号ＳＲ３およびＳＲ４の電位（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）をより高くすることができるので、より容易に、シフト信号ＳＲ３およびＳＲ４の電位を、ＶＤＤよりもしきい値電圧（Ｖｔ）以上高い電位にすることができる。したがって、より容易に、１段目のゲート線に繋がる論理合成回路部８３２のトランジスタＮＴ５１１のゲートおよびトランジスタＮＴ５１２のゲートに、それぞれ、ＶＤＤ＋Ｖｔ以上の電位を有するシフト信号ＳＲ３およびＳＲ４を供給することができる。これにより、論理合成回路部８３２のトランジスタＮＴ５１１およびＮＴ５１２を介して１段目のゲート線に出力されるシフト出力信号Ｇａｔｅ１の電位が、しきい値電圧（Ｖｔ）分だけ低下するのをより抑制することができる。

第５実施形態では、上記の効果以外にも、順方向に対して最終段のシフトレジスタ回路部５３０ｎにおいて、トランジスタＮＴ１０ｎ１がオンする際には、トランジスタＮＴ１０ｎ２がゲートにＬレベルのスタート信号ＳＴＶが入力されることによりオフ状態に保持されるように構成することによって、トランジスタＮＴ１０ｎ１およびＮＴ１０ｎ２を介してクロック信号線（ＣＫＶ１）と負側電位ＶＢＢとの間で貫通電流が流れるのが抑制されて消費電流の増加を抑制することができるなどの上記第１実施形態と同様の効果を得ることができる。

（第６実施形態）
図１８は、本発明の第６実施形態による液晶表示装置のＶドライバ内部の先頭段近傍の回路図である。図１９は、本発明の第６実施形態による液晶表示装置のＶドライバ内部の最終段近傍の回路図である。図１８および図１９を参照して、この第６実施形態では、上記第５実施形態のＶドライバをｐチャネルトランジスタで構成する場合について説明する。

すなわち、この第６実施形態によるＶドライバでは、図１８および図１９に示すように、複数段のシフトレジスタ回路部５４１〜５４０ｎと、出力信号入力切替回路部６４０ａおよびシフト信号入力切替回路部６４０ｂからなる走査方向切替回路部７４０と、複数段の論理合成回路部８４１〜８４０ｍと、回路部９２１および９２２とが設けられている。なお、シフトレジスタ回路部５４１〜５４０ｎおよび論理合成回路部８４１〜８４０ｍは、それぞれ、画素数に応じた数だけ設けられている。

そして、第６実施形態によるシフトレジスタ回路部５４１〜５４０ｎは、それぞれ、図６および図７に示した第２実施形態のシフトレジスタ回路部５０１〜５００ｎの第１回路部５０１ａ〜５００ｎａおよび第２回路部５０１ｂ〜５００ｎｂと同様の回路構成を有する第１回路部５４１ａ〜５４０ｎａおよび第２回路部５４１ｂ〜５４０ｎｂによって構成されている。ただし、第６実施形態では、上記第２実施形態と異なり、各段のシフトレジスタ回路部５４１〜５４０ｎのシフト信号ＳＲ１〜ＳＲ（ｎ）を出力するノードＮＤ２にゲートが接続されたトランジスタＰＴ４、ＰＴ１４、ＰＴ２４、ＰＴ３４、ＰＴ４４、・・・、ＰＴ１０ｎ４のドレインにイネーブル信号線（ＥＮＢ）がそれぞれ接続されている。

また、第６実施形態の出力信号入力切替回路部６４０ａは、図６および図７に示した第２実施形態の出力信号入力切替回路部６００ａと同様の回路構成を有する。また、第６実施形態のシフト信号入力切替回路部６４０ｂは、図６および図７に示した第２実施形態のシフト信号入力切替回路部６００ｂと同様の回路構成を有する。また、論理合成回路部８４１〜８４０ｍは、それぞれ、図６および図７に示した第２実施形態の論理合成回路部８０１〜８００ｍと同様の回路構成を有する。また、論路合成回路部８４１〜８４０ｍは、それぞれ、図６および図７に示した第２実施形態の電位固定回路部８０１ａ〜８００ｍａと同様の回路構成を有する電位固定回路部８４１ａ〜８４０ｍａを備えている。また、回路部９２１および９２２は、それぞれ、図６および図７に示した第２実施形態の回路部９０１および９０２と同様の回路構成を有する。

図２０は、本発明の第６実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図１８〜図２０を参照して、第６実施形態によるＶドライバの動作を説明する。この第６実施形態によるＶドライバでは、図１７に示した第５実施形態のスタート信号ＳＴＶ、クロック信号ＣＫＶ１、ＣＫＶ２、イネーブル信号ＥＮＢおよび反転イネーブル信号ＸＥＮＢのＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、スタート信号ＳＴＶ、クロック信号ＣＫＶ１、ＣＫＶ２、イネーブル信号ＥＮＢおよび反転イネーブル信号ＸＥＮＢとして入力する。これにより、第６実施形態によるシフトレジスタ回路部５４１〜５４０ｎからは、図１５および図１６に示した第５実施形態によるシフトレジスタ回路部５３１〜５３０ｎから出力されるシフト信号ＳＲ１〜ＳＲ（ｎ）および出力信号ＳＲ１１〜ＳＲ（１０ｎ）のＨレベルとＬレベルとを反転させた波形を有する信号がそれぞれ出力される。また、第６実施形態による論理合成回路部８４１〜８４０ｍからは、図１５および図１６に示した第５実施形態による論理合成回路部８３１〜８３０ｍから出力されるシフト出力信号Ｄｕｍｍｙ１、Ｇａｔｅ１〜Ｇａｔｅ（ｍ−１）およびＤｕｍｍｙ２のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。この第６実施形態によるＶドライバの上記以外の動作は、図１５および図１６に示した上記第５実施形態によるＶドライバの動作と同様である。

第６実施形態では、上記のように、順方向に対して最終段のシフトレジスタ回路部５４０ｎにおいて、トランジスタＰＴ１０ｎ１がオンする際には、トランジスタＰＴ１０ｎ２がゲートにＨレベルのスタート信号ＳＴＶが入力されることによりオフ状態に保持されるように構成することによって、トランジスタＰＴ１０ｎ１およびＰＴ１０ｎ２を介してクロック信号線（ＣＫＶ１）と正側電位ＶＤＤとの間で貫通電流が流れるのが抑制されて消費電流の増加を抑制することができるなどの上記第５実施形態と同様の効果を得ることができる。

なお、第６実施形態では、シフトレジスタ回路部５４１〜５４０ｎにおいて、トランジスタＰＴ４、ＰＴ１４、ＰＴ２４、ＰＴ３４、ＰＴ４４、・・・、ＰＴ１０ｎ４のゲートにクロック信号ＣＫＶ１（ＣＫＶ２）を供給するとともに、ドレインにＨレベル（ＶＤＤ）とＬレベル（ＶＢＢ）とに切り替わるイネーブル信号ＥＮＢを供給することによって、以下のような動作が行われる。たとえば、３段目のシフトレジスタ回路部５４３において、クロック信号ＣＫＶ１によりトランジスタＰＴ２４がオン状態になった後、イネーブル信号ＥＮＢによりトランジスタＰＴ２４のソース電位がＶＤＤからＶＢＢに低下するので、その電位の低下分（Ｖβ）だけトランジスタＰＴ２４のゲート電位が低下する。また、４段目のシフトレジスタ回路部５４４において、クロック信号ＣＫＶ２によりトランジスタＰＴ３４がオン状態になった後、イネーブル信号ＥＮＢによりトランジスタＰＴ３４のソース電位がＶＤＤからＶＢＢに低下するので、その電位の低下分（Ｖβ）だけトランジスタＰＴ３４のゲート電位が低下する。これにより、トランジスタＰＴ２４およびＰＴ３４のドレインが固定的な負側電位ＶＢＢに接続されている場合に比べて、シフト信号ＳＲ３およびＳＲ４の電位（ＶＢＢ−Ｖβ＜ＶＢＢ−Ｖｔ）をより低くすることができるので、より容易に、シフト信号ＳＲ３およびＳＲ４の電位を、ＶＢＢよりもしきい値電圧（Ｖｔ）以上低い電位にすることができる。したがって、より容易に、１段目のゲート線（Ｇａｔｅ１）に繋がる論理合成回路部８４２のトランジスタＰＴ５１１およびＰＴ５１２のゲートに、それぞれ、ＶＢＢ−Ｖｔ以下の電位（ＶＢＢ−Ｖβ）を有するシフト信号ＳＲ３およびＳＲ４を供給することができる。これにより、論理合成回路部８４２のトランジスタＰＴ５１１およびＰＴ５１２を介して１段目のゲート線に出力されるシフト出力信号Ｇａｔｅ１の電位が、しきい値電圧（Ｖｔ）分だけ上昇するのをより抑制することができる。

（第７実施形態）
図２１は、本発明の第７実施形態による液晶表示装置の水平スイッチおよびＨドライバの内部の先頭段近傍の回路図である。図２２は、本発明の第７実施形態による液晶表示装置の水平スイッチおよびＨドライバの内部の最終段近傍の回路図である。図２１および図２２を参照して、この第７実施形態では、図１に示した第１実施形態の液晶表示装置において、ドレイン線を駆動（走査）するためのＨドライバに本発明を適用する場合について説明する。

この第７実施形態による液晶表示装置のＨドライバ４の内部には、図２１および図２２に示すように、図２および図３に示した第１実施形態のＶドライバ５と同様、複数段のシフトレジスタ回路部５１〜５０ｎと、出力信号入力切替回路部６０ａおよびシフト信号入力切替回路部６０ｂからなる走査方向切替回路部７０と、複数段の論理合成回路部８１〜８０ｍと、回路部９１および９２とが設けられている。そして、この第７実施形態では、論理合成回路部８１〜８０ｍと水平スイッチ３とが接続されている。具体的には、水平スイッチ３は、論理合成回路部８１〜８０ｍの段数に応じた数のｎチャネルトランジスタＮＴ７０１〜ＮＴ７００ｍを含む。以下、ｎチャネルトランジスタＮＴ７０１〜ＮＴ７００ｍは、それぞれ、トランジスタＮＴ７０１〜ＮＴ７００ｍと称する。

そして、トランジスタＮＴ７０１およびＮＴ７００ｍのソースには、それぞれ、ダミードレイン線が接続されているとともに、トランジスタＮＴ７０２〜ＮＴ７００（ｍ−１）のソースには、それぞれ、対応する各段のドレイン線が接続されている。また、トランジスタＮＴ７０１〜ＮＴ７００ｍのゲートは、それぞれ、対応する論理合成回路部８１〜８０ｍのノードＮＤ４に接続されている。また、トランジスタＮＴ７０１〜ＮＴ７００ｍのドレインは、それぞれ、ビデオ信号線（Ｖｉｄｅｏ）に接続されている。また、第７実施形態によるＨドライバ４では、図２に示した第１実施形態によるＶドライバ５において供給されるスタート信号ＳＴＶ、走査方向切替信号ＣＳＶ、反転走査方向切替信号ＸＣＳＶ、クロック信号ＣＫＶ１およびＣＫＶ２の替わりに、スタート信号ＳＴＨ、走査方向切替信号ＣＳＨ、反転走査方向切替信号ＸＣＳＨ、クロック信号ＣＫＨ１およびＣＫＨ２が供給される。なお、これらのスタート信号ＳＴＨ、走査方向切替信号ＣＳＨ、反転走査方向切替信号ＸＣＳＨ、クロック信号ＣＫＨ１およびＣＫＨ２の波形は、それぞれ、上記第１実施形態によるスタート信号ＳＴＶ、走査方向切替信号ＣＳＶ、反転走査方向切替信号ＸＣＳＶ、クロック信号ＣＫＶ１およびＣＫＶ２の波形と同様である。

次に、図２１および図２２を参照して、第７実施形態によるＨドライバのシフトレジスタ回路の動作を説明する。この第７実施形態によるＨドライバ４では、各段の論理合成回路部８１〜８０ｍから、上記第１実施形態のシフト出力信号Ｄｕｍｍｙ１、Ｇａｔｅ１〜Ｇａｔｅ（ｍ−１）およびＤｕｍｍｙ２に対応するＨレベルのシフト出力信号Ｄｕｍｍｙ１、Ｄｒａｉｎ１〜Ｄｒａｉｎ（ｍ−１）およびＤｕｍｍｙ２が順次出力される。そして、このシフト出力信号Ｄｕｍｍｙ１、Ｄｒａｉｎ１〜Ｄｒａｉｎ（ｍ−１）およびＤｕｍｍｙ２は、対応する水平スイッチ３のトランジスタＮＴ７０１〜ＮＴ７００ｍのゲートにそれぞれ入力される。これにより、水平スイッチ３の各段のトランジスタＮＴ７０１〜ＮＴ７００ｍが順次オン状態になる。このため、ビデオ信号線（Ｖｉｄｅｏ）から映像信号が水平スイッチ３の各段のトランジスタＮＴ７０１〜ＮＴ７００ｍを介して、順次各段のドレイン線に出力される。この第７実施形態によるＨドライバ４の上記以外の動作は、図２および図３に示した上記第１実施形態によるＶドライバ５の動作と同様である。

第７実施形態では、上記のように、順方向に対して最終段のシフトレジスタ回路部５０ｎにおいて、トランジスタＮＴ１０ｎ１がオンする際には、トランジスタＮＴ１０ｎ２がゲートにＬレベルのスタート信号ＳＴＶが入力されることによりオフ状態に保持されるように構成することによって、トランジスタＮＴ１０ｎ１およびＮＴ１０ｎ２を介してクロック信号線（ＣＫＶ１）と負側電位ＶＢＢとの間で貫通電流が流れるのが抑制されて消費電流の増加を抑制することができるなどの上記第１実施形態と同様の効果を得ることができる。

（第８実施形態）
図２３は、本発明の第８実施形態による有機ＥＬ表示装置を示した平面図である。図２３を参照して、この第８実施形態では、本発明を、ｎチャネルトランジスタを有する画素を含む有機ＥＬ表示装置に適用する場合について説明する。

すなわち、この第８実施形態では、図２３に示すように、基板１ｂ上に、表示部１０２が形成されている。この表示部１０２には、ｎチャネルトランジスタ１２１および１２２（以下、トランジスタ１２１および１２２という）と、補助容量１２３と、陽極１２４と、陰極１２５と、陽極１２４と陰極１２５との間に挟持された有機ＥＬ素子１２６とを含む画素１２０がマトリクス状に配置されている。なお、図２３の表示部１０２には、１画素分の構成を示している。そして、トランジスタ１２１のソースは、トランジスタ１２２のゲートと補助容量１２３の一方の電極とに接続されているとともに、ドレインは、ドレイン線に接続されている。このトランジスタ１２１のゲートは、ゲート線に接続されている。また、トランジスタ１２２のソースは、陽極１２４に接続されているとともに、ドレインは、電流供給線（図示せず）に接続されている。

また、Ｈドライバ４内部の回路構成は、図２１および図２２に示した第７実施形態のＨドライバ４の回路構成と同様である。また、Ｖドライバ５内部の回路構成は、図２および図３に示した第１実施形態のＶドライバ５の回路構成と同様である。第８実施形態による有機ＥＬ表示装置のこれら以外の部分の構成は、図１に示した第１実施形態による液晶表示装置と同様である。

第８実施形態では、上記のように構成することによって、有機ＥＬ表示装置において、消費電流の増加を抑制することができるなどの上記第１および第７実施形態と同様の効果を得ることができる。

（第９実施形態）
図２４は、本発明の第９実施形態による有機ＥＬ表示装置を示した平面図である。図２４を参照して、この第９実施形態では、本発明を、ｐチャネルトランジスタを有する画素を含む有機ＥＬ表示装置に適用する場合について説明する。

すなわち、この第９実施形態では、図２４に示すように、基板１ｃ上に、表示部１０２ａが形成されている。この表示部１０２ａには、ｐチャネルトランジスタ１２１ａおよび１２２ａ（以下、トランジスタ１２１ａおよび１２２ａという）と、補助容量１２３ａと、陽極１２４ａと、陰極１２５ａと、陽極１２４ａと陰極１２５ａとの間に挟持された有機ＥＬ素子１２６ａとを含む画素１２０ａがマトリクス状に配置されている。なお、図２４の表示部１０２ａには、１画素分の構成を示している。そして、トランジスタ１２１ａのソースは、ドレイン線に接続されているとともに、ドレインは、トランジスタ１２２ａのゲートと補助容量１２３ａの一方の電極とに接続されている。このトランジスタ１２１ａのゲートは、ゲート線に接続されている。また、トランジスタ１２２ａのソースは、電流供給線（図示せず）に接続されているとともに、ドレインは、陽極１２４ａに接続されている。

また、Ｖドライバ５ａ内部の回路構成は、図６および図７に示した第２実施形態のＶドライバ５ａの回路構成と同様である。第９実施形態による有機ＥＬ表示装置のこれら以外の部分の構成は、図５に示した第２実施形態による液晶表示装置と同様である。

第９実施形態では、上記のように構成することによって、有機ＥＬ表示装置において、消費電流の増加を抑制することができるなどの上記第２実施形態と同様の効果を得ることができる。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記第１〜第９実施形態では、本発明を液晶表示装置または有機ＥＬ表示装置に適用した例を示したが、本発明はこれに限らず、液晶表示装置および有機ＥＬ表示装置以外の表示装置にも適用可能である。

また、上記第１〜第７実施形態では、ＶドライバまたはＨドライバのいずれか一方にのみ本発明を適用する例を説明したが、本発明はこれに限らず、ＶドライバおよびＨドライバの両方に、本発明を適用するようにしてもよい。

また、上記第７実施形態では、本発明によるＨドライバに用いるトランジスタを全てｎチャネルトランジスタで構成した例について示したが、本発明はこれに限らず、本発明によるＨドライバに用いるトランジスタを全てｐチャネルトランジスタで構成してもよい。

また、ｎチャネルトランジスタを用いた第１、第３、第５、第７および第８実施形態において、全ての容量をｎチャネルトランジスタにより構成してもよい。また、ｐチャネルトランジスタを用いた第２、第４、第６および第９実施形態において、全ての容量をｐチャネルトランジスタにより構成してもよい。

本発明の第１実施形態による液晶表示装置を示した平面図である。 図１に示した第１実施形態による液晶表示装置のＶドライバ内部の先頭段近傍の回路図である。 図１に示した第１実施形態による液晶表示装置のＶドライバ内部の最終段近傍の回路図である。 本発明の第１実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。 本発明の第２実施形態による液晶表示装置を示した平面図である。 図５に示した第２実施形態による液晶表示装置のＶドライバ内部の先頭段近傍の回路図である。 図５に示した第２実施形態による液晶表示装置のＶドライバ内部の最終段近傍の回路図である。 本発明の第２実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。 本発明の第３実施形態による液晶表示装置のＶドライバ内部の先頭段近傍の回路図である。 本発明の第３実施形態による液晶表示装置のＶドライバ内部の最終段近傍の回路図である。 本発明の第３実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。 本発明の第４実施形態による液晶表示装置のＶドライバ内部の先頭段近傍の回路図である。 本発明の第４実施形態による液晶表示装置のＶドライバ内部の最終段近傍の回路図である。 本発明の第４実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。 本発明の第５実施形態による液晶表示装置のＶドライバ内部の先頭段近傍の回路図である。 本発明の第５実施形態による液晶表示装置のＶドライバ内部の最終段近傍の回路図である。 本発明の第５実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。 本発明の第６実施形態による液晶表示装置のＶドライバ内部の先頭段近傍の回路図である。 本発明の第６実施形態による液晶表示装置のＶドライバ内部の最終段近傍の回路図である。 本発明の第６実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。 本発明の第７実施形態による液晶表示装置の水平スイッチおよびＨドライバの内部の先頭段近傍の回路図である。 本発明の第７実施形態による液晶表示装置の水平スイッチおよびＨドライバの内部の最終段近傍の回路図である。 本発明の第８実施形態による有機ＥＬ表示装置を示した平面図である。 本発明の第９実施形態による有機ＥＬ表示装置を示した平面図である。 従来の一例による表示装置のドレイン線を駆動させるシフトレジスタ回路の最終段近傍の回路構成を示した回路図である。

符号の説明

５１、５２、５３、５４、５５、５０ｎ、５０１、５０２、５０３、５０４、５０５、５００ｎ、５１１、５１２、５１３、５１４、５１５、５１０ｎ、５２１、５２２、５２３、５２４、５２５、５２０ｎ、５３１、５３２、５３３、５３４、５３５、５３０ｎ、５４１、５４２、５４３、５４４、５４５、５４０ｎ シフトレジスタ回路部
５１ａ、５２ａ、５３ａ、５４ａ、５５ａ、５０ｍａ、５０１ａ、５０２ａ、５０３ａ、５０４ａ、５０５ａ、５００ｍａ、５１１ａ、５１２ａ、５１３ａ、５１４ａ、５１５ａ、５１０ｎａ、５２１ａ、５２２ａ、５２３ａ、５２４ａ、５２５ａ、５２０ｎａ、５３１ａ、５３２ａ、５３３ａ、５３４ａ、５３５ａ、５３０ｎａ、５４１ａ、５４２ａ、５４３ａ、５４４ａ、５４５ａ、５４０ｎａ 第１回路部
５１ｂ、５２ｂ、５３ｂ、５４ｂ、５５ｂ、５０ｎｂ、５０１ｂ、５０２ｂ、５０３ｂ、５０４ｂ、５０５ｂ、５００ｎｂ、５１１ｂ、５１２ｂ、５１３ｂ、５１４ｂ、５１５ｂ、５１０ｎｂ、５２１ｂ、５２２ｂ、５２３ｂ、５２４ｂ、５２５ｂ、５２０ｎｂ、５３１ｂ、５３２ｂ、５３３ｂ、５３４ｂ、５３５ｂ、５３０ｎｂ、５４１ｂ、５４２ｂ、５４３ｂ、５４４ｂ、５４５ｂ、５４０ｎｂ 第２回路部
７０、７００、７１０、７２０、７３０、７４０ 走査方向切替回路部
８１、８２、８３、８０ｍ、８０１、８０２、８０３、８００ｍ、８１１、８１２、８１３、８１０ｍ、８２１、８２２、８２３、８２０ｍ、８３１、８３２、８３３、８３０ｍ、８４１、８４２、８４３、８４０ｍ 論理合成回路部
ＮＴ１、ＮＴ１１、ＮＴ２１、ＮＴ３１、ＮＴ４１、ＮＴ１０ｎ１ ｎチャネルトランジスタ（第１トランジスタ）
ＮＴ２、ＮＴ１２、ＮＴ２２、ＮＴ３２、ＮＴ４２、ＮＴ１０ｎ２ ｎチャネルトランジスタ（第２トランジスタ）
ＮＴ４、ＮＴ１４、ＮＴ２４、ＮＴ３４、ＮＴ４４、ＮＴ１０ｎ４ ｎチャネルトランジスタ（第５トランジスタ）
ＮＴ６、ＮＴ１０ｎ６ ｎチャネルトランジスタ（第６トランジスタ）
ＮＴ３９、ＮＴ４９、ＰＴ３９、ＰＴ４９ リセットトランジスタ
ＮＴ３００（ｎ−１） ｎチャネルトランジスタ（第３トランジスタ）
ＮＴ４０１ ｎチャネルトランジスタ（第４トランジスタ）
ＰＴ１、ＰＴ１１、ＰＴ２１、ＰＴ３１、ＰＴ４１、ＰＴ１０ｎ１ ｐチャネルトランジスタ（第１トランジスタ）
ＰＴ２、ＰＴ１２、ＰＴ２２、ＰＴ３２、ＰＴ４２、ＰＴ１０ｎ２ ｐチャネルトランジスタ（第２トランジスタ）
ＰＴ４、ＰＴ１４、ＰＴ２４、ＰＴ３４、ＰＴ４４、ＰＴ１０ｎ４ ｐチャネルトランジスタ（第５トランジスタ）
ＰＴ６、ＰＴ１０ｎ６ ｐチャネルトランジスタ（第６トランジスタ）
ＰＴ３００（ｎ−１） ｐチャネルトランジスタ（第３トランジスタ）
ＰＴ４０１ ｐチャネルトランジスタ（第４トランジスタ）
Ｃ３、Ｃ１３、Ｃ２３、Ｃ３３、Ｃ４３、Ｃ１０ｎ３ 容量（第１容量）

Claims (15)

1. 前段の第１回路部および後段の第２回路部を有するとともに、シフト信号を出力する複数段のシフトレジスタ回路部を含むシフトレジスタ回路を備え、
   前記シフトレジスタ回路部の第１回路部は、第１電位側に接続された第１トランジスタと、前記第１トランジスタとクロック信号線との間に接続された第２トランジスタとを含み、
   走査方向に対して最終段の前記シフトレジスタ回路部において、前記第１トランジスタがオンする際には、前記第２トランジスタは、ゲートに前記第１電位の前記シフトレジスタ回路を駆動させるための駆動信号が入力されることによりオフする、表示装置。
2. 前記駆動信号は、前記シフトレジスタ回路による走査を開始させるためのスタート信号である、請求項１に記載の表示装置。
3. 前記駆動信号は、少なくとも、前記走査方向に対して最終段のシフトレジスタ回路部において、前記第１トランジスタがオン状態で、かつ、前記クロック信号線から前記第２トランジスタに供給されるクロック信号が第２電位の期間は、前記第１電位に保持される、請求項１または２に記載の表示装置。
4. 前記シフトレジスタ回路は、第１の走査方向と、前記第１の走査方向と逆の第２の走査方向とに走査を行う機能を有し、
   前記第１の走査方向に対して最終段の前記シフトレジスタ回路部と、前記第２の走査方向に対して最終段の前記シフトレジスタ回路部との両方において、前記第１トランジスタがオンする際には、前記第２トランジスタは、ゲートに前記第１電位の駆動信号が入力されることによりオフする、請求項１〜３のいずれか１項に記載の表示装置。
5. 前記シフトレジスタ回路は、前記第１の走査方向と、前記第２の走査方向とに走査方向を切り替えるための走査方向切替回路部を含む、請求項４に記載の表示装置。
6. 前記走査方向切替回路部は、前記第１の走査方向に走査を行う際にオンする第３トランジスタと、前記第２の走査方向に走査を行う際にオンする第４トランジスタとを含み、
   前記第１の走査方向に走査を行う際には、前記第１の走査方向に対して最終段の前記シフトレジスタ回路部において、前記第１トランジスタがオンする際に前記第２トランジスタのゲートに前記第３トランジスタを介して前記第１電位の駆動信号が入力されることにより、前記第２トランジスタがオフし、
   前記第２の走査方向に走査を行う際には、前記第２の走査方向に対して最終段の前記シフトレジスタ回路部において、前記第１トランジスタがオンする際に前記第２トランジスタのゲートに前記第４トランジスタを介して前記第１電位の駆動信号が入力されることにより、前記第２トランジスタがオフする、請求項５に記載の表示装置。
7. 前記走査方向に対して最終段のシフトレジスタ回路部以外の所定段の前記シフトレジスタ回路部において、前記第１トランジスタがオンする際には、前記第２トランジスタは、ゲートに前記所定段の次段の前記シフトレジスタ回路部から出力される前記第２電位の前記シフト信号が入力されることによりオフする、請求項１〜６のいずれか１項に記載の表示装置。
8. 第１導電型の複数のトランジスタによって構成され、所定段の前記シフトレジスタ回路部の前記シフト信号と、前記所定段の次段の前記シフトレジスタ回路部の前記シフト信号とが入力されるとともに、前記所定段のシフトレジスタ回路部のシフト信号と、前記所定段の次段のシフトレジスタ回路部のシフト信号とを論理合成してシフト出力信号を出力する論理合成回路部をさらに備える、請求項１〜７のいずれか１項に記載の表示装置。
9. 前記シフトレジスタ回路部の第２回路部は、ドレインに少なくとも前記第２電位が供給されるとともに、ゲートが前記シフト信号が出力されるノードに接続される第５トランジスタと、前記第５トランジスタのゲート−ソース間に接続される第１容量とを含む、請求項８に記載の表示装置。
10. 所定段の前記シフトレジスタ回路部の第５トランジスタのドレインには、前記第１電位と前記第２電位とに切り替わる第１信号を供給する第１信号線が接続されるとともに、ゲートには、第１クロック信号が供給され、
    前記所定段の次段の前記シフトレジスタ回路部の第５トランジスタのドレインには、前記第１信号を供給する前記第１信号線が接続されるとともに、ゲートには、第２クロック信号が供給され、
    前記第１信号は、前記第１クロック信号が前記第１電位から前記第２電位になった後と、前記第２クロック信号が前記第１電位から前記第２電位になった後とに、それぞれ、前記第１電位から前記第２電位に切り替わる、請求項９に記載の表示装置。
11. 所定段の前記シフトレジスタ回路部の第５トランジスタのドレインには、前記第１電位と前記第２電位とに切り替わる第２信号を供給する第２信号線が接続されるとともに、ゲートには、第１クロック信号が供給され、
    前記所定段の次段の前記シフトレジスタ回路部の第５トランジスタのドレインには、前記第１電位と前記第２電位とに切り替わる第３信号を供給する第３信号線が接続されるとともに、ゲートには、第２クロック信号が供給され、
    前記第２信号は、前記第１クロック信号が前記第１電位から前記第２電位になった後、前記第１電位から前記第２電位に切り替わり、
    前記第３信号は、前記第２クロック信号が前記第１電位から前記第２電位になった後、前記第１電位から前記第２電位に切り替わる、請求項９に記載の表示装置。
12. 前記走査方向に対して最終段のシフトレジスタ回路部の前記第２回路部は、前記シフト信号が出力されるノードと前記第１電位側との間に接続されるとともに、ゲートが前記第１回路部の前記第１トランジスタと前記第２トランジスタとの間の出力ノードに接続される第６トランジスタを含み、
    前記走査方向に対して最終段のシフトレジスタ回路部において、前記第１電位の駆動信号がゲートに入力されることによりオフ状態の前記第２トランジスタのドレインに前記クロック信号線から前記第２電位のクロック信号が供給されている際に、前記走査方向に対して最終段の前段の前記シフトレジスタ回路部から、前記走査方向に対して最終段のシフトレジスタ回路部の前記第１トランジスタのゲートに、前記第１信号、前記第２信号または前記第３信号が前記第２電位から前記第１電位に切り替わるのに応答して前記第２電位から前記第１電位に変化する出力信号が入力されることにより前記最終段の第１トランジスタはオフする、請求項１０または１１に記載の表示装置。
13. 所定段の前記シフトレジスタ回路部は、前記駆動信号が前記第１電位から第２電位に変化するのに応答して、前記シフト信号が出力されるノードの電位を前記論理合成回路部のトランジスタがオンしない前記第１電位にリセットするためのリセットトランジスタを含む、請求項８〜１２のいずれか１項に記載の表示装置。
14. 前記シフトレジスタ回路部および前記論理合成回路部を構成するトランジスタと、前記リセットトランジスタとは、第１導電型を有する、請求項１３に記載の表示装置。
15. 前記シフトレジスタ回路は、ゲート線を駆動するためのシフトレジスタ回路、および、ドレイン線を駆動するためのシフトレジスタ回路の少なくとも一方に適用されている、請求項１〜１４のいずれか１項に記載の表示装置。

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