JP2002335153A - パルス出力回路、シフトレジスタ、および表示装置 - Google Patents

パルス出力回路、シフトレジスタ、および表示装置

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Abstract

(57)【要約】 【課題】 一導電型のＴＦＴによって構成され、かつ出
力信号の振幅を正常に得られる表示装置の駆動回路を提
供する。 【解決手段】 ＴＦＴ１０１、１０４にパルスが入力さ
れてＯＮし、ノードαの電位が上昇した後、ＶＤＤ−Ｖ
ｔｈＮとなったところで浮遊状態となる。よってＴＦＴ
１０５がＯＮし、クロック信号がＨｉとなるのに伴って
出力ノードの電位が上昇する。一方、ＴＦＴ１０５のゲ
ート電極の電位は、出力ノードの電位上昇に伴い、容量
１０７の働きによってさらに上昇し、ＶＤＤ＋ＶｔｈＮ
より高くなる。よって出力ノードの電位は、ＴＦＴ１０
５のしきい値によって電圧降下することなくＶＤＤまで
上昇する。その後、次段出力がＴＦＴ１０２、１０３に
入力されてＯＮし、ノードαの電位は下降してＴＦＴ１
０５がＯＦＦする。同時にＴＦＴ１０６がＯＮし、出力
ノードの電位はＬｏとなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、パルス出力回路、
シフトレジスタ、および表示装置に関する。なお本明細
書中、表示装置とは、画素に液晶素子を用いてなる液晶
表示装置および、エレクトロルミネッセンス（ＥＬ）素
子を始めとした自発光素子を用いてなる自発光表示装置
を含むものとする。表示装置の駆動回路とは、表示装置
に配置された画素に映像信号を入力し、映像の表示を行
うための処理を行う回路を指し、シフトレジスタ、イン
バータ等を始めとするパルス出力回路や、アンプ等を始
めとする増幅回路を含むものとする。
【０００２】
【従来の技術】近年、絶縁体上、特にガラス基板上に半
導体薄膜を形成した表示装置、特に薄膜トランジスタ
（以下、ＴＦＴと表記）を用いたアクティブマトリクス
型表示装置の普及が進んでいる。ＴＦＴを使用したアク
ティブマトリクス型表示装置は、マトリクス状に配置さ
れた数十万から数百万の画素を有し、各画素に配置され
たＴＦＴによって各画素の電荷を制御することによって
映像の表示を行っている。
【０００３】さらに最近の技術として、画素を構成する
画素ＴＦＴの他に、画素部の周辺領域にＴＦＴを用いて
駆動回路を同時形成するポリシリコンＴＦＴに関する技
術が発展してきており、装置の小型化、低消費電力化に
大いに貢献し、それに伴って、近年その応用分野の拡大
が著しいモバイル情報端末の表示部等に、表示装置は不
可欠なデバイスとなってきている。
【０００４】一般的に、表示装置の駆動回路を構成する
回路としては、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦ
Ｔを組み合わせたＣＭＯＳ回路が一般的に使用されてい
る。ここで、従来一般的に利用されているＣＭＯＳ回路
の一例として、シフトレジスタを例に挙げる。図１１
（Ａ）は、従来より用いられているシフトレジスタの一
例であり、点線枠１１００で囲まれた部分が１段分のパ
ルスを出力する回路である。図１１（Ａ）は３段分を抜
き出して示している。１段分の回路は、クロックドイン
バータ１１０１、１１０３、およびインバータ１１０２
によって構成されている。図１１（Ｂ）に詳細な回路構
造を示す。図１１（Ｂ）において、ＴＦＴ１１０４〜１
１０７によって、クロックドインバータ１１０１が構成
され、ＴＦＴ１１０８、１１０９によって、インバータ
１１０２が構成され、ＴＦＴ１１１０〜１１１３によっ
て、クロックドインバータ１１０３が構成される。
【０００５】回路を構成するＴＦＴは、ゲート電極、ソ
ース電極、ドレイン電極の３電極を有する。一般的にＣ
ＭＯＳ回路において、Ｎチャネル型ＴＦＴは、電位の低
い方をソース電極、電位の高い方をドレイン電極として
用い、Ｐチャネル型の場合は、電位の高い方をソース電
極、電位の低い方をドレイン電極として用いることが多
いため、本明細書においてＴＦＴの接続を説明する際、
それらの混同を避けるため、ソース電極およびドレイン
電極のうち一方を入力電極、他方を出力電極として表記
している。
【０００６】回路の動作について説明する。なお、ＴＦ
Ｔの動作については、ゲート電極に電位が与えられて不
純物領域間にチャネルが形成され、導通している状態を
ＯＮ、不純物領域のチャネルが消失して非導通となった
状態をＯＦＦと表記する。
【０００７】図１１（Ａ）（Ｂ）、および図１１（Ｃ）
に示したタイミングチャートを参照する。ＴＦＴ１１０
７、１１０４にはそれぞれクロック信号（以後ＣＫと表
記）、クロック反転信号（以後ＣＫＢと表記）が入力さ
れる。ＴＦＴ１１０５、１１０６にはスタートパルス
（以後ＳＰと表記）が入力される。ＣＫがＨｉ電位、Ｃ
ＫＢがＬｏ電位、ＳＰがＨｉ電位のとき、ＴＦＴ１１０
６、１１０７がＯＮし、Ｌｏ電位が出力されてＴＦＴ１
１０８、１１０９にて構成されるインバータに入力さ
れ、反転されて出力ノード（ＳＲｏｕｔ１）にＨｉ電位
が出力される。その後、ＳＰがＨｉ電位の状態でＣＫが
Ｌｏ電位、ＣＫＢがＨｉ電位になると、インバータ１１
０２およびクロックドインバータ１１０３によって構成
されたループにおいて、保持動作をとる。よって出力ノ
ードにはＨｉ電位が出力されつづける。次にＣＫがＨｉ
電位、ＣＫＢがＬｏ電位になると、再びクロックドイン
バータ１１０１で書き込み動作をとる。このとき、既に
ＳＰはＬｏ電位となっているので、出力ノードにはＬｏ
電位が出力される。以後、ＣＫがＬｏ電位、ＣＫＢがＨ
ｉ電位となると再び保持動作をとり、このときの出力ノ
ードのＬｏ電位は、インバータ１１０２およびクロック
ドインバータ１１０３によって構成されたループにおい
て保持される。
【０００８】以上が１段分の動作である。次段は、Ｃ
Ｋ、ＣＫＢの接続が逆になっており、上記とはクロック
信号の極性が逆の状態で同様の動作をする。これが交互
に繰り返され、以後同様に、図１１（Ｃ）に示すように
サンプリングパルスが順次出力される。
【０００９】ＣＭＯＳ回路の特徴としては、論理が変わ
る（Ｈｉ電位からＬｏ電位へ、あるいはＬｏ電位からＨ
ｉ電位へ）瞬間にのみ電流が流れ、ある論理の保持中に
は電流が流れない（実際には微小なリーク電流の存在が
あるが）ため、回路全体での消費電流を低く抑えること
が可能な点が挙げられる。
【００１０】
【発明が解決しようとする課題】ところで、液晶や自発
光素子を用いた表示装置の需要は、モバイル電子機器の
小型化、軽量化に伴って急速にその需要が増加している
が、歩留まり等の面から、その製造コストを十分に低く
抑えることが難しい。今後の需要はさらに急速に増加す
ることは容易に予測され、そのため表示装置をより安価
に供給できるようにすることが望まれている。
【００１１】絶縁体上に駆動回路を作製する方法として
は、複数のフォトマスクを用いて、活性層、配線等のパ
ターンを露光、エッチングを行って作りこんでいく方法
が一般的であるが、このときの工程数の多さが製造コス
トに直接影響しているため、可能な限り少ない工程数で
製造することが理想的である。そこで、従来ＣＭＯＳ回
路によって構成されていた駆動回路を、Ｎチャネル型も
しくはＰチャネル型のいずれか一方の導電型のみのＴＦ
Ｔを用いて構成することが出来れば、イオンドーピング
工程の一部を省略することが出来、さらにフォトマスク
の枚数も削減することが出来る。
【００１２】
【本発明以前の技術の問題点】図９（Ａ）は、従来一般
的に用いられているＣＭＯＳインバータ（I）と、一極
性のみのＴＦＴを用いて構成したインバータ（II）（II
I）の例を示している。（II）はＴＦＴ負荷型のインバ
ータ、（III）は抵抗負荷型のインバータである。以下
に、それぞれの動作について述べる。
【００１３】図９（Ｂ）は、インバータに入力する信号
の波形を示している。ここで、入力信号振幅はＶＤＤ−
ＶＳＳ間（ＶＳＳ＜ＶＤＤ）とする。ここではＶＳＳ＝
０[Ｖ]として考える。
【００１４】回路動作について説明する。なお、説明を
明確かつ簡単にするため、回路を構成するＮ型ＴＦＴの
しきい値電圧は、そのばらつきがないものとして一律
（ＶｔｈＮ）とする。また、Ｐ型ＴＦＴについても同様
に、一律（ＶｔｈＰ）とする。
【００１５】ＣＭＯＳインバータに図９（Ｂ）のような
信号が入力されると、入力信号の電位がＨｉ電位のと
き、Ｐ型ＴＦＴ９０１はＯＦＦし、Ｎ型ＴＦＴ９０２が
ＯＮすることにより、出力ノードの電位はＬｏ電位とな
る。逆に、入力信号の電位がＬｏ電位のとき、Ｐ型ＴＦ
Ｔ９０１がＯＮし、Ｎ型ＴＦＴ９０２がＯＦＦすること
により、出力ノードの電位はＨｉ電位となる（図９
（Ｃ））。
【００１６】続いて、ＴＦＴ負荷型インバータ（II）の
動作について説明する。同じく図９（Ｂ）に示すような
信号が入力される場合を考える。まず、入力信号がＬｏ
電位のとき、Ｎ型ＴＦＴ９０４はＯＦＦする。一方、負
荷ＴＦＴ９０３は常に飽和動作していることから、出力
ノードの電位はＨｉ電位方向に引き上げられる。一方、
入力信号がＨｉ電位のとき、Ｎ型ＴＦＴ９０４はＯＮす
る。ここで、負荷ＴＦＴ９０３の電流能力よりも、Ｎ型
ＴＦＴ９０４の電流能力を十分に高くしておくことによ
り、出力ノードの電位はＬｏ電位方向に引き下げられ
る。
【００１７】抵抗負荷型インバータ（III）についても
同様に、Ｎ型ＴＦＴ９０６のＯＮ抵抗値を、負荷抵抗９
０５の抵抗値よりも十分に低くしておくことにより、入
力信号がＨｉ電位のときは、Ｎ型ＴＦＴ９０６がＯＮす
ることにより、出力ノードはＬｏ電位方向に引き下げら
れる。入力信号がＬｏ電位のときは、Ｎ型ＴＦＴ９０６
はＯＦＦし、出力ノードはＨｉ電位方向に引き上げられ
る。
【００１８】ただし、ＴＦＴ負荷型インバータや抵抗負
荷型インバータを用いる際、以下のような問題点があ
る。図９（Ｄ）は、ＴＦＴ負荷型インバータの出力波形
を示したものであるが、出力がＨｉ電位のときに、９０
７で示す分だけＶＤＤよりも電位が低くなる。負荷ＴＦ
Ｔ９０３において、出力ノード側の端子をソース、電源
ＶＤＤ側の端子をドレインとすると、ゲート電極とドレ
イン領域が接続されているので、このときのゲート電極
の電位はＶＤＤである。また、この負荷ＴＦＴがＯＮし
ているための条件は、（ＴＦＴ９０３のゲート−ソース
間電圧＞ＶｔｈＮ）であるから、出力ノードの電位は、
最大でも（ＶＤＤ−ＶｔｈＮ）までしか上昇しない。つ
まり、９０７はＶｔｈＮに等しい。さらに、負荷ＴＦＴ
９０３とＮ型ＴＦＴ９０４の電流能力の比によっては、
出力電位がＬｏ電位のとき、９０８で示す分だけＶＳＳ
よりも電位が高くなる。これを十分にＶＳＳに近づける
ためには、負荷ＴＦＴ９０３に対し、Ｎ型ＴＦＴ９０４
の電流能力を十分に大きくする必要がある。同様に、図
９（Ｅ）は抵抗負荷型インバータの出力波形を示したも
のであるが、負荷抵抗９０５の抵抗値とＮ型ＴＦＴ９０
６のＯＮ抵抗の比によっては、９０９で示す分だけ電位
が高くなる。つまり、ここに示した一極性のみのＴＦＴ
を用いて構成したインバータを用いると、入力信号の振
幅に対し、出力信号の振幅減衰が生ずることになる。
【００１９】シフトレジスタのように、前段の出力パル
スを次段に入力する構成の回路の場合、ｍ段目→ｍ＋１
段目→ｍ＋２段目・・・と段を重ねるごとに、ＴＦＴの
しきい値によって振幅の減衰が生じ、回路として機能し
ない。
【００２０】本発明は、以上のような課題を鑑見てなさ
れたものであり、一極性のみのＴＦＴを用いて製造工程
を削減することにより低コストで作製が可能であり、か
つ振幅減衰のない出力を得ることが出来るパルス出力回
路およびシフトレジスタを提供することを目的とする。
【００２１】
【課題を解決するための手段】先程の図９（Ａ）の（I
I）に示したＴＦＴ負荷型インバータにおいて、出力信
号の振幅が正常にＶＤＤ−ＶＳＳを取るための条件を考
える。第１に、図１０（Ａ）のような回路において、出
力信号の電位がＬｏ電位となるとき、その電位を十分に
ＶＳＳに近づけるためには、電源ＶＤＤ−出力ノード間
の抵抗値に対し、電源ＶＳＳ−出力ノード間の抵抗値が
十分に低くなっていればよい。すなわち、Ｎ型ＴＦＴ１
００２がＯＮしている期間、Ｎ型ＴＦＴ１００１がＯＦ
Ｆしていればよい。第２に、出力信号の電位がＨｉ電位
となるとき、その電位がＶＤＤに等しくなるには、Ｎ型
ＴＦＴ１００１のゲート−ソース間電圧の絶対値が、Ｖ
ｔｈＮを常に上回っていればよい。つまり、出力ノード
のＨｉ電位がＶＤＤとなる条件を満たすには、Ｎ型ＴＦ
Ｔ１０１のゲート電極の電位は（ＶＤＤ＋ＶｔｈＮ）よ
りも高くなる必要がある。回路に供給される電源はＶＤ
Ｄ、ＶＳＳの２種類のみであるから、ＶＤＤよりも電位
の高い第３の電源がない限り、従来の方法では、この条
件を満たすことは出来ない。
【００２２】そこで、本発明では以下のような手段を講
じた。図１０（Ｂ）に示すように、Ｎ型ＴＦＴ１００１
のゲート−ソース間に容量１００３を設ける。Ｎ型ＴＦ
Ｔ１００１のゲート電極がある電位をもって浮遊状態と
なったとき、出力ノードの電位を上昇させると、この容
量１００３による容量結合によって、出力ノードの電位
上昇分に伴って、Ｎ型ＴＦＴ１００１のゲート電極の電
位も持ち上げられる。この効果を利用すれば、Ｎ型ＴＦ
Ｔ１００１のゲート電極の電位をＶＤＤよりも高く（正
確には、ＶＤＤ＋ＶｔｈＮよりも高く）することが可能
となる。よって出力ノードの電位を十分にＶＤＤまで引
き上げることが可能となる。
【００２３】なお、図１０（Ｂ）において示した容量１
００３は、ＴＦＴ１００１のゲート−ソース間に寄生す
る容量を利用するようにしても良いし、実際に容量部分
を作製しても良い。容量部分を独立して作製する場合
は、活性層、ゲート材料、および配線材料のうちいずれ
か２つを用いて、間に絶縁層を挟んだ構成として作製す
るのが簡単であり、望ましいが、他の材料を用いて作製
しても構わない。
【００２４】
【発明の実施の形態】図１は、本発明のパルス出力回路
の一形態である、ブートストラップ法を応用したシフト
レジスタを示している。図１（Ａ）に示したブロック図
において、１００で示されるブロックが１段分のサンプ
リングパルスを出力するパルス出力回路であり、図１
（Ａ）のシフトレジスタはｎ段のパルス出力回路で構成
されている。クロック信号（以後ＣＫと表記）、クロッ
ク反転信号（以後ＣＫＢと表記）、スタートパルス（以
後ＳＰと表記）が入力される。図１（Ｂ）に、ブロック
１００の詳細な回路構成を示す。図１（Ｂ）において、
ブロック１１０は第１の振幅補償回路、ブロック１２０
は第２の振幅補償回路である。図１（Ｃ）にさらなる詳
細図を示す。図１（Ｃ）において、電源ＶＤＤに接続さ
れたＴＦＴ１０１と、電源ＶＳＳに接続されたＴＦＴ１
０２とを用いて第１の振幅補償回路が構成され、電源Ｖ
ＤＤに接続されたＴＦＴ１０３と、電源ＶＳＳに接続さ
れたＴＦＴ１０４とを用いて第２の振幅補償回路が構成
されている。
【００２５】図１に示す回路図および、図２に示すタイ
ミングチャートを用いて、回路の動作について説明す
る。あるｍ段目（１＜ｍ≦ｎ）のパルス出力回路におい
て、ＴＦＴ１０１、１０４のゲート電極にはｍ−１段目
の出力パルスが入力されて（ｍ＝１、すなわち第１段目
の場合、ＳＰが入力される）Ｈｉ電位となり、ＴＦＴ１
０１、１０４がＯＮする（図２ ２０１参照）。これに
より、ノードαの電位はＶＤＤ側に引き上げられ（図２
２０２参照）、その電位がＶＤＤ−ＶｔｈＮとなった
ところでＴＦＴ１０１がＯＦＦし、浮遊状態となる。よ
ってＴＦＴ１０５がＯＮする。一方、ＴＦＴ１０２、１
０３のゲート電極にはこの時点ではパルスが入力されて
おらず、Ｌｏ電位のままであるので、ＯＦＦしている。
よってＴＦＴ１０６のゲート電極の電位はＬｏ電位であ
り、ＯＦＦしているので、ＴＦＴ１０５の不純物領域の
一端、すなわち第１の入力信号線（１）から入力される
ＣＫがＨｉ電位となるのに伴い、出力ノードの電位がＶ
ＤＤ側に引き上げられる（図２ ２０３参照）。
【００２６】ここで、ＴＦＴ１０５のゲートと出力ノー
ド間には、容量１０７が設けてあり、さらに今、ノード
α、すなわちＴＦＴ１０５のゲート電極は浮遊状態にあ
るため、出力ノードの電位が上昇するのに伴い、ブート
ストラップによってＴＦＴ１０５のゲート電極の電位は
ＶＤＤ−ＶｔｈＮからさらに引き上げられる。これによ
り、ＴＦＴ１０５のゲート電極の電位は、ＶＤＤ＋Ｖｔ
ｈＮよりも高い電位を取る（図２ ２０２参照）。よっ
て出力ノードの電位は、ＴＦＴ１０５のしきい値によっ
て電位が低下することなく、完全にＶＤＤまで上昇する
（図２ ２０３参照）。
【００２７】同様にして、ｍ＋１段目においてはＣＫＢ
に従ってパルスが出力される（図２２０４参照）。ｍ＋
１段目の出力パルスは、ｍ段目に帰還してＴＦＴ１０
２、１０３のゲート電極に入力される。ＴＦＴ１０２、
１０３のゲート電極がＨｉ電位となってＯＮすることに
より、ノードαの電位はＶＳＳ側に引き下げられてＴＦ
Ｔ１０５がＯＦＦする。同時にＴＦＴ１０６のゲート電
極の電位がＨｉ電位となってＯＮし、ｍ段目の出力ノー
ドの電位はＬｏ電位となる。
【００２８】以後、最終段まで同様の動作により、順次
ＶＤＤ−ＶＳＳ間の振幅を有するパルスが出力される。
最終段においては、図１（Ｃ）において第３の入力信号
線より入力されるべき次段出力パルスがないため、ＣＫ
がそのまま出力されつづける。よって、最終段の出力は
サンプリングパルスとして用いることは出来ないため、
実際に必要なサンプリングパルスの出力段数がｎ段であ
るとき、シフトレジスタの段数をｎ段よりも多く設けて
最終段を含む余剰段をダミー段として扱えばよい。ただ
し、最終段の出力は、次の水平期間までの間に何らかの
方法で停止させる必要があるが、図１に示した回路にお
いては、第１段目に入力するスタートパルスを最終段の
第３の入力信号線にも入力することによって帰還パルス
として用い、次の水平期間の直前に最終段パルス出力を
停止させている。
【００２９】なお、本実施形態で示した振幅補償回路の
構成は一例であり、これ以外の構成を用いていても良
い。
【００３０】この他の方法としては、図１４（Ａ）
（Ｂ）に示すように、リセット信号を用意して、帰線期
間中に最終段の第３の入力信号線１４０１に入力するこ
とによって、パルス出力を停止する方法、あるいは図１
５（Ａ）（Ｂ）に示すように、リセット用ＴＦＴ１５０
８、１５０９を用いて、リセット信号の入力があったと
き、ＴＦＴ１５０５のゲート電極の電位をＬｏ電位とし
てＯＦＦし、かつＴＦＴ１５０６のゲート電極電位をＨ
ｉ電位としてＯＮさせることによって、全段の出力をＬ
ｏ電位に固定するような方法などが挙げられる。このと
き、リセット信号の入力タイミングは、図１４（Ｂ）に
示したタイミングチャートと同様で良い。なお、図１５
（Ａ）において、最終段のパルス出力回路の※で示され
る第３の入力信号線は、ＶＳＳ側の電源電位に接続し
て、ＴＦＴ１５０２、１５０３が常にＯＦＦしているよ
うにするのが望ましい。
【００３１】また、特に図示していないが、図１５に示
した回路の場合、回路がサンプリングパルスの出力を開
始する前、すなわち電源投入直後に、最初にリセット信
号を入力することによって、全段での出力ノードの電位
を確定（図１５の回路の場合、全段の出力ノードがＬｏ
電位に確定）することが出来る。ダイナミック回路の場
合、このような操作は安定して回路を動作させるために
は有効である。
【００３２】以上のような動作によって、一導電型のＴ
ＦＴのみを用いて構成した回路においても、高電位側の
電源に接続されたＴＦＴのしきい値の影響などに起因す
る振幅減衰を生ずることなく、入力信号に対して正常な
振幅を有する出力信号を得ることが出来る。さらに本実
施形態にて示した回路は、従来のＣＭＯＳ回路と比較し
ても複雑な構成ではないことも大きなメリットであると
いえる。
【００３３】
【実施例】以下に本発明の実施例について記述する。
【００３４】[実施例１]図３は、本発明の実施形態にて
示したシフトレジスタに、走査方向反転機能を付加した
ものの例である。図３（Ａ）において、図１（Ａ）に示
した回路と比較して、走査方向切替信号（ＬＲ）および
走査方向切替反転信号（ＬＲＢ）を追加している。
【００３５】図３（Ｂ）は、図３（Ａ）において、ブロ
ック３００で示される１段分のパルス出力回路の構成を
詳細に示したものである。ＴＦＴ３０１〜３０６および
容量３０７で構成されるパルス出力回路本体は、図１
（Ｂ）に示したものと同様であるが、第２の入力信号線
（２）および第３の入力信号線（３）と、パルス出力回
路本体との間に、点線枠３５０で示される走査方向切替
回路を有する。本実施例で示している走査方向切替回路
は、ＴＦＴ３０８〜３１１を用いて構成され、アナログ
スイッチとして機能する。
【００３６】ＴＦＴ３０１およびＴＦＴ３０４のゲート
電極は、図３（Ｂ）に示すように、ＴＦＴ３０８を介し
て第２の入力信号線（２）と接続され、ＴＦＴ３１０を
介して第３の入力信号線（３）と接続されている。ＴＦ
Ｔ３０２およびＴＦＴ３０３のゲート電極は、ＴＦＴ３
０９を介して第２の入力信号線（２）と接続され、ＴＦ
Ｔ３１１を介して第３の入力信号線（３）と接続されて
いる。ＴＦＴ３０８およびＴＦＴ３１０のゲート電極に
はＬＲ信号が入力され、ＴＦＴ３０９およびＴＦＴ３１
１のゲート電極にはＬＲＢ信号が入力される。ＬＲおよ
びＬＲＢは、排他的にＨｉ電位もしくはＬｏ電位をと
り、したがって本実施例の走査方向切替回路は、次の２
つの状態をとる。
【００３７】第１に、ＬＲがＨｉ電位、ＬＲＢがＬｏ電
位のとき、ＴＦＴ３０８およびＴＦＴ３１０がＯＮし、
第２の入力信号線（２）と、ＴＦＴ３０１およびＴＦＴ
３０４のゲート電極が導通し、第３の入力信号線（３）
と、ＴＦＴ３０２およびＴＦＴ３０３のゲート電極が導
通する。第２に、ＬＲがＬｏ電位、ＬＲＢがＨｉ電位の
とき、ＴＦＴ３０９およびＴＦＴ３１１がＯＮし、第２
の入力信号線（２）と、ＴＦＴ３０２およびＴＦＴ３０
３のゲート電極が導通し、第３の入力信号線（３）と、
ＴＦＴ３０１およびＴＦＴ３０４のゲート電極が導通す
る。
【００３８】すなわち、ＬＲに信号が入力されてＨｉ電
位となり、ＬＲＢがＬｏ電位のとき、サンプリングパル
スの出力は１段目〜２段目〜・・・〜最終段の順とな
り、逆にＬＲがＬｏ電位、ＬＲＢに信号が入力されてＨ
ｉ電位となるとき、サンプリングパルスの出力は最終段
〜・・・２段目〜１段目の順となる。本発明においては
簡単な回路の追加によってこれらの機能を容易に付加出
来る。ここで、本実施例は回路をＮチャネル型ＴＦＴを
用いて構成した場合であり、Ｐチャネル型ＴＦＴを用い
て構成する場合は、ＬＲに信号が入力された状態とはＬ
ｏ電位となった状態をいい、Ｈｉ電位のときは信号が入
力されていない状態である。
【００３９】なお、本実施例で示した走査方向切替回路
は一例であり、他の構成によって同様の機能を付加して
も良い。
【００４０】[実施例２]本実施例においては、一極性の
みのＴＦＴを用いて表示装置を作製した例について説明
する。
【００４１】図１２は、表示装置の概略図である。基板
１２００上に、ソース信号線駆動回路１２０１、ゲート
信号線駆動回路１２０２および画素部１２０３を一体形
成にて作製している。画素部において、点線枠１２１０
で囲まれた部分が１画素である。図１２の例では、液晶
表示装置の画素を示しており、１個のＴＦＴ（以後、画
素ＴＦＴと表記する）によって液晶素子の一方の電極に
印加される電荷の制御を行っている。ソース信号線駆動
回路１２０１、ゲート信号線駆動回路１２０２への信号
入力は、フレキシブルプリント基板（Flexible Print C
ircuit：ＦＰＣ）１２０４を介して、外部より供給され
る。
【００４２】図４は、図１２に示した表示装置におけ
る、ソース信号線駆動回路１２０１の全体構成を示した
図である。本ソース信号線駆動回路は、クロック信号用
レベルシフタ４０１、スタートパルス用レベルシフタ４
０２、走査方向切替型シフトレジスタ４０３、バッファ
４０４、サンプリングスイッチ４０５を有しており、外
部から入力される信号は、クロック信号（ＣＫ）、クロ
ック反転信号（ＣＫＢ）、スタートパルス（ＳＰ）、走
査方向切替信号（ＬＲ、ＬＲＢ）、アナログ映像信号
（Ｖｉｄｅｏ１〜Ｖｉｄｅｏ１２）である。この中で、
ＣＫ、ＣＫＢ、ＳＰに関しては、外部から低電圧振幅の
信号として入力された直後、レベルシフタによって振幅
変換を受け、高電圧振幅の信号として駆動回路に入力さ
れる。また、１段のシフトレジスタから出力されるサン
プリングパルスは、サンプリングスイッチ４０５を駆動
することによって、ソース信号線１２列分のアナログ映
像信号を同時にサンプリングしている。
【００４３】図５（Ａ）は、クロック信号用レベルシフ
タの（ＬＳ１）構成を示している。これは１入力型のレ
ベルシフタ回路を並列に配置（Ｓｔａｇｅ１）し、バッ
ファ段（Ｓｔａｇｅ２〜Ｓｔａｇｅ４）の２入力を、そ
れぞれ互いの出力を交互に入力する構成をとっている。
【００４４】回路の動作について説明する。なお、図中
で用いている電源電位は、ＶＤＤ１、ＶＤＤ２、ＶＳＳ
の３電位であり、ＶＳＳ＜ＶＤＤ１＜ＶＤＤ２である。
本実施例ではＶＳＳ＝０[Ｖ]、ＶＤＤ１＝５[Ｖ]、ＶＤ
Ｄ２＝１６[Ｖ]とした。また、図中、５０１、５０３、
５０６、５０８で示されるＴＦＴはＷゲート構造をとっ
ているが、これらのＴＦＴはシングルゲートであっても
良いし、３つ以上のゲート電極を有するマルチゲート構
造でも良い。他のＴＦＴに関しても、ゲート電極の数に
よる制限はしない。
【００４５】信号入力部１（１）より、ＶＤＤ１−ＶＳ
Ｓの振幅を有するＣＫが入力される。ＣＫがＨｉ電位の
とき、ＴＦＴ５０２、５０４がＯＮし、ＴＦＴ５０３の
ゲート電極の電位がＬｏ電位となってＯＦＦする。よっ
て出力ノードαにはＬｏ電位が出力される。ＣＫがＬｏ
電位のとき、ＴＦＴ５０２、５０４はＯＦＦする。よっ
て、飽和動作しているＴＦＴ５０１を通じて、ＴＦＴ５
０３のゲート電極電位はＶＤＤ２側に引き上げられ、そ
の電位がＶＤＤ２−ＶｔｈＮとなったところでＴＦＴ５
０１はＯＦＦし、ＴＦＴ５０３のゲート電極が浮遊状態
となる。これによりＴＦＴ５０３がＯＮし、出力ノード
αの電位はＶＤＤ２側に引き上げられる。ここで、容量
５０５の働きにより、出力ノードαの電位上昇に伴っ
て、浮遊状態となっているＴＦＴ５０３のゲート電極電
位も引き上げられ、その電位はＶＤＤ２よりも高い電位
を取り、その電位がＶＤＤ＋ＶｔｈＮを上回ることによ
って、出力ノードαのＨｉ電位はＶＤＤ２に等しくな
る。よって、出力信号のＬｏ電位はＶＳＳ、Ｈｉ電位は
ＶＤＤ２となり、振幅変換が完了する。
【００４６】一方、信号入力部２（２）より、ＣＫと同
じくＶＤＤ１−ＶＳＳの振幅を有するＣＫＢが入力さ
れ、ＴＦＴ５０６〜５０９および容量５１０によって構
成されたレベルシフタによって振幅変換が行われ、出力
ノードβには、ＶＤＤ２−ＶＳＳの振幅を有する信号が
出力される。なお、ノードαおよびβに出力される信号
は、入力されたＣＫおよびＣＫＢに対して、極性が逆と
なっている。
【００４７】本実施例の表示装置に用いたレベルシフタ
は、振幅変換後のパルスに対する負荷を考慮して、バッ
ファ段を設けている（Ｓｔａｇｅ２〜Ｓｔａｇｅ４）。
このバッファ段を構成するインバータ回路は２入力型で
あり、入力信号およびその反転信号を必要とする。図５
では、Ｓｔａｇｅ２に示すバッファ回路において、ＴＦ
Ｔ５１１のゲート電極に入力される信号と、ＴＦＴ５１
２のゲート電極に入力される信号は、極性が反転した信
号を必要とする。ＴＦＴ５１６、５１７についても同様
である。そこで、ここではＣＫ、ＣＫＢが互いの極性反
転信号であることから、前述のレベルシフタ出力を、互
いの信号の反転入力として用いている。
【００４８】バッファ段を構成しているインバータ回路
の動作について説明する。ここでは、ＴＦＴ５１１〜５
１４および容量５１５によって構成されたインバータ回
路における動作についてのみ詳細に述べるが、他のイン
バータ回路に関しても動作は同様である。
【００４９】ＴＦＴ５１１のゲート電極に入力される信
号がＨｉ電位のとき、ＴＦＴ５１１がＯＮし、ＴＦＴ５
１３のゲート電極の電位はＶＤＤ２側に引き上げられ、
その電位がＶＤＤ２−ＶｔｈＮとなったところでＴＦＴ
５１１がＯＦＦし、ＴＦＴ５１３のゲート電極は浮遊状
態となる。一方、ＴＦＴ５１２、５１４のゲート電極に
はＬｏ電位が入力されてＯＦＦする。続いてＴＦＴ５１
３がＯＮし、出力ノードγの電位がＶＤＤ２側に引き上
げられる。ここで、前述のシフトレジスタおよびレベル
シフタと同様、容量５１５の働きにより、浮遊状態とな
っているＴＦＴ５１３のゲート電極の電位が引き上げら
れ、ＶＤＤ２＋ＶｔｈＮよりも高い電位を取る。よっ
て、出力ノードγのＨｉ電位がＶＤＤ２に等しくなる。
【００５０】一方、ＴＦＴ５１１のゲート電極に入力さ
れる信号がＬｏ電位のとき、ＴＦＴ５１１がＯＦＦし、
ＴＦＴ５１２、５１４のゲート電極にはＨｉ電位が入力
されてＯＮする。したがって、ＴＦＴ５１３のゲート電
極の電位がＬｏ電位となり、出力ノードγの電位はＬｏ
電位となる。
【００５１】ＴＦＴ５１６〜５１９および容量５２０に
よって構成されたインバータ回路においても上記と同様
の動作をし、出力ノードδにパルスが出力される。出力
ノードδには、出力ノードγに出力される信号と極性が
反転したパルスが出力される。
【００５２】以後、Ｓｔａｇｅ３、Ｓｔａｇｅ４におい
ても同様の動作によって、最終的に信号出力部３（３）
および信号出力部４（４）より、パルスが出力される。
なお、図５（Ａ）においては、Ｓｔａｇｅ２の出力をＳ
ｔａｇｅ３に入力する際、Ｓｔａｇｅ１からＳｔａｇｅ
２の場合とは逆に、論理が反転しないように入力してい
るが、最終的に使用者が必要とするパルスの論理に合わ
せて接続すれば良く、特にＳｔａｇｅ間の接続に関して
は制限を設けない。
【００５３】図５（Ｂ）は、クロック信号（ＣＫ）の振
幅変換の様子を示したものである。入力信号の振幅は０
〜５[Ｖ]であり、出力信号の振幅は０〜１６[Ｖ]となっ
ている。
【００５４】図５（Ｃ）は、スタートパルス用のレベル
シフタ（ＬＳ２）を示している。スタートパルスの場
合、その反転信号を持たないことから、１入力型のレベ
ルシフタ回路（Ｓｔａｇｅ１）を用い、１入力型のイン
バータ回路（Ｓｔａｇｅ２）、２入力型のインバータ回
路（Ｓｔａｇｅ３）と続く構成とした。回路動作に関し
ては、クロック信号用のレベルシフタの項で説明したも
のと同様であるので、ここでは説明を省略する。
【００５５】図５（Ｄ）は、スタートパルス（ＳＰ）の
振幅変換の様子を示したものである。入力信号の振幅は
５[Ｖ]であり、出力信号の振幅は１６[Ｖ]となってい
る。
【００５６】図６（Ａ）はバッファ（Ｂｕｆ．）の構成
を示しており、１入力型インバータ回路（Ｓｔａｇｅ
１）および３段の２入力型インバータ回路（Ｓｔａｇｅ
２〜Ｓｔａｇｅ４）によって構成されている。１入力型
インバータ回路の動作に関しては、入力されるパルスの
振幅がＶＤＤ２−ＶＳＳであって、入出力パルス間の振
幅変換がないことを除いて、レベルシフタ回路と同様で
ある。
【００５７】２入力型インバータ回路の動作は、ＴＦＴ
６０７に、入力信号として前段からの出力信号が入力さ
れ、ＴＦＴ６０６には、入力信号の反転信号として、前
段のインバータへの入力信号を用いている。ＴＦＴ６０
６、ＴＦＴ６０７が排他的に動作することによって、Ｔ
ＦＴ６０８のゲート電極の電位は前述のレベルシフタ回
路と同様に制御される。以後のインバータ回路において
も、入力信号は前段からの出力信号、入力信号の反転信
号は前段への入力信号を用いて動作している。
【００５８】図６（Ｂ）は、サンプリングスイッチの構
成を示している。信号入力部２５（２５）より、サンプ
リングパルスが入力され、並列に配された１２個のＴＦ
Ｔ６２１が同時に制御される。信号入力部１（１）〜１
２（１２）より、アナログ映像信号が入力され、サンプ
リングパルスの入力によって、そのときの映像信号の電
位を、ソース信号線に書き込む働きをする。
【００５９】本実施例にて示した駆動回路を構成する回
路のうち、インバータ回路、レベルシフタ回路に関して
は、同発明者らにより、特願２００１−１３３４３１号
にて出願された発明に記載されているものと同様のもの
を用いている。
【００６０】本実施例にて示した表示装置は、画素部を
含む表示装置全体を構成する駆動回路を、画素ＴＦＴと
同一の極性を有する一極性のＴＦＴ（例えばＮ型ＴＦ
Ｔ）のみを用いて作製している。これにより、半導体層
にＰ型を付与するイオンドーピング工程を省略すること
が可能となり、製造コストの削減や歩留まり向上等に寄
与することが出来る。
【００６１】なお、本実施例の表示装置を構成したＴＦ
Ｔの極性はＮ型であるが、Ｐ型ＴＦＴのみを用いて駆動
回路および画素ＴＦＴを構成することも、本発明によっ
てもちろん可能となる。この場合は、省略されるイオン
ドーピング工程は、半導体層にＮ型を付与する工程であ
ることを付記する。また、本発明は液晶表示装置のみな
らず、絶縁体上に駆動回路を一体形成して作製する装置
ならばいずれの物にも適用が可能である。
【００６２】[実施例３]本実施例においては、実施形態
において、図１で示したパルス出力回路の構成を簡略化
した例について説明する。
【００６３】図７は、本実施例のシフトレジスタを示し
たものである。図７（Ａ）において、ブロック７００が
１段分のパルスを出力するパルス出力回路であり、図７
（Ａ）のシフトレジスタはｎ段のパルス出力回路で構成
されている。図７（Ｂ）に詳細な回路構成を示す。図１
（Ａ）で示したシフトレジスタと、図７（Ａ）のシフト
レジスタのブロック図は同様であり、入力される信号も
同様である。本実施例が異なる点は、図７（Ｂ）におい
て、パルス出力回路をＴＦＴ７０１〜７０４の４つのＴ
ＦＴと、容量７０５にて構成している点である。図７
（Ｂ）において、ブロック７１０は振幅補償回路であ
る。図７（Ｃ）にさらなる詳細図を示す。図７（Ｃ）に
おいて、電源ＶＤＤに接続されたＴＦＴ７０１と、電源
ＶＳＳに接続されたＴＦＴ７０２とを用いて振幅補償回
路が構成されている。
【００６４】回路の動作について説明する。ｍ段目（１
＜ｍ≦ｎ）において、ＴＦＴ７０１のゲート電極にはｍ
−１段目より出力されたパルスが入力され（ｍ＝１のと
き、すなわち第１段目においてはＳＰが入力される）、
ＴＦＴ７０１のゲート電極の電位はＨｉ電位となり、Ｏ
Ｎする。これにより、ノードαの電位はＶＤＤ側に引き
上げられ、その電位がＶＤＤ−ＶｔｈＮとなったところ
でＴＦＴ７０１がＯＦＦし、ノードαは浮遊状態となっ
てＴＦＴ７０３がＯＮする。一方、ＴＦＴ７０２、７０
４のゲート電極にはこの時点ではパルスが入力されてお
らず、Ｌｏ電位のままであるので、ＯＦＦしている。よ
って、ＴＦＴ７０３の不純物領域の一端、すなわち第１
の入力信号線（１）から入力されるＣＫがＨｉ電位とな
るのに伴い、出力ノードの電位がＶＤＤ側に引き上げら
れる。
【００６５】ここで、ＴＦＴ７０３のゲートと出力ノー
ド間には、容量７０５が設けてあり、さらに今、ノード
α、すなわちＴＦＴ７０３のゲート電極は浮遊状態にあ
るため、出力ノードの電位が上昇するのに伴い、ブート
ストラップによってＴＦＴ７０３のゲート電極の電位は
ＶＤＤ−ＶｔｈＮからさらに引き上げられる。これによ
り、ＴＦＴ７０３のゲート電極の電位は、ＶＤＤ＋Ｖｔ
ｈＮよりも高い電位を取る。よって出力ノードの電位
は、ＴＦＴ７０３のしきい値によって電位が低下するこ
となく、完全にＶＤＤまで上昇する。
【００６６】同様にして、ｍ＋１段目においてはＣＫＢ
に従ってパルスが出力される。ｍ＋１段目の出力パルス
は、ｍ段目に帰還し、ＴＦＴ７０２、７０４のゲート電
極に入力される。ＴＦＴ７０２、７０４のゲート電極が
Ｈｉ電位となってＯＮすることにより、ノードαの電位
はＶＳＳ側に引き下げられてＴＦＴ７０３がＯＦＦし、
出力ノードの電位はＬｏ電位となる。
【００６７】以後、最終段まで同様の動作により、順次
ＶＤＤ−ＶＳＳ間の振幅を有するパルスが出力される。
最終段においては、図７（Ｂ）において第３の入力信号
線（３）より入力されるべき次段出力パルスがないた
め、ＣＫがそのまま出力されつづけるが、実施形態と同
様、ダミー段として扱えば問題はない。図７に示した本
実施例においては、スタートパルスを最終段の第３の入
力信号線に入力することによって、次の水平期間の直前
で最終段出力パルスを停止させている。この他の方法と
しては、実施形態の項で述べたようにリセット信号を用
意して、帰線期間中に最終段の第３の入力信号線に入力
してやることによって、パルス出力を停止する方法や、
全段の出力ノードを帰線期間中にＬｏ電位に固定するよ
うにリセット信号を入力する方法など（図１５と同様で
よい）がある。
【００６８】本実施例にて示したパルス出力回路は、実
施形態において示したパルス出力回路と比較して素子数
が少ない点、また、サンプリングパルスの入出力がない
期間で浮遊状態をとる部分が多いことなどから、特に駆
動周波数が高い部分向きであるといえる。よって、表示
装置においては、ソース信号線駆動回路等に用いるのが
望ましい。
【００６９】[実施例４]図１３を参照する。本発明の実
施形態および実施例１、実施例３等に示したシフトレジ
スタにおいて、ＣＫは図１３（Ａ）に示すように、Ｈｉ
電位の期間１３０１とＬｏ電位の期間１３０２の長さが
等しく、ＣＫＢはその極性が反転したものが入力され
る。このとき、サンプリングパルスのパルス幅は、ＣＫ
およびＣＫＢのパルス幅に等しいため、その出力は図１
３（Ａ）において、１３０３〜１３０７に示すようにな
る。１３０３は第１段目のサンプリングパルス、１３０
４は第２段目のサンプリングパルス、以下、３〜５段目
のサンプリングパルスを示している。
【００７０】ここで、ＣＫその他の入出力信号は、Ｌｏ
電位からＨｉ電位に変化する際の立ち上がり時間およ
び、Ｈｉ電位からＬｏ電位に変化する際の立ち下がり時
間を有しているため、これに起因して、理想的には現れ
ないはずのパルスの重なりが生ずる場合がある。図１３
（Ａ）において、サンプリングパルス１３０３〜１３０
７は、隣接したパルス間で、立ち上がり期間と立ち下が
り期間が重複している様子が現れている。
【００７１】特にアナログ映像信号をサンプリングする
ことによって映像表示を行う表示装置の場合、このよう
な隣接したサンプリングパルスの重複によって、不正な
タイミングで映像信号のサンプリングが行われる場合が
あり、表示品質の低下を招くことになる。
【００７２】よって、このようなサンプリングパルスの
重複を回避するため、図１３（Ｃ）に示すように、ＣＫ
のパルス幅に差を与える。この場合、Ｈｉ電位の期間１
３０８は、Ｌｏ電位の期間１３０９よりもやや短くなっ
ている。ＣＫＢも同様に、Ｈｉ電位の期間をＬｏ電位の
期間よりもやや短くしている。このようにすることで、
ＣＫの立ち上がり期間とＣＫＢの立ち下がり期間、ある
いはＣＫのたち下がり期間とＣＫＢの立ち上がり期間の
重複がなくなり、したがってサンプリングパルスも、１
３１０〜１３１４に示すように、隣接パルス間での立ち
上がり期間、立ち下がり期間の重複をなくすことが出来
る。
【００７３】ここで、再び図１を参照する。図１（Ｂ）
にて示したパルス出力回路の動作は、ＴＦＴ１０５がＯ
Ｎしている期間に、ＣＫもしくはＣＫＢが出力ノードに
出力されることによってサンプリングパルスが出力され
る。すなわち、ノードαの電位が上昇を始めてから、次
段のサンプリングパルスによってその電位がＬｏ電位に
引き落とされるまでの間、ＣＫもしくはＣＫＢがそのま
ま出力される。よって、ＣＫの立ち上がり期間とＣＫＢ
の立ち下がり期間、あるいはＣＫのたち下がり期間とＣ
ＫＢの立ち上がり期間が重複している場合、サンプリン
グパルスの前後に、不正なパルスが出力される場合があ
る。
【００７４】図１３（Ａ）において、サンプリングパル
ス１３０５が出力されるシフトレジスタには、前段のサ
ンプリングパルス１３０４が入力され、その瞬間より、
ＣＫもしくはＣＫＢ（サンプリングパルス１３０５が出
力される段では、ＣＫ）がそのまま出力ノードに現れる
ため、１３１５にて示されるタイミング、すなわち前段
のサンプリングパルス１３０４が立ち上がり始めるタイ
ミングで、ＣＫがＬｏ電位に下がりきっていないと、図
１３（Ｂ）に示すように、本来出力されるサンプリング
パルス１３０５の前に不正パルス１３１６が現れる。よ
って、本実施例で示したように、ＣＫ、ＣＫＢのパルス
幅を変調させることによって、これらの誤動作を回避す
ることが出来る。
【００７５】[実施例５]実施形態およびこれまでの実施
例においては、Ｎチャネル型のＴＦＴのみを用いて回路
を構成した例を示したが、電源電位の高低を置き換える
ことにより、Ｐチャネル型ＴＦＴのみを用いても同様の
回路が構成出来る。
【００７６】図１５（Ａ）（Ｂ）は、Ｐチャネル型のＴ
ＦＴのみを用いて構成したシフトレジスタの例である。
図１６（Ａ）に示したブロック図に関しては、図１に示
したＮチャネル型のＴＦＴのみを用いて構成したシフト
レジスタと同様の構成であり、ブロック１６００が、１
段分のサンプリングパルスを出力するパルス出力回路で
ある。Ｎチャネル型ＴＦＴによって構成されたシフトレ
ジスタと異なる点として、図１６（Ｂ）に示すように、
電源電位の高低が逆となっている。
【００７７】図１７に、タイミングチャートおよび出力
パルスを示す。各部の動作は、実施形態にて図１、図２
を用いて説明したので、ここでは詳細な説明は省略す
る。図２に示したものとは、ちょうどＨｉ電位とＬｏ電
位が逆転した形となる。
【００７８】[実施例６]本発明は、様々な電子機器に用
いられている表示装置の作製に適用が可能である。この
ような電子機器には、携帯情報端末（電子手帳、モバイ
ルコンピュータ、携帯電話等）、ビデオカメラ、デジタ
ルカメラ、パーソナルコンピュータ、テレビ、携帯電話
等が挙げられる。それらの一例を図８に示す。
【００７９】図８（Ａ）は液晶ディスプレイ（ＬＣＤ）
であり、筐体３００１、支持台３００２、表示部３００
３等により構成されている。本発明は、表示部３００３
に適用が可能である。
【００８０】図８（Ｂ）はビデオカメラであり、本体３
０１１、表示部３０１２、音声入力部３０１３、操作ス
イッチ３０１４、バッテリー３０１５、受像部３０１６
等により構成されている。本発明は、表示部３０１２に
適用が可能である。
【００８１】図８（Ｃ）はノート型のパーソナルコンピ
ュータであり、本体３０２１、筐体３０２２、表示部３
０２３、キーボード３０２４等により構成されている。
本発明は、表示部３０２３に適用が可能である。
【００８２】図８（Ｄ）は携帯情報端末であり、本体３
０３１、スタイラス３０３２、表示部３０３３、操作ボ
タン３０３４、外部インターフェイス３０３５等により
構成されている。本発明は、表示部３０３３に適用が可
能である。
【００８３】図８（Ｅ）は音響再生装置、具体的には車
載用のオーディオ装置であり、本体３０４１、表示部３
０４２、操作スイッチ３０４３、３０４４等により構成
されている。本発明は表示部３０４２に適用が可能であ
る。また、本実施例では車載用オーディオ装置を例に挙
げたが、携帯型もしくは家庭用のオーディオ装置に用い
ても良い。
【００８４】図８（Ｆ）はデジタルカメラであり、本体
３０５１、表示部（Ａ）３０５２、接眼部３０５３、操
作スイッチ３０５４、表示部（Ｂ）３０５５、バッテリ
ー３０５６等により構成されている。本発明は、表示部
（Ａ）３０５２および表示部（Ｂ）３０５５に適用が可
能である。
【００８５】図８（Ｇ）は携帯電話であり、本体３０６
１、音声出力部３０６２、音声入力部３０６３、表示部
３０６４、操作スイッチ３０６５、アンテナ３０６６等
により構成されている。本発明は、表示部３０６４に適
用が可能である。
【００８６】なお、本実施例に示した例はごく一例であ
り、これらの用途に限定しないことを付記する。
【発明の効果】本発明によって、表示装置の駆動回路お
よび画素部を、一導電型のＴＦＴのみによって構成する
ことが可能となり、表示装置の作製工程を削減すること
によって、低コスト化、歩留まりの向上に寄与し、より
安価に表示装置の供給が可能となる。
【図面の簡単な説明】
【図１】 本発明のパルス出力回路の一形態を示す
図。
【図２】 図１に示したパルス出力回路を駆動するタ
イミングチャートを示す図。
【図３】 本発明のパルス出力回路の一実施例であ
る、走査方向切替機能を付加したシフトレジスタを示す
図。
【図４】 本発明によって提供される表示装置におけ
る、ソース信号線駆動回路の構成例を示す図。
【図５】 本発明によって提供される表示装置におけ
る、レベルシフタの回路構成の詳細図。
【図６】 本発明によって提供される表示装置におけ
る、バッファ、サンプリングスイッチの回路構成の詳細
図。
【図７】 本発明の一実施例である、構成を簡略化し
たシフトレジスタを示す図。
【図８】 本発明の適用が可能な電子機器の例を示す
図。
【図９】 従来型ＣＭＯＳインバータと負荷型インバ
ータの構成と、それぞれの入出力信号の波形を示す図。
【図１０】 本発明のパルス出力回路の動作原理を説
明する図。
【図１１】 従来型のシフトレジスタの回路構成とタ
イミングチャートを示す図。
【図１２】 本発明によって提供される表示装置の全
体外観を示す図。
【図１３】 クロック信号のパルス幅の違いによる、
本発明の実施形態にて示したシフトレジスタの動作を示
す図。
【図１４】 リセット信号の入力を追加したシフトレ
ジスタを示す図。
【図１５】 リセット信号の入力を追加したシフトレ
ジスタを示す図。
【図１６】 実施形態とは異なる導電型のトランジス
タによる回路構成を示す図。
【図１７】 図１６に示したシフトレジスタを駆動す
るタイミングチャートを示す図。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/36 Ｇ１１Ｃ 19/00 Ｊ Ｇ１１Ｃ 19/00 Ｈ０３Ｋ 19/00 １０１Ｆ Ｆターム(参考） 2H093 NA41 NC22 NC34 ND50 ND53 ND54 5C006 BB16 BF03 BF34 BF37 EB05 FA41 5C080 AA06 AA10 BB05 DD25 DD27 DD28 FF11 JJ02 JJ03 JJ04 JJ06 5J056 AA05 BB52 BB59 CC00 CC18 DD12 DD26 DD27 EE11 FF01 FF08 GG09

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】入力電極が第１の入力信号線と電気的に接
    続された、第１のトランジスタと、 入力電極が第１の電源と電気的に接続された、第２のト
    ランジスタと、 第１の振幅補償回路と、 第２の振幅補償回路と、 容量とを有するパルス出力回路であって、 前記第１のトランジスタと前記第２のトランジスタとは
    いずれも同一導電型であり、 前記第１のトランジスタの出力電極と、前記第２のトラ
    ンジスタの出力電極と、前記容量の第１の端子とは、い
    ずれも出力信号線と電気的に接続され、 前記第１のトランジスタのゲート電極と、前記容量の第
    ２の端子とは電気的に接続され、 前記第１のトランジスタのゲート電極と、前記第１の振
    幅補償回路の出力部とは電気的に接続され、 前記第２のトランジスタのゲート電極と、前記第２の振
    幅補償回路の出力部とは電気的に接続され、 第２の信号入力部と、第３の信号入力部とは、それぞれ
    前記第１の振幅補償回路の第１の入力部および第２の入
    力部と電気的に接続され、 前記第２の信号入力部と、前記第３の信号入力部とは、
    それぞれ前記第２の振幅補償回路の第１の入力部および
    第２の入力部と電気的に接続されていることを特徴とす
    るパルス出力回路。
  2. 【請求項２】入力電極が第１の入力信号線と電気的に接
    続された、第１のトランジスタと、 入力電極が第１の電源と電気的に接続された、第２のト
    ランジスタと、 振幅補償回路と、 容量とを有するパルス出力回路であって、 前記第１のトランジスタと前記第２のトランジスタとは
    いずれも同一導電型であり、 前記第１のトランジスタの出力電極と、前記第２のトラ
    ンジスタの出力電極と、前記容量の第１の端子とは、い
    ずれも出力信号線と電気的に接続され、 前記第２のトランジスタのゲート電極と、前記第２の振
    幅補償回路の出力部とは電気的に接続され、 前記第１のトランジスタのゲート電極と、前記振幅補償
    回路の出力部とは電気的に接続され、 第２の信号入力部と、第３の信号入力部とは、それぞれ
    前記振幅補償回路の第１の入力部および第２の入力部と
    電気的に接続され、 前記第２のトランジスタのゲート電極は、前記第３の入
    力信号線と電気的に接続されていることを特徴とするパ
    ルス出力回路。
  3. 【請求項３】入力電極が第１の入力信号線と電気的に接
    続された、第１のトランジスタと、 入力電極が第１の電源と電気的に接続された、第２のト
    ランジスタと、 入力電極が第２の電源と電気的に接続された、第３のト
    ランジスタと、 入力電極が第１の電源と電気的に接続された、第４のト
    ランジスタと、 入力電極が第２の電源と電気的に接続された、第５のト
    ランジスタと、 入力電極が第１の電源と電気的に接続された、第６のト
    ランジスタと、 容量とを有するパルス出力回路であって、 前記第１乃至第６のトランジスタはいずれも同一導電型
    であり、 前記第１のトランジスタの出力電極と、前記第２のトラ
    ンジスタの出力電極と、前記容量の第１の端子とは、い
    ずれも出力信号線と電気的に接続され、 前記第３のトランジスタの出力電極と、前記第４のトラ
    ンジスタの出力電極と、前記第１のトランジスタのゲー
    ト電極とは、いずれも前記容量の第２の端子と電気的に
    接続され、 前記第５のトランジスタの出力電極と、前記第６のトラ
    ンジスタの出力電極とは、いずれも前記第２のトランジ
    スタのゲート電極と電気的に接続され、 前記第３のトランジスタのゲート電極と、前記第６のト
    ランジスタのゲート電極とは、いずれも第２の入力信号
    線と電気的に接続され、 前記第４のトランジスタのゲート電極と、前記第５のト
    ランジスタのゲート電極とは、いずれも第３の入力信号
    線と電気的に接続されていることを特徴とするパルス出
    力回路。
  4. 【請求項４】入力電極が第１の入力信号線と電気的に接
    続された、第１のトランジスタと、 入力電極が第１の電源と電気的に接続された、第２のト
    ランジスタと、 入力電極が第２の電源と電気的に接続された、第３のト
    ランジスタと、 入力電極が第１の電源と電気的に接続された、第４のト
    ランジスタと、 容量とを有するパルス出力回路であって、 前記第１乃至第４のトランジスタはいずれも同一導電型
    であり、 前記第１のトランジスタの出力電極と、前記第２のトラ
    ンジスタの出力電極と、前記容量の第１の端子とは、い
    ずれも出力信号線と電気的に接続され、 前記第３のトランジスタの出力電極と、前記第４のトラ
    ンジスタの出力電極と、前記第１のトランジスタのゲー
    ト電極とは、いずれも前記容量の第２の端子と電気的に
    接続され、 前記第３のトランジスタのゲート電極は、第２の入力信
    号線と電気的に接続され、 前記第２のトランジスタのゲート電極と、前記第４のト
    ランジスタのゲート電極とは、いずれも第３の入力信号
    線と電気的に接続されていることを特徴とするパルス出
    力回路。
  5. 【請求項５】入力電極が第１の入力信号線と電気的に接
    続された、第１のトランジスタと、 入力電極が第１の電源と電気的に接続された、第２のト
    ランジスタと、 入力電極が第２の電源と電気的に接続された、第３のト
    ランジスタと、 入力電極が第１の電源と電気的に接続された、第４のト
    ランジスタと、 入力電極が第２の電源と電気的に接続された、第５のト
    ランジスタと、 入力電極が第１の電源と電気的に接続された、第６のト
    ランジスタと、 入力電極が第２の電源と電気的に接続された、第７のト
    ランジスタと、 入力電極が第１の電源と電気的に接続された、第８のト
    ランジスタと、 容量とを有するパルス出力回路であって、 前記第１乃至第８のトランジスタはいずれも同一導電型
    であり、 前記第１のトランジスタの出力電極と、前記第２のトラ
    ンジスタの出力電極と、前記容量の第１の端子とは、い
    ずれも出力信号線と電気的に接続され、 前記第３のトランジスタの出力電極と、前記第４のトラ
    ンジスタの出力電極と、前記第８のトランジスタの出力
    電極と、前記第１のトランジスタのゲート電極とは、い
    ずれも前記容量の第２の端子と電気的に接続され、 前記第５のトランジスタの出力電極と、前記第６のトラ
    ンジスタの出力電極と、前記第７のトランジスタの出力
    電極とは、いずれも前記第２のトランジスタのゲート電
    極と電気的に接続され、 前記第３のトランジスタのゲート電極と、前記第６のト
    ランジスタのゲート電極とは、いずれも第２の入力信号
    線と電気的に接続され、 前記第４のトランジスタのゲート電極と、前記第５のト
    ランジスタのゲート電極とは、いずれも第３の入力信号
    線と電気的に接続され、 前記第７のトランジスタのゲート電極と、前記第８のト
    ランジスタのゲート電極とは、いずれも第４の入力信号
    線と電気的に接続されていることを特徴とするパルス出
    力回路。
  6. 【請求項６】入力電極が第１の入力信号線と電気的に接
    続された、第１のトランジスタと、 入力電極が第１の電源と電気的に接続された、第２のト
    ランジスタと、 入力電極が第２の電源と電気的に接続された、第３のト
    ランジスタと、 入力電極が第１の電源と電気的に接続された、第４のト
    ランジスタと、 入力電極が第２の電源と電気的に接続された、第５のト
    ランジスタと、 入力電極が第１の電源と電気的に接続された、第６のト
    ランジスタと、 容量と、 走査方向切替回路とを有するパルス出力回路であって、 前記第１乃至第６のトランジスタはいずれも同一導電型
    であり、 前記第１のトランジスタの出力電極と、前記第２のトラ
    ンジスタの出力電極と、前記容量の第１の端子とは、い
    ずれも出力信号線と電気的に接続され、 前記第３のトランジスタの出力電極と、前記第４のトラ
    ンジスタの出力電極と、前記第１のトランジスタのゲー
    ト電極とは、いずれも前記容量の第２の端子と電気的に
    接続され、 前記第５のトランジスタの出力電極と、前記第６のトラ
    ンジスタの出力電極とは、いずれも前記第２のトランジ
    スタのゲート電極と電気的に接続され、 前記第３のトランジスタのゲート電極と、前記第６のト
    ランジスタのゲート電極とは、いずれも前記走査方向切
    替回路を介して、第２の入力信号線および第３の入力信
    号線と電気的に接続され、 前記第４のトランジスタのゲート電極と、前記第５のト
    ランジスタのゲート電極とは、いずれも前記走査方向切
    替回路を介して、前記第２の入力信号線および前記第３
    の入力信号線と電気的に接続され、前記走査方向切替回
    路が第１の状態のとき、前記第３のトランジスタのゲー
    ト電極と、前記第６のトランジスタのゲート電極とが、
    前記第２の入力信号線と導通し、かつ前記第３の入力信
    号線と非導通となり、前記第４のトランジスタのゲート
    電極と、前記第５のトランジスタのゲート電極とが、前
    記第３の入力信号線と導通し、かつ前記第２の入力信号
    線と非導通となり、前記走査方向切替回路が第２の状態
    のとき、前記第３のトランジスタのゲート電極と、前記
    第６のトランジスタのゲート電極とが、前記第３の入力
    信号線と導通し、かつ前記第２の入力信号線と非導通と
    なり、前記第４のトランジスタのゲート電極と、前記第
    ５のトランジスタのゲート電極とが、前記第２の入力信
    号線と導通し、かつ前記第３の入力信号線と非導通とな
    ることを特徴とするパルス出力回路。
  7. 【請求項７】入力電極が第１の入力信号線と電気的に接
    続された、第１のトランジスタと、 入力電極が第１の電源と電気的に接続された、第２のト
    ランジスタと、 入力電極が第２の電源と電気的に接続された、第３のト
    ランジスタと、 入力電極が第１の電源と電気的に接続された、第４のト
    ランジスタと、 容量と、 走査方向切替回路とを有するパルス出力回路であって、 前記第１乃至第４のトランジスタはいずれも同一導電型
    であり、 前記第１のトランジスタの出力電極と、前記第２のトラ
    ンジスタの出力電極と、前記容量の第１の端子とは、い
    ずれも出力信号線と電気的に接続され、 前記第３のトランジスタの出力電極と、前記第４のトラ
    ンジスタの出力電極と、前記第１のトランジスタのゲー
    ト電極とは、いずれも前記容量の第２の端子と電気的に
    接続され、 前記第３のトランジスタのゲート電極は、前記走査方向
    切替回路を介して、第２の入力信号線および第３の入力
    信号線と電気的に接続され、 前記第２のトランジスタのゲート電極と、前記第４のト
    ランジスタのゲート電極とは、いずれも前記走査方向切
    替回路を介して、前記第２の入力信号線および前記第３
    の入力信号線と電気的に接続され、 前記走査方向切替回路が第１の状態のとき、前記第３の
    トランジスタのゲート電極が前記第２の入力信号線と導
    通し、かつ前記第３の入力信号線と非導通となり、前記
    第２のトランジスタのゲート電極と、前記第４のトラン
    ジスタのゲート電極とが前記第３の入力信号線と導通
    し、かつ前記第２の入力信号線と非道通となり、 前記走査方向切替回路が第２の状態のとき、前記第３の
    トランジスタのゲート電極が前記第３の入力信号線と導
    通し、かつ前記第２の入力信号線と非導通となり、前記
    第２のトランジスタのゲート電極と、前記第４のトラン
    ジスタのゲート電極とが前記第２の入力信号線と導通
    し、かつ前記第３の入力信号線と非導通となることを特
    徴とするパルス出力回路。
  8. 【請求項８】入力電極が第１の入力信号線と電気的に接
    続された、第１のトランジスタと、 入力電極が第１の電源と電気的に接続された、第２のト
    ランジスタと、 入力電極が第２の電源と電気的に接続された、第３のト
    ランジスタと、 入力電極が第１の電源と電気的に接続された、第４のト
    ランジスタと、 入力電極が第２の電源と電気的に接続された、第５のト
    ランジスタと、 入力電極が第１の電源と電気的に接続された、第６のト
    ランジスタと、 入力電極が第２の電源と電気的に接続された、第７のト
    ランジスタと、 入力電極が第１の電源と電気的に接続された、第８のト
    ランジスタと、 容量と、走査方向切替回路とを有するパルス出力回路で
    あって、 前記第１乃至第８のトランジスタはいずれも同一導電型
    であり、 前記第１のトランジスタの出力電極と、前記第２のトラ
    ンジスタの出力電極と、前記容量の第１の端子とは、い
    ずれも出力信号線と電気的に接続され、 前記第３のトランジスタの出力電極と、前記第４のトラ
    ンジスタの出力電極と、前記第８のトランジスタの出力
    電極と、前記第１のトランジスタのゲート電極とは、い
    ずれも前記容量の第２の端子と電気的に接続され、 前記第５のトランジスタの出力電極と、前記第６のトラ
    ンジスタの出力電極と、前記第７のトランジスタの出力
    電極とは、いずれも前記第２のトランジスタのゲート電
    極と電気的に接続され、 前記第３のトランジスタのゲート電極と、前記第６のト
    ランジスタのゲート電極とは、いずれも前記走査方向切
    替回路を介して、第２の入力信号線および第３の入力信
    号線と電気的に接続され、 前記第４のトランジスタのゲート電極と、前記第５のト
    ランジスタのゲート電極とは、いずれも前記走査方向切
    替回路を介して、前記第２の入力信号線および前記第３
    の入力信号線と電気的に接続され、 前記第７のトランジスタのゲート電極と、前記第８のト
    ランジスタのゲート電極とは、いずれも第４の入力信号
    線と電気的に接続され、前記走査方向切替回路が第１の
    状態のとき、前記第３のトランジスタのゲート電極と、
    前記第６のトランジスタのゲート電極とが、前記第２の
    入力信号線と導通し、かつ前記第３の入力信号線と非導
    通となり、前記第４のトランジスタのゲート電極と、前
    記第５のトランジスタのゲート電極とが、前記第３の入
    力信号線と導通し、かつ前記第２の入力信号線と非導通
    となり、前記走査方向切替回路が第２の状態のとき、前
    記第３のトランジスタのゲート電極と、前記第６のトラ
    ンジスタのゲート電極とが、前記第３の入力信号線と導
    通し、かつ前記第２の入力信号線と非導通となり、前記
    第４のトランジスタのゲート電極と、前記第５のトラン
    ジスタのゲート電極とが、前記第２の入力信号線と導通
    し、かつ前記第３の入力信号線と非導通となることを特
    徴とするパルス出力回路。
  9. 【請求項９】請求項６において、 前記走査方向切替回路は、入力電極が前記第２の入力信
    号線と電気的に接続された第７のトランジスタと、入力
    電極が前記第２の入力信号線と電気的に接続された第８
    のトランジスタと、入力電極が前記第３の入力信号線と
    電気的に接続された第９のトランジスタと、入力電極が
    前記第３の入力信号線と電気的に接続された第１０のト
    ランジスタとを有し、前記第７乃至第１０のトランジス
    タはいずれも前記第１乃至第６のトランジスタと同一導
    電型であり、 前記第７のトランジスタの出力電極と、前記第９のトラ
    ンジスタの出力電極と、前記第３のトランジスタのゲー
    ト電極とは、いずれも前記第６のトランジスタのゲート
    電極と電気的に接続され、 前記第８のトランジスタの出力電極と、前記第１０のト
    ランジスタの出力電極と、前記第４のトランジスタのゲ
    ート電極とは、いずれも前記第５のトランジスタのゲー
    ト電極と電気的に接続され、 前記第７のトランジスタのゲート電極と、前記第１０の
    トランジスタのゲート電極とは、いずれも第４の入力信
    号線と電気的に接続され、 前記第８のトランジスタのゲート電極と、前記第９のト
    ランジスタのゲート電極とは、いずれも第５の入力信号
    線と電気的に接続され、 前記第４の入力信号線に、走査方向切替信号が入力さ
    れ、前記第５の入力信号線に、前記走査方向切替信号の
    反転信号が入力されるとき、前記第７のトランジスタ
    と、前記第１０のトランジスタとがそれぞれ導通し、か
    つ前記第８のトランジスタと、前記第９のトランジスタ
    とがそれぞれ非導通となり、 前記第５の入力信号線に、前記走査方向切替信号が入力
    され、前記第４の入力信号線に、前記走査方向切替信号
    の反転信号が入力されるとき、前記第８のトランジスタ
    と、前記第９のトランジスタとがそれぞれ導通し、かつ
    前記第７のトランジスタと、前記第１０のトランジスタ
    とがそれぞれ非導通となることを特徴とするパルス出力
    回路。
  10. 【請求項１０】請求項７において、 前記走査方向切替回路は、入力電極が前記第２の入力信
    号線と電気的に接続された第５のトランジスタと、入力
    電極が前記第２の入力信号線と電気的に接続された第６
    のトランジスタと、入力電極が前記第３の入力信号線と
    電気的に接続された第７のトランジスタと、入力電極が
    前記第３の入力信号線と電気的に接続された第８のトラ
    ンジスタとを有し、前記第５乃至第８のトランジスタは
    いずれも前記第１乃至第４のトランジスタと同一導電型
    であり、 前記第５のトランジスタの出力電極と、前記第７のトラ
    ンジスタの出力電極とは、いずれも前記第３のトランジ
    スタのゲート電極と電気的に接続され、 前記第６のトランジスタの出力電極と、前記第８のトラ
    ンジスタの出力電極と、前記第２のトランジスタのゲー
    ト電極とは、いずれも前記第４のトランジスタのゲート
    電極と電気的に接続され、 前記第５のトランジスタのゲート電極と、前記第８のト
    ランジスタのゲート電極とは、いずれも第４の入力信号
    線と電気的に接続され、 前記第６のトランジスタのゲート電極と、前記第７のト
    ランジスタのゲート電極とは、いずれも第５の入力信号
    線と電気的に接続され、 前記第４の入力信号線に、走査方向切替信号が入力さ
    れ、前記第５の入力信号線に、前記走査方向切替信号の
    反転信号が入力されるとき、前記第５のトランジスタ
    と、前記第８のトランジスタとがそれぞれ導通し、かつ
    前記第６のトランジスタと、前記第７のトランジスタと
    がそれぞれ非導通となり、 前記第５の入力信号線に、前記走査方向切替信号が入力
    され、前記第４の入力信号線に、前記走査方向切替信号
    の反転信号が入力されるとき、前記第６のトランジスタ
    と、前記第７のトランジスタとがそれぞれ導通し、かつ
    前記第５のトランジスタと、前記第８のトランジスタと
    がそれぞれ非導通となることを特徴とするパルス出力回
    路。
  11. 【請求項１１】請求項８において、 前記走査方向切替回路は、入力電極が前記第２の入力信
    号線と電気的に接続された第９のトランジスタと、入力
    電極が前記第２の入力信号線と電気的に接続された第１
    ０のトランジスタと、入力電極が前記第３の入力信号線
    と電気的に接続された第１１のトランジスタと、入力電
    極が前記第３の入力信号線と電気的に接続された第１２
    のトランジスタとを有し、 前記第９のトランジスタの出力電極と、前記第１１のト
    ランジスタの出力電極と、前記第３のトランジスタのゲ
    ート電極とは、いずれも前記第６のトランジスタのゲー
    ト電極と電気的に接続され、 前記第１０のトランジスタの出力電極と、前記第１２の
    トランジスタの出力電極と、前記第４のトランジスタの
    ゲート電極とは、いずれも前記第５のトランジスタのゲ
    ート電極と電気的に接続され、 前記第９のトランジスタのゲート電極と、前記第１２の
    トランジスタのゲート電極とは、いずれも第５の入力信
    号線と電気的に接続され、 前記第１０のトランジスタのゲート電極と、前記第１１
    のトランジスタのゲート電極とは、いずれも第６の入力
    信号線と電気的に接続され、 前記第４の入力信号線に、走査方向切替信号が入力さ
    れ、前記第５の入力信号線に、前記走査方向切替信号の
    反転信号が入力されるとき、前記第９のトランジスタ
    と、前記第１２のトランジスタとがそれぞれ導通し、か
    つ前記第１０のトランジスタと、前記第１１のトランジ
    スタとがそれぞれ非導通となり、 前記第５の入力信号線に、前記走査方向切替信号が入力
    され、前記第４の入力信号線に、前記走査方向切替信号
    の反転信号が入力されるとき、前記第１０のトランジス
    タと、前記第１１のトランジスタとがそれぞれ導通し、
    かつ前記第９のトランジスタと、前記第１２のトランジ
    スタとがそれぞれ非導通となることを特徴とするパルス
    出力回路。
  12. 【請求項１２】請求項１乃至請求項８のいずれか１項に
    おいて、 前記容量は、前記第１のトランジスタのゲート電極と、
    前記第１のトランジスタの出力電極との間の容量を用い
    ることを特徴とするパルス出力回路。
  13. 【請求項１３】請求項１乃至請求項８のいずれか１項に
    おいて、 前記容量は、活性層材料、ゲート電極を構成する材料、
    あるいは配線材料のうちいずれか２つの材料を用いて構
    成された容量であることを特徴とするパルス出力回路。
  14. 【請求項１４】請求項１乃至請求項１３のいずれか１項
    に記載の前記パルス出力回路をｎ段（ｎは自然数、１＜
    ｎ）用いてなるシフトレジスタであって、 第１段目の前記パルス出力回路において、 前記第１の入力信号線には、クロック信号もしくはクロ
    ック反転信号が入力され、 前記第２の入力信号線には、スタートパルスが入力さ
    れ、 前記第３の入力信号線には、第２段目の前記パルス出力
    回路からの出力信号が入力され、 第ｍ段目（ｍは自然数、２≦ｍ≦ｎ−１）の前記パルス
    出力回路において、 前記第１の入力信号線には、クロック信号もしくはクロ
    ック反転信号が入力され、 前記第２の入力信号線には、第ｍ−１段目の前記パルス
    出力回路からの出力信号が入力され、 前記第３の入力信号線には、第ｍ＋１段目の前記パルス
    出力回路からの出力信号が入力され、 第ｎ段目の前記パルス出力回路において、 前記第１の入力信号線には、クロック信号もしくはクロ
    ック反転信号が入力され、 前記第２の入力信号線には、第ｎ−１段目の前記パルス
    出力回路からの出力信号が入力され、 前記第３の入力信号線には、第１の電源、リセット信
    号、もしくは前記スタートパルスのいずれか１つが入力
    され、前記クロック信号あるいは前記クロック反転信号
    と、前記スタートパルスとに伴って、順次サンプリング
    パルスを出力することを特徴とするシフトレジスタ。
  15. 【請求項１５】請求項１乃至請求項１３のいずれか１項
    において、 前記導電型とは、Ｎチャネル型であることを特徴とする
    パルス出力回路。
  16. 【請求項１６】請求項１乃至請求項１３のいずれか１項
    において、 前記導電型とは、Ｐチャネル型であることを特徴とする
    パルス出力回路。
  17. 【請求項１７】請求項１４において、 前記導電型とは、Ｎチャネル型であることを特徴とする
    シフトレジスタ。
  18. 【請求項１８】請求項１４において、 前記導電型とは、Ｐチャネル型であることを特徴とする
    シフトレジスタ。
  19. 【請求項１９】請求項１乃至請求項１８のいずれか１項
    に記載のパルス出力回路あるいはシフトレジスタを用い
    たことを特徴とする表示装置。
  20. 【請求項２０】請求項１９に記載の表示装置を用いたこ
    とを特徴とする電子機器。
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