JPS5916424A

JPS5916424A - 半導体回路

Info

Publication number: JPS5916424A
Application number: JP57125334A
Authority: JP
Inventors: Satoshi Konishi; 小西　「さとし」
Original assignee: Toshiba Corp; Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-07-19
Filing date: 1982-07-19
Publication date: 1984-01-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明はブー　トスドラッグ回路を用いたスタティック
出力回路に適する半導体回路に関する。

〔発明の技術的背景及びその問題点〕

レシオ型のＭＯＳ　）ランジスタ回路においては、エン
ハンスメント型、しきい値電圧が零Ｖ付近のイン）　Ｉ
Ｊンシック型或いは通常オン状態のディプレッション型
ＭＯ８）ランジスタを負荷トランジスタとし、これを・
□エンハンスメント型ＭＯＳトランジスタで駆動する回
路形式をとっている。

このものは駆動回路が導通状態の場合は、一方電源から
負荷トランジスタと駆動トランジスタを介して他方電源
に至る直流電流経路が生じ、これがレシオ型ＭＯＳトラ
ンジスタ回路の消費１Ｌ流の大きな部分を占めている。

そこで出力回路或いは大きな負荷容量を駆動する回路に
用いられる大きなコンダクタンスをもつＭＯＳトランジ
スタ部分では、消費電流を太きくしないためにレシオレ
ス型の回路型式としている。そのために負荷ＭＯ８）ラ
ンジスタにはデグレッション型を避け、イントリンシッ
ク型トランジスタが一般に用いられている。この回路、
形式では、第１図に示すように負荷ＭＯ８）ランジスタ
Ｑｒｄによる出力コンダクタンスを上げるために、その
ダートには電源電圧ｖＤＤより高い電圧を印加して、負
荷ＭＯ８）ランジスタＱ１ｄが３極管動作をするよう“
にしである。即ちコンデンサＣＢとトランジスタＱ１ｇ
とにより、ブートストラップ電位を発生し、それを出力
側の負荷ＭＯ８）ランジスタＱ１．のゲートに印加する
回路形式である。

第１図の回路動作は第４図に示しである。即ち入力ｖ１
ｎが電源（接地）　ｖｓｓからｖＤＤハイレベルち上が
ると、それによってデグレッション型（ＤＷ））ランジ
スタＱＤとエンノ・ンスメント型（Ｅ型）トランジスタ
ＱＦ！とによるインノぐ一タの出力は、第・４図（８）
の電圧ｖａのように立ち下がる。一方その電圧をＶＣと
表わしたブートストラップノードには、トランジスタＱ
つＢを介して入力Ｖｌｎが供給され、それによシブ−ト
ストラップ電圧Ｖ、が上がるとトランジスタＱ１ｇが導
通し、トランジスタＱ１ｇによシｖｄのノードは昇圧さ
れ、それがブートストラップ用コンデンサＣＢを介して
ブートストラップノードを昇圧し、そ９を圧ｖｃにより
出力回路の負荷ＭＯ８）ランジスタＱ１ｄが駆動され、
第４図（ｃ）のように出力Ｖ。、ｕｔにハイレベルが出
力される。一方、出力の立ち下が多動作は、入力ｖ１ｎ
が立ち下が、り　Ｖ８８電位になると、トランジスタＱ
ＥＢｆ：介してブートストラップノード■。はｖ８ｓ電
位とな９、出力の負荷トランジスタＱｌｄは遮断状態と
なシ、更にトランジスタＱＤ、　Ｑ、によるインバータ
の出力■８は立ち上がシ、出力の駆動トランジスタＱ。

、は導通状態となって、出力■。ｕｔはＶＢＢ’ｔＪｉ
ｒ位へ立ち下がる。

さて第１図のブートストラップ出力回路において、立ち
上がシ時間を決める要点は、入力ｖｉｎによシブ−トス
トラップノード電圧■。を充電する速度である。即ち入
力■ｉｎによりトランジスタＱＥＢを介（てＶｃを少し
昇圧するとトランジスタＱ１．が導通し、■４とともに
■。はブートストラップ動作によシ昇圧されて行く。こ
のＶＣの昇圧期間中にもｖｃが°’ＤＤ　　’ＴＥ　”
　（ＶＴＥはＥ型ＭＯ８トランジスタＱＥＢのしきい値
電圧）になるまでは、トランジスタＱＫＢは導通してお
り、そのため人力ＶｉｎはトランジスタＱＥＩＩを介し
てｖｃを昇圧する。このＶ。の最終的な昇圧電位は、ｖ
ｄノ昇圧による（　”ＤＤ　−”１１８　）ＣＢ／ＣＴ
　（ＣＴはブートストラップノードの全電気容量）と、
入力ｖＩｎによる■。の最初の昇圧電位と、ＶＣの昇圧
中の’　ＶＤＤ−ＶＴＮ”　Ｋいたるまでの昇圧電位分
との和である。上記一連の動作から分るように、トラン
ジスタＱ１ｇによυＶｄが昇圧されるより急速にｖｌｎ
によってＶＣを昇圧してやれば、ＶＣの最終的な昇圧電
位は高くなり、それによって出力負荷ＭＯＳトランジス
タＱ１ｄのケ゛−ト電圧が高くなシ、高速の立ち上がシ
動作をさせることができる。この観点から見ると、従来
回路においては入力ｖＩｎによシ急速にＶＣを昇圧しよ
うとしても、トランジスタＱＥＢＯケ゛−ト電圧が”Ｄ
Ｄであるので、ｖｌｎが立ち上がｊｌＪ　ＶＤＤｔ位と
な゛っても、ｖｃにはその電位よシトランジスタＱＥＢ
のしきい値電圧ｖＴつ分だけ降下した電位にしか昇圧さ
れない。しかもトランジスタＱＦ、Ｂのダート電圧がＶ
ＤＤｔ位のままであることは、ｖｉｎの立ち上がりに対
してトランジスタＱ。Ｂのコンダクタンスは次第に低下
してゆくことを意味し、これはブートストラップ動作を
高めるためには急速にｖｃをｖｉｎに昇圧することが必
要であるということに反しておシ、その結果高速の立ち
上がり出力を得るのは難しくなっていた。

〔発明の目的〕

本発明は上記実情に鑑みてなされたもので、入力信号に
よる急速なブートストラッグノードの昇圧を可能とし、
これによシ高速の立ち上が９出力が得られる半導体回路
を提供しようとするものである。

〔発明の概要〕

本発明は上記目的を達成するため、入力信号の立ち上が
りにともなって該入力信号をブートストラップノードに
伝送するトランジスタのケ９−ト電圧を昇圧するように
して上記トランジスタを３極管動作させることによシ、
従来例のようなトランジスタＱｌ、Ｂのしきい値電圧降
下を生じず、かつ上記トランジスタのコンダクタンスを
上げることにより、急速なブートストラッグノードの昇
圧を可能とするものである。

〔発明の実施例〕

以下図面を参照して本発明の一実施例を説明する。第２
図は同実施例を示すものである力よ、これは第１図のも
のと対応させた場合のｆｌＪであるから、対応個所には
同一符号を用いる。Ｒ１１ちソースが電源ｖ８８（接地
）に接続されたＥ型トランジスタＱ。、のドレインと、
ト９レイン７５Ｅ電源■　に接続されたイントリンシッ
ク型（Ｉ型）ＤＤトランジスタＱ１．のドレインはＶ。ｕｔの出ノｊ端で
共通接続され、トランジスタＱ１ｄのダートは、ドレイ
ンが電源ｖＤＤに接続されたＩ型トランジスタＱ１ｇの
ｆ−）に共通接続され、該ケ゛−トはコンデンサＣＢを
介してトランノスタＱ１ｇΩソースに接続される。該ト
ランジスタＱ１ｇのソースはＥ型トランジスタＱＫｇの
ドレインとソースを介して接地され、該トランジスタＱ
〜のケ９−トはトランジスタＱＦ、ｄのケ゛−トと共通
接続される。

Ｄ型トランジスタＱＤとＥ型トランジスタＱ８で形成さ
れるインバータの出力端はトランジスタＱ□＋　ＱＥ４
のｆ−）に接続され、上記イン・６−タの入力端つま、
９）ランジスタＱＥＯケ９−トは入力信号ｖｉｎの入力
端に接続され、該入力端はＥ型トランジスタＱＥＢのド
レイン、ソースを介してトランジスタＱ　のダートつま
りブートストｇラップノードに接続される。トランジスタＱ８Ｂのダー
トはＥ型トランジスタＱＥＵのソースに接続され、該ト
ランジスタＱ１のダートとドレインは電源ｖＤＤに接続
される。トランジスタＱＦ、Ｂのダートとドレイン間に
はｍｌンデンサＣＷが配置されるが、このコンデンサＣ
％は入力信号Ｖｉｎの立ち上が９時にトランジスタＱＥ
Ｂのケ９−ト電圧を昇圧するためのもので、トランジス
タＱ。Ｂのダートノードの浮遊容量がＱｌｉ、Ｂのダー
ト容量に比べて小さければ、上記コンデンサＣ′Ｂはあ
えて必要とせず、Ｑつ、のゲート容量でダート電圧を充
分に昇圧することができる。

第２図の回路にあっては、トランジスタＱＦ、Ｂのダー
トにはトランジスタＱＥＵによｆ：＞　ＩＩ　ｖ、Ｄ−
ｖＴＥ＃の電圧が常時印加され、従ってトランジスタＱ
。は反転状態にあり、かつ入力■ｌｎとはコンデンサ結
合或いはトランジスタＱ０のダート容量によ多結合され
、それによって入力■、ｎの立ち上がシミ圧は、コンデ
ンサ結合によｐ）ラン・ゾスタＱＥＢのダート電圧Ｖｂ
を昇圧するように構成されている。この回路構成によシ
、第５図に示すように入力ｖ１１１が立ち上がると、同
時に電圧ｖｂは電源電圧■ＤＤより高く昇圧されてその
ためブートストラップノード電圧■。は入力■１ｎによ
シ従来例に比して急速に昇圧される。

このブートストラップノードの入力ｖｉｎによる初期昇
圧電位には、トランジスタＱＥＢが３極間動作するため
従来回路に見られたトランジスタＱＥＢのしきい値電圧
降下もなければ、入力Ｖｌｎの立ち上が）にともなって
ソース、ダート間の電位差が小さくなることによるトラ
ンジスタＱつ、のコンダクタンスの低下も少なく、従っ
て入力Ｖｉｎによるｖｃの昇圧は速くなシ、出力Ｖ。ｕ
ｔの立ち上がシも速くなる。一方、入力ｖｌｎの立ち下
がシ時は、トランジスタＱＥＢを介して■。はｖ８８電
位となってトランジスタＱ１．は遮断状態となり、更に
トランジスタＱＤ、　Ｑ、　　によるインバータ出力′
成圧ｖａは立ち上がって、トランジスタＱつ、を導通と
して出力Ｖ。ｕｔを立ち下がらせるものである。

第３図は本発明の他の実施例の回路図である。

この回路の構成の特徴は、トランジスタＱＥＨのダート
とトランジスタＱＤ、ＱＥによるインバータの出力端と
の間にＥ型トランジスタＱ。、を介挿し、そのダートに
は電源ｖＤＤを印加したものである。

ところで第２図の回路では、入力■１ｎの立ち上がシに
よシトランノスタＱＩｉ、Ｂのダート電圧ｖｂはかｌ）
昇圧され、最終的にはトランジスタＱＥＵのしきい値電
圧分だけ低い電圧即ち゛”ＤＤ−ｖＴＥ′″とトランジ
スタＱＥＢＯケ゛−ト容量を介した入力Ｖｉｎによる昇
圧電位の和に壕で７ｐこの電位は’　ｖＤＤ＋　ｖ、ｒ
Ｆ、’よシ高くＱ０８は常時導通の状態にあシ、従って
ブートストラップノード電位Ｖ。には、トランジスタＱ
ｆｆｉＢを介して入力ｖｌｎにいたる電流経路が生じそ
のためｖｃが下がシ気味になる弱点もあった。そこで第
３図では・入力Ｖｉｎの立ち上が９によりブートストラ
ップノード電圧ｖｃを昇圧した後はトランジスタＱＩＢ
のケ９−ト電圧ｖｂを下げ、ブートストラップ動作の開
始とともに始まるｖｃの昇圧において、トランジスタＱ
ＥＢを遮断状態としてブートストラップノードから入力
ｖ１ｎへの電流経路を断ち、以ってブートストラップ電
圧■ｃヲ高め、ブートストラップ動作の効果を高めてト
ランジスタＱ１ｄによる出力Ｖ。ｕｔと高速化したもの
である。

第３図において立ち上が９動作は、入力Ｖｉｎが立ち上
がってもトランジスタＱｐ　ｒ　ＱＥによるインバータ
出力はしばらくは高い電圧レベルにあり、従ってｖｂに
はトランジスタＱつ。による電源電圧のしきい値電圧降
下電位”　■ＬＩＤ　　’ＴＮ　”がＤ型トランジスタ
ＱＤを介して印加嘔れておシ、さらにトランジスタＱｇ
ｎは反転状態を−保っている。そのためトランジスタＱ
Ｆ、Ｂのゲート容量翫更にはトランジスタＱｇＢＯケ゛
−トとドレイン間を接続したコンデンサＣ′Ｂとによシ
、入力ｖｉｎの立ち上がシ偏号はトランジスタＱＩ８Ｂ
のダート電圧■ｂを高め、入力Ｖｉｎの立ち上がシによ
り急速にブートストラップノードｖｃを昇圧する。そし
てトランジスタＱＩｇが濁通状態となり、ブートストラ
ップ動作が開始される時分に九ると、トランジスタＱＤ
、ＱＥの・インバータ出力は立ち下がり、それによって
■ｂ電位も立ち下がり、トランジスタＱｉｉＢのドレイ
ン電位であるＶｌｎが電源ｖＤＤであるため■ｂ電位が
”　ｖＤＬ、十ｖ、、　”以下となるとトランジスタＱ
Ｅｌｌは遮断状態となり、ブートストラップノードから
トランジスタＱつ８を介して入力ｖｉｎに至る電流経路
はなく在り、ブートストラップノード電位■。は充分昇
圧され、以ってブートストラップ動作を高めてトランジ
スタＱ１ｄによる出力Ｖ。ｕｔを高速化したものである
。第６図はこの動作を示す電圧波形図である。

なお、コンデンサＣ４は、第２図に示した発明例と同様
にトランジスタＱＥＢのゲートノードの浮遊容量がＱＥ
ＢＯケ゛−ト容量に比べて小さければＣ′Ｂはあえて必
要ではなく、トランジスタＱ０のダートで代用すること
ができる。− 以上の実施例では負荷トランジスタとしては、Ｄ型トラ
ンジスタとＩ型トランジスタの２種を用いたが、これを
単一化して全ての負荷トランジスタを１型とすることも
できる。第７図、第。

８図は、第２図、第３図の回路の負荷トランジスタを全
て１型としたものである。更に駆動トランジスタも負荷
トランジスタも全てＥ型とすることもでき、第９図、第
１０図はその例を示している。

ところで第２図、第３図の回路の出力Ｖ。ｕｔの立ち下
がシに関しては、入力Ｖｌｎが立ち下がりトランジスタ
Ｑｐ　＋　％によるインバータが反転して駆動トランジ
スタＱ１８ｄのゲート電圧ｖａが上がって、トランジス
タＱ０ｄを導通することによって行なわれるが、このと
き電圧■。がまた高い電位にあるとトランジスタＱ１．
も導通状態にあシ、その期間トランジスタＱＩｄｌ！：
Ｑｏｄとはレシオ型の回路となシ、電源ｖＤＤからｖｓ
８ヘトランジスタＱ　　、Ｑ　　を介して無駄々電流が
流れＩｄ　　　　　Ｅｄると共に出力Ｖ。ｕｔの立ち下が多速度が遅くなる。

そこで第１１図、第１２図は第２２図、第３図のブート
ストラップ電圧ｖｃヲ、入力■Ｉｎが立ち下がＢｖ。が
立ち上がるとただちにＶＣが放電されてｖ８１１電位へ
立ち下がるように、トランジスタＱＥ６　？　ＱＦ、ｇ
　＋　％　＋　ＱｇＢ　＋　Ｑｇｇ　＋　ＱＥＣと同じ
Ｅ型トランジスタＱｇｉを設けた回路である。勿論この
電圧■。の放電は、電圧ｖａが立ち上がるのに先だって
行なわれた方がよく、そのためにトランジスタＱ１のダ
ートを他の外部信号Ｖ１ｎによって制御してもよい。第
１３図、第１４図はその例を示している。

前記実施例の効果を調べるために第１図力いし第３図の
回路を構成し、入力信号の立ち上がシに対する出力の立
ち上がりの遅延時間を調べた。即ち入力ｖｌｎが電源ｖ
ＤＤの９０％の電位になった時点から出力■。ｕｔが同
じくｖＤＤの９０％の電位になるまでの時間を調べたと
ころ、第２図、第３図の場合はトランジスタＱ、、　ｌ
　Ｑつ。の大きさには余り影響されず、第１図にくらべ
て遅延時間は１／１．４〜１／３と短く々つた。

なお本発明は上記実施例のみに限られず種々の応用が可
能である。例えば本発明はＮチャネル型トランジスタ回
路のみでなくＰチャネル回路にも適用できる。また本発
明回路を集積回路化する場合にはコンデンサＣＢ　＋　
Ｃ’ＢはＭＯＳキャノぞシタによシ構成してもよい。

〔発明の効果〕

以上説明した如く本発明によれば、プートストラップ動
作を行なうノードを高速に昇圧するようにしたため、高
速の立ち上がり出力回路が得られる半導体回路が提供で
きるものである。

【図面の簡単な説明】

第１図は従来の半導体回路図、第２図、第３図は本発明
の実施例の回路図、第４図ないし第６図は第１図ないし
第３図の回路動作を示す電圧波形図、第７図ないし第１
４図は本発明の他の実施例の回路図である。Ｑｌｄ＋　ＱＦ、ｄ＋　ｑ、ｇ＋　Ｑｙ、ｇ　ｒ　ＱＤ
　＋　ＱＥ＋　ＱＥＢ　＋　ＱＥＵ　”’ＭＯ８）ラン
ジスタ、ＣＢ、Ｃｔ・・・コンデンサ。

Claims

【特許請求の範囲】（１）チャネル導電路の一方の電極が第１の電源に接続
された第１のＭＯＳ　）ランジスタのチャネル導電路の
他方の電極と、チャネル導電路の一方の電極が第２の電
源に接続された第２のＭＯＳ　）ランジスタのチャネル
導電路の他方の電極とは第１のノードで共通接続され、
前記第２のＭｏｂ’）ランジスタのダートは、チャネル
導電路の一方の電極が第２の電源に接続された第３のＭ
ＯＳ　）ランジスタのケ゛−トに共通接続され、このダ
ートは第１のコンデンサを介して第３のＭＯＳ　）ラン
ジスタのチャネル導電路の他方の電極と第２０ノードで
接続され、この第２のラードはチャネル導電路の一方の
電極が第１の電源に接続された第４のＭＯＳ　ト７ンジ
スタのチャネル導電路の他方の電極に接続され、第５．
第６のＭＯＳトランジスタで形成されかつ第５のＭＯＳ
トランジスタのダートに入力信号が印加されるインバー
タの出力となる第３のメートは第１゜第４のＭＯＳトラ
ンジスタのダートに接続され、前記インパ〜りの入力は
第７のＭＯＳ　）ランジスタのチャネル導電路を介して
第２．第３のＭＯＳトランジスタのダートに接続され、
第７のＭＯＳトランジスタのダートは第８のＭＯＳ　）
ランジスタのチャネル導電路の一方の電極に接続され、
第８のＭＯＳ　）ランジスタのチャネル導電路の他方の
電極とダートは第２の電源に接続されたこと全特徴とす
る半導体回路。（２）　　前記第７のＭＯＳ　）ランジスタのチャネル
導電路の前記入力信号側の電極とケ°−ト間には第２の
コンデンサが配置されている仁とを特徴とする特許請求
の範囲第１項に記載の半導体回路。（３）　　前記第１．第２のコンデンサはＭＯＳキャパ
シタによシ構成されていることを特徴とする特許請求の
範囲第２項に記載の半導体回路。（４）前記第２．第３のＭＯＳ　）ランジスタのグ−ト
が共通接続されたノードは第９のＭＯＳ　）ランジスタ
を介して第１の電源に接続され、第９のＭＯＳトランジ
スタのダートは第３のノードに接続されていることを特
徴とする特許請求の範囲第１項に記載の半導体回路。（５）前記第２．第３のＭＯＳトランジスタのダートが
共通接続されたノードは第９のＭＯＳトランジスタのチ
ャネル導電路を介して第１の電源に接続され、第９のＭ
ＯＳ　）ランジスタのダートは前記入力信号とは別の入
力信号源に接続されていることを特徴とする特許請求の
範囲第１項に記載の半導体回路。（６）前記第２１第３のＭＯＳ　トランジスタのしきい
値電圧の絶対値は前記第１．第４．第５゜第７　、第８
のＭＯＳ　）ランジスタのしきい値電圧以下であること
を特徴とする特許請求の範囲第１項に記載の半導体回路
。（７）前記第６のＭＯＳ　）ランジスタのしきい値電圧
は、前記第２の電源電圧が第１の電源電圧よシ高い時に
は第１．第４．第５．第７．第８のＭＯＳ　）ランジス
タのしきい値電圧以下で６．？、第２の電源電圧が第１
の電源電圧よシ低い時には第１．第４．第５．第７．第
８のＭＯＳ　）ランジスタのしきい値電圧以上であるこ
とを特徴とする特許請求の範囲第１項に記載の半導体回
路。（８）　　前記第９のＭＯＳ　）ランジスタのしきい値
電圧は第１．第４．第５．第７．第８のＭＯＳトランジ
スタのしきい値電圧と略等しいことを特徴とする特許請
求の範囲第１項に記載の半導体回路。（９）　　チャネル導電路の一方の電極が第１の電源に
接続された第１のＭＯＳ　）ランジスタのチャネル導電
路の他方の電極と、チャネル導電路の一方の電極が第２
の電源に接続された第２のＭＯＳ　）ランジスタのチャ
ネル導電路の他方の電極とは第１のノードで共通接続さ
れ、前記第２のＭＯＳ　）ランジスタのダートは、チャ
ネル導電路の一方の電極が第２の電源に接続された第３
のＭＯＳ　）ランジスタのダートに共通接続され、この
ゲートは第１のコンデンサを介して第３のＭＯＳ　）ラ
ンジスタのチャネル導電路の他方の電極と第２の／−ド
で接続され、この第２０ノードはチャネル導電路の一方
の電極が第１の電源ニ接続された第４のＭＯＳトランジ
スタのチャネル導電路の他方の電極に接続され、第５．
第６のＭＯＳ　）ランジスタで形成されかつ第５のＭＯ
Ｓトランジスタのダートに入力信号が印加されるインバ
ータの出力となる第３のノードは第１゜第４のＭＯＳ　
）ランジスタのケ゛−トに接続され、前記インバータの
入力は第７のＭＯＳ　トランジスタのチャネル導電路を
介して第２．第３のＭＯＳトランジスタのゲートに接続
され、前記第７のＭＯＳ　）ランジスタのケゞ−トは、
ダートが第２の電源に接続された第１０のＭＯＳ　）ラ
ンジスクのチャネル導電路を介して第３のノードに接続
されたことを特徴とする半導体回路。Ｑ＋１　　前記第７のＭＯＳ　ｌ−ランジスタのチャネ
ル導電路の前記入力信号側の電極とケ゛−ト間には第２
のコンデンサが配置されていることを特徴とする特許請
求の範囲第９項に記載の半導体回路。（１１）前記第１．第２のコンデンサはＭＯＳキャパシ
タにより構成されていることを特徴とする特許請求の範
囲第１０項に記載の半導体回路。（１２）　前記第２．第３のＭＯＳ　）ランジスタのダ
ートが共通接続されたノードは第９のＭＯＳ　）ランジ
スタを介して第１の電源に接続され、第９のＭＯＳ　）
ランジスタのダートは第３のノードに接続されているこ
とを特徴とする特許請求の範囲第９項に記載の半導体回
路。（，１３）　前記第２．第３のＭＯＳ　）ランジスタの
ゲートが共通接続されたノードは第９のＭＯＳ　）ラン
ジスタのチャネル導電路を介して第１の電源に接続され
、第９のＭＯＳ　）ランジスタのダートは前記入力信号
とは別の入力信号源に接続されていることを特徴とする
特許請求の範囲第９項に記載の半導体回路。（１４）前記第２．第３のＭＯＳ　）ランジスタのしき
い値電圧の絶対値は前記第１．第４．第５゜第７．第１
０のＭＯＳ　）ランジスタのしきい値電圧風下であるこ
とを特徴とする特許請求の範囲第９項に記載の半導体回
路。（１５）前記第６のＭＯＳ　）ランゾスタのしきい値電
圧は、前記第２の電源電圧が第１の電源電圧よシ高い時
には第１．第４．第５．第７．第１０のＭＯＳ　）ラン
ジスタのしきい値電圧以下であシ、第２の電源電圧が第
１の電源電圧より低い時には第１．第４．第５．第７．
第１０のＭＯＳ　）ランジスタのしきい値電圧以上であ
ることを特徴とする特許請求の範囲第９項に記載の半導
体回路０（１６）前記第９のＭＯＳ　トランジスタのしきい値電
圧は第１．第４．第５．ＮＩＪ７．第１０のＭＯＳトラ
ンジスタのしきい値電圧と略等しいことを特徴とする特
許請−求の範囲第９項に記載の半導体回路。