JPS617724A - ブ−トストラツプ型インバ−タ−回路 - Google Patents
ブ−トストラツプ型インバ−タ−回路Info
- Publication number
- JPS617724A JPS617724A JP59128703A JP12870384A JPS617724A JP S617724 A JPS617724 A JP S617724A JP 59128703 A JP59128703 A JP 59128703A JP 12870384 A JP12870384 A JP 12870384A JP S617724 A JPS617724 A JP S617724A
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- voltage
- electric potential
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
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- Mathematical Physics (AREA)
- Shift Register Type Memory (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はブートストラップ型のインバータ回路に関し、
特に高電圧動作可能のブートスドラ・ンブ型のインバー
タに関する。
特に高電圧動作可能のブートスドラ・ンブ型のインバー
タに関する。
ブートストラップ型のインバータ回路は大容量の負荷を
高速で充放電させる時に用いられる回路であり、その回
路を第１図に示す。この回路動作を各節点の電位変化を
示すタイミング図である第２図を用いて説明する。
高速で充放電させる時に用いられる回路であり、その回
路を第１図に示す。この回路動作を各節点の電位変化を
示すタイミング図である第２図を用いて説明する。
いま時刻ｔ１にＩＮは旧ｇｈレベルであり、ＭＯＳ ト
ランジスタ（以下Ｔｒという） Ｍ２はＯＮしているた
め、出力信号ＯＵＴの電位ｖｌはＭｌ ＋ Ｍ２のｇｍ
比で決まるしＯＷレベルであるＶＬになる。この時ＭＯ
３Ｔｒ Ｍｌのゲート電圧■２は、ダイオード接続され
たＭＯ３Ｔｒ３によりＶ２＝Ｖｏ−ｖ となっている
。ここでｖＴ３はＭＯ３’ Ｔｒのしきい値電圧である
。この状態においてブート容量ＣＡＢの両端子間には （Ｖ２ Ｖｌ） ＝ Ｖｏ −ＶＴ３−ＶＬ１
＝１゜ の電圧が加わっているため、）には ＱＢ ＝ ＣＢ（Ｖｂ−ＶＴ３−ＶＬ）の電荷が蓄積さ
れている。同様に節点■と ＧＮＤ間に存在する容量へ
にもｃｈ＝ＣＡ（Ｖｏ −ｖ ）の電荷Ｔ３ か蓄積されている。
ランジスタ（以下Ｔｒという） Ｍ２はＯＮしているた
め、出力信号ＯＵＴの電位ｖｌはＭｌ ＋ Ｍ２のｇｍ
比で決まるしＯＷレベルであるＶＬになる。この時ＭＯ
３Ｔｒ Ｍｌのゲート電圧■２は、ダイオード接続され
たＭＯ３Ｔｒ３によりＶ２＝Ｖｏ−ｖ となっている
。ここでｖＴ３はＭＯ３’ Ｔｒのしきい値電圧である
。この状態においてブート容量ＣＡＢの両端子間には （Ｖ２ Ｖｌ） ＝ Ｖｏ −ＶＴ３−ＶＬ１
＝１゜ の電圧が加わっているため、）には ＱＢ ＝ ＣＢ（Ｖｂ−ＶＴ３−ＶＬ）の電荷が蓄積さ
れている。同様に節点■と ＧＮＤ間に存在する容量へ
にもｃｈ＝ＣＡ（Ｖｏ −ｖ ）の電荷Ｔ３ か蓄積されている。
時刻ｔ２にＩＮがＬｏｗレベルとなり、 ＭＯＳ Ｔｒ
Ｍ２がＯＦＦすれば出力電圧ｖ１はＭＯＳ Ｔｒ Ｍ
＋を介して流入する電流により上昇する。ここでこのｖ
ｌの上昇は、第２図に示すようにｖｌの上昇をもひき起
こす、なぜならば（Ａ、ＣＢに蓄積された電荷は保存さ
れたままであるので例えばいまｖｌがＶＬからＶＩＡ
まで上昇すると、Ｖ２のその時の電位ｖ２ＡはＣＢ ＝６−ｖＴ３＋（ｖＩＡ−ｖＬ）ＸｃＡ＋ＣＢＢ になる。一般にＣＢ））０％であるためＣＡ＋ＣＢ＝
’であり、Ｖ２Ａ はほぼｖｌの上昇分である（ｖＩ
Ａ−ＶＬ）だけ上昇する。このｖＩ上昇によりｖｌが上
昇するため、 ＭＯＳ ＴｒのＭｌのゲート・ソース間
電圧（ＶＬ −ＶＩ）はＶ、が上昇してもほとんど変化
なく、ＭＯＳ Ｔｒ Ｍ＋はつねに非飽和の領域で動作
する。従ってｖｌがしｏｗから旧ｇｂに変化する時のＭ
ＯＳＴｒＭ４を介して負荷に流入する充電電流も飽和す
ることがないため、ｖｌの電位の立ち上がりスピードが
通常のインバーターに比べて速くなる。これは出力電圧
の上昇をインバーターのロードＴｒであるＭｌのゲート
に正帰還しているとも言える。ところでこの正帰還のた
め立ち上がりスピードの高速化が可能となっているが、
この正帰還によるｖｌの電位上昇のため、以下に述べる
欠点が存在していた。
Ｍ２がＯＦＦすれば出力電圧ｖ１はＭＯＳ Ｔｒ Ｍ
＋を介して流入する電流により上昇する。ここでこのｖ
ｌの上昇は、第２図に示すようにｖｌの上昇をもひき起
こす、なぜならば（Ａ、ＣＢに蓄積された電荷は保存さ
れたままであるので例えばいまｖｌがＶＬからＶＩＡ
まで上昇すると、Ｖ２のその時の電位ｖ２ＡはＣＢ ＝６−ｖＴ３＋（ｖＩＡ−ｖＬ）ＸｃＡ＋ＣＢＢ になる。一般にＣＢ））０％であるためＣＡ＋ＣＢ＝
’であり、Ｖ２Ａ はほぼｖｌの上昇分である（ｖＩ
Ａ−ＶＬ）だけ上昇する。このｖＩ上昇によりｖｌが上
昇するため、 ＭＯＳ ＴｒのＭｌのゲート・ソース間
電圧（ＶＬ −ＶＩ）はＶ、が上昇してもほとんど変化
なく、ＭＯＳ Ｔｒ Ｍ＋はつねに非飽和の領域で動作
する。従ってｖｌがしｏｗから旧ｇｂに変化する時のＭ
ＯＳＴｒＭ４を介して負荷に流入する充電電流も飽和す
ることがないため、ｖｌの電位の立ち上がりスピードが
通常のインバーターに比べて速くなる。これは出力電圧
の上昇をインバーターのロードＴｒであるＭｌのゲート
に正帰還しているとも言える。ところでこの正帰還のた
め立ち上がりスピードの高速化が可能となっているが、
この正帰還によるｖｌの電位上昇のため、以下に述べる
欠点が存在していた。
第２図に示すように、ｖｌの電位は時間ｔ３においテＶ
２（ｔ ＝Ｌ３） ＝Ｖｆｌ ”Ｔ３＋ （Ｖｎ−Ｖ
Ｔ３−ＶＬ） ・慟 ７７石まで、すなわち電源電圧以上に上昇する。
２（ｔ ＝Ｌ３） ＝Ｖｆｌ ”Ｔ３＋ （Ｖｎ−Ｖ
Ｔ３−ＶＬ） ・慟 ７７石まで、すなわち電源電圧以上に上昇する。
ＪＬ体的数ｆｍ ヲ示セｉｆ Ｖｎ ＝ ＋５Ｖ 、
ＶＴ３＝ Ｉ Ｖ 。
ＶＴ３＝ Ｉ Ｖ 。
ＶＬ＝ ０．３Ｖ’、 ＣＢ＝ １．ＯＦＦ、０％
＝０．１ｐＦ トすると、ｖｌ（ｔ ＝ ［３） ：
２６．４Ｖ ｔ テ上昇ｔ６− コｆ）ヨウｆＺ高電圧
が発生すると、第１図のＭＯＳ Ｔｒ Ｍ３のソースを
形成しているＮ層とその周辺のＰ層とのＰ−Ｎ接合がブ
レークダウンする可能性がある。ブレークダウンは無駄
な電力消費を招くとともに、ノイズの発生により、回路
の誤動作の原因となる。これを防止するためにプロセス
的にＰ−Ｎ５合の耐圧を向上させることも考えられるが
、余分なプロセスを要求することになり好ましくない。
＝０．１ｐＦ トすると、ｖｌ（ｔ ＝ ［３） ：
２６．４Ｖ ｔ テ上昇ｔ６− コｆ）ヨウｆＺ高電圧
が発生すると、第１図のＭＯＳ Ｔｒ Ｍ３のソースを
形成しているＮ層とその周辺のＰ層とのＰ−Ｎ接合がブ
レークダウンする可能性がある。ブレークダウンは無駄
な電力消費を招くとともに、ノイズの発生により、回路
の誤動作の原因となる。これを防止するためにプロセス
的にＰ−Ｎ５合の耐圧を向上させることも考えられるが
、余分なプロセスを要求することになり好ましくない。
本発明の目的は、上記の従来技術の欠点に鑑みて提案さ
れたものであり、プロセス上の耐圧向上を要求すること
なく、高電圧においても安定した動作を可能とするブー
トストラップ型インバーターを提供することにある。
れたものであり、プロセス上の耐圧向上を要求すること
なく、高電圧においても安定した動作を可能とするブー
トストラップ型インバーターを提供することにある。
本発明は、入力端子が第１のＭＯ’ＳＬランジスタのゲ
ートに接続され、前記第１のＭＯＳトランジスタのソー
スが接地され、そのトレインが第２のＭＯＳ トランジ
スタのソースに接続され、前記第２の１ＩＩＯＳトラン
ジスタのドレインは電源に接続され、前記第２のＭＯＳ
トランジスタのゲート争ソース間に容量が接続され、
前記第２のＭＯＳ トランジスタのゲートに第３のＭＯ
Ｓトランジスタのソースが接続され、前記第３のＭＯＳ
トランジスタのドレインは電源に接続され、前記第３の
ＭＯＳ トランジスタのゲートには所定の定電圧を出力
する電圧源の出力端子が接続されていることを特徴とす
る。
ートに接続され、前記第１のＭＯＳトランジスタのソー
スが接地され、そのトレインが第２のＭＯＳ トランジ
スタのソースに接続され、前記第２の１ＩＩＯＳトラン
ジスタのドレインは電源に接続され、前記第２のＭＯＳ
トランジスタのゲート争ソース間に容量が接続され、
前記第２のＭＯＳ トランジスタのゲートに第３のＭＯ
Ｓトランジスタのソースが接続され、前記第３のＭＯＳ
トランジスタのドレインは電源に接続され、前記第３の
ＭＯＳ トランジスタのゲートには所定の定電圧を出力
する電圧源の出力端子が接続されていることを特徴とす
る。
この構成にすることにより、電源電圧より上昇する節点
の最高電位を低めに設定できる。これを実現しているの
は、高電位となる節点の高電位となる前の初期電位を下
げていることである。
の最高電位を低めに設定できる。これを実現しているの
は、高電位となる節点の高電位となる前の初期電位を下
げていることである。
〔実施例の説明〕
以下、本発明の実施例を図面を参照して詳細に説明する
。第３図は本発明の一実施例を示す回路図であり、第４
図はその動作を説明するタイミング図である。時刻ｔ４
にＩＮはＨｉｇｈレベルでＭＯＳ ＴｒＭ２はＯＮして
いるため、出力信号ＯＵＴの電位ｖ３は、市・Ｍ２のｇ
ｍ比で決まるＬｏｗレヘルであるＶＴ、 になる。
。第３図は本発明の一実施例を示す回路図であり、第４
図はその動作を説明するタイミング図である。時刻ｔ４
にＩＮはＨｉｇｈレベルでＭＯＳ ＴｒＭ２はＯＮして
いるため、出力信号ＯＵＴの電位ｖ３は、市・Ｍ２のｇ
ｍ比で決まるＬｏｗレヘルであるＶＴ、 になる。
また節点■の電位は、にＯ３Ｔｒ Ｍ５ ＋ Ｍ６のＴ
ｒサイズ比で決まる一定電位ｖ５となっている。このた
めＶ、をゲート電圧としてＭＯＳ Ｔｒ Ｍ４のソース
電位ｖ４は、Ｖ４＝ＶＳＶ となっている。ここでＶ
Ｉ４ はＭＯＳＴｒＭ、、のしきい値電圧である。つ
まりｖ４の初期電位はｖ５により任意に設定可能である
。
ｒサイズ比で決まる一定電位ｖ５となっている。このた
めＶ、をゲート電圧としてＭＯＳ Ｔｒ Ｍ４のソース
電位ｖ４は、Ｖ４＝ＶＳＶ となっている。ここでＶ
Ｉ４ はＭＯＳＴｒＭ、、のしきい値電圧である。つ
まりｖ４の初期電位はｖ５により任意に設定可能である
。
このようにｖ４の初期電位がｖ５ ＶＩ４ となる
ため、ｔ５でＩＮがＬｏｗとなり、ｔ６でｖ３が６の電
位まで上昇した時の節点■の電位Ｖ４（ｔ＝ｔ６）は最
終的）、＝ｖ、 （ｔ ＝ｔ、） ＝ＶＳ ”Ｔ４
＋ （Ｖｓ−■Ｔ４ ”Ｌｌ ）・０％ ＋ ＣＤ
となる。即ちｂ電位によらずｖ５の電位により任意に変
えることが可能となる。具体的数値を上げるならば ｖ５−１ＯＶ、■Ｔ４ ＝１■、ｖＬ１ ＝ ０．３ｖ
、ＣＢ＝１ｐＦｃ＝ｏ、＋ｐＦトするトＶ４（ｔ ＝Ｌ
） ＝１８．９Ｖトナリ、十分通常のＪｕｎｃｔｉｏｎ
耐圧内に入れることが可能となる。またこのＶ４（ｔ＝
ｔ４）の電位を下げるキーポイントになったｖ５の電位
は、ＭＳＩＭ６のＴｒサイズ比を変えることにより任意
に変えることができ、設計性は高い。
ため、ｔ５でＩＮがＬｏｗとなり、ｔ６でｖ３が６の電
位まで上昇した時の節点■の電位Ｖ４（ｔ＝ｔ６）は最
終的）、＝ｖ、 （ｔ ＝ｔ、） ＝ＶＳ ”Ｔ４
＋ （Ｖｓ−■Ｔ４ ”Ｌｌ ）・０％ ＋ ＣＤ
となる。即ちｂ電位によらずｖ５の電位により任意に変
えることが可能となる。具体的数値を上げるならば ｖ５−１ＯＶ、■Ｔ４ ＝１■、ｖＬ１ ＝ ０．３ｖ
、ＣＢ＝１ｐＦｃ＝ｏ、＋ｐＦトするトＶ４（ｔ ＝Ｌ
） ＝１８．９Ｖトナリ、十分通常のＪｕｎｃｔｉｏｎ
耐圧内に入れることが可能となる。またこのＶ４（ｔ＝
ｔ４）の電位を下げるキーポイントになったｖ５の電位
は、ＭＳＩＭ６のＴｒサイズ比を変えることにより任意
に変えることができ、設計性は高い。
なお実施例では電圧制御用として第３図に示すＭｓ、Ｍ
６よりなる電圧源を用いたが、一般の電圧源でも使用可
能であることはいうまでもない。
６よりなる電圧源を用いたが、一般の電圧源でも使用可
能であることはいうまでもない。
このように本発明によれば、電源電圧より高電位となる
節点の電位上昇をおさえることができ、高電圧動作にお
いても安定したブートストラップ型のインバーターの動
作を確保できる。
節点の電位上昇をおさえることができ、高電圧動作にお
いても安定したブートストラップ型のインバーターの動
作を確保できる。
第１図は従来のブートストラップ型インバータの一例の
回路図、第２図は第１図の回路動作を説明するタイミン
グ図、第３図は本発明の一実施例の回路図、第４ｉは第
３図の回路動作を説明するタイミング図である。 １ 、２ 、３ 、５ 、６ 、７−＝ ＭＯＳ Ｔｒ
４．８・・・容量
回路図、第２図は第１図の回路動作を説明するタイミン
グ図、第３図は本発明の一実施例の回路図、第４ｉは第
３図の回路動作を説明するタイミング図である。 １ 、２ 、３ 、５ 、６ 、７−＝ ＭＯＳ Ｔｒ
４．８・・・容量
Claims (1)
- 入力端子が第１のＭＯＳトランジスタのゲートに接続さ
れ、前記第１のＭＯＳトランジスタのソースが接地され
、そのドレインが第２のＭＯＳトランジスタのソースに
接続され、前記第２のＭＯＳトランジスタのドレインは
電源に接続され、前記第２のＭＯＳトランジスタのゲー
ト・ソース間に容量が接続され、前記第２のＭＯＳトラ
ンジスタのゲートに第３のＭＯＳトランジスタのソース
が接続され、前記第３のＭＯＳトランジスタのドレイン
は電源に接続され、前記第３のＭＯＳトランジスタのゲ
ートには所定の定電圧を出力する電圧源の出力端子が接
続されていることを特徴とするブートストラップ型イン
バーター回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59128703A JPS617724A (ja) | 1984-06-22 | 1984-06-22 | ブ−トストラツプ型インバ−タ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59128703A JPS617724A (ja) | 1984-06-22 | 1984-06-22 | ブ−トストラツプ型インバ−タ−回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS617724A true JPS617724A (ja) | 1986-01-14 |
Family
ID=14991335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59128703A Pending JPS617724A (ja) | 1984-06-22 | 1984-06-22 | ブ−トストラツプ型インバ−タ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS617724A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0456267A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体装置 |
| US5949271A (en) * | 1996-10-07 | 1999-09-07 | Nec Corporation | Bootstrap circuit suitable for buffer circuit or shift register circuit |
| US7408386B2 (en) | 2006-02-14 | 2008-08-05 | Au Optronics Corp. | Bootstrap inverter circuit |
| JP2009077415A (ja) * | 2001-05-29 | 2009-04-09 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2012075049A (ja) * | 2010-09-29 | 2012-04-12 | Dainippon Printing Co Ltd | 論理否定型電子回路 |
| JP2017188912A (ja) * | 2014-07-24 | 2017-10-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2019071671A (ja) * | 2019-01-23 | 2019-05-09 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1984
- 1984-06-22 JP JP59128703A patent/JPS617724A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0456267A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体装置 |
| US5949271A (en) * | 1996-10-07 | 1999-09-07 | Nec Corporation | Bootstrap circuit suitable for buffer circuit or shift register circuit |
| JP2009077415A (ja) * | 2001-05-29 | 2009-04-09 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| US9024930B2 (en) | 2001-05-29 | 2015-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register, and display device |
| US9590632B2 (en) | 2001-05-29 | 2017-03-07 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register, and display device |
| US10304399B2 (en) | 2001-05-29 | 2019-05-28 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register, and display device |
| US7408386B2 (en) | 2006-02-14 | 2008-08-05 | Au Optronics Corp. | Bootstrap inverter circuit |
| JP2012075049A (ja) * | 2010-09-29 | 2012-04-12 | Dainippon Printing Co Ltd | 論理否定型電子回路 |
| JP2017188912A (ja) * | 2014-07-24 | 2017-10-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US10608015B2 (en) | 2014-07-24 | 2020-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising driver circuit |
| JP2019071671A (ja) * | 2019-01-23 | 2019-05-09 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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