JP2894068B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2894068B2 JP2894068B2 JP4040324A JP4032492A JP2894068B2 JP 2894068 B2 JP2894068 B2 JP 2894068B2 JP 4040324 A JP4040324 A JP 4040324A JP 4032492 A JP4032492 A JP 4032492A JP 2894068 B2 JP2894068 B2 JP 2894068B2
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/317—Testing of digital circuits
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- G—PHYSICS
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に入力ピンに電源電圧よりある一定レベル以上高い電
圧をかけると、テストモードにエントリーする機能を有
する半導体記憶装置の入出力回路に関する。
特に入力ピンに電源電圧よりある一定レベル以上高い電
圧をかけると、テストモードにエントリーする機能を有
する半導体記憶装置の入出力回路に関する。
【０００２】
【従来の技術】近年、半導体集積回路は高集積化が進
み、量産時の良品、不良品選別試験の長時間化が問題と
なり、また回路構成の複雑さにより、回路評価や不良品
解析が難しくなるなどの問題点がある。この問題点の対
策としてあらかじめ各種のテスト回路を設け、試験時間
の短縮あるいは回路評価、不良品解析の簡易化を図って
いる場合が多い。
み、量産時の良品、不良品選別試験の長時間化が問題と
なり、また回路構成の複雑さにより、回路評価や不良品
解析が難しくなるなどの問題点がある。この問題点の対
策としてあらかじめ各種のテスト回路を設け、試験時間
の短縮あるいは回路評価、不良品解析の簡易化を図って
いる場合が多い。
【０００３】このテスト回路を使用するためのテストモ
ードエントリー方式の一例として、ある特定の入力ピン
に電源電圧よりある一定レベル以上高い電圧（以下、ス
ーパーボルテージという）を印加することにより、テス
ト回路活性化信号を活性化させる方式がある。
ードエントリー方式の一例として、ある特定の入力ピン
に電源電圧よりある一定レベル以上高い電圧（以下、ス
ーパーボルテージという）を印加することにより、テス
ト回路活性化信号を活性化させる方式がある。
【０００４】図３にこのスーパーボルテージ方式の一例
を示す図において、入力ＡＤは特定の入力ピンに入力さ
れる電圧信号であり、この例ではアドレスピンを特定の
ピンとしている。また、入力ＡＤはスーパーボルテージ
判定回路２において、２つのＮチャンネル型トランジス
タＴｒ１，Ｔｒ２とＰチャンネル型トランジスタＴｒ４
を介してインバータＩＶ１に供給され、さらにその出力
をＩＶ２に入力してテストモード活性化信号ＳＶＴを得
る。ゲートを接地し、ソースを電源とするＰチャンネル
型トランジスタＴｒ３のドレインはＰチャンネル型トラ
ンジスタＴｒ４のゲートに接続され、更に、Ｐチャンネ
ル型トランジスタＴｒ４のドレインは、高抵抗Ｒを経て
接地されている。一方、入力初段回路１において、入力
ＡＤはＰチャンネル型トランジスタＴｒ５とＮチャンネ
ル型トランジスタＴｒ６によって構成される。ＣＭＯＳ
インバータに入力するが、入力ＡＤとＮチャンネル型ト
ランジスタＴｒ６の間には、ゲートを電源とするＮチャ
ンネル型トランジスタＴｒ７を設け、トランジスタＴｒ
６には、電源電圧からＴｒ７のしきい値分低いレベルし
か印加されないようになっている（整理番号２−２４３
０８５「半導体メモリ装置」杉林直彦）。ＣＭＯＳイン
バータの出力ＯＵＴは図示しないアドレスデコーダに導
かれ、メモリセルを選択するような構成となっている。
を示す図において、入力ＡＤは特定の入力ピンに入力さ
れる電圧信号であり、この例ではアドレスピンを特定の
ピンとしている。また、入力ＡＤはスーパーボルテージ
判定回路２において、２つのＮチャンネル型トランジス
タＴｒ１，Ｔｒ２とＰチャンネル型トランジスタＴｒ４
を介してインバータＩＶ１に供給され、さらにその出力
をＩＶ２に入力してテストモード活性化信号ＳＶＴを得
る。ゲートを接地し、ソースを電源とするＰチャンネル
型トランジスタＴｒ３のドレインはＰチャンネル型トラ
ンジスタＴｒ４のゲートに接続され、更に、Ｐチャンネ
ル型トランジスタＴｒ４のドレインは、高抵抗Ｒを経て
接地されている。一方、入力初段回路１において、入力
ＡＤはＰチャンネル型トランジスタＴｒ５とＮチャンネ
ル型トランジスタＴｒ６によって構成される。ＣＭＯＳ
インバータに入力するが、入力ＡＤとＮチャンネル型ト
ランジスタＴｒ６の間には、ゲートを電源とするＮチャ
ンネル型トランジスタＴｒ７を設け、トランジスタＴｒ
６には、電源電圧からＴｒ７のしきい値分低いレベルし
か印加されないようになっている（整理番号２−２４３
０８５「半導体メモリ装置」杉林直彦）。ＣＭＯＳイン
バータの出力ＯＵＴは図示しないアドレスデコーダに導
かれ、メモリセルを選択するような構成となっている。
【０００５】次に従来例の動作について説明する。スー
パーボルテージ判定回路２において、出力ＳＶＴが高レ
ベルとなる時を考える。出力ＳＶＴが高レベルとなるた
めには、インバータＩＶ１のゲートが、そのしきい値レ
ベルより高くなる必要がある。ところで、このインバー
タＩＶ１のゲートのレベルＶＧは、Ｔｒ１，Ｔｒ２，Ｔ
ｒ４のそれぞれのしきい値電圧をＶＴ１，ＶＴ２，ＶＴ
４、電源電圧をＶＣＣとすると、高抵抗Ｒの抵抗値は十
分に大きいので、ＶＧ＝ＶＡＤ−ＶＴ１−ＶＴ２−ＶＴ
３−ＶＣＣとなる。ここで、ＶＡＤは入力ＡＤの電圧を
示す。よって入力ＡＤの電圧ＶＡＤがある一定レベル以
上に上がると、出力ＳＶＴは高レベルに、ある一定レベ
ル未満の場合は、出力ＳＶＴが低レベルになる。
パーボルテージ判定回路２において、出力ＳＶＴが高レ
ベルとなる時を考える。出力ＳＶＴが高レベルとなるた
めには、インバータＩＶ１のゲートが、そのしきい値レ
ベルより高くなる必要がある。ところで、このインバー
タＩＶ１のゲートのレベルＶＧは、Ｔｒ１，Ｔｒ２，Ｔ
ｒ４のそれぞれのしきい値電圧をＶＴ１，ＶＴ２，ＶＴ
４、電源電圧をＶＣＣとすると、高抵抗Ｒの抵抗値は十
分に大きいので、ＶＧ＝ＶＡＤ−ＶＴ１−ＶＴ２−ＶＴ
３−ＶＣＣとなる。ここで、ＶＡＤは入力ＡＤの電圧を
示す。よって入力ＡＤの電圧ＶＡＤがある一定レベル以
上に上がると、出力ＳＶＴは高レベルに、ある一定レベ
ル未満の場合は、出力ＳＶＴが低レベルになる。
【０００６】通常、テストモードへの誤エントリーを防
ぐために、出力ＳＶＴが高レベルとなるための電圧ＶＡ
Ｄは、絶対最大定格に示される入力ピン印加電圧より高
く設定されており、一瞬のスーパーボルテージにより、
出力ＳＶＴの高レベルをラッチし（図示しない）、スー
パーボルテージを長時間印加することによるトランジス
タの破壊を防止している。
ぐために、出力ＳＶＴが高レベルとなるための電圧ＶＡ
Ｄは、絶対最大定格に示される入力ピン印加電圧より高
く設定されており、一瞬のスーパーボルテージにより、
出力ＳＶＴの高レベルをラッチし（図示しない）、スー
パーボルテージを長時間印加することによるトランジス
タの破壊を防止している。
【０００７】
【発明が解決しようとする課題】この従来の半導体集積
回路では、いかに一瞬とはいえ、かなりの高電圧が特定
の入力ピンに印加されるため、入力初段回路におけるＰ
チャンネル型トランジスタＴｒ５のゲート，ドレイン間
に大きな電位差が生じ、ゲート酸化膜の破壊を起こす可
能性があるという問題点があった。この問題は、近年の
高集積化に伴う、ゲート酸化膜の薄膜化により、一層顕
著となってきた。
回路では、いかに一瞬とはいえ、かなりの高電圧が特定
の入力ピンに印加されるため、入力初段回路におけるＰ
チャンネル型トランジスタＴｒ５のゲート，ドレイン間
に大きな電位差が生じ、ゲート酸化膜の破壊を起こす可
能性があるという問題点があった。この問題は、近年の
高集積化に伴う、ゲート酸化膜の薄膜化により、一層顕
著となってきた。
【０００８】
【課題を解決するための手段】本願発明の要旨は、所定
のピンに所定電圧以上の高電圧が印加されると出力を反
転させる判定回路と、上記所定のピンに出力信号を供給
する内部回路とを備えた半導体集積回路において、上記
内部回路は上記判定回路の出力未反転時にイネーブル信
号を発生する制御手段と、上記イネーブル信号の発生時
には入力信号に応答して制御信号を発生し上記イネーブ
ル信号の未発生時には高レベルの制御信号を発生する論
理ゲートと、電源電圧線と上記所定のピンとの間に接続
され上記制御信号に応答して上記出力信号を発生する出
力トランジスタとを有することである。
のピンに所定電圧以上の高電圧が印加されると出力を反
転させる判定回路と、上記所定のピンに出力信号を供給
する内部回路とを備えた半導体集積回路において、上記
内部回路は上記判定回路の出力未反転時にイネーブル信
号を発生する制御手段と、上記イネーブル信号の発生時
には入力信号に応答して制御信号を発生し上記イネーブ
ル信号の未発生時には高レベルの制御信号を発生する論
理ゲートと、電源電圧線と上記所定のピンとの間に接続
され上記制御信号に応答して上記出力信号を発生する出
力トランジスタとを有することである。
【０００９】本発明の第２の要旨は所定のピンに所定電
圧以上の高電圧が印加されると出力を反転させる判定回
路と、上記所定ピンに信号を供給する内部回路とを備え
た半導体集積回路において、上記内部回路は判定回路の
出力未反転時にイネーブル信号を発生する制御手段と、
上記イネーブル信号に応答して上記信号を転送しイネー
ブル信号未発生時には高レベル信号を発生する論理ゲー
トと、電源電圧線と上記所定ピンとの間に接続され上記
論理ゲートでゲート制御される出力トランジスタとを有
することである。
圧以上の高電圧が印加されると出力を反転させる判定回
路と、上記所定ピンに信号を供給する内部回路とを備え
た半導体集積回路において、上記内部回路は判定回路の
出力未反転時にイネーブル信号を発生する制御手段と、
上記イネーブル信号に応答して上記信号を転送しイネー
ブル信号未発生時には高レベル信号を発生する論理ゲー
トと、電源電圧線と上記所定ピンとの間に接続され上記
論理ゲートでゲート制御される出力トランジスタとを有
することである。
【００１０】
【発明の作用】上記第１要旨によると、昇圧トランジス
タが出力ノードを電源電圧に昇圧させた状態で高電圧が
入力初段トランジスタに印加される。
タが出力ノードを電源電圧に昇圧させた状態で高電圧が
入力初段トランジスタに印加される。
【００１１】上記第２の要旨によると論理ゲートが出力
トランジスタのゲートを高電圧にした状態でドレインに
高電圧が印加される。
トランジスタのゲートを高電圧にした状態でドレインに
高電圧が印加される。
【００１２】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１実施例を示す回路図である。本
実施例では、入力初段回路１１を入力ＡＤと、スーパー
ボルテージ判定回路２の出力ＳＶＴを制御手段としての
インバータＩＶ３で反転した信号との供給されるＮＡＮ
Ｄ型の構成とし、出力ＯＵＴを得ている。
る。図１は本発明の第１実施例を示す回路図である。本
実施例では、入力初段回路１１を入力ＡＤと、スーパー
ボルテージ判定回路２の出力ＳＶＴを制御手段としての
インバータＩＶ３で反転した信号との供給されるＮＡＮ
Ｄ型の構成とし、出力ＯＵＴを得ている。
【００１３】いま、入力ＡＤにスーパーボルテージが印
加され、出力ＳＶＴが高レベルになったとすると、入力
ＡＤが高レベルであるにも係わらず、出力ＯＵＴは昇圧
トランジスタとしてのＰチャンネル型トランジスタＴｒ
９により電源レベルとなる。したがって、入力初段回路
１１のＰチャンネル型トランジスタＴｒ５のゲート，ド
レイン間の差電位は、スーパーボルテージ電圧ＶＡＤ
と、電源電圧との差だけであり、スーパーボルテージ電
圧ＶＡＤを電源電圧の２倍の電圧としても、Ｐチャンネ
ル型トランジスタＴｒ５のゲート，ドレイン間には、電
源電圧と等しい差電位しか生じない。よって、ゲート酸
化膜の破壊が、スーパーボルテージ電圧ＶＡＤの印加に
よって加速されることはない。
加され、出力ＳＶＴが高レベルになったとすると、入力
ＡＤが高レベルであるにも係わらず、出力ＯＵＴは昇圧
トランジスタとしてのＰチャンネル型トランジスタＴｒ
９により電源レベルとなる。したがって、入力初段回路
１１のＰチャンネル型トランジスタＴｒ５のゲート，ド
レイン間の差電位は、スーパーボルテージ電圧ＶＡＤ
と、電源電圧との差だけであり、スーパーボルテージ電
圧ＶＡＤを電源電圧の２倍の電圧としても、Ｐチャンネ
ル型トランジスタＴｒ５のゲート，ドレイン間には、電
源電圧と等しい差電位しか生じない。よって、ゲート酸
化膜の破壊が、スーパーボルテージ電圧ＶＡＤの印加に
よって加速されることはない。
【００１４】図２に本発明の第２実施例を示す。本実施
例はデバイスのＩ／Ｏピンをスーパーボルテージ印加ピ
ンとした場合のものである。３つのＮチャンネル型トラ
ンジスタＴｒ１０，Ｔｒ１１，Ｔｒ１２は、電源，接地
間に直列に接続され、Ｎチャンネル型トランジスタＴｒ
１０のドレインが出力Ｉ／Ｏに接続されている。Ｎチャ
ンネル型トランジスタＴｒ１０のゲートは、入力ＤＯＵ
ＴＴからＮＡＮＤゲートＧ１を介して信号を印加され、
Ｎチャンネル型トランジスタＴｒ１１のゲートは、入力
ＤＯＵＴからＮＡＮＤゲートＧ２を介した信号を印加さ
れ、Ｎチャンネル型トランジスタＴｒ１２のゲートは、
スーパーボルテージ判定回路２（具体的回路構成は第１
実施例と同じ）の出力ＳＶＴからインバータＩＶ４を介
した信号を印加されている。さらに、インバータＩＶ４
の出力は上記の２つのＮＡＮＤゲートＧ１，Ｇ２の入力
ともなっている。
例はデバイスのＩ／Ｏピンをスーパーボルテージ印加ピ
ンとした場合のものである。３つのＮチャンネル型トラ
ンジスタＴｒ１０，Ｔｒ１１，Ｔｒ１２は、電源，接地
間に直列に接続され、Ｎチャンネル型トランジスタＴｒ
１０のドレインが出力Ｉ／Ｏに接続されている。Ｎチャ
ンネル型トランジスタＴｒ１０のゲートは、入力ＤＯＵ
ＴＴからＮＡＮＤゲートＧ１を介して信号を印加され、
Ｎチャンネル型トランジスタＴｒ１１のゲートは、入力
ＤＯＵＴからＮＡＮＤゲートＧ２を介した信号を印加さ
れ、Ｎチャンネル型トランジスタＴｒ１２のゲートは、
スーパーボルテージ判定回路２（具体的回路構成は第１
実施例と同じ）の出力ＳＶＴからインバータＩＶ４を介
した信号を印加されている。さらに、インバータＩＶ４
の出力は上記の２つのＮＡＮＤゲートＧ１，Ｇ２の入力
ともなっている。
【００１５】テストモード非エントリー時、信号ＳＶＴ
は低レベルであるので、出力回路３の出力Ｉ／Ｏを高レ
ベルとするためには、入力ＤＯＵＴＴを低レベル、入力
ＤＯＵＴＮを高レベルとすればよく、出力Ｉ／Ｏを低レ
ベルとするためには、入力ＤＯＵＴＴを高レベル、入力
ＤＯＵＴＮを低レベルとすればよい。また、出力Ｉ／Ｏ
をハイインピーダンスとするためには入力ＤＯＵＴＴ，
ＤＯＵＴＮをともに高レベルとすれば良い。
は低レベルであるので、出力回路３の出力Ｉ／Ｏを高レ
ベルとするためには、入力ＤＯＵＴＴを低レベル、入力
ＤＯＵＴＮを高レベルとすればよく、出力Ｉ／Ｏを低レ
ベルとするためには、入力ＤＯＵＴＴを高レベル、入力
ＤＯＵＴＮを低レベルとすればよい。また、出力Ｉ／Ｏ
をハイインピーダンスとするためには入力ＤＯＵＴＴ，
ＤＯＵＴＮをともに高レベルとすれば良い。
【００１６】Ｉ／Ｏピンにスーパーボルテージが印加さ
れたときは、信号ＳＶＴが高レベルとなるため、Ｎチャ
ンネル型トランジスタＴｒ１０，Ｔｒ１１のゲートは、
電源電圧レベルとなる。よって、Ｎチャンネル型トラン
ジスタＴｒ１０，Ｔｒ１１のゲート，ドレイン間、ある
いはゲート，ソース間に、大きな差電位が生じることは
ない。
れたときは、信号ＳＶＴが高レベルとなるため、Ｎチャ
ンネル型トランジスタＴｒ１０，Ｔｒ１１のゲートは、
電源電圧レベルとなる。よって、Ｎチャンネル型トラン
ジスタＴｒ１０，Ｔｒ１１のゲート，ドレイン間、ある
いはゲート，ソース間に、大きな差電位が生じることは
ない。
【００１７】
【発明の効果】以上説明したように本発明は、スーパー
ボルテージを印加したときに、入出力回路のトランジス
タのゲート，ドレイン間あるいはゲート，ソース間に大
きな差電位が生じないようにしたので、スーパーボルテ
ージ印加によるゲート酸化膜の破壊が起こらなくなると
いう効果を有する。
ボルテージを印加したときに、入出力回路のトランジス
タのゲート，ドレイン間あるいはゲート，ソース間に大
きな差電位が生じないようにしたので、スーパーボルテ
ージ印加によるゲート酸化膜の破壊が起こらなくなると
いう効果を有する。
【図１】本発明の第１実施例を示す回路図である。
【図２】本発明の第２実施例を示す回路図である。
【図３】従来例を示す回路図である。
１，１１ 入力初段回路 ２ スーパーボルテージ判定回路 ３ 出力回路 ＩＶ１〜ＩＶ４ インバータ Ｔｒ１〜Ｔｒ１４ トランジスタ Ｒ 高抵抗 Ｇ１〜Ｇ２ ＮＡＮＤゲート
Claims (5)
- 【請求項１】 所定のピンに所定電圧以上の高電圧が印
加されると出力を反転させる判定回路と、上記所定ピン
に供給された入力信号を内部回路に供給する入力初段回
路とを備えた半導体集積回路において、上記入力初段回
路は電源電圧線と内部回路への出力ノードとの間に接続
され、ゲートを所定ピンに接続された入力初段トランジ
スタと、上記出力ノードと電源電圧線との間に接続され
た昇圧トランジスタと、上記判定回路の出力反転時に昇
圧トランジスタをオンさせる制御手段とを有することを
特徴とする半導体集積回路。 - 【請求項２】 上記入力初段トランジスタと上記昇圧ト
ランジスタは上記入力初段回路として機能するナンドゲ
ートの構成トランジスタである請求項１記載の半導体集
積回路。 - 【請求項３】所定のピンに所定電圧以上の高電圧が印加
されると出力を反転させる判定回路と、上記所定のピン
に出力信号を供給する内部回路とを備えた半導体集積回
路において、上記内部回路は上記判定回路の出力未反転
時にイネーブル信号を発生する制御手段と、上記イネー
ブル信号の発生時には入力信号に応答して制御信号を発
生し上記イネーブル信号の未発生時には高レベルの制御
信号を発生する論理ゲートと、電源電圧線と上記所定の
ピンとの間に接続され上記制御信号に応答して上記出力
信号を発生する出力トランジスタとを有することを特徴
とする半導体集積回路。 - 【請求項４】 上記所定ピンは上記出力トランジスタの
ドレインに接続された入出力ピンであり、上記出力トラ
ンジスタは第２出力トランジスタ及び第３出力トランジ
スタと共に電源電圧線と接地電圧線との間に直列接続さ
れ、上記第２出力トランジスタは論理ゲートでゲート制
御され、上記第３出力トランジスタは上記制御手段でゲ
ート制御される請求項３記載の半導体集積回路。 - 【請求項５】 上記制御手段はインバータであり、上記
論理ゲートは出力トランジスタと第２出力トランジスタ
をそれぞれゲート制御する第１，第２ナンドゲートであ
る請求項４記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4040324A JP2894068B2 (ja) | 1992-01-30 | 1992-01-30 | 半導体集積回路 |
| US08/010,166 US5397984A (en) | 1992-01-30 | 1993-01-28 | Integrated circuit for protecting internal circuitry from high voltage input test signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4040324A JP2894068B2 (ja) | 1992-01-30 | 1992-01-30 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05209942A JPH05209942A (ja) | 1993-08-20 |
| JP2894068B2 true JP2894068B2 (ja) | 1999-05-24 |
Family
ID=12577431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4040324A Expired - Fee Related JP2894068B2 (ja) | 1992-01-30 | 1992-01-30 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5397984A (ja) |
| JP (1) | JP2894068B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0917196A (ja) * | 1995-06-30 | 1997-01-17 | Nec Corp | テストモード設定回路 |
| US5627478A (en) | 1995-07-06 | 1997-05-06 | Micron Technology, Inc. | Apparatus for disabling and re-enabling access to IC test functions |
| US6313658B1 (en) * | 1998-05-22 | 2001-11-06 | Micron Technology, Inc. | Device and method for isolating a short-circuited integrated circuit (IC) from other IC's on a semiconductor wafer |
| JP4439761B2 (ja) | 2001-05-11 | 2010-03-24 | 株式会社半導体エネルギー研究所 | 液晶表示装置、電子機器 |
| JP2003297932A (ja) | 2002-03-29 | 2003-10-17 | Toshiba Corp | 半導体装置 |
| CN102047377B (zh) * | 2008-05-26 | 2013-04-17 | 株式会社岛津制作所 | 四极型质量分析装置 |
| KR20120120172A (ko) * | 2009-11-23 | 2012-11-01 | 어플라이드 나노스트럭처드 솔루션스, 엘엘씨. | Ｃｎｔ 맞춤형 복합재 해상 기반의 구조체 |
| CN102096036B (zh) * | 2010-12-03 | 2013-12-11 | 华东光电集成器件研究所 | 一种集成三极管阵列电路测试装置 |
| CN103105535B (zh) * | 2013-03-01 | 2015-03-04 | 哈尔滨工业大学 | 一种适于光伏并网低电压穿越的三相锁相环方法 |
| JP5799150B2 (ja) * | 2014-09-29 | 2015-10-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2827229B2 (ja) * | 1988-10-14 | 1998-11-25 | 日本電気株式会社 | 半導体集積回路 |
| US5168219A (en) * | 1988-10-31 | 1992-12-01 | Fujitsu Limited | Integrated circuit device having signal discrimination circuit and method of testing the same |
| EP0367115B1 (en) * | 1988-10-31 | 1994-03-16 | Fujitsu Limited | Integrated circuit device having signal discrimination circuit and method of testing the same |
-
1992
- 1992-01-30 JP JP4040324A patent/JP2894068B2/ja not_active Expired - Fee Related
-
1993
- 1993-01-28 US US08/010,166 patent/US5397984A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5397984A (en) | 1995-03-14 |
| JPH05209942A (ja) | 1993-08-20 |
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