JP2006277789A - シフトレジスタおよび表示装置 - Google Patents
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Abstract
【課題】単一導電型のトランジスタで構成可能であり、シフト方向を反転可能なシフトレジスタと、これを画素アレイの駆動回路に用いた表示装置を提供する。
【解決手段】シフト段SR(j)(j=1〜N)は、第1入力ノードTi1にパルス信号を入力した時、クロック信号に応じてパルス信号を出力する第1の状態となり、第2入力ノードTi2にパルス信号を入力した時、パルス出力を停止する第2の状態となる。スイッチ部SW(j)は、第1の動作モードにおいてシフト段SR(j−1)の出力とシフト段SR(j)の第1入力ノードTi1とを接続し、シフト段SR(j+1)の出力とシフト段SR(j)の第2入力ノードTi2とを接続する。第2の動作モードにおいてはシフト段SR(j+1)の出力とシフト段SR(j)の第1入力ノードTi1とを接続し、シフト段SR(j−1)の出力とシフト段SR(j)の第2入力ノードTi2とを接続する。
【選択図】 図1
【解決手段】シフト段SR(j)(j=1〜N)は、第1入力ノードTi1にパルス信号を入力した時、クロック信号に応じてパルス信号を出力する第1の状態となり、第2入力ノードTi2にパルス信号を入力した時、パルス出力を停止する第2の状態となる。スイッチ部SW(j)は、第1の動作モードにおいてシフト段SR(j−1)の出力とシフト段SR(j)の第1入力ノードTi1とを接続し、シフト段SR(j+1)の出力とシフト段SR(j)の第2入力ノードTi2とを接続する。第2の動作モードにおいてはシフト段SR(j+1)の出力とシフト段SR(j)の第1入力ノードTi1とを接続し、シフト段SR(j−1)の出力とシフト段SR(j)の第2入力ノードTi2とを接続する。
【選択図】 図1
Description
本発明は、双方向型のシフトレジスタと、これを画素アレイ部の駆動に用いる表示装置に関するものである。
液晶素子やEL素子などの電気光学素子を画素として用いる表示装置では、一般に、画素アレイを順次に駆動するための信号をシフトレジスタによって生成している。例えば垂直駆動回路において、一垂直走査期間に各々の水平走査線を順次選択するために、シフトレジスタで生成したパルス信号が用いられる。また、水平駆動回路において、共通の信号線にシリアル転送される映像信号を画素アレイ部の各信号線に設けたラッチ回路へ順次に書き込むために、シフトレジスタで生成したパルス信号が用いられる。
一方、携帯型の機器に搭載される表示装置には、ユーザが機器を操作する際の姿勢を考慮して、画面の表示を上下あるいは左右に反転可能なものがある。また、プロジェクタ型の表示装置においては、光学系において像の反転を行う都合から、画面表示の反転状態を適宜に選択できることが望まれている。
画面表示の反転を行う方法として、例えば、フィールドメモリ等に画像データを一旦格納しておき、そこから画像データを読み出す際に画像データの順番を並べ替える方法がある。しかしながら、この方法ではフィールドメモリを別途に設けなければならないため、装置のサイズが大きくなり、コストが上昇するという問題がある。これに対し、下記の特許文献1および2には、シフト方向を任意に反転可能な双方向型のシフトレジスタを用いることにより、簡易な構成で画面表示の反転を行う方法が示されている。
特開2000−75840号公報
特許第3329008号明細書
ところで、上述のような表示装置に用いられるシフトレジスタには、各々のシフト段においてパルス信号がシフトした後、その動作状態を初期化するために、シフトしたパルス信号とは別の信号を改めてシフト段に入力しなくてはならないものがある。
通常のシフトレジスタにおいて、例えばローレベルのパルス信号を順次にシフトする場合、パルス信号をシフトした後のシフト段の状態は、その前段のシフト段から出力されるハイレベルの信号によって初期化することができる。
これに対し、例えば、回路を構成するトランジスタの導電型を全てp型に統一したシフトレジスタでは、ハイレベルの信号によってトランジスタをオンさせることができないため、前段の出力信号のみではシフト段を初期化することができない。
そこで、本願出願人は、特許出願‘特願2003−386172号’の明細書において、シフト段を初期化するために、その後段のシフト段から出力される信号を用いるシフトレジスタを開示している。
これに対し、例えば、回路を構成するトランジスタの導電型を全てp型に統一したシフトレジスタでは、ハイレベルの信号によってトランジスタをオンさせることができないため、前段の出力信号のみではシフト段を初期化することができない。
そこで、本願出願人は、特許出願‘特願2003−386172号’の明細書において、シフト段を初期化するために、その後段のシフト段から出力される信号を用いるシフトレジスタを開示している。
ところが、上記の明細書に記載されるシフトレジスタはシフト方向が固定されており、これを任意に反転することができない。
本発明はかかる事情に鑑みてなされたものであり、その目的は、シフトする信号とは別の信号により初期化されるシフト段を用いて構成されるとともに、そのシフト方向を任意に反転することが可能なシフトレジスタを提供することにある。
また、本発明の他の目的は、そのようなシフトレジスタを画素の駆動に用いることによって画面表示を任意に反転することができる表示装置を提供することにある。
また、本発明の他の目的は、そのようなシフトレジスタを画素の駆動に用いることによって画面表示を任意に反転することができる表示装置を提供することにある。
本発明の第1の観点に係るシフトレジスタは、N個(Nは1より大きい整数を示す)のシフト段を縦続に接続した回路と、スイッチ回路とを有する。
各々の上記シフト段は、第1入力ノード、第2入力ノードおよび出力ノードを有し、当該第1入力ノードにパルス信号が入力された場合に第1の状態、当該第2入力ノードにパルス信号が入力された場合に第2の状態となり、当該第1の状態において、入力されるクロック信号に応じてパルス信号を出力し、当該第2の状態において、上記パルス信号の出力を停止する。
上記スイッチ回路は、上記縦続接続されたシフト段の第1段から第N段へパルス信号を伝送する第1の動作モードにおいて、第i段(iは1から(N−1)までの各整数を示す)のシフト段の出力ノードを第(i+1)段のシフト段の第1入力ノードに接続するとともに、当該第(i+1)段のシフト段の出力ノードを当該第i段のシフト段の第2入力ノードに接続し、上記縦続接続されたシフト段の第N段から第1段へパルス信号を伝送する第2の動作モードにおいて、第(i+1)段のシフト段の出力ノードを第i段のシフト段の第1入力ノードに接続し、当該第i段のシフト段の出力ノードを当該第(i+1)段のシフト段の第2入力ノードに接続する。
好適には、偶数段のシフト段には第1のクロック信号が共通に入力され、奇数段のシフト段には当該第1のクロック信号に対して位相がずれた第2のクロック信号が共通に入力される。
また、上記シフト段は、上記第1入力ノードにパルス信号が入力された場合、第1ノードに第1論理値の信号を出力し、第2ノードの出力信号の論理を反転し、上記第2入力ノードにパルス信号が入力された場合、上記第2ノードに上記第1論理値の信号を出力し、上記第1ノードの出力信号の論理を反転する論理回路と、上記第1ノードの信号が上記第1論理値を有する場合、入力されるクロック信号に応じて上記出力ノードからパルス信号を出力し、上記第2ノードの信号が上記第1論理値を有する場合、上記出力ノードから所定レベルの信号を出力する出力回路とを含んでも良い。
各々の上記シフト段は、第1入力ノード、第2入力ノードおよび出力ノードを有し、当該第1入力ノードにパルス信号が入力された場合に第1の状態、当該第2入力ノードにパルス信号が入力された場合に第2の状態となり、当該第1の状態において、入力されるクロック信号に応じてパルス信号を出力し、当該第2の状態において、上記パルス信号の出力を停止する。
上記スイッチ回路は、上記縦続接続されたシフト段の第1段から第N段へパルス信号を伝送する第1の動作モードにおいて、第i段(iは1から(N−1)までの各整数を示す)のシフト段の出力ノードを第(i+1)段のシフト段の第1入力ノードに接続するとともに、当該第(i+1)段のシフト段の出力ノードを当該第i段のシフト段の第2入力ノードに接続し、上記縦続接続されたシフト段の第N段から第1段へパルス信号を伝送する第2の動作モードにおいて、第(i+1)段のシフト段の出力ノードを第i段のシフト段の第1入力ノードに接続し、当該第i段のシフト段の出力ノードを当該第(i+1)段のシフト段の第2入力ノードに接続する。
好適には、偶数段のシフト段には第1のクロック信号が共通に入力され、奇数段のシフト段には当該第1のクロック信号に対して位相がずれた第2のクロック信号が共通に入力される。
また、上記シフト段は、上記第1入力ノードにパルス信号が入力された場合、第1ノードに第1論理値の信号を出力し、第2ノードの出力信号の論理を反転し、上記第2入力ノードにパルス信号が入力された場合、上記第2ノードに上記第1論理値の信号を出力し、上記第1ノードの出力信号の論理を反転する論理回路と、上記第1ノードの信号が上記第1論理値を有する場合、入力されるクロック信号に応じて上記出力ノードからパルス信号を出力し、上記第2ノードの信号が上記第1論理値を有する場合、上記出力ノードから所定レベルの信号を出力する出力回路とを含んでも良い。
本発明の第2の観点に係る表示装置は、行列状に配列された複数の画素を含む画素アレイ部と、上記画素アレイ部の各行および/または各列を順次に選択するパルス信号を生成するシフトレジスタを含み、当該パルス信号によって選択された上記画素アレイ部の行および/または列の画素を駆動する駆動回路とを有する。そして、当該駆動回路のシフトレジスタとして、上記第1の観点に係るシフトレジスタを有する。
上記本発明の作用を説明する。
第1の動作モードにおいて、上記第1段のシフト段の上記第1入力ノードにパルス信号が入力されると、上記第1段のシフト段は上記第1の状態に遷移する。上記第1の状態に遷移した上記第1段のシフト段は、入力されるクロック信号に同期して、パルス信号を出力する。このパルス信号は、上記スイッチ回路を介して第2段のシフト段の第1入力ノードに入力されるため、上記第2段のシフト段は上記第1の状態に遷移する。上記第1の状態に遷移した上記第2段のシフト段は、入力されるクロック信号に同期して、パルス信号を出力する。このパルス信号は、上記スイッチ回路を介して上記第1段のシフト段の第2入力ノードに入力されるため、上記第1段のシフト段は、上記第2の状態に遷移する。また、上記第2段のシフト段のパルス信号は、上記スイッチ回路を介して第3段のシフト段の第1入力ノードにも入力されるため、上記第3段のシフト段は、上記第1の状態へ遷移する。このようにして、第1段、第2段、第3段、…の順にシフト段の状態が上記第1の状態へ遷移し、上記第1の状態に遷移したシフト段から順にパルス信号が出力される。また、上記第1の状態へ遷移したシフト段は、その後に第1の状態へ遷移したシフト段から出力されるパルス信号によって、順に上記第2の状態へ遷移する。
他方、上記第2の動作モードにおいては、上記第N段のシフト段の上記第1入力ノードにパルス信号が入力されると、上記第N段のシフト段は上記第1の状態に遷移する。上記第1の状態に遷移した上記第N段のシフト段は、入力されるクロック信号に同期して、パルス信号を出力する。このパルス信号は、上記スイッチ回路を介して第(N−1)段のシフト段の第1入力ノードに入力されるため、上記第(N−1)段のシフト段は上記第1の状態に遷移する。上記第2の状態に遷移した上記第(N−1)段のシフト段は、入力されるクロック信号に同期して、パルス信号を出力する。このパルス信号は、上記スイッチ回路を介して上記第N段のシフト段の第2入力ノードに入力されるため、上記第N段のシフト段は、上記第2の状態に遷移する。他方、上記第(N−1)段のシフト段のパルス信号は、上記スイッチ回路を介して第(N−2)段のシフト段の第1入力ノードにも入力されるため、上記第(N−2)段のシフト段は、上記第1の状態へ遷移する。このようにして、第N段、第(N−1)段、第(N−2)段、…の順にシフト段の状態が上記第1の状態へ遷移し、上記第1の状態に遷移したシフト段から順にパルス信号が出力される。また、上記第1の状態へ遷移したシフト段は、その後に第1の状態へ遷移したシフト段から出力されるパルス信号により、順に上記第2の状態へ遷移する。
第1の動作モードにおいて、上記第1段のシフト段の上記第1入力ノードにパルス信号が入力されると、上記第1段のシフト段は上記第1の状態に遷移する。上記第1の状態に遷移した上記第1段のシフト段は、入力されるクロック信号に同期して、パルス信号を出力する。このパルス信号は、上記スイッチ回路を介して第2段のシフト段の第1入力ノードに入力されるため、上記第2段のシフト段は上記第1の状態に遷移する。上記第1の状態に遷移した上記第2段のシフト段は、入力されるクロック信号に同期して、パルス信号を出力する。このパルス信号は、上記スイッチ回路を介して上記第1段のシフト段の第2入力ノードに入力されるため、上記第1段のシフト段は、上記第2の状態に遷移する。また、上記第2段のシフト段のパルス信号は、上記スイッチ回路を介して第3段のシフト段の第1入力ノードにも入力されるため、上記第3段のシフト段は、上記第1の状態へ遷移する。このようにして、第1段、第2段、第3段、…の順にシフト段の状態が上記第1の状態へ遷移し、上記第1の状態に遷移したシフト段から順にパルス信号が出力される。また、上記第1の状態へ遷移したシフト段は、その後に第1の状態へ遷移したシフト段から出力されるパルス信号によって、順に上記第2の状態へ遷移する。
他方、上記第2の動作モードにおいては、上記第N段のシフト段の上記第1入力ノードにパルス信号が入力されると、上記第N段のシフト段は上記第1の状態に遷移する。上記第1の状態に遷移した上記第N段のシフト段は、入力されるクロック信号に同期して、パルス信号を出力する。このパルス信号は、上記スイッチ回路を介して第(N−1)段のシフト段の第1入力ノードに入力されるため、上記第(N−1)段のシフト段は上記第1の状態に遷移する。上記第2の状態に遷移した上記第(N−1)段のシフト段は、入力されるクロック信号に同期して、パルス信号を出力する。このパルス信号は、上記スイッチ回路を介して上記第N段のシフト段の第2入力ノードに入力されるため、上記第N段のシフト段は、上記第2の状態に遷移する。他方、上記第(N−1)段のシフト段のパルス信号は、上記スイッチ回路を介して第(N−2)段のシフト段の第1入力ノードにも入力されるため、上記第(N−2)段のシフト段は、上記第1の状態へ遷移する。このようにして、第N段、第(N−1)段、第(N−2)段、…の順にシフト段の状態が上記第1の状態へ遷移し、上記第1の状態に遷移したシフト段から順にパルス信号が出力される。また、上記第1の状態へ遷移したシフト段は、その後に第1の状態へ遷移したシフト段から出力されるパルス信号により、順に上記第2の状態へ遷移する。
上記スイッチ回路は、上記第1段のシフト段に供給されるパルス信号を入力する第1のパルス入力ノードと、上記第N段のシフト段に供給されるパルス信号を入力する第2のパルス入力ノードと、上記N段のシフト段に対応するN個のスイッチ部とを含んでも良い。第j段(jは1からNまでの各整数を示す)のシフト段に対応するスイッチ部は、第(j−1)段のシフト段の出力ノード(jが1の場合には上記第1のパルス入力ノード)と上記第j段のシフト段の第1入力ノードとの間に接続され、上記第1の動作モードにおいてオンし、上記第2の動作モードにおいてオフする第1のスイッチと、第(j+1)段のシフト段の出力ノード(jがNの場合には上記第2のパルス入力ノード)と上記第j段のシフト段の第1入力ノードとの間に接続され、上記第1の動作モードにおいてオフし、上記第2の動作モードにおいてオンする第2のスイッチと、第(j−1)段のシフト段の出力ノード(jが1の場合には上記第1のパルス入力ノード)と上記第j段のシフト段の第2入力ノードとの間に接続され、上記第1の動作モードにおいてオフし、上記第2の動作モードにおいてオンする第3のスイッチと、第(j+1)段のシフト段の出力ノード(jがNの場合には上記第2のパルス入力ノード)と上記第j段のシフト段の第2入力ノードとの間に接続され、上記第1の動作モードにおいてオンし、上記第2の動作モードにおいてオフする第4のスイッチとを含んでも良い。
また、上記第1のスイッチ、上記第2のスイッチ、上記第3のスイッチおよび上記第4のスイッチは、上記パルス信号を入力する第1端子と、上記パルス信号を出力する第2端子と、当該第1端子と当該第2端子との間の導通状態を制御する電圧を入力する制御端子とを有する第1スイッチ素子と、上記第1スイッチ素子の制御端子と第1端子との間に接続される第1キャパシタと、上記第1スイッチ素子をオンまたはオフに駆動する電圧を入力する駆動入力ノードと、上記駆動入力ノードと上記第1スイッチ素子の制御端子との間に接続され、上記第1スイッチ素子をオンに駆動する電圧が上記駆動入力ノードに入力されている状態で、上記第1スイッチ素子の制御端子の電圧が第1の電圧と第2の電圧との間の所定のしきい値に対して当該第1の電圧側にある場合にオンし、当該しきい値に対して当該第2の電圧側にある場合にオフする第2スイッチ素子とをそれぞれ含んでも良い。この場合、上記パルス信号は、非パルス期間において上記第1の電圧を持ち、パルス期間において上記第1の電圧から上記第2の電圧へ変化しても良い。
上記の構成によると、上記第1スイッチ素子をオンに駆動する電圧が上記駆動入力ノードに入力されている状態で、上記第1スイッチ素子の第1端子に入力されるパルス信号が非パルス期間にある場合、上記第1スイッチ素子の第1端子には、上記第1の電圧が入力される。
この場合、上記第2スイッチ素子はオン状態になり、上記第1スイッチ素子の制御端子が上記所定のしきい値に達するまで、上記第1キャパシタに電荷が充電される。また、上記第1スイッチ素子は、上記駆動入力ノードから上記第2スイッチ素子を介してその制御端子に入力される電圧によりオン状態になる。
次に、上記第1端子に入力されるパルス信号がパルス期間へ移行し、その電圧が上記第1の電圧から上記第2の電圧へ変化すると、上記第1キャパシタに充電される電荷によって、上記第1スイッチ素子の制御端子は上記所定のしきい値に対して更に上記第2の電圧側へ変化する。これにより、上記第2のスイッチ素子はオフする。他方、上記第1スイッチ素子は、上記第1キャパシタに保持される電圧によって制御端子が駆動されるため、オン状態に保たれる。その結果、上記第1スイッチ素子の第1端子に入力される上記第2の電圧は、オン状態の上記第1スイッチを介して、上記第2端子に出力される。
この場合、上記第2スイッチ素子はオン状態になり、上記第1スイッチ素子の制御端子が上記所定のしきい値に達するまで、上記第1キャパシタに電荷が充電される。また、上記第1スイッチ素子は、上記駆動入力ノードから上記第2スイッチ素子を介してその制御端子に入力される電圧によりオン状態になる。
次に、上記第1端子に入力されるパルス信号がパルス期間へ移行し、その電圧が上記第1の電圧から上記第2の電圧へ変化すると、上記第1キャパシタに充電される電荷によって、上記第1スイッチ素子の制御端子は上記所定のしきい値に対して更に上記第2の電圧側へ変化する。これにより、上記第2のスイッチ素子はオフする。他方、上記第1スイッチ素子は、上記第1キャパシタに保持される電圧によって制御端子が駆動されるため、オン状態に保たれる。その結果、上記第1スイッチ素子の第1端子に入力される上記第2の電圧は、オン状態の上記第1スイッチを介して、上記第2端子に出力される。
好適には、上記第1スイッチ素子および上記第2スイッチ素子は、同一の導電型を持つトランジスタを含む。
また、好適には、上記シフト段に含まれるトランジスタは、上記第1スイッチ素子および上記第2スイッチ素子に含まれる上記トランジスタと同一の導電型を持つ。
また、好適には、上記シフト段に含まれるトランジスタは、上記第1スイッチ素子および上記第2スイッチ素子に含まれる上記トランジスタと同一の導電型を持つ。
なお、上記縦続接続されたシフト段の段数Nは偶数であっても良い。
この場合、上記本発明は、上記第1の動作モードにおいて、上記第1のクロック信号に同期した開始パルス信号を上記第1のパルス入力ノードに供給し、当該開始パルス信号に応じたパルス信号が上記第N段のシフト段から出力された後、上記第2のクロック信号に同期した終了パルス信号を上記第2のパルス入力ノードに供給し、上記第2の動作モードにおいては、上記第2のクロック信号に同期した開始パルス信号を上記第2のパルス入力ノードに供給し、当該開始パルス信号に応じたパルス信号が上記第1段のシフト段から出力された後、上記第1のクロック信号に同期した終了パルス信号を上記第1のパルス入力ノードに供給するパルス信号供給回路を有しても良い。
この場合、上記本発明は、上記第1の動作モードにおいて、上記第1のクロック信号に同期した開始パルス信号を上記第1のパルス入力ノードに供給し、当該開始パルス信号に応じたパルス信号が上記第N段のシフト段から出力された後、上記第2のクロック信号に同期した終了パルス信号を上記第2のパルス入力ノードに供給し、上記第2の動作モードにおいては、上記第2のクロック信号に同期した開始パルス信号を上記第2のパルス入力ノードに供給し、当該開始パルス信号に応じたパルス信号が上記第1段のシフト段から出力された後、上記第1のクロック信号に同期した終了パルス信号を上記第1のパルス入力ノードに供給するパルス信号供給回路を有しても良い。
本発明によれば、シフトする信号とは別の信号により初期化されるシフト段を用いる構成でありながら、そのシフト方向を任意に反転することができる。
また、パルス信号を双方向にシフト可能なシフトレジスタを用いて画素を駆動することにより、簡易な構成で画面表示の反転を行うことができる。
また、パルス信号を双方向にシフト可能なシフトレジスタを用いて画素を駆動することにより、簡易な構成で画面表示の反転を行うことができる。
<第1の実施形態>
図1および図2は、本発明の第1の実施形態に係るシフトレジスタの主要部の構成例を示す図である。
図1および図2は、本発明の第1の実施形態に係るシフトレジスタの主要部の構成例を示す図である。
本実施形態に係るシフトレジスタは、N段(Nは1より大きい任意の整数を示す。以下同じ。)の縦続接続されたシフト段SR(1)〜SR(N)と、その接続状態を動作モードに応じて切り換えるスイッチ回路(スイッチ部SW(1)〜SW(N))とを有する。本実施形態に係るシフトレジスタは2つの動作モードを有しており、第1の動作モードにおいては、シフト段SR(1),SR(2),…,SR(N−1),SR(N)の順にパルス信号がシフトし、第2の動作モードにおいては、シフト段SR(N),SR(N−1),…,SR(2),SR(1)の順にパルス信号をシフトする。
シフト段SR(j)(jは1からNまでの各整数を示す。以下同じ。)は、第1入力ノードTi1と、第2入力ノードTiと、出力ノードToとを有する。
第1入力ノードTi1にパルス信号が入力された場合、シフト段SR(j)は第1の状態へ遷移する。また、第2入力ノードTi2にパルス信号が入力された場合、シフト段SR(j)は第2の状態へ遷移する。
第1の状態において、シフト段SR(j)は、クロック入力ノードTcAに入力されるクロック信号に応じてパルス信号O(j)を出力する。第2の状態において、シフト段SR(j)は、このパルス信号の出力を停止する。
第1入力ノードTi1にパルス信号が入力された場合、シフト段SR(j)は第1の状態へ遷移する。また、第2入力ノードTi2にパルス信号が入力された場合、シフト段SR(j)は第2の状態へ遷移する。
第1の状態において、シフト段SR(j)は、クロック入力ノードTcAに入力されるクロック信号に応じてパルス信号O(j)を出力する。第2の状態において、シフト段SR(j)は、このパルス信号の出力を停止する。
スイッチ回路(スイッチ部SW(1)〜SW(N))は、第1の動作モードにおいて、シフト段SR(i)(iは1から(N−1)までの各整数を示す。以下同じ。)の出力ノードToをシフト段SR(i+1)の第1入力ノードTi1に接続し、シフト段SR(i+1)の出力ノードToをシフト段SR(i)の第2入力ノードTi2に接続する。他方、第2の動作モードにおいては、シフト段SR(i+1)の出力ノードToをシフト段SR(i)の第1入力ノードTi1に接続し、シフト段SR(i)の出力ノードToをシフト段SR(i+1)の第2入力ノードTi2に接続する。
スイッチ回路において上記のような接続の切り換えが行われることにより、パルス信号のシフト方向が切り換わる。
スイッチ回路において上記のような接続の切り換えが行われることにより、パルス信号のシフト方向が切り換わる。
以下、本実施形態に係るシフトレジスタの構成を詳細に説明する。
まず、図1、図2に示すシフトレジスタの各構成要素の接続関係を説明する。
図1は、シフト段の段数Nが‘2n’(nは、1以上の任意の整数を示す。以下同じ。)の場合、すなわち段数Nが偶数の場合におけるシフトレジスタの構成例を示す。
図1に示すシフトレジスタは、シフト段SR(1)〜SR(2n)と、スイッチ部SW(1)〜SW(2n)と、ノードT1,T2,T7〜T10とを有する。
図1に示すシフトレジスタは、シフト段SR(1)〜SR(2n)と、スイッチ部SW(1)〜SW(2n)と、ノードT1,T2,T7〜T10とを有する。
図2は、シフト段の段数Nが‘2n−1’の場合、すなわち段数Nが奇数の場合におけるシフトレジスタの構成例を示す。
図2に示すシフトレジスタは、シフト段SR(1)〜SR(2n−1)と、スイッチ部SW(1)〜SW(2n−1)と、ノードT1,T2,T7〜T10とを有する。
図2に示すシフトレジスタは、シフト段SR(1)〜SR(2n−1)と、スイッチ部SW(1)〜SW(2n−1)と、ノードT1,T2,T7〜T10とを有する。
シフト段SR(j)は、本発明のシフト段の一実施形態である。
スイッチ部SW(j)は、本発明のスイッチ部の一実施形態である。
図1に示すシフトレジスタにおいて、スイッチ部SW(1)〜SW(2n)を含む回路は、本発明のスイッチ回路の一実施形態である。
図2に示すシフトレジスタにおいて、スイッチ部SW(1)〜SW(2n−1)を含む回路は、本発明のスイッチ回路の一実施形態である。
スイッチ部SW(j)は、本発明のスイッチ部の一実施形態である。
図1に示すシフトレジスタにおいて、スイッチ部SW(1)〜SW(2n)を含む回路は、本発明のスイッチ回路の一実施形態である。
図2に示すシフトレジスタにおいて、スイッチ部SW(1)〜SW(2n−1)を含む回路は、本発明のスイッチ回路の一実施形態である。
シフト段SR(j)は、第1入力ノードTi1および第2入力ノードTiと、出力ノードToと、クロック入力ノードTcAおよびTcBと、リセット入力ノードTrとを有する。ただし、シフト段SR(j)が後述の図3に示す構成を有する場合、クロック入力ノードTcBは省略可能である。
スイッチ部SW(j)は、シフト段の出力ノードToに接続されるノードTuおよびTbと、シフト段の入力ノードTi1およびTi2に接続されるノードTprおよびTnxと、動作モードの制御信号(D,XD)を入力するノードTdおよびTxdとを有する。
シフト段SR(j)の第1入力ノードTi1は、スイッチ部SW(j)のノードTprに接続され、その第2入力ノードTi2は、スイッチ部SW(j)のノードTnxに接続される。
シフト段SR(j)の出力ノードToは、スイッチ部SW(j−1)のノードTbおよびスイッチ部SW(j+1)のノードTuにそれぞれ接続される。
ただし、シフト段SR(1)の出力ノードToはスイッチ部SW(2)のノードTuに接続され、シフト段SR(N)の出力ノードToはスイッチ部SW(N−1)のノードTbに接続される。
ただし、シフト段SR(1)の出力ノードToはスイッチ部SW(2)のノードTuに接続され、シフト段SR(N)の出力ノードToはスイッチ部SW(N−1)のノードTbに接続される。
シフト段SR(j)のクロック入力ノードTcAは、クロック信号CK1の入力ノードT9またはクロック信号CK2の入力ノードT10に接続される。
‘j’が偶数のシフト段SR(j)(偶数段のシフト段)の場合、クロック入力ノードTcAはノードT9に接続される。すなわち、偶数段のシフト段のクロック入力ノードTcAには、クロック信号CK1が入力される。
他方、‘j’が奇数のシフト段SR(j)(奇数段のシフト段)の場合、クロック入力ノードTcAはノードT10に接続される。すなわち、奇数段のシフト段のクロック入力ノードTcAには、クロック信号CK2が入力される。
‘j’が偶数のシフト段SR(j)(偶数段のシフト段)の場合、クロック入力ノードTcAはノードT9に接続される。すなわち、偶数段のシフト段のクロック入力ノードTcAには、クロック信号CK1が入力される。
他方、‘j’が奇数のシフト段SR(j)(奇数段のシフト段)の場合、クロック入力ノードTcAはノードT10に接続される。すなわち、奇数段のシフト段のクロック入力ノードTcAには、クロック信号CK2が入力される。
上述したように、シフト段SR(j)は、第2の状態において、クロック入力ノードTcAに入力されるクロック信号に応じてパルス信号O(j)を出力する。したがって、図1および図2に示すシフトレジスタの場合、偶数段のシフト段はクロック信号CK1に応じたパルス信号を出力し、奇数段のシフト段はクロック信号CK2に応じたパルス信号を出力する。
なお、クロック信号CK1およびクロック信号CK2は、互いに位相がずれたクロック信号であり、後述するクロック信号生成回路U2において生成される。
なお、クロック信号CK1およびクロック信号CK2は、互いに位相がずれたクロック信号であり、後述するクロック信号生成回路U2において生成される。
シフト段SR(j)のクロック入力ノードTcBは、クロック信号CK1の入力ノードT9またはクロック信号CK2の入力ノードT10に接続される。
偶数段のシフト段の場合、クロック入力ノードTcBはノードT10に接続される。すなわち、偶数段のシフト段のクロック入力ノードTcBには、クロック信号CK2が入力される。
他方、奇数段のシフト段の場合、クロック入力ノードTcBはノードT9に接続される。すなわち、奇数段のシフト段のクロック入力ノードTcBには、クロック信号CK1が入力される。
偶数段のシフト段の場合、クロック入力ノードTcBはノードT10に接続される。すなわち、偶数段のシフト段のクロック入力ノードTcBには、クロック信号CK2が入力される。
他方、奇数段のシフト段の場合、クロック入力ノードTcBはノードT9に接続される。すなわち、奇数段のシフト段のクロック入力ノードTcBには、クロック信号CK1が入力される。
シフト段SR(j)のリセット入力ノードTrは、リセット信号RSTの入力ノードT11に接続される。リセット信号RSTは、全シフト段(SR(1)〜SR(N))に共通に供給される信号であり、この信号に応じて全シフト段は初期化される。
スイッチ部SW(1)のノードTuは、パルス信号P_Uの入力ノードT1(第1のパルス入力ノード)に接続される。
スイッチ部SW(N)のノードTbは、パルス信号P_Bの入力ノードT2(第2のパルス入力ノード)に接続される。
パルス信号P_Uは、シフト動作を開始または終了する際にシフト段SR(1)へ供給される信号である。また、パルス信号P_Bは、シフト動作を開始または終了する際にシフト段SR(N)へ供給される信号である。パルス信号P_UおよびP_Bは、後述する制御パルス信号生成回路U1において生成される。
スイッチ部SW(N)のノードTbは、パルス信号P_Bの入力ノードT2(第2のパルス入力ノード)に接続される。
パルス信号P_Uは、シフト動作を開始または終了する際にシフト段SR(1)へ供給される信号である。また、パルス信号P_Bは、シフト動作を開始または終了する際にシフト段SR(N)へ供給される信号である。パルス信号P_UおよびP_Bは、後述する制御パルス信号生成回路U1において生成される。
スイッチ部SW(j)のノードTdは、動作モードの制御信号Dの入力ノードT7に接続される。
スイッチ部SW(j)のノードTxdは、動作モードの制御信号XDの入力ノードT8に接続される。
動作モードの制御信号DおよびXDは、相補的なレベルを持つ信号であり、一方がハイレベルのとき他方がローレベルに設定される。第1の動作モードにおいて、制御信号Dはローレベル、制御信号XDはハイレベルに設定され、第2の動作モードにおいて、制御信号Dはハイレベル、制御信号XDはローレベルに設定される。
スイッチ部SW(j)のノードTxdは、動作モードの制御信号XDの入力ノードT8に接続される。
動作モードの制御信号DおよびXDは、相補的なレベルを持つ信号であり、一方がハイレベルのとき他方がローレベルに設定される。第1の動作モードにおいて、制御信号Dはローレベル、制御信号XDはハイレベルに設定され、第2の動作モードにおいて、制御信号Dはハイレベル、制御信号XDはローレベルに設定される。
次に、シフト段SR(j)の2つの構成例(図3,図5)について説明する。
図3は、シフト段SR(j)の第1の構成例を示す図である。
図3に示すシフト段SR(j)は、p型MOSトランジスタQp1〜Qp7と、第1入力ノードTi1と、第2入力ノードTi2と、出力ノードToと、リセット入力ノードTrと、クロック入力ノードTcAとを有する。
図3に示すシフト段SR(j)は、p型MOSトランジスタQp1〜Qp7と、第1入力ノードTi1と、第2入力ノードTi2と、出力ノードToと、リセット入力ノードTrと、クロック入力ノードTcAとを有する。
なお、p型MOSトランジスタQp1は、本発明の第1トランジスタの一実施形態である。
p型MOSトランジスタQp2は、本発明の第2トランジスタの一実施形態である。
p型MOSトランジスタQp3は、本発明の第3トランジスタの一実施形態である。
p型MOSトランジスタQp4は、本発明の第4トランジスタの一実施形態である。
p型MOSトランジスタQp5は、本発明の第5トランジスタの一実施形態である。
p型MOSトランジスタQp6は、本発明の第6トランジスタの一実施形態である。
p型MOSトランジスタQp3〜Qp6を含む回路は、本発明の論理回路の一実施形態である。
p型MOSトランジスタQp1およびQp2を含む回路は、本発明の出力回路の一実施形態である。
p型MOSトランジスタQp2は、本発明の第2トランジスタの一実施形態である。
p型MOSトランジスタQp3は、本発明の第3トランジスタの一実施形態である。
p型MOSトランジスタQp4は、本発明の第4トランジスタの一実施形態である。
p型MOSトランジスタQp5は、本発明の第5トランジスタの一実施形態である。
p型MOSトランジスタQp6は、本発明の第6トランジスタの一実施形態である。
p型MOSトランジスタQp3〜Qp6を含む回路は、本発明の論理回路の一実施形態である。
p型MOSトランジスタQp1およびQp2を含む回路は、本発明の出力回路の一実施形態である。
p型MOSトランジスタQp1は、クロック入力ノードTcAと出力ノードToとの間に接続されており、ノードN1(第1のノード)が電圧VDDの場合にオフし、電圧VSSの場合にオンする。図3の例において、p型MOSトランジスタQp1のソースは出力ノードToに接続され、そのドレインはクロック入力ノードTcAに接続され、そのゲートはノードN1に接続される。
キャパシタC2は、クロック入力ノードTcAとノードN1との間に接続される。なお、キャパシタC2は、p型MOSトランジスタQp1のドレインとゲートとの間の寄生容量であっても良い。その場合、p型MOSトランジスタQp1と別に接続するキャパシタは不要である。
p型MOSトランジスタQp2は、電圧VDDの供給線と出力ノードToとの間に接続されており、ノードN2(第2のノード)が電圧VDDの場合にオフし、電圧VSSの場合にオンする。図3の例において、p型MOSトランジスタQp2のソースは電圧VDDの供給線に接続され、そのドレインは出力ノードToに接続され、そのゲートはノードN2に接続される。
p型MOSトランジスタQp3は、第1入力ノードTi1が電圧VSSの場合において、ノードN1の電圧が電圧VDDと電圧VSSとの間の所定のしきい値に対して電圧VDD側にある場合にオンし、電圧VSS側にある場合にオフする。p型MOSトランジスタQp3は、そのオンのときにノードN1を電圧VSSに駆動する。図3の例において、p型MOSトランジスタQp3のソースはノードN1に接続され、そのドレインとゲートは第1入力ノードTi1に接続される。
p型MOSトランジスタQp4は、第1入力ノードTi1が電圧VSSの場合にオンし、このオンのときにノードN2を電圧VDDに駆動する。図3の例において、p型MOSトランジスタQp4のソースは電圧VDDの供給線に接続され、そのドレインはノードN2に接続され、そのゲートは第1入力ノードTi1に接続される。
p型MOSトランジスタQp5は、第2入力ノードTi2が電圧VSSの場合にオンし、このオンのときにノードN2を電圧VSSに駆動する。図3の例において、p型MOSトランジスタQp5のソースはノードN2に接続され、そのドレインとゲートは第2入力ノードTi2に接続される。
p型MOSトランジスタQp6は、第2入力ノードTi2が電圧VSSの場合にオンし、このオンのときにノードN1を電圧VDDに駆動する。図3の例において、p型MOSトランジスタQp6のソースは電圧VDDの供給線に接続され、そのドレインはノードN1に接続され、ゲートはノードN2に接続される。
p型MOSトランジスタQp7は、リセット入力ノードTrに電圧VSSのリセット信号RSTが入力された場合にオンし、このオンのときにノードN2を電圧VSSに駆動する。図3の例において、p型MOSトランジスタQp7のソースはノードN2に接続され、そのドレインは電圧VSSの供給線に接続され、そのゲートはリセット入力ノードTrに接続される。
図4は、図3に示すシフト段SR(j)における各部の信号波形の一例を示す図である。
図4(A)は、第1入力ノードTi1に入力されるパルス信号Opr(j)の電圧波形を示す。
図4(B)は、クロック入力ノードTcAに入力されるクロック信号CK1またはクロック信号CK2の電圧波形を示す。
図4(C)は、第2入力ノードTi2に入力されるパルス信号Onx(j)の電圧波形を示す。
図4(D)は、ノードN2の電圧波形を示す。
図4(E)は、ノードN1の電圧波形を示す。
図4(F)は、出力ノードToから出力されるパルス信号O(j)の電圧波形を示す。
図4(A)は、第1入力ノードTi1に入力されるパルス信号Opr(j)の電圧波形を示す。
図4(B)は、クロック入力ノードTcAに入力されるクロック信号CK1またはクロック信号CK2の電圧波形を示す。
図4(C)は、第2入力ノードTi2に入力されるパルス信号Onx(j)の電圧波形を示す。
図4(D)は、ノードN2の電圧波形を示す。
図4(E)は、ノードN1の電圧波形を示す。
図4(F)は、出力ノードToから出力されるパルス信号O(j)の電圧波形を示す。
図3に示すシフト段SR(j)に入力されるパルス信号Opr(j),Onx(j)およびシフト段SR(j)から出力されるパルス信号O(j)は、非パルス期間において電圧VDD(以降、ハイレベルと表記する)を有し、パルス期間において電圧VDDから電圧VSS(以降、ローレベルと表記する)へ変化する。これらのパルス信号が入力されない場合(すなわち非パルス期間にある場合)、第1入力ノードTi1および第2入力ノードTi2の電圧は共にハイレベルになる。そのため、p型MOSトランジスタQp3,Qp4,Qp5はオフ状態になる。
シフト動作を開始する前において、シフト段SR(j)のリセット入力ノードTrには、ローレベルのリセット信号RSTが入力される。これにより、p型MOSトランジスタQp7がオンし、ノードN2はローレベルに駆動される。
ノードN2がローレベルに駆動されると、p型MOSトランジスタQp6がオンするため、ノードN1はハイレベルに駆動される。
ノードN1がハイレベル、ノードN2がローレベルに駆動されると、p型MOSトランジスタQp1はオフし、p型MOSトランジスタQp2はオンする。その結果、出力ノードToはハイレベルになる。
ノードN2がローレベルに駆動されると、p型MOSトランジスタQp6がオンするため、ノードN1はハイレベルに駆動される。
ノードN1がハイレベル、ノードN2がローレベルに駆動されると、p型MOSトランジスタQp1はオフし、p型MOSトランジスタQp2はオンする。その結果、出力ノードToはハイレベルになる。
リセット信号RSTがローレベルからハイレベルに戻ると、ノードN2につながるp型MOSトランジスタQp4,Qp5,Qp7が全てオフするため、ノードN2はフローティング状態になる。そのため、ノードN2はローレベル(より詳しくは‘VSS+Vth(p型MOSトランジスタのしきい電圧))に保持され、出力ノードToはハイレベルのまま保持される。
この状態で、クロック入力ノードTcAの電圧がクロック信号(CK1,CK2)に応じて変化しても、ノードN2はフローティング状態にあるため、ノードN2の電圧は保持される。したがって、出力ノードToはハイレベルのまま保持される。
この状態で、クロック入力ノードTcAの電圧がクロック信号(CK1,CK2)に応じて変化しても、ノードN2はフローティング状態にあるため、ノードN2の電圧は保持される。したがって、出力ノードToはハイレベルのまま保持される。
クロック入力ノードTcAがハイレベルの状態にある時刻t1〜t2において、第1入力ノードTi1のパルス信号Opr(j)がハイレベルからローレベルに変化すると、p型MOSトランジスタQp3およびQp4はオフからオンに変化する。
p型MOSトランジスタQp4がオンすると、ノードN2がハイレベルに駆動されるため、p型MOSトランジスタQp2およびQp6はオフする。
p型MOSトランジスタQp4がオンすると、ノードN2がハイレベルに駆動されるため、p型MOSトランジスタQp2およびQp6はオフする。
一方、p型MOSトランジスタQp6がオフしp型MOSトランジスタQp3がオンすると、ノードN1はローレベルに駆動される。p型MOSトランジスタのしきい電圧を‘Vth’とすると、このときノードN1の電圧は‘VSS+|Vth|’となる。
時刻t1〜t2において、ノードN1の電圧が‘VSS+|Vth|’になるため、p型MOSトランジスタQp1はオンする。しかしながら、このときクロック入力ノードTcAはハイレベルの状態にあるため、出力ノードToはまだハイレベルのまま保持される。
時刻t3〜t4において、クロック信号(CK1またはCK2)に応じてクロック入力ノードTcAの電圧がハイレベルからローレベルに変化すると、キャパシタC2に蓄積される電荷によって、ノードN1の電圧は‘VSS+|Vth|’より更に低下する。このとき、p型MOSトランジスタQp3はオンからオフへ変化するため、ノードN1はフローティング状態になる。
ノードN1がフローティング状態になると、キャパシタC2の電荷は時刻t1〜t2とほぼ同じ値に保たれる。その結果、クロック入力ノードTcAがローレベルになるとき、ノードN1の電圧はローレベル(VSS)より低くなる。
ノードN1がフローティング状態になると、キャパシタC2の電荷は時刻t1〜t2とほぼ同じ値に保たれる。その結果、クロック入力ノードTcAがローレベルになるとき、ノードN1の電圧はローレベル(VSS)より低くなる。
このような動作(ブートストラップ動作)によって、クロック入力ノードTcAがローレベルまで低下したとき、p型MOSトランジスタQp1のゲートは、キャパシタC2に蓄積される電荷によってローレベルより低い電圧で駆動され、p型MOSトランジスタQp1のオン状態が保持される。その結果、p型MOSトランジスタQp1のソースからは、そのドレインに入力される電圧VSSと同じ電圧が出力される。すなわち、出力ノードToのパルス信号O(j)は、パルス期間において電圧VSSまで低下する。
その後、時刻t4においてクロック入力ノードTcAの電圧がローレベルからハイレベルに戻ると、p型MOSトランジスタQp3は再びオンし、ノードN1の電圧は‘VSS+|Vth|’になる。また、p型MOSトランジスタQp1がオンしているため、出力ノードToの電圧はクロック入力ノードTcAと同じハイレベルになる。
時刻t4の後、ノードN1の電圧は‘VSS+|Vth|’、ノードN2の電圧はハイレベル(VDD)になっている。この状態で再びクロック入力ノードTcAの電圧がローレベルになると、時刻t3〜T4と同じように、出力ノードToからローレベルのパルス信号O(j)が出力されてしまう。
そこで、次のクロックサイクルにおいてクロック入力ノードTcAの電圧がローレベルになる前の時刻t5〜t6において、第2入力ノードTi2には、ローレベルのパルス信号Onx(j)が入力される。後述するように、このパルス信号Onx(j)は、シフト段SR(j)の後段(第1の動作モードにおいてはシフト段SR(j+1)、第2の動作モードにおいてはシフト段SR(j−1))の出力信号である。
そこで、次のクロックサイクルにおいてクロック入力ノードTcAの電圧がローレベルになる前の時刻t5〜t6において、第2入力ノードTi2には、ローレベルのパルス信号Onx(j)が入力される。後述するように、このパルス信号Onx(j)は、シフト段SR(j)の後段(第1の動作モードにおいてはシフト段SR(j+1)、第2の動作モードにおいてはシフト段SR(j−1))の出力信号である。
第2入力ノードTi2がローレベルになると、p型MOSトランジスタQp5およびQp6がオンするため、ノードN2はローレベル、ノードN1はハイレベルに駆動される。この結果、ノードN1およびノードN2の電圧は、ローレベルのリセット信号RSTが入力された後の状態と同じになるため、以降クロック入力ノードTcAがローレベルになっても、出力ノードToの電圧はハイレベルに保持される。
以上が、シフト段SR(j)の第1の構成例(図3)の説明である。
以上が、シフト段SR(j)の第1の構成例(図3)の説明である。
図5は、シフト段SR(j)の第2の構成例を示す図であり、図3と図5の同一符号は同一の構成要素を示す。
図5に示すシフト段SR(j)は、図3に示すシフト段SR(j)と同様の構成に加えて、p型MOSトランジスタQp8〜Qp13と、クロック入力ノードTcBとを更に有する。
図5に示すシフト段SR(j)は、図3に示すシフト段SR(j)と同様の構成に加えて、p型MOSトランジスタQp8〜Qp13と、クロック入力ノードTcBとを更に有する。
p型MOSトランジスタQp10は、p型MOSトランジスタQp3とノードN1とを接続する配線上に挿入されるスイッチ素子であり、ブートストラップ動作によってノードN1の電圧が‘VSS+|Vth|’より更に低い電圧へ駆動される場合にオフする。
図5の例において、p型MOSトランジスタQp3のソース(ノードN3)は、p型MOSトランジスタQp10のドレインとソースとを介して、ノードN1に接続される。p型MOSトランジスタQp10のゲートは、電圧VSSの供給線に接続される。
図5の例において、p型MOSトランジスタQp3のソース(ノードN3)は、p型MOSトランジスタQp10のドレインとソースとを介して、ノードN1に接続される。p型MOSトランジスタQp10のゲートは、電圧VSSの供給線に接続される。
p型MOSトランジスタQp8は、ブートストラップ動作によってノードN1の電圧がローレベル(VSS)より更に低い電圧へ駆動される場合にオンするスイッチ素子であり、オンのときにノードN3を電圧VSSへ駆動する。
図5の例において、p型MOSトランジスタQp8のソースはノードN3に接続され、そのドレインは電圧VSSの供給線に接続され、そのゲートはノードN1に接続される。
図5の例において、p型MOSトランジスタQp8のソースはノードN3に接続され、そのドレインは電圧VSSの供給線に接続され、そのゲートはノードN1に接続される。
p型MOSトランジスタQp9は、ノードN3の電圧がローレベルの場合にオンするスイッチ素子であり、オンのときにノードN2をハイレベルに駆動する。
図5の例において、p型MOSトランジスタQp9のソースは電圧VDDの供給線に接続され、そのドレインはノードN2に接続され、そのゲートはノードN3に接続される。
図5の例において、p型MOSトランジスタQp9のソースは電圧VDDの供給線に接続され、そのドレインはノードN2に接続され、そのゲートはノードN3に接続される。
p型MOSトランジスタQp11およびQp12とキャパシタC5によって構成される回路は、出力ノードToがハイレベルの状態において(すなわちパルス信号O(j)の非パルス期間において)ノードN2の電圧をローレベルに安定化する回路である。この回路は、パルス信号O(j)がハイレベルのとき、キャパシタC5に蓄積される電荷によってノードN2をローレベルに駆動する。
図5の例において、キャパシタC5は、電圧VDDの供給線とノードN4との間に接続される。p型MOSトランジスタQp11のソースはノードN2に接続され、そのドレインはノードN4に接続され、そのゲートはクロック入力ノードTcBに接続される。p型MOSトランジスタQp12のソースはノードN4に接続され、そのドレインとゲートはクロック入力ノードTcAに共通接続される。
図5の例において、キャパシタC5は、電圧VDDの供給線とノードN4との間に接続される。p型MOSトランジスタQp11のソースはノードN2に接続され、そのドレインはノードN4に接続され、そのゲートはクロック入力ノードTcBに接続される。p型MOSトランジスタQp12のソースはノードN4に接続され、そのドレインとゲートはクロック入力ノードTcAに共通接続される。
p型MOSトランジスタQp13は、リセット入力ノードTrにローレベルのリセット信号RSTが入力された場合にオンし、このオンのときにノードN4を電圧VSSに駆動する。図5の例において、p型MOSトランジスタQp13のソースはノードN4に接続され、そのドレインは電圧VSSの供給線に接続され、そのゲートはリセット入力ノードTrに接続される。
なお、p型MOSトランジスタQp6のドレインは、図3に示す第1の構成例ではノードN1に接続されるが、図5に示す第2の構成例ではノードN3に接続される。
図6は、図5に示すシフト段SR(j)における各部の信号波形の一例を示す図である。
図6(A)は、第1入力ノードTi1に入力されるパルス信号Opr(j)の電圧波形を示す。
図6(B)は、クロック入力ノードTcBに入力されるクロック信号CK1の電圧波形を示す。
図6(C)は、クロック入力ノードTcAに入力されるクロック信号CK2の電圧波形を示す。
図6(D)は、第2入力ノードTi2に入力されるパルス信号Onx(j)の電圧波形を示す。
図6(E)は、ノードN2の電圧波形を示す。
図6(F)は、ノードN4の電圧波形を示す。
図6(G)は、ノードN3の電圧波形を示す。
図6(H)は、ノードN1の電圧波形を示す。
図6(I)は、出力ノードToから出力されるパルス信号O(j)の電圧波形を示す。
図6(A)は、第1入力ノードTi1に入力されるパルス信号Opr(j)の電圧波形を示す。
図6(B)は、クロック入力ノードTcBに入力されるクロック信号CK1の電圧波形を示す。
図6(C)は、クロック入力ノードTcAに入力されるクロック信号CK2の電圧波形を示す。
図6(D)は、第2入力ノードTi2に入力されるパルス信号Onx(j)の電圧波形を示す。
図6(E)は、ノードN2の電圧波形を示す。
図6(F)は、ノードN4の電圧波形を示す。
図6(G)は、ノードN3の電圧波形を示す。
図6(H)は、ノードN1の電圧波形を示す。
図6(I)は、出力ノードToから出力されるパルス信号O(j)の電圧波形を示す。
図5に示すシフト段SR(j)に入力されるパルス信号Opr(j),Onx(j)およびシフト段SR(j)から出力されるパルス信号O(j)は、非パルス期間においてハイレベルを有し、パルス期間においてハイレベルからローレベルへ変化する。これらのパルス信号が入力されない場合、第1入力ノードTi1および第2入力ノードTi2の電圧は共にハイレベルになる。そのため、p型MOSトランジスタQp3,Qp4,Qp5はオフ状態になる。
シフト動作を開始する前において、シフト段SR(j)のリセット入力ノードTrには、ローレベルのリセット信号RSTが入力される。これにより、p型MOSトランジスタQp7およびQp13がオンし、ノードN2およびノードN4はローレベルに駆動される。
ノードN2がローレベルに駆動されると、p型MOSトランジスタQp6がオンするため、ノードN3はハイレベルに駆動される。ノードN3がハイレベルに駆動されるとき、p型MOSトランジスタQp10はオン状態にあるため、ノードN1もハイレベルに駆動される。
ノードN1がハイレベル、ノードN2がローレベルに駆動されると、p型MOSトランジスタQp1はオフし、p型MOSトランジスタQp2はオンする。そのため、出力ノードToはハイレベルになる。
ノードN1がハイレベル、ノードN2がローレベルに駆動されると、p型MOSトランジスタQp1はオフし、p型MOSトランジスタQp2はオンする。そのため、出力ノードToはハイレベルになる。
一方、ノードN4がローレベルに駆動されることによって、キャパシタC5には電荷が蓄積される。p型MOSトランジスタQp13のしきい電圧を‘Vth’とすると、キャパシタC5には‘VDD−|Vth|’の電圧が充電される。
リセット信号RSTがローレベルからハイレベルに戻ると、ノードN2につながるp型MOSトランジスタQp4,Qp5,Qp7,Qp9,Qp11は全てオフするため、ノードN2はフローティング状態になる。また、ノードN4につながるp型MOSトランジスタQp11およびQp12もオフするため、ノードN4はフローティング状態になる。p型MOSトランジスタのしきい電圧を‘Vth’とすると、ノードN2およびN4の電圧は‘VSS+|Vth|’に保持される。
ノードN2の電圧が‘VSS+|Vth|’に保持されるため、出力ノードToはハイレベルのまま保持される。
ノードN2の電圧が‘VSS+|Vth|’に保持されるため、出力ノードToはハイレベルのまま保持される。
この状態で、クロック入力ノードTcAの電圧がクロック信号CK2に応じてローレベルに変化すると(例えば時刻t13〜t14)、p型MOSトランジスタQp12がオンするため、ノードN4がローレベルに駆動され、キャパシタC5に電荷が蓄積される。このとき、ノードN2につながるトランジスタ(Qp4,Qp5,Qp7,Qp9,Qp11)は全てオフしているため、ノードN2の電圧は‘VSS+|Vth|’に保持され、出力ノードToはハイレベルのまま保持される。
次に、クロック入力ノードTcBの電圧がクロック信号CK1に応じてローレベルに変化すると(例えば時刻t15〜t16)、p型MOSトランジスタQp12がオフし、p型MOSトランジスタQp11がオンする。これにより、ノードN2は、p型MOSトランジスタQp11を介してキャパシタC5に接続される。キャパシタC5には、ノードN4をローレベルに駆動した際の電荷が蓄積されているため、ノードN2は、このキャパシタC5の電荷によってローレベルに駆動される。この期間においても、p型MOSトランジスタQp1はオフ、p型MOSトランジスタQp2はオンするため、出力ノードToはハイレベルのまま保持される。
このように、図5に示す回路構成によれば、出力ノードToがハイレベルの状態において、キャパシタC5に蓄積される電荷によりノードN2が定期的にローレベルに駆動される。そのため、ノードN2の寄生容量に蓄積される電荷のみによってノードN1の電圧がローレベルに保持される場合に比べて、ノードN2の電圧を安定化することができる。
次に、クロック入力ノードTcBの電圧がクロック信号CK1に応じてローレベルに変化すると(例えば時刻t15〜t16)、p型MOSトランジスタQp12がオフし、p型MOSトランジスタQp11がオンする。これにより、ノードN2は、p型MOSトランジスタQp11を介してキャパシタC5に接続される。キャパシタC5には、ノードN4をローレベルに駆動した際の電荷が蓄積されているため、ノードN2は、このキャパシタC5の電荷によってローレベルに駆動される。この期間においても、p型MOSトランジスタQp1はオフ、p型MOSトランジスタQp2はオンするため、出力ノードToはハイレベルのまま保持される。
このように、図5に示す回路構成によれば、出力ノードToがハイレベルの状態において、キャパシタC5に蓄積される電荷によりノードN2が定期的にローレベルに駆動される。そのため、ノードN2の寄生容量に蓄積される電荷のみによってノードN1の電圧がローレベルに保持される場合に比べて、ノードN2の電圧を安定化することができる。
クロック入力ノードTcAがハイレベルの状態にある時刻t7〜t8において、クロック信号CK1およびパルス信号Opr(j)がハイレベルからローレベルに変化する。
パルス信号Opr(j)がローレベルになると、p型MOSトランジスタQp3およびQp4はオフからオンに変化する。
p型MOSトランジスタQp4がオンすると、ノードN2がハイレベルに駆動されるため、p型MOSトランジスタQp2およびQp6はオフする。
p型MOSトランジスタQp6がオフしp型MOSトランジスタQp3がオンすると、ノードN3はローレベルに駆動される。p型MOSトランジスタのしきい電圧を‘Vth’とすると、このときノードN3の電圧は‘VSS+|Vth|’となる。
パルス信号Opr(j)がローレベルになると、p型MOSトランジスタQp3およびQp4はオフからオンに変化する。
p型MOSトランジスタQp4がオンすると、ノードN2がハイレベルに駆動されるため、p型MOSトランジスタQp2およびQp6はオフする。
p型MOSトランジスタQp6がオフしp型MOSトランジスタQp3がオンすると、ノードN3はローレベルに駆動される。p型MOSトランジスタのしきい電圧を‘Vth’とすると、このときノードN3の電圧は‘VSS+|Vth|’となる。
ノードN3がローレベルに駆動されると、p型MOSトランジスタQp9がオンするため、ノードN2はp型MOSトランジスタQp4に加えてp型MOSトランジスタQp9によってもハイレベルに駆動される。
この時刻t7〜t8において、クロック信号CK1はローレベルになるため、p型MOSトランジスタQp11がオンし、ノードN4とノードN2とが接続される。ノードN2はp型MOSトランジスタQp4およびQp9によってハイレベルに駆動されるため、ノードN4も同様にハイレベルに駆動される。
時刻t8においてパルス信号Opr(j)がハイレベルに戻ると、p型MOSトランジスタQp3がオフし、ノードN3はフローティング状態になるため、ノードN3の電圧は‘VSS+|Vth|’のまま保持される。したがって、p型MOSトランジスタQp9はオンのまま保持され、ノードN2は引き続きハイレベルに駆動される。ノードN3は、時刻t11において第2入力ノードTi2にローレベルのパルス信号Onx(j)が入力されるまで‘VSS+|Vth|’(一部の期間ではVSS)に保持されるため、その間、ノードN2はハイレベルに駆動され続ける。
このように、図5に示す回路構成によると、第1入力ノードTi1にローレベルのパルス信号Opr(j)が入力された後、第2入力ノードTi2にローレベルのパルス信号Onx(j)が入力されるまでの期間において、ノードN2がp型MOSトランジスタQp9によりハイレベルに駆動されるため、この期間におけるノードN2の電圧を安定化することができる。
このように、図5に示す回路構成によると、第1入力ノードTi1にローレベルのパルス信号Opr(j)が入力された後、第2入力ノードTi2にローレベルのパルス信号Onx(j)が入力されるまでの期間において、ノードN2がp型MOSトランジスタQp9によりハイレベルに駆動されるため、この期間におけるノードN2の電圧を安定化することができる。
時刻t8においてパルス信号Opr(j)がハイレベルに戻った後、時刻t9〜t10において、クロック信号CK2がハイレベルからローレベルへ変化する。
クロック信号CK2に応じてクロック入力ノードTcAの電圧がローレベルに変化すると、キャパシタC2に蓄積される電荷によってノードN1の電圧は‘VSS+|Vth|’より更に低下する。このとき、p型MOSトランジスタQp3およびQp10はオンからオフへ変化し、ノードN1はフローティング状態になるため、キャパシタC2の電荷は時刻t7〜t8とほぼ同じ値に保たれる。その結果、クロック入力ノードTcAがローレベルまで低下したときに、ノードN1の電圧はローレベル(VSS)より更に低くなる。このようなブートストラップ動作によって、出力ノードToのパルス信号O(j)はローレベル(VSS)まで低下する。
図5に示す回路構成によると、p型MOSトランジスタQp3に加えてp型MOSトランジスタQp10がオフすることにより、ブートストラップ動作時におけるノードN1の電気的な絶縁性を高めることができる。これにより、寄生容量等の影響によるノードN1の電位の上昇を抑制し、ノードN1をローレベルより十分低くすることができるため、クロック入力ノードTcAがローレベルになる期間において、p型MOSトランジスタQp1を十分にオンさせることができる。
クロック信号CK2に応じてクロック入力ノードTcAの電圧がローレベルに変化すると、キャパシタC2に蓄積される電荷によってノードN1の電圧は‘VSS+|Vth|’より更に低下する。このとき、p型MOSトランジスタQp3およびQp10はオンからオフへ変化し、ノードN1はフローティング状態になるため、キャパシタC2の電荷は時刻t7〜t8とほぼ同じ値に保たれる。その結果、クロック入力ノードTcAがローレベルまで低下したときに、ノードN1の電圧はローレベル(VSS)より更に低くなる。このようなブートストラップ動作によって、出力ノードToのパルス信号O(j)はローレベル(VSS)まで低下する。
図5に示す回路構成によると、p型MOSトランジスタQp3に加えてp型MOSトランジスタQp10がオフすることにより、ブートストラップ動作時におけるノードN1の電気的な絶縁性を高めることができる。これにより、寄生容量等の影響によるノードN1の電位の上昇を抑制し、ノードN1をローレベルより十分低くすることができるため、クロック入力ノードTcAがローレベルになる期間において、p型MOSトランジスタQp1を十分にオンさせることができる。
また、図5に示す回路構成によると、ノードN1の電圧がローレベルより低くなる期間においてp型MOSトランジスタQp8がオンする。p型MOSトランジスタQp8がオンすると、ノードN3とp型MOSトランジスタQp10のゲートとが接続されるため、この電位差により発生するp型MOSトランジスタQp10のリーク電流を低減することができる。したがって、ブートストラップ動作時におけるノードN1の電気的な絶縁性をより高めることができる。
その後、時刻t10においてクロック入力ノードTcAの電圧がローレベルからハイレベルに戻ると、p型MOSトランジスタQp3およびQp10は再びオンし、ノードN1の電圧は‘VSS+|Vth|’になる。また、p型MOSトランジスタQp1がオンしているため、出力ノードToの電圧はクロック入力ノードTcAと同じハイレベルになる。
時刻t10の後、ノードN1およびN3の電圧は‘VSS+|Vth|’、ノードN2の電圧はハイレベル(VDD)になっている。
時刻t11〜t12において、第2入力ノードTi2にローレベルのパルス信号Onx(j)が入力されると、p型MOSトランジスタQp5およびQp6がオンし、ノードN2はローレベル、ノードN1およびN3はハイレベルに駆動される。その結果、ノードN1およびノードN2の電圧は、ローレベルのリセット信号RSTが入力された後の状態と同じになるため、以降クロック入力ノードTcAがローレベルになっても、出力ノードToの電圧はハイレベルに保持される。
以上が、シフト段SR(j)の第2の構成例(図5)の説明である。
時刻t11〜t12において、第2入力ノードTi2にローレベルのパルス信号Onx(j)が入力されると、p型MOSトランジスタQp5およびQp6がオンし、ノードN2はローレベル、ノードN1およびN3はハイレベルに駆動される。その結果、ノードN1およびノードN2の電圧は、ローレベルのリセット信号RSTが入力された後の状態と同じになるため、以降クロック入力ノードTcAがローレベルになっても、出力ノードToの電圧はハイレベルに保持される。
以上が、シフト段SR(j)の第2の構成例(図5)の説明である。
次に、スイッチ部SW(j)の構成例(図7,図13)について説明する。
図7は、スイッチ部SW(j)の第1の構成例を示す図である。
図7に示すスイッチ部SW(j)は、p型MOSトランジスタQp21〜Qp24と、制御信号Dを入力するノードTdと、制御信号XDを入力するノードTxdと、シフト段SR(j−1)からのパルス信号O(j−1)を入力するノードTuと、シフト段SR(j+1)からのパルス信号O(j+1)を入力するノードTbと、シフト段SR(j)へパルス信号Opr(j)を出力するノードTprと、シフト段SR(j)へパルス信号Onx(j)を出力するノードTnxとを有する。
図7に示すスイッチ部SW(j)は、p型MOSトランジスタQp21〜Qp24と、制御信号Dを入力するノードTdと、制御信号XDを入力するノードTxdと、シフト段SR(j−1)からのパルス信号O(j−1)を入力するノードTuと、シフト段SR(j+1)からのパルス信号O(j+1)を入力するノードTbと、シフト段SR(j)へパルス信号Opr(j)を出力するノードTprと、シフト段SR(j)へパルス信号Onx(j)を出力するノードTnxとを有する。
図7に示す第1の構成例において、p型MOSトランジスタQp21は、本発明の第1のスイッチの一実施形態である。
p型MOSトランジスタQp22は、本発明の第2のスイッチの一実施形態である。
p型MOSトランジスタQp23は、本発明の第3のスイッチの一実施形態である。
p型MOSトランジスタQp24は、本発明の第4のスイッチの一実施形態である。
p型MOSトランジスタQp22は、本発明の第2のスイッチの一実施形態である。
p型MOSトランジスタQp23は、本発明の第3のスイッチの一実施形態である。
p型MOSトランジスタQp24は、本発明の第4のスイッチの一実施形態である。
p型MOSトランジスタQp21は、ノードTuとノードTprとの間に接続されるスイッチであり、第1の動作モードにおいてオン、第2の動作モードにおいてオフする。
図7の例において、p型MOSトランジスタQp21のドレインはノードTuに接続され、そのソースはノードTprに接続され、そのゲートはノードTdに接続される。
図7の例において、p型MOSトランジスタQp21のドレインはノードTuに接続され、そのソースはノードTprに接続され、そのゲートはノードTdに接続される。
p型MOSトランジスタQp22は、ノードTbとノードTprとの間に接続されるスイッチであり、第1の動作モードにおいてオフ、第2の動作モードにおいてオンする。
図7の例において、p型MOSトランジスタQp22のドレインはノードTbに接続され、そのソースはノードTprに接続され、そのゲートはノードTxdに接続される。
図7の例において、p型MOSトランジスタQp22のドレインはノードTbに接続され、そのソースはノードTprに接続され、そのゲートはノードTxdに接続される。
p型MOSトランジスタQp23は、ノードTuとノードTnxとの間に接続されるスイッチであり、第1の動作モードにおいてオフ、第2の動作モードにおいてオンする。
図7の例において、p型MOSトランジスタQp23のドレインはノードTuに接続され、そのソースはノードTnxに接続され、そのゲートはノードTxdに接続される。
図7の例において、p型MOSトランジスタQp23のドレインはノードTuに接続され、そのソースはノードTnxに接続され、そのゲートはノードTxdに接続される。
p型MOSトランジスタQp24は、ノードTbとノードTnxとの間に接続されるスイッチであり、第1の動作モードにおいてオン、第2の動作モードにおいてオフする。
図7の例において、p型MOSトランジスタQp24のドレインはノードTbに接続され、そのソースはノードTnxに接続され、そのゲートはノードTdに接続される。
図7の例において、p型MOSトランジスタQp24のドレインはノードTbに接続され、そのソースはノードTnxに接続され、そのゲートはノードTdに接続される。
図8は、図7に示す構成を有するスイッチ部において入出力されるパルス信号の波形の一例を示す図である。図8に示す信号波形は、制御信号Dをローレベル(電圧VSS)、制御信号XDをハイレベルに設定する第1の動作モードにおける信号波形である。
図8(A)は、クロック信号CK1の電圧波形を示す。
図8(B)は、クロック信号CK2の電圧波形を示す。
図8(C)は、スイッチ部SW(j)のノードTuに入力されるパルス信号O(j−1)の電圧波形を示す。
図8(D)は、スイッチ部SW(j)のノードTprから出力されるパルス信号Opr(j)の電圧波形を示す。
図8(E)は、スイッチ部SW(j+1)のノードTuに入力されるパルス信号O(j)の電圧波形を示す。
図8(F)は、スイッチ部SW(j+1)のノードTprから出力されるパルス信号Opr(j+1)の電圧波形を示す。
図8(G)は、スイッチ部SW(j+2)のノードTuに入力されるパルス信号O(j+1)の電圧波形を示す。
図8(H)は、スイッチ部SW(j+2)のノードTprから出力されるパルス信号Opr(j+2)の電圧波形を示す。
図8(A)は、クロック信号CK1の電圧波形を示す。
図8(B)は、クロック信号CK2の電圧波形を示す。
図8(C)は、スイッチ部SW(j)のノードTuに入力されるパルス信号O(j−1)の電圧波形を示す。
図8(D)は、スイッチ部SW(j)のノードTprから出力されるパルス信号Opr(j)の電圧波形を示す。
図8(E)は、スイッチ部SW(j+1)のノードTuに入力されるパルス信号O(j)の電圧波形を示す。
図8(F)は、スイッチ部SW(j+1)のノードTprから出力されるパルス信号Opr(j+1)の電圧波形を示す。
図8(G)は、スイッチ部SW(j+2)のノードTuに入力されるパルス信号O(j+1)の電圧波形を示す。
図8(H)は、スイッチ部SW(j+2)のノードTprから出力されるパルス信号Opr(j+2)の電圧波形を示す。
図8に示すように、p型MOSトランジスタのゲートに与える電圧が‘VSS’の場合、p型MOSトランジスタを通過してノードTpr、ノードTnxから出力されるパルス信号の最低電圧は、p型MOSトランジスタのしきい電圧Vthの分だけローレベルの電圧VSSより高くなる。
図9は、制御信号Dをローレベルの電圧VSSより更にしきい電圧Vthだけ低く設定する場合の信号波形の例を示す図である。図9(A)〜(H)の信号波形は、図8(A)〜(H)の信号波形に対応する。
図9に示すように、p型MOSトランジスタのゲートに与える電圧が‘VSS−|Vth|’より低い場合、p型MOSトランジスタを通過してノードTpr、ノードTnxから出力されるパルス信号の最低電圧は、ほぼローレベルの電圧VSSと等しくなる。
図10は、図7に示すスイッチ部においてスイッチとして用いられているp型MOSトランジスタの1つを抜き出して示した図である。
図11および図12は、この図10に示すp型MOSトランジスタQpAにおいて入出力されるパルス信号の波形を示しており、図11はゲートに電圧VSSを供給した場合、図12はゲートに電圧‘VSS−|Vth|’を供給した場合の例を示す。
図11および図12は、この図10に示すp型MOSトランジスタQpAにおいて入出力されるパルス信号の波形を示しており、図11はゲートに電圧VSSを供給した場合、図12はゲートに電圧‘VSS−|Vth|’を供給した場合の例を示す。
図11に示すように、p型MOSトランジスタQpAのゲートに電圧VSSを供給した場合、p型MOSトランジスタQpAのドレインに入力されるパルス信号Sinが電圧VSSまで低下しても、そのソースから出力されるパルス信号Soutの最低電圧はp型MOSトランジスタQpAのしきい電圧Vthだけ電圧VSSより高い電圧になる。
一方、図12に示すように、p型MOSトランジスタQpAのゲートに電圧‘VSS−|Vth|’を供給した場合、p型MOSトランジスタQpAのソースから出力されるパルス信号Soutの最低電圧は、ほぼ電圧VSSに等しくなる。
以上が、スイッチ部SW(j)の第1の構成例(図7)の説明である。
一方、図12に示すように、p型MOSトランジスタQpAのゲートに電圧‘VSS−|Vth|’を供給した場合、p型MOSトランジスタQpAのソースから出力されるパルス信号Soutの最低電圧は、ほぼ電圧VSSに等しくなる。
以上が、スイッチ部SW(j)の第1の構成例(図7)の説明である。
図13は、スイッチ部SW(j)の第2の構成例を示す図であり、図7と図13の同一符号は同一の構成要素を示す。
図13に示す第2の構成例のスイッチ部SW(j)は、上述した第1の構成例にp型MOSトランジスタQp25〜Qp28を更に加えたものである。
図13に示す第2の構成例のスイッチ部SW(j)は、上述した第1の構成例にp型MOSトランジスタQp25〜Qp28を更に加えたものである。
図13に示す第2の構成例において、p型MOSトランジスタQp21およびQp25を含む回路は、本発明の第1のスイッチの一実施形態である。
p型MOSトランジスタQp22およびQp26を含む回路は、本発明の第2のスイッチの一実施形態である。
p型MOSトランジスタQp23およびQp27を含む回路は、本発明の第3のスイッチの一実施形態である。
p型MOSトランジスタQp24およびQp28を含む回路は、本発明の第4のスイッチの一実施形態である。
p型MOSトランジスタQp22,Qp23,Qp24,Qp24は、それぞれ、本発明の第1スイッチ素子の一実施形態である。
p型MOSトランジスタQp25,Qp26,Qp27,Qp28は、それぞれ、本発明の第2スイッチ素子の一実施形態である。
p型MOSトランジスタQp22およびQp26を含む回路は、本発明の第2のスイッチの一実施形態である。
p型MOSトランジスタQp23およびQp27を含む回路は、本発明の第3のスイッチの一実施形態である。
p型MOSトランジスタQp24およびQp28を含む回路は、本発明の第4のスイッチの一実施形態である。
p型MOSトランジスタQp22,Qp23,Qp24,Qp24は、それぞれ、本発明の第1スイッチ素子の一実施形態である。
p型MOSトランジスタQp25,Qp26,Qp27,Qp28は、それぞれ、本発明の第2スイッチ素子の一実施形態である。
p型MOSトランジスタQp25は、p型MOSトランジスタQp21のゲートと、このp型MOSトランジスタQp21をオンまたはオフに駆動する制御信号Dを入力するノードTd(駆動入力ノード)との間に接続されるスイッチ素子である。p型MOSトランジスタQp25は、ノードTdにローレベルの電圧が入力されている状態で、p型MOSトランジスタQp21のゲート電圧が‘VSS+|Vth|’より高い場合にオンし、これより低い場合にオフする。ただし、‘Vth’はp型MOSトランジスタのしきい電圧を示す。
図13の例において、p型MOSトランジスタQp25のソースはp型MOSトランジスタQp21のゲートに接続され、そのドレインはノードTdに接続され、そのゲートは電圧VSSの供給線に接続される。
図13の例において、p型MOSトランジスタQp25のソースはp型MOSトランジスタQp21のゲートに接続され、そのドレインはノードTdに接続され、そのゲートは電圧VSSの供給線に接続される。
p型MOSトランジスタQp26は、p型MOSトランジスタQp22のゲートと、このp型MOSトランジスタQp22をオンまたはオフに駆動する制御信号XDを入力するノードTxd(駆動入力ノード)との間に接続されるスイッチ素子である。p型MOSトランジスタQp26は、ノードTxdにローレベルの電圧が入力されている状態で、p型MOSトランジスタQp22のゲート電圧が‘VSS+|Vth|’より高い場合にオンし、これより低い場合にオフする。
図13の例において、p型MOSトランジスタQp26のソースはp型MOSトランジスタQp22のゲートに接続され、そのドレインはノードTxdに接続され、そのゲートは電圧VSSの供給線に接続される。
図13の例において、p型MOSトランジスタQp26のソースはp型MOSトランジスタQp22のゲートに接続され、そのドレインはノードTxdに接続され、そのゲートは電圧VSSの供給線に接続される。
p型MOSトランジスタQp27は、p型MOSトランジスタQp23のゲートと、このp型MOSトランジスタQp23をオンまたはオフに駆動する制御信号XDを入力するノードTxd(駆動入力ノード)との間に接続されるスイッチ素子である。p型MOSトランジスタQp27は、ノードTxdにローレベルの電圧が入力されている状態で、p型MOSトランジスタQp23のゲート電圧が‘VSS+|Vth|’より高い場合にオンし、これより低い場合にオフする。
図13の例において、p型MOSトランジスタQp27のソースはp型MOSトランジスタQp23のゲートに接続され、そのドレインはノードTxdに接続され、そのゲートは電圧VSSの供給線に接続される。
図13の例において、p型MOSトランジスタQp27のソースはp型MOSトランジスタQp23のゲートに接続され、そのドレインはノードTxdに接続され、そのゲートは電圧VSSの供給線に接続される。
p型MOSトランジスタQp28は、p型MOSトランジスタQp24のゲートと、このp型MOSトランジスタQp24をオンまたはオフに駆動する制御信号Dを入力するノードTd(駆動入力ノード)との間に接続されるスイッチ素子である。p型MOSトランジスタQp28は、ノードTdにローレベルの電圧が入力されている状態で、p型MOSトランジスタQp24のゲート電圧が‘VSS+|Vth|’より高い場合にオンし、これより低い場合にオフする。
図13の例において、p型MOSトランジスタQp28のソースはp型MOSトランジスタQp24のゲートに接続され、そのドレインはノードTdに接続され、そのゲートは電圧VSSの供給線に接続される。
図13の例において、p型MOSトランジスタQp28のソースはp型MOSトランジスタQp24のゲートに接続され、そのドレインはノードTdに接続され、そのゲートは電圧VSSの供給線に接続される。
図14は、図13に示す構成を有するスイッチ部において入出力されるパルス信号の波形の一例を示す図である。14に示す信号波形は、制御信号Dをローレベル(電圧VSS)、制御信号XDをハイレベルに設定する第1の動作モードにおける信号波形である。
図14(A)〜(H)の信号波形は、図8(A)〜(H)の信号波形に対応する。
図14(A)〜(H)の信号波形は、図8(A)〜(H)の信号波形に対応する。
図14に示すように、図13に示す第2の構成例のスイッチ部によれば、制御信号D(またはXD)をローレベルの電圧VSSに設定する場合でも、パルス信号の電圧をローレベルの電圧VSSまで低下させることが可能になり、しきい電圧Vth分の電圧上昇を防ぐことができる。
図15は、図13に示すスイッチ部においてスイッチとして用いられている回路の1つを抜き出して示した図である。
図15に示すスイッチは、p型MOSトランジスタQpAおよびQpBを有する。
p型MOSトランジスタQpAのドレインにはパルス信号Sinが入力され、そのソースからパルス信号Soutが出力され、そのゲートにp型MOSトランジスタQpBを介して制御信号D(またはXD)が入力される。p型MOSトランジスタQpBのゲートにはローレベルの電圧VSSが入力される。
p型MOSトランジスタQpAのドレインにはパルス信号Sinが入力され、そのソースからパルス信号Soutが出力され、そのゲートにp型MOSトランジスタQpBを介して制御信号D(またはXD)が入力される。p型MOSトランジスタQpBのゲートにはローレベルの電圧VSSが入力される。
図16は、図15に示すスイッチにおける各部の信号波形の一例を示す。
制御信号D(またはXD)がローレベルに設定された状態で、パルス信号Sinがハイレベルの場合、p型MOSトランジスタQpBはオンし、p型MOSトランジスタQpAのゲート(ノードN_A)の電圧を‘VSS+|Vth|’まで引き下げる。
この状態で、p型MOSトランジスタQpAのドレインにローレベルのパルス信号Sinが入力されると(図16(A))、p型MOSトランジスタQpAのドレインとゲートとの間の寄生容量に蓄積される電荷によって、ノードN_Aの電圧は急速に低下する。この電圧が‘VSS+|Vth|’より低くなると、p型MOSトランジスタQpBがオフするため、ノードN_Aがフローティング状態になり、寄生容量の電荷が保持される。その結果、パルス信号Sinが電圧VSSのとき、ノードN_Aは電圧VSSより低くなる(図16(B))。
このようなブートストラップ動作によって、p型MOSトランジスタQpAのドレインが電圧VSSまで低下するとき、そのゲートはドレイン−ゲート間の寄生容量に蓄積される電荷によって電圧VSSより低い電圧で駆動され、p型MOSトランジスタQpAはオン状態に保たれる。その結果、p型MOSトランジスタQpAのソースからは、ドレインに入力される電圧VSSとほぼ同じ電圧が出力される(図16(C))。すなわち、p型MOSトランジスタQpAを通過するパルス信号は、パルス期間において電圧VSSまで低下する。
制御信号D(またはXD)がローレベルに設定された状態で、パルス信号Sinがハイレベルの場合、p型MOSトランジスタQpBはオンし、p型MOSトランジスタQpAのゲート(ノードN_A)の電圧を‘VSS+|Vth|’まで引き下げる。
この状態で、p型MOSトランジスタQpAのドレインにローレベルのパルス信号Sinが入力されると(図16(A))、p型MOSトランジスタQpAのドレインとゲートとの間の寄生容量に蓄積される電荷によって、ノードN_Aの電圧は急速に低下する。この電圧が‘VSS+|Vth|’より低くなると、p型MOSトランジスタQpBがオフするため、ノードN_Aがフローティング状態になり、寄生容量の電荷が保持される。その結果、パルス信号Sinが電圧VSSのとき、ノードN_Aは電圧VSSより低くなる(図16(B))。
このようなブートストラップ動作によって、p型MOSトランジスタQpAのドレインが電圧VSSまで低下するとき、そのゲートはドレイン−ゲート間の寄生容量に蓄積される電荷によって電圧VSSより低い電圧で駆動され、p型MOSトランジスタQpAはオン状態に保たれる。その結果、p型MOSトランジスタQpAのソースからは、ドレインに入力される電圧VSSとほぼ同じ電圧が出力される(図16(C))。すなわち、p型MOSトランジスタQpAを通過するパルス信号は、パルス期間において電圧VSSまで低下する。
このように、図13に示す第2の構成例のスイッチ部SW(j)によれば、ローレベルの電圧VSSより更に低い電圧を用いることなく、単一導電型のトランジスタを用いた非常に簡易な構成で、スイッチ通過後のパルス信号の電圧をローレベルの電圧VSSまで低下させることができる。
次に、クロック信号CK1およびCK2を生成する回路と、シフト段SR(1),SR(N)に供給するパルス信号P_U,P_Bを生成する回路について、図17を参照して説明する。
制御パルス信号生成回路U1は、図示しない外部のコントローラから供給されるシフト動作の開始信号Scに応じて、クロック信号CK1,CK2に同期したパルス信号P_U,P_Bを生成する。
段数Nが偶数の場合、制御パルス信号生成回路U1は、クロック信号CK1に同期したパルス信号P_Uと、クロック信号CK2に同期したパルス信号P_Bを、それぞれ1パルスずつ生成する(後述の図18,図19を参照)。第1の動作モードでは、始めにパルス信号P_Uを生成し、このパルス信号P_Uに応じてシフト段SR(N)から最後のパルス信号O(N)が出力された後に、パルス信号P_Bを生成する。他方、第2の動作モードでは、始めにパルス信号P_Bを生成し、このパルス信号P_Bに応じてシフト段SR(1)から最後のパルス信号O(1)が出力された後に、パルス信号P_Uを生成する。
段数Nが奇数の場合、制御パルス信号生成回路U1は、クロック信号CK1に同期したパルス信号P_U,P_Bをそれぞれれ1パルスずつ生成する(後述の図20,図21を参照)。第1の動作モードでは、始めにパルス信号P_Uを生成し、このパルス信号P_Uに応じてシフト段SR(N)から最後のパルス信号O(N)が出力された後に、パルス信号P_Bを生成する。他方、第2の動作モードでは、始めにパルス信号P_Bを生成し、このパルス信号P_Bに応じてシフト段SR(1)から最後のパルス信号O(1)が出力された後に、パルス信号P_Uを生成する。
クロック信号生成回路U2は、互いに位相がずれたクロック信号CK1およびCK2を生成する。クロック信号CK1およびクロック信号CK2は、電圧VDDと電圧VSSとを周期的に繰り返す信号であり、一方のクロック信号が電圧VSSを有するとき、他方のクロック信号は電圧VDDを有する。
ここで、上述した構成を有する本実施形態に係るシフトレジスタの動作について、図18〜図21を参照して説明する。
図18は、シフト段の段数Nが‘2n’(すなわち段数Nが偶数)のシフトレジスタにおける、第1の動作モード時の信号波形の例を示す図である。
図18(A)は、シフト段SR(1)に供給されるパルス信号P_Uの電圧波形を示す。
図18(B)は、シフト段SR(N)に供給されるパルス信号P_Bの電圧波形を示す。
図18(C)は、クロック信号CK1の電圧波形を示す。
図18(D)は、クロック信号CK2の電圧波形を示す。
図18(E)は、シフト段SR(1)から出力されるパルス信号O(1)の電圧波形を示す。
図18(F)は、シフト段SR(2)から出力されるパルス信号O(2)の電圧波形を示す。
図18(G)は、シフト段SR(2n−1)から出力されるパルス信号O(2n−1)の電圧波形を示す。
図18(H)は、シフト段SR(2n)から出力されるパルス信号O(2n)の電圧波形を示す。
図18(A)は、シフト段SR(1)に供給されるパルス信号P_Uの電圧波形を示す。
図18(B)は、シフト段SR(N)に供給されるパルス信号P_Bの電圧波形を示す。
図18(C)は、クロック信号CK1の電圧波形を示す。
図18(D)は、クロック信号CK2の電圧波形を示す。
図18(E)は、シフト段SR(1)から出力されるパルス信号O(1)の電圧波形を示す。
図18(F)は、シフト段SR(2)から出力されるパルス信号O(2)の電圧波形を示す。
図18(G)は、シフト段SR(2n−1)から出力されるパルス信号O(2n−1)の電圧波形を示す。
図18(H)は、シフト段SR(2n)から出力されるパルス信号O(2n)の電圧波形を示す。
第1の動作モードにおいて、スイッチ部SW(j)は、シフト段SR(j−1)から出力されるパルス信号O(j−1)をシフト段SR(j)の第1入力ノードTi1に入力し、シフト段SR(j+1)から出力されるパルス信号O(j+1)をシフト段SR(j)の第2入力ノードTi2に入力する。
ただし、スイッチ部SW(1)は、パルス信号P_Uをシフト段SR(1)の第1入力ノードTi1に入力し、スイッチ部SW(2n)は、パルス信号P_Bをシフト段SR(2n)の第2入力ノードTi2に入力する。
ただし、スイッチ部SW(1)は、パルス信号P_Uをシフト段SR(1)の第1入力ノードTi1に入力し、スイッチ部SW(2n)は、パルス信号P_Bをシフト段SR(2n)の第2入力ノードTi2に入力する。
クロック信号CK1のローレベルのパルスに同期して、シフト段SR(1)の第1入力ノードTi1にローレベルのパルス信号P_Uが入力されると(図18(A))、シフト段SR(1)は第1の状態へ遷移する。これにより、次にクロック信号CK2がローレベルへ変化したとき、シフト段SR(1)はローレベルのパルス信号O(1)を出力する(図18(E))。
このパルス信号O(1)は、シフト段SR(2)の第1入力ノードTi1に入力されているため、シフト段SR(2)も第1の状態へ遷移する。これにより、次にクロック信号CK1がローレベルへ変化したとき、シフト段SR(2)はローレベルのパルス信号O(2)を出力する(図18(F))。
パルス信号O(2)は、シフト段SR(1)の第2入力ノードTi2に帰還されているため、シフト段SR(1)は第2の状態に戻る。これにより、シフト段SR(1)は、以降のクロック信号CK2の変化に関わらず、パルス信号O(1)をハイレベルに保持する。
このように、各シフト段は‘SR(1),SR(2),SR(3),…’の順に第1の状態へ遷移し、‘O(1),O(2),O(3),…’の順にローレベルのパルス信号を出力する。また、第1の状態に遷移した各シフト段は、後段のパルス信号によって初期化されるため、‘SR(1),SR(2),SR(3),…’の順に第2の状態へ戻る。最後のパルス信号O(2n)を出力するシフト段SR(2n)は、パルス信号P_Bによって第2の状態に戻る。
このパルス信号O(1)は、シフト段SR(2)の第1入力ノードTi1に入力されているため、シフト段SR(2)も第1の状態へ遷移する。これにより、次にクロック信号CK1がローレベルへ変化したとき、シフト段SR(2)はローレベルのパルス信号O(2)を出力する(図18(F))。
パルス信号O(2)は、シフト段SR(1)の第2入力ノードTi2に帰還されているため、シフト段SR(1)は第2の状態に戻る。これにより、シフト段SR(1)は、以降のクロック信号CK2の変化に関わらず、パルス信号O(1)をハイレベルに保持する。
このように、各シフト段は‘SR(1),SR(2),SR(3),…’の順に第1の状態へ遷移し、‘O(1),O(2),O(3),…’の順にローレベルのパルス信号を出力する。また、第1の状態に遷移した各シフト段は、後段のパルス信号によって初期化されるため、‘SR(1),SR(2),SR(3),…’の順に第2の状態へ戻る。最後のパルス信号O(2n)を出力するシフト段SR(2n)は、パルス信号P_Bによって第2の状態に戻る。
図19は、シフト段の段数Nが‘2n’のシフトレジスタにおける、第2の動作モード時の信号波形の例を示す図である。
図19(A)〜(H)の信号波形は、図18(A)〜(H)の信号波形に対応する。
図19(A)〜(H)の信号波形は、図18(A)〜(H)の信号波形に対応する。
第2の動作モードにおいて、スイッチ部SW(j)は、シフト段SR(j+1)から出力されるパルス信号O(j+1)をシフト段SR(j)の第1入力ノードTi1に入力し、シフト段SR(j−1)から出力されるパルス信号O(j−1)をシフト段SR(j)の第2入力ノードTi2に入力する。
ただし、スイッチ部SW(1)は、パルス信号P_Uをシフト段SR(1)の第2入力ノードTi2に入力し、スイッチ部SW(2n)は、パルス信号P_Bをシフト段SR(2n)の第1入力ノードTi1に入力する。
ただし、スイッチ部SW(1)は、パルス信号P_Uをシフト段SR(1)の第2入力ノードTi2に入力し、スイッチ部SW(2n)は、パルス信号P_Bをシフト段SR(2n)の第1入力ノードTi1に入力する。
クロック信号CK2のローレベルのパルスに同期して、シフト段SR(2n)の第1入力ノードTi1にローレベルのパルス信号P_Bが入力されると(図19(B))、シフト段SR(2n)は第1の状態に遷移する。これにより、次にクロック信号CK1がローレベルへ変化したとき、シフト段SR(2n)はローレベルのパルス信号O(2n)を出力する(図19(H))。
このパルス信号O(2n)は、シフト段SR(2n−1)の第1入力ノードTi1に入力されているため、シフト段SR(2n−1)も第1の状態に遷移する。これにより、次にクロック信号CK2がローレベルへ変化したとき、シフト段SR(2n−1)はローレベルのパルス信号O(2n−1)を出力する(図19(G))。
パルス信号O(2n−1)は、シフト段SR(2n)の第2入力ノードTi2に帰還されているため、シフト段SR(2n)は第2の状態に戻る。これにより、シフト段SR(2n)は、以降のクロック信号CK1の変化に関わらず、パルス信号O(2n)をハイレベルに保持する。
このように、各シフト段は‘SR(2n),SR(2n−1),SR(2n−2),…’の順に第1の状態へ遷移し、‘O(2n),O(2n−1),O(2n−2),…’の順にローレベルのパルス信号を出力する。また、第1の状態に遷移した各シフト段は、後段のパルス信号によって初期化されるため、‘SR(2n),SR(2n−1),SR(2n−2),…’の順に第2の状態へ戻る。最後のパルス信号O(1)を出力するシフト段SR(1)は、パルス信号P_Uによって第2の状態に戻る。
このパルス信号O(2n)は、シフト段SR(2n−1)の第1入力ノードTi1に入力されているため、シフト段SR(2n−1)も第1の状態に遷移する。これにより、次にクロック信号CK2がローレベルへ変化したとき、シフト段SR(2n−1)はローレベルのパルス信号O(2n−1)を出力する(図19(G))。
パルス信号O(2n−1)は、シフト段SR(2n)の第2入力ノードTi2に帰還されているため、シフト段SR(2n)は第2の状態に戻る。これにより、シフト段SR(2n)は、以降のクロック信号CK1の変化に関わらず、パルス信号O(2n)をハイレベルに保持する。
このように、各シフト段は‘SR(2n),SR(2n−1),SR(2n−2),…’の順に第1の状態へ遷移し、‘O(2n),O(2n−1),O(2n−2),…’の順にローレベルのパルス信号を出力する。また、第1の状態に遷移した各シフト段は、後段のパルス信号によって初期化されるため、‘SR(2n),SR(2n−1),SR(2n−2),…’の順に第2の状態へ戻る。最後のパルス信号O(1)を出力するシフト段SR(1)は、パルス信号P_Uによって第2の状態に戻る。
図20は、シフト段の段数Nが‘2n−1’(すなわち段数Nが奇数)のシフトレジスタにおける、第1の動作モード時の信号波形の例を示す図である。
図20(A)〜(H)の信号波形は、図18(A)〜(H)の信号波形に対応する。
図20(A)〜(H)の信号波形は、図18(A)〜(H)の信号波形に対応する。
図21は、シフト段の段数Nが‘2n−1’のシフトレジスタにおける、第2の動作モード時の信号波形の例を示す図である。
図21(A)〜(H)の信号波形は、図18(A)〜(H)の信号波形に対応する。
図21(A)〜(H)の信号波形は、図18(A)〜(H)の信号波形に対応する。
図18,図19と図20,図21とを比較して分かるように、段数Nが‘2n−1’のシフトレジスタは、パルス信号P_UおよびP_Bの両方が同一のクロック信号CK1に同期してローレベルに変化する点を除いて、先に説明した段数Nが‘2n’のシフトレジスタと同様なシフト動作を行う。
以上説明したように、本実施形態に係るシフトレジスタは、縦続接続されたN段のシフト段SR(1)〜SR(N)を有しており、各シフト段は、第1入力ノードTi1にパルス信号が入力された場合、クロック信号CK1またはCK2に応じてパルス信号を出力する第1の状態へ遷移し、第2入力ノードTi2にパルス信号が入力された場合、パルス信号の出力を停止する第2の状態へ遷移する。そして、スイッチ回路(SW(1)〜SW(N))は、第1の動作モードにおいて、シフト段SR(i)の出力ノードToをシフト段SR(i+1)の第1入力ノードTi1に接続するとともに、シフト段SR(i+1)の出力ノードToをシフト段SR(i)の第2入力ノードTi2に接続し、第2の動作モードにおいて、シフト段SR(i+1)の出力ノードToをシフト段SR(i)の第1入力ノードTi1に接続するとともに、シフト段SR(i)の出力ノードToをシフト段SR(i+1)の第2入力ノードTi2に接続する。
したがって、本実施形態によれば、シフトするパルス信号とは別の信号(後段から出力されるパルス信号)によって初期化されるシフト段を用いる構成でありながら、そのシフト方向を任意に反転することが可能である。
したがって、本実施形態によれば、シフトするパルス信号とは別の信号(後段から出力されるパルス信号)によって初期化されるシフト段を用いる構成でありながら、そのシフト方向を任意に反転することが可能である。
シフトするパルス信号とは別の信号によって初期化されるシフト段を用いることによって、例えば図3や図5の構成例に示すように、各シフト段に含まれるトランジスタの導電型を単一の導電型(例えばp型)に統一することが可能である。スイッチ部SW(1)〜SW(N)に含まれるトランジスタの導電型についても、例えば図7や図13の構成例に示すように、単一の導電型に統一することが可能である。
したがって、本実施形態によれば、単一導電型のトランジスタを用いて回路を構成することが可能になるため、異なる導電型のトランジスタを含む場合に比べて製造プロセスを簡易化することができる。
したがって、本実施形態によれば、単一導電型のトランジスタを用いて回路を構成することが可能になるため、異なる導電型のトランジスタを含む場合に比べて製造プロセスを簡易化することができる。
更に、図5の構成例に示すように、シフト段同士の接続を切り換えるためのスイッチとして、ブートストラップ動作によりパルス信号を伝送するスイッチを用いることにより、特別な電源電圧を必要としない簡易な構成でありながら、パルス信号の振幅の減少を抑えることが可能になり、回路動作の安定性を高めることができる。
<第2の実施形態>
次に、本発明の第2の実施形態について説明する。
次に、本発明の第2の実施形態について説明する。
図22(A)〜(D)に示すように、第1の実施形態に係るシフトレジスタでは、第1段のシフト段(SR(1))に供給するパルス信号P_Uと、第N段のシフト段(SR(N))に供給するパルス信号P_Bとを、それぞれ独立に生成している。
ところが、シフト段の段数Nが‘2n’(偶数)の場合、パルス信号P_UとP_Bは異なるクロック信号に同期している。すなわち、パルス信号P_Uはクロック信号CK1に同期し、パルス信号P_Bはクロック信号CK2に同期している。そのため、例えば図20(E)に示すように、パルス信号P_UおよびP_Bの合成信号(パルス信号P)を生成して、これをクロック信号CK1およびCK2に応じて分離することにより、パルス信号P_UおよびP_Bを生成することが可能である。
本実施形態に係るシフトレジスタでは、上記のように共通化されたパルス信号Pから、パルス信号P_UおよびP_Bを生成する。
ところが、シフト段の段数Nが‘2n’(偶数)の場合、パルス信号P_UとP_Bは異なるクロック信号に同期している。すなわち、パルス信号P_Uはクロック信号CK1に同期し、パルス信号P_Bはクロック信号CK2に同期している。そのため、例えば図20(E)に示すように、パルス信号P_UおよびP_Bの合成信号(パルス信号P)を生成して、これをクロック信号CK1およびCK2に応じて分離することにより、パルス信号P_UおよびP_Bを生成することが可能である。
本実施形態に係るシフトレジスタでは、上記のように共通化されたパルス信号Pから、パルス信号P_UおよびP_Bを生成する。
図23は、シフト段SR(1)およびSR(N)にパルス信号P_UおよびP_Bを供給するパルス信号供給回路の構成の一例を示す図であり、図1と図23の同一符号は同一の構成要素を示す。
なお、シフトレジスタの主要部の構成については、先に説明した第1の実施形態と同様であり、シフト段の段数Nは‘2n’(偶数)である。
なお、シフトレジスタの主要部の構成については、先に説明した第1の実施形態と同様であり、シフト段の段数Nは‘2n’(偶数)である。
このパルス信号供給回路は、第1の動作モードにおいて、クロック信号CK1に同期した開始パルス信号(P_U)をノードT1(第1のパルス入力ノード)に供給し、この開始パルス信号に応じたパルス信号がシフト段SR(2n)から出力された後、クロック信号CK2に同期した終了パルス信号(P_B)をノードT2(第2のパルス入力ノード)に供給する。また、第2の動作モードにおいて、クロック信号CK2に同期した開始パルス信号(P_B)をノードT2(第2のパルス入力ノード)に供給し、この開始パルス信号に応じたパルス信号がシフト段SR(1)から出力された後、クロック信号CK1に同期した終了パルス信号(P_U)をノードT1(第1のパルス入力ノード)に供給する。
上記のパルス信号供給回路は、例えば図23に示すように、開始パルス信号および終了パルス信号に同期したパルス信号Pを入力するノードT12(制御パルス入力ノード)と、パルス信号Pのスイッチングを行うパルス信号スイッチPSW1およびPSW2とを有する。
パルス信号スイッチPSW1は、本発明の第1のパルス信号スイッチの一実施形態である。
パルス信号スイッチPSW2は、本発明の第2のパルス信号スイッチの一実施形態である。
パルス信号スイッチPSW2は、本発明の第2のパルス信号スイッチの一実施形態である。
パルス信号スイッチPSW1は、ノードT12(制御パルス入力ノード)とノードT1(第1のパルス入力ノード)との間に接続され、クロック信号CK1に応じてオンまたはオフする。
パルス信号スイッチPSW2は、ノードT12(制御パルス入力ノード)とノードT2(第2のパルス入力ノード)との間に接続され、クロック信号CK2に応じてオンまたはオフする。
パルス信号スイッチPSW2は、ノードT12(制御パルス入力ノード)とノードT2(第2のパルス入力ノード)との間に接続され、クロック信号CK2に応じてオンまたはオフする。
図24は、パルス信号スイッチPSW1およびPSW2の構成の一例を示す図である。
図24(A)に示すように、パルス信号スイッチPSW1,PSW2は、それぞれ、本発明の第3スイッチ素子に相当するp型MOSトランジスタQp31と、本発明の第4スイッチ素子に相当するp型MOSトランジスタQp32と、ノードT12に接続されるパルス信号の入力ノードTiと、ノードT1またはノードT2に接続されるパルス信号の出力ノードToと、クロック信号CK1またはCK2の入力ノードTckとを有する。
図24(A)に示すように、パルス信号スイッチPSW1,PSW2は、それぞれ、本発明の第3スイッチ素子に相当するp型MOSトランジスタQp31と、本発明の第4スイッチ素子に相当するp型MOSトランジスタQp32と、ノードT12に接続されるパルス信号の入力ノードTiと、ノードT1またはノードT2に接続されるパルス信号の出力ノードToと、クロック信号CK1またはCK2の入力ノードTckとを有する。
p型MOSトランジスタQp31は、そのオン状態において、ノードTiに入力されるパルス信号をノードToから出力するスイッチ素子である。
図24(A)の例において、p型MOSトランジスタQp31のドレインはノードTiに接続され、そのソースはノードToに接続され、そのゲートはp型MOSトランジスタQp32を介してノードTckに接続される。
図24(A)の例において、p型MOSトランジスタQp31のドレインはノードTiに接続され、そのソースはノードToに接続され、そのゲートはp型MOSトランジスタQp32を介してノードTckに接続される。
p型MOSトランジスタQp32は、p型MOSトランジスタQp31のゲートとノードTck(駆動入力ノード)との間に接続されるスイッチ素子である。p型MOSトランジスタQp32は、ノードTckにローレベルの電圧が入力されている状態で、p型MOSトランジスタQp31のゲート電圧が‘VSS+|Vth|’より高い場合にオンし、これより低い場合にオフする。ただし、‘Vth’はp型MOSトランジスタのしきい電圧を示す。
図24(A)の例において、p型MOSトランジスタQp32のソースはp型MOSトランジスタQp21のゲートに接続され、そのドレインはノードTckに接続され、そのゲートは電圧VSSの供給線に接続される。
図24(A)の例において、p型MOSトランジスタQp32のソースはp型MOSトランジスタQp21のゲートに接続され、そのドレインはノードTckに接続され、そのゲートは電圧VSSの供給線に接続される。
図24(B)は、ノードTiに入力されるパルス信号Pの波形の一例を示し、図24(C)は、ノードTckに入力されるクロック信号(CK1、CK2)の波形の一例を示す。
図に示すように、パルス信号Pは、クロック信号(CK1、CK2)がローレベルに変化した後、遅延時間dを経てローレベルに変化する。そのため、この遅延時間dの期間において、ノードTckはローレベル、ノードTiはハイレベルになる。この期間において、p型MOSトランジスタQp32はオンし、p型MOSトランジスタQp31のゲート(ノードN_A)の電圧を‘VSS+|Vth|’まで引き下げる。
図に示すように、パルス信号Pは、クロック信号(CK1、CK2)がローレベルに変化した後、遅延時間dを経てローレベルに変化する。そのため、この遅延時間dの期間において、ノードTckはローレベル、ノードTiはハイレベルになる。この期間において、p型MOSトランジスタQp32はオンし、p型MOSトランジスタQp31のゲート(ノードN_A)の電圧を‘VSS+|Vth|’まで引き下げる。
遅延時間dを経た後、パルス信号Pがローレベルに変化すると(図24(B))、p型MOSトランジスタQp31のドレインとゲートとの間の寄生容量に蓄積される電荷によって、p型MOSトランジスタQp31のゲート電圧は急速に低下する。ゲート電圧が‘VSS+|Vth|’より低くなると、p型MOSトランジスタQp32がオフし、p型MOSトランジスタQp31のゲートはフローティング状態になる。その結果、パルス信号Pが電圧VSSのとき、p型MOSトランジスタQp31のゲートは電圧VSSより低くなる。
このようなブートストラップ動作により、p型MOSトランジスタQp31のドレインがローレベルまで低下したとき、p型MOSトランジスタQp31のゲートはドレイン−ゲート間の寄生容量に蓄積される電荷によって電圧VSSより低い電圧で駆動されて、p型MOSトランジスタQp31はオン状態に保たれる。その結果、p型MOSトランジスタQp31のソースからは、そのドレインに入力される電圧VSSとほぼ同じ電圧が出力される。すなわち、p型MOSトランジスタQp31を通過するパルス信号は、パルス期間において電圧VSSまで低下する。
このようなブートストラップ動作により、p型MOSトランジスタQp31のドレインがローレベルまで低下したとき、p型MOSトランジスタQp31のゲートはドレイン−ゲート間の寄生容量に蓄積される電荷によって電圧VSSより低い電圧で駆動されて、p型MOSトランジスタQp31はオン状態に保たれる。その結果、p型MOSトランジスタQp31のソースからは、そのドレインに入力される電圧VSSとほぼ同じ電圧が出力される。すなわち、p型MOSトランジスタQp31を通過するパルス信号は、パルス期間において電圧VSSまで低下する。
このように、図24に示すパルス信号スイッチによれば、ローレベルの電圧VSSより更に低い電圧を用いることなく、単一導電型のトランジスタを用いた非常に簡易な構成で、スイッチ通過後のパルス信号の電圧をローレベルの電圧VSSまで低下させることができる。
次に、パルス信号Pを生成する回路(U1A)について、図25を参照して説明する。クロック信号生成回路U1については、図17を参照して説明したものと同じであるので、説明を省略する。
制御パルス信号生成回路U1Aは、図示しない外部のコントローラから供給されるシフト動作の開始信号Scに応じて、クロック信号CK1,CK2に同期したパルス信号Pを生成する。このパルス信号Pは、クロック信号CK1に同期したパルス成分と、クロック信号CK2に同期したパルス成分とを、それぞれ1つずつ含む。
第1の動作モードの場合、制御パルス信号生成回路U1Aは、始めにクロック信号CK1に同期したパルス成分を生成し、このパルス成分に応じてシフト段SR(N)からパルス信号O(N)が出力された後、クロック信号CK2に同期したパルス成分を生成する。他方、第2の動作モードの場合は、始めにクロック信号CK2に同期したパルス成分を生成し、このパルス成分に応じてシフト段SR(1)からパルス信号O(1)が出力された後に、クロック信号CK1に同期したパルス成分を生成する。
ここで、上述した構成を有する本実施形態に係るシフトレジスタの動作について、図26および図27を参照して説明する。
図26は、本実施形態に係るシフトレジスタにおける第1の動作モード時の信号波形の例を示す図である。
図26(A)は、パルス信号Pの電圧波形を示す。
図26(B)〜(I)の信号波形は、図18(A)〜(H)の信号波形にそれぞれ対応する。
図26(A)は、パルス信号Pの電圧波形を示す。
図26(B)〜(I)の信号波形は、図18(A)〜(H)の信号波形にそれぞれ対応する。
第1の動作モードの場合、パルス信号Pには、まずクロック信号CK1に同期したパルス成分が発生する(図26(A))。このパルス成分は、クロック信号CK1のローレベル時にオンするパルス信号スイッチPSW1を通過し、パルス信号P_UとしてノードT1(第1のパルス入力ノード)に入力される。以降は、第1の実施形態と同様なパルス信号のシフト動作が行われ、各シフト段からパルス信号が出力される。
最後のシフト段SR(2n)からパルス信号O(2n)が出力されると、次にパルス信号Pには、クロック信号CK2に同期したパルス成分が発生する(図26(A))。このパルス成分は、クロック信号CK2のローレベル時にオンするパルス信号スイッチPSW2を通過し、パルス信号P_BとしてノードT2(第2のパルス入力ノード)に入力される。これにより、第1の実施形態と同様にして、シフト段SR(2n)の初期化が行われる。
最後のシフト段SR(2n)からパルス信号O(2n)が出力されると、次にパルス信号Pには、クロック信号CK2に同期したパルス成分が発生する(図26(A))。このパルス成分は、クロック信号CK2のローレベル時にオンするパルス信号スイッチPSW2を通過し、パルス信号P_BとしてノードT2(第2のパルス入力ノード)に入力される。これにより、第1の実施形態と同様にして、シフト段SR(2n)の初期化が行われる。
図27は、本実施形態に係るシフトレジスタにおける第2の動作モード時の信号波形の例を示す図である。
図27(A)は、パルス信号Pの電圧波形を示す。
図27(B)〜(I)の信号波形は、図18(A)〜(H)の信号波形にそれぞれ対応する。
図27(A)は、パルス信号Pの電圧波形を示す。
図27(B)〜(I)の信号波形は、図18(A)〜(H)の信号波形にそれぞれ対応する。
第2の動作モードの場合、パルス信号Pには、まずクロック信号CK2に同期したパルス成分が発生する(図27(A))。このパルス成分は、クロック信号CK2のローレベル時にオンするパルス信号スイッチPSW2を通過し、パルス信号P_BとしてノードT2(第2のパルス入力ノード)に入力される。以降は、第1の実施形態と同様なパルス信号のシフト動作が行われ、各シフト段からパルス信号が出力される。
最後のシフト段SR(1)からパルス信号O(1)が出力されると、次にパルス信号Pには、クロック信号CK1に同期したパルス成分が発生する(図27(A))。このパルス成分は、クロック信号CK1のローレベル時にオンするパルス信号スイッチPSW1を通過し、パルス信号P_UとしてノードT1(第1のパルス入力ノード)に入力される。これにより、第1の実施形態と同様にして、シフト段SR(1)の初期化が行われる。
最後のシフト段SR(1)からパルス信号O(1)が出力されると、次にパルス信号Pには、クロック信号CK1に同期したパルス成分が発生する(図27(A))。このパルス成分は、クロック信号CK1のローレベル時にオンするパルス信号スイッチPSW1を通過し、パルス信号P_UとしてノードT1(第1のパルス入力ノード)に入力される。これにより、第1の実施形態と同様にして、シフト段SR(1)の初期化が行われる。
以上説明したように、本実施形態に係るシフトレジスタによれば、シフト動作の開始と終了を制御するために用いる2つのパルス信号P_U、P_Bを共通化することができるため、これらの制御用パルス信号の生成に関わる回路を簡易化することができる。
また、パルス信号Pからパルス信号P_U、P_Bを分離するためのスイッチとして、ブートストラップ動作によりパルス信号を伝送するスイッチを用いることにより、特別な電源電圧を必要としない簡易な構成でありながら、パルス信号の振幅の減少を抑えることが可能になり、回路動作の安定性を高めることができる。
また、パルス信号Pからパルス信号P_U、P_Bを分離するためのスイッチとして、ブートストラップ動作によりパルス信号を伝送するスイッチを用いることにより、特別な電源電圧を必要としない簡易な構成でありながら、パルス信号の振幅の減少を抑えることが可能になり、回路動作の安定性を高めることができる。
<第3の実施形態>
次に、本発明の第3の実施形態について説明する。
第3の実施形態に係るシフトレジスタでは、先に述べた2つの実施形態とは異なるタイミングのパルス信号(Ppr、Pnx)を用いて、シフト動作の開始と終了を制御する。
次に、本発明の第3の実施形態について説明する。
第3の実施形態に係るシフトレジスタでは、先に述べた2つの実施形態とは異なるタイミングのパルス信号(Ppr、Pnx)を用いて、シフト動作の開始と終了を制御する。
図28は、本発明の第3の実施形態に係るシフトレジスタの主要部の構成例を示す図であり、図1と図28の同一符号は同一の構成要素を示す。
図28に示すシフトレジスタは、図1に示すシフトレジスタと同じく段数Nが‘2n’(偶数)であり、両者の違いは、スイッチ部SW(1)およびSW(2n)のそれぞれに2つのパルス信号PprおよびPnxを入力する点にある。
すなわち、図28に示すシフトレジスタは、ノードT1の代わりとして、スイッチ部SW(1)にパルス信号PprおよびPnxを入力するノードT3およびT4を有し、ノードT2の代わりとして、スイッチ部SW(N)にパルス信号PprおよびPnxを入力するノードT5およびT6を有する。
図28に示すシフトレジスタは、図1に示すシフトレジスタと同じく段数Nが‘2n’(偶数)であり、両者の違いは、スイッチ部SW(1)およびSW(2n)のそれぞれに2つのパルス信号PprおよびPnxを入力する点にある。
すなわち、図28に示すシフトレジスタは、ノードT1の代わりとして、スイッチ部SW(1)にパルス信号PprおよびPnxを入力するノードT3およびT4を有し、ノードT2の代わりとして、スイッチ部SW(N)にパルス信号PprおよびPnxを入力するノードT5およびT6を有する。
図29は、図28に示すシフトレジスタにおけるスイッチ部SW(1)の構成の一例を示す図であり、図13と図29の同一符号は同一の構成要素を示す。
図29に示すスイッチ部SW(1)は、図13に示すスイッチ部SW(j)におけるノードTuの代わりに、2つのノードTu1およびTu2を設けたものであり、他の構成は図13に示すスイッチ部SW(j)と同じである。
図29に示すスイッチ部SW(1)は、図13に示すスイッチ部SW(j)におけるノードTuの代わりに、2つのノードTu1およびTu2を設けたものであり、他の構成は図13に示すスイッチ部SW(j)と同じである。
ノードTu1は、ノードT3(第3のパルス入力ノード)に接続されるノードであり、パルス信号Pprを入力する。
ノードTu2は、ノードT4(第4のパルス入力ノード)に接続されるノードであり、パルス信号Pnxを入力する。
ノードTu2は、ノードT4(第4のパルス入力ノード)に接続されるノードであり、パルス信号Pnxを入力する。
図29に示すスイッチ部SW(1)において、p型MOSトランジスタQp21は、ノードTu1とノードTprとの間に接続される。すなわち、p型MOSトランジスタQp21のドレインはノードTu1に接続され、そのソースはノードTprに接続される。
また、スイッチ部SW(1)において、p型MOSトランジスタQp23は、ノードTu2とノードTnxとの間に接続される。すなわち、p型MOSトランジスタQp23のドレインはノードTu2に接続され、そのソースはノードTnxに接続される。
他の構成要素の接続関係は、図13に示すスイッチ部SW(j)と同様である。
また、スイッチ部SW(1)において、p型MOSトランジスタQp23は、ノードTu2とノードTnxとの間に接続される。すなわち、p型MOSトランジスタQp23のドレインはノードTu2に接続され、そのソースはノードTnxに接続される。
他の構成要素の接続関係は、図13に示すスイッチ部SW(j)と同様である。
図30は、図28に示すシフトレジスタにおけるスイッチ部SW(2n)の構成の一例を示す図であり、図13と図30の同一符号は同一の構成要素を示す。
図30に示すスイッチ部SW(2n)は、図13に示すスイッチ部SW(j)におけるノードTbの代わりに、2つのノードTb1およびTb2を設けたものであり、他の構成は図13に示すスイッチ部SW(j)と同じである。
図30に示すスイッチ部SW(2n)は、図13に示すスイッチ部SW(j)におけるノードTbの代わりに、2つのノードTb1およびTb2を設けたものであり、他の構成は図13に示すスイッチ部SW(j)と同じである。
ノードTb1は、ノードT5(第5のパルス入力ノード)に接続されるノードであり、パルス信号Pprを入力する。
ノードTb2は、ノードT6(第6のパルス入力ノード)に接続されるノードであり、パルス信号Pnxを入力する。
ノードTb2は、ノードT6(第6のパルス入力ノード)に接続されるノードであり、パルス信号Pnxを入力する。
図30に示すスイッチ部SW(2n)において、p型MOSトランジスタQp22は、ノードTb1とノードTprとの間に接続される。すなわち、p型MOSトランジスタQp22のドレインはノードTb1に接続され、そのソースはノードTprに接続される。
また、このスイッチ部SW(2n)において、p型MOSトランジスタQp24は、ノードTb2とノードTnxとの間に接続される。すなわち、p型MOSトランジスタQp24のドレインはノードTb2に接続され、そのソースはノードTnxに接続される。
他の構成要素の接続関係は、図13に示すスイッチ部SW(j)と同様である。
また、このスイッチ部SW(2n)において、p型MOSトランジスタQp24は、ノードTb2とノードTnxとの間に接続される。すなわち、p型MOSトランジスタQp24のドレインはノードTb2に接続され、そのソースはノードTnxに接続される。
他の構成要素の接続関係は、図13に示すスイッチ部SW(j)と同様である。
図31は、シフト段SR(1)およびSR(N)にパルス信号PprおよびPnxを供給するパルス信号供給回路の構成の一例を示す図であり、図28と図31の同一符号は同一の構成要素を示す。
このパルス信号供給回路は、第1の動作モードにおいて、クロック信号CK1に同期したパルス信号PprをノードT3(第3のパルス入力ノード)およびノードT5(第5のパルス入力ノード)に供給し、パルス信号Pprに応じたパルス信号がシフト段SR(N)から出力された後、クロック信号CK2に同期したパルス信号PnxをノードT4(第4のパルス入力ノード)およびノードT6(第6のパルス入力ノード)に供給する。他方、第2の動作モードにおいては、クロック信号CK2に同期したパルス信号PprをノードT3(第3のパルス入力ノード)およびノードT5(第5のパルス入力ノード)に供給し、パルス信号Pprに応じたパルス信号がシフト段SR(1)から出力された後、クロック信号CK1に同期したパルス信号PnxをノードT4(第4のパルス入力ノード)およびノードT6(第6のパルス入力ノード)に供給する。
上記のパルス信号供給回路は、例えば図31に示すように、パルス信号Pprおよびパルス信号Pnxに同期したパルス信号Pを入力するノードT12(制御パルス入力ノード)と、パルス信号Pのスイッチングを行うパルス信号スイッチPSW3およびPSW4と、セレクタ回路U3とを有する。
パルス信号スイッチPSW3は、本発明の第3のパルス信号スイッチの一実施形態である。
パルス信号スイッチPSW4は、本発明の第4のパルス信号スイッチの一実施形態である。
セレクタ回路U3は、本発明のセレクタ回路の一実施形態である。
パルス信号スイッチPSW4は、本発明の第4のパルス信号スイッチの一実施形態である。
セレクタ回路U3は、本発明のセレクタ回路の一実施形態である。
パルス信号スイッチPSW3は、共通に接続されたノードT3(第3のパルス入力ノード)およびノードT5(第5のパルス入力ノード)とノードT12(制御パルス入力ノード)との間に接続されており、セレクタ回路U3において選択されたクロック信号(CK1またはCK2)に応じてオンまたはオフする。
パルス信号スイッチPSW4は、共通に接続されたノードT4(第4のパルス入力ノード)およびノードT6(第6のパルス入力ノード)とノードT12(制御パルス入力ノード)との間に接続されており、セレクタ回路U3において選択されたクロック信号(CK1またはCK2)に応じてオンまたはオフする。
パルス信号スイッチPSW4は、共通に接続されたノードT4(第4のパルス入力ノード)およびノードT6(第6のパルス入力ノード)とノードT12(制御パルス入力ノード)との間に接続されており、セレクタ回路U3において選択されたクロック信号(CK1またはCK2)に応じてオンまたはオフする。
パルス信号スイッチPSW3およびPSW4は、例えば、先に説明した図24に示すパルス信号スイッチと同様な構成を有する。
この場合、p型MOSトランジスタQp31は、本発明の第5のスイッチ素子に相当し、p型MOSトランジスタQp32は、本発明の第6のスイッチ素子に相当する。
この場合、p型MOSトランジスタQp31は、本発明の第5のスイッチ素子に相当し、p型MOSトランジスタQp32は、本発明の第6のスイッチ素子に相当する。
セレクタ回路U3は、第1の動作モードにおいて、パルス信号スイッチPSW3にクロック信号CK1を入力するとともに、パルス信号スイッチPSW4にクロック信号CK2を入力し、第2の動作モードにおいて、パルス信号スイッチPSW3にクロック信号CK2を入力するとともに、パルス信号スイッチPSW4にクロック信号CK1を入力する。
セレクタ回路U3は、例えば図31に示すように、4つのp型MOSトランジスタQp41〜Qp44を有する。
p型MOSトランジスタQp41は、クロック信号CK2が供給されるノードT10と、パルス信号スイッチPSW4のクロック入力用のノードTckとの間に接続されており、ノードT7に入力される制御信号Dをそのゲートに入力する。
p型MOSトランジスタQp42は、クロック信号CK2が供給されるノードT10と、パルス信号スイッチPSW3のクロック入力用のノードTckとの間に接続されており、ノードT8に入力される制御信号XDをそのゲートに入力する。
p型MOSトランジスタQp43は、クロック信号CK1が供給されるノードT9と、パルス信号スイッチPSW3のクロック入力用のノードTckとの間に接続されており、ノードT7に入力される制御信号Dをそのゲートに入力する。
p型MOSトランジスタQp44は、クロック信号CK1が供給されるノードT9と、パルス信号スイッチPSW4のクロック入力用のノードTckとの間に接続されており、ノードT8に入力される制御信号XDをそのゲートに入力する。
p型MOSトランジスタQp41は、クロック信号CK2が供給されるノードT10と、パルス信号スイッチPSW4のクロック入力用のノードTckとの間に接続されており、ノードT7に入力される制御信号Dをそのゲートに入力する。
p型MOSトランジスタQp42は、クロック信号CK2が供給されるノードT10と、パルス信号スイッチPSW3のクロック入力用のノードTckとの間に接続されており、ノードT8に入力される制御信号XDをそのゲートに入力する。
p型MOSトランジスタQp43は、クロック信号CK1が供給されるノードT9と、パルス信号スイッチPSW3のクロック入力用のノードTckとの間に接続されており、ノードT7に入力される制御信号Dをそのゲートに入力する。
p型MOSトランジスタQp44は、クロック信号CK1が供給されるノードT9と、パルス信号スイッチPSW4のクロック入力用のノードTckとの間に接続されており、ノードT8に入力される制御信号XDをそのゲートに入力する。
第1の動作モードの場合、制御信号Dがローレベルになり、制御信号XDがハイレベルになるため、p型MOSトランジスタQp41およびQp43がオンし、p型MOSトランジスタQp42およびQp44がオフする。これにより、パルス信号スイッチPSW3には、p型MOSトランジスタQp43を介してクロック信号CK1が入力され、パルス信号スイッチPSW4には、p型MOSトランジスタQp41を介してクロック信号CK2が入力される。
他方、第2の動作モードの場合、制御信号Dがハイレベルになり、制御信号XDがローレベルになるため、p型MOSトランジスタQp42およびQp44がオンし、p型MOSトランジスタQp41およびQp43がオフする。これにより、パルス信号スイッチPSW3には、p型MOSトランジスタQp42を介してクロック信号CK2が入力され、パルス信号スイッチPSW4には、p型MOSトランジスタQp44を介してクロック信号CK1が入力される。
他方、第2の動作モードの場合、制御信号Dがハイレベルになり、制御信号XDがローレベルになるため、p型MOSトランジスタQp42およびQp44がオンし、p型MOSトランジスタQp41およびQp43がオフする。これにより、パルス信号スイッチPSW3には、p型MOSトランジスタQp42を介してクロック信号CK2が入力され、パルス信号スイッチPSW4には、p型MOSトランジスタQp44を介してクロック信号CK1が入力される。
ここで、上述した構成を有する本実施形態に係るシフトレジスタの動作について、図32および図33を参照して説明する。
図32は、本実施形態に係るシフトレジスタにおける第1の動作モード時の信号波形の例を示す図である。
図32(A)は、パルス信号Pの電圧波形を示す。
図32(B)は、パルス信号Pprの電圧波形を示す。
図32(C)は、パルス信号Pnxの電圧波形を示す。
図32(D)〜(I)の信号波形は、図18(C)〜(H)の信号波形にそれぞれ対応する。
図32(A)は、パルス信号Pの電圧波形を示す。
図32(B)は、パルス信号Pprの電圧波形を示す。
図32(C)は、パルス信号Pnxの電圧波形を示す。
図32(D)〜(I)の信号波形は、図18(C)〜(H)の信号波形にそれぞれ対応する。
第1の動作モードの場合、パルス信号Pには、まずクロック信号CK1に同期したパルス成分が発生する(図32(A))。このパルス成分は、パルス信号スイッチPSW3およびPSW4の両方に入力されるが、第1の動作モードにおいてクロック信号CK1に同期してオンするのはパルス信号スイッチPSW3であるため、このパルス成分はパルス信号スイッチPSW3を通過し、パルス信号PprとしてノードT3(第3のパルス入力ノード)およびノードT5(第5のパルス入力ノード)に入力される。
第1の動作モードにおいて、スイッチ部SW(1)のp型MOSトランジスタQp21(図29)はオンし、スイッチ部SW(2n)のp型MOSトランジスタQp22(図30)はオフする。そのため、パルス信号Pprは、ノードT3からスイッチ部SW(1)のp型MOSトランジスタQp21を介して、シフト段SR(1)の第1入力ノードTi1に入力される。
これにより、以降は第1の実施形態と同様なパルス信号のシフト動作が行われ、各シフト段からパルス信号が出力される。
第1の動作モードにおいて、スイッチ部SW(1)のp型MOSトランジスタQp21(図29)はオンし、スイッチ部SW(2n)のp型MOSトランジスタQp22(図30)はオフする。そのため、パルス信号Pprは、ノードT3からスイッチ部SW(1)のp型MOSトランジスタQp21を介して、シフト段SR(1)の第1入力ノードTi1に入力される。
これにより、以降は第1の実施形態と同様なパルス信号のシフト動作が行われ、各シフト段からパルス信号が出力される。
最後のシフト段SR(2n)からパルス信号O(2n)が出力されると、次にパルス信号Pには、クロック信号CK2に同期したパルス成分が発生する(図32(A))。第1の動作モードにおいてクロック信号CK2に同期してオンするのはパルス信号スイッチPSW4であるため、このパルス成分はパルス信号スイッチPSW4を通過し、パルス信号PnxとしてノードT4(第4のパルス入力ノード)およびノードT6(第6のパルス入力ノード)に入力される。
第1の動作モードにおいて、スイッチ部SW(1)のp型MOSトランジスタQp23(図29)はオフし、スイッチ部SW(2n)のp型MOSトランジスタQp24(図30)はオンする。そのため、パルス信号Pnxは、ノードT6からスイッチ部SW(2n)のp型MOSトランジスタQp24を介して、シフト段SR(2n)の第2入力ノードTi2に入力される。
これにより、第1の実施形態と同様にして、シフト段SR(2n)の初期化が行われる。
第1の動作モードにおいて、スイッチ部SW(1)のp型MOSトランジスタQp23(図29)はオフし、スイッチ部SW(2n)のp型MOSトランジスタQp24(図30)はオンする。そのため、パルス信号Pnxは、ノードT6からスイッチ部SW(2n)のp型MOSトランジスタQp24を介して、シフト段SR(2n)の第2入力ノードTi2に入力される。
これにより、第1の実施形態と同様にして、シフト段SR(2n)の初期化が行われる。
図33は、本実施形態に係るシフトレジスタにおける第2の動作モード時の信号波形の例を示す図である。
図33(A)は、パルス信号Pの電圧波形を示す。
図33(B)は、パルス信号Pprの電圧波形を示す。
図33(C)は、パルス信号Pnxの電圧波形を示す。
図33(D)〜(I)の信号波形は、図18(C)〜(H)の信号波形にそれぞれ対応する。
図33(A)は、パルス信号Pの電圧波形を示す。
図33(B)は、パルス信号Pprの電圧波形を示す。
図33(C)は、パルス信号Pnxの電圧波形を示す。
図33(D)〜(I)の信号波形は、図18(C)〜(H)の信号波形にそれぞれ対応する。
第2の動作モードの場合、パルス信号Pには、まずクロック信号CK2に同期したパルス成分が発生する(図33(A))。第2の動作モードにおいてクロック信号CK2に同期してオンするのはパルス信号スイッチPSW3であるため、このパルス成分はパルス信号スイッチPSW3を通過し、パルス信号PprとしてノードT3(第3のパルス入力ノード)およびノードT5(第5のパルス入力ノード)に入力される。
第2の動作モードにおいて、スイッチ部SW(1)のp型MOSトランジスタQp21(図29)はオフし、スイッチ部SW(2n)のp型MOSトランジスタQp22(図30)はオンする。そのため、パルス信号Pprは、ノードT5からスイッチ部SW(2n)のp型MOSトランジスタQp22を介して、シフト段SR(2n)の第1入力ノードTi1に入力される。
これにより、以降は第1の実施形態と同様なパルス信号のシフト動作が行われ、各シフト段からパルス信号が出力される。
第2の動作モードにおいて、スイッチ部SW(1)のp型MOSトランジスタQp21(図29)はオフし、スイッチ部SW(2n)のp型MOSトランジスタQp22(図30)はオンする。そのため、パルス信号Pprは、ノードT5からスイッチ部SW(2n)のp型MOSトランジスタQp22を介して、シフト段SR(2n)の第1入力ノードTi1に入力される。
これにより、以降は第1の実施形態と同様なパルス信号のシフト動作が行われ、各シフト段からパルス信号が出力される。
最後のシフト段SR(1)からパルス信号O(1)が出力されると、次にパルス信号Pには、クロック信号CK1に同期したパルス成分が発生する(図32(A))。第2の動作モードにおいてクロック信号CK1に同期してオンするのはパルス信号スイッチPSW4であるため、このパルス成分はパルス信号スイッチPSW4を通過し、パルス信号PnxとしてノードT4(第4のパルス入力ノード)およびノードT6(第6のパルス入力ノード)に入力される。
第2の動作モードにおいて、スイッチ部SW(1)のp型MOSトランジスタQp23(図29)はオンし、スイッチ部SW(2n)のp型MOSトランジスタQp24(図30)はオフする。そのため、パルス信号Pnxは、ノードT4からスイッチ部SW(1)のp型MOSトランジスタQp23を介して、シフト段SR(1)の第2入力ノードTi2に入力される。
これにより、第1の実施形態と同様にして、シフト段SR(1)の初期化が行われる。
第2の動作モードにおいて、スイッチ部SW(1)のp型MOSトランジスタQp23(図29)はオンし、スイッチ部SW(2n)のp型MOSトランジスタQp24(図30)はオフする。そのため、パルス信号Pnxは、ノードT4からスイッチ部SW(1)のp型MOSトランジスタQp23を介して、シフト段SR(1)の第2入力ノードTi2に入力される。
これにより、第1の実施形態と同様にして、シフト段SR(1)の初期化が行われる。
以上説明したように、本実施形態に係るシフトレジスタにおいても、シフト動作の開始と終了を制御するために用いる2つのパルス信号Ppr、Pnxを共通のパルス信号Pから分離して生成することができるため、これらの制御用パルス信号の生成に関わる回路を簡易化することができる。
また、パルス信号Pからパルス信号Ppr、Pnxを分離するためのスイッチとして、ブートストラップ動作によりパルス信号を伝送するスイッチを用いることにより、特別な電源電圧を必要としない簡易な構成でありながら、パルス信号の振幅の減少を抑えることが可能になり、回路動作の安定性を高めることができる。
また、パルス信号Pからパルス信号Ppr、Pnxを分離するためのスイッチとして、ブートストラップ動作によりパルス信号を伝送するスイッチを用いることにより、特別な電源電圧を必要としない簡易な構成でありながら、パルス信号の振幅の減少を抑えることが可能になり、回路動作の安定性を高めることができる。
<第4の実施形態>
次に、本発明の第4の実施形態について説明する。
次に、本発明の第4の実施形態について説明する。
上述した第2および第3の実施形態に係るシフトレジスタでは、共通化したパルス信号Pに含まれるパルス成分を分離して、2つのパルス信号(P_UおよびP_B、PprおよびPnx)を生成している。この分離には、例えば図24に示すようなスイッチを用いるが、寄生容量などの影響によって、本来は遮断すべきパルス成分が、スイッチの出力ノード(図24の例ではノードTo)へ僅かに漏れてしまう。製造バラツキ等の影響によりこの漏れ成分が大きくなると、誤ったタイミングでシフト動作を開始する可能性が高まり、動作が不安定化する。
そこで、本実施形態に係るシフトレジスタでは、このスイッチの漏れ成分による動作の不安定化を防止する回路を設ける。
そこで、本実施形態に係るシフトレジスタでは、このスイッチの漏れ成分による動作の不安定化を防止する回路を設ける。
図34は、本実施形態に係るシフトレジスタの電圧供給回路U4を示す図である。
本実施形態に係るシフトレジスタは、先に述べた各実施形態と同様の構成に電圧供給回路U4を設けたものであるため、他のシフトレジスタの構成については説明を割愛する。
本実施形態に係るシフトレジスタは、先に述べた各実施形態と同様の構成に電圧供給回路U4を設けたものであるため、他のシフトレジスタの構成については説明を割愛する。
電圧供給回路U4は、共通化されたパルス信号Pに同期して、シフト段SR(1)の出力ノードToおよびシフト段SR(N)の出力ノードToにハイレベルの電圧VDDを供給する。
図34の例において、電圧供給回路U4は、パルス信号Pを入力ノードTp1と、シフト段SR(1)の出力ノードToにハイレベルの電圧VDDを出力するノードTv1と、シフト段SR(N)の出力ノードToにハイレベルの電圧VDDを出力するノードTv2とを有する。
図34の例において、電圧供給回路U4は、パルス信号Pを入力ノードTp1と、シフト段SR(1)の出力ノードToにハイレベルの電圧VDDを出力するノードTv1と、シフト段SR(N)の出力ノードToにハイレベルの電圧VDDを出力するノードTv2とを有する。
図35は、電圧供給回路U4の第1の構成例を示す図である。
図35に示す電圧供給回路は、p型MOSトランジスタQp51およびQp52を有する。
図35に示す電圧供給回路は、p型MOSトランジスタQp51およびQp52を有する。
p型MOSトランジスタQp51およびQp52は、ノードTp1に入力されるパルス信号Pがローレベルの場合にオンし、ハイレベルの場合にオフするスイッチであり、そのオンのときにノードTv1およびTv2をそれぞれハイレベルに駆動する。
p型MOSトランジスタQp51およびQp52のゲートはノードTp1に接続され、そのソースは電圧VDDの供給線に接続される。p型MOSトランジスタQp51のドレインはノードTv1に接続され、p型MOSトランジスタQp52のドレインはノードTv2に接続される。
p型MOSトランジスタQp51およびQp52のゲートはノードTp1に接続され、そのソースは電圧VDDの供給線に接続される。p型MOSトランジスタQp51のドレインはノードTv1に接続され、p型MOSトランジスタQp52のドレインはノードTv2に接続される。
図35に示す電圧供給回路U4によると、パルス信号Pがローレベルに変化した場合に、p型MOSトランジスタQp51およびQp52がオンするため、シフト段SR(1)の出力ノードToとシフト段SR(N)の出力ノードToにそれぞれハイレベルの電圧VDDが供給される。
第1の動作モードにおいてシフト動作を終了する場合、パルス信号P中のクロック信号CK2に同期したパルス成分が、シフト段SR(N)の第2入力ノードTi2に入力されるが、このとき先述したスイッチの漏れ成分が、シフト段SR(1)の第1入力ノードTi1にも入力される。この漏れ成分によってシフト段SR(1)の出力ノードToが大きく振動すると、シフト段SR(2)が第1の状態に遷移して、シフト動作が再び開始してしまう可能性がある。
そこで、パルス信号Pに同期してシフト段SR(1)の出力ノードToをハイレベルに駆動することにより、シフト段SR(1)の出力ノードToの電圧振動を抑制し、誤ったシフト動作の発生を防止することができる。
同様に、第2の動作モードにおいてシフト動作を終了する場合においても、パルス信号Pに同期してシフト段SR(N)の出力ノードToをハイレベルに駆動することにより、スイッチの漏れ成分によるシフト段SR(N)の出力ノードToの電圧振動を抑制し、誤ったシフト動作の発生を防止することができる。
そこで、パルス信号Pに同期してシフト段SR(1)の出力ノードToをハイレベルに駆動することにより、シフト段SR(1)の出力ノードToの電圧振動を抑制し、誤ったシフト動作の発生を防止することができる。
同様に、第2の動作モードにおいてシフト動作を終了する場合においても、パルス信号Pに同期してシフト段SR(N)の出力ノードToをハイレベルに駆動することにより、スイッチの漏れ成分によるシフト段SR(N)の出力ノードToの電圧振動を抑制し、誤ったシフト動作の発生を防止することができる。
なお、図35に示す電圧供給回路U4を設けた場合、シフト動作の開始時と終了時において、シフト段SR(1)の出力ノードToとシフト段SR(N)の出力ノードToとが共にハイレベルに駆動されるが、シフト動作の開始時および終了時の既定の動作においてこれらの出力ノードToは何れもハイレベルになるため、電圧供給回路U4によって更にハイレベルに駆動されても動作上の問題はない。
図36は、電圧供給回路U4の第2の構成例を示す図である。
図36に示す電圧供給回路は、p型MOSトランジスタQp53,Qp54,Qp55を有する。
図36に示す電圧供給回路は、p型MOSトランジスタQp53,Qp54,Qp55を有する。
p型MOSトランジスタQp53は、ノードTp1に入力されるパルス信号Pがローレベルの場合にオンし、ハイレベルの場合にオフするスイッチであり、そのオンのときにノードN5をハイレベルに駆動する。
p型MOSトランジスタQp53のゲートはノードTp1に接続され、そのソースは電圧VDDの供給線に接続され、そのドレインはノードN5に接続される。
p型MOSトランジスタQp53のゲートはノードTp1に接続され、そのソースは電圧VDDの供給線に接続され、そのドレインはノードN5に接続される。
p型MOSトランジスタQp54は、第1の動作モードにおいてオンし、第2の動作モードにおいてオフするスイッチであり、オンのときにノードN5をノードTv1に接続する。
p型MOSトランジスタQp54のゲートは制御信号Dを入力し、そのドレインはノードN5に接続され、そのソースはノードTv1に接続される。
p型MOSトランジスタQp54のゲートは制御信号Dを入力し、そのドレインはノードN5に接続され、そのソースはノードTv1に接続される。
p型MOSトランジスタQp55は、第2の動作モードにおいてオンし、第1の動作モードにおいてオフするスイッチであり、オンのときにノードN5をノードTv2に接続する。
p型MOSトランジスタQp55のゲートは制御信号XDを入力し、そのドレインはノードN5に接続され、そのソースはノードTv2に接続される。
p型MOSトランジスタQp55のゲートは制御信号XDを入力し、そのドレインはノードN5に接続され、そのソースはノードTv2に接続される。
図35に示す電圧供給回路U4によると、第1の動作モードにおいてパルス信号Pがローレベルに変化した場合、p型MOSトランジスタQp53およびQp54がオンするため、シフト段SR(1)の出力ノードToにハイレベルの電圧VDDが供給される。また、第2の動作モードにおいてパルス信号Pがローレベルに変化した場合、p型MOSトランジスタQp53およびQp55がオンするため、シフト段SR(N)の出力ノードToにハイレベルの電圧VDDが供給される。
したがって、図35に示す電圧供給回路U4を用いた場合でも、第1の動作モードにおけるシフト段SR(1)の出力ノードToの電圧振動ならびに第2の動作モードにおけるシフト段SR(1)の出力ノードToの電圧振動を抑制できるため、誤ったシフト動作の発生を防止可能である。
したがって、図35に示す電圧供給回路U4を用いた場合でも、第1の動作モードにおけるシフト段SR(1)の出力ノードToの電圧振動ならびに第2の動作モードにおけるシフト段SR(1)の出力ノードToの電圧振動を抑制できるため、誤ったシフト動作の発生を防止可能である。
<第5の実施形態>
次に、本発明の第5の実施形態について説明する。
次に、本発明の第5の実施形態について説明する。
上述の各実施形態において説明したシフトレジスタは、例えば液晶素子やEL(electroluminescence)素子、 LED(light emitting diode)素子などを画素として用いる表示装置において、画素アレイ部の駆動を行う回路に適用することが可能である。
図37は、本実施形態に係る表示装置の構成の一例を示す図である。
図37に示す表示装置105は、画素アレイ部102と、垂直駆動回路103と、水平駆動回路104と、レベルシフト回路群106と、インバータ回路群107と、バッファ回路108〜111とを有する。
図37に示す表示装置105は、画素アレイ部102と、垂直駆動回路103と、水平駆動回路104と、レベルシフト回路群106と、インバータ回路群107と、バッファ回路108〜111とを有する。
画素アレイ部102は、m行n列の行列状に配列された複数の画素101を含む。
例えば画素101が液晶素子の場合、画素アレイ部102は、2枚の透明な絶縁性基板(例えば、ガラス基板)に形成される。一方の基板には、画素アレイ部102のm行の走査線112(112−1〜112−m)とn列の信号線113(113−1〜113−n)とが格子状に形成される。2つの基板は、所定の間隙をもって対向配置され、その間隙部分に液晶層が保持される。液晶層を挟む2つの基板の一方には、不図示のバックライトによって光が照射される。走査線112と信号線113との交点部分には、画素101が形成される。
例えば画素101が液晶素子の場合、画素アレイ部102は、2枚の透明な絶縁性基板(例えば、ガラス基板)に形成される。一方の基板には、画素アレイ部102のm行の走査線112(112−1〜112−m)とn列の信号線113(113−1〜113−n)とが格子状に形成される。2つの基板は、所定の間隙をもって対向配置され、その間隙部分に液晶層が保持される。液晶層を挟む2つの基板の一方には、不図示のバックライトによって光が照射される。走査線112と信号線113との交点部分には、画素101が形成される。
画素101は、例えば図37に示すように、薄膜トランジスタTFTと、液晶セルLCと、保持容量CSとを有する。
薄膜トランジスタは、そのゲートが走査線112に接続され、そのソースが信号線113に接続される。
薄膜トランジスタTFTのドレインには、液晶セルLCの一方の電極(画素電極)と保持容量CSの一方の電極とが接続される。ここで、液晶セルLCは、画素トランジスタTFTに接続される画素電極と、この画素電極が形成される基板の対向基板に形成される対向電極と、これらの電極に挟まれる液晶とを含んでいる。液晶セルLCの対向電極は、例えば保持容量CSの他方の電極と共に、コモン線114に接続される。
薄膜トランジスタは、そのゲートが走査線112に接続され、そのソースが信号線113に接続される。
薄膜トランジスタTFTのドレインには、液晶セルLCの一方の電極(画素電極)と保持容量CSの一方の電極とが接続される。ここで、液晶セルLCは、画素トランジスタTFTに接続される画素電極と、この画素電極が形成される基板の対向基板に形成される対向電極と、これらの電極に挟まれる液晶とを含んでいる。液晶セルLCの対向電極は、例えば保持容量CSの他方の電極と共に、コモン線114に接続される。
垂直駆動回路103は、画素アレイ部102の各画素101を行単位で順次選択するための垂直走査パルス信号(φV1〜φVm)を生成するシフトレジスタを有しており、垂直走査パルス信号によって選択された行の走査線112を駆動する。
図38は、垂直駆動回路103の構成の一例を示す図である。
図38に示す垂直駆動回路103は、シフトレジスタ121と、バッファ回路122−1〜122−mとを有する。
シフトレジスタ121は、例えば、上述した各実施形態において述べたシフトレジスタと同様な構成を有している。シフトレジスタ121は、垂直スタートパルス信号VSTが与えられると、これを2相の垂直クロック信号VCKおよびXVCKに同期して順次にシフトし、垂直走査パルス信号φV1〜φVmとして各シフト段から出力する。垂直走査パルス信号φV1〜φVmは、画素アレイ部102の各画素101を行単位で順次選択するための信号であり、バッファ回路122−1〜122−mを介して画素アレイ部102の走査線122−1〜122−mに与えられる。
図38に示す垂直駆動回路103は、シフトレジスタ121と、バッファ回路122−1〜122−mとを有する。
シフトレジスタ121は、例えば、上述した各実施形態において述べたシフトレジスタと同様な構成を有している。シフトレジスタ121は、垂直スタートパルス信号VSTが与えられると、これを2相の垂直クロック信号VCKおよびXVCKに同期して順次にシフトし、垂直走査パルス信号φV1〜φVmとして各シフト段から出力する。垂直走査パルス信号φV1〜φVmは、画素アレイ部102の各画素101を行単位で順次選択するための信号であり、バッファ回路122−1〜122−mを介して画素アレイ部102の走査線122−1〜122−mに与えられる。
水平駆動回路104は、垂直駆動回路103によって選択された行の各画素に映像信号を書き込む。
水平駆動回路104は、例えば、映像信号をシリアル伝送する映像信号線と、この映像信号線から映像信号を取り込むn個のラッチ回路と、各ラッチ回路に映像信号をサンプリングさせるためのサンプリング・パルス信号を生成するシフトレジスタとを有する。
n個のラッチ回路は、n列の信号線113(113−1〜113−n)に接続されており、サンプリングした映像信号をそれぞれ信号線113に出力する。
シフトレジスタは、例えば、上述した各実施形態において述べたシフトレジスタと同様な構成を有している。シフトレジスタは、水平スタートパルス信号HSTが与えられると、これを2相の水平クロック信号HCKおよびXHCKに同期して順次にシフトし、各シフト段からサンプリング・パルス信号として出力する。
n個のラッチ回路は、n列の信号線113(113−1〜113−n)に接続されており、サンプリングした映像信号をそれぞれ信号線113に出力する。
シフトレジスタは、例えば、上述した各実施形態において述べたシフトレジスタと同様な構成を有している。シフトレジスタは、水平スタートパルス信号HSTが与えられると、これを2相の水平クロック信号HCKおよびXHCKに同期して順次にシフトし、各シフト段からサンプリング・パルス信号として出力する。
垂直駆動回路103および水平駆動回路104は、例えば、画素アレイ部102と共に、上述の絶縁性基板上に形成される。
レベルシフト回路群106は、表示装置105の外部から入力される低電圧振幅の信号(垂直スタートパルスVST、垂直クロック信号VCKおよびxVCK、水平スタートパルスHST、水平クロック信号HCKおよびXHCK)を、それぞれ高電圧振幅の信号にレベルシフトする。
バッファ回路群107は、レベルシフト回路群106においてレベルシフトされた各信号(VST、VCK、xVCK、HST、HCK、XHCK)をそれぞれ増幅する。
バッファ回路群107において増幅された垂直スタートパルス信号VSTは、垂直駆動回路105に入力される。
バッファ回路群107において増幅された垂直クロック信号VCKおよびXVCKは、バッファ回路108および109において更に増幅された後、垂直駆動回路103に入力される。
バッファ回路群107において増幅された水平スタートパルス信号HSTは、水平駆動回路104に入力される。
バッファ回路群107において増幅された水平クロック信号HCKおよびXHCKは、バッファ回路110および111において更に増幅された後、水平駆動回路104に入力される。
バッファ回路群107において増幅された垂直スタートパルス信号VSTは、垂直駆動回路105に入力される。
バッファ回路群107において増幅された垂直クロック信号VCKおよびXVCKは、バッファ回路108および109において更に増幅された後、垂直駆動回路103に入力される。
バッファ回路群107において増幅された水平スタートパルス信号HSTは、水平駆動回路104に入力される。
バッファ回路群107において増幅された水平クロック信号HCKおよびXHCKは、バッファ回路110および111において更に増幅された後、水平駆動回路104に入力される。
上述した構成を有する本実施形態に係る表示装置によれば、例えば、画素アレイ部102の各画素101を行単位で順次選択するための垂直走査パルス信号φV1〜φVmを生成するために、先の各実施形態で述べたシフトレジスタが用いられる。また、垂直駆動回路103によって選択された行の各画素の映像信号をサンプリングするためのパルス信号を生成するために、上述の各実施形態で説明したシフトレジスタが用いられる。
したがって、単一導電型のトランジスタで構成可能なシフトレジスタを用いることによって製造プロセスを簡易化できるとともに、シフトレジスタのシフト方向を変更することによって、画面表示を上下方向や左右方向に任意に反転することができる。
したがって、単一導電型のトランジスタで構成可能なシフトレジスタを用いることによって製造プロセスを簡易化できるとともに、シフトレジスタのシフト方向を変更することによって、画面表示を上下方向や左右方向に任意に反転することができる。
以上、本発明の幾つかの実施形態について説明したが、本発明は上記の形態にのみ限定されるものではなく、種々のバリエーションを含んでいる。
図3および図5に示すシフト段においては、p型MOSトランジスタQp1のドレインとソースとの間にキャパシタC2を接続する例を示しているが、本発明はこれに限定されない。p型MOSトランジスタQp1のドレインとソースとの間の寄生容量が十分大きい場合には、キャパシタC2を省略しても良い。
一方、図13、図29、図30に示すスイッチ部においては、p型MOSトランジスタQp21〜Qp24のドレインとゲートとの間に存在する寄生容量を使ってブートストラップ動作を実現しているが、本発明はこの例に限定されない。この寄生容量が小さい場合には、これらのトランジスタのドレインとゲート間にキャパシタを付加して、ブートストラップ動作が確実に行われるようにしても良い。
同様に、図24に示すパルス信号スイッチでは、p型MOSトランジスタQp31のドレインとゲートとの間に存在する寄生容量を使ってブートストラップ動作を実現している、この寄生容量が小さい場合には、p型MOSトランジスタQp31のドレインとゲート間にキャパシタを付加して、ブートストラップ動作が確実に行われるようにしても良い。
同様に、図24に示すパルス信号スイッチでは、p型MOSトランジスタQp31のドレインとゲートとの間に存在する寄生容量を使ってブートストラップ動作を実現している、この寄生容量が小さい場合には、p型MOSトランジスタQp31のドレインとゲート間にキャパシタを付加して、ブートストラップ動作が確実に行われるようにしても良い。
図31に示すセレクタ回路には、それぞれ1つのトランジスタで構成される4つのスイッチが含まれているが、この4つのスイッチには、図24に示すようなブートストラップ動作を行うスイッチを用いても良い。
上述の各実施形態では、回路を構成するMOSトランジスタの導電型がp型に統一される例を挙げているが、これに限らず、n型に統一されていても良い。
図39は、図5に示すシフト段SR(j)と等価な回路をn型MOSトランジスタで構成した例を示す図である。
図39に示すシフト段SR(j)では、図5に示すシフト段SR(j)におけるp型MOSトランジスタQp1〜Qp13がn型MOSトランジスタQn1〜Qn13に置き換えられるとともに、電圧VDDの供給線と電圧VSSの供給線とが交換されている。
図39に示すシフト段SR(j)では、図5に示すシフト段SR(j)におけるp型MOSトランジスタQp1〜Qp13がn型MOSトランジスタQn1〜Qn13に置き換えられるとともに、電圧VDDの供給線と電圧VSSの供給線とが交換されている。
図40は、図13に示すスイッチ部SW(j)と等価な回路をn型MOSトランジスタで構成した例を示す図である。
図40に示すスイッチ部SW(j)では、図13に示すスイッチ部SW(j)におけるp型MOSトランジスタQp21〜Qp28がn型MOSトランジスタQn21〜Qn28に置き換えられるとともに、電圧VDDの供給線と電圧VSSの供給線とが交換されている。
図40に示すスイッチ部SW(j)では、図13に示すスイッチ部SW(j)におけるp型MOSトランジスタQp21〜Qp28がn型MOSトランジスタQn21〜Qn28に置き換えられるとともに、電圧VDDの供給線と電圧VSSの供給線とが交換されている。
図41は、図24に示すパルス信号スイッチと等価な回路をn型MOSトランジスタで構成した例を示す図である。
図41(A)に示すパルス信号スイッチでは、図24に示すパルス信号スイッチにおけるp型MOSトランジスタQp31およびQp32がn型MOSトランジスタQn31およびQn32に置き換えられるとともに、電圧VDDの供給線と電圧VSSの供給線とが交換されている。
図41(A)に示すパルス信号スイッチでは、図24に示すパルス信号スイッチにおけるp型MOSトランジスタQp31およびQp32がn型MOSトランジスタQn31およびQn32に置き換えられるとともに、電圧VDDの供給線と電圧VSSの供給線とが交換されている。
図42は、図35に示す電圧供給回路U4と等価な回路をn型MOSトランジスタで構成した例を示す図である。
図42に示す電圧供給回路U4では、図35に示す電圧供給回路U4におけるp型MOSトランジスタQp51およびQp52がn型MOSトランジスタQn51およびQn52に置き換えられるとともに、電圧VDDの供給線と電圧VSSの供給線とが交換されている。
図42に示す電圧供給回路U4では、図35に示す電圧供給回路U4におけるp型MOSトランジスタQp51およびQp52がn型MOSトランジスタQn51およびQn52に置き換えられるとともに、電圧VDDの供給線と電圧VSSの供給線とが交換されている。
図43は、図39〜図42に示す各回路を用いて構成されるシフトレジスタにおける、第1の動作モード時の信号波形の一例を示す図である。
図43(A)〜(I)に示す信号波形は、図26(A)〜(I)に示す信号波形に対応する。両者の電圧波形は、一方の波形の電圧VDDと電圧VSSとを逆転させることにより、互いに等しくなる。
図43(A)〜(I)に示す信号波形は、図26(A)〜(I)に示す信号波形に対応する。両者の電圧波形は、一方の波形の電圧VDDと電圧VSSとを逆転させることにより、互いに等しくなる。
上述の実施形態では、スイッチ素子としてMOSトランジスタを用いているが、これに限らず、他の種々のトランジスタ(例えばバイポーラトランジスタなど)を用いても本発明の回路は構成可能である。
図37に示す構成例では、垂直スタートパルス信号VST、垂直クロック信号VCKおよびXVCK、水平スタートパルス信号HST、水平クロック信号HCKおよびXHCKを、それぞれ表示装置105の外部から入力しているが、本発明はこれに限定されない。例えば、これらの信号の一部もしくは全部を生成するタイミングジェネレータを、表示装置105に内蔵させても良い。
この場合、垂直スタートパルス信号VSTおよび水平スタートパルス信号HSTについては、このタイミングジェネレータから垂直駆動回路103および水平駆動回路104に直接に与え、垂直クロックパルスVCKおよびXVCKならびに水平クロックパルスHCKおよびXHCKについては、バッファ回路108〜111を介して垂直駆動回路103および水平駆動回路104に与えても良い。
この場合、垂直スタートパルス信号VSTおよび水平スタートパルス信号HSTについては、このタイミングジェネレータから垂直駆動回路103および水平駆動回路104に直接に与え、垂直クロックパルスVCKおよびXVCKならびに水平クロックパルスHCKおよびXHCKについては、バッファ回路108〜111を介して垂直駆動回路103および水平駆動回路104に与えても良い。
上述した第5の実施形態では、第1〜第5の実施形態に係るシフトレジスタ回路を垂直駆動回路103および水平駆動回路104に設ける例を挙げているが、これに限らず、何れか一方の駆動回路に本発明のシフトレジスタを設けても良い。
また、第5の実施形態では、画素101として液晶素子を用いる例を挙げているが、本発明はこれに限定されない。例えばEL素子やLED素子などを画素として用いる種々の表示装置にも本発明は適用可能である。
また、本発明のシフトレジスタは、表示装置の駆動回路に用いるシフトレジスタに限定されるものではない。例えば、CMOSイメージセンサに代表されるX−Yアドレス型固体撮像装置において、画素を選択するための垂直駆動回路や水平駆動回路を構成するシフトレジスタに、本発明のシフトレジスタを適用しても良い。
また、画素を選択するための回路に限らず、順次にシフトするパルス信号が必要な他の種々の装置に、本発明のシフトレジスタは広く適用可能である。
また、本発明のシフトレジスタは、表示装置の駆動回路に用いるシフトレジスタに限定されるものではない。例えば、CMOSイメージセンサに代表されるX−Yアドレス型固体撮像装置において、画素を選択するための垂直駆動回路や水平駆動回路を構成するシフトレジスタに、本発明のシフトレジスタを適用しても良い。
また、画素を選択するための回路に限らず、順次にシフトするパルス信号が必要な他の種々の装置に、本発明のシフトレジスタは広く適用可能である。
SR(1)〜SR(N)…シフト段、SW(1)〜SW(N)…スイッチ部、U1,U1A…制御パルス信号生成回路、U2…クロック信号生成回路、U3…セレクタ回路、U4…電圧供給回路、PSW1〜PSW4…パルス信号スイッチ、T1〜T6…制御パルス信号の入力ノード、Ti1…シフト段の第1入力ノード、Ti2…シフト段の第2入力ノード、To…シフト段の出力ノード、Qp1〜Qp13,Qp21〜Qp28,Qp31,Qp32,Qp41〜Qp44,Qp51〜Qp55…p型MOSトランジスタ、Qn1〜Qn13,Qn21〜Qn28,Qn31,Qn32,Qn51,Qn52…n型MOSトランジスタ、101…画素、102…画素アレイ部、103…垂直駆動回路、104…水平駆動回路、105…表示装置。
Claims (29)
- 各々が第1入力ノード、第2入力ノードおよび出力ノードを有し、当該第1入力ノードにパルス信号が入力された場合に第1の状態、当該第2入力ノードにパルス信号が入力された場合に第2の状態となり、当該第1の状態において、入力されるクロック信号に応じてパルス信号を出力し、当該第2の状態において、上記パルス信号の出力を停止するシフト段を、N個(Nは1より大きい整数を示す)縦続に接続した回路と、
上記縦続接続されたシフト段の第1段から第N段へパルス信号を伝送する第1の動作モードにおいて、第i段(iは1から(N−1)までの各整数を示す)のシフト段の出力ノードを第(i+1)段のシフト段の第1入力ノードに接続するとともに、当該第(i+1)段のシフト段の出力ノードを当該第i段のシフト段の第2入力ノードに接続し、上記縦続接続されたシフト段の第N段から第1段へパルス信号を伝送する第2の動作モードにおいて、第(i+1)段のシフト段の出力ノードを第i段のシフト段の第1入力ノードに接続し、当該第i段のシフト段の出力ノードを当該第(i+1)段のシフト段の第2入力ノードに接続するスイッチ回路とを有する、
シフトレジスタ。 - 上記シフト段は、
上記第1入力ノードにパルス信号が入力された場合、第1ノードに第1論理値の信号を出力し、第2ノードの出力信号の論理を反転し、上記第2入力ノードにパルス信号が入力された場合、上記第2ノードに上記第1論理値の信号を出力し、上記第1ノードの出力信号の論理を反転する論理回路と、
上記第1ノードの信号が上記第1論理値を有する場合、入力されるクロック信号に応じて上記出力ノードからパルス信号を出力し、上記第2ノードの信号が上記第1論理値を有する場合、上記出力ノードから所定レベルの信号を出力する出力回路と
を含む、
請求項1に記載のシフトレジスタ - 偶数段のシフト段には第1のクロック信号が共通に入力され、
奇数段のシフト段には当該第1のクロック信号に対して位相がずれた第2のクロック信号が共通に入力される、
請求項1に記載のシフトレジスタ。 - 上記スイッチ回路は、
上記第1段のシフト段に供給されるパルス信号を入力する第1のパルス入力ノードと、
上記第N段のシフト段に供給されるパルス信号を入力する第2のパルス入力ノードと、
上記N段のシフト段に対応するN個のスイッチ部と
を含み、
第j段(jは1からNまでの各整数を示す)のシフト段に対応するスイッチ部は、
第(j−1)段のシフト段の出力ノード(jが1の場合には上記第1のパルス入力ノード)と上記第j段のシフト段の第1入力ノードとの間に接続され、上記第1の動作モードにおいてオンし、上記第2の動作モードにおいてオフする第1のスイッチと、
第(j+1)段のシフト段の出力ノード(jがNの場合には上記第2のパルス入力ノード)と上記第j段のシフト段の第1入力ノードとの間に接続され、上記第1の動作モードにおいてオフし、上記第2の動作モードにおいてオンする第2のスイッチと、
第(j−1)段のシフト段の出力ノード(jが1の場合には上記第1のパルス入力ノード)と上記第j段のシフト段の第2入力ノードとの間に接続され、上記第1の動作モードにおいてオフし、上記第2の動作モードにおいてオンする第3のスイッチと、
第(j+1)段のシフト段の出力ノード(jがNの場合には上記第2のパルス入力ノード)と上記第j段のシフト段の第2入力ノードとの間に接続され、上記第1の動作モードにおいてオンし、上記第2の動作モードにおいてオフする第4のスイッチと
を含む、
請求項1に記載のシフトレジスタ。 - 上記第1のスイッチ、上記第2のスイッチ、上記第3のスイッチおよび上記第4のスイッチは、
上記パルス信号を入力する第1端子と、上記パルス信号を出力する第2端子と、当該第1端子と当該第2端子との間の導通状態を制御する電圧を入力する制御端子とを有する第1スイッチ素子と、
上記第1スイッチ素子の制御端子と第1端子との間に接続される第1キャパシタと、
上記第1スイッチ素子をオンまたはオフに駆動する電圧を入力する駆動入力ノードと、
上記駆動入力ノードと上記第1スイッチ素子の制御端子との間に接続され、上記第1スイッチ素子をオンに駆動する電圧が上記駆動入力ノードに入力されている状態で、上記第1スイッチ素子の制御端子の電圧が第1の電圧と第2の電圧との間の所定のしきい値に対して当該第1の電圧側にある場合にオンし、当該しきい値に対して当該第2の電圧側にある場合にオフする第2スイッチ素子と
をそれぞれ含んでおり、
上記パルス信号は、非パルス期間において上記第1の電圧を有し、パルス期間において上記第1の電圧から上記第2の電圧へ変化する、
請求項4に記載のシフトレジスタ。 - 上記第1スイッチ素子および上記第2スイッチ素子は、同一の導電型を持つトランジスタを含む、
請求項5に記載のシフトレジスタ。 - 上記第1スイッチ素子および上記第2スイッチ素子は、同一の導電型を持つ絶縁ゲート型のトランジスタを含み、
上記第1キャパシタは、上記絶縁ゲート型トランジスタのゲートとドレインとの間の寄生的なキャパシタを含む、
請求項5に記載のシフトレジスタ。 - 上記シフト段に含まれるトランジスタは、上記第1スイッチ素子および上記第2スイッチ素子に含まれる上記トランジスタと同一の導電型を持つ、
請求項6に記載のシフトレジスタ。 - 上記シフト段は、
第1ノードおよび第2ノードと、
上記クロック信号を供給する配線と上記出力ノードとの間に接続され、上記第1ノードが上記第1の電圧の場合にオフし、上記第2の電圧の場合にオンする第1トランジスタと、
上記クロック信号を供給する配線と上記第1ノードとの間に接続される第2キャパシタと、
上記第1の電圧を供給する配線と上記出力ノードとの間に接続され、上記第2ノードが上記第1の電圧の場合にオフし、上記第2の電圧の場合にオンする第2トランジスタと、
上記第1入力ノードが上記第2の電圧の場合において、上記第1のノードの電圧が上記第1の電圧と上記第2の電圧との間の所定のしきい値に対して上記第1電圧側にある場合にオンし、上記第2の電圧側にある場合にオフし、当該オンのときに上記第1ノードを上記第2の電圧に駆動する第3トランジスタと、
上記第1入力ノードが上記第2の電圧の場合にオンし、当該オンのときに上記第2ノードを上記第1の電圧に駆動する第4トランジスタと、
上記第2入力ノードが上記第2の電圧の場合にオンし、当該オンのときに上記第2ノードを上記第2の電圧に駆動する第5トランジスタと、
上記第2入力ノードが上記第2の電圧の場合にオンし、当該オンのときに上記第1ノードを上記第1の電圧に駆動する第6トランジスタと
を含み、
上記第1のクロック信号および上記第2のクロック信号は、上記第1の電圧と上記第2の電圧とを周期的に繰り返し、一方のクロック信号が上記第2の電圧を有するときに他方のクロック信号が上記第1の電圧を有する、
請求項8に記載のシフトレジスタ。 - 上記シフト段、上記第1スイッチ素子および上記第2スイッチ素子は、同一の導電型を持つ絶縁ゲート型のトランジスタを含み、
上記第1キャパシタおよび上記第2キャパシタは、上記絶縁ゲート型トランジスタのゲートとドレインとの間の寄生的なキャパシタを含む、
請求項9に記載のシフトレジスタ。 - 上記縦続接続されたシフト段の段数Nは偶数であり、
上記第1の動作モードにおいて、上記第1のクロック信号に同期した開始パルス信号を上記第1のパルス入力ノードに供給し、当該開始パルス信号に応じたパルス信号が上記第N段のシフト段から出力された後、上記第2のクロック信号に同期した終了パルス信号を上記第2のパルス入力ノードに供給し、上記第2の動作モードにおいては、上記第2のクロック信号に同期した開始パルス信号を上記第2のパルス入力ノードに供給し、当該開始パルス信号に応じたパルス信号が上記第1段のシフト段から出力された後、上記第1のクロック信号に同期した終了パルス信号を上記第1のパルス入力ノードに供給するパルス信号供給回路を有する、
請求項4に記載のシフトレジスタ。 - 上記パルス信号供給回路は、
上記開始パルス信号および上記終了パルス信号に同期した制御パルス信号を入力する制御パルス入力ノードと、
上記制御パルス入力ノードと上記第1のパルス入力ノードとの間に接続され、上記第1のクロック信号に応じてオンまたはオフする第1のパルス信号スイッチと、
上記制御パルス入力ノードと上記第2のパルス入力ノードとの間に接続され、上記第2のクロック信号に応じてオンまたはオフする第2のパルス信号スイッチとを含む、
請求項11に記載のシフトレジスタ。 - 上記第1のパルス信号スイッチおよび上記第2のパルス信号スイッチは、
上記制御パルス入力ノードからパルス信号を入力する第1端子と、当該パルス信号を出力する第2端子と、当該第1端子と当該第2端子との間の導通状態を制御する電圧を入力する制御端子とを有する第3スイッチ素子と、
上記第3スイッチ素子の制御端子と第1端子との間に接続される第3キャパシタと、
上記第3スイッチ素子をオンまたはオフに駆動する電圧を入力する駆動入力ノードと、
上記駆動入力ノードと上記第3スイッチ素子の制御端子との間に接続され、上記第3スイッチ素子をオンに駆動する電圧が上記駆動入力ノードに入力されている状態で、上記第3スイッチ素子の制御端子の電圧が第1の電圧と第2の電圧との間の所定のしきい値に対して当該第1の電圧側にある場合にオンし、当該しきい値に対して当該第2の電圧側にある場合にオフする第4スイッチ素子と
をそれぞれ含んでおり、
上記第1のパルス信号スイッチは、上記駆動入力ノードに上記第1のクロック信号を入力し、
上記第2のパルス信号スイッチは、上記駆動入力ノードに上記第2のクロック信号を入力し、
上記制御パルス信号は、非パルス期間において上記第1の電圧を有し、パルス期間において上記第1の電圧から上記第2の電圧へ変化する、
請求項12に記載のシフトレジスタ。 - 上記第3スイッチ素子および上記第4スイッチ素子は、同一の導電型を持つトランジスタを含む、
請求項13に記載のシフトレジスタ。 - 上記第3スイッチ素子および上記第4スイッチ素子は、同一の導電型を持つ絶縁ゲート型のトランジスタを含み、
上記第3キャパシタは、上記絶縁ゲート型トランジスタのゲートとドレインとの間の寄生的なキャパシタを含む、
請求項13に記載のシフトレジスタ。 - 上記制御パルス信号に同期して、上記第1段のシフト段の出力ノードおよび上記第N段のシフト段の出力ノードに上記第1の電圧を供給する電圧供給回路を有する、
請求項13に記載のシフトレジスタ。 - 上記第1のパルス入力ノードは、第3のパルス入力ノードと第4のパルス入力ノードとを含み、
上記第2のパルス入力ノードは、第5のパルス入力ノードと第6のパルス入力ノードとを含み、
上記第1段のシフト段に対応するスイッチ部において、上記第1のスイッチは、上記第3のパルス入力ノードと上記第1段のシフト段の第1入力ノードとの間に接続され、上記第3のスイッチは、上記第4のパルス入力ノードと上記第1段のシフト段の第2入力ノードとの間に接続され、
上記第N段のシフト段に対応するスイッチ部において、上記第2のスイッチは、上記第5のパルス入力ノードと上記第N段のシフト段の第1入力ノードとの間に接続され、上記第4のスイッチは、上記第6のパルス入力ノードと上記第N段のシフト段の第2入力ノードとの間に接続され、
上記パルス信号供給回路は、上記第1の動作モードにおいて、上記第1のクロック信号に同期した開始パルス信号を上記第3のパルス入力ノードおよび上記第5のパルス入力ノードに供給し、当該開始パルス信号に応じたパルス信号が上記第N段のシフト段から出力された後、上記第2のクロック信号に同期した終了パルス信号を上記第4のパルス入力ノードおよび上記第6のパルス入力ノードに供給し、上記第2の動作モードにおいては、上記第2のクロック信号に同期した開始パルス信号を上記第3のパルス入力ノードおよび上記第5のパルス入力ノードに供給し、当該開始パルス信号に応じたパルス信号が上記第1段のシフト段から出力された後、上記第1のクロック信号に同期した終了パルス信号を上記第4のパルス入力ノードおよび上記第6のパルス入力ノードに供給する、
請求項11に記載のシフトレジスタ。 - 上記パルス信号供給回路は、
上記開始パルス信号および上記終了パルス信号に同期した制御パルス信号を入力する制御パルス入力ノードと、
共通に接続された上記第3のパルス入力ノードおよび上記第5のパルス入力ノードと上記制御パルス入力ノードとの間に接続され、入力されるクロック信号に応じてオンまたはオフする第3のパルス信号スイッチと、
共通に接続された上記第4のパルス入力ノードおよび上記第6のパルス入力ノードと上記制御パルス入力ノードとの間に接続され、入力されるクロック信号に応じてオンまたはオフする第4のパルス信号スイッチと、
上記第1の動作モードにおいて、上記第3のパルス信号スイッチに上記第1のクロック信号を入力するとともに、上記第4のパルス信号スイッチに上記第2のクロック信号を入力し、上記第2の動作モードにおいて、上記第3のパルス信号スイッチに上記第2のクロック信号を入力するとともに、上記第4のパルス信号スイッチに上記第1のクロック信号を入力するセレクタ回路と
を含む、
請求項17に記載のシフトレジスタ。 - 上記第3のパルス信号スイッチおよび上記第4のパルス信号スイッチは、
上記制御パルス入力ノードからのパルス信号を入力する第1端子と、当該パルス信号を出力する第2端子と、当該第1端子と当該第2端子との間の導通状態を制御する電圧を入力する制御端子とを有する第5スイッチ素子と、
上記第5スイッチ素子の制御端子と第1端子との間に接続される第4キャパシタと、
上記第5スイッチ素子をオンまたはオフに駆動する電圧を入力する駆動入力ノードと、
上記駆動入力ノードと上記第5スイッチ素子の制御端子との間に接続され、上記第5スイッチ素子をオンに駆動する電圧が上記駆動入力ノードに入力されている状態で、上記第5スイッチ素子の制御端子の電圧が第1の電圧と第2の電圧との間の所定のしきい値に対して当該第1の電圧側にある場合にオンし、当該しきい値に対して当該第2の電圧側にある場合にオフする第6スイッチ素子と
をそれぞれ含んでおり、
上記第3のパルス信号スイッチおよび上記第4のパルス信号スイッチは、上記セレクタ回路において選択されたクロック信号をその駆動入力ノードにそれぞれ入力し、
上記制御パルス信号は、非パルス期間において上記第1の電圧を有し、パルス期間において上記第1の電圧から上記第2の電圧へ変化する、
請求項18に記載のシフトレジスタ。 - 上記第5スイッチ素子および上記第6スイッチ素子は、同一の導電型を持つトランジスタを含む、
請求項19に記載のシフトレジスタ。 - 上記第5スイッチ素子および上記第6スイッチ素子は、同一の導電型を持つ絶縁ゲート型のトランジスタを含み、
上記第4キャパシタは、上記絶縁ゲート型トランジスタのゲートとドレインとの間の寄生的なキャパシタを含む、
請求項19に記載のシフトレジスタ。 - 上記制御パルス信号に同期して、上記第1段のシフト段の出力ノードおよび上記第N段のシフト段の出力ノードに上記第1の電圧を供給する電圧供給回路を有する、
請求項19に記載のシフトレジスタ。 - 上記電圧供給回路は、上記第1の動作モードにおいて、上記第1段のシフト段の出力ノードに上記第1の電圧を供給し、上記第2の動作モードにおいて、上記第N段のシフト段の出力ノードに上記第1の電圧を供給する、
請求項22に記載のシフトレジスタ。 - 行列状に配列された複数の画素を含む画素アレイ部と、
上記画素アレイ部の各行および/または各列を順次に選択するパルス信号を生成するシフトレジスタを含み、当該パルス信号によって選択された上記画素アレイ部の行および/または列の画素を駆動する駆動回路と
を有し、
上記シフトレジスタは、
各々が第1入力ノード、第2入力ノードおよび出力ノードを有し、当該第1入力ノードにパルス信号が入力された場合に第1の状態、当該第2入力ノードにパルス信号が入力された場合に第2の状態となり、当該第1の状態において、入力されるクロック信号に応じてパルス信号を出力し、当該第2の状態において、上記パルス信号の出力を停止するシフト段を、N個(Nは1より大きい整数を示す)縦続に接続した回路と、
上記縦続接続されたシフト段の第1段から第N段へパルス信号を伝送する第1の動作モードにおいて、第i段(iは1から(N−1)までの各整数を示す)のシフト段の出力ノードを第(i+1)段のシフト段の第1入力ノードに接続するとともに、当該第(i+1)段のシフト段の出力ノードを当該第i段のシフト段の第2入力ノードに接続し、上記縦続接続されたシフト段の第N段から第1段へパルス信号を伝送する第2の動作モードにおいて、第(i+1)段のシフト段の出力ノードを第i段のシフト段の第1入力ノードに接続し、当該第i段のシフト段の出力ノードを当該第(i+1)段のシフト段の第2入力ノードに接続するスイッチ回路と
を有する、
表示装置。 - 上記シフト段は、
上記第1入力ノードにパルス信号が入力された場合、第1ノードに第1論理値の信号を出力し、第2ノードの出力信号の論理を反転し、上記第2入力ノードにパルス信号が入力された場合、上記第2ノードに上記第1論理値の信号を出力し、上記第1ノードの出力信号の論理を反転する論理回路と、
上記第1ノードの信号が上記第1論理値を有する場合、入力されるクロック信号に応じて上記出力ノードからパルス信号を出力し、上記第2ノードの信号が上記第1論理値を有する場合、上記出力ノードから所定レベルの信号を出力する出力回路と
を含む、
請求項24に記載の表示装置。 - 偶数段のシフト段には第1のクロック信号が共通に入力され、
奇数段のシフト段には当該第1のクロック信号に対して位相がずれた第2のクロック信号が共通に入力される、
請求項24に記載の表示装置。 - 上記スイッチ回路は、
上記第1段のシフト段に供給されるパルス信号を入力する第1のパルス入力ノードと、
上記第N段のシフト段に供給されるパルス信号を入力する第2のパルス入力ノードと、
上記N段のシフト段に対応するN個のスイッチ部と
を含み、
第j段(jは1からNまでの各整数を示す)のシフト段に対応するスイッチ部は、
第(j−1)段のシフト段の出力ノード(jが1の場合には上記第1のパルス入力ノード)と上記第j段のシフト段の第1入力ノードとの間に接続され、上記第1の動作モードにおいてオンし、上記第2の動作モードにおいてオフする第1のスイッチと、
第(j+1)段のシフト段の出力ノード(jがNの場合には上記第2のパルス入力ノード)と上記第j段のシフト段の第1入力ノードとの間に接続され、上記第1の動作モードにおいてオフし、上記第2の動作モードにおいてオンする第2のスイッチと、
第(j−1)段のシフト段の出力ノード(jが1の場合には上記第1のパルス入力ノード)と上記第j段のシフト段の第2入力ノードとの間に接続され、上記第1の動作モードにおいてオフし、上記第2の動作モードにおいてオンする第3のスイッチと、
第(j+1)段のシフト段の出力ノード(jがNの場合には上記第2のパルス入力ノード)と上記第j段のシフト段の第2入力ノードとの間に接続され、上記第1の動作モードにおいてオンし、上記第2の動作モードにおいてオフする第4のスイッチと
を含む、
請求項24に記載の表示装置。 - 上記第1のスイッチ、上記第2のスイッチ、上記第3のスイッチおよび上記第4のスイッチは、
上記パルス信号を入力する第1端子と、上記パルス信号を出力する第2端子と、当該第1端子と当該第2端子との間の導通状態を制御する電圧を入力する制御端子とを有する第1スイッチ素子と、
上記第1スイッチ素子の制御端子と第1端子との間に接続される第1キャパシタと、
上記第1スイッチ素子をオンまたはオフに駆動する電圧を入力する駆動入力ノードと、
上記駆動入力ノードと上記第1スイッチ素子の制御端子との間に接続され、上記第1スイッチ素子をオンに駆動する電圧が上記駆動入力ノードに入力されている状態で、上記第1スイッチ素子の制御端子の電圧が第1の電圧と第2の電圧との間の所定のしきい値に対して当該第1の電圧側にある場合にオンし、当該しきい値に対して当該第2の電圧側にある場合にオフする第2スイッチ素子と
をそれぞれ含んでおり、
上記パルス信号は、非パルス期間において上記第1の電圧を有し、パルス期間において上記第1の電圧から上記第2の電圧へ変化する、
請求項27に記載の表示装置。 - 上記第1スイッチ素子および上記第2スイッチ素子は、同一の導電型を持つトランジスタを含み、
上記シフト段に含まれるトランジスタは、上記第1スイッチ素子および上記第2スイッチ素子に含まれる上記トランジスタと同一の導電型を持つ、
請求項28に記載の表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005091356A JP2006277789A (ja) | 2005-03-28 | 2005-03-28 | シフトレジスタおよび表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005091356A JP2006277789A (ja) | 2005-03-28 | 2005-03-28 | シフトレジスタおよび表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006277789A true JP2006277789A (ja) | 2006-10-12 |
Family
ID=37212408
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005091356A Pending JP2006277789A (ja) | 2005-03-28 | 2005-03-28 | シフトレジスタおよび表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006277789A (ja) |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080306 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110301 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110802 |