JP4959813B2 - 半導体装置及び表示装置 - Google Patents

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Description

本発明は、同一導電型のトランジスタで構成される半導体装置に関するものである。
液晶表示装置では、アレイ状に配列された画素を順次駆動するための信号を生成するシフトレジスタが、走査信号線駆動回路及びデータ信号線駆動回路に用いられている。また、液晶表示装置には、電源電圧レベルを変換するレベルシフタ及び入力信号に対して等倍の出力を得る増幅回路のように、低出力インピーダンスで広義の増幅信号を出力するいわゆるバッファが用いられている。これらシフトレジスタ及びバッファをＣＭＯＳトランジスタで構成すると、ｐチャネル及びｎチャネルのそれぞれを形成するプロセスが必要になるため、製造工程が複雑化する。そこで、製造工程の簡略化を図って、同一導電型、例えばｐチャネルのみなど単極性のチャネルのトランジスタで構成することが好ましい。このような単極性のトランジスタで構成されたシフトレジスタが、例えば特許文献１に開示されている。
図３２は、特許文献１のシフトレジスタを構成するスイッチの回路図であり、図３３は、該スイッチにおける各種信号の波形を示すタイミングチャートである。このスイッチは、ｐ型ＭＯＳトランジスタＱｐＡ及びＱｐＢにより構成されている。ｐ型ＭＯＳトランジスタＱｐＡのドレイン端子には、パルス信号Ｓｉｎが入力され、ソース端子からパルス信号Ｓｏｕｔが出力され、ゲート端子にｐ型ＭＯＳトランジスタＱｐＢを介して制御信号Ｄが入力される。ｐ型ＭＯＳトランジスタＱｐＢのゲートにはローレベルの電圧ＶＳＳが入力される。
ここで、制御信号Ｄがローレベルに設定された状態で、パルス信号Ｓｉｎがハイレベルの場合、ｐ型ＭＯＳトランジスタＱｐＢはオンし、ｐ型ＭＯＳトランジスタＱｐＡのゲート（ノードＮ）の電圧を、ＶＳＳ＋｜Ｖｔｈ｜まで引き下げる。
この状態で、ｐ型ＭＯＳトランジスタＱｐＡのドレイン端子にローレベルのパルス信号Ｓｉｎが入力されると（図３３の（Ａ））、ｐ型ＭＯＳトランジスタＱｐＡのドレイン端子とゲート端子との間の寄生容量に蓄積される電荷によって、ノードＮの電圧は急速に低下する。この電圧が、ＶＳＳ＋｜Ｖｔｈ｜より低くなると、ｐ型ＭＯＳトランジスタＱｐＢがオフするため、ノードＮがフローティング状態になり、寄生容量の電荷が保持される。その結果、パルス信号Ｓｉｎが電圧ＶＳＳのとき、ノードＮは電圧ＶＳＳより低くなる（図３３の（Ｂ））。
このようなブートストラップ動作によって、ｐ型ＭＯＳトランジスタＱｐＡのドレインが電圧ＶＳＳまで低下するとき、ゲート端子はゲート−ドレイン間の寄生容量に蓄積される電荷によって電圧ＶＳＳより低い電圧で駆動され、ｐ型ＭＯＳトランジスタＱｐＡはオン状態に保たれる。その結果、ｐ型ＭＯＳトランジスタＱｐＡのソース端子からは、ドレイン端子に入力される電圧ＶＳＳとほぼ同じ電圧が出力される（図３３の（Ｃ））。すなわち、ｐ型ＭＯＳトランジスタＱｐＡを通過するパルス信号は、パルス期間において電圧ＶＳＳまで低下する。
このように、図３２に示すスイッチの構成によれば、ローレベルの電圧ＶＳＳより更に低い電圧を用いることなく、同一導電型のトランジスタを用いた簡易な構成で、スイッチ通過後のパルス信号の電圧をローレベルの電圧ＶＳＳまで低下させることができる。そのため、このようなスイッチを液晶表示装置内の各部において好適に利用することが可能となる。
日本国公開特許公報「特開２００６−２７７７８９号公報（公開日：２００６年１０月１２日）」
ところが、従来の同一導電型のトランジスタからなるスイッチ（図３２）では、ノイズの影響により出力電圧に変動が生じるという問題点がある。そのため、このようなスイッチを、例えば液晶表示装置内のシフトレジスタの走査信号線選択回路として用いた場合には、走査信号線の順次選択動作が正確に行われず、誤動作を引き起こすおそれがある。
ここで、ノイズの影響により出力電圧に変動が生じる原理について説明する。なお、ここでは、説明の便宜上、上記従来のスイッチをｎチャネル型のトランジスタで構成した場合について説明する。図３４は、従来のスイッチをｎチャネル型のトランジスタで構成した場合の回路図である。
まず、図３４に示すスイッチにおいて、ノイズの影響がない一般的な動作について説明する。図３５は、ノイズの影響がない場合のスイッチにおける各種信号の波形を示すタイミングチャートである。トランジスタＴ１０２のゲート端子にＶＤＤが入力され、ドレイン端子に入力される制御信号Ｄがハイレベル（ＶＤＤ）のとき、トランジスタＴ１０２がオン状態となり、ノードＮ１の電位は、トランジスタＴ１０２の閾値電圧をＶｔｈとするとき、ＶＤＤ−Ｖｔｈになる。ノードＮ１の電位が上昇すると、トランジスタＴ１０１はオン状態となり、入力信号ＩＮがローレベルのときはローレベルの信号を出力する。入力信号ＩＮがハイレベルのときは、トランジスタＴ１０１の寄生容量の影響により、ノードＮ１の電位がＶＤＤよりも高くなりトランジスタＴ１０２がオフ状態になり、ノードＮ１の電位が、ブートストラップ効果により突き上げられる。トランジスタＴ１０１の閾値電圧をＶｔｈとするとき、ノードＮ１が、入力信号ＩＮの電位（ＶＤＤ）＋Ｖｔｈ以上に突き上げられることにより、出力端子ＯＵＴからは、入力信号ＩＮがそのままの電位レベル（ハイレベル）で出力される。
上記のように、ノイズの影響がない場合には、トランジスタのオン／オフを制御することにより、入力信号の電位レベルをそのまま出力するスイッチとしての機能を発揮することができる。ところが、このようなスイッチを液晶表示装置内の各部に用いた場合には、構成上、配線抵抗などの影響により制御信号Ｄにノイズが混入してしまう。図３６は、図３４におけるスイッチの構成において、制御信号Ｄにノイズが混入した場合の各種信号の波形を示すタイミングチャートである。
本来、図３５に示すように、ブートストラップ動作中では、制御信号Ｄの電位レベルとトランジスタＴ１０２の電位レベルとは、ともにＶＤＤであるため、トランジスタＴ１０２はオフ状態となっているはずである。ところが、ブートストラップ動作中に制御信号Ｄがノイズの影響を受けると、図３６に示すように、制御信号Ｄの電位が、ローレベル側に引き下げられる。そして、ＶＤＤと制御信号Ｄとの電位差が、トランジスタＴ１０２の閾値Ｖｔｈよりも大きくなると、オフ状態のトランジスタＴ１０２がオン状態になってしまう。これにより、ブートストラップ効果により引き上げられていたノードＮ１の電位が、制御信号Ｄと同様に、ローレベル側に引き下げられることになる。
このように、従来のスイッチでは、ブートストラップ動作中に、ノイズの影響により制御信号の電位が低下すると、本来オフ状態であるべきトランジスタがオン状態になってしまい、引き上げられていたノードの電位がノイズの影響により引き下げられてしまう。これにより、出力電圧が低下し、液晶表示装置の各部において誤動作を招くことになる。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、同一導電型のトランジスタからなり、ノイズの影響を低減することができる半導体装置、及びそれを備えた表示装置を提供することにある。
本発明に係る半導体装置は、上記課題を解決するために、同一導電型の複数のトランジスタにより構成される半導体装置であって、第１の端子に入力信号が入力され、第２の端子から出力信号が出力される第１のトランジスタと、第１の端子に制御信号が入力され、第２の端子が前記第１のトランジスタの制御端子に接続される第２のトランジスタとを備え、前記第２のトランジスタの制御端子と、前記第２のトランジスタの第１の端子とが互いに接続されていることを特徴としている。
トランジスタは、第１の端子、第２の端子及び制御端子で構成され、制御端子に入力される制御信号により第１の端子及び第２の端子を導通し、入力信号を出力する回路である。制御信号は、制御端子に与えたときにトランジスタをオン状態にする電圧（信号のレベル）を有し、制御端子に与えたときにトランジスタをオフ状態にする電圧（信号のレベル）を有する。
ここで、従来の回路では、通常、上述したとおり、ブートストラップ動作中に制御信号がノイズの影響を受けると、制御信号の電位が、ローレベル側に引き下げられ、オフ状態であるべきトランジスタがオン状態になってしまう。これにより、ブートストラップ効果により引き上げられていた電位が、ローレベル側に引き下げられ、出力信号の電位レベルが入力信号の電位レベルよりも低くなってしまう。
そこで、上記半導体装置では、第２のトランジスタの制御端子と、第２のトランジスタの第１の端子とが互いに接続されている構成である。これにより、第２のトランジスタの制御端子及び第１の端子には、常に同一の信号が入力される。そのため、ブートストラップ動作中に制御信号がノイズの影響を受けて、制御信号の電位がローレベル側に引き下げられたとしても、第２のトランジスタの制御端子と第１の端子との間で電位差が生じないため、従来のように第２のトランジスタがオン状態になることはない。よって、制御信号に混入するノイズにより、第１のトランジスタの制御端子に入力される信号の電位が引き下げられることがないため、適正なブートストラップ動作が行われる。これにより、入力信号の電位レベルを低下させることなく、出力信号を出力させることができる。
したがって、上記の構成によれば、同一導電型のトランジスタからなり、ノイズの影響を低減することができる半導体装置を提供することができるという効果を奏する。
本発明に係る半導体装置は、上記半導体装置において、第１の端子が、前記第１のトランジスタの制御端子と前記第２のトランジスタの第２の端子との接続点に接続され、第２の端子にオフ電圧が与えられ、制御端子に前記制御信号の反転信号が入力される第３のトランジスタをさらに備えていることが望ましい。
制御信号がローレベル（ＶＳＳ）のとき、第２のトランジスタはオフ状態になり、第１のトランジスタの制御端子に入力される信号の電位（第１及び第２のトランジスタの接続点（ノード）の電位）は、ＶＳＳ＋第２のトランジスタの閾値電圧Ｖｔｈとなる。このように、ノードの電位は、ＶＳＳよりも高く、第１のトランジスタがオン状態になる電位レベルに近くなるため、例えば、第１及び第２のトランジスタの閾値にばらつきが生じた場合や、わずかなノイズの影響を受けた場合に、第１のトランジスタがオン状態になってしまい、誤動作が生じるおそれがある。
そこで、上記半導体装置では、第３のトランジスタを備えているため、第２のトランジスタがオフ状態のときに、第１のトランジスタの制御端子に入力される信号の電位をＶＳＳに固定することができる。そのため、第１のトランジスタを確実にオフ状態にすることができ、誤動作の防止を図ることができる。
本発明に係る半導体装置は、上記半導体装置において、第１の端子が、前記第１のトランジスタの制御端子と前記第２のトランジスタの第２の端子との接続点に接続され、第２の端子が、前記第２のトランジスタの制御端子と前記第２のトランジスタの第１の端子との接続点に接続され、制御端子に前記制御信号の反転信号が入力される第３のトランジスタをさらに備えていることが望ましい。
上記の構成によれば、第３のトランジスタを備えているため、第２のトランジスタがオフ状態のときに、第１のトランジスタの制御端子に入力される信号の電位をローレベルに固定することができるため、第１のトランジスタを確実にオフ状態にすることができ、誤動作の防止を図ることができる。
また、第３のトランジスタは、第１の端子が、前記第１のトランジスタの制御端子と前記第２のトランジスタの第２の端子との接続点に接続され、第２の端子が、前記第２のトランジスタの制御端子と前記第２のトランジスタの第１の端子との接続点に接続されている。そのため、電源を用いる必要がないため、回路構成を簡略化することができ、レイアウト設計の自由度を向上させることができるという効果も得られる。
本発明に係る半導体装置は、上記課題を解決するために、同一導電型の複数のトランジスタにより構成される半導体装置であって、第１の端子に入力信号が入力され、第２の端子から出力信号が出力される第１のトランジスタと、第１の端子に制御信号が入力され、第２の端子が前記第１のトランジスタの制御端子に接続される第２のトランジスタと、第１の端子が、前記第１のトランジスタの制御端子と前記第２のトランジスタの第２の端子との接続点に接続され、制御端子にオン電圧が与えられる第４のトランジスタと、第１の端子が、前記第４のトランジスタの第２の端子に接続され、制御端子に前記制御信号の反転信号が入力される第３のトランジスタとを備え、前記第２のトランジスタの制御端子と、前記第２のトランジスタの第１の端子と、前記第３のトランジスタの第２の端子とが互いに接続されていることを特徴としている。
また、本発明に係る半導体装置は、上記課題を解決するために、同一導電型の複数のトランジスタにより構成される半導体装置であって、第１の端子に入力信号が入力され、第２の端子から出力信号が出力される第１のトランジスタと、第１の端子に制御信号が入力され、第２の端子が前記第１のトランジスタの制御端子に接続される第２のトランジスタと、第１の端子が、前記第１のトランジスタの制御端子と前記第２のトランジスタの第２の端子との接続点に接続され、制御端子にオン電圧が与えられる第４のトランジスタと、第１の端子が、前記第４のトランジスタの第２の端子に接続され、第２の端子にオフ電圧が与えられ、制御端子に前記制御信号の反転信号が入力される第３のトランジスタとを備え、前記第２のトランジスタの制御端子と、前記第２のトランジスタの第１の端子とが互いに接続されていることを特徴としている。
上記の構成によれば、上述した効果を奏するとともに、第３のトランジスタが破壊される危険性を低減することができるという効果を奏する。具体的には、上記半導体装置では、上述した構成に加えて、第４のトランジスタを備えている。例えば制御信号がハイレベル（ＶＤＤ）のとき、第１及び第２のトランジスタはオン状態になり、第１及び第２のトランジスタの接続点（ノードｎ１）の電位がブートストラップ効果により突き上げられる。このとき、第４のトランジスタの制御端子にはＶＤＤが入力されているため、第４のトランジスタはオン状態になる。これにより、第４のトランジスタを通過して、第３のトランジスタの第１の端子に入力される信号の電位（ノードｎ２の電位）は、ノードｎ１の電位から第４のトランジスタの閾値電圧Ｖｔｈだけ低い電位となる。
よって、第３のトランジスタの制御端子と第１の端子との間の電位を下げることができるため、第３のトランジスタが破壊される危険性を低減することができる。
本発明に係る半導体装置は、上記半導体装置において、第１の端子に前記制御信号が入力され、制御端子に前記制御信号の反転信号が入力され、第２の端子が前記第１のトランジスタの第２の端子に接続される第５のトランジスタをさらに備えていることが望ましい。
本発明に係る半導体装置は、上記半導体装置において、第１の端子にオフ電圧が与えられ、制御端子に前記制御信号の反転信号が入力され、第２の端子が前記第１のトランジスタの第２の端子に接続される第５のトランジスタをさらに備えていることが望ましい。
上記の構成によれば、上述した効果を奏するとともに、第５のトランジスタを備えているため、例えば制御信号がローレベル（ＶＳＳ）のときは、第５のトランジスタがオン状態になり、第１のトランジスタから出力される信号をＶＳＳに固定することができる。
本発明に係る半導体装置は、上記課題を解決するために、同一導電型の複数のトランジスタにより構成され、第１の入力信号が入力される第１の回路と、第２の入力信号が入力される第２の回路とを備え、それぞれの回路に入力される制御信号及びその反転信号に基づき、前記第１の入力信号及び第２の入力信号の何れか一方を出力信号として出力する半導体装置であって、前記第１の回路は、第１の端子に前記第１の入力信号が入力される第１のトランジスタと、第１の端子に前記制御信号が入力され、第２の端子が前記第１のトランジスタの制御端子に接続される第２のトランジスタとを備えるとともに、前記第２のトランジスタの制御端子と、前記第２のトランジスタの第１の端子とが互いに接続され、前記第２の回路は、第１の端子に前記第２の入力信号が入力される第１１のトランジスタと、第１の端子に前記反転信号が入力され、第２の端子が前記第１１のトランジスタの制御端子に接続される第１２のトランジスタとを備えるとともに、前記第１２のトランジスタの制御端子と、前記第１２のトランジスタの第１の端子とが互いに接続され、前記第１のトランジスタの第２の端子と、前記第１１のトランジスタの第２の端子との接続点から、前記出力信号が出力されることを特徴としている。
上記の構成によれば、第１の入力信号及び第２の入力信号の何れか一方を、電位レベルを低下させることなく、出力信号として出力させることができる。
よって、上記半導体装置は、例えば、表示装置に設けられるシフトレジスタにおいて、走査方向を切り替えるスイッチとして適用することができる。
本発明に係る半導体装置は、上記課題を解決するために、同一導電型の複数のトランジスタにより構成される半導体装置であって、第１の端子に入力信号が入力され、第２の端子から出力信号が出力される第１のトランジスタと、第１の端子に前記入力信号が入力され、第２の端子が前記第１のトランジスタの制御端子に接続される第２のトランジスタと、第１の端子が、前記第１のトランジスタの制御端子と前記第２のトランジスタの第２の端子との接続点に接続され、第２の端子に前記入力信号が入力され、制御端子に前記入力信号の反転信号が入力される第３のトランジスタと、第１の端子が、前記第１のトランジスタの第２の端子に接続され、第２の端子にオフ電圧が与えられ、制御端子に前記入力信号の反転信号が入力される第６のトランジスタとを備え、前記第２のトランジスタの制御端子と、前記第２のトランジスタの第１の端子とが互いに接続されていることを特徴としている。
上記の構成によれば、入力信号がローレベルのときに、半導体装置からはオフ電圧（ＶＳＳ）が出力される。これにより、例えば半導体装置をバッファとして、後段に、多段接続されるトランジスタを備える内部ブロックを構成した場合、詳細は後述するが、内部ブロックの各トランジスタの貫通電流を低減することができる。
本発明に係る表示装置は、上記何れかの半導体装置を備えていることを特徴としている。
これにより、ノイズの影響を低減することができる表示装置を提供することができる。
なお、本発明に係る表示装置は、液晶表示装置であることが望ましい。
本発明の他の目的、特徴、および優れた点は、以下に示す記載によって十分分かるであろう。また、本発明の利点は、添付図面を参照した次の説明で明白になるであろう。
実施の形態１に係る回路の構成を示す回路図である。 図１に示す回路における各種信号の波形を示すタイミングチャートである。 実施の形態２に係る回路の構成を示す回路図である。 図３に示す回路における各種信号の波形を示すタイミングチャートである。 図３に示す回路において貫通電流の経路を示す回路図である。 図３に示す回路において貫通電流が生じた場合の各種信号の波形を示すタイミングチャートである。 実施の形態３に係る回路の構成を示す回路図である。 実施の形態４に係る回路の構成を示す回路図である。 図７に示す回路における各種信号の波形を示すタイミングチャートである。 図３に示す回路にトランジスタＴ４を追加した回路の構成を示す回路図である。 実施の形態５に係る回路の構成を示す回路図である。 図１１に示す回路における各種信号の波形を示すタイミングチャートである。 図１に示す回路にトランジスタＴ５を追加した回路の構成を示す回路図である。 図３に示す回路にトランジスタＴ５を追加した回路の構成を示す回路図である。 図８に示す回路にトランジスタＴ５を追加した回路の構成を示す回路図である。 実施の形態４の他の回路にトランジスタＴ５を追加した回路の構成を示す回路図である。 本実施の形態に係る液晶表示装置の全体構成を示すブロック図である。 実施例１に係るシフトレジスタの構成を示すブロック図である。 図１８に示すシフトレジスタに含まれる単位回路の回路図である。 図１９に示す単位回路に含まれる走査方向切替回路の構成を示す回路図である。 反転信号生成回路の構成を示す回路図である。 従来の回路を用いて構成した走査方向切替回路の構成を示す回路図である。 図２２に示す走査方向切替回路における各種信号の波形を示すタイミングチャートである。 実施例１の図２０に示す走査方向切替回路における各種信号の波形を示すタイミングチャートである。 実施例１における、他の走査方向切替回路の構成を示す回路図である。 実施例１における、他の走査方向切替回路の構成を示す回路図である。 実施例１における、他のシフトレジスタの構成を示す回路図である。 実施例２における、バッファ及び内部ブロックの構成を示す回路図である。 バッファにおける各種信号の波形を示すタイミングチャートであり、図中の（ａ）はノードｎ３にノイズが乗らない場合の波形を示し、図中の（ｂ）は図２８の構成における波形を示す。 反転信号生成回路の構成を示す回路図である。 図中の（ａ）〜（ｆ）は、各実施の形態における回路を、ｐチャネル型のトランジスタを用いて構成した場合の回路図である。 従来のシフトレジスタを構成するスイッチの回路図である。 図３２に示すスイッチにおける各種信号の波形を示すタイミングチャートである。 従来のスイッチをｎチャネル型のトランジスタで構成した場合の回路図である。 ノイズの影響がない場合のスイッチにおける各種信号の波形を示すタイミングチャートである。 ノイズの影響がある場合のスイッチにおける各種信号の波形を示すタイミングチャートである。
符号の説明
１ シフトレジスタ
２ 単位回路
３ 走査方向切替回路
３ａ 第１の回路
３ｂ 第２の回路
４ リセット信号生成回路
１０，２０，３０，４０，４１，５０，５１，５２，５３，５４ 回路（半導体装置）
Ｔ１ トランジスタ（第１のトランジスタ）
Ｔ２ トランジスタ（第２のトランジスタ）
Ｔ３ トランジスタ（第３のトランジスタ）
Ｔ４ トランジスタ（第４のトランジスタ）
Ｔ５ トランジスタ（第５のトランジスタ）
Ｔ６ トランジスタ（第６のトランジスタ）
Ｔ１′ トランジスタ（第１１のトランジスタ）
Ｔ２′ トランジスタ（第１２のトランジスタ）
１５１ 液晶表示装置（表示装置）
ｎ１，ｎ２，ｎ３ ノード
本発明の実施の形態について図１から図３１に基づいて説明すると以下の通りである。
本発明の半導体装置に相当する回路は、同一導電型、すなわち単極性のチャネル（ｎチャネル型又はｐチャネル型）のトランジスタを用いて構成されている。以下に示す各実施の形態では、ｎチャネル型のトランジスタの構成を例に挙げて説明し、ｐチャネル型の構成については本欄の末尾に例示するにとどめ、詳細な説明は省略する。このトランジスタには、例えば、ＴＦＴ、及びシリコン基板状に形成した電界効果トランジスタを使用することが可能である。
〔実施の形態１〕
本実施の形態における回路１０の構成について、以下に説明する。図１は回路１０の構成を示す回路図であり、図２は回路１０における各種信号の波形を示すタイミングチャートである。
回路１０は、トランジスタＴ１（第１のトランジスタ）及びトランジスタＴ２（第２のトランジスタ）を備えている。以下、ゲート端子（制御端子）に与えたときにトランジスタをオン状態にする電圧（信号のレベル）をオン電圧（オンレベル）といい、ゲート端子に与えたときにトランジスタをオフ状態にする電圧（信号のレベル）をオフ電圧（オフレベル）という。ｎチャネル型トランジスタでは、ハイ電圧がオン電圧（ハイレベルがオンレベル）、ロー電圧がオフ電圧（ローレベルがオフレベル）になり、ｐチャネル型トランジスタではその逆になる。
図１に示すように、トランジスタＴ１は、ドレイン端子（第１の端子）が入力端子ＩＮに接続され、ソース端子（第２の端子）が出力端子ＯＵＴに接続され、ゲート端子（制御端子）がトランジスタＴ２のソース端子（第２の端子）に接続される。トランジスタＴ２は、ドレイン端子（第１の端子）が制御信号Ｄの入力端子に接続され、ゲート端子（制御端子）が該ドレイン端子に接続される。なお、トランジスタＴ１とＴ２との接続点を、ノードｎ１とする。
すなわち、本実施の形態の回路１０は、図３４に示す従来の回路（スイッチ）とは異なり、トランジスタＴ２のゲート端子とドレイン端子とが互いに接続される、いわゆるダイオード接続される構成である。この構成を有することにより、従来のノイズの影響を低減することが可能となる。以下、図２を用いて回路１０の動作について説明する。なお、回路１０の内部の信号及び入出力信号の電位は、特に断わらない限り、ハイレベルのときはＶＤＤ、ローレベルのときはＶＳＳ（ゼロ）とする。
制御信号Ｄがハイレベル（ＶＤＤ）のとき、トランジスタＴ２のゲート端子にＶＤＤが入力され、トランジスタＴ２がオン状態になる。トランジスタＴ２のドレイン端子とソース端子とが導通し、ノードｎ１の電位が上昇する。トランジスタＴ２の閾値電圧をＶｔｈとするとき、ノードｎ１の電位がＶＤＤ−Ｖｔｈまで上昇すると、トランジスタＴ２はオフ状態になり、ノードｎ１はフローティング状態になる。
ＶＤＤ−Ｖｔｈの電位がトランジスタＴ１のゲート端子に入力されると、トランジスタＴ１がオン状態になり、このとき入力端子ＩＮにＶＳＳが入力されているときは、出力信号はローレベルになる。このとき、トランジスタＴ１のゲート−ドレイン間に形成される寄生容量には、ＶＤＤ−Ｖｔｈの電位に応じた電荷が蓄積されるため、フローティング状態のノードｎ１は、ＶＤＤ−Ｖｔｈの電位に保持されている。
この状態で、入力端子ＩＮにＶＤＤが入力されると、出力信号ＯＵＴもハイレベル（ＶＤＤ）になる。ここで、ノードｎ１はフローティング状態であり、ノードｎ１とトランジスタＴ１のドレイン端子とは、ＶＤＤ−Ｖｔｈの電位を保持した寄生容量を介して接続されている。そのため、トランジスタＴ１のソース端子電位がＶＳＳからＶＤＤに変化すると、ノードｎ１の電位は同じ量だけ変化して、ＶＤＤ＋トランジスタＴ１の閾値電圧Ｖｔｈ以上に突き上げられる（ブートストラップ効果）。そのため、最大電圧がＶＤＤである入力信号は、トランジスタＴ１を電圧降下なく通過し、出力端子ＯＵＴからは入力信号がそのままの電圧レベルで出力される。
ここで、従来の回路では、図３６に示すように、ブートストラップ動作中に制御信号Ｄがノイズの影響を受けると、制御信号Ｄの電位が、ローレベル側に引き下げられる。このときに、ＶＤＤと制御信号Ｄとの電位差が、トランジスタＴ２の閾値Ｖｔｈよりも大きくなると、オフ状態のトランジスタＴ２がオン状態となってしまう。これにより、ブートストラップ効果により引き上げられていたノードｎ１の電位が、制御信号Ｄと同様に、ローレベル側に引き下げられ、結果として、出力信号の電位レベルが入力信号の電位レベルよりも低くなってしまう。
これに対して、本実施の形態の回路１０では、図１に示すように、トランジスタＴ２のゲート端子とドレイン端子とが互いに接続されている。そのため、トランジスタＴ２のゲート端子及びドレイン端子には、常に同一の信号が入力されることになる。そのため、ブートストラップ動作中に制御信号Ｄがノイズの影響を受けて、制御信号Ｄの電位がローレベル側に引き下げられたとしても、トランジスタＴ２のゲート端子及びドレイン端子における電位差が生じないため、従来のようにトランジスタＴ２がオン状態になることはない。よって、制御信号Ｄに混入するノイズの影響が、ノードｎ１に生じることはないため、適正なブートストラップ動作が行われ、出力端子ＯＵＴからはＶＤＤの電位レベルの入力信号がそのまま出力される。
〔実施の形態２〕
本実施の形態における回路２０の構成について、以下に説明する。図３は回路２０の構成を示す回路図であり、図４は回路２０における各種信号の波形を示すタイミングチャートである。なお、説明の便宜上、上記実施の形態１において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施の形態１において定義した用語については、特に断わらない限り本実施の形態においてもその定義に則って用いるものとする。
ここで、実施の形態１に示す回路１０の構成（図１）では、制御信号Ｄがローレベル（ＶＳＳ）のとき、トランジスタＴ２はオフ状態になり、ノードｎ１の電位は、ＶＳＳ＋トランジスタＴ２の閾値電圧Ｖｔｈとなる。このように、ノードｎ１の電位は、ＶＳＳよりも高く、トランジスタＴ１がオン状態になる電位レベルに近くなるため、例えば、トランジスタＴ１及びＴ２の閾値にばらつきが生じた場合、又はわずかなノイズの影響を受けた場合に、トランジスタＴ１がオン状態になってしまうおそれがある。
そこで、トランジスタＴ２がオフ状態のときには、ノードｎ１の電位をＶＳＳに固定して、トランジスタＴ１を確実にオフ状態にするために、本実施の形態の回路２０では、図１に示す回路１０の構成に加えて、トランジスタＴ３（第３のトランジスタ）、及びロー電源のＶＳＳを備えている。
具体的には、図３に示すように、トランジスタＴ１は、ドレイン端子が入力端子ＩＮに接続され、ソース端子が出力端子ＯＵＴに接続され、ゲート端子がトランジスタＴ２のソース端子及びトランジスタＴ３のドレイン端子（第１の端子）に接続される。トランジスタＴ２は、ドレイン端子が制御信号Ｄの入力端子に接続され、ゲート端子が該ドレイン端子に接続される。トランジスタＴ３は、ソース端子（第２の端子）が電源ＶＳＳに接続され、ゲート端子（制御端子）が制御信号Ｄの反転信号ＤＢの入力端子に接続される。なお、トランジスタＴ１と、Ｔ２と、Ｔ３との接続点を、ノードｎ１とする。
図４を用いて、回路２０の動作について説明する。制御信号Ｄがハイレベル（ＶＤＤ）のときは、回路１０の動作と同様であり、制御信号Ｄがノイズの影響を受けても、ＶＤＤの入力信号は、トランジスタＴ１を電圧降下なく通過し、出力端子ＯＵＴからは入力信号がそのままの電圧レベルで出力される。
一方、制御信号Ｄがローレベル（ＶＳＳ）のときは、トランジスタＴ３のゲート端子には制御信号Ｄの反転信号ＤＢ（ハイレベル：ＶＤＤ）が入力されるため、トランジスタＴ３はオン状態となる。これにより、トランジスタＴ３のドレイン端子とソース端子とが導通し、ノードｎ１の電位がＶＳＳまで低下する。これにより、トランジスタＴ１のゲート端子には、ＶＳＳが入力されるため、確実にオフ状態になる。
このように、回路２０の構成によれば、トランジスタＴ２がオフ状態のとき、ノードｎ１の電位をＶＳＳに固定することができるため、トランジスタＴ１を確実にオフ状態にすることができ、誤動作の防止を図ることができる。
〔実施の形態３〕
本実施の形態における回路３０の構成について、以下に説明する。図５は、実施の形態２の回路２０において貫通電流の経路を示す回路図であり、図６は回路２０における各種信号の波形を示すタイミングチャートである。図７は、本実施の形態における回路３０の構成を示す回路図である。なお、説明の便宜上、上記実施の形態１及び２において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施の形態１及び２において定義した用語については、特に断わらない限り本実施の形態においてもその定義に則って用いるものとする。
ここで、実施の形態２に示す回路２０の構成（図３）では、電源ＶＳＳが設けられているため、電源線の配線抵抗などの影響により、トランジスタＴ３のソース端子に供給されるＶＳＳにノイズが混入するおそれがある。制御信号Ｄがハイレベル（ＶＤＤ）でトランジスタＴ２がオン状態のときに、ＶＳＳにノイズが混入し、その影響によりＶＳＳの電位が引き下げられ、制御信号の反転信号ＤＢの電位よりも小さくなると、本来オフ状態であるべきトランジスタＴ３がオン状態となる。これにより、トランジスタＴ２，Ｔ３がともにオン状態となるため、図５に示すように、貫通電流が発生し、消費電力が増大してしまう。また、このノイズの影響をブートストラップ動作中に受けると、ノードｎ１の電位がＶＳＳに引き込まれ低下し、出力信号の電位レベルが入力信号の電位レベルよりも低くなってしまう。
そこで、このノイズの影響を低減するために、本実施の形態の回路３０では、図７に示すように、実施の形態２の回路２０において、ロー電源のＶＳＳを省略するとともに、トランジスタＴ３のソース端子と、トランジスタＴ２のドレイン端子及びゲート端子とが互いに接続されている。すなわち、トランジスタＴ３のソース端子は、制御信号Ｄの入力端子に接続されている。
回路３０の動作について説明する。回路３０における各種信号の波形は、貫通電流が発生していない状態を示す図４のタイミングチャートと同一である。すなわち、制御信号Ｄがハイレベル（ＶＤＤ）のときは、その反転信号ＤＢ（ローレベル：ＶＳＳ）がトランジスタＴ３のゲート端子に入力されるため、オフ状態を維持する。これにより、貫通電流の発生を防ぐことができるため、ＶＤＤの入力信号は、トランジスタＴ１を電圧降下なく通過し、出力端子ＯＵＴからは入力信号がそのままの電圧レベルで出力される。
また、制御信号Ｄがローレベル（ＶＳＳ）のときは、トランジスタＴ２はオフ状態になり、トランジスタＴ３のゲート端子にはその反転信号ＤＢ（ハイレベル：ＶＤＤ）が入力されるため、トランジスタＴ３がオン状態となる。これにより、トランジスタＴ３のドレイン端子とソース端子とが導通し、ノードｎ１の電位がＶＳＳまで低下する。これにより、トランジスタＴ１には、ＶＳＳが入力されるためオフ状態になる。
このように、回路３０の構成によれば、電源ＶＳＳを用いる必要がないため、ノイズの影響がなくなるとともに、トランジスタＴ３がオフ状態を維持すべき期間中にオン状態となることを防ぐことができる。これにより、貫通電流を防止することができるとともに、出力信号の電位レベルを入力信号の電位レベルのまま出力させることができる。
また、本実施の形態では、電源を必要としないため、回路構成を簡略化することができ、レイアウト設計の自由度を向上させることができるという効果も得られる。
〔実施の形態４〕
本実施の形態における回路４０の構成について、以下に説明する。なお、説明の便宜上、上記実施の形態１〜３において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施の形態１〜３において定義した用語については、特に断わらない限り本実施の形態においてもその定義に則って用いるものとする。
実施の形態２及び３に示す回路の構成では、制御信号Ｄがハイレベル（ＶＤＤ）のとき、ブートストラップ効果により、ノードｎ１の電位と、トランジスタＴ３のゲート端子に入力される反転信号ＤＢの電位（ＶＳＳ）との差が大きくなり、トランジスタＴ３のゲート−ドレイン間の耐圧を超えた場合には、トランジスタＴ３が破壊されるという問題が生じる。
そこで、本実施の形態の回路４０では、図７に示す回路３０において、ノードｎ１とトランジスタＴ３との間にトランジスタＴ４（第４のトランジスタ）を設けている。図８は、回路４０の構成を示す回路図であり、図９は、回路４０における各種信号の波形を示すタイミングチャートである。
図８に示すように、回路４０では、トランジスタＴ４は、ドレイン端子（第１の端子）がトランジスタＴ２のソース端子及びトランジスタＴ１のゲート端子に接続され、ソース端子（第２の端子）がトランジスタＴ３のドレイン端子に接続され、ゲート端子（制御端子）にハイ電源のＶＤＤが入力される構成である。ここでのノードｎ１は、トランジスタＴ１とＴ２とＴ４との接続点を示し、ノードｎ２は、トランジスタＴ３とＴ４との接続点を示している。
図９を用いて、回路４０の動作について説明する。制御信号Ｄがハイレベル（ＶＤＤ）のとき、トランジスタＴ１、及びＴ２はオン状態になり、回路１０の動作と同様、ノードｎ１の電位がブートストラップ効果により突き上げられる。ここで、トランジスタＴ４のゲート端子にはＶＤＤが入力されているため、トランジスタＴ４はオン状態になる。これにより、トランジスタＴ４を通過して、トランジスタＴ３のドレイン端子に入力される信号の電位（ノードｎ２の電位）は、ノードｎ１の電位からトランジスタＴ４の閾値電圧Ｖｔｈだけ低い電位となる。
よって、トランジスタＴ３のゲート−ドレイン間の電位を下げることができるため、トランジスタＴ３が破壊される危険性を低減することができる。
なお、トランジスタＴ４を追加する構成は、他の実施の形態における構成にも適用することができる。例えば、図１０は、図３に示す回路２０にトランジスタＴ４を追加した回路４１の構成を示している。この構成においても、図９に示す回路４０のノードｎ２の電位変化と同様に、トランジスタＴ３のゲート−ドレイン間の電位を下げることができる。
〔実施の形態５〕
本実施の形態における回路５０の構成について、以下に説明する。なお、説明の便宜上、上記実施の形態１〜４において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施の形態１〜４において定義した用語については、特に断わらない限り本実施の形態においてもその定義に則って用いるものとする。
実施の形態１〜４に示す回路の構成では、制御信号Ｄがローレベル（ＶＳＳ）のときは、トランジスタＴ１はオフ状態となるため、出力端子ＯＵＴからは信号は出力されず不定状態となる（図２，４，６，９）。
そこで、本実施の形態の回路５０では、この不定状態のとき（不定期間）はＶＳＳを出力する構成としている。図１１は、制御信号Ｄがローレベル（ＶＳＳ）のときにＶＳＳを出力する回路５０の構成を示す回路図であり、図１２は、回路５０における各種信号の波形を示すタイミングチャートである。
図１１に示すように、回路５０は、図７に示す回路３０の構成に加えて、トランジスタＴ５（第５のトランジスタ）を備えており、トランジスタＴ５のソース端子（第２の端子）はトランジスタＴ１のソース端子に接続され、ドレイン端子（第１の端子）には制御信号Ｄが入力され、ゲート端子（制御端子）には制御信号の反転信号ＤＢが入力される構成である。この構成によれば、制御信号Ｄがローレベル（ＶＳＳ）のときは、トランジスタＴ５がオン状態となるため、ＶＳＳが出力端子ＯＵＴから出力される。これにより、図１２に示すように、上記不定期間をＶＳＳに固定することができる。
ここで、本実施の形態では、実施の形態３における回路３０に対してトランジスタＴ５を追加した構成として説明したが、実施の形態１，２及び４の回路１０，２０及び４０に対しても同様の構成を適用することができる。図１３は、実施の形態１の回路１０にトランジスタＴ５を追加した構成を示す回路図であり、図１４は、実施の形態２の回路２０にトランジスタＴ５を追加した構成を示す回路図であり、図１５は、実施の形態４の回路４０にトランジスタＴ５を追加した構成を示す回路図であり、図１６は、実施の形態４の回路４１にトランジスタＴ５を追加した構成を示す回路図である。それぞれの回路を符号５１，５２，５３、及び５４として表す。
なお、図１４及び図１６に示す回路５２及び回路５４では、トランジスタＴ３に電源ＶＳＳが入力される構成であるため、新たに追加したトランジスタＴ５においてもＶＳＳを入力する構成としてもよい。
これにより、それぞれの回路５１，５２，５３，及び５４における出力信号は、図１１に示す回路５０の出力信号ＯＵＴ（図１２）と同様に、上記不定期間においてＶＳＳが出力される。
以上の実施の形態１〜５に示した各回路は、特に液晶表示装置（表示装置）内において好適に使用することが可能である。図１７は、液晶表示装置の全体構成を示すブロック図である。
液晶表示装置１５１は、パネル１５２上に、画素領域１５３、ソースドライバ１５４、ゲート／ＣＳドライバ１５５、ＢＵＦＦ／レベルシフタ回路１５６、電源回路１５７、および、端子１５８…を備えている。ソースドライバ１５４は出力回路１５４ａを備えており、画素領域１５３の各ソースバスラインにデータ信号を出力する。ゲート／ＣＳドライバ１５５は出力回路１５５ａを備えており、画素領域１５３の各画素にソースドライバ１５４からのデータ信号を書き込むためにゲートバスラインに選択信号を出力し、また、画素領域１５３の各画素への書き込み電位を大きくするためにＣＳバスラインにＣＳ信号を出力する。出力回路１５４ａ及び１５５ａは、入力信号から等倍のデータ信号を生成する低出力インピーダンスの増幅回路であるバッファからなる。ＢＵＦＦ／レベルシフタ回路は、インバータなどの信号の減衰を補正する等倍の増幅回路及び信号の電源電圧レベルを変換するレベルシフタ回路などの、低出力インピーダンスの増幅回路であるバッファを備えており、これらバッファを通した信号をソースドライバ１５４およびゲートドライバ１５５に供給する。電源回路１５７はデータ信号の基準電圧や対向電圧、補助容量電圧などを生成する。端子１５８…は、パネル１５２上の上述した各回路に信号や電源を入力するための端子である。
上記実施の形態１〜５に示した各回路は、上記液晶表示装置１５１において、各部に適用することが可能であり、特に、ＣＳドライバ内のスイッチ、バッファ、レベルシフタ回路、ソースドライバ（データ信号線駆動回路）及びゲートドライバ（走査信号線駆動回路）内のシフトレジスタに好適に利用することができる。以下では、その一例として、ゲートドライバ内のシフトレジスタに適用した例（実施例１）と、バッファに適用した例（実施例２）について説明する。
〔実施例１〕
図１８は、本実施例におけるシフトレジスタ１の構成を示すブロック図である。図１８に示すシフトレジスタ１は、ｎ個（ｎは２以上の整数）の単位回路２を多段接続して構成され、走査方向（出力信号をシフトする方向）を切り替える機能を有している。この単位回路２は、クロック端子ＣＫ，ＣＫＢ、走査方向切替端子ＵＤ，ＵＤＢ、入力端子ＩＮｕ，ＩＮｄ、及び、出力端子ＯＵＴを有している。
シフトレジスタ１には、外部からスタートパルスＳＴと２相のクロック信号ＣＫ１及びＣＫ２とが供給される。スタートパルスＳＴは、１段目の単位回路２の入力端子ＩＮｕと、ｎ段目の単位回路２の入力端子ＩＮｄとに与えられる。クロック信号ＣＫ１は、奇数段目の単位回路２のクロック端子ＣＫと、偶数段目の単位回路２のクロック端子ＣＫＢとに与えられ、クロック信号ＣＫ２は、奇数段目の単位回路２のクロック端子ＣＫＢと、偶数段目の単位回路２のクロック端子ＣＫとに与えられる。単位回路２の出力信号ＯＵＴは、出力信号ＧＯＵＴ１〜ＧＯＵＴｎとして外部に出力されるとともに、後方の単位回路２の入力端子ＩＮｕと、前方の単位回路２の入力端子ＩＮｄとに与えられる。単位回路２の走査方向切替端子ＵＤ及びＵＤＢには、それぞれ、外部から供給された走査方向切替信号ＵＤ及びＵＤＢ（ＵＤの否定）が与えられる。
図１９は、シフトレジスタ１に含まれる単位回路２の回路図である。図１９に示すように、単位回路２は、同一導電型のトランジスタで構成され、７個のトランジスタＴ１１〜Ｔ１７と、３個の容量Ｃ１〜Ｃ３と、走査方向切替回路３とを含んでいる。走査方向切替回路３は、上記各実施の形態に示した回路により構成されている。
トランジスタＴ１１のドレイン端子には電源電圧ＶＤＤが与えられ、ゲート端子には入力信号として走査方向切替回路３の出力信号が与えられる。トランジスタＴ１１のソース端子は、トランジスタＴ１２のゲート端子とトランジスタＴ１４のドレイン端子とに接続される。以下、この接続点をノードｎ１１とする。トランジスタＴ１２のドレイン端子はクロック端子ＣＫに接続され、ソース端子は出力端子ＯＵＴとトランジスタＴ１３のドレイン端子とに接続される。トランジスタＴ１３及びＴ１４のソース端子は接地される。
トランジスタＴ１５のドレイン端子には電源電圧ＶＤＤが与えられ、トランジスタＴ１５のソース端子はトランジスタＴ１６のドレイン端子に接続される。トランジスタＴ１６のソース端子はトランジスタＴ１７のドレイン端子に接続され、トランジスタＴ１７のソース端子は接地される。トランジスタＴ１５〜Ｔ１７のゲート端子は、それぞれ、クロック端子ＣＫ，ＣＫＢ及び走査方向切替回路３の出力端子に接続される。トランジスタＴ１６とＴ１７との接続点は、トランジスタＴ１３及びＴ１４のゲート端子にも接続される。以下、この接続点をノードｎ１２とし、トランジスタＴ１５とＴ１６との接続点をノードｎ１３とする。
容量Ｃ１〜Ｃ３は、容量素子で構成される。容量Ｃ１はトランジスタＴ１２のゲート端子とソース端子との間に設けられ、容量Ｃ２はノードｎ１３と接地の間に設けられ、容量Ｃ３はノードｎ１２と接地との間に設けられる。容量Ｃ１はブートストラップ容量として機能し、容量Ｃ２及びＣ３はチャージポンプ容量として機能する。
この単位回路２では、トランジスタＴ１５〜Ｔ１７と容量Ｃ２及びＣ３とがリセット信号生成回路４を形成し、トランジスタＴ１１〜Ｔ１４は、それぞれ、プリチャージ回路、出力制御トランジスタ、出力リセット回路、及びディスチャージ回路として機能する。トランジスタＴ１２は、ゲート端子の電位に応じて、クロック信号ＣＫを出力端子ＯＵＴから出力するか否かを切り替える。トランジスタＴ１１は、入力信号（走査方向切替回路３の出力信号）がハイレベルである間、ノードｎ１１（トランジスタＴ１２のゲート端子）にハイ電圧を与える。リセット信号生成回路４は、通常時はハイレベルであるリセット信号であって、トランジスタＴ１７のゲート端子への入力信号（走査方向切替回路３の出力信号）がハイレベルになるとローレベルに変化するリセット信号を生成する。トランジスタＴ１４は、リセット信号がハイレベルである間、ノードｎ１１にロー電圧（ＶＳＳ）を与える。トランジスタＴ１３は、リセット信号がハイレベルである間、出力端子ＯＵＴにロー電圧（ＶＳＳ）を与える。
走査方向切替回路３は、図２０に示すように、上記実施の形態１に示した回路１０を２個（第１の回路３ａ、第２の回路３ｂ）備えて構成されている。第１の回路３ａは、２個のトランジスタＴ１及びＴ２、入力端子ＩＮｕ、走査方向切替端子ＵＤ並びに出力端子ＯＵＴを有し、第２の回路３ｂは、２個のトランジスタＴ１′（第１１のトランジスタ）及びＴ２′（第１２のトランジスタ）、入力端子ＩＮｄ、走査方向切替端子ＵＤＢ並びに出力端子ＯＵＴを有している。第１の回路３ａのトランジスタＴ１のソース端子（第２の端子）と、第２の回路３ｂのトランジスタＴ１′のソース端子（第２の端子）とは、互い接続されるとともに、出力端子ＯＵＴに接続される。そして、トランジスタＴ２及びＴ２′ともに、ゲート端子（制御端子）とドレイン端子（第１の端子）とが互いに接続される、いわゆるダイオード接続の構成である。
上記の構成において、走査方向切替信号ＵＤがハイレベルで、走査方向切替信号ＵＤＢがローレベルのときには、トランジスタＴ１はオン状態、トランジスタＴ１′はオフ状態になり、トランジスタＴ１１及びＴ１７のゲート端子は入力端子ＩＮｕに接続される。これにより、単位回路２は、前方の単位回路２の出力信号を受け取り、シフトレジスタ１は順方向（図１８の下方向）に出力信号を順にシフトする。
一方、走査方向切替信号ＵＤがローレベルで、走査方向切替信号ＵＤＢがハイレベルのときには、トランジスタＴ１はオフ状態、トランジスタＴ１′はオン状態になり、トランジスタＴ１１及びＴ１７のゲート端子は入力端子ＩＮｄに接続される。これにより、単位回路２は、後方の単位回路２の出力信号を受け取り、シフトレジスタ１は逆方向（図１８の上方向）に出力信号を順にシフトする。なお、ｎが偶数の場合に逆方向に出力信号をシフトするためには、クロック信号ＣＫ１及びＣＫ２のハイレベル期間を逆にする必要がある。
このように、走査方向切替回路３は、走査方向切替信号ＵＤ及びＵＤＢに基づいて、入力端子ＩＮｕに入力される前方の単位回路２の出力信号、及び、入力端子ＩＮｄに入力される後方の単位回路２の出力信号のいずれか一方の信号を出力する。走査方向切替回路３からの出力信号は、トランジスタＴ１１及びＴ１７のゲート端子に入力される。
ここで、シフトレジスタ１は、図１８に示すように、単位回路２を多段に従属接続し、それぞれの単位回路２に走査方向切替信号ＵＤ及びＵＤＢを入力する構成である。そのため、これら走査方向切替信号ＵＤ及びＵＤＢには、配線抵抗によるノイズが混入し易い。また、走査方向切替信号ＵＤに基づいて、液晶表示装置内部で走査方向切替信号ＵＤＢを生成する、いわゆる反転信号生成回路を備える構成の場合には、図２１に示すように、貫通電流を抑えるために抵抗が用いられるため、駆動能力が小さくなる。そのため、走査方向切替信号ＵＤから生成されるＵＤＢには、よりノイズが混入し易くなる。
図２２は、図３４に示す従来の回路を用いて構成した走査方向切替回路の構成を示す回路図であり、図２３は、該走査方向切替回路における各種信号の波形を示すタイミングチャートである。図２２に示すように、トランジスタＴ１０２及びＴ１０２′のゲート端子には電源電圧ＶＤＤが与えられ、トランジスタＴ１０２のドレイン端子には走査方向切替信号ＵＤが入力され、トランジスタＴ１０２′のドレイン端子には走査方向切替信号ＵＤＢが入力される。図２３には、走査方向切替信号ＵＤＢにノイズが混入した状態が示されている。
この従来の構成では、上記〔発明の開示〕欄において説明したように、ブートストラップ動作中にノイズが混入すると、本来オフ状態であるべきトランジスタ（ここでは、トランジスタＴ１０２′）がオン状態になってしまい、引き上げられていたノード（ここでは、ノードＮ２）の電位が引き下げられ、出力電圧が低下してしまう（図２３のＯＵＴ）。
これに対して、本実施例の走査方向切替回路３では、図２０に示すように、トランジスタＴ２及びＴ２′ともに、ゲート端子とドレイン端子とが互いに接続されている。図２４は、走査方向切替回路３における各種信号の波形を示すタイミングチャートである。この構成により、ブートストラップ動作中に、走査方向切替信号ＵＤＢがノイズの影響を受けて、電位がローレベル側に引き下げられたとしても、トランジスタＴ２′のゲート端子及びドレイン端子における電位差が生じないため、従来のようにトランジスタＴ２′がオン状態になることはない。よって、走査方向切替信号ＵＤＢに混入するノイズの影響がノードｎ２に生じることはないため、適正なブートストラップ動作が行われ、出力端子ＯＵＴからはＶＤＤの電位レベルの入力信号がそのまま出力される。
なお、シフトレジスタ１に適用可能な走査方向切替回路３の構成は、上記構成に限定されず、上記各実施の形態に示した構成を適用することができる。例えば、図２５は、上記実施の形態２に示した回路２０により走査方向切替回路を構成した場合の回路図を示し、図２６は、上記実施の形態３に示した回路３０により走査方向切替回路を構成した場合の回路図を示している。
また、本実施例のシフトレジスタ１は、上述したリセット信号生成回路４を備え、後段の単位回路２の出力信号を用いることなく、自段の単位回路２内でリセット信号を生成する構成であるが、後段の単位回路２の出力信号を用いる構成であってもよい。この構成の場合には、図２７に示すように、リセット信号生成回路４の代わりに、走査方向切替回路３が設けられる。
〔実施例２〕
図２８は、本実施例におけるバッファ１１、及びその後段に配置される内部ブロック１２の構成を示す回路図である。図２８に示すように、バッファ１１の出力信号は、内部ブロック１２に多段に設けられる各トランジスタＴ７，Ｔ８及びＴ９のゲート端子に入力される。なお、バッファ１１と内部ブロック１２との接続点をノードｎ３とする。
本実施例のバッファ１１は、上記各実施の形態における回路を用いて構成されるとともに、内部ブロック１２における貫通電流の発生を防ぐために、さらに、電源電圧ＶＳＳ及びトランジスタＴ６を備えている。トランジスタＴ６は、ドレイン端子（第１の端子）が、トランジスタＴ１のソース端子に接続され、トランジスタＴ６のソース端子（第２の端子）にＶＳＳ（オフ電圧）が与えられ、トランジスタＴ６のゲート端子（制御端子）に反転信号ＩＮＢが入力される構成となっている。
上記の構成によれば、例えば、入力信号ＩＮがハイレベルで、その反転信号ＩＮＢがローレベルのときは、バッファ１１からは閾値落ちしないＶＤＤの信号が出力され、内部ブロック１２に入力される。
ここで、パネル外部から入力される信号ＩＮは、駆動能力が高いためＶＳＳの信号と比較してノイズが乗り難い。そのため、例えば、入力信号ＩＮがローレベルで、その反転信号ＩＮＢがハイレベルのときに、入力信号ＩＮがトランジスタＴ２からそのまま出力される構成の場合、図２９の（ａ）のタイミングチャートに示すように、ノードｎ３の電位はノイズの影響を受けずローレベルを維持する。そして、このローレベルの信号が内部ブロック１２を構成するトランジスタＴ７，Ｔ８及びＴ９のゲート端子に入力される。一方、トランジスタＴ７，Ｔ８及びＴ９のソース端子には、ノイズが乗り易いＶＳＳが入力される構成となっている。そのため、トランジスタＴ７，Ｔ８及びＴ９がオン状態になり、多段接続箇所（例えばトランジスタＴ７の場合にはＩｓｓ１）に貫通電流が流れてしまう。
この点、本実施例のバッファ１１では、図２８に示すように、トランジスタＴ７，Ｔ８及びＴ９のソース端子に入力される電源電圧と同一の電源電圧ＶＳＳが、バッファ１１の出力端子に供給される。これにより、図２９（ｂ）のタイミングチャートに示すように、ノードｎ３の電位もＶＳＳのノイズの影響を受けることになる。そのため、トランジスタＴ７，Ｔ８及びＴ９のゲート端子に入力される信号の電位と、ソース端子に供給される電源電圧とが等しくなるため、入力信号がローレベルのときに、トランジスタＴ７，Ｔ８及びＴ９がオン状態になることはない。よって、内部ブロック１２における貫通電流の発生を防ぐことができる。
ここで、トランジスタＴ６はＶＳＳが入力される構成であるため、反転信号ＩＮＢがローレベルのときにＶＳＳにノイズが乗ると、トランジスタＴ６がオン状態になり、ノードｎ３からＶＳＳに貫通電流が流れる可能性がある。
そこで、パネル内部で反転信号ＩＮＢを生成する図３０に示す反転信号生成回路を適用し、バッファ１１を片相入力の構成とすることが望ましい。これにより、トランジスタＴ６のゲート端子に、反転信号ＩＮＢのローレベル（Ｌ信号）として、パネル内部のＶＳＳが入力される。そのため、反転信号ＩＮＢにも、トランジスタＴ６のソース端子に入力されるＶＳＳと同様のノイズが乗るため、トランジスタＴ６は、オフ状態のときにノイズの影響によりオン状態になることがなく、貫通電流を防止することができる。
なお、上記反転信号生成回路を用いず、バッファ１１が、入力信号ＩＮ及び反転信号ＩＮＢの何れをも入力する両相入力の構成の場合でも、本実施例の構成によれば、内部ブロック１２のトランジスタＴ７，Ｔ８及びＴ９のすべてにおいて貫通電流を低減できる。そのため、たとえトランジスタＴ６で貫通電流が発生したとしても、全体としての貫通電流を低減することができる。よって、バッファ１１は、片相入力及び両相入力の何れの構成であっても、貫通電流を低減する効果を得ることができる。
最後に、上記各実施の形態における回路をｐチャネル型のトランジスタを用いて構成した場合の一例を示す。図３１の（ａ）〜図３１の（ｆ）は、それぞれ、回路２０，３０，５０，５２，５３及び５４の構成をｐチャネル型のトランジスタで構成した場合の回路図である。これらの構成においても、上述したノイズの影響を低減することができるという効果を奏する。
本発明に係る半導体装置は、以上のように、前記第２のトランジスタの制御端子と、前記第２のトランジスタの第１の端子とが互いに接続されている構成である。
また、本発明に係る表示装置は、上記半導体装置を備えている。
したがって、同一導電型のトランジスタからなり、ノイズの影響を低減することができる半導体装置、及びそれを備えた表示装置を提供することができるという効果を奏する。
発明の詳細な説明の項においてなされた具体的な実施形態または実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限定して狭義に解釈されるべきものではなく、本発明の精神と次に記載する請求の範囲内で、いろいろと変更して実施することができるものである。
本発明は、入力信号の電位レベルを低下させることなく出力することができる回路であるため、特に表示装置において好適に適用できる。

Claims (10)

  1. 同一導電型の複数のトランジスタにより構成される半導体装置であって、
    第１の端子に入力信号が入力され、第２の端子から出力信号が出力される第１のトランジスタと、
    第１の端子に制御信号が入力され、第２の端子が前記第１のトランジスタの制御端子に接続される第２のトランジスタと、
    第１の端子が、前記第１のトランジスタの制御端子と前記第２のトランジスタの第２の端子との接続点に接続され、制御端子に前記制御信号の反転信号が入力される第３のトランジスタとを備え、
    前記第２のトランジスタの制御端子と、前記第２のトランジスタの第１の端子と、前記第３のトランジスタの第２の端子とが互いに接続されていることを特徴とする半導体装置。
  2. 同一導電型の複数のトランジスタにより構成される半導体装置であって、
    第１の端子に入力信号が入力され、第２の端子から出力信号が出力される第１のトランジスタと、
    第１の端子に制御信号が入力され、第２の端子が前記第１のトランジスタの制御端子に接続される第２のトランジスタと、
    第１の端子が、前記第１のトランジスタの制御端子と前記第２のトランジスタの第２の端子との接続点に接続され、制御端子にオン電圧が与えられる第４のトランジスタと、
    第１の端子が、前記第４のトランジスタの第２の端子に接続され、制御端子に前記制御信号の反転信号が入力される第３のトランジスタとを備え、
    前記第２のトランジスタの制御端子と、前記第２のトランジスタの第１の端子と、前記第３のトランジスタの第２の端子とが互いに接続されていることを特徴とする半導体装置。
  3. 同一導電型の複数のトランジスタにより構成される半導体装置であって、
    第１の端子に入力信号が入力され、第２の端子から出力信号が出力される第１のトランジスタと、
    第１の端子に制御信号が入力され、第２の端子が前記第１のトランジスタの制御端子に接続される第２のトランジスタと、
    第１の端子が、前記第１のトランジスタの制御端子と前記第２のトランジスタの第２の端子との接続点に接続され、制御端子にオン電圧が与えられる第４のトランジスタと、
    第１の端子が、前記第４のトランジスタの第２の端子に接続され、第２の端子にオフ電圧が与えられ、制御端子に前記制御信号の反転信号が入力される第３のトランジスタとを備え、
    前記第２のトランジスタの制御端子と、前記第２のトランジスタの第１の端子とが互いに接続されていることを特徴とする半導体装置。
  4. 同一導電型の複数のトランジスタにより構成される半導体装置であって、
    第１の端子に入力信号が入力され、第２の端子から出力信号が出力される第１のトランジスタと、
    第１の端子に制御信号が入力され、第２の端子が前記第１のトランジスタの制御端子に接続される第２のトランジスタと、
    第１の端子に前記制御信号が入力され、制御端子に前記制御信号の反転信号が入力され、第２の端子が前記第１のトランジスタの第２の端子に接続される第５のトランジスタとを備え、
    前記第２のトランジスタの制御端子と、前記第２のトランジスタの第１の端子とが互いに接続されていることを特徴とする半導体装置。
  5. 同一導電型の複数のトランジスタにより構成される半導体装置であって、
    第１の端子に入力信号が入力され、第２の端子から出力信号が出力される第１のトランジスタと、
    第１の端子に制御信号が入力され、第２の端子が前記第１のトランジスタの制御端子に接続される第２のトランジスタと、
    第１の端子が、前記第１のトランジスタの制御端子と前記第２のトランジスタの第２の端子との接続点に接続され、第２の端子にオフ電圧が与えられ、制御端子に前記制御信号の反転信号が入力される第３のトランジスタと、
    第１の端子に前記制御信号が入力され、制御端子に前記制御信号の反転信号が入力され、第２の端子が前記第１のトランジスタの第２の端子に接続される第５のトランジスタとを備え、
    前記第２のトランジスタの制御端子と、前記第２のトランジスタの第１の端子とが互いに接続されていることを特徴とする半導体装置。
  6. 第１の端子に前記制御信号が入力され、制御端子に前記制御信号の反転信号が入力され、第２の端子が前記第１のトランジスタの第２の端子に接続される第５のトランジスタをさらに備えていることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
  7. 第１の端子にオフ電圧が与えられ、制御端子に前記制御信号の反転信号が入力され、第２の端子が前記第１のトランジスタの第２の端子に接続される第５のトランジスタをさらに備えていることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
  8. 同一導電型の複数のトランジスタにより構成され、第１の入力信号が入力される第１の回路と、第２の入力信号が入力される第２の回路とを備え、それぞれの回路に入力される制御信号及びその反転信号に基づき、前記第１の入力信号及び第２の入力信号の何れか一方を出力信号として出力する半導体装置であって、
    前記第１の回路は、
    第１の端子に前記第１の入力信号が入力される第１のトランジスタと、
    第１の端子に前記制御信号が入力され、第２の端子が前記第１のトランジスタの制御端子に接続される第２のトランジスタと、
    第１の端子が、前記第１のトランジスタの制御端子と前記第２のトランジスタの第２の端子との接続点に接続され、制御端子に前記制御信号の反転信号が入力される第３のトランジスタとを備え、
    前記第２のトランジスタの制御端子と、前記第２のトランジスタの第１の端子と、前記第３のトランジスタの第２の端子とが互いに接続され、
    前記第２の回路は、
    第１の端子に前記第２の入力信号が入力される第１１のトランジスタと、
    第１の端子に前記反転信号が入力され、第２の端子が前記第１１のトランジスタの制御端子に接続される第１２のトランジスタと、
    第１の端子が、前記第１１のトランジスタの制御端子と前記第１２のトランジスタの第２の端子との接続点に接続され、制御端子に前記制御信号が入力される第１３のトランジスタとを備え、
    前記第１２のトランジスタの制御端子と、前記第１２のトランジスタの第１の端子と、前記第１３のトランジスタの第２の端子とが互いに接続され、
    前記第１のトランジスタの第２の端子と、前記第１１のトランジスタの第２の端子との接続点から、前記出力信号が出力されることを特徴とする半導体装置。
  9. 同一導電型の複数のトランジスタにより構成される半導体装置であって、
    第１の端子に入力信号が入力され、第２の端子から出力信号が出力される第１のトランジスタと、
    第１の端子に前記入力信号が入力され、第２の端子が前記第１のトランジスタの制御端子に接続される第２のトランジスタと、
    第１の端子が、前記第１のトランジスタの制御端子と前記第２のトランジスタの第２の端子との接続点に接続され、第２の端子に前記入力信号が入力され、制御端子に前記入力信号の反転信号が入力される第３のトランジスタと、
    第１の端子が、前記第１のトランジスタの第２の端子に接続され、第２の端子にオフ電圧が与えられ、制御端子に前記入力信号の反転信号が入力される第６のトランジスタとを備え、
    前記第２のトランジスタの制御端子と、前記第２のトランジスタの第１の端子とが互いに接続されていることを特徴とする半導体装置。
  10. 請求項１〜９の何れか１項に記載の半導体装置を備えていることを特徴とする表示装置。
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