KR101780346B1 - 고속 게이트 구동 회로 - Google Patents

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KR101780346B1
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bootstrap
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김용상
김진호
오종수
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성균관대학교산학협력단
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Abstract

본 실시예에 의한 게이트 구동 회로는: 제1 입력 노드 및 출력 노드를 가지고, 일 단에 클록 신호가 제공되어, 출력 노드로 게이트 구동 신호를 제공하는 출력부와, 제1 입력 노드를 구동 전압으로 프리 차지하는 프리 차지부와, 및 프리 차지된 제1 입력 노드를 제1 부트스트랩하는 부트스트랩부를 포함하며, 출력부는 제1 부트스트랩된 제1 입력 노드를 일 단을 통하여 제공된 클록 신호로 제2 부트스트랩하여 게이트 구동 신호를 출력 노드로 제공한다.

Description

고속 게이트 구동 회로{High Speed Gate Driver}
본 발명은 고속 게이트 구동 회로에 관한 것이다.
유기물 박막 트랜지스터(Organic thin film transistors)는 비정질 실리콘 박막 트랜지스터와 비슷한 전자 이동도를 가지고 있으며, 비용이 저렴하며, 플렉서블 특성을 가지고 있어 플렉시블 및 웨어러블 디스플레이 분야에 응용에 주목받고 있다. 종래에는 비정질 실리콘 박막 트랜지스터를 이용한 게이트 드라이버가 주로 AMLCD Panel TFT 기판에 내장되어 제품이 양산되고 있으며, 비정질 실리콘 박막 트랜지스터의 열화로 인한 문턱전압의 이동에도 동작할 수 있도록 회로가 설계되어 있다.
유기물 박막 트랜지스터에서 캐리어 이동도(carrier mobility)가 비정질 실리콘 박막 트랜지스터와 비슷한 수준이므로 드라이버 회로로 구현하기에 다소 낮은 전기적 특성을 가지며, 유기물 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터 대비하여 정밀한 소스 전극 및 드레인 전극 패터닝 과정이 요청되며, 현재는 소스 전극 및 드레인 전극의 기생 캐패시터 값이 크다. 또한, 이로부터 RC 지연에 의한 출력 파형의 하강 시간(falling time)이 증가되어 구동 속도가 저하되는 문제점이 발생하며, 구동 전류가 증가하면서 소비 전력이 증가하는 문제점도 발생한다.
본 실시예에 의한 게이트 드라이버는 상기한 종래 기술에 의한 게이트 드라이버의 난점을 해결하기 위한 것으로, 전류 구동 특성이 향상되어 디스플레이 패널을 고속으로 구동할 수 있는 게이트 드라이버와 이를 포함한 디스플레이 장치를 제공하는 것이 본 실시예의 주된 목적 중 하나이다.
본 실시예에 의한 게이트 구동 회로는: 제1 입력 노드 및 출력 노드를 가지고, 일 단에 클록 신호가 제공되어, 출력 노드로 게이트 구동 신호를 제공하는 출력부와, 제1 입력 노드를 구동 전압으로 프리 차지하는 프리 차지부와, 및 프리 차지된 제1 입력 노드를 제1 부트스트랩하는 부트스트랩부를 포함하며, 출력부는 제1 부트스트랩된 제1 입력 노드를 일 단을 통하여 제공된 클록 신호로 제2 부트스트랩하여 게이트 구동 신호를 출력 노드로 제공한다.
본 실시예에 의한 디스플레이 장치는: 패널과, 픽셀들에 계조 신호를 제공하는 스캔 드라이버와, 픽셀을 턴 온하는 게이트 구동 신호를 제공하는 게이트 드라이버를 포함하며, 게이트 구동 회로는: 제1 입력 노드 및 출력 노드를 가지고, 일 단에 클록 신호가 제공되어, 출력 노드로 게이트 구동 신호를 제공하는 출력부와, 제1 입력 노드를 구동 전압으로 프리 차지하는 프리 차지부 및 프리 차지된 제1 입력 노드를 제1 부트스트랩하는 부트스트랩부를 포함하며, 출력부는 제1 부트스트랩된 제1 입력 노드를 일 단을 통하여 제공된 클록 신호로 제2 부트스트랩하여 게이트 구동 신호를 출력 노드로 제공한다.
본 실시예에 의한 게이트 드라이버는 프리차지와 두 번의 부트스트랩 과정을 이용하여 출력 트랜지스터를 구동하므로, 전류 구동 특성이 향상되어 디스플레이 패널을 고속으로 구동할 수 있다는 장점이 제공된다.
도 1은 본 실시예에 의한 디스플레이 장치의 개요를 도시한 도면이다.
도 2는 본 실시예에 의한 게이트 드라이버의 어느 한 채널을 개요적으로 도시한 회로도이다.
도 3은 본 실시예에 의한 게이트 드라이버의 타이밍 다이어그램(timing diagram)이다.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 개시의 실시예들을 설명하기 위하여 사용되는 " 및/또는"이라는 표현은 각각 과 모두를 지칭하는 것으로 사용된다. 일 예로, "A 및/또는 B "라는 기재는 "A, B 그리고 A와 B 모두"를 지칭하는 것으로 이해되어야 한다.
본 개시의 실시예들을 설명하기 위하여 참조되는 도면은 설명의 편의 및 이해의 용이를 위하여 의도적으로 크기, 높이, 두께 등이 과장되어 표현되어 있으며, 비율에 따라 확대 또는 축소된 것이 아니다. 또한, 도면에 도시된 어느 구성요소는 의도적으로 축소되어 표현하고, 다른 구성요소는 의도적으로 확대되어 표현될 수 있다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 실시예에 의한 게이트 드라이버 및 이를 포함하는 디스플레이 장치를 설명한다. 다만, 용이한 설명 및 이해를 위하여 본 실시예에 의한 게이트 드라이버의 구성 및 동작을 P 타입 트랜지스터를 기준으로 설명한다. 이는 용이한 설명을 위한 것이며, 통상의 기술자는 본 개시로부터 용이하게 N 타입 트랜지스터를 이용한 게이트 드라이버에 이를 수 있을 것이다.
도 1은 본 실시예에 의한 디스플레이 장치의 개요를 도시한 도면이다. 도 1을 참조하면, 본 실시예에 의한 디스플레이 시스템은 디스플레이 패널(display panel), 게이트 드라이버(gate driver), 소스 드라이버(source driver)를 포함하며, 디스플레이 시스템의 해상도 및 특성에 따라, 외부로부터 인가되는 화면 소스의 특성을 변화시키거나 구동 시점을 조절하는 타이밍 콘트롤러(timing controller)를 포함한다. 디스플레이 패널의 특성에 따라 타이밍 콘트롤러(timing controller)와 소스 드라이버(source driver)는 별개의 칩으로 형성될 수 있으며, 예시된 도면과 같이 타이밍 제어부(timing controller)와 소스 드라이버(source driver)는 원 칩(one chip)으로 구현될 수 있다.
디스플레이 패널은 복수의 픽셀들(Pixel)을 포함하며, 각각의 픽셀은 게이트 드라이버(gate driver)와 게이트 라인(gl)을 통하여 연결되고, 소스 라인(sl)을 통하여 소스 드라이버(source driver)와 전기적으로 연결된다. 소스 라인은 각각의 픽셀이 표시하여야 하는 계조 신호를 픽셀들에 전달된다. 소스 라인(sl) 및 게이트 라인(gl)은 도전성 선로로 구성된다.
도 2는 본 실시예에 의한 게이트 드라이버의 어느 한 채널을 개요적으로 도시한 회로도이다. 도 2를 참조하면, 본 실시예에 의한 게이트 구동 회로는 제1 입력 노드(Q) 및 출력 노드(o)를 가지고, 일 단에 클록 신호(CLK)가 제공되며, 출력 노드(o)로 게이트 구동 신호(Vout, 도 3 참조)를 제공하는 출력부(100)와, 제1 입력 노드(Q)를 구동 전압(VSS)으로 프리 차지하는 프리 차지부 및 프리 차지된 제1 입력 노드(Q)를 프리 부트스트랩(pre-bootstrap)하는 프리 부트스트랩부(pre-bootstrap unit, 200)를 포함하며, 출력부(100)는 프리 부트스트랩된 제1 입력 노드(Q)를 클록 신호(CLK)로 부트스트랩하여 게이트 구동 신호(Vout)를 출력 노드로 제공한다.
출력부(100)는 클록 신호(CLK)가 일단으로 제공되고, 타단에 출력 노드(o)가 연결되며, 제어단이 제1 입력 노드(Q)에 연결된 제1 출력 트랜지스터(T12)과 기준 전위(VSS)가 일단으로 제공되고, 타단에 출력 노드(o)가 연결되며, 제어단이 상기 제2 입력 노드(QB)에 연결된 제2 출력 트랜지스터(T13)를 포함한다.
프리 차지부는 일단에 공급 전압(VSS)이 제공되고, 제1 입력 노드(Q)가 타단에 연결되어 제어 전극으로 제공되는 프리 차지 신호(PRC)에 의하여 제1 입력 노드(Q)를 공급 전압으로 프리 차지하는 프리 차지 트랜지스터(T1)을 포함한다.
프리 부트스트랩 부(bootstrap unit, 200)은 제1 입력 노드(Q)와 전기적으로 연결되어 제1 입력 노드(Q)를 프리 부트스트랩하는 부트스트랩 커패시터(CB)와, 부트스트랩 신호(BTS)에 의하여 턴 온되어, 부트스트랩 커패시터(CB)에 구동 전압(VSS)을 제공하는 부트스트랩 트랜지스터(T8) 및 부트스트랩 페이즈(P4)에서 상기 부트스트랩 커패시터(CB)가 바이패스되도록 하는 바이패스 트랜지스터(T10)를 포함한다. 상보적 구동부(300)는 T3, T4, T5, T6, T7 및 T8을 포함하며, 제1 입력 노드(Q)와 제2 입력 노드(QB)의 논리 상태가 상보적이 되도록 제1 입력 노드(Q)와 제2 입력 노드(QB)를 구동한다.
본 실시예에 의한 게이트 드라이버는 유기물 박막 트랜지스터(Organic Thin Film Transitor)로 구현될 수 있다. 따라서, 굽힐수 있는 유연성(fliexibility)과 신장될 수 있는 신장성(flexibility)를 가진다.
도 3은 본 실시예에 의한 게이트 드라이버의 타이밍 다이어그램(timing diagram)이다. 상술한 구성을 가지는 게이트 드라이버의 동작을 도 2와 도 3을 참조하여 살펴본다. 도 2 및 도 3을 참조하면, 디스플레이 패널(도 1, display panel 참조)은 복수의 게이트 드라이버들이 순차적으로 구동되며, 구동되지 않는 게이트 드라이버들은 준비 페이즈(P1)에 있다. 준비 페이즈(P1)에서, 상보적 구동부(300)에 의하여 제1 입력 노드(Q)는 논리 하이 상태로, 제2 입력 노드(QB)는 제1 입력 노드(Q)와 상보적인 논리 로우 상태로 구동된다.
일 실시예로, 다이오드 결선된 트랜지스터 T4를 통하여 구동 전압(VSS)이 T5 트랜지스터의 게이트 전극에 제공되어 T5 트랜지스터가 턴 온 됨에 따라 제2 입력 노드(QB)는 논리 로우 상태로 구동되며, 제2 입력 노드(QB)에 게이트 전극이 연결된 T3 트랜지스터와 제2 출력 트랜지스터(T13)가 턴 온 된다. 턴 온 된 T3 트랜지스터에 의하여 제1 입력 노드(Q)에는 기준 전압(VDD)가 제공된다.
T3 트랜지스터와 제2 출력 트랜지스터(T13)는 턴 온 되어 각각 클록 신호에 동기되어 형성되는 제1 입력 노드(Q) 에서의 노이즈와 출력 노드(o)에서의 노이즈를 기준 전위(VDD)로 흘린다. 따라서 제1 입력 노드(Q) 및 출력 노드(o)에서의 노이즈를 감소시켜 게이트 라인에 전기적으로 연결된 픽셀들 및 출력부의 구동 특성을 향상시킬 수 있다.
프리차지 페이즈(P2)에서, 프리 차지부는 프리차지 신호(PRC)를 제공받고 제1 입력 노드(Q)를 공급 전압(VSS)로 프리차지한다. 일 실시예로, 프리차지부 신호가 프리차지부에 포함된 T1 트랜지스터에 제공되어 턴 온되면, 제1 입력 노드(Q)가 구동 전압(VSS)의 전위로 프리 차지되며, 상보적 구동부(300)에 의하여 제2 입력 노드(QB)가 제1 입력 노드(Q)와 상보적인 논리 상태로 구동된다.
일 실시예로, 제1 입력 노드(Q)가 구동 전압(VSS) 전위로 프리 차지됨에 따라 제1 입력 노드(Q)와 게이트 전극이 연결된 T6 트랜지스터가 턴 온 되어 다이오드 결선된 T4와 함께 구동 전압(VSS)에서 기준 전압(VDD)까지 도전 경로를 형성한다. 다이오드 결선된 T4 트랜지스터의 턴 온 저항(on resistance)에 비하여 T6 트랜지스터의 턴 온 저항값을 작게 형성하면, T5 트랜지스터 게이트 전극의 전위를 기준 전압(VDD)에 인접하게 형성할 수 있다. 일 예로, T6 트랜지스터 턴 온 저항값을 T4 트랜지스터의 턴 온 저항값의 10%가 되도록 형성한다.
기준 전압(VDD)에 인접한 전압이 게이트 전극에 제공된 T5 트랜지스터는 턴 오프된다. 제1 입력 노드(Q)에 게이트 전극이 연결된 T9 트랜지스터는 프리차지된 전압에 의하여 턴 온 되고, 게이트 전극에 프리차지 신호(PRC)가 제공된 T7 트랜지스터도 턴 온 된다. T7 트랜지스터와 T9트랜지스터가 턴 온됨에 따라 제2 입력 노드(QB)에는 기준 전압(VDD)이 제공된다.
프리 부트 스트랩부(200)는 프리차지 신호(PRC)를 제공받아 부트스트랩 커패시터(CB)를 충전한다. 일 실시예로, T11 트랜지스터는 프리차지 신호(PRC)를 공받아 턴 온되어 부트스트랩 커패시터(CB)의 일 전극에 기준 전압(VDD)을 제공한다. 따라서, 부트스트랩 커패시터(CB)는 일 전극에 기준 전압(VDD)이 제공되고, 타 전극에는 구동 전압(VSS)이 제공되어 충전된다.
프리 부트스트랩 페이즈(P3)에서, 프리 부트 스트랩부(200)는 부트스트랩 신호(BTS)를 제공받고 부트스트랩하여 프리 차지된 제1 입력 노드(Q)의 전압에 구동 전압(VSS)을 더한다. 일 실시예로, 부트스트랩 신호(BTS)에 의하여 T8 트랜지스터가 턴 온 되고 부트스트랩 커패시터(CB)의 일단에 구동 전압(VSS)이 제공된다. 따라서, 부트스트랩 커패시터(CB)의 타단에 연결된 제1 입력 노드(Q)의 전압은 부트스트랩 커패시터(CB)에 충전된 전압이 부트스트랩되어 더해진다.
프리 차지 페이즈(P2)와 프리 부트스트랩 페이즈(P3)에서 제1 출력 트랜지스터(T12)의 소스 전극에는 하이 상태의 클록 신호(CLK)가 제공되고, 게이트 전극은 프리 차지 전압, 프리 부트스트랩되어 형성된 전압이 제공되므로 제1 출력 트랜지스터(T12)는 턴 온 된다. 따라서, 소스 전극에 제공된 클록 신호(CLK)를 출력 노드(o)로 제공한다.
제1 출력 트랜지스터(T12)의 소스 전극에는 하이 상태의 클록 신호(CLK)가 제공되고, 게이트 전극에는 프리 부트스트랩되어 형성된 로우 상태의 전압이 제공된다. 따라서, 제1 출력 트랜지스터(T12)의 게이트 전극과 소스 전극 사이에 형성된 기생 커패시터는 클록 신호의 하이 상태 전압과 제1 입력 노드(Q)가 프리 부트스트랩되어 형성된 전압차에 상응하는 전압으로 충전된다.
부트 스트랩 페이즈(P4)에서, 로우 상태의 클록 신호(CLK)가 제1 출력 트랜지스터(T12)의 소스 전극에 제공되며, 제1 출력 트랜지스터(T12)의 게이트-소스 전극 사이의 기생 커패시턴스에 의하여 제1 입력 노드(Q)의 전압이 부트스트랩된다. 부트스트랩 커패시터(CB)는 프리 부트스트랩 페이즈(P3)에서 형성된 전압이 충전되어 있으므로, 부트 스트랩 페이즈(P4)에서 제1 출력 트랜지스터(T12)에 소스 전극에 로우 상태의 클록 신호(CLK)가 제공됨에 따라 제1 입력 노드(Q)의 전압은 프리 부트스트랩 페이즈(P3)에서 형성된 전압에 클록 신호(CLK)의 로우 전압에 상응하는 전압이 더해진 전압으로 형성된다.
제1 출력 트랜지스터(T12)의 게이트 전극에 부트 스트랩 페이즈(P4)에서 형성된 전압이 제공됨에 따라 제1 출력 트랜지스터(T12)는 게이트 구동 신호를 출력한다.
로우 상태의 클록 신호가 제공됨에 따라 T10 트랜지스터가 턴 온 된다. 부트스트랩 커패시터(CB)의 커패시턴스가 크면 프리 부트스트랩 페이즈(P3)에서 프리 부트스트랩 특성이 향상되나, 부트 스트랩 페이즈(P4)에서의 부트스트랩 특성이 열화된다. 부트 스트랩 페이즈(P4)에서의 부트스트랩 전압은 제1 입력 노드(Q)와 전기적으로 연결된 모든 커패시턴스에 대한 제1 출력 트랜지스터(T12)의 게이트-소스 커패시턴스의 비에 비례하기 때문이다. 따라서, 부트 스트랩 페이즈(P4)에서는 부트스트랩 커패시터(CB)를 바이패스하도록 T10 트랜지스터를 턴 온시킴으로써 부트스트랩 특성을 향상시킬 수 있다.
리셋 페이즈(P5)에서, 리셋 신호(RST)가 제공되어 제1 입력 노드(Q)는 기준 전압(VDD)으로 구동되고, 제2 입력 노드(QB)는 구동 전압(VSS)으로 구동된다.
일 실시예로, 리셋 트랜지스터(T2)는 게이트 전극에 리셋 신호(RST)가 제공되어 턴 온된다. 리셋 트랜지스터(T2)가 턴 온됨에 따라 제1 입력 노드(Q)는 기준 전압(VDD)이 제공되고, T9 트랜지스터와 T6 트랜지스터는 턴 오프된다. 다이오드 결선된 T4 트랜지스터와 연결된 T5 트랜지스터를 통하여 제2 입력 노드(QB)에는 구동 전압(VSS)이 제공되며, T3 트랜지스터가 턴 온 된다. 리셋 트랜지스터(T2)와 트랜지스터 T3가 턴 온됨에 따라 제1 입력 노드(Q)에 충전된 전하들은 기준 전위(VDD)로 방전되고 제1 입력 노드(Q)에는 기준 전위(VDD)가 제공된다.
본 실시예에 의한 게이트 드라이버 회로는, 프리 차지와 두 번의 부트스트랩 과정을 수행하여 형성된 게이트 전압으로 출력 트랜지스터를 제어한다. 게이트 전압은 출력 트랜지스터를 구동하기 위하여 필요한 문턱 전압(threshold voltage)과, 출력 트랜지스터의 전류 특성을 향상시킬 수 있는 과구동 전압(overdrive voltage)이 더해진 전압이다. 본 실시예에서, 문턱 전압에 과구동 전압이 더해진 전압으로 출력 트랜지스터를 제어하는 바, 전류 구동 특성이 향상되어 디스플레이 패널을 고속 동작시킬 수 있으며, 유기물 박막 트랜지스터에서 캐리어 이동도 저하에 따른 전류 구동 특성이 저하되는 것을 방지할 수 있다는 장점이 제공된다.
본 발명에 대한 이해를 돕기 위하여 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 실시를 위한 실시예로, 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
gl: 게이트 라인 sl: 소스 라인(sl)
CLK: 클록 신호 RST: 리셋 신호
Q: 제1 입력 노드 QB: 제2 입력 노드
100: 출력부 200: 프리 부트스트랩부
300: 상보적 구동부

Claims (18)

  1. 디스플레이 패널에 게이트 구동 신호를 제공하는 게이트 구동 회로에 있어서, 상기 게이트 구동 회로는:
    프리 차지 신호에 의해 턴 온 되고, 일단이 구동 전압에 연결되고, 타단이 제 1 입력 노드에 연결되어 상기 제1 입력 노드를 상기 구동 전압의 전위로 프리 차지하는 프리 차지 트랜지스터를 포함하는 프리 차지부;
    상기 프리 차지된 상기 제1 입력 노드를 제1 부트스트랩하는 부트스트랩부;
    상기 제 1 입력 노드 및 제 2 입력 노드에 의해 제어되고, 상기 제 1 부트스트랩된 상기 제 1 입력 노드를 클록 신호에 따라 제 2 부트스트랩 하여 상기 게이트 구동 신호를 출력 노드로 출력하는 출력부; 및
    상기 제1 입력 노드의 논리 상태와 상기 제2 입력 노드의 논리 상태를 상보적으로 구동하는 상보적 구동부(complementary driving unit); 를 포함하고,
    상기 부트스트랩부는, 부트스트랩 트랜지스터, 바이패스 트랜지스터 및 부트스트랩 커패시터 포함하고,
    상기 부트스트랩 트랜지스터는, 부트스트랩 신호에 의해 턴 온 되고, 일단이 상기 부트스트랩의 커패시터의 일단과 연결되고, 타단이 상기 구동 전압과 연결되어 상기 부트스트랩 커패시터에 상기 구동 전압을 제공하고,
    상기 부트스트랩 커패시터는, 일단이 상기 부트스트랩 트랜지스터의 드레인 전극과 연결되고, 타단이 상기 제 1 입력 노드와 연결되어 상기 제 1 입력 노드를 상기 제 1 부트스트랩하고, 및
    상기 바이패스 트랜지스터는, 상기 클록 신호에 의해 턴 온 되고, 일단이 상기 부트스트랩 커패시터의 일단과 연결되고, 타단이 상기 부트스트랩 커패시터의 타단과 연결되어, 상기 제 2 부트스트랩의 페이즈에서 상기 부트스트랩 커패시터가 바이패스되도록 하고,
    상기 상보적 구동부는, 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고,
    상기 제 1 트랜지스터는 다이오드 결선된 트랜지스터로써, 상기 구동 전압에 의해 턴 온되고, 일단이 상기 구동 전압에 연결되고, 타단이 상기 제 2 트랜지스터의 일단에 연결되고,
    상기 제 2 트랜지스터는, 게이트 전극이 상기 제 1 입력 노드에 연결되고, 일단이 상기 제 1 트랜지스터의 타단에 연결되고, 타단이 기준 전위에 연결되고,
    상기 제 2 트랜지스터의 턴 온 저항(on resistance)이 상기 제 1 트랜지스터의 턴 온 저항보다 작은 것을 특징으로 하는, 게이트 구동 회로.
  2. 제1항에 있어서,
    상기 게이트 구동 회로는 P 타입 유기물 TFT(P type Organic Thin Film Transistor)로 형성된 게이트 구동 회로.
  3. 제1항에 있어서, 상기 게이트 구동 회로는,
    리셋 신호에 의해 턴 온되고, 일단이 상기 제 1 입력 노드에 연결되고, 타단이 상기 기준 전위에 연결되어, 상기 제1 입력 노드에 충전된 전하를 방전하여 상기 게이트 구동 회로를 리셋하는 리셋 트랜지스터를 더 포함하는, 게이트 구동 회로.
  4. 삭제
  5. 제1항에 있어서, 상기 출력부는,
    상기 제 1 입력 노드에 의해 제어되고, 일단에 상기 클록 신호가 제공되고, 타단이 상기 출력 노드에 연결되는 제 1 출력 트랜지스터, 및
    상기 제 2 입력 노드에 의해 제어되고, 일단이 상기 출력 노드에 연결되고, 타단이 상기 기준 전위에 연결되는 제 2 출력 트랜지스터를 포함하고,
    상기 제 2 부트 스트랩의 페이즈에서, 상기 클록 신호가 상기 제 1 출력 트랜지스터의 일단에 제공되고, 상기 제 1 출력 트랜지스터의 게이트-소스 전극 사이의 기생 커패시턴스에 의해 상기 제 1 입력 노드의 전압이 부트스트랩되는, 게이트 구동 회로.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제1항에 있어서, 상기 게이트 구동 회로는,
    유기물 박막 트랜지스터로 구현되는, 게이트 구동 회로.
  10. 컨텐츠를 표시하는 디스플레이 장치로, 상기 디스플레이 장치는:
    복수의 픽셀들을 포함하는 디스플레이 패널;
    상기 픽셀들에 계조 신호를 제공하는 소스 드라이버;
    상기 픽셀들을 턴 온하는 게이트 구동 신호를 제공하는 게이트 드라이버를 포함하며,
    상기 게이트 드라이버는:
    프리 차지 신호에 의해 턴 온 되고, 일단이 구동 전압에 연결되고, 타단이 제 1 입력 노드에 연결되어 상기 제1 입력 노드를 상기 구동 전압의 전위로 프리 차지하는 프리 차지 트랜지스터를 포함하는 프리 차지부;
    상기 프리 차지된 상기 제1 입력 노드를 제1 부트스트랩하는 부트스트랩부;
    상기 제 1 입력 노드 및 제 2 입력 노드에 의해 제어되고, 상기 제 1 부트스트랩된 상기 제 1 입력 노드를 클록 신호에 따라 제 2 부트스트랩 하여 상기 게이트 구동 신호를 출력 노드로 출력하는 출력부; 및,
    상기 제1 입력 노드의 논리 상태와 상기 제2 입력 노드의 논리 상태를 상보적으로 구동하는 상보적 구동부(complementary driving unit); 를 포함하고,
    상기 부트스트랩부는, 부트스트랩 트랜지스터, 바이패스 트랜지스터 및 부트스트랩 커패시터를 포함하고,
    상기 부트스트랩 트랜지스터는, 부트스트랩 신호에 의해 턴 온 되고, 일단이 상기 부트스트랩의 커패시터의 일단과 연결되고, 타단이 상기 구동 전압과 연결되어 상기 부트스트랩 커패시터에 상기 구동 전압을 제공하고,
    상기 부트스트랩 커패시터는, 일단이 상기 부트스트랩 트랜지스터의 드레인 전극과 연결되고, 타단이 상기 제 1 입력 노드입력 노드어 상기 제 1 입력 노드를 상기 제 1 부트스트랩하고,
    상기 바이패스 트랜지스터는, 상기 클록 신호에 의해 턴 온 되고, 일단이 상기 부트스트랩 커패시터의 일단과 연결되고, 타단이 상기 부트스트랩 커패시터의 타단과 연결되어, 상기 제 2 부트스트랩의 페이즈에서 상기 부트스트랩 커패시터가 바이패스되도록 하고, 및
    상기 상보적 구동부는, 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고,
    상기 제 1 트랜지스터는 다이오드 결선된 트랜지스터로써, 상기 구동 전압에 의해 턴 온되고, 일단이 상기 구동 전압에 연결되고, 타단이 상기 제 2 트랜지스터의 일단에 연결되고,
    상기 제 2 트랜지스터는, 게이트 전극이 상기 제 1 입력 노드에 연결되고, 일단이 상기 제 1 트랜지스터의 타단에 연결되고, 타단이 기준 전위에 연결되고,
    상기 제 2 트랜지스터의 턴 온 저항(on resistance)이 상기 제 1 트랜지스터의 턴 온 저항보다 작은 것을 특징으로 하는, 디스플레이 장치.
  11. 제10항에 있어서, 상기 게이트 드라이버는,
    P 타입 유기물 TFT(P type Organic Thin Film Transistor)로 형성된, 디스플레이 장치.
  12. 제10항에 있어서, 상기 게이트 드라이버는,
    리셋 신호에 의해 턴 온되고, 일단이 상기 제 1 입력 노드에 연결되고, 타단이 상기 기준 전위에 연결되어, 상기 제1 입력 노드에 충전된 전하를 방전하여 상기 게이트 드라이버를 리셋하는 리셋 트랜지스터를 더 포함하는, 디스플레이 장치.
  13. 삭제
  14. 제10항에 있어서, 상기 출력부는,
    상기 제 1 입력 노드에 의해 제어되고, 일단이 상기 클록 신호에 연결되고, 타단이 상기 출력 노드에 연결된 제 1 출력 트랜지스터, 및
    상기 제 2 입력 노드에 의해 제어되고, 일단이 상기 출력 노드에 연결되고, 타단이 상기 기준 전위에 연결된 제 2 출력 트랜지스터를 포함하고,
    상기 제 2 부트 스트랩의 페이즈에서, 상기 클록 신호가 상기 제 1 출력 트랜지스터의 일단에 제공되고, 상기 제 1 출력 트랜지스터의 게이트-소스 전극 사이의 기생 커패시턴스에 의해 상기 제 1 입력 노드의 전압이 부트스트랩되는, 디스플레이 장치.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 제10항에 있어서, 상기 게이트 드라이버는,
    유기물 박막 트랜지스터로 구현되는, 디스플레이 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101967378B1 (ko) * 2018-01-15 2019-04-09 성균관대학교산학협력단 게이트 구동 회로 및 이를 포함하는 디스플레이 장치

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JP2008537626A (ja) * 2005-03-22 2008-09-18 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ シフトレジスタ回路
KR101183293B1 (ko) * 2006-04-24 2012-09-21 엘지디스플레이 주식회사 쉬프트 레지스터와 이를 이용한 액정표시장치

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