CN111028798A - Goa电路 - Google Patents

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Abstract

本发明提供一种GOA电路，包括级联的多个GOA电路，本发明GOA电路通过将输出单元T7和T9的漏级改为直流VDD，在Q1点与T7和T9之间增加可消除对Q1点影响的T11和T12，当CLK1和CLK2为高时T11和T12开启，Vg(n)和Vg(n+1)输出高电平，同时增加自举电容C3和C4，当CLK为高点平时，进一步上拉T7和T9栅极点位，保证VDD无损输出。并且消除其中一行下拉时对Q点的影响，同时增加自举电容，进一步保证T7和T9的无损输出。

Description

GOA电路
技术领域
本发明涉及显示技术领域，特别是一种GOA电路。
背景技术
阵列基板行驱动(Gate Driver On Array，简称GOA)技术是利用现有薄膜晶体管液晶显示器阵列(Array)制程将栅极(Gate)行扫描驱动信号电路制作在阵列基板上，实现对栅极逐行扫描的驱动方式的一项技术。
如图1以及图2所示，实现窄边框的Q1点共用GOA电路，其中第n行和n+1行栅极共用一个GOA单元的Q1点，当CLK1为高时第n行Vg(n)输出高电平，当CLK2为高时，第n+1行Vg(n+1)输出高电平，但当共用Q1点时，由于CLK1和CLK2高电平时间需要错开(如图2所示)，因此Q1点电压的保持时间需要成倍的增加，而Q1点一方面易受到T2/T6等阈值电压漂移造成漏电，另一方面当Vg(n)输出结束T8下拉时，Q1点会受到C1的耦合的影响(C1耦合形成一下拉电阻)，Q点电压进一步降低，当CLK2为高时，T9无法完全打开(因Q1点的电压也为高)，最终导致Vg(n+1)不能正常输出。
因此，急需提供一种新的GOA电路，可以达到Vg(n+1)正常输出。
发明内容
本发明的目的是，提供一种GOA电路，可以消除其中一行下拉时对Q1点的影响，同时增加自举电容，进一步保证T7和T9的无损输出。
本发明提供一种GOA电路，包括级联的多个GOA电路，其中第n级GOA电路单元包括：第一薄膜晶体管(T1)，其栅极连接第n-1级GOA电路单元的信号输出点Vg(n-1)，漏极连接第五薄膜晶体管(T5)的栅极，源极连接第二薄膜晶体管(T2)的漏极；第二薄膜晶体管(T2)，其栅极连接第n+2级GOA电路单元的信号输出点Vg(n-2)，源极连接恒压低电位(VGL)；第三薄膜晶体管(T3)，其栅极连接恒压高电位(VGH)，漏极连接恒压高电位(VGH)，源极连接第二节点(Qb)；第四薄膜晶体管(T4)，其栅极连接第一节点(Q1)，漏级连接第二节点(Qb)，源极连接恒压低电位(VGL)；第五薄膜晶体管(T5)，其漏极连接第二节点(Qb)，源极连接恒压低电位(VGL)；第六薄膜晶体管(T6)，其栅极连接第二节点(Qb)，漏级连接第一节点(Q1)，源极连接第八薄膜晶体管(T8)的源极；第七薄膜晶体管(T7)，其栅极连接第十一薄膜晶体管(T11)的漏级，漏级连接定电压源(VDD)，源极连接第八薄膜晶体管(T8)的漏级；第八薄膜晶体管(T8)，其栅极连接第二节点(Qb)；第十一薄膜晶体管(T11)，其栅极输入第一时钟信号(CLK1)，源极连接第一节点(Q1)；第一电容(C1)，一端连接第三电容(C3)，另一端连接第n级GOA电路单元的信号输出点Vg(n)；第三电容(C3)，一端连接第十一薄膜晶体管(T11)的栅极，另一端连接第一电容(C1)；第九薄膜晶体管(T9)，其栅极连接第十二薄膜晶体管(T12)的漏级，漏级连接定电压源(VDD)，源极连接第十薄膜晶体管(T10)的漏级；第十薄膜晶体管(T10)，其栅极连接第二节点(Qb)，源极连接恒压低电位(VGL)；第十二薄膜晶体管(T12)，其栅极输入第二时钟信号(CLK2)，源极连接第一节点(Q1)；第二电容(C2)，一端连接第四电容(C4)，另一端连接第n+1级GOA电路单元的信号输出点Vg(n+1)；第四电容(C4)，一端连接第二电容(C2)，另一端连接第十二薄膜晶体管(T12)的栅极。
进一步地，所述第一时钟信号(CLK1)和所述第二时钟信号(CLK2)为占空比为1的矩形波，所述第二时钟信号(CLK2)与所述第一时钟信号(CLK 1)之间无相位差。
进一步地，对于第1级GOA电路单元，正向扫描开始时，该第n-1级GOA电路单元的信号输出点Vg(n)输入高电平信号作为启动信号。
进一步地，对于第2级GOA电路单元，正向扫描开始时，该第n+2级GOA电路单元的信号输出点Vg(n+1)输入高电平信号作为启动信号。
进一步地，对于倒数第1级GOA电路单元，反向扫描开始时，该第n+2级GOA电路单元的信号输出点Vg(n+1)输入高电平信号作为启动信号。
进一步地，对于倒数第2级GOA电路单元，反向扫描开始时，该第n-1级GOA电路单元的信号输出点Vg(n)输入高电平信号作为启动信号。
进一步地，其为LTPS面板的GOA电路。
进一步地，其为OLED面板的GOA电路。
进一步地，所述薄膜晶体管皆为P型薄膜晶体管或N型薄膜晶体管。
进一步地，所述第n级GOA电路单元的信号输出点Vg(n)连接第n级GOA电路单元相对应的扫描线；所述第n+1级GOA电路单元的信号输出点Vg(n+1)连接第n+1级GOA电路单元相对应的扫描线。
本发明的有益效果是：本发明提供一种GOA电路，通过将输出单元T7和T9的漏级改为直流VDD，在Q1点与T7和T9之间增加可消除对Q1点影响的T11和T12，当CLK1和CLK2为高时T11和T12开启，Vg(n)和Vg(n+1)输出高电平，同时增加自举电容C3和C4，当CLK为高点平时，进一步上拉T7和T9栅极点位，保证VDD无损输出。并且消除其中一行下拉时对Q点的影响，同时增加自举电容，进一步保证T7和T9的无损输出。
附图说明
下面结合附图和实施例对本发明作进一步的描述。
图1为现有技术的GOA电路的电路图。
图2为现有技术的GOA电路的时序图。
图3为本发明提供的GOA电路的电路图。
图4为本发明提供的GOA电路的时序图。
具体实施方式
为了更好地理解本发明的内容，下面通过具体的实施例对本发明作进一步说明，但本发明的实施和保护范围不限于此。
以下实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「顶」、「底」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
本发明提供一种GOA电路，包括级联的多个GOA电路，所述GOA电路为LTPS面板的GOA电路。在其它实施例中，其为OLED面板的GOA电路。
如图3所示，第n级GOA电路单元包括：第一薄膜晶体管(T1)，其栅极连接第n-1级GOA电路单元的信号输出点Vg(n-1)，漏极连接第五薄膜晶体管(T5)的栅极，源极连接第二薄膜晶体管(T2)的漏极。
第二薄膜晶体管(T2)，其栅极连接第n+2级GOA电路单元的信号输出点Vg(n-2)，源极连接恒压低电位(VGL)。
第三薄膜晶体管(T3)，其栅极连接恒压高电位(VGH)，漏极连接恒压高电位(VGH)，源极连接第二节点(Qb)。
第四薄膜晶体管(T4)，其栅极连接第一节点(Q1)，漏级连接第二节点(Qb)，源极连接恒压低电位(VGL)。
第五薄膜晶体管(T5)，其漏极连接第二节点(Qb)，源极连接恒压低电位(VGL)。
第六薄膜晶体管(T6)，其栅极连接第二节点(Qb)，漏级连接第一节点(Q1)，源极连接第八薄膜晶体管(T8)的源极。
第七薄膜晶体管(T7)，其栅极连接第十一薄膜晶体管(T11)的漏级，漏级连接定电压源(VDD)，源极连接第八薄膜晶体管(T8)的漏级。
第八薄膜晶体管(T8)，其栅极连接第二节点(Qb)。
第十一薄膜晶体管(T11)，其栅极输入第一时钟信号(CLK1)，源极连接第一节点(Q1)。
第一电容(C1)，一端连接第三电容(C3)，另一端连接第n级GOA电路单元的信号输出点Vg(n)。
第三电容(C3)，一端连接第十一薄膜晶体管(T11)的栅极，另一端连接第一电容(C1)。
第九薄膜晶体管(T9)，其栅极连接第十二薄膜晶体管(T12)的漏级，漏级连接定电压源(VDD)，源极连接第十薄膜晶体管(T10)的漏级。
第十薄膜晶体管(T10)，其栅极连接第二节点(Qb)，源极连接恒压低电位(VGL)。
第十二薄膜晶体管(T12)，其栅极输入第二时钟信号(CLK2)，源极连接第一节点(Q1)。
第二电容(C2)，一端连接第四电容(C4)，另一端连接第n+1级GOA电路单元的信号输出点Vg(n+1)；第四电容(C4)，一端连接第二电容(C2)，另一端连接第十二薄膜晶体管(T12)的栅极。
对于第1级GOA电路单元，正向扫描开始时，该第n-1级GOA电路单元的信号输出点Vg(n)输入高电平信号作为启动信号。对于第2级GOA电路单元，正向扫描开始时，该第n+2级GOA电路单元的信号输出点Vg(n+1)输入高电平信号作为启动信号。
对于倒数第1级GOA电路单元，反向扫描开始时，该第n+2级GOA电路单元的信号输出点Vg(n+1)输入高电平信号作为启动信号。对于倒数第2级GOA电路单元，反向扫描开始时，该第n-1级GOA电路单元的信号输出点Vg(n)输入高电平信号作为启动信号。
如图4所述，所述第一时钟信号(CLK1)和所述第二时钟信号(CLK2)为占空比为1的矩形波，所述第二时钟信号(CLK2)与所述第一时钟信号(CLK 1)之间无相位差。
从图中可以看到Vg(n+1)可以正常紧跟着Vg(n)输出，避免了无法输出的情况。
所述第n级GOA电路单元的信号输出点Vg(n)连接第n级GOA电路单元相对应的扫描线；所述第n+1级GOA电路单元的信号输出点Vg(n+1)连接第n+1级GOA电路单元相对应的扫描线。
现结合图4，对电路的具体工作过程(正向扫描)介绍如下：
阶段1)Q1点充电：当Vg(n-1)输出为高时，第二薄膜晶体管(T1)因二极管连接而开启，Q1点被充电置高压，Q1点高电位被寄存。
阶段2)当CLK1为高压时，T11导通，Q点电压被写入T7栅极，同时T7栅极受到C3自举的作用被抬升置高电位，此时T7导通，Vg(n)输出高电平，当本行输出结束，T8开启，Vg(n)被下拉时，由于T11的栅极CLK1此时已经为低压，T11关闭，所以下拉动作不会影响Q点电位。
阶段3)当CLK2为高压时，T12导通，Q点电压被写入T9栅极，同时T9栅极受到C4自举的作用被抬升置高电位，此时T9导通，Vg(n+1)输出高电平，当本行输出结束，T10开启，Vg(n+1)被下拉时，由于T12的栅极CLK2此时已经为低压，T12关闭，所以下拉动作不会影响Q点电位。
本发明提及的薄膜晶体管皆为P型薄膜晶体管或N型薄膜晶体管。
本发明提供一GOA电路，通过将输出单元T7和T9的漏级改为直流VDD，在Q1点与T7和T9之间增加可消除对Q1点影响的T11和T12，当CLK1和CLK2为高时T11和T12开启，Vg(n)和Vg(n+1)输出高电平，同时增加自举电容C3和C4，当CLK
为高点平时，进一步上拉T7和T9栅极点位，保证VDD无损输出。
并且消除其中一行下拉时对Q点的影响，同时增加自举电容，进一步保证T7和T9的无损输出。
应当指出，对于经充分说明的本发明来说，还可具有多种变换及改型的实施方案，并不局限于上述实施方式的具体实施例。上述实施例仅仅作为本发明的说明，而不是对本发明的限制。总之，本发明的保护范围应包括那些对于本领域普通技术人员来说显而易见的变换或替代以及改型。

Claims (10)

1.一种GOA电路，其特征在于，包括级联的多个GOA电路，其中第n级GOA电路单元包括：第一至第十二薄膜晶体管、以及第一至第四电容；
所述第一薄膜晶体管(T1)，其栅极连接第n-1级GOA电路单元的信号输出点Vg(n-1)，漏极连接所述第五薄膜晶体管(T5)的栅极，源极连接所述第二薄膜晶体管(T2)的漏极；
所述第二薄膜晶体管(T2)，其栅极连接第n+2级GOA电路单元的信号输出点Vg(n-2)，源极连接恒压低电位(VGL)；
所述第三薄膜晶体管(T3)，其栅极连接恒压高电位(VGH)，漏极连接恒压高电位(VGH)，源极连接第二节点(Qb)；
所述第四薄膜晶体管(T4)，其栅极连接第一节点(Q1)，漏级连接所述第二节点(Qb)，源极连接所述恒压低电位(VGL)；
所述第五薄膜晶体管(T5)，其漏极连接所述第二节点(Qb)，源极连接所述恒压低电位(VGL)；
所述第六薄膜晶体管(T6)，其栅极连接所述第二节点(Qb)，漏级连接所述第一节点(Q1)，源极连接所述第八薄膜晶体管(T8)的源极；
所述第七薄膜晶体管(T7)，其栅极连接所述第十一薄膜晶体管(T11)的漏级，漏级连接定电压源(VDD)，源极连接所述第八薄膜晶体管(T8)的漏级；
所述第八薄膜晶体管(T8)，其栅极连接所述第二节点(Qb)；
所述第十一薄膜晶体管(T11)，其栅极输入第一时钟信号(CLK1)，源极连接所述第一节点(Q1)；
所述第一电容(C1)，一端连接所述第三电容(C3)，另一端连接第n级GOA电路单元的信号输出点Vg(n)；
所述第三电容(C3)，一端连接第十一薄膜晶体管(T11)的栅极，另一端连接第一电容(C1)；
所述第九薄膜晶体管(T9)，其栅极连接所述第十二薄膜晶体管(T12)的漏级，漏级连接所述定电压源(VDD)，源极连接所述第十薄膜晶体管(T10)的漏级；
所述第十薄膜晶体管(T10)，其栅极连接所述第二节点(Qb)，源极连接所述恒压低电位(VGL)；
所述第十二薄膜晶体管(T12)，其栅极输入第二时钟信号(CLK2)，源极连接所述第一节点(Q1)；
所述第二电容(C2)，一端连接所述第四电容(C4)，另一端连接第n+1级GOA电路单元的信号输出点Vg(n+1)；
所述第四电容(C4)，一端连接所述第二电容(C2)，另一端连接所述第十二薄膜晶体管(T12)的栅极。
2.如权利要求1所述的GOA电路，其特征在于，所述第一时钟信号(CLK1)和所述第二时钟信号(CLK2)占空比为0.5的矩形波，所述第二时钟信号(CLK2)与所述第一时钟信号(CLK1)之间无相位差。
3.如权利要求1所述的GOA电路，其特征在于，对于第1级GOA电路单元，正向扫描开始时，所述第n-1级GOA电路单元的信号输出点Vg(n)输入高电平信号作为启动信号。
4.如权利要求1所述的GOA电路，其特征在于，对于第2级GOA电路单元，正向扫描开始时，所述第n+2级GOA电路单元的信号输出点Vg(n+1)输入高电平信号作为启动信号。
5.如权利要求1所述的GOA电路，其特征在于，对于倒数第1级GOA电路单元，反向扫描开始时，所述第n+2级GOA电路单元的信号输出点Vg(n+1)输入高电平信号作为启动信号。
6.如权利要求1所述的GOA电路，其特征在于，对于倒数第2级GOA电路单元，反向扫描开始时，所述第n-1级GOA电路单元的信号输出点Vg(n)输入高电平信号作为启动信号。
7.如权利要求1所述的GOA电路，其特征在于，所述GOA电路为LTPS面板的GOA电路。
8.如权利要求1所述的GOA电路，其特征在于，所述GOA电路为OLED面板的GOA电路。
9.如权利要求1所述的GOA电路，其特征在于，所述第一至第十二薄膜晶体管皆为P型薄膜晶体管或N型薄膜晶体管。
10.如权利要求1所述的GOA电路，其特征在于，所述第n级GOA电路单元的信号输出点Vg(n)连接所述第n级GOA电路单元相对应的扫描线；所述第n+1级GOA电路单元的信号输出点Vg(n+1)连接所述第n+1级GOA电路单元相对应的扫描线。
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