JP5589904B2 - インバータ回路および表示装置 - Google Patents
インバータ回路および表示装置 Download PDFInfo
- Publication number
- JP5589904B2 JP5589904B2 JP2011048322A JP2011048322A JP5589904B2 JP 5589904 B2 JP5589904 B2 JP 5589904B2 JP 2011048322 A JP2011048322 A JP 2011048322A JP 2011048322 A JP2011048322 A JP 2011048322A JP 5589904 B2 JP5589904 B2 JP 5589904B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- input terminal
- terminal
- voltage
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000003990 capacitor Substances 0.000 claims description 13
- 239000011159 matrix material Substances 0.000 claims description 4
- 101100112673 Rattus norvegicus Ccnd2 gene Proteins 0.000 description 22
- 238000010586 diagram Methods 0.000 description 20
- 230000004048 modification Effects 0.000 description 9
- 238000012986 modification Methods 0.000 description 9
- 230000008859 change Effects 0.000 description 6
- 230000004044 response Effects 0.000 description 5
- 239000010409 thin film Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000010791 quenching Methods 0.000 description 1
- 230000000171 quenching effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
- Logic Circuits (AREA)
Description
1.実施の形態(図1〜図8)
2.変形例(図9)
3.適用例(図10〜図15)
[構成]
図1は、本発明の一実施の形態に係るインバータ回路1の全体構成の一例を表したものである。インバータ回路1は、入力端子INに入力されたパルス信号の信号波形(例えば図2(A))をほぼ反転させたパルス信号(例えば図2(D))を出力端子OUTから出力するものである。インバータ回路1は、アモルファスシリコンやアモルファス酸化物半導体上に好適に形成されるものであり、例えば、互いに同一のチャネル型の7つのトランジスタT1〜T7を備えたものである。インバータ回路1は、上記の7つのトランジスタT1〜T7の他に、3つの容量素子C1,C2,C3と、3つの入力端子IN1,IN2,IN3と、1つの出力端子OUTとを備えており、7Tr3Cの回路構成となっている。
次に、図3〜8を参照しつつ、インバータ回路1の動作の一例について説明する。図3〜図8は、インバータ回路1の一連の動作の一例を表す回路図である。
ところで、例えば、図16に示したような従来のインバータ回路10は、2つのnチャネルMOS型のトランジスタT10,T20が直列接続された単チャネル型の回路構成となっている。インバータ回路10では、例えば、図17に示したように、入力電圧VinがVssとなっている時、出力電圧VoutがVddとはならず、Vdd−Vthとなってしまう。つまり、出力電圧Voutには、トランジスタT20の閾値電圧Vthが含まれており、出力電圧Voutは、トランジスタT2の閾値電圧Vthのばらつきの影響を大きく受けてしまう。
上記実施の形態では、トランジスタT5のゲート−ドレイン間に容量素子C3が設けられている。これにより、トランジスタT6のソース電圧の上昇が容量素子C3を介してトランジスタT5のゲートに入力されるので、トランジスタT5のゲート電圧がVdd+Vth5よりも大きくなっていた。そのため、トランジスタT6のドレインに接続されている高電圧線L3を高電圧線L2に置き換えた場合には、期間t6においてトランジスタT5がオンしてしまい、トランジスタT2のゲート電圧がハイレベルの電圧Vddとなってしまう。従って、出力電圧Voutをハイレベルの電圧Vddとすることができない。
図10は、上記実施の形態およびその変形例に係るインバータ回路1の適用例の一例である表示装置100の全体構成の一例を表したものである。この表示装置100は、例えば、表示パネル110と、表示パネル110を駆動する駆動回路120とを備えている。
表示パネル110は、複数の表示画素114が2次元配置された表示領域110Aを有しており、各表示画素114が駆動回路120によって駆動されることにより、表示領域110Aに映像を表示するものである。各表示画素114は、互いに隣り合う3つの画素113R,113G,113Bからなる。なお、以下では、各画素113R,113G,113Bの総称として画素113を適宜、用いるものとする。
次に、駆動回路120内の各回路について、図10、図11、図12を参照して説明する。なお、図12は、同期信号の波形の一例と、駆動回路120から各書込線WSLに出力される電圧波形の一例とを表したものである。駆動回路120は、タイミング生成回路121、映像信号処理回路122、信号線駆動回路123、書込線駆動回路124および電源線駆動回路125を有している。また、駆動回路120は、上記実施の形態およびその変形例における各種電源(具体的には低電圧線L1および高電圧線L2,L3等に接続された電源)も有している。
Claims (10)
- 互いに同一チャネル型の第1トランジスタ、第2トランジスタおよび第3トランジスタと、
第1入力端子、第2入力端子および第1出力端子と、
第1容量素子と、
第3入力端子、第4入力端子および第2出力端子を有する制御素子と
を備え、
前記第1トランジスタは、前記第1入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第1出力端子と前記第1電圧線との電気的な接続を継断するようになっており、
前記第2トランジスタは、前記第2出力端子の電圧と前記第1出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第3トランジスタは、前記第1入力端子の電圧と前記第2入力端子の電圧との電位差またはそれに対応する電位差に応じて前記第2入力端子と前記第4入力端子との電気的な接続を継断するようになっており、
前記第1容量素子は、前記第2トランジスタのゲートと、前記第2トランジスタのソースおよびドレインのうち前記第1出力端子側の端子との間に挿入されており、
前記制御素子は、前記第1入力端子および前記第2入力端子がともにハイとなっている期間においては、前記第3入力端子がハイとなっているときだけ、前記第2トランジスタがオンする電圧を前記第2出力端子から出力するようになっている
インバータ回路。 - 前記制御素子は、第4トランジスタ、第5トランジスタ、第6トランジスタ、第7トランジスタおよび第2容量素子を有し、
前記第4トランジスタは、前記第3入力端子を介して当該第4トランジスタのゲートに入力される信号に基づいて前記第5トランジスタのゲートと前記第2入力端子との電気的な接続を継断するようになっており、
前記第5トランジスタは、前記第4トランジスタを介して当該第5トランジスタのゲートに入力される信号に基づいて前記第6トランジスタのソースまたはドレインである第1端子と前記第2出力端子との電気的な接続を継断するようになっており、
前記第6トランジスタは、前記第4入力端子と前記第1端子との電圧との電位差またはそれに対応する電位差に応じて第3電圧線と前記第1端子との電気的な接続を継断するようになっており、
前記第7トランジスタは、前記第1入力端子の電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第2出力端子と前記第4電圧線との電気的な接続を継断するようになっており、
前記第2容量素子は、前記第6トランジスタのゲートと前記第1端子との間に挿入されている
請求項1に記載のインバータ回路。 - 互いに同一チャネル型の第1トランジスタ、第2トランジスタおよび第3トランジスタと、
第1入力端子、第2入力端子および第1出力端子と、
第1容量素子と、
第3入力端子、第4入力端子および第2出力端子を有する制御素子と
を備え、
前記第1トランジスタでは、ゲートが前記第1入力端子に接続され、ソースおよびドレインのうち一方が第1電圧線に接続され、ソースおよびドレインのうち他方が前記出力端子に接続され、
前記第2トランジスタでは、ゲートが前記第2出力端子に接続され、ソースおよびドレインのうち一方が第2電圧線に接続され、ソースおよびドレインのうち他方が前記出力端子に接続され、
前記第3トランジスタでは、ゲートが前記第1入力端子に接続され、ソースおよびドレインのうち一方が前記第2入力端子に接続され、ソースおよびドレインのうち他方が前記第3入力端子に接続され、
前記第1容量素子は、前記第2トランジスタのゲートと前記第2トランジスタのソースおよびドレインのうち前記第2電圧線に未接続の端子との間に挿入され、
前記制御素子では、前記第4入力端子が前記第3トランジスタのソースおよびドレインのうち前記第2入力端子に未接続の端子に接続され、前記第2出力端子が前記第2トランジスタのゲートに接続され、
前記制御素子は、前記第1入力端子および前記第2入力端子がともにハイとなっている期間においては、前記第3入力端子がハイとなっているときだけ、前記第2トランジスタがオンする電圧を前記第2出力端子から出力するようになっている
インバータ回路。 - 前記制御素子は、第4トランジスタ、第5トランジスタ、第6トランジスタ、第7トランジスタおよび第2容量素子を有し、
前記第4トランジスタでは、ゲートが前記第3入力端子に接続され、ソースおよびドレインのうち一方が前記第2入力端子に接続され、ソースおよびドレインのうち他方が前記第5トランジスタのゲートに接続され、
前記第5トランジスタでは、ゲートが前記第4トランジスタのソースおよびドレインのうち前記第2入力端子に未接続の端子に接続され、ソースおよびドレインのうち一方が前記第6トランジスタのソースまたはドレインである第1端子に接続され、ソースおよびドレインのうち他方が前記第2出力端子に接続され、
前記第6トランジスタでは、ゲートが前記第4入力端子に接続され、前記第1端子が前記第5トランジスタのソースおよびドレインのうち前記第2トランジスタのゲートに未接続の端子に接続され、ソースおよびドレインのうち前記第1端子とは異なる端子が第3電圧線に接続され、
前記第7トランジスタでは、ゲートが前記第1入力端子に接続され、ソースおよびドレインのうち一方が第4電圧線に接続され、ソースおよびドレインのうち他方が前記第2出力端子に接続され、
前記第2容量素子は、前記第6トランジスタのゲートと前記第1端子との間に挿入されている
請求項3に記載のインバータ回路。 - 行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第1トランジスタ、第2トランジスタおよび第3トランジスタと、
第1入力端子、第2入力端子および第1出力端子と、
第1容量素子と、
第3入力端子、第4入力端子および第2出力端子を有する制御素子と
を有し、
前記制御素子は、
互いに同一チャネル型の第1トランジスタ、第2トランジスタおよび第3トランジスタと、
第1入力端子、第2入力端子および第1出力端子と、
第1容量素子と、
第3入力端子、第4入力端子および第2出力端子を有する制御素子と
を有し、
前記第1トランジスタは、前記第1入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第1出力端子と前記第1電圧線との電気的な接続を継断するようになっており、
前記第2トランジスタは、前記第2出力端子の電圧と前記第1出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第3トランジスタは、前記第1入力端子の電圧と前記第2入力端子の電圧との電位差またはそれに対応する電位差に応じて前記第2入力端子と前記第4入力端子との電気的な接続を継断するようになっており、
前記第1容量素子は、前記第2トランジスタのゲートと、前記第2トランジスタのソースおよびドレインのうち前記第1出力端子側の端子との間に挿入されており、
前記制御素子は、前記第1入力端子および前記第2入力端子がともにハイとなっている期間においては、前記第3入力端子がハイとなっているときだけ、前記第2トランジスタがオンする電圧を前記第2出力端子から出力するようになっている
表示装置。 - 前記駆動部は、前記第1入力端子の電圧が立ち下がる時を含む第1期間に前記第2トランジスタをオンさせるパルスを前記第3入力端子に出力するとともに、前記第1入力端子および前記第2入力端子がともにハイとなっている期間のうち前記第1期間に非該当の期間においては、前記第2トランジスタがオフ状態となる電圧を前記第3入力端子に出力する
請求項5に記載の表示装置。 - 前記制御素子は、第4トランジスタ、第5トランジスタ、第6トランジスタ、第7トランジスタおよび第2容量素子を有し、
前記第4トランジスタは、前記第3入力端子を介して当該第4トランジスタのゲートに入力される信号に基づいて前記第5トランジスタのゲートと前記第2入力端子との電気的な接続を継断するようになっており、
前記第5トランジスタは、前記第4トランジスタを介して当該第5トランジスタのゲートに入力される信号に基づいて前記第6トランジスタのソースまたはドレインである第1端子と前記第2出力端子との電気的な接続を継断するようになっており、
前記第6トランジスタは、前記第4入力端子と前記第1端子との電圧との電位差またはそれに対応する電位差に応じて第3電圧線と前記第1端子との電気的な接続を継断するようになっており、
前記第7トランジスタは、前記第1入力端子の電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第2出力端子と前記第4電圧線との電気的な接続を継断するようになっており、
前記第2容量素子は、前記第6トランジスタのゲートと前記第1端子との間に挿入されている
請求項5または請求項6に記載の表示装置。 - 行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第1トランジスタ、第2トランジスタおよび第3トランジスタと、
第1入力端子、第2入力端子および第1出力端子と、
第1容量素子と、
第3入力端子、第4入力端子および第2出力端子を有する制御素子と
を有し、
前記第1トランジスタでは、ゲートが前記第1入力端子に接続され、ソースおよびドレインのうち一方が第1電圧線に接続され、ソースおよびドレインのうち他方が前記出力端子に接続され、
前記第2トランジスタでは、ゲートが前記第2出力端子に接続され、ソースおよびドレインのうち一方が第2電圧線に接続され、ソースおよびドレインのうち他方が前記出力端子に接続され、
前記第3トランジスタでは、ゲートが前記第1入力端子に接続され、ソースおよびドレインのうち一方が前記第2入力端子に接続され、ソースおよびドレインのうち他方が前記第3入力端子に接続され、
前記第1容量素子は、前記第2トランジスタのゲートと前記第2トランジスタのソースおよびドレインのうち前記第2電圧線に未接続の端子との間に挿入され、
前記制御素子では、前記第4入力端子が前記第3トランジスタのソースおよびドレインのうち前記第2入力端子に未接続の端子に接続され、前記第2出力端子が前記第2トランジスタのゲートに接続され、
前記制御素子は、前記第1入力端子および前記第2入力端子がともにハイとなっている期間においては、前記第3入力端子がハイとなっているときだけ、前記第2トランジスタがオンする電圧を前記第2出力端子から出力するようになっている
表示装置。 - 前記駆動部は、前記第1入力端子の電圧が立ち下がる時を含む第1期間に前記第2トランジスタをオンさせるパルスを前記第3入力端子に出力するとともに、前記第1入力端子および前記第2入力端子がともにハイとなっている期間のうち前記第1期間に非該当の期間においては、前記第2トランジスタがオフ状態となる電圧を前記第3入力端子に出力する
請求項8に記載の表示装置。 - 前記制御素子は、第4トランジスタ、第5トランジスタ、第6トランジスタ、第7トランジスタおよび第2容量素子を有し、
前記第4トランジスタでは、ゲートが前記第3入力端子に接続され、ソースおよびドレインのうち一方が前記第2入力端子に接続され、ソースおよびドレインのうち他方が前記第5トランジスタのゲートに接続され、
前記第5トランジスタでは、ゲートが前記第4トランジスタのソースおよびドレインのうち前記第2入力端子に未接続の端子に接続され、ソースおよびドレインのうち一方が前記第1端子に接続され、ソースおよびドレインのうち他方が前記第2出力端子に接続され、
前記第6トランジスタでは、ゲートが前記第4入力端子に接続され、前記第1端子が前記第5トランジスタのソースおよびドレインのうち前記第2トランジスタのゲートに未接続の端子に接続され、ソースおよびドレインのうち前記第1端子とは異なる端子が第3電圧線に接続され、
前記第7トランジスタでは、ゲートが前記第1入力端子に接続され、ソースおよびドレインのうち一方が第4電圧線に接続され、ソースおよびドレインのうち他方が前記第2出力端子に接続され、
前記第2容量素子は、前記第6トランジスタのゲートと前記第1端子との間に挿入されている
請求項8または請求項9に記載の表示装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011048322A JP5589904B2 (ja) | 2011-03-04 | 2011-03-04 | インバータ回路および表示装置 |
US13/406,064 US8928647B2 (en) | 2011-03-04 | 2012-02-27 | Inverter circuit and display unit |
CN201210054751.2A CN102654978B (zh) | 2011-03-04 | 2012-03-05 | 反相器电路和显示单元 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011048322A JP5589904B2 (ja) | 2011-03-04 | 2011-03-04 | インバータ回路および表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012186655A JP2012186655A (ja) | 2012-09-27 |
JP5589904B2 true JP5589904B2 (ja) | 2014-09-17 |
Family
ID=47016329
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011048322A Active JP5589904B2 (ja) | 2011-03-04 | 2011-03-04 | インバータ回路および表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5589904B2 (ja) |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4339103B2 (ja) * | 2002-12-25 | 2009-10-07 | 株式会社半導体エネルギー研究所 | 半導体装置及び表示装置 |
JP4321266B2 (ja) * | 2003-10-16 | 2009-08-26 | ソニー株式会社 | インバータ回路および表示装置 |
US8675811B2 (en) * | 2007-12-28 | 2014-03-18 | Sharp Kabushiki Kaisha | Semiconductor device and display device |
JP2009188749A (ja) * | 2008-02-06 | 2009-08-20 | Sony Corp | インバータ回路、シフトレジスタ回路、否定論理和回路、否定論理積回路 |
JP2009188748A (ja) * | 2008-02-06 | 2009-08-20 | Sony Corp | インバータ回路、シフトレジスタ回路、否定論理和回路、否定論理積回路 |
JP5125569B2 (ja) * | 2008-02-08 | 2013-01-23 | ソニー株式会社 | ブートストラップ回路 |
-
2011
- 2011-03-04 JP JP2011048322A patent/JP5589904B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2012186655A (ja) | 2012-09-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11443697B2 (en) | Driving circuit and display device including the same | |
JP7071318B2 (ja) | ゲート駆動部およびこれを用いた電界発光表示装置 | |
KR100830296B1 (ko) | 주사구동부, 주사신호의 구동방법 및 그를 이용한유기전계발광표시장치 | |
JP6037477B2 (ja) | Amoled駆動補償回路、方法及びその表示装置 | |
CN102654978B (zh) | 反相器电路和显示单元 | |
JP4867657B2 (ja) | 電圧供給回路、表示装置、および電子機器、並びに電圧供給方法 | |
EP3151225A1 (en) | Shift circuit, shift resistor, and display device | |
US20110157118A1 (en) | Drive circuit and display device | |
JP2009008799A (ja) | 表示装置およびその駆動方法 | |
US20130321032A1 (en) | Stage circuits and scan driver using the same | |
KR20080020352A (ko) | 발광제어구동부 및 그를 이용한 유기전계발광표시장치 | |
US11367397B2 (en) | Gate driver and organic light emitting display device including the same | |
US20110216054A1 (en) | Display apparatus and method for driving the same | |
JP5678730B2 (ja) | インバータ回路および表示装置 | |
US20110234567A1 (en) | Drive circuit and display device | |
JP2011217287A (ja) | インバータ回路および表示装置 | |
JP5488817B2 (ja) | インバータ回路および表示装置 | |
JP5659906B2 (ja) | インバータ回路および表示装置 | |
US8963902B2 (en) | Drive circuit and display device | |
JP2011217175A (ja) | インバータ回路および表示装置 | |
TWI780635B (zh) | 顯示面板以及畫素電路 | |
JP5589904B2 (ja) | インバータ回路および表示装置 | |
JP5637046B2 (ja) | インバータ回路および表示装置 | |
JP5589903B2 (ja) | インバータ回路および表示装置 | |
JP2008286963A (ja) | 表示装置及び表示装置の駆動方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140116 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140422 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140507 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140616 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140701 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140714 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5589904 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S303 | Written request for registration of pledge or change of pledge |
Free format text: JAPANESE INTERMEDIATE CODE: R316303 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S803 | Written request for registration of cancellation of provisional registration |
Free format text: JAPANESE INTERMEDIATE CODE: R316803 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |