JPH08123566A - 基準電圧発生回路および半導体装置の製造方法 - Google Patents
基準電圧発生回路および半導体装置の製造方法Info
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- JPH08123566A JPH08123566A JP7133257A JP13325795A JPH08123566A JP H08123566 A JPH08123566 A JP H08123566A JP 7133257 A JP7133257 A JP 7133257A JP 13325795 A JP13325795 A JP 13325795A JP H08123566 A JPH08123566 A JP H08123566A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
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- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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Abstract
(57)【要約】
【目的】 電源電圧に依存せずかつ温度依存性の極めて
小さな基準電圧を発生する回路を提供することを目的と
する。 【構成】 ＭＯＳトランジスタＱ３は、ダイオードモー
ドで動作し、電源電圧Ｖｃｃからそのしきい値電圧の絶
対値低い電圧をＭＯＳトランジスタＱ１のゲートへ与え
る。ＭＯＳトランジスタＱ１が飽和領域で動作し、ＭＯ
ＳトランジスタＱ３およびＱ１のしきい値電圧の差に比
例する電流を出力ノード２へ供給する。ＭＯＳトランジ
スタＱ４が、またダイオードモードで動作し、そのしき
い値電圧に等しい電圧をＭＯＳトランジスタＱ２のゲー
トへ与える。ＭＯＳトランジスタＱ２が飽和領域で動作
し、このゲート−ソース間電圧としきい値電圧の差に比
例する電流を放電する。ＭＯＳトランジスタＱ１および
Ｑ２を流れる電流は等しい。したがって、しきい値電圧
の温度依存性が相殺され、温度依存性の極めて少ない出
力電圧Ｖ０が出力ノード２に得られる。
小さな基準電圧を発生する回路を提供することを目的と
する。 【構成】 ＭＯＳトランジスタＱ３は、ダイオードモー
ドで動作し、電源電圧Ｖｃｃからそのしきい値電圧の絶
対値低い電圧をＭＯＳトランジスタＱ１のゲートへ与え
る。ＭＯＳトランジスタＱ１が飽和領域で動作し、ＭＯ
ＳトランジスタＱ３およびＱ１のしきい値電圧の差に比
例する電流を出力ノード２へ供給する。ＭＯＳトランジ
スタＱ４が、またダイオードモードで動作し、そのしき
い値電圧に等しい電圧をＭＯＳトランジスタＱ２のゲー
トへ与える。ＭＯＳトランジスタＱ２が飽和領域で動作
し、このゲート−ソース間電圧としきい値電圧の差に比
例する電流を放電する。ＭＯＳトランジスタＱ１および
Ｑ２を流れる電流は等しい。したがって、しきい値電圧
の温度依存性が相殺され、温度依存性の極めて少ない出
力電圧Ｖ０が出力ノード２に得られる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置におけ
る、所定の電圧レベルの基準電圧を発生する回路および
その構成要素の製造方法に関し、特に、基準電圧の外部
電源電圧および動作温度に対する依存性を少なくする構
成およびその構成要素の製造方法に関する。
る、所定の電圧レベルの基準電圧を発生する回路および
その構成要素の製造方法に関し、特に、基準電圧の外部
電源電圧および動作温度に対する依存性を少なくする構
成およびその構成要素の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路内で、外部電源電圧に依
存しない一定の電圧レベルの基準電圧が必要とされる場
合がある。このような場合として以下のような場合があ
る。高密度・高集積化のために、構成要素である半導体
素子が微細化される。微細化された半導体素子は耐圧が
低下するため、このような微細化された半導体素子を構
成要素とする半導体集積回路は、その電源電圧（動作電
源電圧）を低くする必要がある。しかしながら、実用
上、外部電源電圧を低くすることができない場合があ
る。たとえば、大記憶容量ＤＲＡＭ（ダイナミック・ラ
ンダム・アクセス・メモリ）の場合、素子の耐圧、動作
速度および消費電力などの観点から電源電圧（動作電源
電圧）は低くされる。しかしながら、外部装置であるマ
イクロプロセサおよびロジックＬＳＩなどはＤＲＡＭほ
どその構成要素が微細化されていないため、それらの電
源電圧はＤＲＡＭほど低くすることができない。したが
って、ＤＲＡＭおよびマイクロプロセサなどを用いてシ
ステムを構築する場合、システム電源としては、マイク
ロプロセサおよびロジックＬＳＩなどが必要とする高い
電圧レベルの電源電圧が用いられる。
存しない一定の電圧レベルの基準電圧が必要とされる場
合がある。このような場合として以下のような場合があ
る。高密度・高集積化のために、構成要素である半導体
素子が微細化される。微細化された半導体素子は耐圧が
低下するため、このような微細化された半導体素子を構
成要素とする半導体集積回路は、その電源電圧（動作電
源電圧）を低くする必要がある。しかしながら、実用
上、外部電源電圧を低くすることができない場合があ
る。たとえば、大記憶容量ＤＲＡＭ（ダイナミック・ラ
ンダム・アクセス・メモリ）の場合、素子の耐圧、動作
速度および消費電力などの観点から電源電圧（動作電源
電圧）は低くされる。しかしながら、外部装置であるマ
イクロプロセサおよびロジックＬＳＩなどはＤＲＡＭほ
どその構成要素が微細化されていないため、それらの電
源電圧はＤＲＡＭほど低くすることができない。したが
って、ＤＲＡＭおよびマイクロプロセサなどを用いてシ
ステムを構築する場合、システム電源としては、マイク
ロプロセサおよびロジックＬＳＩなどが必要とする高い
電圧レベルの電源電圧が用いられる。
【０００３】システム電源すなわち外部電源電圧が比較
的高い場合、ＤＲＡＭなどの低い動作電源電圧を必要と
する半導体装置においては、外部電源電圧を内部で降圧
して内部電源電圧を発生する回路が設けられる。
的高い場合、ＤＲＡＭなどの低い動作電源電圧を必要と
する半導体装置においては、外部電源電圧を内部で降圧
して内部電源電圧を発生する回路が設けられる。
【０００４】図４０は、このような内部降圧回路を備え
る、たとえばＤＲＡＭである半導体装置の全体の構成を
概略的に示す図である。図４０において、半導体装置９
００は、電源端子９０１に与えられる外部電源電圧ＥＸ
Ｖを伝達する外部電源線９０２と、他方電源ノード（以
下、接地ノードと称す）９０３に与えられる他方電源電
圧（以下、接地電圧と称す）Ｖｓｓを伝達する他方電源
線（以下、接地線と称す）９０４と、外部電源線９０２
および接地線９０４上の電圧ＥＸＶおよびＶｓｓを両動
作電源電圧として動作し、外部電源電圧ＥＸＶを降圧し
て内部電源電圧ＶＣＩを内部電源線９０６上に発生する
内部降圧回路９０５を含む。この降圧回路９０５の構成
は、後に説明するが、外部電源電圧ＥＸＶの一定の範囲
内で、その変動の影響を受けない安定な内部電源電圧Ｖ
ＣＩを発生する機能を備える。
る、たとえばＤＲＡＭである半導体装置の全体の構成を
概略的に示す図である。図４０において、半導体装置９
００は、電源端子９０１に与えられる外部電源電圧ＥＸ
Ｖを伝達する外部電源線９０２と、他方電源ノード（以
下、接地ノードと称す）９０３に与えられる他方電源電
圧（以下、接地電圧と称す）Ｖｓｓを伝達する他方電源
線（以下、接地線と称す）９０４と、外部電源線９０２
および接地線９０４上の電圧ＥＸＶおよびＶｓｓを両動
作電源電圧として動作し、外部電源電圧ＥＸＶを降圧し
て内部電源電圧ＶＣＩを内部電源線９０６上に発生する
内部降圧回路９０５を含む。この降圧回路９０５の構成
は、後に説明するが、外部電源電圧ＥＸＶの一定の範囲
内で、その変動の影響を受けない安定な内部電源電圧Ｖ
ＣＩを発生する機能を備える。
【０００５】半導体装置９００はさらに、内部電源線９
０６および接地線９０４上の電圧ＶＣＩおよびＶｓｓを
両動作電源電圧として動作する内部電源使用回路９０７
と、外部電源線９０２上の外部電源電圧ＥＸＶおよび接
地線９０４上の接地電圧Ｖｓｓを両動作電源電圧として
動作する外部電源使用回路９０８を含む。この外部電源
使用回路９０８は、入出力端子９０９に接続され、外部
装置とのインタフェースの機能を備える。半導体装置９
００内部において、内部降圧回路９０５を用いて所定の
電圧レベルの内部電源電圧ＶＣＩを生成することによ
り、その主要構成要素である内部電源使用回路９０７に
含まれる素子の耐圧を保証するとともに、信号振幅低減
による動作速度の改善および低消費電力化を図る。
０６および接地線９０４上の電圧ＶＣＩおよびＶｓｓを
両動作電源電圧として動作する内部電源使用回路９０７
と、外部電源線９０２上の外部電源電圧ＥＸＶおよび接
地線９０４上の接地電圧Ｖｓｓを両動作電源電圧として
動作する外部電源使用回路９０８を含む。この外部電源
使用回路９０８は、入出力端子９０９に接続され、外部
装置とのインタフェースの機能を備える。半導体装置９
００内部において、内部降圧回路９０５を用いて所定の
電圧レベルの内部電源電圧ＶＣＩを生成することによ
り、その主要構成要素である内部電源使用回路９０７に
含まれる素子の耐圧を保証するとともに、信号振幅低減
による動作速度の改善および低消費電力化を図る。
【０００６】図４１は、図４０に示す内部降圧回路９０
５の構成を概略的に示す図である。図４１において、内
部降圧回路９０５は、外部電源端子９０１に与えられる
外部電源電圧ＥＸＶから一定の電圧レベルの基準電圧Ｖ
ｒｅｆを発生する基準電圧発生回路９１０と、内部電源
線９０６上の内部電源電圧ＶＣＩと基準電圧Ｖｒｅｆを
比較する比較回路９１２と、この比較回路９１２の出力
に従って外部電源端子９０１から内部電源線９０６へ電
流を供給するｐチャネルＭＯＳトランジスタ（絶縁ゲー
ト型電界効果トランジスタ）９１４で構成されるドライ
ブ素子９１４を含む。比較回路９１２は、その正入力に
外部電源電圧ＶＣＩを受け、負入力に基準電圧Ｖｒｅｆ
を受ける。比較回路９１２は、通常、差動増幅回路によ
り構成され、内部電源電圧ＶＣＩと基準電圧Ｖｒｅｆを
差動的に増幅する。次に動作について簡単に説明する。
５の構成を概略的に示す図である。図４１において、内
部降圧回路９０５は、外部電源端子９０１に与えられる
外部電源電圧ＥＸＶから一定の電圧レベルの基準電圧Ｖ
ｒｅｆを発生する基準電圧発生回路９１０と、内部電源
線９０６上の内部電源電圧ＶＣＩと基準電圧Ｖｒｅｆを
比較する比較回路９１２と、この比較回路９１２の出力
に従って外部電源端子９０１から内部電源線９０６へ電
流を供給するｐチャネルＭＯＳトランジスタ（絶縁ゲー
ト型電界効果トランジスタ）９１４で構成されるドライ
ブ素子９１４を含む。比較回路９１２は、その正入力に
外部電源電圧ＶＣＩを受け、負入力に基準電圧Ｖｒｅｆ
を受ける。比較回路９１２は、通常、差動増幅回路によ
り構成され、内部電源電圧ＶＣＩと基準電圧Ｖｒｅｆを
差動的に増幅する。次に動作について簡単に説明する。
【０００７】基準電圧発生回路９１０からは、外部電源
電圧ＥＸＶに依存しない一定の電圧レベルの基準電圧Ｖ
ｒｅｆが発生される。内部電源線９０６上の内部電源電
圧ＶＣＩが、この基準電圧Ｖｒｅｆよりも高い場合に
は、比較回路９１２の出力はＨレベルとなり、ドライブ
素子９１４はオフ状態とされる。この状態においては、
外部電源端子９０１から内部電源線９０６への電流の供
給は生じない。一方、内部電源電圧ＶＣＩが基準電圧Ｖ
ｒｅｆよりも低い場合には、比較回路９１２の出力がＬ
レベルとなり、ドライブ素子９１４がオン状態となり、
外部電源端子９０１から内部電源線９０６へ電流を供給
し、内部電源電圧ＶＣＩの電圧レベルを上昇させる。比
較回路９１２、ドライブ素子９１４および内部電源線９
０６のフィードバックループにより、内部電源電圧ＶＣ
Ｉは基準電圧Ｖｒｅｆの電圧レベルに維持される。
電圧ＥＸＶに依存しない一定の電圧レベルの基準電圧Ｖ
ｒｅｆが発生される。内部電源線９０６上の内部電源電
圧ＶＣＩが、この基準電圧Ｖｒｅｆよりも高い場合に
は、比較回路９１２の出力はＨレベルとなり、ドライブ
素子９１４はオフ状態とされる。この状態においては、
外部電源端子９０１から内部電源線９０６への電流の供
給は生じない。一方、内部電源電圧ＶＣＩが基準電圧Ｖ
ｒｅｆよりも低い場合には、比較回路９１２の出力がＬ
レベルとなり、ドライブ素子９１４がオン状態となり、
外部電源端子９０１から内部電源線９０６へ電流を供給
し、内部電源電圧ＶＣＩの電圧レベルを上昇させる。比
較回路９１２、ドライブ素子９１４および内部電源線９
０６のフィードバックループにより、内部電源電圧ＶＣ
Ｉは基準電圧Ｖｒｅｆの電圧レベルに維持される。
【０００８】上述のように、内部電源電圧の電圧レベル
は基準電圧Ｖｒｅｆにより決定されるため、内部電源使
用回路９０７（図４０参照）の安定動作の観点からは、
基準電圧Ｖｒｅｆには、温度依存性が小さくかつ外部電
源電圧ＥＸＶの所定範囲内においてこの外部電源電圧Ｅ
ＸＶに対する依存性が小さいことが要求される。
は基準電圧Ｖｒｅｆにより決定されるため、内部電源使
用回路９０７（図４０参照）の安定動作の観点からは、
基準電圧Ｖｒｅｆには、温度依存性が小さくかつ外部電
源電圧ＥＸＶの所定範囲内においてこの外部電源電圧Ｅ
ＸＶに対する依存性が小さいことが要求される。
【０００９】このような基準電圧は、上述の内部降圧回
路の他に種々の要素に用いられる。外部信号を入力して
内部２値信号を発生する入力回路において、この外部信
号のＨおよびＬの論理レベルを判別するために基準電圧
が用いられる。また、リード・オンリ・メモリ（ＲＯ
Ｍ）のように、相補性の読出データを持たない記憶装置
においては、メモリセルデータの読出増幅回路において
は、このメモリセルデータのＨレベルおよびＬレベルを
判別するために基準電圧が用いられる。
路の他に種々の要素に用いられる。外部信号を入力して
内部２値信号を発生する入力回路において、この外部信
号のＨおよびＬの論理レベルを判別するために基準電圧
が用いられる。また、リード・オンリ・メモリ（ＲＯ
Ｍ）のように、相補性の読出データを持たない記憶装置
においては、メモリセルデータの読出増幅回路において
は、このメモリセルデータのＨレベルおよびＬレベルを
判別するために基準電圧が用いられる。
【００１０】また、差動増幅回路に含まれる定電流素子
のバイアス電圧としても基準電圧が利用される。すなわ
ちデジタル集積回路およびアナログ集積回路いずれにお
いても基準電圧が用いられる。
のバイアス電圧としても基準電圧が利用される。すなわ
ちデジタル集積回路およびアナログ集積回路いずれにお
いても基準電圧が用いられる。
【００１１】図４２は、たとえば特開平２−６７６１０
号公報に示される従来の基準電圧発生回路の構成を示す
図である。基準電圧は、外部電源電圧から発生されても
よく、また内部電源電圧から発生されてもよいため、図
４２においては、この外部電源電圧および内部電源電圧
両者を含むように、記号Ｖｃｃで電源電圧を示す。
号公報に示される従来の基準電圧発生回路の構成を示す
図である。基準電圧は、外部電源電圧から発生されても
よく、また内部電源電圧から発生されてもよいため、図
４２においては、この外部電源電圧および内部電源電圧
両者を含むように、記号Ｖｃｃで電源電圧を示す。
【００１２】図４２において、基準電圧発生回路は、電
源ノード１と出力ノード２の間に接続され、ノード３上
の電圧に従って電源ノード１から出力ノード２へ電流を
供給するエンハンスメント型ｐチャネルＭＯＳトランジ
スタＱ１と、出力ノード２と接地ノードＶｓｓの間に接
続されかつそのゲートが接地ノードに接続されるエンハ
ンスメント型ｐチャネルＭＯＳトランジスタＱ２と、電
源ノード１とノード３の間に接続され、ノード３の電圧
を所定電圧レベルにクランプするエンハンスメント型ｐ
チャネルＭＯＳトランジスタＱ３と、ノード３と接地ノ
ードＶｓｓの間に接続される抵抗値Ｒ１を有する抵抗素
子Ｒ１を含む。
源ノード１と出力ノード２の間に接続され、ノード３上
の電圧に従って電源ノード１から出力ノード２へ電流を
供給するエンハンスメント型ｐチャネルＭＯＳトランジ
スタＱ１と、出力ノード２と接地ノードＶｓｓの間に接
続されかつそのゲートが接地ノードに接続されるエンハ
ンスメント型ｐチャネルＭＯＳトランジスタＱ２と、電
源ノード１とノード３の間に接続され、ノード３の電圧
を所定電圧レベルにクランプするエンハンスメント型ｐ
チャネルＭＯＳトランジスタＱ３と、ノード３と接地ノ
ードＶｓｓの間に接続される抵抗値Ｒ１を有する抵抗素
子Ｒ１を含む。
【００１３】ＭＯＳトランジスタＱ１、Ｑ２、およびＱ
３は、それぞれしきい値電圧ＶＴＰ１、ＶＴＰ２、およ
びＶＴＰ３を有する。ＭＯＳトランジスタＱ３はそのゲ
ートおよびドレインが相互接続され、バックゲートが電
源ノード１に接続される。ＭＯＳトランジスタＱ１のバ
ックゲートは電源ノード１に接続され、ＭＯＳトランジ
スタＱ２のバックゲートは出力ノード２に接続される。
ＭＯＳトランジスタＱ２のソースおよびバックゲートを
同一電位とすることによりバックゲート効果の影響を排
除する。次に動作について説明する。
３は、それぞれしきい値電圧ＶＴＰ１、ＶＴＰ２、およ
びＶＴＰ３を有する。ＭＯＳトランジスタＱ３はそのゲ
ートおよびドレインが相互接続され、バックゲートが電
源ノード１に接続される。ＭＯＳトランジスタＱ１のバ
ックゲートは電源ノード１に接続され、ＭＯＳトランジ
スタＱ２のバックゲートは出力ノード２に接続される。
ＭＯＳトランジスタＱ２のソースおよびバックゲートを
同一電位とすることによりバックゲート効果の影響を排
除する。次に動作について説明する。
【００１４】今、ＭＯＳトランジスタＱ１、Ｑ２、およ
びＱ３の導電係数βをそれぞれβ１、β２、およびβ３
とし、ノード３の電圧をＶ３とする。ＭＯＳトランジス
タＱ１〜Ｑ３がすべて飽和領域で動作すると仮定すれ
ば、電源ノード１の電圧がＶｃｃのとき、ＭＯＳトラン
ジスタＱ１およびＱ２のドレイン電流ＩＤＳは、 ＩＤＳ＝（β１／２）（Ｖ３−Ｖｃｃ−ＶＴＰ１）2 ＝（β２／２）（−Ｖ０−ＶＴＰ２）2 …（１） で与えられる。ここで、Ｖ０は、出力ノード２の出力電
圧を示す。抵抗素子Ｒ１の抵抗値Ｒ１がＭＯＳトランジ
スタＱ３の等価抵抗値に比べて十分大きい場合には、Ｍ
ＯＳトランジスタＱ３がダイオードとして機能し、ノー
ド３の電圧Ｖ３は、 Ｖ３＝Ｖｃｃ＋ＶＴＰ３ …（２） となる。すなわち、出力ノード２に発生する電圧Ｖ０
は、式（１）および（２）から次式（３）で与えられ
る。
びＱ３の導電係数βをそれぞれβ１、β２、およびβ３
とし、ノード３の電圧をＶ３とする。ＭＯＳトランジス
タＱ１〜Ｑ３がすべて飽和領域で動作すると仮定すれ
ば、電源ノード１の電圧がＶｃｃのとき、ＭＯＳトラン
ジスタＱ１およびＱ２のドレイン電流ＩＤＳは、 ＩＤＳ＝（β１／２）（Ｖ３−Ｖｃｃ−ＶＴＰ１）2 ＝（β２／２）（−Ｖ０−ＶＴＰ２）2 …（１） で与えられる。ここで、Ｖ０は、出力ノード２の出力電
圧を示す。抵抗素子Ｒ１の抵抗値Ｒ１がＭＯＳトランジ
スタＱ３の等価抵抗値に比べて十分大きい場合には、Ｍ
ＯＳトランジスタＱ３がダイオードとして機能し、ノー
ド３の電圧Ｖ３は、 Ｖ３＝Ｖｃｃ＋ＶＴＰ３ …（２） となる。すなわち、出力ノード２に発生する電圧Ｖ０
は、式（１）および（２）から次式（３）で与えられ
る。
【００１５】 Ｖ０＝（β１／β２）1/2 （ＶＴＰ１−ＶＴＰ３）−ＶＴＰ２ …（３） この式（３）から見られるように、出力電圧Ｖ０は、Ｍ
ＯＳトランジスタＱ１〜Ｑ３のしきい値電圧ＶＴＰ１〜
ＶＴＰ３とＭＯＳトランジスタＱ１およびＱ２の導電係
数β１およびβ２で決定され、電源電圧Ｖｃｃには依存
しない。
ＯＳトランジスタＱ１〜Ｑ３のしきい値電圧ＶＴＰ１〜
ＶＴＰ３とＭＯＳトランジスタＱ１およびＱ２の導電係
数β１およびβ２で決定され、電源電圧Ｖｃｃには依存
しない。
【００１６】
【発明が解決しようとする課題】ＭＯＳトランジスタの
しきい値電圧には温度依存性がある。すなわち、図２８
に示すように、ｎチャネルＭＯＳトランジスタのしきい
値電圧ＶＴＮは、温度Ｔが上昇するにつれて低くなり、
一方、ｐチャネルＭＯＳトランジスタのしきい値電圧Ｖ
ＴＰは温度Ｔが上昇するにつれて高くなる。ここで、図
４３において、横軸は温度Ｔを示し、縦軸に電圧値Ｖを
示す。このしきい値電圧の温度依存性から前述の式
（３）を見ると、右辺第１項はしきい値電圧ＶＴＰ１お
よびＶＴＰ３の差がとられており、これらのしきい値電
圧ＶＴＰ１およびＶＴＰ３の温度依存性は相殺されるた
め、この右辺第１項は温度依存性をもたず一定と考える
ことができる。しかしながら、右辺第２項には、しきい
値電圧ＶＴＰ２の温度依存性がそのまま現われる。した
がって、出力電圧Ｖ０は、このしきい値電圧ＶＴＰ２の
有する温度依存性に起因して温度依存性を有する。した
がって、この基準電圧発生回路からの出力電圧Ｖ０は、
動作環境温度の変化に従って変化し、安定に常時一定の
レベルに維持される基準電圧を発生することができなく
なるという問題が生じる。
しきい値電圧には温度依存性がある。すなわち、図２８
に示すように、ｎチャネルＭＯＳトランジスタのしきい
値電圧ＶＴＮは、温度Ｔが上昇するにつれて低くなり、
一方、ｐチャネルＭＯＳトランジスタのしきい値電圧Ｖ
ＴＰは温度Ｔが上昇するにつれて高くなる。ここで、図
４３において、横軸は温度Ｔを示し、縦軸に電圧値Ｖを
示す。このしきい値電圧の温度依存性から前述の式
（３）を見ると、右辺第１項はしきい値電圧ＶＴＰ１お
よびＶＴＰ３の差がとられており、これらのしきい値電
圧ＶＴＰ１およびＶＴＰ３の温度依存性は相殺されるた
め、この右辺第１項は温度依存性をもたず一定と考える
ことができる。しかしながら、右辺第２項には、しきい
値電圧ＶＴＰ２の温度依存性がそのまま現われる。した
がって、出力電圧Ｖ０は、このしきい値電圧ＶＴＰ２の
有する温度依存性に起因して温度依存性を有する。した
がって、この基準電圧発生回路からの出力電圧Ｖ０は、
動作環境温度の変化に従って変化し、安定に常時一定の
レベルに維持される基準電圧を発生することができなく
なるという問題が生じる。
【００１７】また、前述の式（３）から見られるよう
に、出力電圧Ｖ０を生成するためには、少なくとも２つ
の互いに値の異なるしきい値電圧を実現する必要があ
る。通常、ＭＯＳトランジスタのしきい値電圧の調整
は、チャネル領域表面の不純物濃度を調整することによ
り行なわれる。したがって、しきい値電圧が異なる場合
は、それぞれ別々のイオン注入工程が必要とされ（それ
ぞれのしきい値電圧設定のためにイオン注入工程が必要
とされる）、半導体回路装置の製造工程数が増加し、し
たがって上述のようなしきい値電圧の差を利用する基準
電圧発生回路を容易に製造することができなくなるとい
う問題が生じる。
に、出力電圧Ｖ０を生成するためには、少なくとも２つ
の互いに値の異なるしきい値電圧を実現する必要があ
る。通常、ＭＯＳトランジスタのしきい値電圧の調整
は、チャネル領域表面の不純物濃度を調整することによ
り行なわれる。したがって、しきい値電圧が異なる場合
は、それぞれ別々のイオン注入工程が必要とされ（それ
ぞれのしきい値電圧設定のためにイオン注入工程が必要
とされる）、半導体回路装置の製造工程数が増加し、し
たがって上述のようなしきい値電圧の差を利用する基準
電圧発生回路を容易に製造することができなくなるとい
う問題が生じる。
【００１８】それゆえ、この発明の目的は、動作環境温
度の変化にもかかわらず常時一定の電圧レベルの基準電
圧を発生する基準電圧発生回路を提供することである。
度の変化にもかかわらず常時一定の電圧レベルの基準電
圧を発生する基準電圧発生回路を提供することである。
【００１９】この発明の他の目的は、構成要素であるＭ
ＯＳトランジスタのしきい値電圧の温度依存性の影響を
受けることなく安定に一定の電圧レベルの基準電圧を発
生する基準電圧発生回路を提供することである。
ＯＳトランジスタのしきい値電圧の温度依存性の影響を
受けることなく安定に一定の電圧レベルの基準電圧を発
生する基準電圧発生回路を提供することである。
【００２０】この発明のさらに他の目的は、製造工程数
を増加させることなく複数の互いに異なる値のしきい値
電圧を備えるＭＯＳトランジスタを構成要素とする半導
体装置を容易に製造することのできる方法を提供するこ
とである。
を増加させることなく複数の互いに異なる値のしきい値
電圧を備えるＭＯＳトランジスタを構成要素とする半導
体装置を容易に製造することのできる方法を提供するこ
とである。
【００２１】この発明のさらに他の目的は、製造工程数
を増加させることなく、しきい値電圧の差を利用する基
準電圧発生回路を製造することのできる方法を提供する
ことである。
を増加させることなく、しきい値電圧の差を利用する基
準電圧発生回路を製造することのできる方法を提供する
ことである。
【００２２】
【課題を解決するための手段】請求項１に係る基準電圧
発生回路は、ＭＯＳトランジスタを含み、第１の電位ノ
ードに結合され、出力ノードへ電流を供給する電流供給
手段と、ＭＯＳトランジスタを含み、電流供給手段に供
給される電流が第１の電位ノードの電圧に依存しない一
定値となるようにこの電流供給手段のＭＯＳトランジス
タのゲート電位を調節して供給電流を設定する電流設定
手段と、ＭＯＳトランジスタを含み、この電流供給手段
の供給する電流を第２の電位ノードへ放電する手段を含
み、この第１の電位ノードの電圧に依存しない一定の基
準電圧を出力ノードに発生する電圧発生手段とを備え
る。この電圧発生手段は、出力ノードの基準電圧におけ
るＭＯＳトランジスタのしきい値電圧の温度依存性に起
因する温度依存性を相殺する手段を含む。
発生回路は、ＭＯＳトランジスタを含み、第１の電位ノ
ードに結合され、出力ノードへ電流を供給する電流供給
手段と、ＭＯＳトランジスタを含み、電流供給手段に供
給される電流が第１の電位ノードの電圧に依存しない一
定値となるようにこの電流供給手段のＭＯＳトランジス
タのゲート電位を調節して供給電流を設定する電流設定
手段と、ＭＯＳトランジスタを含み、この電流供給手段
の供給する電流を第２の電位ノードへ放電する手段を含
み、この第１の電位ノードの電圧に依存しない一定の基
準電圧を出力ノードに発生する電圧発生手段とを備え
る。この電圧発生手段は、出力ノードの基準電圧におけ
るＭＯＳトランジスタのしきい値電圧の温度依存性に起
因する温度依存性を相殺する手段を含む。
【００２３】請求項２に係る基準電圧発生回路は、第１
のしきい値電圧を有しかつ第１の基準電位ノードに結合
され、この第１の基準電位より第１のしきい値電圧の絶
対値だけ低い電圧を発生する第１のＭＯＳトランジスタ
と、第１の基準電位ノードに結合され、第１のＭＯＳト
ランジスタの発生する電圧に従って電流を出力ノードへ
供給する第２のＭＯＳトランジスタと、第２のしきい値
電圧を有しかつ第２の基準電位ノードに結合され、第２
の基準電位から第２のしきい値電圧の絶対値だけ低い電
圧を発生する第３のＭＯＳトランジスタと、この第３の
ＭＯＳトランジスタの発生する電圧に従って出力ノード
から電流を引抜く第４のＭＯＳトランジスタとを備え
る。
のしきい値電圧を有しかつ第１の基準電位ノードに結合
され、この第１の基準電位より第１のしきい値電圧の絶
対値だけ低い電圧を発生する第１のＭＯＳトランジスタ
と、第１の基準電位ノードに結合され、第１のＭＯＳト
ランジスタの発生する電圧に従って電流を出力ノードへ
供給する第２のＭＯＳトランジスタと、第２のしきい値
電圧を有しかつ第２の基準電位ノードに結合され、第２
の基準電位から第２のしきい値電圧の絶対値だけ低い電
圧を発生する第３のＭＯＳトランジスタと、この第３の
ＭＯＳトランジスタの発生する電圧に従って出力ノード
から電流を引抜く第４のＭＯＳトランジスタとを備え
る。
【００２４】請求項３に係る基準電圧発生回路は、第１
のしきい値電圧を有しかつ第１の基準電位ノードに結合
され、この第１の基準電位から第１のしきい値電圧の絶
対値低い電圧を発生する第１のＭＯＳトランジスタと、
この第１の基準電位ノードに結合され、第１のＭＯＳト
ランジスタが発生する電圧に従って内部ノードへ電流を
供給する第２のＭＯＳトランジスタと、内部ノードと第
２の基準電位ノードとの間に接続され、第２のＭＯＳト
ランジスタから供給された電流を第２の基準電位ノード
へ放電する第３のＭＯＳトランジスタを含む。この第３
のＭＯＳトランジスタは、内部ノード上の電圧とゲート
との電位差に従った電流を内部ノードから第２の基準電
位ノードへ放電する。
のしきい値電圧を有しかつ第１の基準電位ノードに結合
され、この第１の基準電位から第１のしきい値電圧の絶
対値低い電圧を発生する第１のＭＯＳトランジスタと、
この第１の基準電位ノードに結合され、第１のＭＯＳト
ランジスタが発生する電圧に従って内部ノードへ電流を
供給する第２のＭＯＳトランジスタと、内部ノードと第
２の基準電位ノードとの間に接続され、第２のＭＯＳト
ランジスタから供給された電流を第２の基準電位ノード
へ放電する第３のＭＯＳトランジスタを含む。この第３
のＭＯＳトランジスタは、内部ノード上の電圧とゲート
との電位差に従った電流を内部ノードから第２の基準電
位ノードへ放電する。
【００２５】請求項３に係る基準電圧発生回路は、さら
に、第３のしきい値電圧を有し、内部ノードと出力ノー
ドとの間に接続され、この内部ノード上の電圧から第３
のしきい値電圧の絶対値低い電圧を出力ノードに発生す
る第４のＭＯＳトランジスタを備える。
に、第３のしきい値電圧を有し、内部ノードと出力ノー
ドとの間に接続され、この内部ノード上の電圧から第３
のしきい値電圧の絶対値低い電圧を出力ノードに発生す
る第４のＭＯＳトランジスタを備える。
【００２６】請求項４に係る基準電圧発生回路は、少な
くとも１個のＭＯＳトランジスタを含み、第１の基準電
位を少なくとも１個のＭＯＳトランジスタのしきい値電
圧の絶対値分低下させて出力する第１の素子手段と、少
なくとも１個のＭＯＳトランジスタを含み、第１の素子
手段の出力する電圧に従って第１の基準電位ノードから
出力ノードへ電流を供給する第２の素子手段と、少なく
とも１個のＭＯＳトランジスタを含み、第２の基準電位
を該少なくとも１個のＭＯＳトランジスタのしきい値電
圧の絶対値分低下させて出力する第３の素子手段と、少
なくとも１個のＭＯＳトランジスタを含み、第３の素子
手段の出力電圧に従って出力ノードの電流を放電する第
４の素子手段とを備える。
くとも１個のＭＯＳトランジスタを含み、第１の基準電
位を少なくとも１個のＭＯＳトランジスタのしきい値電
圧の絶対値分低下させて出力する第１の素子手段と、少
なくとも１個のＭＯＳトランジスタを含み、第１の素子
手段の出力する電圧に従って第１の基準電位ノードから
出力ノードへ電流を供給する第２の素子手段と、少なく
とも１個のＭＯＳトランジスタを含み、第２の基準電位
を該少なくとも１個のＭＯＳトランジスタのしきい値電
圧の絶対値分低下させて出力する第３の素子手段と、少
なくとも１個のＭＯＳトランジスタを含み、第３の素子
手段の出力電圧に従って出力ノードの電流を放電する第
４の素子手段とを備える。
【００２７】請求項５に係る基準電圧発生回路は、第１
のしきい値電圧を有し、第１の電位ノードと出力ノード
との間に設けられる第１のＭＯＳトランジスタと、第２
のしきい値電圧を有し、出力ノードと第２の電位ノード
との間に設けられる第２のＭＯＳトランジスタと、第３
のしきい値電圧を有し、第１の電位ノードの電圧を第３
のしきい値電圧の絶対値低下させて第１のＭＯＳトラン
ジスタのゲートへ印加する第３のＭＯＳトランジスタ
と、第４のしきい値電圧を有し、第２のノードの電位を
第４のしきい値電圧の絶対値低下させて第２のＭＯＳト
ランジスタのゲートへ印加する第４のＭＯＳトランジス
タを備える。
のしきい値電圧を有し、第１の電位ノードと出力ノード
との間に設けられる第１のＭＯＳトランジスタと、第２
のしきい値電圧を有し、出力ノードと第２の電位ノード
との間に設けられる第２のＭＯＳトランジスタと、第３
のしきい値電圧を有し、第１の電位ノードの電圧を第３
のしきい値電圧の絶対値低下させて第１のＭＯＳトラン
ジスタのゲートへ印加する第３のＭＯＳトランジスタ
と、第４のしきい値電圧を有し、第２のノードの電位を
第４のしきい値電圧の絶対値低下させて第２のＭＯＳト
ランジスタのゲートへ印加する第４のＭＯＳトランジス
タを備える。
【００２８】請求項６に係る基準電圧発生回路は、第１
のしきい値電圧を有し、第１の電源ノードと内部ノード
との間に接続される第１のＭＯＳトランジスタと、第２
のしきい値電圧を有し、内部ノードと第２の電位ノード
との間に接続され、そのゲートに第２の電位ノードの電
圧を受ける第２のＭＯＳトランジスタと、第３のしきい
値電圧を有し、第１の電位ノード上の電圧を第３のしき
い値電圧の絶対値低下させて第１のＭＯＳトランジスタ
のゲートへ与える第３のＭＯＳトランジスタと、第４の
しきい値電圧を有しかつ内部ノード上の電圧を第４のし
きい値電圧の絶対値低下させて出力する第４のＭＯＳト
ランジスタとを備える。
のしきい値電圧を有し、第１の電源ノードと内部ノード
との間に接続される第１のＭＯＳトランジスタと、第２
のしきい値電圧を有し、内部ノードと第２の電位ノード
との間に接続され、そのゲートに第２の電位ノードの電
圧を受ける第２のＭＯＳトランジスタと、第３のしきい
値電圧を有し、第１の電位ノード上の電圧を第３のしき
い値電圧の絶対値低下させて第１のＭＯＳトランジスタ
のゲートへ与える第３のＭＯＳトランジスタと、第４の
しきい値電圧を有しかつ内部ノード上の電圧を第４のし
きい値電圧の絶対値低下させて出力する第４のＭＯＳト
ランジスタとを備える。
【００２９】請求項７に係る基準電圧発生回路は、第１
のしきい値電圧を有し、第１のノードと出力ノードとの
間に接続される第１のＭＯＳトランジスタと、第２のし
きい値電圧を有し出力ノードと第１の電源ノードとの間
に接続される第２のＭＯＳトランジスタと、第３のしき
い値電圧を有し、第２のノード上の電圧を第３のしきい
値電圧の絶対値低下させて第１のＭＯＳトランジスタの
ゲートへ印加する第３のＭＯＳトランジスタと、第４の
しきい値電圧を有し、第２の電源ノード上の電圧を第４
のしきい値電圧の絶対値低下させて第１のノードへ伝達
する第４のＭＯＳトランジスタと、第５のしきい値電圧
を有し、第２の電源ノード上の電圧を第５のしきい値電
圧の絶対値低下させて第２のノードへ伝達する第５のＭ
ＯＳトランジスタと、第６のしきい値電圧を有し、第１
の電源ノード上の電圧を第６のしきい値電圧の絶対値低
下させて第２のＭＯＳトランジスタのゲートへ与える第
６のＭＯＳトランジスタを備える。
のしきい値電圧を有し、第１のノードと出力ノードとの
間に接続される第１のＭＯＳトランジスタと、第２のし
きい値電圧を有し出力ノードと第１の電源ノードとの間
に接続される第２のＭＯＳトランジスタと、第３のしき
い値電圧を有し、第２のノード上の電圧を第３のしきい
値電圧の絶対値低下させて第１のＭＯＳトランジスタの
ゲートへ印加する第３のＭＯＳトランジスタと、第４の
しきい値電圧を有し、第２の電源ノード上の電圧を第４
のしきい値電圧の絶対値低下させて第１のノードへ伝達
する第４のＭＯＳトランジスタと、第５のしきい値電圧
を有し、第２の電源ノード上の電圧を第５のしきい値電
圧の絶対値低下させて第２のノードへ伝達する第５のＭ
ＯＳトランジスタと、第６のしきい値電圧を有し、第１
の電源ノード上の電圧を第６のしきい値電圧の絶対値低
下させて第２のＭＯＳトランジスタのゲートへ与える第
６のＭＯＳトランジスタを備える。
【００３０】請求項８に係る基準電圧発生回路は、第１
の電源ノードと出力ノードとの間に接続される、第１の
しきい値電圧を有する第１のＭＯＳトランジスタと、出
力ノードと第２の電源ノードとの間に接続される、第２
のしきい値電圧を有する第２のＭＯＳトランジスタと、
第３のしきい値電圧を有し、第１のノード上の電圧から
第３のしきい値電圧の絶対値低い電圧を第１のＭＯＳト
ランジスタのゲートへ印加する第３のＭＯＳトランジス
タと、第４のしきい値電圧を有し、第２のノードと第１
の電源ノードとの間に接続され、第２のノードを第１の
電源ノードの電圧よりも第４のしきい値電圧の絶対値高
い電圧にクランプする第４のＭＯＳトランジスタと、第
５のしきい値電圧を有し、第２のノードの電圧より第５
のしきい値電圧の絶対値低い電圧を第１のノードへ伝達
する第５のＭＯＳトランジスタと、第６のしきい値電圧
を有し、第２の電源ノードの電圧を第６のしきい値電圧
の絶対値低下させて第２のＭＯＳトランジスタのゲート
へ印加する第６のＭＯＳトランジスタとを備える。
の電源ノードと出力ノードとの間に接続される、第１の
しきい値電圧を有する第１のＭＯＳトランジスタと、出
力ノードと第２の電源ノードとの間に接続される、第２
のしきい値電圧を有する第２のＭＯＳトランジスタと、
第３のしきい値電圧を有し、第１のノード上の電圧から
第３のしきい値電圧の絶対値低い電圧を第１のＭＯＳト
ランジスタのゲートへ印加する第３のＭＯＳトランジス
タと、第４のしきい値電圧を有し、第２のノードと第１
の電源ノードとの間に接続され、第２のノードを第１の
電源ノードの電圧よりも第４のしきい値電圧の絶対値高
い電圧にクランプする第４のＭＯＳトランジスタと、第
５のしきい値電圧を有し、第２のノードの電圧より第５
のしきい値電圧の絶対値低い電圧を第１のノードへ伝達
する第５のＭＯＳトランジスタと、第６のしきい値電圧
を有し、第２の電源ノードの電圧を第６のしきい値電圧
の絶対値低下させて第２のＭＯＳトランジスタのゲート
へ印加する第６のＭＯＳトランジスタとを備える。
【００３１】請求項９に係る基準電圧発生回路は、第１
の電源ノードと内部ノードとの間に接続される、第１の
しきい値電圧を有する第１のＭＯＳトランジスタと、第
２のしきい値電圧を有し、内部ノードと第２の電源ノー
ドとの間に接続され、そのゲートに第２の電源ノードの
電圧を受ける第２のＭＯＳトランジスタと、第３のしき
い値電圧を有し、第１のノードの電圧を第３のしきい値
電圧の絶対値低下させて第１のＭＯＳトランジスタのゲ
ートへ印加する第３のＭＯＳトランジスタと、第４のし
きい値電圧を有し、第２のノードの電圧を第１の電源ノ
ードの電圧よりも第４のしきい値電圧の絶対値だけ高い
レベルにクランプする第４のＭＯＳトランジスタと、第
５のしきい値電圧を有し、第２のノードの電圧を第５の
しきい値電圧の絶対値低下させて第１のノードへ伝達す
る第５のＭＯＳトランジスタと、第６のしきい値電圧を
有し、内部ノード上の電圧を第６のしきい値電圧の絶対
値低下させて出力ノードへ伝達する第６のＭＯＳトラン
ジスタとを備える。
の電源ノードと内部ノードとの間に接続される、第１の
しきい値電圧を有する第１のＭＯＳトランジスタと、第
２のしきい値電圧を有し、内部ノードと第２の電源ノー
ドとの間に接続され、そのゲートに第２の電源ノードの
電圧を受ける第２のＭＯＳトランジスタと、第３のしき
い値電圧を有し、第１のノードの電圧を第３のしきい値
電圧の絶対値低下させて第１のＭＯＳトランジスタのゲ
ートへ印加する第３のＭＯＳトランジスタと、第４のし
きい値電圧を有し、第２のノードの電圧を第１の電源ノ
ードの電圧よりも第４のしきい値電圧の絶対値だけ高い
レベルにクランプする第４のＭＯＳトランジスタと、第
５のしきい値電圧を有し、第２のノードの電圧を第５の
しきい値電圧の絶対値低下させて第１のノードへ伝達す
る第５のＭＯＳトランジスタと、第６のしきい値電圧を
有し、内部ノード上の電圧を第６のしきい値電圧の絶対
値低下させて出力ノードへ伝達する第６のＭＯＳトラン
ジスタとを備える。
【００３２】請求項１０に係る半導体装置の製造方法
は、第２導電型チャネルのＭＯＳトランジスタが形成さ
れる第１導電型の基板領域の一部の領域と第１導電型チ
ャネルのＭＯＳトランジスタが形成される第２導電型の
基板領域の一部の領域に対し同時に第１導電型の不純物
を同時にイオン注入する工程を備える。
は、第２導電型チャネルのＭＯＳトランジスタが形成さ
れる第１導電型の基板領域の一部の領域と第１導電型チ
ャネルのＭＯＳトランジスタが形成される第２導電型の
基板領域の一部の領域に対し同時に第１導電型の不純物
を同時にイオン注入する工程を備える。
【００３３】請求項１１に係る半導体装置の製造方法
は、請求項１０に係る方法において、第１導電型の基板
領域の一部には、データを各々が記憶するメモリセルを
有するメモリアレイが形成され、また第２導電型の基板
領域の一部には、メモリアレイで利用される基準電圧を
発生する基準電圧発生回路が形成される。
は、請求項１０に係る方法において、第１導電型の基板
領域の一部には、データを各々が記憶するメモリセルを
有するメモリアレイが形成され、また第２導電型の基板
領域の一部には、メモリアレイで利用される基準電圧を
発生する基準電圧発生回路が形成される。
【００３４】請求項１２に係る半導体装置の製造方法に
おいては、請求項１１の方法において、基準電圧発生回
路が、基準電圧を出力するための出力ＭＯＳトランジス
タと、この出力ＭＯＳトランジスタのゲート電極の電位
を設定して基準電圧レベルを決定する制御ＭＯＳトラン
ジスタとを含み、イオンイオン注入は、この出力ＭＯＳ
トランジスタ形成領域に対して実行される。
おいては、請求項１１の方法において、基準電圧発生回
路が、基準電圧を出力するための出力ＭＯＳトランジス
タと、この出力ＭＯＳトランジスタのゲート電極の電位
を設定して基準電圧レベルを決定する制御ＭＯＳトラン
ジスタとを含み、イオンイオン注入は、この出力ＭＯＳ
トランジスタ形成領域に対して実行される。
【００３５】請求項１３に係る半導体装置の製造方法
は、請求項１０に係る方法において、第２導電型の基板
領域には、データを各々が記憶する複数のメモリセルを
有するメモリアレイと、このメモリアレイへのアクセス
を行なうための周辺回路とが形成され、かつ第１導電型
の基板領域の一部には、メモリアレイおよび周辺回路で
利用される基準電圧を発生する基準電圧発生回路が形成
され、この周辺回路および基準電圧発生回路が形成され
る領域に対しイオン注入が同時に実行される。
は、請求項１０に係る方法において、第２導電型の基板
領域には、データを各々が記憶する複数のメモリセルを
有するメモリアレイと、このメモリアレイへのアクセス
を行なうための周辺回路とが形成され、かつ第１導電型
の基板領域の一部には、メモリアレイおよび周辺回路で
利用される基準電圧を発生する基準電圧発生回路が形成
され、この周辺回路および基準電圧発生回路が形成され
る領域に対しイオン注入が同時に実行される。
【００３６】請求項１４に係る半導体装置の製造方法
は、請求項１３に係る方法において、基準電圧発生回路
が、この基準電圧を出力するための出力ＭＯＳトランジ
スタと、出力ＭＯＳトランジスタのゲート電位を調整す
る制御ＭＯＳトランジスタとを含み、イオン注入が、こ
の制御ＭＯＳトランジスタ形成領域に対して実行され
る。
は、請求項１３に係る方法において、基準電圧発生回路
が、この基準電圧を出力するための出力ＭＯＳトランジ
スタと、出力ＭＯＳトランジスタのゲート電位を調整す
る制御ＭＯＳトランジスタとを含み、イオン注入が、こ
の制御ＭＯＳトランジスタ形成領域に対して実行され
る。
【００３７】請求項１５に係る半導体装置の製造方法
は、請求項１０ないし１４のいずれかに記載の方法にお
いて、このイオン注入がＭＯＳトランジスタの少なくと
もチャネル領域に対して実行される。
は、請求項１０ないし１４のいずれかに記載の方法にお
いて、このイオン注入がＭＯＳトランジスタの少なくと
もチャネル領域に対して実行される。
【００３８】
【作用】請求項１の基準電圧発生回路においては、電流
供給手段の供給電流が電流設定手段により第１のノード
の電圧に対する依存性のない値に設定される。電圧発生
手段は、ＭＯＳトランジスタのしきい値電圧の温度依存
性に起因する基準電圧の温度依存性を相殺して第１のノ
ードの電圧および温度両者に依存しない基準電圧を発生
する。
供給手段の供給電流が電流設定手段により第１のノード
の電圧に対する依存性のない値に設定される。電圧発生
手段は、ＭＯＳトランジスタのしきい値電圧の温度依存
性に起因する基準電圧の温度依存性を相殺して第１のノ
ードの電圧および温度両者に依存しない基準電圧を発生
する。
【００３９】請求項２の基準電圧発生回路においては、
第２のＭＯＳトランジスタは、第１のＭＯＳトランジス
タにより温度依存性が相殺されかつ第１の基準電位に依
存しない一定の電流を供給する。第１のＭＯＳトランジ
スタは、第３のＭＯＳトランジスタにより温度依存性が
相殺された電流を放電する。これら第２および第４のＭ
ＯＳトランジスタを流れる電流により発生される基準電
圧の電圧レベルが決定される。したがって、温度依存性
がなくかつ第１の基準電位に依存しない電圧が得られ
る。
第２のＭＯＳトランジスタは、第１のＭＯＳトランジス
タにより温度依存性が相殺されかつ第１の基準電位に依
存しない一定の電流を供給する。第１のＭＯＳトランジ
スタは、第３のＭＯＳトランジスタにより温度依存性が
相殺された電流を放電する。これら第２および第４のＭ
ＯＳトランジスタを流れる電流により発生される基準電
圧の電圧レベルが決定される。したがって、温度依存性
がなくかつ第１の基準電位に依存しない電圧が得られ
る。
【００４０】請求項３の基準電圧発生回路においては、
第２のＭＯＳトランジスタは、第１のＭＯＳトランジス
タにより第１の基準電位に依存せずかつしきい値電圧の
温度依存性が相殺された一定の値の電流を内部ノードへ
供給する。第３のＭＯＳトランジスタは、この第２のＭ
ＯＳトランジスタから与えられる電流を放電することに
より、そのしきい値電圧による温度依存性を有する電圧
を内部ノードに発生する。第４のＭＯＳトランジスタ
は、この内部ノード上の電圧の温度依存性を相殺して第
１の基準電圧および温度に対する依存性のない電圧を出
力ノードに発生する。
第２のＭＯＳトランジスタは、第１のＭＯＳトランジス
タにより第１の基準電位に依存せずかつしきい値電圧の
温度依存性が相殺された一定の値の電流を内部ノードへ
供給する。第３のＭＯＳトランジスタは、この第２のＭ
ＯＳトランジスタから与えられる電流を放電することに
より、そのしきい値電圧による温度依存性を有する電圧
を内部ノードに発生する。第４のＭＯＳトランジスタ
は、この内部ノード上の電圧の温度依存性を相殺して第
１の基準電圧および温度に対する依存性のない電圧を出
力ノードに発生する。
【００４１】請求項４に係る基準電圧発生回路において
は、第２の素子手段は、第１の素子手段により第１の基
準電位に依存せずかつ温度依存性が相殺された電流を供
給する。第４の素子手段は、第３の素子手段により温度
依存性が相殺された電流を引抜く。出力ノードの電圧
は、第２および第４の素子手段を流れる電流により決定
される。したがって、出力ノードには、第１の基準電位
および温度両者に依存しない電圧が発生する。
は、第２の素子手段は、第１の素子手段により第１の基
準電位に依存せずかつ温度依存性が相殺された電流を供
給する。第４の素子手段は、第３の素子手段により温度
依存性が相殺された電流を引抜く。出力ノードの電圧
は、第２および第４の素子手段を流れる電流により決定
される。したがって、出力ノードには、第１の基準電位
および温度両者に依存しない電圧が発生する。
【００４２】請求項５の基準電圧発生回路においては、
第１のＭＯＳトランジスタは、第３のＭＯＳトランジス
タにより第１の電位ノードの電圧に依存しない電流を出
力ノードへ供給する。第２のＭＯＳトランジスタは、第
４のＭＯＳトランジスタにより温度依存性が相殺された
電流を出力ノードから引抜く。出力ノードの電流は、第
１および第２のＭＯＳトランジスタを流れる電流により
決定される。すなわち、出力ノードには、第１の電位ノ
ードの電圧および温度両者に対する依存性のない電圧が
発生する。
第１のＭＯＳトランジスタは、第３のＭＯＳトランジス
タにより第１の電位ノードの電圧に依存しない電流を出
力ノードへ供給する。第２のＭＯＳトランジスタは、第
４のＭＯＳトランジスタにより温度依存性が相殺された
電流を出力ノードから引抜く。出力ノードの電流は、第
１および第２のＭＯＳトランジスタを流れる電流により
決定される。すなわち、出力ノードには、第１の電位ノ
ードの電圧および温度両者に対する依存性のない電圧が
発生する。
【００４３】請求項６の基準電圧発生回路においては、
第１のＭＯＳトランジスタは、第３のＭＯＳトランジス
タにより第１の電位ノードの電圧および温度に対する依
存性のない電流を供給する。第２のＭＯＳトランジスタ
は、そのしきい値電圧により、温度依存性のある電流を
内部ノードから引抜く。内部ノードの電圧は、第１およ
び第２のＭＯＳトランジスタを流れる電流により決定さ
れ、したがってしきい値電圧による温度依存性を有す
る。第４のＭＯＳトランジスタは、この内部ノードの電
圧の温度依存性を相殺して出力ノードへ第１の電位ノー
ドの電圧および温度に対する依存性のない電圧を発生す
る。
第１のＭＯＳトランジスタは、第３のＭＯＳトランジス
タにより第１の電位ノードの電圧および温度に対する依
存性のない電流を供給する。第２のＭＯＳトランジスタ
は、そのしきい値電圧により、温度依存性のある電流を
内部ノードから引抜く。内部ノードの電圧は、第１およ
び第２のＭＯＳトランジスタを流れる電流により決定さ
れ、したがってしきい値電圧による温度依存性を有す
る。第４のＭＯＳトランジスタは、この内部ノードの電
圧の温度依存性を相殺して出力ノードへ第１の電位ノー
ドの電圧および温度に対する依存性のない電圧を発生す
る。
【００４４】請求項７の基準電圧発生回路においては、
第１のＭＯＳトランジスタは、第３および第４のＭＯＳ
トランジスタにより電源ノードの電圧に依存せずかつ温
度依存性が相殺された一定の電流を出力ノードに伝達す
る。第２のＭＯＳトランジスタは、第６のＭＯＳトラン
ジスタにより温度依存性が相殺された電流を出力ノード
から引抜く。出力ノードの電圧は、第１および第２のＭ
ＯＳトランジスタを流れる電流により決定される。すな
わち、出力ノードには電源電圧および温度両者に対する
依存性のない電圧が発生される。
第１のＭＯＳトランジスタは、第３および第４のＭＯＳ
トランジスタにより電源ノードの電圧に依存せずかつ温
度依存性が相殺された一定の電流を出力ノードに伝達す
る。第２のＭＯＳトランジスタは、第６のＭＯＳトラン
ジスタにより温度依存性が相殺された電流を出力ノード
から引抜く。出力ノードの電圧は、第１および第２のＭ
ＯＳトランジスタを流れる電流により決定される。すな
わち、出力ノードには電源電圧および温度両者に対する
依存性のない電圧が発生される。
【００４５】請求項８の基準電圧発生回路においては、
第１のＭＯＳトランジスタは、第３ないし第５のＭＯＳ
トランジスタにより電源電圧に依存せずかつ温度依存性
が相殺された電流を出力ノードに供給する。第２のＭＯ
Ｓトランジスタは、第６のＭＯＳトランジスタにより温
度依存性が相殺された電流を出力ノードから引抜く。出
力ノードの電圧は第１および第２のＭＯＳトランジスタ
を流れる電流により決定される。したがって、出力ノー
ドには電源電圧に依存せずかつ温度依存性が相殺された
電圧が発生する。
第１のＭＯＳトランジスタは、第３ないし第５のＭＯＳ
トランジスタにより電源電圧に依存せずかつ温度依存性
が相殺された電流を出力ノードに供給する。第２のＭＯ
Ｓトランジスタは、第６のＭＯＳトランジスタにより温
度依存性が相殺された電流を出力ノードから引抜く。出
力ノードの電圧は第１および第２のＭＯＳトランジスタ
を流れる電流により決定される。したがって、出力ノー
ドには電源電圧に依存せずかつ温度依存性が相殺された
電圧が発生する。
【００４６】請求項９の基準電圧発生回路においては、
第１のＭＯＳトランジスタは、第３ないし第５のＭＯＳ
トランジスタにより第１の電源ノードの電圧に依存せず
かつ温度依存性が相殺された電流を出力ノードへ供給す
る。第２のＭＯＳトランジスタは、自身のしきい値電圧
による温度依存性のある電流を内部ノードから引抜く。
第１および第２のＭＯＳトランジスタを流れる電流によ
りこの内部ノードの電圧が決定される。したがって内部
ノードには第１の電源ノードの電圧に依存しないが第２
のＭＯＳトランジスタのしきい値電圧による温度依存性
を有する電圧が発生する。第６のＭＯＳトランジスタ
は、この内部ノードの電圧を第６のしきい値電圧の絶対
値低下させて出力ノードへ伝達する。これにより、出力
ノードには温度依存性および電源電圧依存性のない電圧
が発生する。請求項１０に係る半導体装置の製造方法に
おいては、互いに導電型の異なる第１および第２の導電
型の基板領域の一部に対し第１導電型の不純物のイオン
注入が行なわれる。したがって、一方の基板領域の一部
に形成されたＭＯＳトランジスタのしきい値電圧調整時
に同時に、他方の基板領域の一部に形成されたＭＯＳト
ランジスタのしきい値電圧を変更することができ、他方
の基板領域の一部の領域に形成されたＭＯＳトランジス
タのしきい値電圧を、この他方の基板領域に形成された
残りのＭＯＳトランジスタのしきい値電圧と異ならせる
ことができる。したがって、製造工程数を増加させるこ
となく複数の互いに値の異なるしきい値電圧を有するＭ
ＯＳトランジスタを製造することができる。
第１のＭＯＳトランジスタは、第３ないし第５のＭＯＳ
トランジスタにより第１の電源ノードの電圧に依存せず
かつ温度依存性が相殺された電流を出力ノードへ供給す
る。第２のＭＯＳトランジスタは、自身のしきい値電圧
による温度依存性のある電流を内部ノードから引抜く。
第１および第２のＭＯＳトランジスタを流れる電流によ
りこの内部ノードの電圧が決定される。したがって内部
ノードには第１の電源ノードの電圧に依存しないが第２
のＭＯＳトランジスタのしきい値電圧による温度依存性
を有する電圧が発生する。第６のＭＯＳトランジスタ
は、この内部ノードの電圧を第６のしきい値電圧の絶対
値低下させて出力ノードへ伝達する。これにより、出力
ノードには温度依存性および電源電圧依存性のない電圧
が発生する。請求項１０に係る半導体装置の製造方法に
おいては、互いに導電型の異なる第１および第２の導電
型の基板領域の一部に対し第１導電型の不純物のイオン
注入が行なわれる。したがって、一方の基板領域の一部
に形成されたＭＯＳトランジスタのしきい値電圧調整時
に同時に、他方の基板領域の一部に形成されたＭＯＳト
ランジスタのしきい値電圧を変更することができ、他方
の基板領域の一部の領域に形成されたＭＯＳトランジス
タのしきい値電圧を、この他方の基板領域に形成された
残りのＭＯＳトランジスタのしきい値電圧と異ならせる
ことができる。したがって、製造工程数を増加させるこ
となく複数の互いに値の異なるしきい値電圧を有するＭ
ＯＳトランジスタを製造することができる。
【００４７】請求項１１に係る半導体装置の製造方法に
おいては、メモリセルトランジスタのしきい値電圧の調
整と基準電圧発生回路のＭＯＳトランジスタのしきい値
電圧調整とが同時に実行される。メモリセルトランジス
タのしきい値電圧は、サブスレッショルド電流（テール
電流）低減のために比較的高くされる。したがって、こ
のとき、基準電圧発生回路の一部に含まれるＭＯＳトラ
ンジスタのしきい値電圧の絶対値が小さくされる。これ
により、基準電圧発生のために必要とされる複数の互い
に値の異なるしきい値電圧を有するＭＯＳトランジスタ
を実現することができる。
おいては、メモリセルトランジスタのしきい値電圧の調
整と基準電圧発生回路のＭＯＳトランジスタのしきい値
電圧調整とが同時に実行される。メモリセルトランジス
タのしきい値電圧は、サブスレッショルド電流（テール
電流）低減のために比較的高くされる。したがって、こ
のとき、基準電圧発生回路の一部に含まれるＭＯＳトラ
ンジスタのしきい値電圧の絶対値が小さくされる。これ
により、基準電圧発生のために必要とされる複数の互い
に値の異なるしきい値電圧を有するＭＯＳトランジスタ
を実現することができる。
【００４８】請求項１２に係る半導体装置の製造方法に
おいては、基準電圧発生回路に含まれる出力ＭＯＳトラ
ンジスタのしきい値電圧の絶対値が小さくされ、出力Ｍ
ＯＳトランジスタのしきい値電圧と制御ＭＯＳトランジ
スタのしきい値電圧を、製造構程数を増加させることな
く異ならせることができる。
おいては、基準電圧発生回路に含まれる出力ＭＯＳトラ
ンジスタのしきい値電圧の絶対値が小さくされ、出力Ｍ
ＯＳトランジスタのしきい値電圧と制御ＭＯＳトランジ
スタのしきい値電圧を、製造構程数を増加させることな
く異ならせることができる。
【００４９】請求項１３に係る半導体装置の製造方法に
おいては、周辺回路部分と基準電圧発生回路部分とに対
しイオン注入が行なわれる。周辺回路は高速動作のため
に構成要素であるＭＯＳトランジスタのしきい値電圧は
小さくされる。この周辺回路へのイオン注入は、したが
って、基準電圧発生回路の構成要素であるＭＯＳトラン
ジスタのしきい値電圧の絶対値を大きくする。これによ
り基準電圧発生のために必要とされる複数のしきい値電
圧を有するＭＯＳトランジスタを製造工程数を増加させ
ることなく実現することができる。
おいては、周辺回路部分と基準電圧発生回路部分とに対
しイオン注入が行なわれる。周辺回路は高速動作のため
に構成要素であるＭＯＳトランジスタのしきい値電圧は
小さくされる。この周辺回路へのイオン注入は、したが
って、基準電圧発生回路の構成要素であるＭＯＳトラン
ジスタのしきい値電圧の絶対値を大きくする。これによ
り基準電圧発生のために必要とされる複数のしきい値電
圧を有するＭＯＳトランジスタを製造工程数を増加させ
ることなく実現することができる。
【００５０】請求項１４に係る半導体装置の製造方法に
おいては、制御ＭＯＳトランジスタのしきい値電圧の絶
対値値が大きくされ、必要なしきい値電圧を有する制御
ＭＯトランジスタを容易に実現することができる。
おいては、制御ＭＯＳトランジスタのしきい値電圧の絶
対値値が大きくされ、必要なしきい値電圧を有する制御
ＭＯトランジスタを容易に実現することができる。
【００５１】請求項１５に係る半導体装置の製造方法に
おいては、イオン注入が少なくともＭＯＳトランジスタ
のチャネル領域に対して行なわれ、ＭＯＳトランジスタ
のしきい値電圧調整工程において所望のしきい値電圧を
有するＭＯＳトランジスタを確実に作成することができ
る。
おいては、イオン注入が少なくともＭＯＳトランジスタ
のチャネル領域に対して行なわれ、ＭＯＳトランジスタ
のしきい値電圧調整工程において所望のしきい値電圧を
有するＭＯＳトランジスタを確実に作成することができ
る。
【００５２】
［実施例１］図１は、この発明の第１の実施例である基
準電圧発生回路の構成を示す図である。図１において、
基準電圧発生回路は、電源ノード１と出力ノード２の間
に接続され、ノード３の電圧Ｖ３に従って電源ノード１
から出力ノード２へ電流を供給するエンハンスメント型
ｐチャネルＭＯＳトランジスタＱ１と、電源ノード１と
ノード３の間に接続されるエンハンスメント型ｐチャネ
ルＭＯＳトランジスタＱ３と、ノード３と接地ノードと
の間に接続される抵抗値Ｒ１を有する抵抗素子Ｒ１を含
む。ＭＯＳトランジスタＱ３は、そのゲートおよびドレ
インがともにノード３に接続される。抵抗素子Ｒ１の抵
抗値Ｒ１は、ＭＯＳトランジスタＱ３の等価抵抗よりも
十分大きくされている。したがってＭＯＳトランジスタ
Ｑ３のゲート−ソース間電圧はしきい値電圧ＶＴＰ３と
なり、ノード３の電圧Ｖ３は、Ｖｃｃ＋ＶＴＰ３とな
る。ここで、ＶＴＰ３はＭＯＳトランジスタＱ３のしき
い値電圧である。同様、ＭＯＳトランジスタＱ１は、し
きい値電圧ＶＴＰ１を有する。
準電圧発生回路の構成を示す図である。図１において、
基準電圧発生回路は、電源ノード１と出力ノード２の間
に接続され、ノード３の電圧Ｖ３に従って電源ノード１
から出力ノード２へ電流を供給するエンハンスメント型
ｐチャネルＭＯＳトランジスタＱ１と、電源ノード１と
ノード３の間に接続されるエンハンスメント型ｐチャネ
ルＭＯＳトランジスタＱ３と、ノード３と接地ノードと
の間に接続される抵抗値Ｒ１を有する抵抗素子Ｒ１を含
む。ＭＯＳトランジスタＱ３は、そのゲートおよびドレ
インがともにノード３に接続される。抵抗素子Ｒ１の抵
抗値Ｒ１は、ＭＯＳトランジスタＱ３の等価抵抗よりも
十分大きくされている。したがってＭＯＳトランジスタ
Ｑ３のゲート−ソース間電圧はしきい値電圧ＶＴＰ３と
なり、ノード３の電圧Ｖ３は、Ｖｃｃ＋ＶＴＰ３とな
る。ここで、ＶＴＰ３はＭＯＳトランジスタＱ３のしき
い値電圧である。同様、ＭＯＳトランジスタＱ１は、し
きい値電圧ＶＴＰ１を有する。
【００５３】基準電圧発生回路はさらに、接地ノードと
ノード５との間に接続されるエンハンスメント型ｐチャ
ネルＭＯＳトランジスタＱ４と、ノード５と負電位を受
ける電源ノード４との間に接続される抵抗値Ｒ２を有す
る抵抗素子Ｒ２と、出力ノード２と接地ノードとの間に
接続され、ノード５の電圧Ｖ５に従って出力ノードから
接地ノードへ電流を引抜くエンハンスメント型ｐチャネ
ルＭＯＳトランジスタＱ２を有する。ＭＯＳトランジス
タＱ４は、そのゲートおよびドレインがともにノード５
に接続される。ＭＯＳトランジスタＱ２およびＱ４のし
きい値電圧はそれぞれＶＴＰ２およびＶＴＰ４である。
抵抗素子Ｒ２の抵抗値Ｒ２はＭＯＳトランジスタＱ４の
等価抵抗値よりも十分大きくされている。したがって、
ＭＯＳトランジスタＱ４はダイオードとして機能し（ダ
イオードモードで動作し）、ノード５の電圧Ｖ５は、Ｖ
ｓｓ＋ＶＴＰ４＝ＶＴＰ４となる。ここで、接地電圧Ｖ
ｓｓは０Ｖである。次に動作について説明する。
ノード５との間に接続されるエンハンスメント型ｐチャ
ネルＭＯＳトランジスタＱ４と、ノード５と負電位を受
ける電源ノード４との間に接続される抵抗値Ｒ２を有す
る抵抗素子Ｒ２と、出力ノード２と接地ノードとの間に
接続され、ノード５の電圧Ｖ５に従って出力ノードから
接地ノードへ電流を引抜くエンハンスメント型ｐチャネ
ルＭＯＳトランジスタＱ２を有する。ＭＯＳトランジス
タＱ４は、そのゲートおよびドレインがともにノード５
に接続される。ＭＯＳトランジスタＱ２およびＱ４のし
きい値電圧はそれぞれＶＴＰ２およびＶＴＰ４である。
抵抗素子Ｒ２の抵抗値Ｒ２はＭＯＳトランジスタＱ４の
等価抵抗値よりも十分大きくされている。したがって、
ＭＯＳトランジスタＱ４はダイオードとして機能し（ダ
イオードモードで動作し）、ノード５の電圧Ｖ５は、Ｖ
ｓｓ＋ＶＴＰ４＝ＶＴＰ４となる。ここで、接地電圧Ｖ
ｓｓは０Ｖである。次に動作について説明する。
【００５４】ＭＯＳトランジスタＱ１〜Ｑ４の導電係数
はそれぞれ、β１〜β４で与えられる。ＭＯＳトランジ
スタＱ１〜Ｑ４は、飽和領域で動作すると仮定する。電
源ノード１に与えられる電源電圧がＶｃｃのとき、ＭＯ
ＳトランジスタＱ１およびＱ２のドレイン電流ＩＤＳ
は、次式で与えられる。
はそれぞれ、β１〜β４で与えられる。ＭＯＳトランジ
スタＱ１〜Ｑ４は、飽和領域で動作すると仮定する。電
源ノード１に与えられる電源電圧がＶｃｃのとき、ＭＯ
ＳトランジスタＱ１およびＱ２のドレイン電流ＩＤＳ
は、次式で与えられる。
【００５５】 ＩＤＳ＝（β１／２）（Ｖ３−Ｖｃｃ−ＶＴＰ１）2 ＝（β２／２）（Ｖ５−Ｖ０−ＶＴＰ２）2 …（４） ここで、Ｖ０は、接地電位Ｖｓｓを基準とする、出力ノ
ード２に現われる電圧である。抵抗素子Ｒ１およびＲ２
の抵抗値はＭＯＳトランジスタＱ３およびＱ４のそれぞ
れの等価抵抗値に比べて十分大きいため、ノード３およ
び５の電圧Ｖ３およびＶ５は、前述のごとく、次式で与
えられる。
ード２に現われる電圧である。抵抗素子Ｒ１およびＲ２
の抵抗値はＭＯＳトランジスタＱ３およびＱ４のそれぞ
れの等価抵抗値に比べて十分大きいため、ノード３およ
び５の電圧Ｖ３およびＶ５は、前述のごとく、次式で与
えられる。
【００５６】 Ｖ３＝Ｖｃｃ＋ＶＴＰ３ …（５） Ｖ５＝ＶＴＰ４ …（６） 式（４）ないし（６）から出力ノード２に発生する電圧
Ｖ０として次式が得られる。
Ｖ０として次式が得られる。
【００５７】 Ｖ０＝（β１／β２）1/2 （ＶＴＰ１−ＶＴＰ３）−（ＶＴＰ２−ＶＴＰ４） …（７） 式（７）から、出力電圧Ｖ０は、ＭＯＳトランジスタＱ
１〜Ｑ４のしきい値電圧ＶＴＰ１〜ＶＴＰ４と、ＭＯＳ
トランジスタＱ１およびＱ２の導電係数β１およびβ２
で決定されており、電源ノード１に与えられる電源電圧
Ｖｃｃに依存しないことがわかる。さらに、式（７）の
右辺第１項および第２項においてともに、しきい値電圧
の差がとられるため、しきい値電圧の温度依存性が相殺
され、出力電圧Ｖ０の温度依存性を小さくすることがで
きる。
１〜Ｑ４のしきい値電圧ＶＴＰ１〜ＶＴＰ４と、ＭＯＳ
トランジスタＱ１およびＱ２の導電係数β１およびβ２
で決定されており、電源ノード１に与えられる電源電圧
Ｖｃｃに依存しないことがわかる。さらに、式（７）の
右辺第１項および第２項においてともに、しきい値電圧
の差がとられるため、しきい値電圧の温度依存性が相殺
され、出力電圧Ｖ０の温度依存性を小さくすることがで
きる。
【００５８】また、ＭＯＳトランジスタＱ３およびＱ４
のゲート−ソース間電圧をそれぞれしきい値電圧ＶＴＰ
３およびＶＴＰ４に設定するためには、抵抗素子Ｒ１お
よびＲ２を流れる電流をできるだけ小さくするのが好ま
しい。したがって、抵抗素子Ｒ１およびＲ２の抵抗値は
任意の値に十分大きくすることができ、抵抗素子Ｒ１お
よびＲ２の製造パラメータに起因する抵抗値Ｒ１および
Ｒ２のばらつきの影響を受けることなく正確にノード３
および５の電圧Ｖ３およびＶ５を所定の電圧レベルに設
定することができる。
のゲート−ソース間電圧をそれぞれしきい値電圧ＶＴＰ
３およびＶＴＰ４に設定するためには、抵抗素子Ｒ１お
よびＲ２を流れる電流をできるだけ小さくするのが好ま
しい。したがって、抵抗素子Ｒ１およびＲ２の抵抗値は
任意の値に十分大きくすることができ、抵抗素子Ｒ１お
よびＲ２の製造パラメータに起因する抵抗値Ｒ１および
Ｒ２のばらつきの影響を受けることなく正確にノード３
および５の電圧Ｖ３およびＶ５を所定の電圧レベルに設
定することができる。
【００５９】さらに、出力電圧Ｖ０は、導電係数β１お
よびβ２の比により決定されるため、この比β１／β２
が一定値であるかぎり、導電係数β１およびβ２をそれ
ぞれ任意に小さくすることができる。導電係数β１およ
びβ２をそれぞれ小さくすることにより、ＭＯＳトラン
ジスタＱ１およびＱ２を流れる電流値を小さくすること
ができる。したがって、この基準電圧発生回路全体で消
費される電流を小さくすることが容易に実現でき、低消
費電力の基準電圧発生回路を実現することができる。
よびβ２の比により決定されるため、この比β１／β２
が一定値であるかぎり、導電係数β１およびβ２をそれ
ぞれ任意に小さくすることができる。導電係数β１およ
びβ２をそれぞれ小さくすることにより、ＭＯＳトラン
ジスタＱ１およびＱ２を流れる電流値を小さくすること
ができる。したがって、この基準電圧発生回路全体で消
費される電流を小さくすることが容易に実現でき、低消
費電力の基準電圧発生回路を実現することができる。
【００６０】さらに、ＭＯＳトランジスタＱ２およびＱ
４のしきい値電圧ＶＴＰ２およびＶＴＰ４を等しくする
と、次式（７）′に見られるように、出力電圧Ｖ０を、
ＭＯＳトランジスタＱ１およびＱ３のしきい値電圧ＶＴ
Ｐ１およびＶＴＰ３と、ＭＯＳトランジスタＱ１および
Ｑ２の導電係数β１およびβ２のみで決定することがで
きる。
４のしきい値電圧ＶＴＰ２およびＶＴＰ４を等しくする
と、次式（７）′に見られるように、出力電圧Ｖ０を、
ＭＯＳトランジスタＱ１およびＱ３のしきい値電圧ＶＴ
Ｐ１およびＶＴＰ３と、ＭＯＳトランジスタＱ１および
Ｑ２の導電係数β１およびβ２のみで決定することがで
きる。
【００６１】 Ｖ０＝（β１／β２）1/2 （ＶＴＰ１−ＶＴＰ３） …（７）′ ＭＯＳトランジスタのしきい値電圧を変える方法として
は、（ｉ）ゲート絶縁膜の厚さを変える、（ｉｉ）ゲー
ト電極の材質を変更する（たとえばアルミニウムとポリ
シリコンを用いる）、および（ｉｉｉ）ゲート領域下の
半導体基板の表面（チャネル領域）の不純物濃度をイオ
ン注入により変更する、などの方法を用いることができ
る。実際の回路の製造にあたっては、しきい値電圧の種
類は少ない方が製造工程を簡略化することができ、製造
が容易である。今、仮に、ＶＴＰ３＝−１．２Ｖ、ＶＴ
Ｐ１＝ＶＴＰ２＝ＶＴＰ４＝−０．７Ｖの２種類のしき
い値電圧を用い、また（β１／β２）1/2 ＝７と仮定す
ると、出力電圧Ｖ０として、 Ｖ０＝７・｛−０．７−（−１．２）｝＝３．５Ｖ を得ることができる。
は、（ｉ）ゲート絶縁膜の厚さを変える、（ｉｉ）ゲー
ト電極の材質を変更する（たとえばアルミニウムとポリ
シリコンを用いる）、および（ｉｉｉ）ゲート領域下の
半導体基板の表面（チャネル領域）の不純物濃度をイオ
ン注入により変更する、などの方法を用いることができ
る。実際の回路の製造にあたっては、しきい値電圧の種
類は少ない方が製造工程を簡略化することができ、製造
が容易である。今、仮に、ＶＴＰ３＝−１．２Ｖ、ＶＴ
Ｐ１＝ＶＴＰ２＝ＶＴＰ４＝−０．７Ｖの２種類のしき
い値電圧を用い、また（β１／β２）1/2 ＝７と仮定す
ると、出力電圧Ｖ０として、 Ｖ０＝７・｛−０．７−（−１．２）｝＝３．５Ｖ を得ることができる。
【００６２】ＭＯＳトランジスタの導電係数βは、ゲー
ト幅Ｗとゲート長Ｌの比Ｗ／Ｌに比例する。製造時にお
けるＭＯＳトランジスタＱ１およびＱ２の導電係数β１
およびβ２の形状効果に起因するばらつきを低減するた
めには、図２に示すように同一形状を有しかつ同一方向
に配列された単位ＭＯＳトランジスタを用いて、ＭＯＳ
トランジスタＱ１およびＱ２を形成するのが好ましい。
ト幅Ｗとゲート長Ｌの比Ｗ／Ｌに比例する。製造時にお
けるＭＯＳトランジスタＱ１およびＱ２の導電係数β１
およびβ２の形状効果に起因するばらつきを低減するた
めには、図２に示すように同一形状を有しかつ同一方向
に配列された単位ＭＯＳトランジスタを用いて、ＭＯＳ
トランジスタＱ１およびＱ２を形成するのが好ましい。
【００６３】図２（ａ）に、Ｗ／Ｌを大きくするための
レイアウトを示す。図２（ａ）において、各々が同一形
状を有し、同じＷ／Ｌを有する単位ＭＯＳトランジスタ
Ｔ１〜Ｔ４が水平方向に配列される。さらにＭＯＳトラ
ンジスタＴ１〜Ｔ４の各々は、ソース領域Ｓ、ゲート電
極Ｇ、およびドレイン領域Ｄを有する。図２（ａ）にお
いて斜線領域はチャネル領域を示す。単位ＭＯＳトラン
ジスタＴ１〜Ｔ４のそれぞれのソース領域Ｓは、配線Ｈ
ｓにより相互接続され、ドレイン領域Ｄは、配線Ｈｄに
より相互接続される。単位ＭＯＳトランジスタＴ１〜Ｔ
４のゲート電極Ｇは、配線Ｈｇにより相互接続される。
この構成においては、単位ＭＯＳトランジスタＴ１〜Ｔ
４が互いに並列に接続され、チャネル幅４Ｗを有するＭ
ＯＳトランジスタと等価となる。
レイアウトを示す。図２（ａ）において、各々が同一形
状を有し、同じＷ／Ｌを有する単位ＭＯＳトランジスタ
Ｔ１〜Ｔ４が水平方向に配列される。さらにＭＯＳトラ
ンジスタＴ１〜Ｔ４の各々は、ソース領域Ｓ、ゲート電
極Ｇ、およびドレイン領域Ｄを有する。図２（ａ）にお
いて斜線領域はチャネル領域を示す。単位ＭＯＳトラン
ジスタＴ１〜Ｔ４のそれぞれのソース領域Ｓは、配線Ｈ
ｓにより相互接続され、ドレイン領域Ｄは、配線Ｈｄに
より相互接続される。単位ＭＯＳトランジスタＴ１〜Ｔ
４のゲート電極Ｇは、配線Ｈｇにより相互接続される。
この構成においては、単位ＭＯＳトランジスタＴ１〜Ｔ
４が互いに並列に接続され、チャネル幅４Ｗを有するＭ
ＯＳトランジスタと等価となる。
【００６４】図２（ｂ）にＷ／Ｌを小さくする構成を示
す。図２（ｂ）において、単位ＭＯＳトランジスタＴ５
およびＴ６が互いに並列に配置される。単位ＭＯＳトラ
ンジスタＴ５およびＴ６は、同一形状を有し、同じＷ／
Ｌの値を有する。単位ＭＯＳトランジスタＴ５のドレイ
ン領域Ｄおよび単位ＭＯＳトランジスタＴ６のソース領
域Ｓは配線Ｈａにより相互接続される。また、単位ＭＯ
ＳトランジスタＴ５およびＴ６のゲート電極Ｇは配線Ｈ
ｇにより相互接続される。単位ＭＯＳトランジスタＴ５
のソース領域Ｓには配線Ｈｂが接続され、単位ＭＯＳト
ランジスタＴ６のドレイン領域Ｄには配線Ｈｃが接続さ
れる。この図２（ｂ）に示す構成の場合、単位ＭＯＳト
ランジスタＴ５およびＴ６が直列に接続される。したが
って、チャネル長が等価的に２倍とされたＭＯＳトラン
ジスタに等しくなる。
す。図２（ｂ）において、単位ＭＯＳトランジスタＴ５
およびＴ６が互いに並列に配置される。単位ＭＯＳトラ
ンジスタＴ５およびＴ６は、同一形状を有し、同じＷ／
Ｌの値を有する。単位ＭＯＳトランジスタＴ５のドレイ
ン領域Ｄおよび単位ＭＯＳトランジスタＴ６のソース領
域Ｓは配線Ｈａにより相互接続される。また、単位ＭＯ
ＳトランジスタＴ５およびＴ６のゲート電極Ｇは配線Ｈ
ｇにより相互接続される。単位ＭＯＳトランジスタＴ５
のソース領域Ｓには配線Ｈｂが接続され、単位ＭＯＳト
ランジスタＴ６のドレイン領域Ｄには配線Ｈｃが接続さ
れる。この図２（ｂ）に示す構成の場合、単位ＭＯＳト
ランジスタＴ５およびＴ６が直列に接続される。したが
って、チャネル長が等価的に２倍とされたＭＯＳトラン
ジスタに等しくなる。
【００６５】図２（ｃ）は、図２（ａ）および（ｂ）に
示す単位ＭＯＳトランジスタを相互接続した場合の電気
的等価回路を示す図である。図２（ｃ）において、ＭＯ
ＳトランジスタＴＲａおよびＴＲｂが直列に接続され
る。ＭＯＳトランジスタＴＲａは、図２（ｂ）に示す構
成を備え、単位ＭＯＳトランジスタＴ５およびＴ６の直
列接続により構成される。ＭＯＳトランジスタＴＲｂ
は、図２（ａ）に示す構成を備え、単位ＭＯＳトランジ
スタＴ１〜Ｔ４の並列接続を含む。ＭＯＳトランジスタ
ＴＲａは、そのゲート幅が単位ＭＯＳトランジスタのゲ
ート幅と同じであり、チャネル長が単位ＭＯＳトランジ
スタのチャネル長の２倍とされる。
示す単位ＭＯＳトランジスタを相互接続した場合の電気
的等価回路を示す図である。図２（ｃ）において、ＭＯ
ＳトランジスタＴＲａおよびＴＲｂが直列に接続され
る。ＭＯＳトランジスタＴＲａは、図２（ｂ）に示す構
成を備え、単位ＭＯＳトランジスタＴ５およびＴ６の直
列接続により構成される。ＭＯＳトランジスタＴＲｂ
は、図２（ａ）に示す構成を備え、単位ＭＯＳトランジ
スタＴ１〜Ｔ４の並列接続を含む。ＭＯＳトランジスタ
ＴＲａは、そのゲート幅が単位ＭＯＳトランジスタのゲ
ート幅と同じであり、チャネル長が単位ＭＯＳトランジ
スタのチャネル長の２倍とされる。
【００６６】ＭＯＳトランジスタＴＲｂは、そのゲート
幅が、単位ＭＯＳトランジスタの４倍とされ、そのチャ
ネル長は単位ＭＯＳトランジスタのそれと等しくされ
る。すなわち、ＭＯＳトランジスタＴＲａのゲート幅
（チャネル幅）とチャネル長（ゲート長）の比は、Ｗ／
２Ｌで与えられ、ＭＯＳトランジスタＴＲｂのチャネル
幅（ゲート幅）とチャネル長（ゲート長）の比は４Ｗ／
Ｌで与えられる。
幅が、単位ＭＯＳトランジスタの４倍とされ、そのチャ
ネル長は単位ＭＯＳトランジスタのそれと等しくされ
る。すなわち、ＭＯＳトランジスタＴＲａのゲート幅
（チャネル幅）とチャネル長（ゲート長）の比は、Ｗ／
２Ｌで与えられ、ＭＯＳトランジスタＴＲｂのチャネル
幅（ゲート幅）とチャネル長（ゲート長）の比は４Ｗ／
Ｌで与えられる。
【００６７】上述のように、単位ＭＯＳトランジスタを
複数個用いてＭＯＳトランジスタを構成することによ
り、１つのＭＯＳトランジスタを用いる場合に比べて、
製造パラメータのばらつきに起因する導電係数β１およ
びβ２のばらつきを小さくすることができる。この単位
ＭＯＳトランジスタを用いてＭＯＳトランジスタを実現
する構成はまた、以下の利点を与える。
複数個用いてＭＯＳトランジスタを構成することによ
り、１つのＭＯＳトランジスタを用いる場合に比べて、
製造パラメータのばらつきに起因する導電係数β１およ
びβ２のばらつきを小さくすることができる。この単位
ＭＯＳトランジスタを用いてＭＯＳトランジスタを実現
する構成はまた、以下の利点を与える。
【００６８】ＭＯＳトランジスタにおいては、狭チャネ
ル効果および短チャネル効果などゲート幅およびゲート
長に起因する効果が知られている。短チャネル効果にお
いては、しきい値電圧の絶対値が小さくなり、また狭チ
ャネル効果においては、しきい値電圧の絶対値が大きく
なる。したがって、所望のゲート幅およびゲート長の比
を実現するために、チャネル長を短くするかまたはゲー
ト幅を狭くした場合、上述のような効果が現われ、所望
のしきい値電圧を実現することができない。しかしなが
ら、単位ＭＯＳトランジスタを用いることにより、この
ような短チャネル効果および狭チャネル効果などのＭＯ
Ｓトランジスタの形状効果の影響を排除することがで
き、所望のしきい値電圧を正確に実現することができ
る。
ル効果および短チャネル効果などゲート幅およびゲート
長に起因する効果が知られている。短チャネル効果にお
いては、しきい値電圧の絶対値が小さくなり、また狭チ
ャネル効果においては、しきい値電圧の絶対値が大きく
なる。したがって、所望のゲート幅およびゲート長の比
を実現するために、チャネル長を短くするかまたはゲー
ト幅を狭くした場合、上述のような効果が現われ、所望
のしきい値電圧を実現することができない。しかしなが
ら、単位ＭＯＳトランジスタを用いることにより、この
ような短チャネル効果および狭チャネル効果などのＭＯ
Ｓトランジスタの形状効果の影響を排除することがで
き、所望のしきい値電圧を正確に実現することができ
る。
【００６９】図２（ｄ）は、単位ＭＯＳトランジスタの
他のレイアウトを示す図である。図２（ｄ）において
は、ＭＯＳトランジスタＴＲａが、垂直方向に配列され
た２個の単位ＭＯＳトランジスタＴ５およびＴ６で構成
され、ＭＯＳトランジスタＴＲｂが水平方向に並列に配
置された単位ＭＯＳトランジスタＴ１〜Ｔ４により構成
される。この図２（ｄ）に示す構成においても同様の効
果を得ることができる。すなわち、ＭＯＳトランジスタ
Ｑ１およびＱ２として、それぞれに対し、同一方向に配
置された同一形状を有する単位ＭＯＳトランジスタを用
いることにより、製造パラメータに起因する導電係数β
１およびβ２のばらつきを以下の理由により小さくする
ことができるとともに、形状効果を抑制することができ
る。
他のレイアウトを示す図である。図２（ｄ）において
は、ＭＯＳトランジスタＴＲａが、垂直方向に配列され
た２個の単位ＭＯＳトランジスタＴ５およびＴ６で構成
され、ＭＯＳトランジスタＴＲｂが水平方向に並列に配
置された単位ＭＯＳトランジスタＴ１〜Ｔ４により構成
される。この図２（ｄ）に示す構成においても同様の効
果を得ることができる。すなわち、ＭＯＳトランジスタ
Ｑ１およびＱ２として、それぞれに対し、同一方向に配
置された同一形状を有する単位ＭＯＳトランジスタを用
いることにより、製造パラメータに起因する導電係数β
１およびβ２のばらつきを以下の理由により小さくする
ことができるとともに、形状効果を抑制することができ
る。
【００７０】すなわち、製造時において、チャネル幅や
チャネル長がマスク位置合わせずれなどに起因して変動
した場合、ＭＯＳトランジスタを１個用いる場合には、
その影響が大きく導電係数βに現われる。たとえば、Ｗ
／Ｌが４０の場合、チャネル長Ｌが少し変動すれば、導
電係数βは大きく変化する。一方、単位ＭＯＳトランジ
スタのＷ／Ｌが小さい値に設定されていれば、このマス
ク位置合わせずれは小さく、ほぼ無視することができ
る。したがって、単位ＭＯＳトランジスタを複数個用い
ることにより、製造時のパラメータ変動の影響を排除
し、導電係数β１およびβ２のばらつきを抑制すること
ができる。
チャネル長がマスク位置合わせずれなどに起因して変動
した場合、ＭＯＳトランジスタを１個用いる場合には、
その影響が大きく導電係数βに現われる。たとえば、Ｗ
／Ｌが４０の場合、チャネル長Ｌが少し変動すれば、導
電係数βは大きく変化する。一方、単位ＭＯＳトランジ
スタのＷ／Ｌが小さい値に設定されていれば、このマス
ク位置合わせずれは小さく、ほぼ無視することができ
る。したがって、単位ＭＯＳトランジスタを複数個用い
ることにより、製造時のパラメータ変動の影響を排除
し、導電係数β１およびβ２のばらつきを抑制すること
ができる。
【００７１】また、特開平２−２４５８１０号公報に従
えば、この図１に示す基準電圧発生回路に用いるような
ＭＯＳトランジスタのチャネル長は、以下に述べる理由
のためにある程度長い方が望ましいとされる。たとえ
ば、半導体装置の他の回路部分においてチャネル長１μ
ｍ程度のＭＯＳトランジスタが用いられていても、この
図１に示す基準電圧発生回路においては、それよりもチ
ャネル長の長いたとえば５μｍ以上のチャネル長のＭＯ
Ｓトランジスタを用いるのが良い。すなわち、上式
（４）〜（７）においては、簡単化のため、ＭＯＳトラ
ンジスタの飽和領域のドレイン電流ＩＤＳは、ゲート−
ソース間電圧にのみ依存すると仮定している。しかしな
がら、実際には、このドレイン電流ＩＤＳは、ドレイン
−ソース間電圧によっても多少変化する。一般に、ドレ
イン電流ＩＤＳは、チャネル−ドレイン間空乏層幅をＬ
Ｄとすると、 ＩＤＳ＝ＩＤｓａｔ・Ｌ／（Ｌ−ＬＤ） で与えられる。ここで、ＩＤｓａｔは飽和ドレイン電流
を示し、Ｌはチャネル長を示す。パラメータＬＤは、Ｍ
ＯＳトランジスタのドレイン電圧ＶＤに依存する。した
がって上式からチャネル長Ｌが長いほど、このパラメー
タＬＤの影響を受ける場合が少なく、ドレイン電流ＩＤ
Ｓを一定とすることができる。一般に、ドレインコンダ
クタンスｇｄ（＝ｄＩＤＳ／ｄＶＤ（ＶＧ：一定））
は、チャネル長が短いほど大きくなることが知られてい
る。したがって、このチャネル長Ｌを長くすることによ
り、ドレインコンダクタンスｇｄは小さくすることがで
き、基準電圧Ｖ０はより安定となる。また、短チャネル
効果によるしきい値電圧変動を抑制するためにもチャネ
ル長Ｌは長くする方が良い。
えば、この図１に示す基準電圧発生回路に用いるような
ＭＯＳトランジスタのチャネル長は、以下に述べる理由
のためにある程度長い方が望ましいとされる。たとえ
ば、半導体装置の他の回路部分においてチャネル長１μ
ｍ程度のＭＯＳトランジスタが用いられていても、この
図１に示す基準電圧発生回路においては、それよりもチ
ャネル長の長いたとえば５μｍ以上のチャネル長のＭＯ
Ｓトランジスタを用いるのが良い。すなわち、上式
（４）〜（７）においては、簡単化のため、ＭＯＳトラ
ンジスタの飽和領域のドレイン電流ＩＤＳは、ゲート−
ソース間電圧にのみ依存すると仮定している。しかしな
がら、実際には、このドレイン電流ＩＤＳは、ドレイン
−ソース間電圧によっても多少変化する。一般に、ドレ
イン電流ＩＤＳは、チャネル−ドレイン間空乏層幅をＬ
Ｄとすると、 ＩＤＳ＝ＩＤｓａｔ・Ｌ／（Ｌ−ＬＤ） で与えられる。ここで、ＩＤｓａｔは飽和ドレイン電流
を示し、Ｌはチャネル長を示す。パラメータＬＤは、Ｍ
ＯＳトランジスタのドレイン電圧ＶＤに依存する。した
がって上式からチャネル長Ｌが長いほど、このパラメー
タＬＤの影響を受ける場合が少なく、ドレイン電流ＩＤ
Ｓを一定とすることができる。一般に、ドレインコンダ
クタンスｇｄ（＝ｄＩＤＳ／ｄＶＤ（ＶＧ：一定））
は、チャネル長が短いほど大きくなることが知られてい
る。したがって、このチャネル長Ｌを長くすることによ
り、ドレインコンダクタンスｇｄは小さくすることがで
き、基準電圧Ｖ０はより安定となる。また、短チャネル
効果によるしきい値電圧変動を抑制するためにもチャネ
ル長Ｌは長くする方が良い。
【００７２】また、図１に示す回路においては、ＭＯＳ
トランジスタＱ１〜Ｑ４のバックゲートは、それぞれの
ソースに接続されているが、これらのバックゲートは、
共通の基板端子に接続するように構成してもよい。しか
しながら、ＭＯＳトランジスタのしきい値電圧が、バッ
クゲートとソースとの間の電圧に従って変化するため、
このようなバックゲート効果の影響を避けるためには、
ＭＯＳトランジスタＱ１〜Ｑ４のそれぞれのバックゲー
トは対応のソースに接続する方が好ましい。
トランジスタＱ１〜Ｑ４のバックゲートは、それぞれの
ソースに接続されているが、これらのバックゲートは、
共通の基板端子に接続するように構成してもよい。しか
しながら、ＭＯＳトランジスタのしきい値電圧が、バッ
クゲートとソースとの間の電圧に従って変化するため、
このようなバックゲート効果の影響を避けるためには、
ＭＯＳトランジスタＱ１〜Ｑ４のそれぞれのバックゲー
トは対応のソースに接続する方が好ましい。
【００７３】また、抵抗素子Ｒ１の一方端は、接地ノー
ドに接続されているが、ノード３における電圧Ｖ３より
も低い一定の電圧レベルを与える基準電位ノードに接続
されてもよい。
ドに接続されているが、ノード３における電圧Ｖ３より
も低い一定の電圧レベルを与える基準電位ノードに接続
されてもよい。
【００７４】さらに、電源ノード４に負極性の電圧−Ｖ
が与えられているが、この負電圧−Ｖは、外部から与え
られてもよく、また半導体装置内部で発生される負電圧
が利用されてもよい。
が与えられているが、この負電圧−Ｖは、外部から与え
られてもよく、また半導体装置内部で発生される負電圧
が利用されてもよい。
【００７５】図３は、負電圧−Ｖを半導体装置内部で発
生する負電圧発生回路の構成を示す図である。この図３
に示す負電圧発生回路は、ダイナミック型ＲＡＭの基板
バイアスＶＢＢを発生する回路として一般によく用いら
れている。
生する負電圧発生回路の構成を示す図である。この図３
に示す負電圧発生回路は、ダイナミック型ＲＡＭの基板
バイアスＶＢＢを発生する回路として一般によく用いら
れている。
【００７６】図３において、負電圧発生回路は、電源ノ
ード１に与えられる電源電圧Ｖｃｃおよび接地ノードに
与えられる接地電圧Ｖｓｓを両動作電源電圧として動作
し、一定の周期およびパルス幅を有するパルス信号を発
生するリング発振器１０と、リング発振器１０の出力ノ
ード１５とノード１６の間に設けられ、リング発振器１
０からのパルス信号に従ってチャージポンプ動作を行な
うキャパシタ１１と、ノード１６と接地ノードとの間に
設けられ、ノード１６の電位を所定電位にクランプする
ダイオード素子１２と、ノード１６と負電圧ノード４と
の間に逆方向に接続されるダイオード素子１３と、ノー
ド４の電位を安定化するための安定化キャパシタ１４を
含む。ダイオード素子１２および１３は、それぞれドレ
インおよびゲートが相互接続されるＭＯＳトランジスタ
を用いて構成されてもよい。リング発振器１０は、たと
えば奇数段の縦列接続されたインバータ回路により構成
される。次に動作について簡単に説明する。
ード１に与えられる電源電圧Ｖｃｃおよび接地ノードに
与えられる接地電圧Ｖｓｓを両動作電源電圧として動作
し、一定の周期およびパルス幅を有するパルス信号を発
生するリング発振器１０と、リング発振器１０の出力ノ
ード１５とノード１６の間に設けられ、リング発振器１
０からのパルス信号に従ってチャージポンプ動作を行な
うキャパシタ１１と、ノード１６と接地ノードとの間に
設けられ、ノード１６の電位を所定電位にクランプする
ダイオード素子１２と、ノード１６と負電圧ノード４と
の間に逆方向に接続されるダイオード素子１３と、ノー
ド４の電位を安定化するための安定化キャパシタ１４を
含む。ダイオード素子１２および１３は、それぞれドレ
インおよびゲートが相互接続されるＭＯＳトランジスタ
を用いて構成されてもよい。リング発振器１０は、たと
えば奇数段の縦列接続されたインバータ回路により構成
される。次に動作について簡単に説明する。
【００７７】ノード１５に、リング発振器１０からのパ
ルス信号が供給される。このノード１５における信号レ
ベルの変化はキャパシタ１１を介してノード１６に伝達
される。ノード１５の電位が上昇し、応じてノード１６
の電位が上昇するとき、ダイオード素子１２により、こ
のノード１６の電位が放電され、ノード１６の電位レベ
ルが、ダイオード素子１２の順方向降下電圧ＶＳにクラ
ンプされる。ノード４の電圧レベルが０Ｖ以下であり、
ダイオード素子１３はオフ状態にある。
ルス信号が供給される。このノード１５における信号レ
ベルの変化はキャパシタ１１を介してノード１６に伝達
される。ノード１５の電位が上昇し、応じてノード１６
の電位が上昇するとき、ダイオード素子１２により、こ
のノード１６の電位が放電され、ノード１６の電位レベ
ルが、ダイオード素子１２の順方向降下電圧ＶＳにクラ
ンプされる。ノード４の電圧レベルが０Ｖ以下であり、
ダイオード素子１３はオフ状態にある。
【００７８】次にリング発振器１０からのパルス信号が
立下がり、ノード１５の電位がＨレベルからＬレベルに
低下すると、この負方向のノード１５における電位変化
は、キャパシタ１１を介してノード１６に伝達され、ノ
ード１６の電位が低下する。これにより、ダイオード素
子１２がオフ状態とされ、ダイオード素子１３がオン状
態となる。ノード１６からノード４（安定化キャパシタ
１４の一方電極）へ負電荷が伝達される。ノード４の電
位Ｖ（４）がノード１６の電位Ｖ（１６）よりもダイオ
ード素子１３の順方向降下電圧ＶＳ以上高いときに、ダ
イオード素子１３がオフ状態とされる。リング発振器１
０の１回の発振サイクルにおいて、キャパシタ１１およ
び１４の比（通常１０ないし１００）に相当する電圧だ
け、負電位ノード４の電圧レベルが低下する。上述の動
作を繰返すことにより、最終的に負電位ノード４の電圧
レベルは、次式（８）で示すように、一定の負電圧とな
る。
立下がり、ノード１５の電位がＨレベルからＬレベルに
低下すると、この負方向のノード１５における電位変化
は、キャパシタ１１を介してノード１６に伝達され、ノ
ード１６の電位が低下する。これにより、ダイオード素
子１２がオフ状態とされ、ダイオード素子１３がオン状
態となる。ノード１６からノード４（安定化キャパシタ
１４の一方電極）へ負電荷が伝達される。ノード４の電
位Ｖ（４）がノード１６の電位Ｖ（１６）よりもダイオ
ード素子１３の順方向降下電圧ＶＳ以上高いときに、ダ
イオード素子１３がオフ状態とされる。リング発振器１
０の１回の発振サイクルにおいて、キャパシタ１１およ
び１４の比（通常１０ないし１００）に相当する電圧だ
け、負電位ノード４の電圧レベルが低下する。上述の動
作を繰返すことにより、最終的に負電位ノード４の電圧
レベルは、次式（８）で示すように、一定の負電圧とな
る。
【００７９】 −Ｖ＝−（Ｖｃｃ−２・ＶＳ） …（８） 前述のごとく、本発明の基準電圧発生回路においては、
抵抗素子Ｒ２を流れる電流は小さい（図１に示すＭＯＳ
トランジスタＱ４のクランプ動作を実現するため、この
ＭＯＳトランジスタＱ４には微小電流のみが流れる）。
したがって、図３に示す負電圧発生回路は、大きな電流
供給能力は要求されず、小面積をものを利用することが
できる。また、この基準電圧発生回路がダイナミック型
ＲＡＭに適用される場合には、このダイナミック型ＲＡ
Ｍにおいて基板バイアスを発生するために用いられてい
る負電圧発生回路からの負電圧を利用する構成としても
よい。また、ダイナミック型ＲＡＭに限らず、同一基板
上に負電圧を発生する回路を備える場合には、その負電
圧を利用することができる。
抵抗素子Ｒ２を流れる電流は小さい（図１に示すＭＯＳ
トランジスタＱ４のクランプ動作を実現するため、この
ＭＯＳトランジスタＱ４には微小電流のみが流れる）。
したがって、図３に示す負電圧発生回路は、大きな電流
供給能力は要求されず、小面積をものを利用することが
できる。また、この基準電圧発生回路がダイナミック型
ＲＡＭに適用される場合には、このダイナミック型ＲＡ
Ｍにおいて基板バイアスを発生するために用いられてい
る負電圧発生回路からの負電圧を利用する構成としても
よい。また、ダイナミック型ＲＡＭに限らず、同一基板
上に負電圧を発生する回路を備える場合には、その負電
圧を利用することができる。
【００８０】［変更例１］図４は、この発明の第１の実
施例である基準電圧発生回路の第１の変更例を示す図で
ある。図４に示す基準電圧発生回路においては、図１に
示す抵抗素子Ｒ１およびＲ２に代えて、エンハンスメン
ト型ｎチャネルＭＯＳトランジスタＱ２０およびＱ２１
が設けられる。他の構成は、図１に示すものと同じであ
り、対応するものには同一の参照番号を付す。
施例である基準電圧発生回路の第１の変更例を示す図で
ある。図４に示す基準電圧発生回路においては、図１に
示す抵抗素子Ｒ１およびＲ２に代えて、エンハンスメン
ト型ｎチャネルＭＯＳトランジスタＱ２０およびＱ２１
が設けられる。他の構成は、図１に示すものと同じであ
り、対応するものには同一の参照番号を付す。
【００８１】ＭＯＳトランジスタＱ２０は、そのゲート
が電源ノード１に接続され、そのドレインがノード３に
接続され、バックゲートおよびソースが接地ノードに接
続される。ＭＯＳトランジスタＱ２１は、そのゲートが
接地ノードに接続され、そのドレインがノード５に接続
され、そのバックゲートおよびソースが負電位ノード４
に接続される。ＭＯＳトランジスタＱ２０およびＱ２１
の導電係数β２０およびβ２１がそれぞれ、ＭＯＳトラ
ンジスタＱ３およびＱ４の導電係数β３およびβ４に比
べて十分小さい場合には、ＭＯＳトランジスタＱ３およ
びＱ４はダイオード動作し、ノード３および５の電圧Ｖ
３およびＶ５は、それぞれ、 Ｖ３＝Ｖｃｃ＋ＶＴＰ３ …（９） Ｖ５＝ＶＴＰ４ …（１０） となる。ノード３および５の電圧Ｖ３およびＶ５は、図
１に示す実施例のそれと同じであり、図１に示す基準電
圧発生回路と同様電源電圧Ｖｃｃおよび温度依存性のな
い一定の電圧レベルの基準電圧Ｖ０を生成することがで
きる。
が電源ノード１に接続され、そのドレインがノード３に
接続され、バックゲートおよびソースが接地ノードに接
続される。ＭＯＳトランジスタＱ２１は、そのゲートが
接地ノードに接続され、そのドレインがノード５に接続
され、そのバックゲートおよびソースが負電位ノード４
に接続される。ＭＯＳトランジスタＱ２０およびＱ２１
の導電係数β２０およびβ２１がそれぞれ、ＭＯＳトラ
ンジスタＱ３およびＱ４の導電係数β３およびβ４に比
べて十分小さい場合には、ＭＯＳトランジスタＱ３およ
びＱ４はダイオード動作し、ノード３および５の電圧Ｖ
３およびＶ５は、それぞれ、 Ｖ３＝Ｖｃｃ＋ＶＴＰ３ …（９） Ｖ５＝ＶＴＰ４ …（１０） となる。ノード３および５の電圧Ｖ３およびＶ５は、図
１に示す実施例のそれと同じであり、図１に示す基準電
圧発生回路と同様電源電圧Ｖｃｃおよび温度依存性のな
い一定の電圧レベルの基準電圧Ｖ０を生成することがで
きる。
【００８２】図４に示す基準電圧発生回路においては、
抵抗素子をＭＯＳトランジスタを用いて形成しているた
め、その素子占有面積を小さくすることができ、応じて
半導体基板上に占める基準電圧発生回路の面積を大幅に
低減することができる。
抵抗素子をＭＯＳトランジスタを用いて形成しているた
め、その素子占有面積を小さくすることができ、応じて
半導体基板上に占める基準電圧発生回路の面積を大幅に
低減することができる。
【００８３】［変更例２］図５は、この発明の第１の実
施例である基準電圧発生回路の第２の変更例を示す図で
ある。図５に示す基準電圧発生回路においては、出力ノ
ード２を放電するＭＯＳトランジスタＱ２のゲート電圧
を規定するＭＯＳトランジスタとして、エンハンスメン
ト型ｎチャネルＭＯＳトランジスタＱ１０が用いられ
る。他の構成は図１に示すものと同じであり、対応する
ものには同一の参照番号を付す。ＭＯＳトランジスタＱ
１０は、そのゲートおよびドレインが接地ノードに接続
され、そのバックゲートおよびソースがノード５に接続
される。ノード５と負電位ノード４の間には抵抗素子Ｒ
２が設けられる。ＭＯＳトランジスタＱ１０の等価抵抗
値が、抵抗素子Ｒ２の抵抗値よりも十分小さい場合に
は、ノード５の電圧Ｖ５は、次式（１１）で与えられ
る。
施例である基準電圧発生回路の第２の変更例を示す図で
ある。図５に示す基準電圧発生回路においては、出力ノ
ード２を放電するＭＯＳトランジスタＱ２のゲート電圧
を規定するＭＯＳトランジスタとして、エンハンスメン
ト型ｎチャネルＭＯＳトランジスタＱ１０が用いられ
る。他の構成は図１に示すものと同じであり、対応する
ものには同一の参照番号を付す。ＭＯＳトランジスタＱ
１０は、そのゲートおよびドレインが接地ノードに接続
され、そのバックゲートおよびソースがノード５に接続
される。ノード５と負電位ノード４の間には抵抗素子Ｒ
２が設けられる。ＭＯＳトランジスタＱ１０の等価抵抗
値が、抵抗素子Ｒ２の抵抗値よりも十分小さい場合に
は、ノード５の電圧Ｖ５は、次式（１１）で与えられ
る。
【００８４】 Ｖ５＝−ＶＴＮ１０ …（１１） この場合、ＭＯＳトランジスタＱ２を流れるドレイン電
流ＩＤＳは、 ＩＤＳ＝（β２／２）（−ＶＴＮ１０−Ｖ０−ＶＴＰ２）2 …（１２） で与えられる。このＭＯＳトランジスタＱ２を流れるド
レイン電流は、ＭＯＳトランジスタＱ１を流れるドレイ
ン電流と等しいため、次式（１３）および（１４）が得
られる。
流ＩＤＳは、 ＩＤＳ＝（β２／２）（−ＶＴＮ１０−Ｖ０−ＶＴＰ２）2 …（１２） で与えられる。このＭＯＳトランジスタＱ２を流れるド
レイン電流は、ＭＯＳトランジスタＱ１を流れるドレイ
ン電流と等しいため、次式（１３）および（１４）が得
られる。
【００８５】 （β２／２）（−ＶＴＮ１０−Ｖ０−ＶＴＰ２）2 ＝（β１／２）（ＶＴＰ３ −ＶＴＰ１）2 …（１３） Ｖ０＝（β１／β２）1/2 （ＶＴＰ１−ＶＴＰ３）−（ＶＴＰ２＋ＶＴＮ１０） …（１４） 式（１４）において、右辺第２項は、ｐチャネルＭＯＳ
トランジスタＱ２のしきい値電圧ＶＴＰ２とｎチャネル
ＭＯＳトランジスタＱ１０のしきい値電圧ＶＴＮ１０の
算術和を含む。このしきい値電圧ＶＴＰ２およびＶＴＮ
１０は互いに逆極性であり、互いに逆方向の温度依存特
性を有している（図２８参照）。したがって、式（１
４）の右辺第２項においても、温度依存特性は相殺され
るため、出力電圧（基準電圧）Ｖ０の温度依存性は、図
１に示すようにｐチャネルＭＯＳトランジスタＱ４を用
いた場合と同様に小さくすることができる。
トランジスタＱ２のしきい値電圧ＶＴＰ２とｎチャネル
ＭＯＳトランジスタＱ１０のしきい値電圧ＶＴＮ１０の
算術和を含む。このしきい値電圧ＶＴＰ２およびＶＴＮ
１０は互いに逆極性であり、互いに逆方向の温度依存特
性を有している（図２８参照）。したがって、式（１
４）の右辺第２項においても、温度依存特性は相殺され
るため、出力電圧（基準電圧）Ｖ０の温度依存性は、図
１に示すようにｐチャネルＭＯＳトランジスタＱ４を用
いた場合と同様に小さくすることができる。
【００８６】［実施例２］図６は、この発明の第２の実
施例である基準電圧発生回路の構成を示す図である。図
６において、基準電圧発生回路は、電源ノード１とノー
ド３の間に接続されるｐチャネルＭＯＳトランジスタＱ
３と、ノード３と接地ノードの間に接続される抵抗素子
Ｒ１と、電源ノード１とノード３０の間に接続されるｐ
チャネルＭＯＳトランジスタＱ１と、ノード３０と接地
ノードとの間に接続されるｐチャネルＭＯＳトランジス
タＱ２を含む。このＭＯＳトランジスタＱ１〜Ｑ３およ
び抵抗素子Ｒ１を含む構成は、図２７に示す従来の基準
電圧発生回路の構成と同じである。すなわち、ＭＯＳト
ランジスタＱ３の等価抵抗値は、抵抗素子Ｒ１の抵抗値
Ｒ１よりも十分小さくされており、ノード３には、Ｖｃ
ｃ＋ＶＴＰ３の電圧が現われる。ＭＯＳトランジスタＱ
１およびＱ２のドレイン電流ＩＤＳにより、ノード３０
には、前述の式（３）から次式（１５）で表わされる電
圧Ｖ３０が発生する。
施例である基準電圧発生回路の構成を示す図である。図
６において、基準電圧発生回路は、電源ノード１とノー
ド３の間に接続されるｐチャネルＭＯＳトランジスタＱ
３と、ノード３と接地ノードの間に接続される抵抗素子
Ｒ１と、電源ノード１とノード３０の間に接続されるｐ
チャネルＭＯＳトランジスタＱ１と、ノード３０と接地
ノードとの間に接続されるｐチャネルＭＯＳトランジス
タＱ２を含む。このＭＯＳトランジスタＱ１〜Ｑ３およ
び抵抗素子Ｒ１を含む構成は、図２７に示す従来の基準
電圧発生回路の構成と同じである。すなわち、ＭＯＳト
ランジスタＱ３の等価抵抗値は、抵抗素子Ｒ１の抵抗値
Ｒ１よりも十分小さくされており、ノード３には、Ｖｃ
ｃ＋ＶＴＰ３の電圧が現われる。ＭＯＳトランジスタＱ
１およびＱ２のドレイン電流ＩＤＳにより、ノード３０
には、前述の式（３）から次式（１５）で表わされる電
圧Ｖ３０が発生する。
【００８７】 Ｖ３０＝（β１／β２）1/2 （ＶＴＰ１−ＶＴＰ３）−ＶＴＰ２ …（１５） 基準電圧発生回路は、さらに、ノード３０と出力ノード
２の間に接続されるエンハンスメント型ｐチャネルＭＯ
ＳトランジスタＱ３０と、出力ノード２と接地ノードの
間に接続される抵抗Ｒ３０を有する抵抗素子Ｒ３０を含
む。ＭＯＳトランジスタＱ３０は、そのバックゲートお
よびソースがノード３０に接続され、ゲートおよびドレ
インが出力ノード２に接続される。抵抗素子Ｒ３０の抵
抗値Ｒ３０は、ＭＯＳトランジスタＱ３０の等価抵抗値
よりも十分大きくされており、ＭＯＳトランジスタＱ３
０はダイオード動作をする。また、抵抗Ｒ３０の抵抗値
は十分大きく、ＭＯＳトランジスタＱ２を介して流れる
電流に比べてこのＭＯＳトランジスタＱ３０および抵抗
素子Ｒ３０を介して流れる電流を無視することができる
とすれば、出力ノード２には次式（１６）で表わされる
電圧Ｖ０が発生する。
２の間に接続されるエンハンスメント型ｐチャネルＭＯ
ＳトランジスタＱ３０と、出力ノード２と接地ノードの
間に接続される抵抗Ｒ３０を有する抵抗素子Ｒ３０を含
む。ＭＯＳトランジスタＱ３０は、そのバックゲートお
よびソースがノード３０に接続され、ゲートおよびドレ
インが出力ノード２に接続される。抵抗素子Ｒ３０の抵
抗値Ｒ３０は、ＭＯＳトランジスタＱ３０の等価抵抗値
よりも十分大きくされており、ＭＯＳトランジスタＱ３
０はダイオード動作をする。また、抵抗Ｒ３０の抵抗値
は十分大きく、ＭＯＳトランジスタＱ２を介して流れる
電流に比べてこのＭＯＳトランジスタＱ３０および抵抗
素子Ｒ３０を介して流れる電流を無視することができる
とすれば、出力ノード２には次式（１６）で表わされる
電圧Ｖ０が発生する。
【００８８】 Ｖ０＝Ｖ３０＋ＶＴＰ３０ ＝（β１／β２）1/2 （ＶＴＰ１−ＶＴＰ３）−（ＶＴＰ２−ＶＴＰ３０ ） …（１６） ここで、ＶＴＰ３０は、ＭＯＳトランジスタＱ３０のし
きい値電圧を示す。
きい値電圧を示す。
【００８９】式（１６）において、右辺第２項は、ｐチ
ャネルＭＯＳトランジスタＱ２およびＱ３０のしきい値
電圧の差で表わされ、したがってこれらのＭＯＳトラン
ジスタＱ２およびＱ３０のしきい値電圧ＶＴＰ２および
ＶＴＰ３０の有する温度依存性が相殺されるため、応じ
て出力電圧Ｖ０の温度依存性を低減することができる。
ャネルＭＯＳトランジスタＱ２およびＱ３０のしきい値
電圧の差で表わされ、したがってこれらのＭＯＳトラン
ジスタＱ２およびＱ３０のしきい値電圧ＶＴＰ２および
ＶＴＰ３０の有する温度依存性が相殺されるため、応じ
て出力電圧Ｖ０の温度依存性を低減することができる。
【００９０】なお、図６に示す構成において、抵抗素子
Ｒ１および／またはＲ３０は、抵抗モードで動作するＭ
ＯＳトランジスタで置換えることができる（図４参
照）。
Ｒ１および／またはＲ３０は、抵抗モードで動作するＭ
ＯＳトランジスタで置換えることができる（図４参
照）。
【００９１】［変更例］図７は、この発明の第２の実施
例の変更例を示す図である。図７に示す基準電圧発生回
路においては、図６に示す温度依存性相殺のためのｐチ
ャネルＭＯＳトランジスタＱ３０に代えて、エンハンス
メント型ｎチャネルＭＯＳトランジスタＱ３１が設けら
れる。このＭＯＳトランジスタＱ３１は、そのゲートお
よびドレインがノード３０に接続され、バックゲートお
よびソースが出力ノード２に接続される。他の構成は図
６に示すものと同じであり、対応する部分には同一の参
照番号を付す。図７に示す構成の場合、出力ノード２に
は、次式（１７）で表わされる電圧Ｖ０が発生する。
例の変更例を示す図である。図７に示す基準電圧発生回
路においては、図６に示す温度依存性相殺のためのｐチ
ャネルＭＯＳトランジスタＱ３０に代えて、エンハンス
メント型ｎチャネルＭＯＳトランジスタＱ３１が設けら
れる。このＭＯＳトランジスタＱ３１は、そのゲートお
よびドレインがノード３０に接続され、バックゲートお
よびソースが出力ノード２に接続される。他の構成は図
６に示すものと同じであり、対応する部分には同一の参
照番号を付す。図７に示す構成の場合、出力ノード２に
は、次式（１７）で表わされる電圧Ｖ０が発生する。
【００９２】 Ｖ０＝Ｖ３０−ＶＴＮ３１ ＝（β１／β２）1/2 （ＶＴＰ１−ＶＴＰ３）−（ＶＴＰ２＋ＶＴＮ３１ ） …（１７） ここで、ＶＴＮ３１は、ＭＯＳトランジスタＱ３１のし
きい値電圧を示す。式（１７）の右辺第２項は、ｐチャ
ネルＭＯＳトランジスタＱ２のしきい値電圧ＶＴＰ２と
ｎチャネルＭＯＳトランジスタＱ３１のしきい値電圧Ｖ
ＴＮ３１の代数的和で表わされており、したがってしき
い値電圧の温度依存性が相殺され、応じて出力電圧Ｖ０
の温度依存性を低減することができる。
きい値電圧を示す。式（１７）の右辺第２項は、ｐチャ
ネルＭＯＳトランジスタＱ２のしきい値電圧ＶＴＰ２と
ｎチャネルＭＯＳトランジスタＱ３１のしきい値電圧Ｖ
ＴＮ３１の代数的和で表わされており、したがってしき
い値電圧の温度依存性が相殺され、応じて出力電圧Ｖ０
の温度依存性を低減することができる。
【００９３】なお、この図７に示す構成においても、抵
抗素子Ｒ１および／またはＲ３０は、抵抗接続されたＭ
ＯＳトランジスタで構成されてもよい（図４参照）。
抗素子Ｒ１および／またはＲ３０は、抵抗接続されたＭ
ＯＳトランジスタで構成されてもよい（図４参照）。
【００９４】図６および図７に示すように、出力ノード
２と接地ノードとの間にＭＯＳトランジスタＱ２と並列
にダイオード接続されたＭＯＳトランジスタと抵抗素子
を直列態様で接続し、このダイオード接続されたＭＯＳ
トランジスタと抵抗素子の接続点から出力電圧を取り出
す構成とすることにより、温度依存性の低減されたかつ
電源電圧Ｖｃｃに対する依存性のない出力電圧Ｖ０を発
生することができる。
２と接地ノードとの間にＭＯＳトランジスタＱ２と並列
にダイオード接続されたＭＯＳトランジスタと抵抗素子
を直列態様で接続し、このダイオード接続されたＭＯＳ
トランジスタと抵抗素子の接続点から出力電圧を取り出
す構成とすることにより、温度依存性の低減されたかつ
電源電圧Ｖｃｃに対する依存性のない出力電圧Ｖ０を発
生することができる。
【００９５】［実施例３］図８はこの発明の基準電圧発
生回路の第３の実施例の構成を示す図である。図８にお
いて、基準電圧発生回路は、ノード７と出力ノード２の
間に接続されるｐチャネルＭＯＳトランジスタＱ１と、
ノード６とノード３の間に接続され、ＭＯＳトランジス
タＱ１のゲート電圧を設定するｐチャネルＭＯＳトラン
ジスタＱ３と、ノード３と接地ノードとの間に接続され
る抵抗素子Ｒ１と、出力ノード２と接地ノードとの間に
接続されるｐチャネルＭＯＳトランジスタＱ２と、接地
ノードとノード５の間に接続され、ＭＯＳトランジスタ
Ｑ２のゲート電位を設定するｐチャネルＭＯＳトランジ
スタＱ４と、ノード５と負電位ノード４の間に接続され
る抵抗素子Ｒ２を含む。このＭＯＳトランジスタＱ１〜
Ｑ４および抵抗素子Ｒ１およびＲ２の構成は、図１に示
す構成と同じである。
生回路の第３の実施例の構成を示す図である。図８にお
いて、基準電圧発生回路は、ノード７と出力ノード２の
間に接続されるｐチャネルＭＯＳトランジスタＱ１と、
ノード６とノード３の間に接続され、ＭＯＳトランジス
タＱ１のゲート電圧を設定するｐチャネルＭＯＳトラン
ジスタＱ３と、ノード３と接地ノードとの間に接続され
る抵抗素子Ｒ１と、出力ノード２と接地ノードとの間に
接続されるｐチャネルＭＯＳトランジスタＱ２と、接地
ノードとノード５の間に接続され、ＭＯＳトランジスタ
Ｑ２のゲート電位を設定するｐチャネルＭＯＳトランジ
スタＱ４と、ノード５と負電位ノード４の間に接続され
る抵抗素子Ｒ２を含む。このＭＯＳトランジスタＱ１〜
Ｑ４および抵抗素子Ｒ１およびＲ２の構成は、図１に示
す構成と同じである。
【００９６】この図８に示す基準電圧発生回路は、さら
に、ノード６と電源ノード１の間に接続されるエンハン
スメント型ｎチャネルＭＯＳトランジスタＱ６と、電源
ノード１とノード７の間に接続されるエンハンスメント
型ｎチャネルＭＯＳトランジスタＱ５を含む。ＭＯＳト
ランジスタＱ５およびＱ６は、それぞれしきい値電圧Ｖ
ＴＮ５およびＶＴＮ６を有する。ＭＯＳトランジスタＱ
５の導電係数β５は、ＭＯＳトランジスタＱ１およびＱ
２の導電係数β１およびβ２よりも十分大きくされる。
また、抵抗素子Ｒ１の抵抗値は、ＭＯＳトランジスタＱ
３およびＱ６のそれぞれの等価抵抗値よりも十分大きく
される。次に動作について説明する。
に、ノード６と電源ノード１の間に接続されるエンハン
スメント型ｎチャネルＭＯＳトランジスタＱ６と、電源
ノード１とノード７の間に接続されるエンハンスメント
型ｎチャネルＭＯＳトランジスタＱ５を含む。ＭＯＳト
ランジスタＱ５およびＱ６は、それぞれしきい値電圧Ｖ
ＴＮ５およびＶＴＮ６を有する。ＭＯＳトランジスタＱ
５の導電係数β５は、ＭＯＳトランジスタＱ１およびＱ
２の導電係数β１およびβ２よりも十分大きくされる。
また、抵抗素子Ｒ１の抵抗値は、ＭＯＳトランジスタＱ
３およびＱ６のそれぞれの等価抵抗値よりも十分大きく
される。次に動作について説明する。
【００９７】上述の条件により、ＭＯＳトランジスタＱ
５およびＱ６はダイオードモードで動作し、ノード６お
よび７の電圧Ｖ６およびＶ７が、それぞれ次式（１８）
および（１９）で与えられる。
５およびＱ６はダイオードモードで動作し、ノード６お
よび７の電圧Ｖ６およびＶ７が、それぞれ次式（１８）
および（１９）で与えられる。
【００９８】 Ｖ６＝Ｖｃｃ−ＶＴＮ６ …（１８） Ｖ７＝Ｖｃｃ−ＶＴＮ５ …（１９） ノード３の電圧Ｖ３は、したがって、次式（２０）で与
えられる。
えられる。
【００９９】 Ｖ３＝Ｖｃｃ−ＶＴＮ６＋ＶＴＰ３ …（２０） ＭＯＳトランジスタＱ１およびＱ２は飽和領域で動作す
ると、ＭＯＳトランジスタＱ１およびＱ２のドレイン電
流ＩＤＳは、それぞれ次式（２１）および（２２）で与
えられる。
ると、ＭＯＳトランジスタＱ１およびＱ２のドレイン電
流ＩＤＳは、それぞれ次式（２１）および（２２）で与
えられる。
【０１００】 ＩＤＳ＝（β１／２）｛Ｖ３−（Ｖｃｃ−ＶＴＮ５）−ＶＴＰ１｝2 ＝（β１／２）｛（ＶＴＮ５−ＶＴＮ６）＋（ＶＴＰ３−ＶＴＰ１）｝2 …（２１） ＝（β２／２）（ＶＴＰ４−Ｖ０−ＶＴＰ２）2 …（２２） 式（２１）および（２２）から、出力電圧Ｖ０は、次式
（２３）で与えられる。
（２３）で与えられる。
【０１０１】 Ｖ０＝（β１／β２）1/2 ｛（ＶＴＮ６−ＶＴＮ５）＋（ＶＴＰ１−ＶＴＰ３ ）｝−（ＶＴＰ２−ＶＴＰ４） …（２３ ） 式（２３）の右辺第１項、第２項および第３項いずれ
も、しきい値電圧の差で表現されるため、出力電圧Ｖ０
の温度依存性が大幅に低減される。
も、しきい値電圧の差で表現されるため、出力電圧Ｖ０
の温度依存性が大幅に低減される。
【０１０２】特に、ｐチャネルＭＯＳトランジスタＱ
１、Ｑ２、Ｑ３およびＱ４のしきい値電圧ＶＴＰ１、Ｖ
ＴＰ２、ＶＴＰ３およびＶＴＰ４がすべて等しく、ｎチ
ャネルＭＯＳトランジスタＱ５およびＱ６のしきい値電
圧ＶＴＮ５およびＶＴＮ６が異なっている場合には、出
力電圧Ｖ０は、次式（２４）で与えられる。
１、Ｑ２、Ｑ３およびＱ４のしきい値電圧ＶＴＰ１、Ｖ
ＴＰ２、ＶＴＰ３およびＶＴＰ４がすべて等しく、ｎチ
ャネルＭＯＳトランジスタＱ５およびＱ６のしきい値電
圧ＶＴＮ５およびＶＴＮ６が異なっている場合には、出
力電圧Ｖ０は、次式（２４）で与えられる。
【０１０３】 Ｖ０＝（β１／β２）1/2 （ＶＴＮ６−ＶＴＮ５） …（２４） したがって、１種類のｐチャネルＭＯＳトランジスタの
しきい値電圧と２種類のｎチャネルＭＯＳトランジスタ
のしきい値電圧を有する半導体装置において、ｎチャネ
ルＭＯＳトランジスタのしきい値電圧の差に基づいて温
度および電源電圧に対する依存性がともに少ない基準電
圧を発生する回路を実現することができる。
しきい値電圧と２種類のｎチャネルＭＯＳトランジスタ
のしきい値電圧を有する半導体装置において、ｎチャネ
ルＭＯＳトランジスタのしきい値電圧の差に基づいて温
度および電源電圧に対する依存性がともに少ない基準電
圧を発生する回路を実現することができる。
【０１０４】また、図８に示す構成において、ＭＯＳト
ランジスタＱ３とＭＯＳトランジスタＱ６の位置を入れ
替えても同様の効果を得ることができる。またＭＯＳト
ランジスタＱ１およびＱ３のバックゲートはノード７お
よび６にそれぞれ接続されるが、これはＭＯＳトランジ
スタのバックゲート効果の影響をなくし、ＭＯＳトラン
ジスタＱ１およびＱ３のしきい値電圧ＶＴＰ１およびＶ
ＴＰ３をそれぞれ安定に一定値に保持するためである。
ランジスタＱ３とＭＯＳトランジスタＱ６の位置を入れ
替えても同様の効果を得ることができる。またＭＯＳト
ランジスタＱ１およびＱ３のバックゲートはノード７お
よび６にそれぞれ接続されるが、これはＭＯＳトランジ
スタのバックゲート効果の影響をなくし、ＭＯＳトラン
ジスタＱ１およびＱ３のしきい値電圧ＶＴＰ１およびＶ
ＴＰ３をそれぞれ安定に一定値に保持するためである。
【０１０５】［変更例］図９は、この発明の第３の実施
例の基準電圧発生回路の変更例を示す図である。図９に
示す基準電圧発生回路においては、図８に示す基準電圧
発生回路のｐチャネルＭＯＳトランジスタＱ４に代え
て、しきい値電圧ＶＴＮ１０を有するエンハンスメント
型ｎチャネルＭＯＳトランジスタＱ１０が用いられる。
他の構成は、図８に示す基準電圧発生回路のそれと同じ
である。ＭＯＳトランジスタＱ１０は、そのゲートおよ
びドレインが接地ノードに接続され、ソースおよびバッ
クゲートがノード５に接続される。抵抗素子Ｒ２の抵抗
値Ｒ２は、ＭＯＳトランジスタＱ１０の等価抵抗値より
も十分大きくされる。このとき、ＭＯＳトランジスタＱ
１０はダイオードモードで動作し、ノード５の電圧Ｖ５
は、−ＶＴＮ５で与えられる。したがって、式（２３）
において、ＶＴＰ４を−ＶＴＮ１０で置換えることによ
り、次式（２５）で表わされる出力電圧Ｖ０が出力ノー
ド２に発生する。
例の基準電圧発生回路の変更例を示す図である。図９に
示す基準電圧発生回路においては、図８に示す基準電圧
発生回路のｐチャネルＭＯＳトランジスタＱ４に代え
て、しきい値電圧ＶＴＮ１０を有するエンハンスメント
型ｎチャネルＭＯＳトランジスタＱ１０が用いられる。
他の構成は、図８に示す基準電圧発生回路のそれと同じ
である。ＭＯＳトランジスタＱ１０は、そのゲートおよ
びドレインが接地ノードに接続され、ソースおよびバッ
クゲートがノード５に接続される。抵抗素子Ｒ２の抵抗
値Ｒ２は、ＭＯＳトランジスタＱ１０の等価抵抗値より
も十分大きくされる。このとき、ＭＯＳトランジスタＱ
１０はダイオードモードで動作し、ノード５の電圧Ｖ５
は、−ＶＴＮ５で与えられる。したがって、式（２３）
において、ＶＴＰ４を−ＶＴＮ１０で置換えることによ
り、次式（２５）で表わされる出力電圧Ｖ０が出力ノー
ド２に発生する。
【０１０６】 Ｖ０＝（β１／β２）1/2 ｛（ＶＴＮ６−ＶＴＮ５）＋（ＶＴＰ１−ＶＴＰ３ ）｝−（ＶＴＰ２＋ＶＴＮ１０） …（２５） 式（２５）の右辺第１項、第２項および第３項いずれに
おいても、しきい値電圧の温度依存性が相殺されるた
め、出力電圧Ｖ０の温度依存性は大幅に低減される。
おいても、しきい値電圧の温度依存性が相殺されるた
め、出力電圧Ｖ０の温度依存性は大幅に低減される。
【０１０７】［実施例４］図１０は、この発明の第４の
実施例である基準電圧発生回路の構成を示す図である。
図１０において、基準電圧発生回路は、ノード６とノー
ド３の間に接続され、ダイオードモードで動作するｐチ
ャネルＭＯＳトランジスタＱ３と、ノード７とノード３
０の間に接続され、ノード３上の電圧Ｖ３に従ってノー
ド７からノード３０に電流を供給するｐチャネルＭＯＳ
トランジスタＱ１と、ノード３０と接地ノードの間に接
続されかつゲートが接地ノードに接続され、ノード３０
から接地ノードへ電流を放電するｐチャネルＭＯＳトラ
ンジスタＱ２と、ノード３と接地ノードの間に接続され
る抵抗値Ｒ１を有する抵抗素子Ｒ１を含む。ＭＯＳトラ
ンジスタＱ３はそのゲートおよびドレインがノード３に
接続される。ＭＯＳトランジスタＱ１〜Ｑ３のバックゲ
ートはそれぞれのソースに接続され、バックゲート効果
を排除する。
実施例である基準電圧発生回路の構成を示す図である。
図１０において、基準電圧発生回路は、ノード６とノー
ド３の間に接続され、ダイオードモードで動作するｐチ
ャネルＭＯＳトランジスタＱ３と、ノード７とノード３
０の間に接続され、ノード３上の電圧Ｖ３に従ってノー
ド７からノード３０に電流を供給するｐチャネルＭＯＳ
トランジスタＱ１と、ノード３０と接地ノードの間に接
続されかつゲートが接地ノードに接続され、ノード３０
から接地ノードへ電流を放電するｐチャネルＭＯＳトラ
ンジスタＱ２と、ノード３と接地ノードの間に接続され
る抵抗値Ｒ１を有する抵抗素子Ｒ１を含む。ＭＯＳトラ
ンジスタＱ３はそのゲートおよびドレインがノード３に
接続される。ＭＯＳトランジスタＱ１〜Ｑ３のバックゲ
ートはそれぞれのソースに接続され、バックゲート効果
を排除する。
【０１０８】基準電圧発生回路は、さらに、電源ノード
１とノード６の間に接続されるエンハンスメント型ｎチ
ャネルＭＯＳトランジスタＱ６、電源ノード１とノード
７の間に接続されるエンハンスメント型ｎチャネルＭＯ
ＳトランジスタＱ５と、ノード３０と出力ノード２の間
に接続されるエンハンスメント型ｐチャネルＭＯＳトラ
ンジスタＱ３０と、出力ノード２と接地ノードの間に接
続される抵抗素子Ｒ３０を含む。ＭＯＳトランジスタＱ
５およびＱ６はそのゲートおよびドレインがともに電源
ノード１に接続される。ＭＯＳトランジスタＱ３０は、
そのゲートおよびドレインが出力ノード２に接続され、
バックゲートおよびソースがノード３０が接続される。
１とノード６の間に接続されるエンハンスメント型ｎチ
ャネルＭＯＳトランジスタＱ６、電源ノード１とノード
７の間に接続されるエンハンスメント型ｎチャネルＭＯ
ＳトランジスタＱ５と、ノード３０と出力ノード２の間
に接続されるエンハンスメント型ｐチャネルＭＯＳトラ
ンジスタＱ３０と、出力ノード２と接地ノードの間に接
続される抵抗素子Ｒ３０を含む。ＭＯＳトランジスタＱ
５およびＱ６はそのゲートおよびドレインがともに電源
ノード１に接続される。ＭＯＳトランジスタＱ３０は、
そのゲートおよびドレインが出力ノード２に接続され、
バックゲートおよびソースがノード３０が接続される。
【０１０９】ＭＯＳトランジスタＱ５の導電係数β５
は、ＭＯＳトランジスタＱ１およびＱ２の導電係数β１
およびβ２よりも十分大きくされる。また、抵抗素子Ｒ
１の抵抗値Ｒ１は、ＭＯＳトランジスタＱ３およびＱ６
のそれぞれの等価抵抗値よりも十分大きくされる。さら
に、抵抗素子Ｒ３０の抵抗値Ｒ３０は、ＭＯＳトランジ
スタＱ３０の等価抵抗値よりも十分大きくされる。この
条件の下ではＭＯＳトランジスタＱ３、Ｑ５、Ｑ６およ
びＱ３０は、すべてダイオードモードで動作する。次に
動作について説明する。
は、ＭＯＳトランジスタＱ１およびＱ２の導電係数β１
およびβ２よりも十分大きくされる。また、抵抗素子Ｒ
１の抵抗値Ｒ１は、ＭＯＳトランジスタＱ３およびＱ６
のそれぞれの等価抵抗値よりも十分大きくされる。さら
に、抵抗素子Ｒ３０の抵抗値Ｒ３０は、ＭＯＳトランジ
スタＱ３０の等価抵抗値よりも十分大きくされる。この
条件の下ではＭＯＳトランジスタＱ３、Ｑ５、Ｑ６およ
びＱ３０は、すべてダイオードモードで動作する。次に
動作について説明する。
【０１１０】出力ノード２の出力電圧Ｖ０は、ＭＯＳト
ランジスタＱ３０のクランプ動作により、次式（２６）
で与えられる。
ランジスタＱ３０のクランプ動作により、次式（２６）
で与えられる。
【０１１１】 Ｖ０＝Ｖ３０＋ＶＴＰ３０ …（２６） ただし、Ｖ３０は、ノード３０の電圧を示し、ＶＴＰ３
０は、ＭＯＳトランジスタＱ３０のしきい値電圧を示
す。ノード３０の電圧Ｖ３０は、式（２３）において、
ＭＯＳトランジスタＱ４のしきい値電圧ＶＴＰ４の項を
除くことにより、次式（２７）で与えられる。 Ｖ３０＝（β１／β２）1/2 ｛（ＶＴＮ６−ＶＴＮ５）＋（ＶＴＰ１−ＶＴＰ３ ）｝−ＶＴＰ２ …（２７） したがって、式（２６）および（２７）から、次式（２
８）で表わされる出力電圧Ｖ０が得られる。
０は、ＭＯＳトランジスタＱ３０のしきい値電圧を示
す。ノード３０の電圧Ｖ３０は、式（２３）において、
ＭＯＳトランジスタＱ４のしきい値電圧ＶＴＰ４の項を
除くことにより、次式（２７）で与えられる。 Ｖ３０＝（β１／β２）1/2 ｛（ＶＴＮ６−ＶＴＮ５）＋（ＶＴＰ１−ＶＴＰ３ ）｝−ＶＴＰ２ …（２７） したがって、式（２６）および（２７）から、次式（２
８）で表わされる出力電圧Ｖ０が得られる。
【０１１２】 Ｖ０＝（β１／β２）1/2 ｛（ＶＴＮ６−ＶＴＮ５）＋（ＶＴＰ１−ＶＴＰ３ ）｝−（ＶＴＰ２−ＶＴＰ３０） …（２８） 式（２８）の右辺第１項、第２項および第３項いずれ
も、同一極性のしきい値電圧の差で表わされ、したがっ
てしきい値電圧の温度依存性が相殺される。これによ
り、出力電圧Ｖ０の温度依存性は十分に小さくされる。
また、この図１０に示す構成においても、ｐチャネルＭ
ＯＳトランジスタＱ１、Ｑ２、Ｑ３およびＱ３０のしき
い値電圧がすべて等しく、ＭＯＳトランジスタＱ５およ
びＱ６のしきい値電圧のみが異なる場合には、次式（２
８′）で与えられる出力電圧Ｖ０が得られる。
も、同一極性のしきい値電圧の差で表わされ、したがっ
てしきい値電圧の温度依存性が相殺される。これによ
り、出力電圧Ｖ０の温度依存性は十分に小さくされる。
また、この図１０に示す構成においても、ｐチャネルＭ
ＯＳトランジスタＱ１、Ｑ２、Ｑ３およびＱ３０のしき
い値電圧がすべて等しく、ＭＯＳトランジスタＱ５およ
びＱ６のしきい値電圧のみが異なる場合には、次式（２
８′）で与えられる出力電圧Ｖ０が得られる。
【０１１３】 Ｖ０＝（β１／β２）1/2 （ＶＴＮ６−ＶＴＮ５） …（２８′） なお、この図１０に示す構成においても、抵抗素子Ｒ１
および／またはＲ３０は、抵抗モードで動作するＭＯＳ
トランジスタで置換えられてもよい。
および／またはＲ３０は、抵抗モードで動作するＭＯＳ
トランジスタで置換えられてもよい。
【０１１４】［変更例］図１１は、この発明の第４の実
施例の基準電圧発生回路の変更例を示す図である。図１
１に示す基準電圧発生回路においては、図１０に示す出
力ノード２に接続されるｐチャネルＭＯＳトランジスタ
Ｑ３０に代えて、エンハンスメント型ｎチャネルＭＯＳ
トランジスタＱ３１が用いられる。ＭＯＳトランジスタ
Ｑ３１は、そのゲートおよびドレインがノード３０に接
続され、バックゲートおよびソースが出力ノード２に接
続される。他の構成は、図１０に示す構成と同じであ
り、対応する部分には同一の参照番号を付す。抵抗素子
Ｒ３０の抵抗値Ｒ３０は、ＭＯＳトランジスタＱ３１の
等価抵抗値よりも十分大きく設定される。その場合に
は、ＭＯＳトランジスタＱ３１には微小電流しか流れ
ず、ＭＯＳトランジスタＱ３１は、ダイオードモードで
動作する。このとき、出力ノード２の出力電圧Ｖ０は、
次式（２９）で与えられる。
施例の基準電圧発生回路の変更例を示す図である。図１
１に示す基準電圧発生回路においては、図１０に示す出
力ノード２に接続されるｐチャネルＭＯＳトランジスタ
Ｑ３０に代えて、エンハンスメント型ｎチャネルＭＯＳ
トランジスタＱ３１が用いられる。ＭＯＳトランジスタ
Ｑ３１は、そのゲートおよびドレインがノード３０に接
続され、バックゲートおよびソースが出力ノード２に接
続される。他の構成は、図１０に示す構成と同じであ
り、対応する部分には同一の参照番号を付す。抵抗素子
Ｒ３０の抵抗値Ｒ３０は、ＭＯＳトランジスタＱ３１の
等価抵抗値よりも十分大きく設定される。その場合に
は、ＭＯＳトランジスタＱ３１には微小電流しか流れ
ず、ＭＯＳトランジスタＱ３１は、ダイオードモードで
動作する。このとき、出力ノード２の出力電圧Ｖ０は、
次式（２９）で与えられる。
【０１１５】 Ｖ０＝Ｖ３０−ＶＴＮ３１ …（２９） ここで、ＶＴＮ３１はＭＯＳトランジスタＱ３１のしき
い値電圧を示し、Ｖ３０は、ノード３０の電圧を示す。
ノード３０の電圧Ｖ３０は、前述の式（２７）で与えら
れる。したがって、出力ノード２に現われる出力電圧Ｖ
０は次式（３０）で表わされる。
い値電圧を示し、Ｖ３０は、ノード３０の電圧を示す。
ノード３０の電圧Ｖ３０は、前述の式（２７）で与えら
れる。したがって、出力ノード２に現われる出力電圧Ｖ
０は次式（３０）で表わされる。
【０１１６】 Ｖ０＝（β１／β２）1/2 ｛（ＶＴＮ６−ＶＴＮ５）＋（ＶＴＰ１−ＶＴＰ３ ）｝−（ＶＴＰ２＋ＶＴＮ３１） …（３０） 式（３０）において、右辺第１項および第２項は、同一
極性のしきい値電圧の差であり、しきい値電圧の温度依
存性が相殺される。また、式（３０）の第３項において
は、しきい値電圧ＶＴＰ２およびＶＴＮ３１は極性が異
なり、しきい値電圧の温度依存性が相殺される。したが
って、この図１１に示す構成においても、出力電圧Ｖ０
の温度依存性を十分小さくすることができる。
極性のしきい値電圧の差であり、しきい値電圧の温度依
存性が相殺される。また、式（３０）の第３項において
は、しきい値電圧ＶＴＰ２およびＶＴＮ３１は極性が異
なり、しきい値電圧の温度依存性が相殺される。したが
って、この図１１に示す構成においても、出力電圧Ｖ０
の温度依存性を十分小さくすることができる。
【０１１７】この図１１に示す構成においても、抵抗素
子Ｒ１および／またはＲ３０は抵抗モードで動作するＭ
ＯＳトランジスタで置換えられてもよい。
子Ｒ１および／またはＲ３０は抵抗モードで動作するＭ
ＯＳトランジスタで置換えられてもよい。
【０１１８】以上により、この第４の実施例に従えば、
温度および電源電圧依存性の十分に低減された出力電圧
Ｖ０を発生することができる。特に、ｐチャネルＭＯＳ
トランジスタのしきい値電圧をすべて等しくすることに
より、電源ノードに接続されるｎチャネルＭＯＳトラン
ジスタのしきい値電圧の差に従って出力電圧Ｖ０の値を
設定することができ、所望の電圧レベルの基準電圧Ｖ０
を発生することができる。
温度および電源電圧依存性の十分に低減された出力電圧
Ｖ０を発生することができる。特に、ｐチャネルＭＯＳ
トランジスタのしきい値電圧をすべて等しくすることに
より、電源ノードに接続されるｎチャネルＭＯＳトラン
ジスタのしきい値電圧の差に従って出力電圧Ｖ０の値を
設定することができ、所望の電圧レベルの基準電圧Ｖ０
を発生することができる。
【０１１９】［実施例５］図１２は、この発明の第５の
実施例である基準電圧発生回路の構成を示す図である。
図１２において、基準電圧発生回路は、ノード６とノー
ド３の間に接続されるｎチャネルＭＯＳトランジスタＱ
３と、ノード３と接地ノードの間に接続される抵抗素子
Ｒ１と、電源ノード１と出力ノード２の間に接続され、
ノード３上の電圧Ｖ３に従って電源ノード１から出力ノ
ード２へ電流を供給するｐチャネルＭＯＳトランジスタ
Ｑ１と、接地ノードとノード５の間に接続されるｐチャ
ネルＭＯＳトランジスタＱ４と、ノード５とたとえば負
電位−Ｖを与えるノード４の間に接続される抵抗素子Ｒ
２と、ノード５上の電位Ｖ５に従って出力ノード２から
接地ノードへ電流を放電するｐチャネルＭＯＳトランジ
スタＱ２を含む。ＭＯＳトランジスタＱ３およびＱ４は
ダイオードモードで動作し、導通時には、そのしきい値
電圧の絶対値の電圧降下を生じさせる。
実施例である基準電圧発生回路の構成を示す図である。
図１２において、基準電圧発生回路は、ノード６とノー
ド３の間に接続されるｎチャネルＭＯＳトランジスタＱ
３と、ノード３と接地ノードの間に接続される抵抗素子
Ｒ１と、電源ノード１と出力ノード２の間に接続され、
ノード３上の電圧Ｖ３に従って電源ノード１から出力ノ
ード２へ電流を供給するｐチャネルＭＯＳトランジスタ
Ｑ１と、接地ノードとノード５の間に接続されるｐチャ
ネルＭＯＳトランジスタＱ４と、ノード５とたとえば負
電位−Ｖを与えるノード４の間に接続される抵抗素子Ｒ
２と、ノード５上の電位Ｖ５に従って出力ノード２から
接地ノードへ電流を放電するｐチャネルＭＯＳトランジ
スタＱ２を含む。ＭＯＳトランジスタＱ３およびＱ４は
ダイオードモードで動作し、導通時には、そのしきい値
電圧の絶対値の電圧降下を生じさせる。
【０１２０】基準電圧発生回路は、さらに、電源電圧Ｖ
ｃｃよりも高い高電圧ＶｃｃＨを受ける高電源ノードと
ノード８の間に接続される抵抗素子Ｒ３と、ノード８と
電源ノード１の間に接続されるエンハンスメント型ｎチ
ャネルＭＯＳトランジスタＱ７と、電源ノード１とノー
ド６の間に接続されるエンハンスメント型ｎチャネルＭ
ＯＳトランジスタＱ６を含む。ＭＯＳトランジスタＱ７
はそのゲートおよびドレインがノード８に接続され、ソ
ースおよびバックゲートが電源ノード１に接続される。
ＭＯＳトランジスタＱ６は、そのゲートがノード８に接
続され、ドレインが電源ノード１に接続され、バックゲ
ートおよびソースがノード６に接続される。ＭＯＳトラ
ンジスタＱ７の等価抵抗値は、抵抗素子Ｒ３の抵抗値Ｒ
３よりも十分小さくされる。同様、ＭＯＳトランジスタ
Ｑ６の等価抵抗値は、抵抗素子Ｒ１の抵抗値Ｒ１よりも
十分小さくされる。次に動作について説明する。
ｃｃよりも高い高電圧ＶｃｃＨを受ける高電源ノードと
ノード８の間に接続される抵抗素子Ｒ３と、ノード８と
電源ノード１の間に接続されるエンハンスメント型ｎチ
ャネルＭＯＳトランジスタＱ７と、電源ノード１とノー
ド６の間に接続されるエンハンスメント型ｎチャネルＭ
ＯＳトランジスタＱ６を含む。ＭＯＳトランジスタＱ７
はそのゲートおよびドレインがノード８に接続され、ソ
ースおよびバックゲートが電源ノード１に接続される。
ＭＯＳトランジスタＱ６は、そのゲートがノード８に接
続され、ドレインが電源ノード１に接続され、バックゲ
ートおよびソースがノード６に接続される。ＭＯＳトラ
ンジスタＱ７の等価抵抗値は、抵抗素子Ｒ３の抵抗値Ｒ
３よりも十分小さくされる。同様、ＭＯＳトランジスタ
Ｑ６の等価抵抗値は、抵抗素子Ｒ１の抵抗値Ｒ１よりも
十分小さくされる。次に動作について説明する。
【０１２１】ＭＯＳトランジスタＱ７の等価抵抗値は、
抵抗素子Ｒ３の抵抗値Ｒ３よりも十分小さいため、ＭＯ
ＳトランジスタＱ７はダイオードモードで動作する。し
たがって、ノード８の電圧Ｖ８は次式（３１）で与えら
れる。
抵抗素子Ｒ３の抵抗値Ｒ３よりも十分小さいため、ＭＯ
ＳトランジスタＱ７はダイオードモードで動作する。し
たがって、ノード８の電圧Ｖ８は次式（３１）で与えら
れる。
【０１２２】 Ｖ８＝Ｖｃｃ＋ＶＴＮ７ …（３１） ただし、ＶＴＮ７はＭＯＳトランジスタＱ７のしきい値
電圧を示す。また、ＭＯＳトランジスタＱ６の等価抵抗
値は、抵抗素子Ｒ１の抵抗値Ｒ１よりも十分小さいた
め、ＭＯＳトランジスタＱ６は、そのゲート−ソース間
電圧をしきい値電圧ＶＴＮ６に維持する。すなわちノー
ド６の電圧Ｖ６は次式（３２）で与えられる。
電圧を示す。また、ＭＯＳトランジスタＱ６の等価抵抗
値は、抵抗素子Ｒ１の抵抗値Ｒ１よりも十分小さいた
め、ＭＯＳトランジスタＱ６は、そのゲート−ソース間
電圧をしきい値電圧ＶＴＮ６に維持する。すなわちノー
ド６の電圧Ｖ６は次式（３２）で与えられる。
【０１２３】 Ｖ６＝Ｖ８−ＶＴＮ６ ＝Ｖｃｃ＋ＶＴＮ７−ＶＴＮ６ …（３２） 同様に、ＭＯＳトランジスタＱ３の等価抵抗値が抵抗素
子Ｒ１の抵抗値Ｒ１よりも十分小さいため、このＭＯＳ
トランジスタＱ３がダイオードモードで動作し、ノード
３の電圧Ｖ３は式（３３）で与えられる。
子Ｒ１の抵抗値Ｒ１よりも十分小さいため、このＭＯＳ
トランジスタＱ３がダイオードモードで動作し、ノード
３の電圧Ｖ３は式（３３）で与えられる。
【０１２４】 Ｖ３＝Ｖ６＋ＶＴＰ３ ＝Ｖｃｃ＋ＶＴＮ７−ＶＴＮ６＋ＶＴＰ３ …（３３） ノード５の電圧Ｖ５はＶＴＰ４に等しい。したがって、
ＭＯＳトランジスタＱ１およびＱ２を流れるドレイン電
流ＩＤＳはそれぞれ次式（３４）および（３５）で与え
られる。
ＭＯＳトランジスタＱ１およびＱ２を流れるドレイン電
流ＩＤＳはそれぞれ次式（３４）および（３５）で与え
られる。
【０１２５】 ＩＤＳ＝（β１／２）（Ｖ３−Ｖｃｃ−ＶＴＰ１）2 ＝（β１／２）｛（ＶＴＮ７−ＶＴＮ６）＋（ＶＴＰ３−ＶＴＰ１）｝2 …（３４） ＝（β２／２）（ＶＴＰ４−Ｖ０−ＶＴＰ２）2 …（３５） したがって、式（３４）および（３５）から、出力電圧
Ｖ０は、次式（３６）で与えられる。
Ｖ０は、次式（３６）で与えられる。
【０１２６】 Ｖ０＝（β１／β２）1/2 ｛（ＶＴＮ７−ＶＴＮ６）＋（ＶＴＰ１−ＶＴＰ３ ）｝−（ＶＴＰ２−ＶＴＰ４） …（３６） 式（３６）の右辺第１項、第２項および第３項は、すべ
てしきい値電圧の差で表わされており、したがってしき
い値電圧の温度依存性が相殺され、温度依存性の小さな
出力電圧Ｖ０が得られる。
てしきい値電圧の差で表わされており、したがってしき
い値電圧の温度依存性が相殺され、温度依存性の小さな
出力電圧Ｖ０が得られる。
【０１２７】図１２に示す構成において、ＭＯＳトラン
ジスタＱ３とＭＯＳトランジスタＱ６とを入れ替えても
同様の効果を得ることができる。
ジスタＱ３とＭＯＳトランジスタＱ６とを入れ替えても
同様の効果を得ることができる。
【０１２８】特に、ｐチャネルＭＯＳトランジスタＱ１
〜Ｑ４のしきい値電圧ＶＴＰ１〜ＶＴＰ４がすべて等し
く、またｎチャネルＭＯＳトランジスタＱ６およびＱ７
のしきい値電圧が異なっている場合には、出力電圧Ｖ０
は、次式（３７）で与えられる。
〜Ｑ４のしきい値電圧ＶＴＰ１〜ＶＴＰ４がすべて等し
く、またｎチャネルＭＯＳトランジスタＱ６およびＱ７
のしきい値電圧が異なっている場合には、出力電圧Ｖ０
は、次式（３７）で与えられる。
【０１２９】 Ｖ０＝（β１／β２）1/2 （ＶＴＮ７−ＶＴＮ６） …（３７） １種類のｐチャネルＭＯＳトランジスタのしきい値電圧
と２種類のｎチャネルＭＯＳトランジスタのしきい値電
圧を有する半導体装置において、２種類のｎチャネルＭ
ＯＳトランジスタのしきい値電圧を利用することによ
り、何ら製造工程を増加させることなく、温度および電
源電圧に対する依存性の小さな基準電圧発生回路を実現
することができる。
と２種類のｎチャネルＭＯＳトランジスタのしきい値電
圧を有する半導体装置において、２種類のｎチャネルＭ
ＯＳトランジスタのしきい値電圧を利用することによ
り、何ら製造工程を増加させることなく、温度および電
源電圧に対する依存性の小さな基準電圧発生回路を実現
することができる。
【０１３０】なお、図１２に示す構成において、抵抗素
子Ｒ１およびＲ２は、抵抗モードで動作するＭＯＳトラ
ンジスタで置換えられてもよい。
子Ｒ１およびＲ２は、抵抗モードで動作するＭＯＳトラ
ンジスタで置換えられてもよい。
【０１３１】ノード９へ与えられる高電圧ＶｃｃＨは、
外部から与えられてもよいが、同一半導体装置内に設け
られた回路から与えられる構成が利用されてもよい。
外部から与えられてもよいが、同一半導体装置内に設け
られた回路から与えられる構成が利用されてもよい。
【０１３２】図１３は、高電圧ＶｃｃＨを半導体装置内
部で発生する回路の構成の一例を示す図である。この図
１３に示す高電圧発生回路は、キャパシタのチャージポ
ンプ動作を利用することにより、電源電圧よりも高い高
電圧を発生する場合に一般に用いられる。
部で発生する回路の構成の一例を示す図である。この図
１３に示す高電圧発生回路は、キャパシタのチャージポ
ンプ動作を利用することにより、電源電圧よりも高い高
電圧を発生する場合に一般に用いられる。
【０１３３】図１３において、高電圧発生回路は、電源
ノード１の電源電圧Ｖｃｃと接地ノードの接地電圧Ｖｓ
ｓとを動作電源電圧として動作し、所定のパルス幅およ
び周期を有するパルス信号を発生するリング発振器１０
と、ノード１０４および１０５の間に接続され、容量結
合によりノード１０４の電位変化をノード１０５へ伝達
するキャパシタ１０４と、電源ノード１とノード１０５
の間に接続されるダイオード素子１０１と、ノード１０
５とノード９の間に接続されるダイオード素子１０２
と、ノード９の電圧の安定化のための安定化キャパシタ
１０３を含む。ダイオード素子１０１は、そのアノード
が電源ノード１に接続され、カソードがノード１０５に
接続される。ダイオード素子１０２は、そのアノードが
ノード１０５に接続され、カソードがノード９に接続さ
れる。リング発振器１０は縦続接続された奇数段のイン
バータ回路の構成を備える。ダイオード素子１０１およ
び１０２はＭＯＳトランジスタで構成されてもよい。次
に動作について簡単に説明する。
ノード１の電源電圧Ｖｃｃと接地ノードの接地電圧Ｖｓ
ｓとを動作電源電圧として動作し、所定のパルス幅およ
び周期を有するパルス信号を発生するリング発振器１０
と、ノード１０４および１０５の間に接続され、容量結
合によりノード１０４の電位変化をノード１０５へ伝達
するキャパシタ１０４と、電源ノード１とノード１０５
の間に接続されるダイオード素子１０１と、ノード１０
５とノード９の間に接続されるダイオード素子１０２
と、ノード９の電圧の安定化のための安定化キャパシタ
１０３を含む。ダイオード素子１０１は、そのアノード
が電源ノード１に接続され、カソードがノード１０５に
接続される。ダイオード素子１０２は、そのアノードが
ノード１０５に接続され、カソードがノード９に接続さ
れる。リング発振器１０は縦続接続された奇数段のイン
バータ回路の構成を備える。ダイオード素子１０１およ
び１０２はＭＯＳトランジスタで構成されてもよい。次
に動作について簡単に説明する。
【０１３４】リング発振器１０の出力するパルス信号が
ＨレベルからＬレベルへ低下すると、このノード１０４
の信号の電位変化はノード１０５へ伝達される。そのた
め、ノード１０５は、その電位が低下するが、ダイオー
ド素子１０１により充電され、Ｖｃｃ−ＶＳの電圧レベ
ルに充電される。ここでＶＳはダイオード素子１０１の
順方向降下電圧である。ダイオード素子１０２は、この
ときノード９の電圧がノード１０５の電圧よりも高くオ
フ状態である。
ＨレベルからＬレベルへ低下すると、このノード１０４
の信号の電位変化はノード１０５へ伝達される。そのた
め、ノード１０５は、その電位が低下するが、ダイオー
ド素子１０１により充電され、Ｖｃｃ−ＶＳの電圧レベ
ルに充電される。ここでＶＳはダイオード素子１０１の
順方向降下電圧である。ダイオード素子１０２は、この
ときノード９の電圧がノード１０５の電圧よりも高くオ
フ状態である。
【０１３５】リング発振器１０からノード１０４へ伝達
されるパルス信号をＬレベルからＨレベルへ立上げる
と、パルス１０４により、ノード１０５の電位がＶｃｃ
だけさらに上昇する。このノード１０５の電圧の上昇に
より、ダイオード素子１０２がオン状態となり、ノード
１０５からノード９（キャパシタ１０３の一方電極ノー
ド）へ電流が流れ、このノード９の電圧レベルがキャパ
シタ１００と安定化キャパシタ１０３の容量比（通常１
０〜１００）に従って上昇する。ノード１０５とノード
９の電圧差がＶＳとなるとダイオード素子１０２はオフ
状態とされる。この動作を繰返すことにより、最終的に
ノード９の高電圧ＶｃｃＨの電圧レベルは最終的に次式
（３８）で表わされる電圧レベルに到達する。
されるパルス信号をＬレベルからＨレベルへ立上げる
と、パルス１０４により、ノード１０５の電位がＶｃｃ
だけさらに上昇する。このノード１０５の電圧の上昇に
より、ダイオード素子１０２がオン状態となり、ノード
１０５からノード９（キャパシタ１０３の一方電極ノー
ド）へ電流が流れ、このノード９の電圧レベルがキャパ
シタ１００と安定化キャパシタ１０３の容量比（通常１
０〜１００）に従って上昇する。ノード１０５とノード
９の電圧差がＶＳとなるとダイオード素子１０２はオフ
状態とされる。この動作を繰返すことにより、最終的に
ノード９の高電圧ＶｃｃＨの電圧レベルは最終的に次式
（３８）で表わされる電圧レベルに到達する。
【０１３６】 ＶｃｃＨ＝２・Ｖｃｃ−２・ＶＳ …（３８） Ｖｃｃ＝５Ｖ、ＶＳ＝０．７Ｖとすると、高電圧Ｖｃｃ
Ｈは、８．６Ｖとなり、電源電圧Ｖｃｃよりも十分高い
電圧レベルとなる。この高電圧ＶｃｃＨが印加されるノ
ード９に接続する抵抗Ｒ３を流れる電流は極めて小さく
される（ＭＯＳトランジスタＱ７のダイオード動作を実
現するため）。したがってこの高電圧発生回路の電流駆
動力は十分小さくて済み、図１３に示す高電圧発生回路
の占有面積は十分に小さくすることができる。なおこの
高電圧ＶｃｃＨを発生するための回路としては、ダイナ
ミック型半導体装置において、ワード線昇圧信号などを
発生するために用いられる昇圧回路が利用されてもよ
い。すなわち、半導体装置内において高電圧を内部で発
生する回路が設けられていれば、その回路を利用するこ
とができる。
Ｈは、８．６Ｖとなり、電源電圧Ｖｃｃよりも十分高い
電圧レベルとなる。この高電圧ＶｃｃＨが印加されるノ
ード９に接続する抵抗Ｒ３を流れる電流は極めて小さく
される（ＭＯＳトランジスタＱ７のダイオード動作を実
現するため）。したがってこの高電圧発生回路の電流駆
動力は十分小さくて済み、図１３に示す高電圧発生回路
の占有面積は十分に小さくすることができる。なおこの
高電圧ＶｃｃＨを発生するための回路としては、ダイナ
ミック型半導体装置において、ワード線昇圧信号などを
発生するために用いられる昇圧回路が利用されてもよ
い。すなわち、半導体装置内において高電圧を内部で発
生する回路が設けられていれば、その回路を利用するこ
とができる。
【０１３７】［変更例］図１４は、この発明の第５の実
施例である基準電圧発生回路の変更例の構成を示す図で
ある。図１４に示す基準電圧発生回路においては、図１
２に示す基準電圧発生回路におけるｐチャネルＭＯＳト
ランジスタＱ４に代えてｎチャネルＭＯＳトランジスタ
Ｑ１０が用いられる。他の構成は、図１２に示す構成と
同じであり、対応する部分には同一の参照番号を付す。
ＭＯＳトランジスタＱ１０は、そのゲートおよびドレイ
ンが接地ノードに接続され、バックゲートおよびソース
はノード５に接続される。ＭＯＳトランジスタＱ１０
は、しきい値電圧ＶＴＮ１０を有し、また抵抗素子Ｒ２
の有する抵抗値Ｒ２よりも十分小さな等価抵抗値を有す
る。この図１４に示す基準電圧発生回路を用いる場合、
出力ノード２に現われる電圧Ｖ０は、式（３６）におい
てＶＴＰ４を−ＶＴＮ１０で置換えることにより得られ
る。すなわち、出力電圧Ｖ０は、 Ｖ０＝（β１／β２）1/2 ｛（ＶＴＮ７−ＶＴＮ６）＋（ＶＴＰ１−ＶＴＰ３ ）｝−（ＶＴＰ２＋ＶＴＮ１０） …（３９） で与えられる。この式（３９）から見られるように、こ
の図１４に示す基準電圧発生回路を用いても、出力電圧
Ｖ０の電源電圧に対する依存性および温度依存性を十分
小さくすることができる。
施例である基準電圧発生回路の変更例の構成を示す図で
ある。図１４に示す基準電圧発生回路においては、図１
２に示す基準電圧発生回路におけるｐチャネルＭＯＳト
ランジスタＱ４に代えてｎチャネルＭＯＳトランジスタ
Ｑ１０が用いられる。他の構成は、図１２に示す構成と
同じであり、対応する部分には同一の参照番号を付す。
ＭＯＳトランジスタＱ１０は、そのゲートおよびドレイ
ンが接地ノードに接続され、バックゲートおよびソース
はノード５に接続される。ＭＯＳトランジスタＱ１０
は、しきい値電圧ＶＴＮ１０を有し、また抵抗素子Ｒ２
の有する抵抗値Ｒ２よりも十分小さな等価抵抗値を有す
る。この図１４に示す基準電圧発生回路を用いる場合、
出力ノード２に現われる電圧Ｖ０は、式（３６）におい
てＶＴＰ４を−ＶＴＮ１０で置換えることにより得られ
る。すなわち、出力電圧Ｖ０は、 Ｖ０＝（β１／β２）1/2 ｛（ＶＴＮ７−ＶＴＮ６）＋（ＶＴＰ１−ＶＴＰ３ ）｝−（ＶＴＰ２＋ＶＴＮ１０） …（３９） で与えられる。この式（３９）から見られるように、こ
の図１４に示す基準電圧発生回路を用いても、出力電圧
Ｖ０の電源電圧に対する依存性および温度依存性を十分
小さくすることができる。
【０１３８】なお、図１４に示す構成においても、抵抗
素子Ｒ１およびＲ２は、抵抗モードで動作するＭＯＳト
ランジスタと置換えられてもよい。
素子Ｒ１およびＲ２は、抵抗モードで動作するＭＯＳト
ランジスタと置換えられてもよい。
【０１３９】以上のように、この第５の実施例の構成を
利用しても、温度依存性が低減されかつ電源電圧Ｖｃｃ
に対する依存性のない安定な電圧Ｖ０を発生することが
できる。
利用しても、温度依存性が低減されかつ電源電圧Ｖｃｃ
に対する依存性のない安定な電圧Ｖ０を発生することが
できる。
【０１４０】［実施例６］図１５は、この発明の第６の
実施例である基準電圧発生回路の構成を示す図である。
図１５に示す基準電圧発生回路においては、ＭＯＳトラ
ンジスタＱ２のゲートが接地ノードに接続される。この
ＭＯＳトランジスタＱ２のゲートの接地ノードへの接続
により生じるノード３０における電圧の温度依存性を補
償するために、ノード３０と出力ノード２の間にｐチャ
ネルＭＯＳトランジスタＱ３０が接続され、出力ノード
２と接地ノードの間に抵抗素子Ｒ３０が接続される。Ｍ
ＯＳトランジスタＱ３０は、そのバックゲートおよびソ
ースがノード３０に接続され、ゲートおよびドレインが
出力ノード２に接続される。ＭＯＳトランジスタＱ３０
の等価抵抗値は抵抗素子Ｒ３０の抵抗値Ｒ３０よりも十
分小さくされる。他の構成は、図１４に示す基準電圧発
生回路のそれと同じであり、対応する部分には同一の参
照番号を付す。次に動作について説明する。
実施例である基準電圧発生回路の構成を示す図である。
図１５に示す基準電圧発生回路においては、ＭＯＳトラ
ンジスタＱ２のゲートが接地ノードに接続される。この
ＭＯＳトランジスタＱ２のゲートの接地ノードへの接続
により生じるノード３０における電圧の温度依存性を補
償するために、ノード３０と出力ノード２の間にｐチャ
ネルＭＯＳトランジスタＱ３０が接続され、出力ノード
２と接地ノードの間に抵抗素子Ｒ３０が接続される。Ｍ
ＯＳトランジスタＱ３０は、そのバックゲートおよびソ
ースがノード３０に接続され、ゲートおよびドレインが
出力ノード２に接続される。ＭＯＳトランジスタＱ３０
の等価抵抗値は抵抗素子Ｒ３０の抵抗値Ｒ３０よりも十
分小さくされる。他の構成は、図１４に示す基準電圧発
生回路のそれと同じであり、対応する部分には同一の参
照番号を付す。次に動作について説明する。
【０１４１】ＭＯＳトランジスタＱ３０はダイオードモ
ードで動作するため、出力ノード２の電圧Ｖ０は、次式
（４０）で与えられる。
ードで動作するため、出力ノード２の電圧Ｖ０は、次式
（４０）で与えられる。
【０１４２】 Ｖ０＝Ｖ３０＋ＶＴＰ３０ …（４０） ノード３０の電圧Ｖ３０は、式（３６）においてしきい
値電圧ＶＴＰ４の項を省略することにより得られる。
値電圧ＶＴＰ４の項を省略することにより得られる。
【０１４３】 Ｖ３０＝（β１／β２）1/2 ｛（ＶＴＮ６−ＶＴＮ５）＋（ＶＴＰ１−ＶＴＰ ３）｝−ＶＴＰ２ …（４１） したがって、式（４０）および（４１）から次式（４
２）で表わされる出力電圧Ｖ０が出力ノード２に発生す
る。
２）で表わされる出力電圧Ｖ０が出力ノード２に発生す
る。
【０１４４】 Ｖ０＝（β１／β２）1/2 ｛（ＶＴＮ６−ＶＴＮ５）＋（ＶＴＰ１−ＶＴＰ３ ）｝−（ＶＴＰ２−ＶＴＰ３０） …（４２） 式（４２）より、右辺第１項、第２項および第３項はす
べてＭＯＳトランジスタのしきい値電圧の差で表わされ
ており、各項においてしきい値電圧の温度依存性が相殺
される。したがって、出力電圧Ｖ０の温度依存性を十分
に小さくすることができる。
べてＭＯＳトランジスタのしきい値電圧の差で表わされ
ており、各項においてしきい値電圧の温度依存性が相殺
される。したがって、出力電圧Ｖ０の温度依存性を十分
に小さくすることができる。
【０１４５】また、図１５に示す構成においては、抵抗
素子Ｒ３０は、抵抗モードで動作するＭＯＳトランジス
タで置換えられてもよい。
素子Ｒ３０は、抵抗モードで動作するＭＯＳトランジス
タで置換えられてもよい。
【０１４６】［変更例］図１６は、この発明の第６の実
施例の変更例の構成を示す図である。図１６に示す基準
電圧発生回路においては、図１５に示す構成において、
出力ノード２に接続されるｐチャネルＭＯＳトランジス
タＱ３０が、ｎチャネルＭＯＳトランジスタＱ３１に置
換えられる。他の構成は、図１５に示す構成と同じであ
り、対応する部分には同一の参照番号を付す。ｎチャネ
ルＭＯＳトランジスタＱ３１は、そのゲートおよびドレ
インがノード３０に接続され、バックゲートおよびソー
スは出力ノード２に接続される。ＭＯＳトランジスタＱ
３１の等価抵抗値は、抵抗素子Ｒ３０の抵抗値よりも十
分小さくされる。したがってこの場合、出力ノード２に
現われる出力電圧Ｖ０とノード３０の電圧Ｖ３０との間
には次式（４３）で示される関係が成立する。
施例の変更例の構成を示す図である。図１６に示す基準
電圧発生回路においては、図１５に示す構成において、
出力ノード２に接続されるｐチャネルＭＯＳトランジス
タＱ３０が、ｎチャネルＭＯＳトランジスタＱ３１に置
換えられる。他の構成は、図１５に示す構成と同じであ
り、対応する部分には同一の参照番号を付す。ｎチャネ
ルＭＯＳトランジスタＱ３１は、そのゲートおよびドレ
インがノード３０に接続され、バックゲートおよびソー
スは出力ノード２に接続される。ＭＯＳトランジスタＱ
３１の等価抵抗値は、抵抗素子Ｒ３０の抵抗値よりも十
分小さくされる。したがってこの場合、出力ノード２に
現われる出力電圧Ｖ０とノード３０の電圧Ｖ３０との間
には次式（４３）で示される関係が成立する。
【０１４７】 Ｖ０＝Ｖ３０−ＶＴＮ３１ …（４３） 電圧Ｖ３０は、式（３６）においてＭＯＳトランジスタ
Ｑ４のしきい値電圧ＶＴＰ４の項を除くことにより得ら
れる。 Ｖ３０＝（β１／β２）1/2 ｛（ＶＴＮ７−ＶＴＮ６）＋（ＶＴＰ１−ＶＴＰ３ ）｝−ＶＴＰ２ …（４４） 式（４３）および（４４）から次式（４５）が得られ
る。 Ｖ０＝（β１／β２）1/2 ｛（ＶＴＮ７−ＶＴＮ６）＋（ＶＴＰ１−ＶＴＰ３） ｝−（ＶＴＰ２＋ＶＴＮ３１） …（４５） 上式（４５）により、右辺第１項、第２項および第３項
はすべてしきい値電圧の温度依存性が相殺されるため、
出力電圧Ｖ０の温度依存性を小さくすることができる。
Ｑ４のしきい値電圧ＶＴＰ４の項を除くことにより得ら
れる。 Ｖ３０＝（β１／β２）1/2 ｛（ＶＴＮ７−ＶＴＮ６）＋（ＶＴＰ１−ＶＴＰ３ ）｝−ＶＴＰ２ …（４４） 式（４３）および（４４）から次式（４５）が得られ
る。 Ｖ０＝（β１／β２）1/2 ｛（ＶＴＮ７−ＶＴＮ６）＋（ＶＴＰ１−ＶＴＰ３） ｝−（ＶＴＰ２＋ＶＴＮ３１） …（４５） 上式（４５）により、右辺第１項、第２項および第３項
はすべてしきい値電圧の温度依存性が相殺されるため、
出力電圧Ｖ０の温度依存性を小さくすることができる。
【０１４８】なお、図１６に示す構成においても、抵抗
素子Ｒ１およびＲ３０は抵抗モードで動作するＭＯＳト
ランジスタで置換えられてもよい。
素子Ｒ１およびＲ３０は抵抗モードで動作するＭＯＳト
ランジスタで置換えられてもよい。
【０１４９】上述のように、この第６の実施例に従う基
準電圧発生回路においても、温度依存性の小さなかつ電
源電圧に対する依存性のない安定な基準電圧を生成する
ことができる。
準電圧発生回路においても、温度依存性の小さなかつ電
源電圧に対する依存性のない安定な基準電圧を生成する
ことができる。
【０１５０】［実施例７］図１７は、この発明の第７の
実施例である基準電圧発生回路の構成を示す図である。
図１７に示す基準電圧発生回路は、図１に示す基準電圧
発生回路におけるｐチャネルＭＯＳトランジスタＱ３に
代えて、ｎチャネルＭＯＳトランジスタＱ１５が用いら
れる。ＭＯＳトランジスタＱ１５は、そのゲートおよび
ドレインが電源ノード１に接続され、バックゲートおよ
びソースがノード３に接続される。他の構成は、図２に
示す基準電圧発生回路の構成と同じであり、対応する部
分には同一の参照番号を付す。ＭＯＳトランジスタＱ１
５の等価抵抗値は、抵抗素子Ｒ１の抵抗値よりも十分小
さくされる。したがってＭＯＳトランジスタＱ１５はダ
イオードモードで動作し、ノード３の電圧Ｖ３は、次式
（４６）で与えられる。
実施例である基準電圧発生回路の構成を示す図である。
図１７に示す基準電圧発生回路は、図１に示す基準電圧
発生回路におけるｐチャネルＭＯＳトランジスタＱ３に
代えて、ｎチャネルＭＯＳトランジスタＱ１５が用いら
れる。ＭＯＳトランジスタＱ１５は、そのゲートおよび
ドレインが電源ノード１に接続され、バックゲートおよ
びソースがノード３に接続される。他の構成は、図２に
示す基準電圧発生回路の構成と同じであり、対応する部
分には同一の参照番号を付す。ＭＯＳトランジスタＱ１
５の等価抵抗値は、抵抗素子Ｒ１の抵抗値よりも十分小
さくされる。したがってＭＯＳトランジスタＱ１５はダ
イオードモードで動作し、ノード３の電圧Ｖ３は、次式
（４６）で与えられる。
【０１５１】 Ｖ３＝Ｖｃｃ−ＶＴＮ１５ …（４６） 一方、ノード５の電圧Ｖ５は、ＭＯＳトランジスタＱ４
のしきい値電圧ＶＴＰ４に等しい。したがって、ＭＯＳ
トランジスタＱ１およびＱ２を流れるドレイン電流ＩＤ
Ｓは、それぞれ次式（４７）および（４８）で与えられ
る。
のしきい値電圧ＶＴＰ４に等しい。したがって、ＭＯＳ
トランジスタＱ１およびＱ２を流れるドレイン電流ＩＤ
Ｓは、それぞれ次式（４７）および（４８）で与えられ
る。
【０１５２】 ＩＤＳ＝（β１／２）（Ｖ３−Ｖｃｃ−ＶＴＰ１）2 …（４７） ＝（β２／２）（Ｖ５−Ｖ０−ＶＴＰ２）2 …（４８） 式（４７）および（４８）により、 ＩＤＳ＝（β１／２）（−ＶＴＮ１５−ＶＴＰ１）2 …（４９） ＝（β２／２）（ＶＴＰ４−Ｖ０−ＶＴＰ２）2 …（５０） 式（４９）および（５０）から、出力電圧Ｖ０は、次式
（５１）で与えられる。 Ｖ０＝（β１／β２）1/2 （ＶＴＮ１５＋ＶＴＰ１）−（ＶＴＰ２−ＶＴＰ４） …（５１） 式（５１）において、右辺第１項はｎチャネルＭＯＳト
ランジスタのしきい値電圧とｐチャネルＭＯＳトランジ
スタのしきい値電圧の代数和となり、第２項は、ｐチャ
ネルＭＯＳトランジスタのしきい値電圧の差であり、こ
れらはいずれもしきい値電圧の温度依存性を相殺するも
のであり、出力電圧Ｖ０の温度依存性を小さくすること
ができる。
（５１）で与えられる。 Ｖ０＝（β１／β２）1/2 （ＶＴＮ１５＋ＶＴＰ１）−（ＶＴＰ２−ＶＴＰ４） …（５１） 式（５１）において、右辺第１項はｎチャネルＭＯＳト
ランジスタのしきい値電圧とｐチャネルＭＯＳトランジ
スタのしきい値電圧の代数和となり、第２項は、ｐチャ
ネルＭＯＳトランジスタのしきい値電圧の差であり、こ
れらはいずれもしきい値電圧の温度依存性を相殺するも
のであり、出力電圧Ｖ０の温度依存性を小さくすること
ができる。
【０１５３】特に、この出力ノードへ電流を供給するＭ
ＯＳトランジスタＱ１のゲート電圧を設定するためにｎ
チャネルＭＯＳトランジスタを用いた場合、以下の利点
が得られる。すなわち、ｐチャネルＭＯＳトランジスタ
およびｎチャネルＭＯＳトランジスタのしきい値電圧が
それぞれ１種類であっても所望の出力電圧が得られる。
たとえば、ｐチャネルＭＯＳトランジスタおよびｎチャ
ネルＭＯＳトランジスタのしきい値電圧がそれぞれＶＴ
ＰおよびＶＴＮとすると、式（５１）より、出力電圧Ｖ
０は、次式（５２）に変換される。
ＯＳトランジスタＱ１のゲート電圧を設定するためにｎ
チャネルＭＯＳトランジスタを用いた場合、以下の利点
が得られる。すなわち、ｐチャネルＭＯＳトランジスタ
およびｎチャネルＭＯＳトランジスタのしきい値電圧が
それぞれ１種類であっても所望の出力電圧が得られる。
たとえば、ｐチャネルＭＯＳトランジスタおよびｎチャ
ネルＭＯＳトランジスタのしきい値電圧がそれぞれＶＴ
ＰおよびＶＴＮとすると、式（５１）より、出力電圧Ｖ
０は、次式（５２）に変換される。
【０１５４】 Ｖ０＝（β１／β２）1/2 （ＶＴＮ＋ＶＴＰ） …（５２） 半導体装置においては、製造工程数はできるだけ少ない
方がコストの観点から有利である。しきい値電圧の種類
が多ければイオン注入、ゲート絶縁膜形成などの工程が
増え、応じて工程数が増加し、コストを高くする。しか
しながら式（５１）に示すように、ｐチャネルＭＯＳト
ランジスタおよびｎチャネルＭＯＳトランジスタそれぞ
れ１種類のしきい値電圧のみを用いて安定な出力電圧Ｖ
０が発生する構成に従えば、通常のＣＭＯＳ回路（ｐチ
ャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジ
スタ両者が用いられる回路）において、しきい値電圧を
変化させるために追加される工程が不要となり、応じて
コストを低くすることができる。したがって、この図１
７に示す第７の実施例の構成に従えば、製造工程数を低
減し、この基準電圧発生回路を備える半導体装置のコス
トを低くすることができる点において極めて有利であ
る。
方がコストの観点から有利である。しきい値電圧の種類
が多ければイオン注入、ゲート絶縁膜形成などの工程が
増え、応じて工程数が増加し、コストを高くする。しか
しながら式（５１）に示すように、ｐチャネルＭＯＳト
ランジスタおよびｎチャネルＭＯＳトランジスタそれぞ
れ１種類のしきい値電圧のみを用いて安定な出力電圧Ｖ
０が発生する構成に従えば、通常のＣＭＯＳ回路（ｐチ
ャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジ
スタ両者が用いられる回路）において、しきい値電圧を
変化させるために追加される工程が不要となり、応じて
コストを低くすることができる。したがって、この図１
７に示す第７の実施例の構成に従えば、製造工程数を低
減し、この基準電圧発生回路を備える半導体装置のコス
トを低くすることができる点において極めて有利であ
る。
【０１５５】［変更例］図１８は、この発明の第７の実
施例である基準電圧発生回路の変更例を示す図である。
図１８に示す基準電圧発生回路は、図１７に示す基準電
圧発生回路の構成において、ｐチャネルＭＯＳトランジ
スタＱ４（ＭＯＳトランジスタＱ２のゲート電圧を設定
する）に代えて、ｎチャネルＭＯＳトランジスタＱ１０
が用いられる。ＭＯＳトランジスタＱ１０は、そのゲー
トおよびドレインが接地ノードに接続され、バックゲー
トおよびソースがノード５に接続される。ＭＯＳトラン
ジスタＱ１０の等価抵抗値は、抵抗素子Ｒ２の抵抗値よ
りも十分小さい値に設定される。他の構成は、図１７に
示す基準電圧発生回路の構成と同じであり、対応する部
分には同一の参照番号を付す。次に動作について説明す
る。
施例である基準電圧発生回路の変更例を示す図である。
図１８に示す基準電圧発生回路は、図１７に示す基準電
圧発生回路の構成において、ｐチャネルＭＯＳトランジ
スタＱ４（ＭＯＳトランジスタＱ２のゲート電圧を設定
する）に代えて、ｎチャネルＭＯＳトランジスタＱ１０
が用いられる。ＭＯＳトランジスタＱ１０は、そのゲー
トおよびドレインが接地ノードに接続され、バックゲー
トおよびソースがノード５に接続される。ＭＯＳトラン
ジスタＱ１０の等価抵抗値は、抵抗素子Ｒ２の抵抗値よ
りも十分小さい値に設定される。他の構成は、図１７に
示す基準電圧発生回路の構成と同じであり、対応する部
分には同一の参照番号を付す。次に動作について説明す
る。
【０１５６】ノード３および５の電圧Ｖ３およびＶ５は
次式（５２）および（５３）で与えられる。
次式（５２）および（５３）で与えられる。
【０１５７】 Ｖ３＝Ｖｃｃ−ＶＴＮ１５ …（５２） Ｖ５＝−ＶＴＮ１０ …（５３） したがって、ＭＯＳトランジスタＱ１およびＱ２それぞ
れを流れるドレイン電流ＩＤＳは、次式（５４）および
（５５）で与えられる。
れを流れるドレイン電流ＩＤＳは、次式（５４）および
（５５）で与えられる。
【０１５８】 ＩＤＳ＝（β１／２）（Ｖ３−Ｖｃｃ−ＶＴＰ１）2 …（５４） ＝（β２／２）（Ｖ５−Ｖ０−ＶＴＰ２）2 …（５５） 式（５２）〜（５５）から次式（５６）および（５７）
が得られる。
が得られる。
【０１５９】 ＩＤＳ＝（β１／２）（−ＶＴＮ１５−ＶＴＰ１）2 …（５６） ＝（β２／２）（−ＶＴＮ１０−Ｖ０−ＶＴＰ２）2 …（５７） 式（５６）および（５７）から、出力電圧Ｖ０は次式
（５８）で表わされる。 Ｖ０＝（β１／β２）1/2 （ＶＴＮ１５＋ＶＴＰ１）−（ＶＴＰ２＋ＶＴＮ１０ ） …（５８） 式（５８）において、右辺第１項および第２項ともｎチ
ャネルＭＯＳトランジスタのしきい値電圧とｐチャネル
ＭＯＳトランジスタのしきい値電圧の代数的和で表わさ
れており、それぞれの温度依存性が相殺される。したが
って、出力電圧Ｖ０の温度依存性が十分に小さくされ
る。
（５８）で表わされる。 Ｖ０＝（β１／β２）1/2 （ＶＴＮ１５＋ＶＴＰ１）−（ＶＴＰ２＋ＶＴＮ１０ ） …（５８） 式（５８）において、右辺第１項および第２項ともｎチ
ャネルＭＯＳトランジスタのしきい値電圧とｐチャネル
ＭＯＳトランジスタのしきい値電圧の代数的和で表わさ
れており、それぞれの温度依存性が相殺される。したが
って、出力電圧Ｖ０の温度依存性が十分に小さくされ
る。
【０１６０】式（５８）に見られるように、ｐチャネル
ＭＯＳトランジスタのしきい値電圧が１種類であり、ｎ
チャネルＭＯＳトランジスタのしきい値電圧が１種類の
場合には、所望のレベルの出力電圧Ｖ０が得られる。す
なわち、ｎチャネルＭＯＳトランジスタのしきい値電圧
をＶＴＮとし、ｐチャネルＭＯＳトランジスタのしきい
値電圧をＶＴＰとすると、次式（５９）で示される出力
電圧Ｖ０が得られる。
ＭＯＳトランジスタのしきい値電圧が１種類であり、ｎ
チャネルＭＯＳトランジスタのしきい値電圧が１種類の
場合には、所望のレベルの出力電圧Ｖ０が得られる。す
なわち、ｎチャネルＭＯＳトランジスタのしきい値電圧
をＶＴＮとし、ｐチャネルＭＯＳトランジスタのしきい
値電圧をＶＴＰとすると、次式（５９）で示される出力
電圧Ｖ０が得られる。
【０１６１】 Ｖ０＝｛（β１／β２）1/2 −１｝（ＶＴＮ＋ＶＴＰ） …（５９） したがって、この図１８に示す構成においても、コスト
効率に優れた基準電圧発生回路を実現することができ
る。
効率に優れた基準電圧発生回路を実現することができ
る。
【０１６２】［実施例８］図１９は、この発明の第８の
実施例である基準電圧発生回路の構成を示す図である。
図１９において、基準電圧発生回路は、電源ノード１と
内部ノード３０の間に接続されるｐチャネルＭＯＳトラ
ンジスタＱ１と、内部ノード３０の電位を放電するｐチ
ャネルＭＯＳトランジスタＱ２と、ＭＯＳトランジスタ
Ｑ１のゲート電位を設定するためのｎチャネルＭＯＳト
ランジスタＱ１５、ＭＯＳトランジスタＱ１５をダイオ
ードモードで動作させるための抵抗素子Ｒ１を含む。Ｍ
ＯＳトランジスタＱ１５は、そのゲートおよびドレイン
が電源ノード１に接続され、バックゲートおよびソース
がノード３に接続される。抵抗素子Ｒ１は、ノード３と
接地ノードの間に接続される。ＭＯＳトランジスタＱ２
のバックゲートおよびソースはノード３０に接続され、
そのゲートおよびドレインが接地ノードに接続される。
実施例である基準電圧発生回路の構成を示す図である。
図１９において、基準電圧発生回路は、電源ノード１と
内部ノード３０の間に接続されるｐチャネルＭＯＳトラ
ンジスタＱ１と、内部ノード３０の電位を放電するｐチ
ャネルＭＯＳトランジスタＱ２と、ＭＯＳトランジスタ
Ｑ１のゲート電位を設定するためのｎチャネルＭＯＳト
ランジスタＱ１５、ＭＯＳトランジスタＱ１５をダイオ
ードモードで動作させるための抵抗素子Ｒ１を含む。Ｍ
ＯＳトランジスタＱ１５は、そのゲートおよびドレイン
が電源ノード１に接続され、バックゲートおよびソース
がノード３に接続される。抵抗素子Ｒ１は、ノード３と
接地ノードの間に接続される。ＭＯＳトランジスタＱ２
のバックゲートおよびソースはノード３０に接続され、
そのゲートおよびドレインが接地ノードに接続される。
【０１６３】基準電圧発生回路は、さらに、ノード３０
と出力ノード２の間に接続されるｐチャネルＭＯＳトラ
ンジスタＱ３０と、出力ノード２と接地ノードの間に接
続される抵抗素子Ｒ３０を含む。ＭＯＳトランジスタＱ
３０は、そのバックゲートおよびソースがノード３０に
接続され、ゲートおよびドレインが出力ノード２に接続
される。ＭＯＳトランジスタＱ３０は、しきい値電圧Ｖ
ＴＰ３０を有しかつその等価抵抗値は抵抗素子Ｒ３０の
抵抗値よりも十分小さくされる。また、ＭＯＳトランジ
スタＱ１５の等価抵抗値は、抵抗素子Ｒ１の抵抗値より
も十分小さくされる。次に動作について説明する。
と出力ノード２の間に接続されるｐチャネルＭＯＳトラ
ンジスタＱ３０と、出力ノード２と接地ノードの間に接
続される抵抗素子Ｒ３０を含む。ＭＯＳトランジスタＱ
３０は、そのバックゲートおよびソースがノード３０に
接続され、ゲートおよびドレインが出力ノード２に接続
される。ＭＯＳトランジスタＱ３０は、しきい値電圧Ｖ
ＴＰ３０を有しかつその等価抵抗値は抵抗素子Ｒ３０の
抵抗値よりも十分小さくされる。また、ＭＯＳトランジ
スタＱ１５の等価抵抗値は、抵抗素子Ｒ１の抵抗値より
も十分小さくされる。次に動作について説明する。
【０１６４】ノード３の電圧Ｖ３は、次式（６０）で与
えられる。 Ｖ３＝Ｖｃｃ−ＶＴＮ１５ …（６０） ＭＯＳトランジスタＱ１およびＱ２を流れるドレイン電
流ＩＤＳは、次式（６１）および（６２）でそれぞれ与
えられる。
えられる。 Ｖ３＝Ｖｃｃ−ＶＴＮ１５ …（６０） ＭＯＳトランジスタＱ１およびＱ２を流れるドレイン電
流ＩＤＳは、次式（６１）および（６２）でそれぞれ与
えられる。
【０１６５】 ＩＤＳ＝（β１／２）（Ｖ３−Ｖｃｃ−ＶＴＰ１）2 …（６１） ＝（β２／２）（−Ｖ３０−ＶＴＰ２）2 …（６２） 式（６０）および（６１）から、ＭＯＳトランジスタＱ
１を流れるドレイン電流ＩＤＳは、次式（６３）で与え
られる。
１を流れるドレイン電流ＩＤＳは、次式（６３）で与え
られる。
【０１６６】 ＩＤＳ＝（β１／２）1/2 （−ＶＴＮ５−ＶＴＰ２）2 …（６３） 式（６２）および（６３）からノード３０の電圧Ｖ３０
は次式（６４）で与えられる。
は次式（６４）で与えられる。
【０１６７】 Ｖ３０＝（β１／β２）1/2 （ＶＴＮ１５＋ＶＴＰ１）2 −ＶＴＰ２ …（６４） ＭＯＳトランジスタＱ３０はダイオードモードで動作し
ており、出力ノード２の出力電圧Ｖ０は、ノード３０の
電圧Ｖ３０よりもしきい値電圧ＶＴＰ３０だけ高い。し
たがって、出力電圧Ｖ０は、式（６４）から、次式（６
５）で与えられる。
ており、出力ノード２の出力電圧Ｖ０は、ノード３０の
電圧Ｖ３０よりもしきい値電圧ＶＴＰ３０だけ高い。し
たがって、出力電圧Ｖ０は、式（６４）から、次式（６
５）で与えられる。
【０１６８】 Ｖ０＝Ｖ３０＋ＶＴＰ３０ ＝（β１／β２）1/2 （ＶＴＮ１５＋ＶＴＰ１）−（ＶＴＰ２−ＶＴＰ３０） …（６５） 式（６５）において、右辺第１項はｎチャネルＭＯＳト
ランジスタのしきい値電圧とｐチャネルＭＯＳトランジ
スタのしきい値電圧の代数的和であり、第２項は、ｐチ
ャネルＭＯＳトランジスタのしきい値電圧の差であり、
各項において温度依存性が相殺され、したがって出力電
圧Ｖ０の温度依存性が大幅に低減される。またこの構成
においても、ｐチャネルＭＯＳトランジスタのしきい値
電圧がすべてＶＴＰに等しい場合には、式（６５）は、
次式（６６）に変換される。
ランジスタのしきい値電圧とｐチャネルＭＯＳトランジ
スタのしきい値電圧の代数的和であり、第２項は、ｐチ
ャネルＭＯＳトランジスタのしきい値電圧の差であり、
各項において温度依存性が相殺され、したがって出力電
圧Ｖ０の温度依存性が大幅に低減される。またこの構成
においても、ｐチャネルＭＯＳトランジスタのしきい値
電圧がすべてＶＴＰに等しい場合には、式（６５）は、
次式（６６）に変換される。
【０１６９】 Ｖ０＝（β１／β２）1/2 （ＶＴＮ＋ＶＴＰ） …（６６） すなわち、この図１９に示す構成においても、コスト効
率に優れた温度依存性の極めて少ない基準電圧を発生す
る回路を得ることができる。
率に優れた温度依存性の極めて少ない基準電圧を発生す
る回路を得ることができる。
【０１７０】［変更例］図２０は、この発明の第８の実
施例である基準電圧発生回路の変更例を示す図である。
図２０に示す基準電圧発生回路では、図１９に示す基準
電圧発生回路のｐチャネルＭＯＳトランジスタＱ３０
が、エンハンスメント型ｎチャネルＭＯＳトランジスタ
Ｑ３１で置換えられる。他の構成は図１９に示す基準電
圧発生回路のそれと同じであり、対応する部分には同一
の参照番号を付す。ｎチャネルＭＯＳトランジスタＱ３
１は、そのゲートおよびドレインがノード３０に接続さ
れ、バックゲートおよびソースが出力ノード２に接続さ
れる。ＭＯＳトランジスタＱ３１の等価抵抗値は、抵抗
素子Ｒ３０の抵抗値よりも十分小さくされる。図２０に
示す基準電圧発生回路の構成においては、ＭＯＳトラン
ジスタＱ３１は、ノード３０の電圧Ｖ３０をそのしきい
値電圧ＶＴＮ３１低下させて出力ノード２へ伝達する。
したがって、その場合、式（６５）においてＶＴＰ３０
を−ＶＴＮ３１で置換えることにより出力電圧Ｖ０が求
められる。 Ｖ０＝（β１／β２）1/2 （ＶＴＮ１５＋ＶＴＰ１）−（ＶＴＰ２＋ＶＴＮ３１ ） …（６７） 式（６７）においても、右辺第１項および第２項ともに
ｐチャネルＭＯＳトランジスタのしきい値電圧とｎチャ
ネルＭＯＳトランジスタのしきい値電圧の代数的和で表
わされるため、しきい値電圧の温度依存性が相殺され、
応じて出力電圧Ｖ０の温度依存性を十分に小さくするこ
とができる。なおこの図２０に示す基準電圧発生回路の
構成においても、ｎチャネルＭＯＳトランジスタのしき
い値電圧がすべてＶＴＮに等しく、ｐチャネルＭＯＳト
ランジスタのしきい値電圧がすべてＶＴＰに等しい場合
においても、所定の電圧レベルの基準電圧Ｖ０を生成す
ることができる。すなわち、式（６７）から次式（６
８）が導かれる。
施例である基準電圧発生回路の変更例を示す図である。
図２０に示す基準電圧発生回路では、図１９に示す基準
電圧発生回路のｐチャネルＭＯＳトランジスタＱ３０
が、エンハンスメント型ｎチャネルＭＯＳトランジスタ
Ｑ３１で置換えられる。他の構成は図１９に示す基準電
圧発生回路のそれと同じであり、対応する部分には同一
の参照番号を付す。ｎチャネルＭＯＳトランジスタＱ３
１は、そのゲートおよびドレインがノード３０に接続さ
れ、バックゲートおよびソースが出力ノード２に接続さ
れる。ＭＯＳトランジスタＱ３１の等価抵抗値は、抵抗
素子Ｒ３０の抵抗値よりも十分小さくされる。図２０に
示す基準電圧発生回路の構成においては、ＭＯＳトラン
ジスタＱ３１は、ノード３０の電圧Ｖ３０をそのしきい
値電圧ＶＴＮ３１低下させて出力ノード２へ伝達する。
したがって、その場合、式（６５）においてＶＴＰ３０
を−ＶＴＮ３１で置換えることにより出力電圧Ｖ０が求
められる。 Ｖ０＝（β１／β２）1/2 （ＶＴＮ１５＋ＶＴＰ１）−（ＶＴＰ２＋ＶＴＮ３１ ） …（６７） 式（６７）においても、右辺第１項および第２項ともに
ｐチャネルＭＯＳトランジスタのしきい値電圧とｎチャ
ネルＭＯＳトランジスタのしきい値電圧の代数的和で表
わされるため、しきい値電圧の温度依存性が相殺され、
応じて出力電圧Ｖ０の温度依存性を十分に小さくするこ
とができる。なおこの図２０に示す基準電圧発生回路の
構成においても、ｎチャネルＭＯＳトランジスタのしき
い値電圧がすべてＶＴＮに等しく、ｐチャネルＭＯＳト
ランジスタのしきい値電圧がすべてＶＴＰに等しい場合
においても、所定の電圧レベルの基準電圧Ｖ０を生成す
ることができる。すなわち、式（６７）から次式（６
８）が導かれる。
【０１７１】 Ｖ０＝｛（β１／β２）1/2 −１｝（ＶＴＮ＋ＶＴＰ） …（６８） 以上のように、この第８の実施例に従えば、ｐチャネル
ＭＯＳトランジスタのしきい値電圧およびｎチャネルＭ
ＯＳトランジスタのしきい値電圧がそれぞれ１種類しか
ない場合においても、所望の電圧レベルの基準電圧を安
定に発生することのできるコスト効率に優れた基準電圧
発生回路を得ることができる。
ＭＯＳトランジスタのしきい値電圧およびｎチャネルＭ
ＯＳトランジスタのしきい値電圧がそれぞれ１種類しか
ない場合においても、所望の電圧レベルの基準電圧を安
定に発生することのできるコスト効率に優れた基準電圧
発生回路を得ることができる。
【０１７２】［実施例９］図２１は、この発明の第９の
実施例である基準電圧発生回路の構成を示す図である。
この図２１に示す基準電圧発生回路は、図８に示す基準
電圧発生回路の構成において、電源ノード１に接続され
るｎチャネルＭＯＳトランジスタＱ６をｐチャネルＭＯ
ＳトランジスタＱ８に置換えた構成と同じ構成を備え
る。他の構成は、図８に示す基準電圧発生回路のそれと
同じであり、対応する部分には同一の参照番号を付す。
ＭＯＳトランジスタＱ８のソースおよびバックゲートは
電源ノード１に接続され、ゲートおよびドレインがノー
ド６に接続される。ＭＯＳトランジスタＱ８はしきい値
電圧ＶＴＰ８を有し、抵抗素子Ｒ１の抵抗値よりも十分
小さな等価抵抗値を有する。次に動作について説明す
る。
実施例である基準電圧発生回路の構成を示す図である。
この図２１に示す基準電圧発生回路は、図８に示す基準
電圧発生回路の構成において、電源ノード１に接続され
るｎチャネルＭＯＳトランジスタＱ６をｐチャネルＭＯ
ＳトランジスタＱ８に置換えた構成と同じ構成を備え
る。他の構成は、図８に示す基準電圧発生回路のそれと
同じであり、対応する部分には同一の参照番号を付す。
ＭＯＳトランジスタＱ８のソースおよびバックゲートは
電源ノード１に接続され、ゲートおよびドレインがノー
ド６に接続される。ＭＯＳトランジスタＱ８はしきい値
電圧ＶＴＰ８を有し、抵抗素子Ｒ１の抵抗値よりも十分
小さな等価抵抗値を有する。次に動作について説明す
る。
【０１７３】ノード３の電圧Ｖ３は、ＭＯＳトランジス
タＱ３およびＱ８がともにダイオードモードで動作する
ため、次式（６９）で与えられる。
タＱ３およびＱ８がともにダイオードモードで動作する
ため、次式（６９）で与えられる。
【０１７４】 Ｖ３＝Ｖｃｃ＋ＶＴＰ３＋ＶＴＰ７ …（６９） ＭＯＳトランジスタＱ５の導電係数β５は、ＭＯＳトラ
ンジスタＱ１およびＱ２の導電係数β１およびβ２より
も十分大きくされており、ダイオードモードでＭＯＳト
ランジスタＱ５は動作する。したがって、ノード７の電
圧Ｖ７は、次式（７０）で与えられる。
ンジスタＱ１およびＱ２の導電係数β１およびβ２より
も十分大きくされており、ダイオードモードでＭＯＳト
ランジスタＱ５は動作する。したがって、ノード７の電
圧Ｖ７は、次式（７０）で与えられる。
【０１７５】 Ｖ７＝Ｖｃｃ−ＶＴＮ５ …（７０） ＭＯＳトランジスタＱ４の等価抵抗値は、抵抗素子Ｒ２
の抵抗値よりも十分小さくされており、ノード５の電圧
Ｖ５はＭＯＳトランジスタＱ４のしきい値電圧ＶＴＰ４
に等しい。したがって、ＭＯＳトランジスタＱ１および
Ｑ２をそれぞれ流れるドレイン電流ＩＤＳは、次式（７
１）および（７２）で与えられる。
の抵抗値よりも十分小さくされており、ノード５の電圧
Ｖ５はＭＯＳトランジスタＱ４のしきい値電圧ＶＴＰ４
に等しい。したがって、ＭＯＳトランジスタＱ１および
Ｑ２をそれぞれ流れるドレイン電流ＩＤＳは、次式（７
１）および（７２）で与えられる。
【０１７６】 ＩＤＳ＝（β１／２）（Ｖ３−Ｖ８−ＶＴＰ１）2 …（７１） ＝（β２／２）（Ｖ５−Ｖ０−ＶＴＰ２）2 …（７２） 式（６７）〜（７２）から次式（７３）が得られる。 β１｛（Ｖｃｃ＋ＶＴＰ３＋ＶＴＰ８）−（Ｖｃｃ−ＶＴＮ５）−ＶＴＰ１｝2 ＝β２（ＶＴＰ４−Ｖ０−ＶＴＰ２）2 …（７３） 式（７３）を出力電圧Ｖ０について整理すると、次式
（７４）が得られる。
（７４）が得られる。
【０１７７】 Ｖ０＝−（β１／β２）1/2 （ＶＴＰ３−ＶＴＰ１＋ＶＴＰ８＋ＶＴＮ５） −（ＶＴＰ２−ＶＴＰ４） …（７４） 式（７４）において、右辺第１項において、ＶＴＰ３−
ＶＴＰ１は、ｐチャネルＭＯＳトランジスタのしきい値
電圧の差であり、またＶＴＰ８＋ＶＴＮ５は、ｐチャネ
ルＭＯＳトランジスタのしきい値電圧とｎチャネルＭＯ
Ｓトランジスタのしきい値電圧の代数的和であり、した
がって、この右辺第１項においてしきい値電圧の温度依
存性が相殺される。同様に、式（７４）の右辺第２項に
おいても、ｐチャネルＭＯＳトランジスタのしきい値電
圧の差がとられるため、同様しきい値電圧の温度依存性
が相殺される。したがって、図２１に示す構成を用いて
も、ノード２に現される出力電圧Ｖ０の温度依存性が十
分小さくされる。
ＶＴＰ１は、ｐチャネルＭＯＳトランジスタのしきい値
電圧の差であり、またＶＴＰ８＋ＶＴＮ５は、ｐチャネ
ルＭＯＳトランジスタのしきい値電圧とｎチャネルＭＯ
Ｓトランジスタのしきい値電圧の代数的和であり、した
がって、この右辺第１項においてしきい値電圧の温度依
存性が相殺される。同様に、式（７４）の右辺第２項に
おいても、ｐチャネルＭＯＳトランジスタのしきい値電
圧の差がとられるため、同様しきい値電圧の温度依存性
が相殺される。したがって、図２１に示す構成を用いて
も、ノード２に現される出力電圧Ｖ０の温度依存性が十
分小さくされる。
【０１７８】図２１に示す基準電圧発生回路はまた以下
の利点を与える。いま、ｐチャネルＭＯＳトランジスタ
Ｑ１、Ｑ２、Ｑ３、Ｑ４およびＱ８のしきい値電圧をす
べて等しいと想定する。この条件は、通常のＣＭＯＳ回
路において容易に実現することができる。この場合、式
（７４）は次式（７５）に変換される。
の利点を与える。いま、ｐチャネルＭＯＳトランジスタ
Ｑ１、Ｑ２、Ｑ３、Ｑ４およびＱ８のしきい値電圧をす
べて等しいと想定する。この条件は、通常のＣＭＯＳ回
路において容易に実現することができる。この場合、式
（７４）は次式（７５）に変換される。
【０１７９】 Ｖ０＝−（β１／β２）1/2 （ＶＴＮ＋ＶＴＰ） …（７５） この式（７５）は、先に図１１に示す基準電圧発生回路
において導き出した式（５１）と符号が異なっているだ
けである。出力電圧Ｖ０は常に正である。したがって上
式（７５）の物理的意味は、ｐチャネルＭＯＳトランジ
スタのしきい値電圧の絶対値｜ＶＴＰ｜がｎチャネルＭ
ＯＳトランジスタのしきい値電圧の絶対値｜ＶＴＮ｜よ
りも大きいということである（ＶＴＮ＋ＶＴＰ＜０よ
り）。逆に、図１１に示す基準電圧発生回路において式
（５１）が成立するためには、ｐチャネルＭＯＳトラン
ジスタのしきい値電圧の絶対値｜ＶＴＰ｜がｎチャネル
ＭＯＳトランジスタのしきい値電圧の絶対値｜ＶＴＮ｜
よりも小さいことが必要とされる（ＶＴＮ＋ＶＴＰ＞０
より）。通常、ＣＭＯＳタイプの半導体装置において
は、ゲート絶縁膜に正の電荷がトラップされる。このチ
ャネル表面上に蓄積される正電荷は基板表面に生成され
る表面準位により生じ、ｐチャネルＭＯＳトランジスタ
およびｎチャネルＭＯＳトランジスタいずれにおいても
生じる。ゲート絶縁膜にトラップされる正電荷はｎチャ
ネルＭＯＳトランジスタに対してはしきい値電圧を低く
する（基板表面に負電荷（電子）を引き寄せるため）よ
うに作用し、ｐチャネルＭＯＳトランジスタにおいて
は、しきい値電圧の絶対値を大きくする（正電荷を遠ざ
ける作用をするため）ように機能する。したがって、一
般に｜ＶＴＰ｜＞｜ＶＴＮ｜となる傾向があり、図１７
に示す基準電圧発生回路に比べてこの図２１に示す基準
電圧発生回路の方が実用化が容易である。すなわち、基
準電圧を発生するためにＭＯＳトランジスタのしきい値
電圧を調整するための余分な製造工程（たとえばイオン
注入工程）が必要とされず、よりコスト効率に優れた基
準電圧発生回路を実現することができる。
において導き出した式（５１）と符号が異なっているだ
けである。出力電圧Ｖ０は常に正である。したがって上
式（７５）の物理的意味は、ｐチャネルＭＯＳトランジ
スタのしきい値電圧の絶対値｜ＶＴＰ｜がｎチャネルＭ
ＯＳトランジスタのしきい値電圧の絶対値｜ＶＴＮ｜よ
りも大きいということである（ＶＴＮ＋ＶＴＰ＜０よ
り）。逆に、図１１に示す基準電圧発生回路において式
（５１）が成立するためには、ｐチャネルＭＯＳトラン
ジスタのしきい値電圧の絶対値｜ＶＴＰ｜がｎチャネル
ＭＯＳトランジスタのしきい値電圧の絶対値｜ＶＴＮ｜
よりも小さいことが必要とされる（ＶＴＮ＋ＶＴＰ＞０
より）。通常、ＣＭＯＳタイプの半導体装置において
は、ゲート絶縁膜に正の電荷がトラップされる。このチ
ャネル表面上に蓄積される正電荷は基板表面に生成され
る表面準位により生じ、ｐチャネルＭＯＳトランジスタ
およびｎチャネルＭＯＳトランジスタいずれにおいても
生じる。ゲート絶縁膜にトラップされる正電荷はｎチャ
ネルＭＯＳトランジスタに対してはしきい値電圧を低く
する（基板表面に負電荷（電子）を引き寄せるため）よ
うに作用し、ｐチャネルＭＯＳトランジスタにおいて
は、しきい値電圧の絶対値を大きくする（正電荷を遠ざ
ける作用をするため）ように機能する。したがって、一
般に｜ＶＴＰ｜＞｜ＶＴＮ｜となる傾向があり、図１７
に示す基準電圧発生回路に比べてこの図２１に示す基準
電圧発生回路の方が実用化が容易である。すなわち、基
準電圧を発生するためにＭＯＳトランジスタのしきい値
電圧を調整するための余分な製造工程（たとえばイオン
注入工程）が必要とされず、よりコスト効率に優れた基
準電圧発生回路を実現することができる。
【０１８０】［変更例］図２２は、この発明の第９の実
施例である基準電圧発生回路の第１の変更例を示す図で
ある。図２２に示す基準電圧発生回路は、図２１に示す
基準電圧発生回路においてｐチャネルＭＯＳトランジス
タＱ４を、ｎチャネルＭＯＳトランジスタＱ１０で置換
えたものと等価である。図２２に示す基準電圧発生回路
の構成において、図２１に示す基準電圧発生回路の構成
と対応する部分には同一の参照番号を付す。ＭＯＳトラ
ンジスタＱ１０のゲートおよびドレインは接地ノードに
接続され、バックゲートおよびソースがノード５に接続
される。この図２２に示す基準電圧発生回路の構成にお
いては、出力ノード２に現われる出力電圧Ｖ０は、式
（７６）のしきい値電圧ＶＴＰ４を−ＶＴＮ１０で置換
えることにより得られる。
施例である基準電圧発生回路の第１の変更例を示す図で
ある。図２２に示す基準電圧発生回路は、図２１に示す
基準電圧発生回路においてｐチャネルＭＯＳトランジス
タＱ４を、ｎチャネルＭＯＳトランジスタＱ１０で置換
えたものと等価である。図２２に示す基準電圧発生回路
の構成において、図２１に示す基準電圧発生回路の構成
と対応する部分には同一の参照番号を付す。ＭＯＳトラ
ンジスタＱ１０のゲートおよびドレインは接地ノードに
接続され、バックゲートおよびソースがノード５に接続
される。この図２２に示す基準電圧発生回路の構成にお
いては、出力ノード２に現われる出力電圧Ｖ０は、式
（７６）のしきい値電圧ＶＴＰ４を−ＶＴＮ１０で置換
えることにより得られる。
【０１８１】 Ｖ０＝−（β１／β２）1/2 （ＶＴＰ３−ＶＴＰ１＋ＶＴＰ８＋ＶＴＮ５） −（ＶＴＰ２＋ＶＴＮ１０） …（７６） この式（７６）に見られるように、右辺第１項および第
２項ともにしきい値電圧の温度依存性が相殺されてお
り、応じて出力電圧Ｖ０の温度依存性が十分に小さくさ
れる。ｐチャネルＭＯＳトランジスタのしきい値電圧が
すべてＶＴＰに等しく、またｎチャネルＭＯＳトランジ
スタのしきい値電圧がすべてＶＴＮに等しいとすると、
式（７４）は次式（７５）に書換えることができる。
２項ともにしきい値電圧の温度依存性が相殺されてお
り、応じて出力電圧Ｖ０の温度依存性が十分に小さくさ
れる。ｐチャネルＭＯＳトランジスタのしきい値電圧が
すべてＶＴＰに等しく、またｎチャネルＭＯＳトランジ
スタのしきい値電圧がすべてＶＴＮに等しいとすると、
式（７４）は次式（７５）に書換えることができる。
【０１８２】 Ｖ０＝−｛（β１／β２）1/2 ＋１｝（ＶＴＰ＋ＶＴＮ） …（７７） 式（７７）に見られるように、この場合においても、式
（７３）と同様の特性すなわち通常のＣＭＯＳ回路にお
ける実現が容易であるという特徴を備える。
（７３）と同様の特性すなわち通常のＣＭＯＳ回路にお
ける実現が容易であるという特徴を備える。
【０１８３】［実施例１０］図２３は、この発明の第１
０の実施例である基準電圧発生回路の構成を示す図であ
る。この図２３に示す基準電圧発生回路の構成において
は、ＭＯＳトランジスタＱ２のゲートが接地ノードに接
続され、ＭＯＳトランジスタＱ１０および抵抗素子Ｒ２
は除去される。これに代えて、出力ノード２と内部ノー
ド３０の間にｐチャネルＭＯＳトランジスタＱ３０が接
続され、出力ノード２と接地ノードの間に抵抗素子Ｒ３
０が接続される。他の構成は、図２１および図２２に示
す基準電圧発生回路のそれと同じであり、対応する部分
には同一の参照番号を付す。ＭＯＳトランジスタＱ３０
は、抵抗素子Ｒ３０の有する抵抗値よりも十分小さな等
価抵抗値を備え、ダイオードモードで動作する。ノード
３０の電圧Ｖ３０は、前述の式（７２）におけるしきい
値電圧ＶＴＰ４の項を削除することにより得られる。す
なわち、ノード３０の電圧Ｖ３０は次式（７８）で与え
られる。
０の実施例である基準電圧発生回路の構成を示す図であ
る。この図２３に示す基準電圧発生回路の構成において
は、ＭＯＳトランジスタＱ２のゲートが接地ノードに接
続され、ＭＯＳトランジスタＱ１０および抵抗素子Ｒ２
は除去される。これに代えて、出力ノード２と内部ノー
ド３０の間にｐチャネルＭＯＳトランジスタＱ３０が接
続され、出力ノード２と接地ノードの間に抵抗素子Ｒ３
０が接続される。他の構成は、図２１および図２２に示
す基準電圧発生回路のそれと同じであり、対応する部分
には同一の参照番号を付す。ＭＯＳトランジスタＱ３０
は、抵抗素子Ｒ３０の有する抵抗値よりも十分小さな等
価抵抗値を備え、ダイオードモードで動作する。ノード
３０の電圧Ｖ３０は、前述の式（７２）におけるしきい
値電圧ＶＴＰ４の項を削除することにより得られる。す
なわち、ノード３０の電圧Ｖ３０は次式（７８）で与え
られる。
【０１８４】 Ｖ０＝−（β１／β２）1/2 （ＶＴＰ３−ＶＴＰ１＋ＶＴＰ８＋ＶＴＮ５）− ＶＴＰ２ …（７８） ＭＯＳトランジスタＱ３０がダイオードモードで動作し
ており、出力電圧Ｖ０は、Ｖ３０＋ＶＴＰ３０で与えら
れる。したがって、出力電圧Ｖ０は、次式（７９）で与
えられる。
ており、出力電圧Ｖ０は、Ｖ３０＋ＶＴＰ３０で与えら
れる。したがって、出力電圧Ｖ０は、次式（７９）で与
えられる。
【０１８５】 Ｖ０＝−（β１／β２）1/2 （ＶＴＰ３−ＶＴＰ１＋ＶＴＰ８＋ＶＴＮ５） −（ＶＴＰ２−ＶＴＰ３０） …（７９） また、ｐチャネルＭＯＳトランジスタのしきい値電圧が
すべて等しくＶＴＰで与えられるとすると、次式（８
０）が得られる。
すべて等しくＶＴＰで与えられるとすると、次式（８
０）が得られる。
【０１８６】 Ｖ０＝−（β１／β２）1/2 （ＶＴＰ＋ＶＴＮ） …（８０） 式（７９）および（８０）から、図２３に示す基準電圧
発生回路においても、しきい値電圧の温度依存性がすべ
て相殺されており、出力電圧Ｖ０の温度依存性を十分小
さくすることができる。また、式（８０）に示すよう
に、通常のＣＭＯＳタイプの半導体装置において容易に
実現することができ、コスト効率に優れた基準電圧発生
回路を実現することができる。
発生回路においても、しきい値電圧の温度依存性がすべ
て相殺されており、出力電圧Ｖ０の温度依存性を十分小
さくすることができる。また、式（８０）に示すよう
に、通常のＣＭＯＳタイプの半導体装置において容易に
実現することができ、コスト効率に優れた基準電圧発生
回路を実現することができる。
【０１８７】［変更例］図２４は、この発明の第１０の
実施例である基準電圧発生回路の変更例の構成を示す図
である。この図２４に示す基準電圧発生回路は、図２３
に示す基準電圧発生回路において、出力ノードに接続さ
れるｐチャネルＭＯＳトランジスタＱ３０をｎチャネル
ＭＯＳトランジスタＱ３１で置換えたものと等価であ
る。ＭＯＳトランジスタＱ３１は、そのゲートおよびド
レインがノード３０に接続され、バックゲートおよびソ
ースが出力ノード２に接続される。ＭＯＳトランジスタ
Ｑ３１は、しきい値電圧ＶＴＰ３１を有し、また抵抗素
子Ｒ３０の抵抗値よりも十分に小さな等価抵抗値を備
え、したがってダイオードモードで動作する。この図２
４に示す基準電圧発生回路においては、Ｖ０＝Ｖ３０−
ＶＴＮ３１より、次式（８１）で表わされる出力電圧Ｖ
０が得られる。
実施例である基準電圧発生回路の変更例の構成を示す図
である。この図２４に示す基準電圧発生回路は、図２３
に示す基準電圧発生回路において、出力ノードに接続さ
れるｐチャネルＭＯＳトランジスタＱ３０をｎチャネル
ＭＯＳトランジスタＱ３１で置換えたものと等価であ
る。ＭＯＳトランジスタＱ３１は、そのゲートおよびド
レインがノード３０に接続され、バックゲートおよびソ
ースが出力ノード２に接続される。ＭＯＳトランジスタ
Ｑ３１は、しきい値電圧ＶＴＰ３１を有し、また抵抗素
子Ｒ３０の抵抗値よりも十分に小さな等価抵抗値を備
え、したがってダイオードモードで動作する。この図２
４に示す基準電圧発生回路においては、Ｖ０＝Ｖ３０−
ＶＴＮ３１より、次式（８１）で表わされる出力電圧Ｖ
０が得られる。
【０１８８】 Ｖ０＝−（β１／β２）1/2 （ＶＴＰ３−ＶＴＰ１＋ＶＴＰ８＋ＶＴＮ５） −（ＶＴＰ２＋ＶＴＮ３１） …（８１） この式（８１）において右辺第１項および第２項いずれ
においても、しきい値電圧の温度依存性が相殺されてお
り、したがって出力電圧Ｖ０の温度依存性が十分小さく
される。
においても、しきい値電圧の温度依存性が相殺されてお
り、したがって出力電圧Ｖ０の温度依存性が十分小さく
される。
【０１８９】またこの図２４に示す基準電圧発生回路の
構成において、ｐチャネルＭＯＳトランジスタのしきい
値電圧がすべて等しくＶＴＰであり、またｎチャネルＭ
ＯＳトランジスタのしきい値電圧がすべて等しくＶＴＮ
であるとすると、次式（８２）が得られる。
構成において、ｐチャネルＭＯＳトランジスタのしきい
値電圧がすべて等しくＶＴＰであり、またｎチャネルＭ
ＯＳトランジスタのしきい値電圧がすべて等しくＶＴＮ
であるとすると、次式（８２）が得られる。
【０１９０】 Ｖ０＝−｛（β１／β２）1/2 ＋１｝（ＶＴＰ＋ＶＴＮ） …（８２） したがって、この図２４に示す基準電圧発生回路におい
ても、通常のＣＭＯＳ半導体装置において実現が容易な
基準電圧発生回路を実現することができる。
ても、通常のＣＭＯＳ半導体装置において実現が容易な
基準電圧発生回路を実現することができる。
【０１９１】なお、図２１ないし図２４に示す基準電圧
発生回路の構成において、ＭＯＳトランジスタＱ３とＭ
ＯＳトランジスタＱ８の接続を入れ替えても同様の効果
を得ることができる。また抵抗素子Ｒ１、Ｒ２およびＲ
３０としては、抵抗モードで動作するＭＯＳトランジス
タが用いられても同様の効果を得ることができる。
発生回路の構成において、ＭＯＳトランジスタＱ３とＭ
ＯＳトランジスタＱ８の接続を入れ替えても同様の効果
を得ることができる。また抵抗素子Ｒ１、Ｒ２およびＲ
３０としては、抵抗モードで動作するＭＯＳトランジス
タが用いられても同様の効果を得ることができる。
【０１９２】［実施例１０］以下、基準電圧発生回路の
出力部の（出力）ＭＯＳトランジスタＱ１と、このＭＯ
ＳトランジスタＱ１のゲート電位を設定するための（制
御）ＭＯＳトランジスタＱ３のしきい値電圧を異ならせ
る方法について説明する。
出力部の（出力）ＭＯＳトランジスタＱ１と、このＭＯ
ＳトランジスタＱ１のゲート電位を設定するための（制
御）ＭＯＳトランジスタＱ３のしきい値電圧を異ならせ
る方法について説明する。
【０１９３】図２５は、図４０に示す内部電源使用回路
９０７の構成を概略的に示す図である。図２５におい
て、内部電源使用回路９０７は、行および列のマトリッ
クス状に配列される複数のメモリセルを有するメモリセ
ルアレイＭＡと、外部から与えられる外部アドレス信号
をバッファ処理して内部アドレス信号を生成するアドレ
スバッファＡＢと、このアドレスバッファＡＢからの内
部アドレス信号をデコードしてメモリセルアレイＭＡに
おける対応の行を選択するＸデコーダＡＤＸと、アドレ
スバッファＡＢからの内部アドレス信号をデコードして
メモリセルアレイＭＡにおける対応の列を選択する列選
択信号を発生するＹデコーダＡＤＹを含む。
９０７の構成を概略的に示す図である。図２５におい
て、内部電源使用回路９０７は、行および列のマトリッ
クス状に配列される複数のメモリセルを有するメモリセ
ルアレイＭＡと、外部から与えられる外部アドレス信号
をバッファ処理して内部アドレス信号を生成するアドレ
スバッファＡＢと、このアドレスバッファＡＢからの内
部アドレス信号をデコードしてメモリセルアレイＭＡに
おける対応の行を選択するＸデコーダＡＤＸと、アドレ
スバッファＡＢからの内部アドレス信号をデコードして
メモリセルアレイＭＡにおける対応の列を選択する列選
択信号を発生するＹデコーダＡＤＹを含む。
【０１９４】内部電源使用回路９０７は、さらに、この
メモリセルアレイＭＡにおいて選択された行（ワード
線）に接続するメモリセルのデータを検知し増幅するセ
ンスアンプと、ＹデコーダＡＤＹからの列選択信号に従
ってメモリセルアレイＭＡにおける対応の列を出力バッ
ファＯＢに接続するＩ／Ｏゲートを含む。図２５におい
ては、センスアンプとＩ／Ｏゲートを１つのブロックＳ
Ｉで示す。出力バッファＯＢは、このブロックＳＩから
伝達された内部読出データをバッファ処理して外部読出
データＤｏｕｔを生成する。この出力バッファＯＢの最
終の出力段（外部出力端子に接続される回路部分）は、
外部装置とのインタフェースを取るために、外部電源電
圧を使用する。図２５においては、出力バッファＯＢは
内部電源電圧ＶＣＩを使用するように示される。これは
出力バッファＯＢに含まれる最終出力段以外の回路部分
がこの内部電源電圧ＶＣＩを利用するためである。
メモリセルアレイＭＡにおいて選択された行（ワード
線）に接続するメモリセルのデータを検知し増幅するセ
ンスアンプと、ＹデコーダＡＤＹからの列選択信号に従
ってメモリセルアレイＭＡにおける対応の列を出力バッ
ファＯＢに接続するＩ／Ｏゲートを含む。図２５におい
ては、センスアンプとＩ／Ｏゲートを１つのブロックＳ
Ｉで示す。出力バッファＯＢは、このブロックＳＩから
伝達された内部読出データをバッファ処理して外部読出
データＤｏｕｔを生成する。この出力バッファＯＢの最
終の出力段（外部出力端子に接続される回路部分）は、
外部装置とのインタフェースを取るために、外部電源電
圧を使用する。図２５においては、出力バッファＯＢは
内部電源電圧ＶＣＩを使用するように示される。これは
出力バッファＯＢに含まれる最終出力段以外の回路部分
がこの内部電源電圧ＶＣＩを利用するためである。
【０１９５】さらに、この内部電源使用回路９０７の各
種動作タイミングを制御するための制御信号を発生する
制御信号発生系ＣＧが、周辺回路として設けられる。周
辺回路としては、アドレスバッファＡＢ、ＸデコーダＡ
ＤＸ、ＹデコーダＡＤＹおよびブロックＳＩを含んでも
よい。
種動作タイミングを制御するための制御信号を発生する
制御信号発生系ＣＧが、周辺回路として設けられる。周
辺回路としては、アドレスバッファＡＢ、ＸデコーダＡ
ＤＸ、ＹデコーダＡＤＹおよびブロックＳＩを含んでも
よい。
【０１９６】制御信号発生系ＣＧは、メモリセルアレイ
ＭＡにおける選択された行（後に説明するワード線）上
に伝達されるワード線駆動信号Ｒｎおよびスタンバイサ
イクル時に各内部ノードを所定の電位ＶＢにプリチャー
ジするための信号を発生するプリチャージ指示信号φｐ
を発生する。この制御信号発生系ＣＧは、さらに、プリ
チャージサイクル（スタンバイサイクル）時において内
部ノードをプリチャージするためのプリチャージ電位Ｖ
Ｂも併わせて発生するように示される。
ＭＡにおける選択された行（後に説明するワード線）上
に伝達されるワード線駆動信号Ｒｎおよびスタンバイサ
イクル時に各内部ノードを所定の電位ＶＢにプリチャー
ジするための信号を発生するプリチャージ指示信号φｐ
を発生する。この制御信号発生系ＣＧは、さらに、プリ
チャージサイクル（スタンバイサイクル）時において内
部ノードをプリチャージするためのプリチャージ電位Ｖ
Ｂも併わせて発生するように示される。
【０１９７】図２６は、この図２５に示すメモリセルア
レイ部の構成を概略的に示す図である。図２６におい
て、メモリセルアレイＭＡは、行および列のマトリック
ス状に配列される複数のメモリセルＭＣと、メモリセル
ＭＣの各行に対応して配置され、それぞれに対応の行の
メモリセルＭＣが接続される複数のワード線ＷＬ（ＷＬ
０〜ＷＬｎ）と、メモリセルの各列に対応して配置さ
れ、各々に対応の列のメモリセルが接続される複数のビ
ット線対ＢＬ，ＺＢＬ（ＢＬ０，ＺＢＬ０〜ＢＬｍ，Ｚ
ＢＬｍ）を含む。ビット線ＢＬおよびＺＢＬは対をなし
て配設され、それぞれに互いに相補なデータ信号が伝達
される。メモリセルＭＣは１本のワード線ＷＬと１対の
ビット線ＢＬおよびＺＢＬの交差部に配置される。たと
えば、ワード線ＷＬ０とビット線ＢＬ０の交差部に対応
してメモリセルＭＣが配置され、またワード線ＷＬ１と
ビット線ＺＢＬ０の交差部に対応してメモリセルＭＣが
配置される。
レイ部の構成を概略的に示す図である。図２６におい
て、メモリセルアレイＭＡは、行および列のマトリック
ス状に配列される複数のメモリセルＭＣと、メモリセル
ＭＣの各行に対応して配置され、それぞれに対応の行の
メモリセルＭＣが接続される複数のワード線ＷＬ（ＷＬ
０〜ＷＬｎ）と、メモリセルの各列に対応して配置さ
れ、各々に対応の列のメモリセルが接続される複数のビ
ット線対ＢＬ，ＺＢＬ（ＢＬ０，ＺＢＬ０〜ＢＬｍ，Ｚ
ＢＬｍ）を含む。ビット線ＢＬおよびＺＢＬは対をなし
て配設され、それぞれに互いに相補なデータ信号が伝達
される。メモリセルＭＣは１本のワード線ＷＬと１対の
ビット線ＢＬおよびＺＢＬの交差部に配置される。たと
えば、ワード線ＷＬ０とビット線ＢＬ０の交差部に対応
してメモリセルＭＣが配置され、またワード線ＷＬ１と
ビット線ＺＢＬ０の交差部に対応してメモリセルＭＣが
配置される。
【０１９８】ビット線対ＢＬ０，ＺＢＬ０〜ＢＬｍ，Ｚ
ＢＬｍそれぞれに対応して、スタンバイサイクル時（プ
リチャージ時）に対応のビット線対ＢＬ，ＺＢＬを所定
電位ＶＢにプリチャージしかつイコライズするためのプ
リチャージ／イコライズ回路（Ｐ／Ｅ）ＰＥ０〜ＰＥｍ
が配置される。
ＢＬｍそれぞれに対応して、スタンバイサイクル時（プ
リチャージ時）に対応のビット線対ＢＬ，ＺＢＬを所定
電位ＶＢにプリチャージしかつイコライズするためのプ
リチャージ／イコライズ回路（Ｐ／Ｅ）ＰＥ０〜ＰＥｍ
が配置される。
【０１９９】ブロックＳＩは、ビット線対ＢＬ０，ＺＢ
Ｌ０〜ＢＬｍ，ＺＢＬｍそれぞれに対応して配置され、
活性化時対応のビット線対ＢＬ，ＺＢＬの信号電位を差
動的に増幅するセンスアンプＳＡ０〜ＳＡｍと、ビット
線対ＢＬ０，ＺＢＬ０〜ＢＬｍ，ＺＢＬｍそれぞれに対
応して設けられ、ＹデコーダＡＤＹからの列選択信号に
応答して導通し、対応のビット線対ＢＬ，ＺＢＬを内部
データ線Ｉ／Ｏ，ＺＩ／Ｏに接続するＩＯゲートを含
む。ＩＯゲートは、ビット線対ＢＬｉ，ＺＢＬｉ（ｉ＝
０〜ｍ）に対応して配置されるトランスファーゲートＴ
ｉ，Ｔｉ′を含む。
Ｌ０〜ＢＬｍ，ＺＢＬｍそれぞれに対応して配置され、
活性化時対応のビット線対ＢＬ，ＺＢＬの信号電位を差
動的に増幅するセンスアンプＳＡ０〜ＳＡｍと、ビット
線対ＢＬ０，ＺＢＬ０〜ＢＬｍ，ＺＢＬｍそれぞれに対
応して設けられ、ＹデコーダＡＤＹからの列選択信号に
応答して導通し、対応のビット線対ＢＬ，ＺＢＬを内部
データ線Ｉ／Ｏ，ＺＩ／Ｏに接続するＩＯゲートを含
む。ＩＯゲートは、ビット線対ＢＬｉ，ＺＢＬｉ（ｉ＝
０〜ｍ）に対応して配置されるトランスファーゲートＴ
ｉ，Ｔｉ′を含む。
【０２００】センスアンプＳＡ０〜ＳＡｍは、センスア
ンプ活性化信号線ＳＡＤＡおよびＳＡＤＢそれぞれを介
して伝達されるセンスアンプ活性制御信号φＡおよびφ
Ｂに応答して活性化される。
ンプ活性化信号線ＳＡＤＡおよびＳＡＤＢそれぞれを介
して伝達されるセンスアンプ活性制御信号φＡおよびφ
Ｂに応答して活性化される。
【０２０１】図２７は、図２６に示すメモリセルおよび
プリチャージ／イコライズ回路の構成を詳細に示す図で
ある。図２７においては、代表的に、１本のワード線Ｗ
Ｌと、１対のビット線ＢＬ，ＺＢＬを示す。
プリチャージ／イコライズ回路の構成を詳細に示す図で
ある。図２７においては、代表的に、１本のワード線Ｗ
Ｌと、１対のビット線ＢＬ，ＺＢＬを示す。
【０２０２】プリチャージ／イコライズ回路ＰＥは、プ
リチャージ指示信号φｐに応答して導通し、プリチャー
ジ電圧伝達線ＳＰＥ上に伝達されるプリチャージ電圧Ｖ
Ｂをそれぞれビット線ＢＬおよびＺＢＬへ伝達するトラ
ンスファーゲートＰＥａおよびＰＥｂを含む。
リチャージ指示信号φｐに応答して導通し、プリチャー
ジ電圧伝達線ＳＰＥ上に伝達されるプリチャージ電圧Ｖ
Ｂをそれぞれビット線ＢＬおよびＺＢＬへ伝達するトラ
ンスファーゲートＰＥａおよびＰＥｂを含む。
【０２０３】メモリセルＭＣは、情報を電荷の形態で格
納するメモリセルキャパシタＭＣＡと、ワード線ＷＬ上
の電位（ワード線駆動信号Ｒｎ）に応答して導通し、メ
モリセルキャパシタＭＣＡをビット線ＢＬまたはＺＢＬ
に接続するアクセストランジスタＭＴを含む。図２７に
おいては、アクセストランジスタＭＴは、メモリキャパ
シタＭＣＡをビット線ＢＬに接続するように示される。
ビット線ＢＬおよびＺＢＬにはそれぞれ寄生容量ＢＰＣ
ａおよびＢＰＣｂが存在する。メモリキャパシタＭＣＡ
は、その一方電極がアクセストランジスタＭＴの一方導
通端子に接続され、その他方電極が一定の基準電位Ｖｃ
ｐを受けるように接続される。メモリキャパシタＭＣＡ
の一方電極が、情報を格納するためのストレージノード
として作用する。このメモリキャパシタＭＣＡの他方電
極（セルプレート）へ与えられる電圧Ｖｃｐ（セルプレ
ート電圧）はたとえば抵抗ＲａおよびＲｂの直列体で構
成される電圧発生回路により生成される。このセルプレ
ート電圧発生回路の抵抗素子ＲａおよびＲｂは、内部電
源電圧供給ノードと接地線との間に直列に接続され、内
部電源電圧ＶＣＩを抵抗分割してセルプレート電圧Ｖｃ
ｐを生成する。このセルプレート電位発生回路として
は、先に説明した基準電圧発生回路が用いられてもよ
い。
納するメモリセルキャパシタＭＣＡと、ワード線ＷＬ上
の電位（ワード線駆動信号Ｒｎ）に応答して導通し、メ
モリセルキャパシタＭＣＡをビット線ＢＬまたはＺＢＬ
に接続するアクセストランジスタＭＴを含む。図２７に
おいては、アクセストランジスタＭＴは、メモリキャパ
シタＭＣＡをビット線ＢＬに接続するように示される。
ビット線ＢＬおよびＺＢＬにはそれぞれ寄生容量ＢＰＣ
ａおよびＢＰＣｂが存在する。メモリキャパシタＭＣＡ
は、その一方電極がアクセストランジスタＭＴの一方導
通端子に接続され、その他方電極が一定の基準電位Ｖｃ
ｐを受けるように接続される。メモリキャパシタＭＣＡ
の一方電極が、情報を格納するためのストレージノード
として作用する。このメモリキャパシタＭＣＡの他方電
極（セルプレート）へ与えられる電圧Ｖｃｐ（セルプレ
ート電圧）はたとえば抵抗ＲａおよびＲｂの直列体で構
成される電圧発生回路により生成される。このセルプレ
ート電圧発生回路の抵抗素子ＲａおよびＲｂは、内部電
源電圧供給ノードと接地線との間に直列に接続され、内
部電源電圧ＶＣＩを抵抗分割してセルプレート電圧Ｖｃ
ｐを生成する。このセルプレート電位発生回路として
は、先に説明した基準電圧発生回路が用いられてもよ
い。
【０２０４】通常、プリチャージ電圧ＶＢおよびセルプ
レート電圧Ｖｃｐはそれぞれ内部電源電圧ＶＣＩの１／
２の電圧レベルとなるように設定される。次に動作につ
いて簡単に説明する。
レート電圧Ｖｃｐはそれぞれ内部電源電圧ＶＣＩの１／
２の電圧レベルとなるように設定される。次に動作につ
いて簡単に説明する。
【０２０５】プリチャージ時（スタンバイサイクル時）
においては、プリチャージ信号φｐがハイレベルにあ
り、トランスファーゲートＰＥａおよびＰＥｂがともに
導通状態にあり、ビット線ＢＬおよびＺＢＬは中間電位
レベルのプリチャージ電圧ＶＢに充電される。アクティ
ブサイクルが始まると、このプリチャージ信号φｐがロ
ーレベルとなり、トランスファーゲートＰＥａおよびＰ
Ｅｂがともに非導通状態とされる。ワード線ＷＬがアド
レス信号により指定されると、このワード線ＷＬ上にワ
ード線駆動信号Ｒｎが伝達されて、その電位が立上が
り、メモリセルＭＣに含まれるアクセストランジスタＭ
Ｔが導通状態となる。これにより、メモリキャパシタＭ
ＣＡがビット線ＢＬに接続され、ビット線ＢＬの電位
が、そのプリチャージ電圧ＶＢからメモリキャパシタＭ
ＣＡに格納されたデータに従って変化する。この電位変
化量はメモリキャパシタＭＣＡの容量値およびビット線
ＢＬに接続される寄生容量ＶＢＣａの容量値により決定
される。ビット線ＺＢＬにはメモリセルは接続されてい
ないため、プリチャージ電圧ＶＢを維持する。センスア
ンプＳＡが次いで活性化され、このビット線ＢＬおよび
ＺＢＬに現れた電位差を検知し増幅しラッチする。この
後、Ｙデコーダ（図２６参照）からの列選択信号に従っ
て選択メモリセルが選択され、この選択されたメモリセ
ルに対しデータの書込みまたは読出し（アクセス）が行
なわれる。
においては、プリチャージ信号φｐがハイレベルにあ
り、トランスファーゲートＰＥａおよびＰＥｂがともに
導通状態にあり、ビット線ＢＬおよびＺＢＬは中間電位
レベルのプリチャージ電圧ＶＢに充電される。アクティ
ブサイクルが始まると、このプリチャージ信号φｐがロ
ーレベルとなり、トランスファーゲートＰＥａおよびＰ
Ｅｂがともに非導通状態とされる。ワード線ＷＬがアド
レス信号により指定されると、このワード線ＷＬ上にワ
ード線駆動信号Ｒｎが伝達されて、その電位が立上が
り、メモリセルＭＣに含まれるアクセストランジスタＭ
Ｔが導通状態となる。これにより、メモリキャパシタＭ
ＣＡがビット線ＢＬに接続され、ビット線ＢＬの電位
が、そのプリチャージ電圧ＶＢからメモリキャパシタＭ
ＣＡに格納されたデータに従って変化する。この電位変
化量はメモリキャパシタＭＣＡの容量値およびビット線
ＢＬに接続される寄生容量ＶＢＣａの容量値により決定
される。ビット線ＺＢＬにはメモリセルは接続されてい
ないため、プリチャージ電圧ＶＢを維持する。センスア
ンプＳＡが次いで活性化され、このビット線ＢＬおよび
ＺＢＬに現れた電位差を検知し増幅しラッチする。この
後、Ｙデコーダ（図２６参照）からの列選択信号に従っ
て選択メモリセルが選択され、この選択されたメモリセ
ルに対しデータの書込みまたは読出し（アクセス）が行
なわれる。
【０２０６】上述のような構成において、この図２７に
示す内部信号は、すべて内部電源電圧ＶＣＩと接地電圧
Ｖｓｓ（ＧＮＤ）のレベルの間で変化する。メモリサイ
クル（アクティブサイクル）が完了すると、ワード線Ｗ
Ｌ上のワード線駆動信号Ｒｎが接地電位ＧＮＤレベルに
低下する。これにより、メモリアクセストランジスタＮ
Ｔが非導通状態とされる。
示す内部信号は、すべて内部電源電圧ＶＣＩと接地電圧
Ｖｓｓ（ＧＮＤ）のレベルの間で変化する。メモリサイ
クル（アクティブサイクル）が完了すると、ワード線Ｗ
Ｌ上のワード線駆動信号Ｒｎが接地電位ＧＮＤレベルに
低下する。これにより、メモリアクセストランジスタＮ
Ｔが非導通状態とされる。
【０２０７】内部電源電圧ＶＣＩの低電圧化に従って、
構成要素であるＭＯＳトランジスタは、その動作特性を
維持するためスケールダウンされる。このスケールダウ
ンにおいて、以下の理由のため、アクセストランジスタ
のしきい値電圧Ｖｔｈはスケーリング則に従ってスケー
ルダウンされない。
構成要素であるＭＯＳトランジスタは、その動作特性を
維持するためスケールダウンされる。このスケールダウ
ンにおいて、以下の理由のため、アクセストランジスタ
のしきい値電圧Ｖｔｈはスケーリング則に従ってスケー
ルダウンされない。
【０２０８】一般に、ＭＯＳトランジスタは、そのゲー
トおよびソースの電位が等しい場合非導通状態となる。
しかしながらこの状態において、ＭＯＳトランジスタを
介して全く電流が流れなくなるのではなく、「テール電
流（サブスレッショルド電流）」と呼ばれる電流が流れ
る。一般に、しきい値電圧Ｖｔｈは、所定のゲート幅を
有するＭＯＳトランジスタが一定の電流値のドレイン電
流を流すときのそのゲート−ソース間電圧として規定さ
れている。
トおよびソースの電位が等しい場合非導通状態となる。
しかしながらこの状態において、ＭＯＳトランジスタを
介して全く電流が流れなくなるのではなく、「テール電
流（サブスレッショルド電流）」と呼ばれる電流が流れ
る。一般に、しきい値電圧Ｖｔｈは、所定のゲート幅を
有するＭＯＳトランジスタが一定の電流値のドレイン電
流を流すときのそのゲート−ソース間電圧として規定さ
れている。
【０２０９】図２８は、ＭＯＳトランジスタのテール電
流特性を示す図であり、縦軸にＭＯＳトランジスタを流
れるドレイン電流ＩＤＳを示し、横軸にゲート−ソース
間電圧ＶＧＳを示す。曲線Ｉ１に示すように、しきい値
電圧ＶＴＨＬの場合には、ゲート−ソース間電圧ＶＧＳ
が０Ｖとなった場合においてもドレイン電流ＩＤＳ０が
流れる。この電流ＩＤＳ０をほぼ無視し得る程度にまで
低下させるためには、曲線Ｉ２に示すように、しきい値
電圧をＶＴＨＨの値にまで上昇させる必要がある。ここ
で、図２８においては、ｎチャネルＭＯＳトランジスタ
のテール電流特性が示されており、ｐチャネルＭＯＳト
ランジスタの場合には、その縦軸に関して対称な曲線で
そのテール電流特性が表わされる。図２８から見られる
ように、しきい値電圧ＶＴＨＬおよびＶＴＨＨよりもそ
のゲート−ソース間電圧ＶＧＳが高くなった場合には、
急速に大きなドレイン電流ＩＤＳが流れる。したがっ
て、ＭＯＳトランジスタを高速で導通状態とするために
は、できるだけ低いしきい値電圧を有するＭＯＳトラン
ジスタを用いるのが好ましい。しかしながら、半導体記
憶装置の場合、このような低しきい値電圧のＭＯＳトラ
ンジスタをメモリセルのアクセストランジスタと用いる
と以下のような問題が生じる。
流特性を示す図であり、縦軸にＭＯＳトランジスタを流
れるドレイン電流ＩＤＳを示し、横軸にゲート−ソース
間電圧ＶＧＳを示す。曲線Ｉ１に示すように、しきい値
電圧ＶＴＨＬの場合には、ゲート−ソース間電圧ＶＧＳ
が０Ｖとなった場合においてもドレイン電流ＩＤＳ０が
流れる。この電流ＩＤＳ０をほぼ無視し得る程度にまで
低下させるためには、曲線Ｉ２に示すように、しきい値
電圧をＶＴＨＨの値にまで上昇させる必要がある。ここ
で、図２８においては、ｎチャネルＭＯＳトランジスタ
のテール電流特性が示されており、ｐチャネルＭＯＳト
ランジスタの場合には、その縦軸に関して対称な曲線で
そのテール電流特性が表わされる。図２８から見られる
ように、しきい値電圧ＶＴＨＬおよびＶＴＨＨよりもそ
のゲート−ソース間電圧ＶＧＳが高くなった場合には、
急速に大きなドレイン電流ＩＤＳが流れる。したがっ
て、ＭＯＳトランジスタを高速で導通状態とするために
は、できるだけ低いしきい値電圧を有するＭＯＳトラン
ジスタを用いるのが好ましい。しかしながら、半導体記
憶装置の場合、このような低しきい値電圧のＭＯＳトラ
ンジスタをメモリセルのアクセストランジスタと用いる
と以下のような問題が生じる。
【０２１０】今、図２９に示すように、２つのメモリセ
ルＭＣａおよびＭＣｂを考える。メモリセルＭＣａは、
メモリセルキャパシタＭＣＡａと、ワード線ＷＬａ上の
電位に応答して導通し、メモリセルキャパシタＭＣＡａ
をビット線ＢＬに接続するアクセストランジスタＭＴａ
を含む。メモリセルＭＣｂは、メモリセルキャパシタＭ
ＣＡｂと、ワード線ＷＬｂ上の信号電位に応答してこの
メモリキャパシタＭＣＡｂをビット線ＢＬに接続するア
クセストランジスタＭＴｂを含む。今、メモリセルＭＣ
ａに“１”（ハイレベル）のデータが記憶されている状
態において、メモリセルＭＣｂに“０”（ローレベル）
のデータを書込む状態を考える。この場合、ワード線Ｗ
Ｌａ上の電位は接地電圧ＧＮＤレベルのローレベルであ
り、ワード線ＷＬｂ上の電位がハイレベルである（通
常、内部電源電圧ＶＣＩよりも高い電圧：アクセストラ
ンジスタのしきい値電圧損失を防止するため）。データ
“０”を書込む場合、ビット線ＢＬの電位が接地電位Ｇ
ＮＤレベルに設定される。この状態において、メモリセ
ルＭＣａのアクセストランジスタＭＴａは、ゲート（ワ
ード線ＷＬａ）の電位とソース（ビット線ＢＬ）の電位
が同じである。したがって、このアクセストランジスタ
ＭＴａとして、図２８に示す曲線Ｉ１で示すようなテー
ル電流特性を有するＭＯＳトランジスタを用いた場合、
テール電流がメモリセルキャパシタＭＣＡａからビット
線ＢＬへ流れ、メモリキャパシタＭＣＡａの蓄積電荷が
低下する。したがって、メモリセルの電荷保持特性が劣
化し、半導体記憶装置の信頼性が損なわれる。また、こ
のメモリセルＭＣａに格納された“１”のデータが、こ
のテール電流により電荷流出のために“０”のデータに
変化する状態が生じ、正確にデータを記憶する半導体記
憶装置を実現することができなくなり、記憶装置の信頼
性が損なわれる。
ルＭＣａおよびＭＣｂを考える。メモリセルＭＣａは、
メモリセルキャパシタＭＣＡａと、ワード線ＷＬａ上の
電位に応答して導通し、メモリセルキャパシタＭＣＡａ
をビット線ＢＬに接続するアクセストランジスタＭＴａ
を含む。メモリセルＭＣｂは、メモリセルキャパシタＭ
ＣＡｂと、ワード線ＷＬｂ上の信号電位に応答してこの
メモリキャパシタＭＣＡｂをビット線ＢＬに接続するア
クセストランジスタＭＴｂを含む。今、メモリセルＭＣ
ａに“１”（ハイレベル）のデータが記憶されている状
態において、メモリセルＭＣｂに“０”（ローレベル）
のデータを書込む状態を考える。この場合、ワード線Ｗ
Ｌａ上の電位は接地電圧ＧＮＤレベルのローレベルであ
り、ワード線ＷＬｂ上の電位がハイレベルである（通
常、内部電源電圧ＶＣＩよりも高い電圧：アクセストラ
ンジスタのしきい値電圧損失を防止するため）。データ
“０”を書込む場合、ビット線ＢＬの電位が接地電位Ｇ
ＮＤレベルに設定される。この状態において、メモリセ
ルＭＣａのアクセストランジスタＭＴａは、ゲート（ワ
ード線ＷＬａ）の電位とソース（ビット線ＢＬ）の電位
が同じである。したがって、このアクセストランジスタ
ＭＴａとして、図２８に示す曲線Ｉ１で示すようなテー
ル電流特性を有するＭＯＳトランジスタを用いた場合、
テール電流がメモリセルキャパシタＭＣＡａからビット
線ＢＬへ流れ、メモリキャパシタＭＣＡａの蓄積電荷が
低下する。したがって、メモリセルの電荷保持特性が劣
化し、半導体記憶装置の信頼性が損なわれる。また、こ
のメモリセルＭＣａに格納された“１”のデータが、こ
のテール電流により電荷流出のために“０”のデータに
変化する状態が生じ、正確にデータを記憶する半導体記
憶装置を実現することができなくなり、記憶装置の信頼
性が損なわれる。
【０２１１】したがって、この半導体記憶装置において
は、メモリセルのアクセストランジスタＭＴとしては、
できるだけそのしきい値電圧を高くし、テール電流がで
きるだけ小さくされる。
は、メモリセルのアクセストランジスタＭＴとしては、
できるだけそのしきい値電圧を高くし、テール電流がで
きるだけ小さくされる。
【０２１２】一方、図２５に示すアドレスバッファＡ
Ｂ、ＸデコーダＡＤＸ、ＹデコーダＡＤＹおよび周辺回
路制御系ＣＧなどの周辺回路は、できるだけ高速で動作
することが要求される。したがって、周辺回路の構成要
素としては、図２８に示す曲線Ｉ１のようなテール電流
特性を有する低しきい値電圧のＭＯＳトランジスタが用
いられる。ここで、「低しきい値電圧」は「絶対値が小
さなしきい値電圧」を示す。周辺回路に用いられるＭＯ
Ｓのトランジスタのしきい値電圧は、実際には、消費電
流（スタンバイサイクル時における消費電流）を考慮し
て適当な値に設定される。
Ｂ、ＸデコーダＡＤＸ、ＹデコーダＡＤＹおよび周辺回
路制御系ＣＧなどの周辺回路は、できるだけ高速で動作
することが要求される。したがって、周辺回路の構成要
素としては、図２８に示す曲線Ｉ１のようなテール電流
特性を有する低しきい値電圧のＭＯＳトランジスタが用
いられる。ここで、「低しきい値電圧」は「絶対値が小
さなしきい値電圧」を示す。周辺回路に用いられるＭＯ
Ｓのトランジスタのしきい値電圧は、実際には、消費電
流（スタンバイサイクル時における消費電流）を考慮し
て適当な値に設定される。
【０２１３】したがって、通常の半導体記憶装置におい
ては、低しきい値電圧のＭＯＳトランジスタと高しきい
値電圧（絶対値の大きなしきい値電圧）のＭＯＳトラン
ジスタが用いられる。これらのしきい値電圧の異なるＭ
ＯＳトランジスタの製造方法としては、まず周辺回路お
よびメモリセルアレイ部分両者において、同じしきい値
電圧を有するすなわち低しきい値電圧のＭＯＳトランジ
スタが形成される。次いで、メモリセルのアクセストラ
ンジスタに対してのみ、そのゲート電極のチャネル領域
表面にたとえばボロンのＰ型不純物をイオン注入し、そ
のアクセストランジスタのチャネル領域表面のＰ型不純
物濃度を高くする。これにより、アクセストランジスタ
のしきい値電圧を高くする。したがって、通常の半導体
記憶装置の製造工程においては、メモリセルアレイ部の
アクセストランジスタのしきい値電圧と周辺回路に含ま
れるＭＯＳトランジスタのしきい値電圧を互いに異なら
せるための製造工程が含まれている。本実施例において
は、この工程を利用して基準電圧発生回路に含まれるＰ
チャネルＭＯＳトランジスタＱ１およびＱ３のしきい値
電圧を互いに異ならせる。以下、図面を参照して、この
発明の第１０の実施例に従う半導体装置の製造方法につ
いて説明する。
ては、低しきい値電圧のＭＯＳトランジスタと高しきい
値電圧（絶対値の大きなしきい値電圧）のＭＯＳトラン
ジスタが用いられる。これらのしきい値電圧の異なるＭ
ＯＳトランジスタの製造方法としては、まず周辺回路お
よびメモリセルアレイ部分両者において、同じしきい値
電圧を有するすなわち低しきい値電圧のＭＯＳトランジ
スタが形成される。次いで、メモリセルのアクセストラ
ンジスタに対してのみ、そのゲート電極のチャネル領域
表面にたとえばボロンのＰ型不純物をイオン注入し、そ
のアクセストランジスタのチャネル領域表面のＰ型不純
物濃度を高くする。これにより、アクセストランジスタ
のしきい値電圧を高くする。したがって、通常の半導体
記憶装置の製造工程においては、メモリセルアレイ部の
アクセストランジスタのしきい値電圧と周辺回路に含ま
れるＭＯＳトランジスタのしきい値電圧を互いに異なら
せるための製造工程が含まれている。本実施例において
は、この工程を利用して基準電圧発生回路に含まれるＰ
チャネルＭＯＳトランジスタＱ１およびＱ３のしきい値
電圧を互いに異ならせる。以下、図面を参照して、この
発明の第１０の実施例に従う半導体装置の製造方法につ
いて説明する。
【０２１４】まず図３０に示すように、Ｐ型半導体基板
２００の表面上に熱酸化法に従って薄い熱酸化膜（パッ
ド酸化膜）２０２を成長させる。この熱酸化膜２０２上
に、次いでたとえばＣＶＤ法（化学的気相成長法）に従
ってシリコン窒化膜２０４を堆積し、二層絶縁膜を形成
する。
２００の表面上に熱酸化法に従って薄い熱酸化膜（パッ
ド酸化膜）２０２を成長させる。この熱酸化膜２０２上
に、次いでたとえばＣＶＤ法（化学的気相成長法）に従
ってシリコン窒化膜２０４を堆積し、二層絶縁膜を形成
する。
【０２１５】次に図３１に示すように、シリコン窒化膜
２０４上にレジスト膜を形成した後、フォトリソグラフ
ィー法に従ってこのレジスト膜をパターニングし、レジ
ストパターン５０６を形成する。このレジストパターン
２０６をマスクとして、シリコン窒化膜２０４を選択的
にエッチング除去し、素子分離領域となる部分のパッド
酸化膜２０４を露出させる。
２０４上にレジスト膜を形成した後、フォトリソグラフ
ィー法に従ってこのレジスト膜をパターニングし、レジ
ストパターン５０６を形成する。このレジストパターン
２０６をマスクとして、シリコン窒化膜２０４を選択的
にエッチング除去し、素子分離領域となる部分のパッド
酸化膜２０４を露出させる。
【０２１６】次に、図３２に示すように、レジストパタ
ーン２０６を除去した後、シリコン窒化膜２０４をマス
クとして熱酸化を行ない、素子分離領域に選択的に厚い
膜厚の二酸化シリコン膜（フィールド酸化膜）２１０を
成長させる。この選択的な熱酸化による酸化膜の形成方
法はＬＯＣＯＳ法（シリコン局所酸化法）と呼ばれる。
フィールド酸化膜２１０は、熱成長時、窒化膜２０４下
においても成長し、したがって図３２に示すように、シ
リコン窒化膜２０４は、その一部が持上げられる。この
フィールド酸化膜２１０により、ＭＯＳトランジスタ形
成領域が確定される。
ーン２０６を除去した後、シリコン窒化膜２０４をマス
クとして熱酸化を行ない、素子分離領域に選択的に厚い
膜厚の二酸化シリコン膜（フィールド酸化膜）２１０を
成長させる。この選択的な熱酸化による酸化膜の形成方
法はＬＯＣＯＳ法（シリコン局所酸化法）と呼ばれる。
フィールド酸化膜２１０は、熱成長時、窒化膜２０４下
においても成長し、したがって図３２に示すように、シ
リコン窒化膜２０４は、その一部が持上げられる。この
フィールド酸化膜２１０により、ＭＯＳトランジスタ形
成領域が確定される。
【０２１７】この熱酸化膜２１０の下には、寄生ＭＯＳ
トランジスタが形成されるのを防止するために、ＬＯＣ
ＯＳ法実施の前に、たとえばボロンであるＰ型不純物が
イオン注入され、このフィールド酸化膜２１０の下部に
はチャネルストッパ領域が形成されている。
トランジスタが形成されるのを防止するために、ＬＯＣ
ＯＳ法実施の前に、たとえばボロンであるＰ型不純物が
イオン注入され、このフィールド酸化膜２１０の下部に
はチャネルストッパ領域が形成されている。
【０２１８】次いで、図３３に示すように、不要となっ
たシリコン窒化膜２０４およびパッド酸化膜２０２をエ
ッチング除去し、半導体基板２００の表面を露出させ
る。
たシリコン窒化膜２０４およびパッド酸化膜２０２をエ
ッチング除去し、半導体基板２００の表面を露出させ
る。
【０２１９】次いで、メモリセルアレイおよび周辺回路
および基準電圧発生回路の構成要素であるＭＯＳトラン
ジスタを実際に製造する工程に入る。以下の製造工程の
説明において以下の領域を仮定する。フィールド酸化膜
２１０ａおよび２１０ｂの間の領域３００は、メモリセ
ルを形成するアレイ領域として利用され、この領域３０
０において、アクセストランジスタ（ｎチャネルＭＯＳ
トランジスタ）が形成される。フィールド酸化膜２１０
ｂおよび２１０ｃの間の領域３０２には、周辺回路を構
成するｎチャネルＭＯＳトランジスタが形成される。周
辺回路は、先に述べたように、半導体記憶装置の各アク
セスを制御するための内部回路であり、ゲートレベルで
は、インバータ、ＮＡＮＤゲート、およびＮＯＲゲート
などの構成を備える。この周辺回路は、ｎチャネルＭＯ
ＳトランジスタおよびｐチャネルＭＯＳトランジスタ両
者を含む。
および基準電圧発生回路の構成要素であるＭＯＳトラン
ジスタを実際に製造する工程に入る。以下の製造工程の
説明において以下の領域を仮定する。フィールド酸化膜
２１０ａおよび２１０ｂの間の領域３００は、メモリセ
ルを形成するアレイ領域として利用され、この領域３０
０において、アクセストランジスタ（ｎチャネルＭＯＳ
トランジスタ）が形成される。フィールド酸化膜２１０
ｂおよび２１０ｃの間の領域３０２には、周辺回路を構
成するｎチャネルＭＯＳトランジスタが形成される。周
辺回路は、先に述べたように、半導体記憶装置の各アク
セスを制御するための内部回路であり、ゲートレベルで
は、インバータ、ＮＡＮＤゲート、およびＮＯＲゲート
などの構成を備える。この周辺回路は、ｎチャネルＭＯ
ＳトランジスタおよびｐチャネルＭＯＳトランジスタ両
者を含む。
【０２２０】フィールド酸化膜２１０ｃおよび２１０ｄ
の間の領域３０４が、周辺回路に含まれるｐチャネルＭ
ＯＳトランジスタを形成するための領域として用いられ
る。フィールド酸化膜２１０ｄおよび２１０ｅの間の領
域３０６は、基準電圧発生回路に含まれるｐチャネルＭ
ＯＳトランジスタを作成するために用いられる。この領
域３０６においては、本実施例においては図１に示す出
力段のｐチャネルＭＯＳトランジスタＱ１が形成され
る。
の間の領域３０４が、周辺回路に含まれるｐチャネルＭ
ＯＳトランジスタを形成するための領域として用いられ
る。フィールド酸化膜２１０ｄおよび２１０ｅの間の領
域３０６は、基準電圧発生回路に含まれるｐチャネルＭ
ＯＳトランジスタを作成するために用いられる。この領
域３０６においては、本実施例においては図１に示す出
力段のｐチャネルＭＯＳトランジスタＱ１が形成され
る。
【０２２１】図３４に示すように、まずたとえば回転塗
布法などにより、半導体基板２００表面上全面にわたっ
てレジスト膜２１２が形成され、次いでフォトリソグラ
フィー法に従ってレジストパターンが形成される。これ
により、周辺回路形成領域３０４および基準電圧発生回
路形成領域３０６の表面が露出される。この状態で、た
とえば１０００ＫｅＶ程度のエネルギで１×１０13ｃｍ
-3程度の濃度のリン等のＮ型不純物をイオン注入し、Ｐ
型半導体基板２００の表面にＮ型不純物領域で形成され
るＮウェル２１５ａおよび２１５ｂを形成する。このＮ
ウェル２１５ａおよび２１５ｂは、それぞれ周辺回路形
成領域３０４および基準電圧発生回路形成領域３０６の
ＭＯＳトランジスタに対する基板領域として機能する。
布法などにより、半導体基板２００表面上全面にわたっ
てレジスト膜２１２が形成され、次いでフォトリソグラ
フィー法に従ってレジストパターンが形成される。これ
により、周辺回路形成領域３０４および基準電圧発生回
路形成領域３０６の表面が露出される。この状態で、た
とえば１０００ＫｅＶ程度のエネルギで１×１０13ｃｍ
-3程度の濃度のリン等のＮ型不純物をイオン注入し、Ｐ
型半導体基板２００の表面にＮ型不純物領域で形成され
るＮウェル２１５ａおよび２１５ｂを形成する。このＮ
ウェル２１５ａおよび２１５ｂは、それぞれ周辺回路形
成領域３０４および基準電圧発生回路形成領域３０６の
ＭＯＳトランジスタに対する基板領域として機能する。
【０２２２】次いで、このレジストパターン２１２を除
去した後、再びレジスト膜を形成しフォトリソグラフィ
ー法に従ってレジストパターン２１４を形成する。この
レジストパターン２１４は、周辺回路形成領域を覆い、
メモリアレイのアクセストランジスタ形成領域３００お
よび基準電圧発生回路ＭＯＳトランジスタＱ１形成領域
を露出させる。この状態において、５０ＫｅＶ程度のエ
ネルギで１×１０12ｃｍ-3程度の濃度のボロンなどのＰ
型不純物をイオン注入する。メモリアレイのアクセスト
ランジスタ形成領域３００においては、基板表面のＰ型
不純物濃度が高くされ、それによりアクセストランジス
タのしきい値電圧が高くされる。一方、領域３０６のＮ
ウェル２１５ｂの表面はＰ型不純物濃度が高くなり、そ
のしきい値電圧の絶対値が小さくされる。このイオン注
入により、領域３００に形成されるアクセストランジス
タのしきい値電圧は領域３０２に形成される周辺回路の
ｎチャネルＭＯＳトランジスタのしきい値電圧よりも約
０．３Ｖ程度高くなる。一方、領域３０６に形成される
ｐチャネルＭＯＳトランジスタＱ１のしきい値電圧の絶
対値は領域３０４に形成される周辺回路のｐチャネルＭ
ＯＳトランジスタのしきい値電圧よりもその絶対値が約
０．３Ｖ小さくされる。
去した後、再びレジスト膜を形成しフォトリソグラフィ
ー法に従ってレジストパターン２１４を形成する。この
レジストパターン２１４は、周辺回路形成領域を覆い、
メモリアレイのアクセストランジスタ形成領域３００お
よび基準電圧発生回路ＭＯＳトランジスタＱ１形成領域
を露出させる。この状態において、５０ＫｅＶ程度のエ
ネルギで１×１０12ｃｍ-3程度の濃度のボロンなどのＰ
型不純物をイオン注入する。メモリアレイのアクセスト
ランジスタ形成領域３００においては、基板表面のＰ型
不純物濃度が高くされ、それによりアクセストランジス
タのしきい値電圧が高くされる。一方、領域３０６のＮ
ウェル２１５ｂの表面はＰ型不純物濃度が高くなり、そ
のしきい値電圧の絶対値が小さくされる。このイオン注
入により、領域３００に形成されるアクセストランジス
タのしきい値電圧は領域３０２に形成される周辺回路の
ｎチャネルＭＯＳトランジスタのしきい値電圧よりも約
０．３Ｖ程度高くなる。一方、領域３０６に形成される
ｐチャネルＭＯＳトランジスタＱ１のしきい値電圧の絶
対値は領域３０４に形成される周辺回路のｐチャネルＭ
ＯＳトランジスタのしきい値電圧よりもその絶対値が約
０．３Ｖ小さくされる。
【０２２３】次に、レジストパターン２１４を除去した
後、半導体基板２００表面に膜厚１５０Å程度の酸化膜
２１６を形成し、その酸化膜２１６上に不純物がドープ
された低抵抗のポリシリコンをＣＶＤ法などに従って堆
積する。この後、ポリシリコン膜上にレジストパターン
をフォトリソグラフィー法に従って形成し、このレジス
トパターンをマスクとしてポリシリコンおよび酸化膜を
選択的にエッチング除去する。これにより、領域３０
２、３０４、３０６および３０８それぞれにおいて、ゲ
ート酸化膜２１６およびゲート電極２１８を有するＭＯ
Ｓトランジスタのゲート電極構造が形成される。
後、半導体基板２００表面に膜厚１５０Å程度の酸化膜
２１６を形成し、その酸化膜２１６上に不純物がドープ
された低抵抗のポリシリコンをＣＶＤ法などに従って堆
積する。この後、ポリシリコン膜上にレジストパターン
をフォトリソグラフィー法に従って形成し、このレジス
トパターンをマスクとしてポリシリコンおよび酸化膜を
選択的にエッチング除去する。これにより、領域３０
２、３０４、３０６および３０８それぞれにおいて、ゲ
ート酸化膜２１６およびゲート電極２１８を有するＭＯ
Ｓトランジスタのゲート電極構造が形成される。
【０２２４】ここで、この酸化膜２１６は、他の絶縁膜
（たとえばシリコン窒化酸化膜）であってもよい。また
ポリシリコン膜２１８は、モリブデンシリサイド等の高
融点シリサイド金属層で形成されてもよい。
（たとえばシリコン窒化酸化膜）であってもよい。また
ポリシリコン膜２１８は、モリブデンシリサイド等の高
融点シリサイド金属層で形成されてもよい。
【０２２５】次に、図３７に示すように、まずｐチャネ
ルＭＯＳトランジスタが形成される領域３０６および３
０８をレジストパターン２２０で覆い、このレジストパ
ターン２２０をマスクとしてリンなどのＮ型不純物をイ
オン注入する。これにより、領域３０２および３０４に
おいては、酸化膜２１６およびポリシリコン膜２１８か
らなるゲート電極構造をマスクとして自己整合的に低抵
抗の高濃度Ｎ型不純物領域２２２が形成され、ｎチャネ
ルＭＯＳトランジスタのソース・ドレイン領域が形成さ
れる。
ルＭＯＳトランジスタが形成される領域３０６および３
０８をレジストパターン２２０で覆い、このレジストパ
ターン２２０をマスクとしてリンなどのＮ型不純物をイ
オン注入する。これにより、領域３０２および３０４に
おいては、酸化膜２１６およびポリシリコン膜２１８か
らなるゲート電極構造をマスクとして自己整合的に低抵
抗の高濃度Ｎ型不純物領域２２２が形成され、ｎチャネ
ルＭＯＳトランジスタのソース・ドレイン領域が形成さ
れる。
【０２２６】レジストパターン２２０を除去した後、再
びレジスト膜を形成し、次いでフォトリソグラフィー法
に従ってｎチャネルＭＯＳトランジスタが形成された領
域３０２および３０４を覆うようにレジストパターン２
２４を形成する。この状態においては、図３８に示すよ
うに、周辺回路のｐチャネルＭＯＳトランジスタ形成領
域３０６および基準電圧発生回路のｐチャネルＭＯＳト
ランジスタ形成領域３０８が露出する。この状態におい
て、ボロンなどのＰ型不純物をイオン注入し、Ｎウェル
２１５ａおよび２１５ｂにおいて低抵抗の高濃度Ｐ型不
純物領域２２６を自己整合的に形成する。これにより、
領域３０６および３０８において、ｐチャネルＭＯＳト
ランジスタのソース・ドレイン領域が形成される。
びレジスト膜を形成し、次いでフォトリソグラフィー法
に従ってｎチャネルＭＯＳトランジスタが形成された領
域３０２および３０４を覆うようにレジストパターン２
２４を形成する。この状態においては、図３８に示すよ
うに、周辺回路のｐチャネルＭＯＳトランジスタ形成領
域３０６および基準電圧発生回路のｐチャネルＭＯＳト
ランジスタ形成領域３０８が露出する。この状態におい
て、ボロンなどのＰ型不純物をイオン注入し、Ｎウェル
２１５ａおよび２１５ｂにおいて低抵抗の高濃度Ｐ型不
純物領域２２６を自己整合的に形成する。これにより、
領域３０６および３０８において、ｐチャネルＭＯＳト
ランジスタのソース・ドレイン領域が形成される。
【０２２７】レジストパターン２２４を除去した後必要
な電極配線を形成することにより、半導体装置が形成さ
れる。
な電極配線を形成することにより、半導体装置が形成さ
れる。
【０２２８】以上説明したように、本実施例において
は、メモリセルに含まれるアクセストランジスタ（ｎチ
ャネルＭＯＳトランジスタ）のしきい値電圧を高くする
ためのゲート電極形成領域直下の基板表面へのＰ型不純
物のイオン注入時に同時に基準電圧発生回路のｐチャネ
ルＭＯＳトランジスタのゲート電極形成領域直下の基板
表面領域表面へもＰ型不純物をイオン注入している（図
３５参照）。これにより、何ら製造工程を増加させるこ
となく少なくとも２つの互いに値の異なるしきい値電圧
をそれぞれ有するｐチャネルＭＯＳトランジスタを備え
る半導体装置を実現することができる。この図３８に示
すＮウェル２１５ｂに形成されたｐチャネルＭＯＳトラ
ンジスタは基準電圧を生成するための出力段のｐチャネ
ルＭＯＳトランジスタＱ１として形成される。他のＭＯ
ＳトランジスタＱ２およびＱ３のしきい値電圧は周辺回
路形成領域３０６に囲まれるＮウェル２１５ａに形成さ
れるｐチャネルＭＯＳトランジスタのしきい値電圧と同
程度とされる。これにより、基準電圧発生回路において
必要なしきい値電圧を有するｐチャネルＭＯＳトランジ
スタを作成することができる。
は、メモリセルに含まれるアクセストランジスタ（ｎチ
ャネルＭＯＳトランジスタ）のしきい値電圧を高くする
ためのゲート電極形成領域直下の基板表面へのＰ型不純
物のイオン注入時に同時に基準電圧発生回路のｐチャネ
ルＭＯＳトランジスタのゲート電極形成領域直下の基板
表面領域表面へもＰ型不純物をイオン注入している（図
３５参照）。これにより、何ら製造工程を増加させるこ
となく少なくとも２つの互いに値の異なるしきい値電圧
をそれぞれ有するｐチャネルＭＯＳトランジスタを備え
る半導体装置を実現することができる。この図３８に示
すＮウェル２１５ｂに形成されたｐチャネルＭＯＳトラ
ンジスタは基準電圧を生成するための出力段のｐチャネ
ルＭＯＳトランジスタＱ１として形成される。他のＭＯ
ＳトランジスタＱ２およびＱ３のしきい値電圧は周辺回
路形成領域３０６に囲まれるＮウェル２１５ａに形成さ
れるｐチャネルＭＯＳトランジスタのしきい値電圧と同
程度とされる。これにより、基準電圧発生回路において
必要なしきい値電圧を有するｐチャネルＭＯＳトランジ
スタを作成することができる。
【０２２９】なお、この実施例においては、ｎチャネル
ＭＯＳトランジスタは領域３０２、３０４において、Ｐ
型半導体基板表面に形成されている。これらの領域３０
２および３０４のｎチャネルＭＯＳトランジスタをＰ型
半導体基板２００の表面に形成されたＰウェル内に形成
されてもよい。さらに、第１導電型のウェル領域内にさ
らに第２導電型のウェル領域が形成されこの第２の導電
型のウェル領域内にＭＯＳトランジスタが形成されるト
リプルウェル構造が用いれてもよい。
ＭＯＳトランジスタは領域３０２、３０４において、Ｐ
型半導体基板表面に形成されている。これらの領域３０
２および３０４のｎチャネルＭＯＳトランジスタをＰ型
半導体基板２００の表面に形成されたＰウェル内に形成
されてもよい。さらに、第１導電型のウェル領域内にさ
らに第２導電型のウェル領域が形成されこの第２の導電
型のウェル領域内にＭＯＳトランジスタが形成されるト
リプルウェル構造が用いれてもよい。
【０２３０】［変更例］図３９は、この発明の第１０の
実施例の変更例の主要工程の半導体装置の断面構造を示
す図である。この図３９に示す構成において、先の図３
５に示す工程に対応する。この図３９に示す工程では、
図３０ないし図３４までを参照して説明した工程が実行
される。ただし、Ｐ型半導体基板２００の表面のＰ型不
純物濃度は先の実施例よりも高くされる。すなわちこの
図３９に示す前の段階において、メモリセルのアクセス
トランジスタ形成領域３００および周辺回路のｎチャネ
ルＭＯＳトランジスタ形成領域３０２のＰ型不純物濃度
は比較的高く、この領域に形成されるＭＯＳトランジス
タのしきい値電圧は高くされる。すなわち、メモリセル
のアクセストランジスタのしきい値電圧と同じように周
辺回路のｎチャネルＭＯＳトランジスタのしきい値電圧
が高く設定されている。
実施例の変更例の主要工程の半導体装置の断面構造を示
す図である。この図３９に示す構成において、先の図３
５に示す工程に対応する。この図３９に示す工程では、
図３０ないし図３４までを参照して説明した工程が実行
される。ただし、Ｐ型半導体基板２００の表面のＰ型不
純物濃度は先の実施例よりも高くされる。すなわちこの
図３９に示す前の段階において、メモリセルのアクセス
トランジスタ形成領域３００および周辺回路のｎチャネ
ルＭＯＳトランジスタ形成領域３０２のＰ型不純物濃度
は比較的高く、この領域に形成されるＭＯＳトランジス
タのしきい値電圧は高くされる。すなわち、メモリセル
のアクセストランジスタのしきい値電圧と同じように周
辺回路のｎチャネルＭＯＳトランジスタのしきい値電圧
が高く設定されている。
【０２３１】このｎチャネルＭＯＳトランジスタのしき
い値電圧をメモリセルのアクセストランジスタのそれに
併わせて作成する工程は、先の図３４に示すＮウェル２
１５ａおよび２１５ｂ形成の前または後の工程におい
て、Ｐ型不純物イオンをたとえば５０ＫｅＶ程度の加速
エネルギでイオン注入することにより実現される。加速
エネルギが小さくて半導体基板２００のチャネル形成領
域の表面部分にのみこのＰ型不純物が注入される。
い値電圧をメモリセルのアクセストランジスタのそれに
併わせて作成する工程は、先の図３４に示すＮウェル２
１５ａおよび２１５ｂ形成の前または後の工程におい
て、Ｐ型不純物イオンをたとえば５０ＫｅＶ程度の加速
エネルギでイオン注入することにより実現される。加速
エネルギが小さくて半導体基板２００のチャネル形成領
域の表面部分にのみこのＰ型不純物が注入される。
【０２３２】このＮウェル２１５ａおよび２１５ｂ形成
の後またはＰ型半導体基板２００の表面Ｐ型表面不純物
濃度を高くした後に、この図３９で示す工程が実行され
る。すなわち、周辺回路のｎチャネルＭＯＳトランジス
タ形成領域３０２および基準電圧発生回路の構成要素で
あるｐチャネルＭＯＳトランジスタ形成領域３０６の表
面を露出させるようにレジストパターン２３４を形成し
た後、たとえばリンなどのＮ型不純物を比較的低い加速
エネルギでイオン注入し、領域３０２および３０６の表
面領域にＮ型不純物をイオン注入する。この場合、領域
３０２においては、Ｎ型不純物イオンが注入されたた
め、この領域３０２に形成されるｎチャネルＭＯＳトラ
ンジスタのしきい値電圧が低くなり、低しきい値電圧Ｍ
ＯＳトランジスタが実現される。一方、領域３０６にお
いては、Ｎウェル２１５ｂ表面にＮ型不純物イオンがさ
らに注入されたため、このＮウェル２１５ｂに形成され
るｐチャネルＭＯＳトランジスタのしきい値電圧の絶対
値が大きくなる。
の後またはＰ型半導体基板２００の表面Ｐ型表面不純物
濃度を高くした後に、この図３９で示す工程が実行され
る。すなわち、周辺回路のｎチャネルＭＯＳトランジス
タ形成領域３０２および基準電圧発生回路の構成要素で
あるｐチャネルＭＯＳトランジスタ形成領域３０６の表
面を露出させるようにレジストパターン２３４を形成し
た後、たとえばリンなどのＮ型不純物を比較的低い加速
エネルギでイオン注入し、領域３０２および３０６の表
面領域にＮ型不純物をイオン注入する。この場合、領域
３０２においては、Ｎ型不純物イオンが注入されたた
め、この領域３０２に形成されるｎチャネルＭＯＳトラ
ンジスタのしきい値電圧が低くなり、低しきい値電圧Ｍ
ＯＳトランジスタが実現される。一方、領域３０６にお
いては、Ｎウェル２１５ｂ表面にＮ型不純物イオンがさ
らに注入されたため、このＮウェル２１５ｂに形成され
るｐチャネルＭＯＳトランジスタのしきい値電圧の絶対
値が大きくなる。
【０２３３】この領域３０６における必要なｐチャネル
ＭＯＳトランジスタのしきい値電圧の絶対値を大きくし
た後、先の図３６以降に示した工程が実行され、各領域
に必要とされるＭＯＳトランジスタが形成される。
ＭＯＳトランジスタのしきい値電圧の絶対値を大きくし
た後、先の図３６以降に示した工程が実行され、各領域
に必要とされるＭＯＳトランジスタが形成される。
【０２３４】この変更例に示す製造方法に従えば、しき
い値電圧の絶対値が大きくされた高しきい値電圧のｐチ
ャネルＭＯＳトランジスタが実現される。したがってこ
の場合、基準電圧発生回路の他のｐチャネルＭＯＳトラ
ンジスタのしきい値電圧の絶対値よりもこの領域３０６
に形成されるＭＯＳトランジスタのしきい値絶対値が大
きくされるため、先の基準電圧発生回路の構成におい
て、出力ＭＯＳトランジスタＱ１のゲート電位を設定す
るためのｐチャネルＭＯＳトランジスタＱ３として、こ
の領域３０６に形成されたＭＯＳトランジスタが利用さ
れる。
い値電圧の絶対値が大きくされた高しきい値電圧のｐチ
ャネルＭＯＳトランジスタが実現される。したがってこ
の場合、基準電圧発生回路の他のｐチャネルＭＯＳトラ
ンジスタのしきい値電圧の絶対値よりもこの領域３０６
に形成されるＭＯＳトランジスタのしきい値絶対値が大
きくされるため、先の基準電圧発生回路の構成におい
て、出力ＭＯＳトランジスタＱ１のゲート電位を設定す
るためのｐチャネルＭＯＳトランジスタＱ３として、こ
の領域３０６に形成されたＭＯＳトランジスタが利用さ
れる。
【０２３５】なお、この第１０の実施例において示され
る半導体装置の製造方法は、先の実施例１ないし９にお
いて示した基準電圧発生回路の構成のみに適用されるも
のではなく、少なくとも２種類のしきい値電圧が必要と
される回路の実現に適用することができる。
る半導体装置の製造方法は、先の実施例１ないし９にお
いて示した基準電圧発生回路の構成のみに適用されるも
のではなく、少なくとも２種類のしきい値電圧が必要と
される回路の実現に適用することができる。
【０２３６】以上により、この発明の第１０の実施例に
従えば、第１の導電型の基板領域と第２導電型の基板領
域それぞれの少なくとも一部に第１導電型の不純物をイ
オン注入したため、たとえば基準電圧である所望の内部
電圧を発生するために必要とされる２種類のしきい値電
圧を有する回路を何ら追加の工程を必要とすることなく
実現することができる。
従えば、第１の導電型の基板領域と第２導電型の基板領
域それぞれの少なくとも一部に第１導電型の不純物をイ
オン注入したため、たとえば基準電圧である所望の内部
電圧を発生するために必要とされる２種類のしきい値電
圧を有する回路を何ら追加の工程を必要とすることなく
実現することができる。
【０２３７】
【発明の効果】以上のように、この発明に従えば、ＭＯ
Ｓトランジスタを用いて基準電圧を発生する回路におい
て、ＭＯＳトランジスタのしきい値電圧の温度依存性を
すべて相殺するようにして基準電圧を発生するように構
成したため、温度依存性が大幅に低減されかつ電源電圧
に依存しない安定な基準電圧を発生することができる。
Ｓトランジスタを用いて基準電圧を発生する回路におい
て、ＭＯＳトランジスタのしきい値電圧の温度依存性を
すべて相殺するようにして基準電圧を発生するように構
成したため、温度依存性が大幅に低減されかつ電源電圧
に依存しない安定な基準電圧を発生することができる。
【０２３８】すなわち、請求項１に係る基準電圧発生回
路においては、基準電圧発生回路を、ＭＯＳトランジス
タを構成要素とし、第１の電位ノードから出力ノードへ
電流を供給する電流供給手段と、ＭＯＳトランジスタを
構成要素とし、この電流供給手段が供給する電流が第１
の電位ノードの電圧に依存しない一定値となるようにこ
の電流供給手段の供給電流を設定する電流設定手段と、
ＭＯＳトランジスタを構成要素とし、この電流供給手段
の供給電流を第２の電位ノードへ放電するとともに、こ
の第１の電位ノードの電位に依存しない一定の基準電圧
を発生する電圧発生手段とで構成し、この電圧発生手段
に基準電圧のＭＯＳトランジスタのしきい値電圧の温度
依存性に起因する温度依存性を相殺する手段を設けたた
め、第１の電位ノードの電圧および温度両者に対する依
存性のない安定な基準電圧を発生することができる。
路においては、基準電圧発生回路を、ＭＯＳトランジス
タを構成要素とし、第１の電位ノードから出力ノードへ
電流を供給する電流供給手段と、ＭＯＳトランジスタを
構成要素とし、この電流供給手段が供給する電流が第１
の電位ノードの電圧に依存しない一定値となるようにこ
の電流供給手段の供給電流を設定する電流設定手段と、
ＭＯＳトランジスタを構成要素とし、この電流供給手段
の供給電流を第２の電位ノードへ放電するとともに、こ
の第１の電位ノードの電位に依存しない一定の基準電圧
を発生する電圧発生手段とで構成し、この電圧発生手段
に基準電圧のＭＯＳトランジスタのしきい値電圧の温度
依存性に起因する温度依存性を相殺する手段を設けたた
め、第１の電位ノードの電圧および温度両者に対する依
存性のない安定な基準電圧を発生することができる。
【０２３９】請求項２に係る基準電圧発生回路において
は、第１の基準電位ノードに結合され、この第１の基準
電位から第１のしきい値電圧の絶対値だけ低い電圧を発
生する第１のＭＯＳトランジスタと、この第１の基準電
位ノードから第１のＭＯＳトランジスタの発生する電圧
に従う電流を出力ノードへ供給する第２のＭＯＳトラン
ジスタと、第２の基準電位ノードに結合され、この第２
の基準電位からしきい値電圧の絶対値分低い電圧を発生
する第３のＭＯＳトランジスタと、この第３のＭＯＳト
ランジスタの発生する電圧に従って出力ノードから電流
を引抜く第４のＭＯＳトランジスタとで構成したため、
出力ノードに発生される電圧を決定するＭＯＳトランジ
スタのしきい値電圧の温度依存性がすべて相殺され、温
度依存性の少ない一定の電圧レベルの基準電圧を発生す
ることができる。
は、第１の基準電位ノードに結合され、この第１の基準
電位から第１のしきい値電圧の絶対値だけ低い電圧を発
生する第１のＭＯＳトランジスタと、この第１の基準電
位ノードから第１のＭＯＳトランジスタの発生する電圧
に従う電流を出力ノードへ供給する第２のＭＯＳトラン
ジスタと、第２の基準電位ノードに結合され、この第２
の基準電位からしきい値電圧の絶対値分低い電圧を発生
する第３のＭＯＳトランジスタと、この第３のＭＯＳト
ランジスタの発生する電圧に従って出力ノードから電流
を引抜く第４のＭＯＳトランジスタとで構成したため、
出力ノードに発生される電圧を決定するＭＯＳトランジ
スタのしきい値電圧の温度依存性がすべて相殺され、温
度依存性の少ない一定の電圧レベルの基準電圧を発生す
ることができる。
【０２４０】請求項３に係る基準電圧発生回路に従え
ば、基準電圧発生回路を、第１の基準電位からしきい値
電圧の絶対値低い電圧を発生する第１のＭＯＳトランジ
スタと、この第１の基準電位ノードから第１のＭＯＳト
ランジスタの発生する電圧に従って内部ノードへ電流を
供給する第２のＭＯＳトランジスタと、この内部ノード
と第２の基準電位ノードの間に接続され、この内部ノー
ドの電圧とゲートとの電圧差に従って第２のＭＯＳトラ
ンジスタから供給された電流を第２の基準電位ノードへ
放電する第３のＭＯＳトランジスタと、内部ノードと出
力ノードの間に接続され、この内部ノードの電圧をその
しきい値電圧の絶対値低下させて出力する第４のＭＯＳ
トランジスタとで構成したため、第４のＭＯＳトランジ
スタが、内部ノードに現われる電圧のしきい値電圧の温
度依存性に起因する温度依存性を相殺し、出力ノードに
温度依存性の極めて小さい一定の電圧レベルの基準電圧
を生成することができる。
ば、基準電圧発生回路を、第１の基準電位からしきい値
電圧の絶対値低い電圧を発生する第１のＭＯＳトランジ
スタと、この第１の基準電位ノードから第１のＭＯＳト
ランジスタの発生する電圧に従って内部ノードへ電流を
供給する第２のＭＯＳトランジスタと、この内部ノード
と第２の基準電位ノードの間に接続され、この内部ノー
ドの電圧とゲートとの電圧差に従って第２のＭＯＳトラ
ンジスタから供給された電流を第２の基準電位ノードへ
放電する第３のＭＯＳトランジスタと、内部ノードと出
力ノードの間に接続され、この内部ノードの電圧をその
しきい値電圧の絶対値低下させて出力する第４のＭＯＳ
トランジスタとで構成したため、第４のＭＯＳトランジ
スタが、内部ノードに現われる電圧のしきい値電圧の温
度依存性に起因する温度依存性を相殺し、出力ノードに
温度依存性の極めて小さい一定の電圧レベルの基準電圧
を生成することができる。
【０２４１】請求項４に係る基準電圧発生回路において
は、少なくとも１個のＭＯＳトランジスタを構成要素と
し、第１の基準電位をこのＭＯＳトランジスタのしきい
値電圧の絶対値低下させて出力する第１の素子手段と、
少なくとも１個のＭＯＳトランジスタを構成要素とし、
この第１の素子手段の出力する電圧に従って第１の基準
電位ノードから出力ノードへ電流を供給する第２の素子
手段と、少なくとも１個のＭＯＳトランジスタを含み、
第２の基準電位をそこに含まれるＭＯＳトランジスタの
しきい値電圧の絶対値低下させて出力する第３の素子手
段と、少なくとも１個のＭＯＳトランジスタを含み、こ
の第３の素子手段の出力に従って出力ノードの電流を放
電する第４の素子手段とで構成したため、この第３の素
子手段の出力電圧により、出力ノードに現われる電圧の
ＭＯＳトランジスタのしきい値電圧依存性が相殺され、
温度依存性の少ない安定な一定の電圧レベルの基準電圧
を発生することができる。
は、少なくとも１個のＭＯＳトランジスタを構成要素と
し、第１の基準電位をこのＭＯＳトランジスタのしきい
値電圧の絶対値低下させて出力する第１の素子手段と、
少なくとも１個のＭＯＳトランジスタを構成要素とし、
この第１の素子手段の出力する電圧に従って第１の基準
電位ノードから出力ノードへ電流を供給する第２の素子
手段と、少なくとも１個のＭＯＳトランジスタを含み、
第２の基準電位をそこに含まれるＭＯＳトランジスタの
しきい値電圧の絶対値低下させて出力する第３の素子手
段と、少なくとも１個のＭＯＳトランジスタを含み、こ
の第３の素子手段の出力に従って出力ノードの電流を放
電する第４の素子手段とで構成したため、この第３の素
子手段の出力電圧により、出力ノードに現われる電圧の
ＭＯＳトランジスタのしきい値電圧依存性が相殺され、
温度依存性の少ない安定な一定の電圧レベルの基準電圧
を発生することができる。
【０２４２】請求項５に係る基準電圧発生回路に従え
ば、第１のしきい値電圧を有し、第１の電位ノードと出
力ノードの間に設けられる第１のＭＯＳトランジスタ
と、第２のしきい値電圧を有し、出力ノードと第２の電
位ノードとの間に設けられる第２のＭＯＳトランジスタ
と、第１の電位ノードの電圧を第１のしきい値電圧の絶
対値低下させて第１のＭＯＳトランジスタのゲートへ印
加させる第３のＭＯＳトランジスタと、第４のしきい値
電圧を有し、第２のノードの電位を第４のしきい値電圧
の絶対値低下させて第２のＭＯＳトランジスタのゲート
へ印加する第４のＭＯＳトランジスタとで構成している
ため、この第４のＭＯＳトランジスタの出力する電圧に
より、出力ノードに現われる電圧のＭＯＳトランジスタ
のしきい値電圧の温度依存性がすべて相殺され、出力ノ
ードに温度依存性の極めて少ない一定の電圧レベルの基
準電圧を発生することができる。
ば、第１のしきい値電圧を有し、第１の電位ノードと出
力ノードの間に設けられる第１のＭＯＳトランジスタ
と、第２のしきい値電圧を有し、出力ノードと第２の電
位ノードとの間に設けられる第２のＭＯＳトランジスタ
と、第１の電位ノードの電圧を第１のしきい値電圧の絶
対値低下させて第１のＭＯＳトランジスタのゲートへ印
加させる第３のＭＯＳトランジスタと、第４のしきい値
電圧を有し、第２のノードの電位を第４のしきい値電圧
の絶対値低下させて第２のＭＯＳトランジスタのゲート
へ印加する第４のＭＯＳトランジスタとで構成している
ため、この第４のＭＯＳトランジスタの出力する電圧に
より、出力ノードに現われる電圧のＭＯＳトランジスタ
のしきい値電圧の温度依存性がすべて相殺され、出力ノ
ードに温度依存性の極めて少ない一定の電圧レベルの基
準電圧を発生することができる。
【０２４３】請求項６に係る発明に従えば、基準電圧発
生回路を、第１のしきい値電圧を有しかつ第１の電位ノ
ードと内部ノードの間に接続される第１のＭＯＳトラン
ジスタと、第２のしきい値電圧を有し、内部ノードと第
２の電位ノードとの間に接続され、そのゲートに第２の
電位ノードの電圧を受ける第２のＭＯＳトランジスタ
と、第３のしきい値電圧を有し、第１の電位ノードの電
圧をこの第３のしきい値電圧の絶対値低下させて第１の
ＭＯＳトランジスタのゲートへ与える第３のＭＯＳトラ
ンジスタと、第４のしきい値電圧を有し、内部ノード上
の電圧をその第４のしきい値電圧の絶対値低下させて出
力する第４のＭＯＳトランジスタとで構成したため、内
部ノードに現われるＭＯＳトランジスタのしきい値電圧
の温度依存性が第４のＭＯＳトランジスタにより相殺さ
れ、出力ノードから温度依存性の極めて少ない安定な一
定のレベルの基準電圧を発生することができる。請求項
７に係る発明に従えば、基準電圧発生回路を、第１のし
きい値電圧を有し、第１のノードと出力ノードとの間に
接続される第１のＭＯＳトランジスタと、第２のしきい
値電圧を有し、この出力ノードと第１の電源ノードに接
続される第２のＭＯＳトランジスタと、第３のしきい値
電圧を有し、第２のノードの電圧を第３のしきい値電圧
の絶対値低下させて第１のＭＯＳトランジスタのゲート
へ印加する第３のＭＯＳトランジスタと、第４のしきい
値電圧を有し、第２の電源ノードの電圧を第４のしきい
値電圧の絶対値低下させて第１のノードへ伝達する第４
のＭＯＳトランジスタと、第５のしきい値電圧を有し、
第２の電源ノードの電圧をこの第５のしきい値電圧の絶
対値低下させて第２のノードへ伝達する第５のＭＯＳト
ランジスタと、第６のしきい値電圧を有し、第１の電源
ノードの電圧をこの第６のしきい値電圧の絶対値低下さ
せて第２のＭＯＳトランジスタのゲートへ伝達する第６
のＭＯＳトランジスタとで構成したため、出力ノードに
はこれらのＭＯＳトランジスタのしきい値電圧の温度依
存性が相殺されるとともにこれらのＭＯＳトランジスタ
のしきい値電圧により定められる一定の電圧レベルの基
準電圧を発生することができ、かつさらに、同一極性の
ＭＯＳトランジスタのしきい値電圧をすべて同じとする
ことにより、一定の基準電圧を温度依存性を相殺しつつ
発生することができ、コスト効率に優れた基準電圧発生
回路を実現することができる。
生回路を、第１のしきい値電圧を有しかつ第１の電位ノ
ードと内部ノードの間に接続される第１のＭＯＳトラン
ジスタと、第２のしきい値電圧を有し、内部ノードと第
２の電位ノードとの間に接続され、そのゲートに第２の
電位ノードの電圧を受ける第２のＭＯＳトランジスタ
と、第３のしきい値電圧を有し、第１の電位ノードの電
圧をこの第３のしきい値電圧の絶対値低下させて第１の
ＭＯＳトランジスタのゲートへ与える第３のＭＯＳトラ
ンジスタと、第４のしきい値電圧を有し、内部ノード上
の電圧をその第４のしきい値電圧の絶対値低下させて出
力する第４のＭＯＳトランジスタとで構成したため、内
部ノードに現われるＭＯＳトランジスタのしきい値電圧
の温度依存性が第４のＭＯＳトランジスタにより相殺さ
れ、出力ノードから温度依存性の極めて少ない安定な一
定のレベルの基準電圧を発生することができる。請求項
７に係る発明に従えば、基準電圧発生回路を、第１のし
きい値電圧を有し、第１のノードと出力ノードとの間に
接続される第１のＭＯＳトランジスタと、第２のしきい
値電圧を有し、この出力ノードと第１の電源ノードに接
続される第２のＭＯＳトランジスタと、第３のしきい値
電圧を有し、第２のノードの電圧を第３のしきい値電圧
の絶対値低下させて第１のＭＯＳトランジスタのゲート
へ印加する第３のＭＯＳトランジスタと、第４のしきい
値電圧を有し、第２の電源ノードの電圧を第４のしきい
値電圧の絶対値低下させて第１のノードへ伝達する第４
のＭＯＳトランジスタと、第５のしきい値電圧を有し、
第２の電源ノードの電圧をこの第５のしきい値電圧の絶
対値低下させて第２のノードへ伝達する第５のＭＯＳト
ランジスタと、第６のしきい値電圧を有し、第１の電源
ノードの電圧をこの第６のしきい値電圧の絶対値低下さ
せて第２のＭＯＳトランジスタのゲートへ伝達する第６
のＭＯＳトランジスタとで構成したため、出力ノードに
はこれらのＭＯＳトランジスタのしきい値電圧の温度依
存性が相殺されるとともにこれらのＭＯＳトランジスタ
のしきい値電圧により定められる一定の電圧レベルの基
準電圧を発生することができ、かつさらに、同一極性の
ＭＯＳトランジスタのしきい値電圧をすべて同じとする
ことにより、一定の基準電圧を温度依存性を相殺しつつ
発生することができ、コスト効率に優れた基準電圧発生
回路を実現することができる。
【０２４４】請求項８に係る発明に従えば、基準電圧発
生回路を、第１の電源ノードと出力ノードの間に接続さ
れる第１のしきい値電圧を有する第１のＭＯＳトランジ
スタと、出力ノードと第２の電源ノードとの間に接続さ
れる第２のしきい値電圧を有する第２のＭＯＳトランジ
スタと、第３のしきい値電圧を有し、第１のノードの電
圧から第３のしきい値電圧の絶対値低い電圧を第１のＭ
ＯＳトランジスタのゲートへ印加する第３のＭＯＳトラ
ンジスタと、第４のしきい値電圧を有し、第２のノード
と第１の電源ノードに接続され、第２のノードを第１の
電源ノードの電圧より第４のしきい値電圧の絶対値高い
電圧レベルにクランプする第４のＭＯＳトランジスタ
と、第５のしきい値電圧を有し、第２のノード上の電圧
より第５のしきい値電圧の絶対値低い電圧を第１のノー
ドへ伝達する第５のＭＯＳトランジスタと、第６のしき
い値電圧を有し、第２の電源ノードの電圧を第６のしき
い値電圧の絶対値低下させて第２のＭＯＳトランジスタ
のゲートへ印加する第６のＭＯＳトランジスタで構成し
たため、ＭＯＳトランジスタのしきい値電圧の温度依存
性がすべて相殺され、応じて温度依存性が極めて少ない
基準電圧を出力ノードに発生することができるととも
に、同一極性のＭＯＳトランジスタのしきい値電圧をす
べて等しくしても、一定の電圧レベルの基準電圧を発生
することができ、コスト効率に優れた基準電圧発生回路
を実現することができる。
生回路を、第１の電源ノードと出力ノードの間に接続さ
れる第１のしきい値電圧を有する第１のＭＯＳトランジ
スタと、出力ノードと第２の電源ノードとの間に接続さ
れる第２のしきい値電圧を有する第２のＭＯＳトランジ
スタと、第３のしきい値電圧を有し、第１のノードの電
圧から第３のしきい値電圧の絶対値低い電圧を第１のＭ
ＯＳトランジスタのゲートへ印加する第３のＭＯＳトラ
ンジスタと、第４のしきい値電圧を有し、第２のノード
と第１の電源ノードに接続され、第２のノードを第１の
電源ノードの電圧より第４のしきい値電圧の絶対値高い
電圧レベルにクランプする第４のＭＯＳトランジスタ
と、第５のしきい値電圧を有し、第２のノード上の電圧
より第５のしきい値電圧の絶対値低い電圧を第１のノー
ドへ伝達する第５のＭＯＳトランジスタと、第６のしき
い値電圧を有し、第２の電源ノードの電圧を第６のしき
い値電圧の絶対値低下させて第２のＭＯＳトランジスタ
のゲートへ印加する第６のＭＯＳトランジスタで構成し
たため、ＭＯＳトランジスタのしきい値電圧の温度依存
性がすべて相殺され、応じて温度依存性が極めて少ない
基準電圧を出力ノードに発生することができるととも
に、同一極性のＭＯＳトランジスタのしきい値電圧をす
べて等しくしても、一定の電圧レベルの基準電圧を発生
することができ、コスト効率に優れた基準電圧発生回路
を実現することができる。
【０２４５】請求項９に係る発明に従えば、基準電圧発
生回路は、第１の電源ノードと内部ノードとの間に接続
される第１のしきい値電圧を有する第１のＭＯＳトラン
ジスタと、第２のしきい値電圧を有し、内部ノードと第
２の電源ノードとの間に接続され、そのゲートに第２の
電源ノードの電圧を受ける第２のＭＯＳトランジスタ
と、第３のしきい値電圧を有しその第１のノードの電圧
を第３のしきい値電圧の絶対値低下させて第１のＭＯＳ
トランジスタのゲートへ印加する第３のＭＯＳトランジ
スタと、第４のしきい値電圧を有し、第２のノードを第
１の電源ノードの電圧よりもこの第４のしきい値電圧の
絶対値高い電圧レベルにクランプする第４のＭＯＳトラ
ンジスタと、第５のしきい値電圧を有し、第２のノード
の電圧から第５のしきい値電圧の絶対値低い電圧を第１
のノードへ伝達する第５のＭＯＳトランジスタと、第６
のしきい値電圧を有し、内部ノードの電圧を第６のしき
い値電圧の絶対値低下させて出力ノードへ伝達する第６
のＭＯＳトランジスタとで構成したため、第６のＭＯＳ
トランジスタにより、内部ノードに現われる電圧の温度
依存性が相殺され、温度依存性の少ない安定な一定の電
圧レベルの基準電圧を発生することができるとともに、
同一極性のＭＯＳトランジスタのしきい値電圧をすべて
等しくしても安定な基準電圧を発生することができ、コ
スト効率に優れた基準電圧発生回路を実現することがで
きる。
生回路は、第１の電源ノードと内部ノードとの間に接続
される第１のしきい値電圧を有する第１のＭＯＳトラン
ジスタと、第２のしきい値電圧を有し、内部ノードと第
２の電源ノードとの間に接続され、そのゲートに第２の
電源ノードの電圧を受ける第２のＭＯＳトランジスタ
と、第３のしきい値電圧を有しその第１のノードの電圧
を第３のしきい値電圧の絶対値低下させて第１のＭＯＳ
トランジスタのゲートへ印加する第３のＭＯＳトランジ
スタと、第４のしきい値電圧を有し、第２のノードを第
１の電源ノードの電圧よりもこの第４のしきい値電圧の
絶対値高い電圧レベルにクランプする第４のＭＯＳトラ
ンジスタと、第５のしきい値電圧を有し、第２のノード
の電圧から第５のしきい値電圧の絶対値低い電圧を第１
のノードへ伝達する第５のＭＯＳトランジスタと、第６
のしきい値電圧を有し、内部ノードの電圧を第６のしき
い値電圧の絶対値低下させて出力ノードへ伝達する第６
のＭＯＳトランジスタとで構成したため、第６のＭＯＳ
トランジスタにより、内部ノードに現われる電圧の温度
依存性が相殺され、温度依存性の少ない安定な一定の電
圧レベルの基準電圧を発生することができるとともに、
同一極性のＭＯＳトランジスタのしきい値電圧をすべて
等しくしても安定な基準電圧を発生することができ、コ
スト効率に優れた基準電圧発生回路を実現することがで
きる。
【０２４６】請求項１０に係る半導体装置の製造方法に
おいては、互いに導電型の異なる基板領域のそれぞれの
一部に対し第１導電型の不純物イオン注入を同時に行な
っているため、一方の基板領域の一部のＭＯＳトランジ
スタのしきい値電圧調整時に他方の基板領域の一部の領
域のＭＯＳトランジスタのしきい値電圧を変更すること
ができ、一部の領域に形成されたＭＯＳトランジスタの
しきい値電圧を残りの領域の形成されたＭＯＳトランジ
スタのしきい値電圧と異ならせることができ、何ら製造
工程数を増加させることなく複数の互いに値の異なるし
きい値電圧を有するＭＯＳトランジスタを構成要素とす
る半導体回路を製造することができる。
おいては、互いに導電型の異なる基板領域のそれぞれの
一部に対し第１導電型の不純物イオン注入を同時に行な
っているため、一方の基板領域の一部のＭＯＳトランジ
スタのしきい値電圧調整時に他方の基板領域の一部の領
域のＭＯＳトランジスタのしきい値電圧を変更すること
ができ、一部の領域に形成されたＭＯＳトランジスタの
しきい値電圧を残りの領域の形成されたＭＯＳトランジ
スタのしきい値電圧と異ならせることができ、何ら製造
工程数を増加させることなく複数の互いに値の異なるし
きい値電圧を有するＭＯＳトランジスタを構成要素とす
る半導体回路を製造することができる。
【０２４７】請求項１１に係る半導体装置の製造方法に
おいては、メモリセルトランジスタ（アクセストランジ
スタ）のしきい値電圧調整と基準電圧発生回路等におい
て必要とされるＭＯＳトランジスタのしきい値電圧調整
とを同時に実行しているため、メモリセルトランジスタ
（アクセストランジスタ）のしきい値電圧がサブスレッ
ショルド電流（テール電流）低減のために高くされると
き、基準電圧発生回路の構成要素であるＭＯＳトランジ
スタのしきい値電圧の絶対値を小さくすることができ、
基準電圧などの内部電圧発生のために必要とされる複数
の互いに異なるしきい値電圧を何ら製造工程を増加させ
ることなく実現することができる。
おいては、メモリセルトランジスタ（アクセストランジ
スタ）のしきい値電圧調整と基準電圧発生回路等におい
て必要とされるＭＯＳトランジスタのしきい値電圧調整
とを同時に実行しているため、メモリセルトランジスタ
（アクセストランジスタ）のしきい値電圧がサブスレッ
ショルド電流（テール電流）低減のために高くされると
き、基準電圧発生回路の構成要素であるＭＯＳトランジ
スタのしきい値電圧の絶対値を小さくすることができ、
基準電圧などの内部電圧発生のために必要とされる複数
の互いに異なるしきい値電圧を何ら製造工程を増加させ
ることなく実現することができる。
【０２４８】請求項１２に係る半導体装置の製造方法に
おいては、出力ＭＯＳトランジスタのしきい値電圧の絶
対値が小さくされ、出力ＭＯＳトランジスタとこの出力
ＭＯトランジスタのゲート電位を調整する制御ＭＯＳト
ランジスタのしきい値電圧を製造工程数を増加させるこ
となく容易に異ならせることができる。
おいては、出力ＭＯＳトランジスタのしきい値電圧の絶
対値が小さくされ、出力ＭＯＳトランジスタとこの出力
ＭＯトランジスタのゲート電位を調整する制御ＭＯＳト
ランジスタのしきい値電圧を製造工程数を増加させるこ
となく容易に異ならせることができる。
【０２４９】請求項１３に係る半導体装置の製造方法に
おいては、周辺回路部分と基準電圧発生回路部分それぞ
れの一部に対しイオン注入が同時に行なわれているため
に、この周辺回路は部分は高速動作のために構成要素で
あるＭＯＳトランジスタのしきい値電圧が小さくされ、
応じて基準電圧発生回路に含まれる構成要素であるＭＯ
Ｓトランジスタのしきい値電圧の絶対値が大きくされ、
基準電圧発生回路において必要とされる複数のしきい値
電圧を何ら製造工程数を増加させることなく実現するこ
とができる。
おいては、周辺回路部分と基準電圧発生回路部分それぞ
れの一部に対しイオン注入が同時に行なわれているため
に、この周辺回路は部分は高速動作のために構成要素で
あるＭＯＳトランジスタのしきい値電圧が小さくされ、
応じて基準電圧発生回路に含まれる構成要素であるＭＯ
Ｓトランジスタのしきい値電圧の絶対値が大きくされ、
基準電圧発生回路において必要とされる複数のしきい値
電圧を何ら製造工程数を増加させることなく実現するこ
とができる。
【０２５０】請求項１４に係る半導体装置の製造方法に
おいては、出力ＭＯＳトランジスタのゲート電位を設定
するための制御ＭＯＳトランジスタのしきい値電圧の絶
対値が大きくされるため、基準電圧発生のために必要と
されるしきい値電圧を何ら製造工程を増加させることな
く実現することができる。
おいては、出力ＭＯＳトランジスタのゲート電位を設定
するための制御ＭＯＳトランジスタのしきい値電圧の絶
対値が大きくされるため、基準電圧発生のために必要と
されるしきい値電圧を何ら製造工程を増加させることな
く実現することができる。
【０２５１】請求項１５に係る半導体装置の製造方法に
おいては、イオン注入が少なくともＭＯＳトランジスタ
のチャネル領域に対して行なわれており、ＭＯＳトラン
ジスタのしきい値電圧調整工程を利用して所定のしきい
値電圧を有するＭＯＳトランジスタを確実に実現するこ
とができる。
おいては、イオン注入が少なくともＭＯＳトランジスタ
のチャネル領域に対して行なわれており、ＭＯＳトラン
ジスタのしきい値電圧調整工程を利用して所定のしきい
値電圧を有するＭＯＳトランジスタを確実に実現するこ
とができる。
【図１】 この発明の第１の実施例である基準電圧発生
回路の構成を示す図である。
回路の構成を示す図である。
【図２】 この発明において用いられるＭＯＳトランジ
スタの構成を示す図である。
スタの構成を示す図である。
【図３】 図１に示す負電圧を発生するための構成の一
例を示す図である。
例を示す図である。
【図４】 この発明の第１の実施例である基準電圧発生
回路の第１の変更例を示す図である。
回路の第１の変更例を示す図である。
【図５】 この発明の第１の実施例である基準電圧発生
回路の第２の変更例を示す図である。
回路の第２の変更例を示す図である。
【図６】 この発明の第２の実施例である基準電圧発生
回路の構成を示す図である。
回路の構成を示す図である。
【図７】 この発明の第２の実施例の変更例を示す図で
ある。
ある。
【図８】 この発明の第３の実施例である基準電圧発生
回路の構成を示す図である。
回路の構成を示す図である。
【図９】 この発明の第３の実施例である基準電圧発生
回路の変更例を示す図である。
回路の変更例を示す図である。
【図１０】 この発明の第４の実施例である基準電圧発
生回路の構成を示す図である。
生回路の構成を示す図である。
【図１１】 この発明の第４の実施例である基準電圧発
生回路の変更例を示す図である。
生回路の変更例を示す図である。
【図１２】 この発明の第５の実施例である基準電圧発
生回路の構成を示す図である。
生回路の構成を示す図である。
【図１３】 図１２に示す高電圧を発生するための回路
構成の一例を示す図である。
構成の一例を示す図である。
【図１４】 この発明の第５の実施例の変更例を示す図
である。
である。
【図１５】 この発明の第６の実施例の構成を示す図で
ある。
ある。
【図１６】 この発明の第６の実施例の変更例を示す図
である。
である。
【図１７】 この発明の第７の実施例である基準電圧発
生回路の構成を示す図である。
生回路の構成を示す図である。
【図１８】 この発明の第７の実施例の変更例を示す図
である。
である。
【図１９】 この発明の第８の実施例の構成を示す図で
ある。
ある。
【図２０】 この発明の第８の実施例の変更例を示す図
である。
である。
【図２１】 この発明の第９の実施例である基準電圧発
生回路の構成を示す図である。
生回路の構成を示す図である。
【図２２】 この発明の第９の実施例の変更例を示す図
である。
である。
【図２３】 この発明の第１０の実施例の構成を示す図
である。
である。
【図２４】 この発明の第１０の実施例の変更例を示す
図である。
図である。
【図２５】 図４０に示す内部電源使用回路の構成の一
例を示す図である。
例を示す図である。
【図２６】 図２５に示すメモリセルアレイの構成を概
略的に示す図である。
略的に示す図である。
【図２７】 図２６に示す１列のメモリセルに関連する
部分の構成を概略的に示す図である。
部分の構成を概略的に示す図である。
【図２８】 ＭＯＳトランジスタのテール電流特性を示
す図である。
す図である。
【図２９】 図２５に示す内部電源使用回路における低
しきい値電圧ＭＯＳトランジスタを説明するための図で
ある。
しきい値電圧ＭＯＳトランジスタを説明するための図で
ある。
【図３０】 この発明の第１１の実施例に係る半導体装
置の製造方法の工程を示す図である。
置の製造方法の工程を示す図である。
【図３１】 図３０に続く半導体装置の製造方法の工程
を示す図である。
を示す図である。
【図３２】 図３１に示す製造工程に続いて行なわれる
半導体装置の製造工程を示す図である。
半導体装置の製造工程を示す図である。
【図３３】 図３２に示す製造工程に続いて行なわれる
半導体装置の製造工程を示す図である。
半導体装置の製造工程を示す図である。
【図３４】 図３３に示す製造工程に続いて実行される
製造工程を示す図である。
製造工程を示す図である。
【図３５】 図３４に示す製造工程に続いて行なわれる
製造工程を示す図である。
製造工程を示す図である。
【図３６】 図３５に示す製造工程に続いて実行される
製造工程を示す図である。
製造工程を示す図である。
【図３７】 図３６に示す製造工程に続いて実行される
製造工程を示す図である。
製造工程を示す図である。
【図３８】 図３６に示す製造工程に続いて実行される
製造工程を示す図である。
製造工程を示す図である。
【図３９】 この発明の第１１の実施例の変更例におけ
る製造方法の主要製造工程を示す図である。
る製造方法の主要製造工程を示す図である。
【図４０】 内部降圧回路を備える半導体装置の全体の
構成を概略的に示す図である。
構成を概略的に示す図である。
【図４１】 図４０に示す内部降圧回路の構成の一例を
示す図である。
示す図である。
【図４２】 従来の基準電圧発生回路の構成を示す図で
ある。
ある。
【図４３】 ＭＯＳトランジスタのしきい値電圧の温度
依存性を示す図である。
依存性を示す図である。
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ３０ ｐチャネルＭＯＳト
ランジスタ、Ｑ５、Ｑ６、Ｑ７、Ｑ８、Ｑ１０、Ｑ３１
ｎチャネルＭＯＳトランジスタ、Ｒ１、Ｒ２、Ｒ３０
抵抗素子、２００ 半導体基板、３００ メモリセル
アクセストランジスタ形成領域、３０２ 周辺回路ｎチ
ャネルＭＯＳトランジスタ形成領域、３０４ 周辺回路
ｐチャネルＭＯＳトランジスタ形成領域、３０６ 基準
電圧発生回路のｐチャネルＭＯＳトランジスタ形成領
域、２１５ａ，２１５ｂ Ｎウェル。
ランジスタ、Ｑ５、Ｑ６、Ｑ７、Ｑ８、Ｑ１０、Ｑ３１
ｎチャネルＭＯＳトランジスタ、Ｒ１、Ｒ２、Ｒ３０
抵抗素子、２００ 半導体基板、３００ メモリセル
アクセストランジスタ形成領域、３０２ 周辺回路ｎチ
ャネルＭＯＳトランジスタ形成領域、３０４ 周辺回路
ｐチャネルＭＯＳトランジスタ形成領域、３０６ 基準
電圧発生回路のｐチャネルＭＯＳトランジスタ形成領
域、２１５ａ，２１５ｂ Ｎウェル。
Claims (15)
- 【請求項１】 絶縁ゲート型電界効果トランジスタを含
み、第１の電位ノードに結合され、前記第１の電位ノー
ドから電流を供給する電流供給手段と、 絶縁ゲート型電界効果トランジスタを含み、前記電流供
給手段の供給する電流が前記第１の電位ノードの電圧に
依存しない一定値となるように、前記電流供給手段の供
給電流を設定する電流設定手段と、 絶縁ゲート型電界効果トランジスタを含む、前記電流供
給手段の供給する電流を第２の電位ノードへ放電する電
流放電手段を含み、前記第１の電位ノードの電圧に依存
しない一定の基準電圧を出力ノードに発生する電圧発生
手段を備え、前記電圧発生手段は、前記絶縁ゲート型電
界効果トランジスタのしきい値電圧の温度依存性に起因
する前記基準電圧の温度依存性を相殺する手段を含む、
基準電圧発生回路。 - 【請求項２】 第１の基準電位ノードに結合されかつ第
１のしきい値電圧を有し、前記第１の基準電位よりも前
記第１のしきい値電圧の絶対値だけ低い電圧を発生する
第１の絶縁ゲート型電界効果トランジスタと、 前記第１の基準電位ノードに結合され、前記第１の絶縁
ゲート型電界効果トランジスタが発生する電圧に従って
電流を出力ノードへ供給する第２の絶縁ゲート型電界効
果トランジスタと、 第２の基準電位ノードに結合されかつ第２のしきい値電
圧を有し、前記第２の基準電位から前記第２のしきい値
電圧の絶対値低い電圧を発生する第３の絶縁ゲート型電
界効果トランジスタと、 前記第３の絶縁ゲート型電界効果トランジスタが発生す
る電圧に従って前記出力ノードから電流を引抜く第４の
絶縁ゲート型電界効果トランジスタを備える、基準電圧
発生回路。 - 【請求項３】 第１の基準電位ノードに結合されかつ第
１のしきい値電圧を有し、前記第１の基準電位から前記
第１のしきい値電圧の絶対値低い電圧を発生する第１の
絶縁ゲート型電界効果トランジスタと、 前記第１の基準電位ノードに結合され、前記第１の絶縁
ゲート型電界効果トランジスタの発生する電圧に従って
内部ノードへ電流を供給する第２の絶縁ゲート型電界効
果トランジスタと、 前記内部ノードと第２の基準電位ノードとの間に接続さ
れ、前記内部ノードの電圧と該ゲートの電圧の差に従っ
て前記第２の絶縁ゲート型電界効果トランジスタから供
給された電流を前記第２の基準電位ノードへ放電する第
３の絶縁ゲート型電界効果トランジスタと、 前記内部ノードと出力ノードとの間に接続され、前記第
２のしきい値電圧を有し、前記内部ノード上の電圧を前
記第２のしきい値電圧の絶対値低下させて出力する第４
の絶縁ゲート型電界効果トランジスタを備える、基準電
圧発生回路。 - 【請求項４】 少なくとも１個の絶縁ゲート型電界効果
トランジスタを含み、第１の基準電位を前記少なくとも
１個の絶縁ゲート型電界効果トランジスタの有するしき
い値電圧の絶対値だけ低下させて出力する第１の素子手
段と、 少なくとも１個の絶縁ゲート型電界効果トランジスタを
含み、前記第１の素子手段が出力する電圧に従って前記
第１の基準電位印加ノードから出力ノードへ電流を供給
する第２の素子手段と、 少なくとも１個の絶縁ゲート型電界効果トランジスタを
含み、第２の基準電位を該少なくとも１個の絶縁ゲート
型電界効果トランジスタのしきい値電圧の絶対値分低下
させて出力する第３の素子手段と、 少なくとも１個の絶縁ゲート型電界効果トランジスタを
含み、前記第３の素子手段の出力する電圧に従って前記
出力ノードの電流を放電する第４の素子手段とを備え
る、基準電圧発生回路。 - 【請求項５】 第１のしきい値電圧を有しかつ第１の電
位ノードと出力ノードとの間に設けられる第１の絶縁ゲ
ート型電界効果トランジスタと、 第２のしきい値電圧を有し、前記出力ノードと第２の電
位ノードとの間に設けられる第２の絶縁ゲート型電界効
果トランジスタと、 第３のしきい値電圧を有し、前記第１の電位ノードの電
圧を前記第３のしきい値電圧の絶対値低下させて前記第
１の絶縁ゲート型電界効果トランジスタのゲートへ印加
する第３の絶縁ゲート型電界効果トランジスタと、 第４のしきい値電圧を有し、前記第２の電位ノードの電
圧を前記第４のしきい値電圧の絶対値低下させて前記第
２の絶縁ゲート型電界効果トランジスタのゲートへ印加
する第４の絶縁ゲート型電界効果トランジスタを備え
る、基準電圧発生回路。 - 【請求項６】 第１のしきい値電圧を有し、第１の電位
ノードと内部ノードとの間に接続される第１の絶縁ゲー
ト型電界効果トランジスタと、 第２のしきい値電圧を有し、前記内部ノードと第２の電
位ノードとの間に接続され、そのゲートに前記第２の電
位ノードの電位を受ける第２の絶縁ゲート型電界効果ト
ランジスタと、 第３のしきい値電圧を有し、前記第１の電位ノード上の
電圧を前記第３のしきい値電圧の絶対値低下させて前記
第１の絶縁ゲート型電界効果トランジスタのゲートへ与
える第３の絶縁ゲート型電界効果トランジスタと、 第４のしきい値電圧を有し、前記内部ノード上の電圧を
前記第４のしきい値電圧の絶対値低下させて出力ノード
へ伝達する第４の絶縁ゲート型電界効果トランジスタを
備える、基準電圧発生回路。 - 【請求項７】 第１のしきい値電圧を有し、第１のノー
ドと出力ノードとの間に接続される第１の絶縁ゲート型
電界効果トランジスタと、 第２のしきい値電圧を有し、前記出力ノードと第１の電
源ノードとの間に接続される第２の絶縁ゲート型電界効
果トランジスタと、 第３のしきい値電圧を有し、第２のノード上の電圧を前
記第３のしきい値電圧の絶対値低下させて前記第１の絶
縁ゲート型電界効果トランジスタのゲートへ印加する第
３の絶縁ゲート型電界効果トランジスタと、 第４のしきい値電圧を有し、第２の電源ノード上の電圧
を前記第４のしきい値電圧の絶対値低下させて前記第１
のノードへ伝達する第４の絶縁ゲート型電界効果トラン
ジスタと、 第５のしきい値電圧を有し、前記第２の電源ノード上の
電圧を前記第５のしきい値電圧の絶対値低下させて前記
第２のノードへ伝達する第５の絶縁ゲート型電界効果ト
ランジスタと、 第６のしきい値電圧を有し、前記第１の電源ノード上の
電圧を前記第６のしきい値電圧の絶対値低下させて前記
第２の絶縁ゲート型電界効果トランジスタのゲートへ与
える第６の絶縁ゲート型電界効果トランジスタを備え
る、基準電圧発生回路。 - 【請求項８】 第１の電源ノードと出力ノードとの間に
接続される、第１のしきい値電圧を有する第１の絶縁ゲ
ート型電界効果トランジスタと、 前記出力ノードと第２の電源ノードとの間に接続され
る、第２のしきい値電圧を有する第２の絶縁ゲート型電
界効果トランジスタと、 第３のしきい値電圧を有し、第１のノード上の電圧から
前記第３のしきい値電圧の絶対値低下させた電圧を前記
第１の絶縁ゲート型電界効果トランジスタのゲートへ印
加する第３の絶縁ゲート型電界効果トランジスタと、 第４のしきい値電圧を有し、第２のノードと前記第１の
電源ノードとの間に接続され、前記第２のノードを前記
第１の電源ノードの電圧よりも前記第４のしきい値電圧
の絶対値高い電圧レベルにクランプする第４の絶縁ゲー
ト型電界効果トランジスタと、 第５のしきい値電圧を有し、前記第２のノードの電圧か
ら前記第５のしきい値電圧の絶対値低下させた電圧を前
記第１のノードへ伝達する第５の絶縁ゲート型電界効果
トランジスタと、 第６のしきい値電圧を有し、前記第２の電源ノード上の
電圧を前記第６のしきい値電圧の絶対値低下させて前記
第２の絶縁ゲート型電界効果トランジスタのゲートへ印
加する第６の絶縁ゲート型電界効果トランジスタとを備
える、基準電圧発生回路。 - 【請求項９】 第１の電源ノードと内部ノードとの間に
接続される、第１のしきい値電圧を有する第１の絶縁ゲ
ート型電界効果トランジスタと、 第２のしきい値電圧を有しかつ前記内部ノードと第２の
電源ノードとの間に接続され、そのゲートに前記第２の
電源ノード上の電圧を受ける第２の絶縁ゲート型電界効
果トランジスタと、 第３のしきい値電圧を有し、第１のノード上の電圧を前
記第３のしきい値電圧の絶対値低下させて前記第１の絶
縁ゲート型電界効果トランジスタのゲートへ印加する第
３の絶縁ゲート型電界効果トランジスタと、 第４のしきい値電圧を有し、第２のノードを前記第１の
電源ノードの電圧よりも前記第４のしきい値電圧の絶対
値だけ高いレベルにクランプする第４の絶縁ゲート型電
界効果トランジスタと、 第５のしきい値電圧を有し、前記第２のノード上の電圧
から前記第５のしきい値電圧の絶対値低い電圧を前記第
１のノード上へ伝達する第５の絶縁ゲート型電界効果ト
ランジスタと、 第６のしきい値電圧を有し、前記内部ノード上の電圧を
前記第６のしきい値電圧の絶対値低下させて基準電圧出
力ノードへ伝達する第６の絶縁ゲート型電界効果トラン
ジスタとを備える、基準電圧発生回路。 - 【請求項１０】 第２導電型チャネルの絶縁ゲート型電
界効果トランジスタが形成される第１導電型の基板領域
の一部の領域と第１導電型チャネルの絶縁ゲート型電界
効果トランジスタが形成される第２導電型の基板領域の
一部の領域に対し同時に前記第１導電型の不純物を同時
にイオン注入する工程を備える、半導体装置の製造方
法。 - 【請求項１１】 前記第１導電型の基板領域の一部に
は、データを各々が記憶するメモリセルを有するアレイ
が形成され、前記第２導電型の基板領域の一部には前記
メモリアレイで利用される基準電圧を発生する基準電圧
発生回路が形成される、請求項１０記載の半導体装置の
製造方法。 - 【請求項１２】 前記基準電圧発生回路は前記基準電圧
を出力するための出力絶縁ゲート型電界効果トランジス
タと、前記出力絶縁ゲート型電界効果トランジスタのゲ
ート電極の電位を設定して前記基準電圧レベルを決定す
る制御絶縁ゲート型電界効果トランジスタを有し、 前記イオン注入は、前記出力絶縁ゲート型電界効果トラ
ンジスタ形成領域に対して実行される、請求項１１記載
の半導体装置の製造方法。 - 【請求項１３】 前記第２導電型の基板領域にはデータ
を各々が記憶する複数のメモリセルを有するメモリアレ
イと、前記メモリアレイへのアクセスを行なうための周
辺回路とが形成され、かつ前記第１導電型の基板領域の
一部には前記メモリアレイおよび周辺回路で利用される
基準電圧を発生する基準電圧発生回路が形成され、 前記イオン注入は前記周辺回路および前記基準電圧発生
回路が形成される領域に対し同時に実行される、請求項
１０に記載の半導体装置の製造方法。 - 【請求項１４】 前記基準電圧発生回路は、前記基準電
圧を出力するための出力絶縁ゲート型電界効果トランジ
スタと、前記出力絶縁ゲート型電界効果トランジスタの
ゲート電位を調整する制御絶縁ゲート型電界効果トラン
ジスタとを含み、 前記イオン注入は前記制御絶縁ゲート型電界効果トラン
ジスタ形成領域に対して実行される、請求項１３記載の
半導体装置の製造方法。 - 【請求項１５】 前記イオン注入は、絶縁ゲート型電界
効果トランジスタの少なくともチャネル領域に対して実
行される、請求項１０ないし１４のいずれかに記載の半
導体装置の製造方法。
Priority Applications (4)
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|---|---|---|---|
| JP7133257A JPH08123566A (ja) | 1994-08-31 | 1995-05-31 | 基準電圧発生回路および半導体装置の製造方法 |
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| JP20655594 | 1994-08-31 | ||
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1995
- 1995-05-31 JP JP7133257A patent/JPH08123566A/ja not_active Withdrawn
- 1995-08-29 KR KR1019950027337A patent/KR0185788B1/ko not_active IP Right Cessation
- 1995-08-31 US US08/522,439 patent/US5646516A/en not_active Expired - Lifetime
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| KR0185788B1 (ko) | 1999-03-20 |
| KR960009158A (ko) | 1996-03-22 |
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