JP2003141893A - シフトレジスタ及びその駆動方法 - Google Patents

Abstract

(57)【要約】 【課題】 レベルシフタ等を用いて、入力するパルス信
号の振幅電圧を大きくするシフトレジスタの場合、高周
波数で動作が困難、電源線のノイズ、レイアウト面積の
増大等の問題が生じる。そこで、上記問題を解決するシ
フトレジスタ及びその駆動方法を提供することを課題と
する。 【解決手段】 シフトレジスタの電源電圧より小さな振
幅電圧を有するクロックパルスをシフトレジスタに入力
する。このとき、シフトレジスタの有する第２のクロッ
クドインバータを構成するＴＦＴのゲート幅を大きく設
定し、第１のクロックドインバータの漏れ電流によって
起こる出力電位の変化を低減する。また、第１のクロッ
クドインバータに、新たに追加したＴＦＴのゲート電極
に電源電圧程度の振幅を有する信号を入力し、オン・オ
フを切り替えることによって、第１のクロックドインバ
ータの漏れ電流を遮断する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シフトレジスタに
関する。特に、薄膜トランジスタ（以下、ＴＦＴと表記
する）を用いて構成されたシフトレジスタ及びその駆動
方法に関する。

【０００２】

【従来の技術】クロックパルス及びスタートパルスを入
力することで、順次、パルス（サンプリングパルス）を
出力するシフトレジスタは、様々な回路に用いられてい
る。中でも、マトリクス状に配置された複数の画素を有
する表示装置において、シフトレジスタは、各画素を選
択し、また選択された画素に信号を入力する、ソース信
号線駆動回路やゲート信号線駆動回路として用いられて
いる。

【０００３】ここで、一般のシフトレジスタの構造の例
を、図５に示す。シフトレジスタは、第１段〜第ｒ（ｒ
は、３以上の自然数）段を有している。それぞれの段
は、第１のクロックドインバータＣＫＩＮＶ１と、第２
のクロックドインバータＣＫＩＮＶ２と、インバータＩ
ＮＶとによって構成されてる。

【０００４】一般に、第ｉ（ｉは、ｒ以下の自然数）段
をＳＲ＿ｉと表記する。第ｉ段を構成する第１のクロッ
クドインバータ、第２のクロックドインバータ及びイン
バータをＣＫＩＮＶ１＿ｉ、ＣＫＩＮＶ２＿ｉ、ＩＮＶ
＿ｉと表記する。

【０００５】第１段ＳＲ＿１において、第１のクロック
ドインバータＣＫＩＮＶ１＿１の入力端子には、外部か
らスタートパルスＳＰが入力されており、第１のクロッ
クドインバータＣＫＩＮＶ１＿１の出力端子は、インバ
ータＩＮＶ＿１の入力端子、及び第２のクロックドイン
バータＣＫＩＮＶ２＿１の出力端子に接続されている。
第２のクロックドインバータＣＫＩＮＶ２＿１の入力端
子は、インバータＩＮＶ＿１の出力端子に接続されてい
る。インバータＩＮＶ＿１の出力端子が第１段ＳＲ＿１
の出力端子に相当する。

【０００６】第２段ＳＲ＿２において、第１のクロック
ドインバータＣＫＩＮＶ１＿２の入力端子は、第１段Ｓ
Ｒ＿１のインバータＩＮＶ＿１の出力端子に接続され、
第１のクロックドインバータＣＫＩＮＶ１＿２の出力端
子は、インバータＩＮＶ＿２の入力端子、及び第２のク
ロックドインバータＣＫＩＮＶ２＿２の出力端子に接続
されている。第２のクロックドインバータＣＫＩＮＶ２
＿２の入力端子は、インバータＩＮＶ＿２の出力端子に
接続されている。インバータＩＮＶ＿２の出力端子が、
第２段ＳＲ＿２の出力端子に相当する。

【０００７】一般に、第ｊ（ｊは、２以上ｒ以下の自然
数）段において、第１のクロックドインバータＣＫＩＮ
Ｖ１＿ｊの入力端子は、第ｊ−１段ＳＲ＿ｊ−１のイン
バータＩＮＶ＿ｊ−１の出力端子に接続されている。第
１のクロックドインバータＣＫＩＮＶ１＿ｊの出力端子
は、インバータＩＮＶ＿ｊの入力端子、及び第２のクロ
ックドインバータＣＫＩＮＶ２＿ｊの出力端子に接続さ
れている。第２のクロックドインバータＣＫＩＮＶ２＿
ｊの入力端子は、インバータＩＮＶ＿ｊの出力端子に接
続されている。インバータＩＮＶ＿ｊの出力端子が、第
ｊ段の出力端子に相当する。

【０００８】上記接続の第１段の回路ＳＲ＿１〜第ｒ段
の回路ＳＲ＿ｒによって構成されるシフトレジスタは、
第１段にスタートパルスＳＰが入力されると、それぞれ
の段が有する第１のクロックドインバータＣＫＩＮＶ１
及び第２のクロックドインバータＣＫＩＮＶ２それぞれ
に入力される、クロックパルスＣＫ及びその極性が反転
した反転クロックパルスＣＫＢに同期して、第１段ＳＲ
＿１〜第ｒ段の回路ＳＲ＿ｒそれぞれの出力端子から、
順にシフトしたパルスＳ＿１〜Ｓ＿ｒが出力される。

【０００９】図５で示した構成のシフトレジスタにおい
て、各段を構成する第１のクロックドインバータＣＫＩ
ＮＶ１、第２のクロックドインバータＣＫＩＮＶ２及び
インバータＩＮＶの詳細な回路図の例を図４に示す。

【００１０】Ｖｄｄは高電源電位であり、Ｖｓｓは低電
源電位であるとする。ここで、高電源電位Ｖｄｄの電位
は、低電源電位Ｖｓｓの電位より高いとする。高電源電
位Ｖｄｄと低電源電位Ｖｓｓの電位差が、シフトレジス
タの電源電圧に相当する。

【００１１】第１のクロックドインバータＣＫＩＮＶ１
は、ｐチャネル型ＴＦＴ５０１ａ及び５０１ｂと、ｎチ
ャネル型ＴＦＴ５０１ｄ及び５０１ｃとによって構成さ
れている。本明細書中では、第１のクロックドインバー
タＣＫＩＮＶ１において、そのゲート電極に、クロック
パルスＣＫもしくは反転クロックパルスＣＫＢが入力さ
れるｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴをそれぞ
れ、５０１ａ、５０１ｄとする。また、ｐチャネル型Ｔ
ＦＴ５０１ｂ及びｎチャネル型ＴＦＴ５０１ｃのゲート
電極は、第１のクロックドインバータＣＫＩＮＶ１の入
力端子に接続されているものとする。

【００１２】ここで、ｐチャネル型ＴＦＴ５０１ａのゲ
ート電極にクロックパルスＣＫが入力される場合、ｎチ
ャネル型ＴＦＴ５０１ｄのゲート電極に、反転クロック
パルスＣＫＢが入力される。一方、ｐチャネル型ＴＦＴ
５０１ａのゲート電極に、反転クロックパルスＣＫＢが
入力される場合、ｎチャネル型ＴＦＴ５０１ｄのゲート
電極に、クロックパルスＣＫが入力される。

【００１３】ｐチャネル型ＴＦＴ５０１ａのソース電極
は、高電源電位Ｖｄｄに保たれ、ドレイン電極は、ｐチ
ャネル型ＴＦＴ５０１ｂのソース電極に接続されてい
る。ｐチャネル型ＴＦＴ５０１ｂのドレイン電極は、ｎ
チャネル型ＴＦＴ５０１ｃのドレイン電極に接続され、
ｎチャネル型ＴＦＴ５０１ｃのソース電極は、ｎチャネ
ル型ＴＦＴ５０１ｄのドレイン電極に接続されている。
ｎチャネル型ＴＦＴ５０１ｄのソース電極は、低電源電
位Ｖｓｓに保たれている。ｐチャネル型ＴＦＴ５０１ｂ
及びｎチャネル型ＴＦＴ５０１ｃのゲート電極が、第１
のクロックドインバータＣＫＩＮＶ１の入力端子とな
り、ｐチャネル型ＴＦＴ５０１ｂ及びｎチャネル型ＴＦ
Ｔ５０１ｃのドレイン電極が、第１のクロックドインバ
ータＣＫＩＮＶ１の出力端子となっている。

【００１４】第２のクロックドインバータＣＫＩＮＶ２
は、ｐチャネル型ＴＦＴ５０２ａ及び５０２ｂと、ｎチ
ャネル型ＴＦＴ５０２ｄ及び５０２ｃとによって構成さ
れている。本明細書中では、第２のクロックドインバー
タＣＫＩＮＶ２において、そのゲート電極に、クロック
パルスＣＫもしくは反転クロックパルスＣＫＢが入力さ
れているｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴをそ
れぞれ、５０２ａ、５０２ｄとする。また、ｐチャネル
型ＴＦＴ５０２ｂ及びｎチャネル型ＴＦＴ５０２ｃのゲ
ート電極が、インバータＩＮＶの出力端子に接続されて
いるものとする。

【００１５】ここで、各段において、第１のクロックド
インバータＣＫＩＮＶ１を構成するｐチャネル型ＴＦＴ
５０１ａのゲート電極に、クロックパルスＣＫが入力さ
れる場合、第２のクロックドインバータＣＫＩＮＶ２を
構成するｐチャネル型ＴＦＴ５０２ａのゲート電極に、
反転クロックパルスＣＫＢが入力され、ｎチャネル型Ｔ
ＦＴ５０２ｄのゲート電極に、クロックパルスＣＫが入
力される。一方、各段において、第１のクロックドイン
バータＣＫＩＮＶ１を構成するｐチャネル型ＴＦＴ５０
１ａのゲート電極に、反転クロックパルスＣＫＢが入力
される場合、第２のクロックドインバータＣＫＩＮＶ２
を構成するｐチャネル型ＴＦＴ５０２ａのゲート電極
に、クロックパルスＣＫが入力され、ｎチャネル型ＴＦ
Ｔ５０２ｄのゲート電極に、反転クロックパルスＣＫＢ
が入力される。

【００１６】ｐチャネル型ＴＦＴ５０２ａのソース電極
は、高電源電位Ｖｄｄに保たれており、ドレイン電極
は、ｐチャネル型ＴＦＴ５０２ｂのソース電極に接続さ
れている。ｐチャネル型ＴＦＴ５０２ｂのドレイン電極
は、ｎチャネル型ＴＦＴ５０２ｃのドレイン電極に接続
され、ｎチャネル型ＴＦＴ５０２ｃのソース電極は、ｎ
チャネル型ＴＦＴ５０２ｄのドレイン電極に接続されて
いる。ｎチャネル型ＴＦＴ５０２ｄのソース電極は、低
電源電位Ｖｓｓに保たれている。ｐチャネル型ＴＦＴ５
０２ｂ及びｎチャネル型ＴＦＴ５０２ｃのドレイン電極
が、第２のクロックドインバータＣＫＩＮＶ２の出力端
子となっている。

【００１７】インバータＩＮＶは、ｐチャネル型ＴＦＴ
５０３ａとｎチャネル型ＴＦＴ５０３ｂとによって構成
されている。ｐチャネル型ＴＦＴ５０３ａのソース電極
は、高電源電位Ｖｄｄに保たれ、ｐチャネル型ＴＦＴ５
０３ａのドレイン電極は、ｎチャネル型ＴＦＴ５０３ｂ
のドレイン電極に接続されている。ｎチャネル型ＴＦＴ
５０３ｂのソース電極は、低電源電位Ｖｓｓに保たれて
いる。ｐチャネル型ＴＦＴ５０３ａ及びｎチャネル型Ｔ
ＦＴ５０３ｂのゲート電極が、インバータＩＮＶの入力
端子となり、ｐチャネル型ＴＦＴ５０３ａ及びｎチャネ
ル型ＴＦＴ５０３ｂのドレイン電極が、インバータＩＮ
Ｖの出力端子となる。

【００１８】第ｉ（ｉは、自然数）段の第１のクロック
ドインバータＣＫＩＮＶ１＿ｉが有するｐチャネル型Ｔ
ＦＴ５０１ａ＿ｉのゲート電極に、クロックパルスＣＫ
が入力されている場合、第（ｉ−１）段の第１のクロッ
クドインバータＣＫＩＮＶ１＿ｉ−１が有するｐチャネ
ル型ＴＦＴ５０１ａ＿ｉ−１のゲート電極には、反転ク
ロックパルスＣＫＢが入力されている。

【００１９】一般に、第ｉ（ｉは、自然数）段の第１の
クロックドインバータＣＫＩＮＶ１＿ｉを構成するｐチ
ャネル型ＴＦＴ５０１ａ、５０１ｂをそれぞれ、５０１
ａ＿ｉ、５０１ｂ＿ｉと表記し、ｎチャネル型ＴＦＴ５
０１ｃ、５０１ｄをそれぞれ５０１ｃ＿ｉ、５０１ｄ＿
ｉと表記する。同様に、第ｉ段の第２のクロックドイン
バータＣＫＩＮＶ２＿ｉを構成するｐチャネル型ＴＦＴ
５０２ａ、５０２ｂをそれぞれ、５０２ａ＿ｉ、５０２
ｂ＿ｉと表記し、ｎチャネル型ＴＦＴ５０２ｃ、５０２
ｄをそれぞれ、５０２ｃ＿ｉ、５０２ｄ＿ｉと表記す
る。また、第ｉ段のインバータＩＮＶ＿ｉを構成するｎ
チャネル型ＴＦＴ５０３ａ、ｐチャネル型ＴＦＴ５０３
ｂをそれぞれ、５０３ａ＿ｉ、５０３ｂ＿ｉと表記す
る。

【００２０】図７に、図４及び図５に示した構成のシフ
トレジスタの理想的な駆動方法を示すタイミングチャー
トを示し、その具体的な動作について以下に説明する。

【００２１】シフトレジスタには、クロックパルスＣＫ
及びクロックパルスの極性が反転した反転クロックパル
スＣＫＢ、スタートパルスＳＰが入力される。第１段Ｓ
Ｒ＿１の第１のクロックドインバータＣＫＩＮＶ１＿１
において、ｐチャネル型ＴＦＴ５０１ａ＿１のゲート電
極には、反転クロックパルスＣＫＢが入力され、ｎチャ
ネル型ＴＦＴ５０１ｄ＿１のゲート電極には、クロック
パルスＣＫが入力されている。第１のクロックドインバ
ータＣＫＩＮＶ１＿１のｐチャネル型ＴＦＴ５０１ｂ＿
１及びｎチャネル型ＴＦＴ５０１ｃ＿１のゲート電極
に、スタートパルスＳＰが入力される。

【００２２】スタートパルスＳＰと、クロックパルスＣ
Ｋ及び、反転クロックパルスＣＫＢの関係は、図７のタ
イミングチャートに示した通りである。

【００２３】その入力端子にスタートパルスＳＰが入力
された、つまりスタートパルスＳＰによって「Ｈｉ」の
電位が入力され、クロックパルスＣＫ及び反転クロック
パルスＣＫＢが入力された第１段ＳＲ＿１の第１のクロ
ックドインバータＣＫＩＮＶ１＿１において、ｎチャネ
ル型ＴＦＴ５０１ｃ＿１及び５０１ｄ＿１がオンの状態
となる。こうして、第１のクロックドインバータＣＫＩ
ＮＶ１の出力端子は、低電源電位Ｖｓｓの電位となる。
すなわち、第１段の第１のクロックドインバータＣＫＩ
ＮＶ１＿１の出力ＳＢ＿１は、「Ｌｏ」の電位となる。
このとき、同じ段の第２のクロックドインバータＣＫＩ
ＮＶ２＿１のｐチャネル型ＴＦＴ５０２ａ＿１及びｎチ
ャネル型ＴＦＴ５０２ｄ＿１は、そのゲート電極に入力
されたクロックパルスＣＫ及び反転クロックパルスＣＫ
Ｂによって、オフの状態にある。

【００２４】一方、第２段の第１のクロックドインバー
タＣＫＩＮＶ１＿２のｐチャネル型ＴＦＴ５０１ａ＿２
及びｎチャネル型ＴＦＴ５０１ｄ＿２は、それらのゲー
ト電極に入力されているクロックパルスＣＫ及び反転ク
ロックパルスＣＫＢによって、どちらもオフの状態とな
っている。

【００２５】また、第２のクロックドインバータＣＫＩ
ＮＶ２＿２のｐチャネル型ＴＦＴ５０２ａ＿２及びｎチ
ャネル型ＴＦＴ５０２ｄ＿２は、それらのゲート電極に
入力されているクロックパルスＣＫ及び反転クロックパ
ルスＣＫＢによって、どちらもオンの状態であり、且
つ、第２のクロックドインバータＣＫＩＮＶ２＿２の入
力端子に、「Ｌｏ」の電位が入力されているため、第２
のクロックドインバータＣＫＩＮＶ２＿２の出力端子
は、高電源電位Ｖｄｄが出力される。すなわち、「Ｈ
ｉ」の電位が出力される。

【００２６】次に、クロックパルスＣＫ及び反転クロッ
クパルスＣＫＢによって、第１段ＳＲ＿１の第１のクロ
ックドインバータＣＫＩＮＶ１＿１において、ｎチャネ
ル型ＴＦＴ５０１ｄ＿１がオフの状態に変化する。一
方、第２のクロックドインバータＣＫＩＮＶ２＿１にお
いて、ｎチャネル型ＴＦＴ５０２ｄ＿１がオンの状態と
なる。

【００２７】また、第２のクロックドインバータＣＫＩ
ＮＶ２＿１の入力端子には、第１のクロックドインバー
タＣＫＩＮＶ１＿１の出力ＳＢ＿１が、インバータＩＮ
Ｖ＿１を介して入力されている。すなわち、第２のクロ
ックドインバータＣＫＩＮＶ２＿１の入力端子には、第
１のクロックドインバータＣＫＩＮＶ１＿１の出力ＳＢ
＿１の極性が反転した信号が入力されている。この入力
信号により、第２のクロックドインバータＣＫＩＮＶ２
＿１のｎチャネル型ＴＦＴ５０２ｃ＿１がオンの状態と
なる。こうして、第２のクロックドインバータＣＫＩＮ
Ｖ２＿１の出力端子は、低電源電位Ｖｓｓとなる。すな
わち、第２のクロックドインバータＣＫＩＮＶ２＿１の
出力ＳＢ＿１は、「Ｌｏ」の電位となる。

【００２８】一方、第２段の第１のクロックドインバー
タＣＫＩＮＶ１＿２の入力端子に、第１段ＳＲ＿１から
「Ｈｉ」の電位が入力されている。また、クロックパル
スＣＫ及び反転クロックパルスＣＫＢにより、ｎチャネ
ル型ＴＦＴ５０１ｄ＿２がオンの状態にある。こうし
て、第２段の第１のクロックドインバータＣＫＩＮＶ１
＿２の出力端子は、低電源電位Ｖｓｓの電位となり、第
２段の第１のクロックドインバータの出力ＳＢ＿２は、
「Ｌｏ」の電位となる。

【００２９】再び、クロックパルスＣＫ及び反転クロッ
クパルスＣＫＢによって、第１段の第１のクロックドイ
ンバータのｐチャネル型ＴＦＴ５０１ａ＿１がオンの状
態となる。このとき、スタートパルスＳＰは入力されて
いないので、第１のクロックドインバータのｐチャネル
型ＴＦＴ５０１ｂ＿１もオンの状態である。こうして、
第１段の第１のクロックドインバータＣＫＩＮＶ１＿１
の出力端子は、高電源電位Ｖｄｄの電位となり、第１の
クロックドインバータの出力ＳＢ＿１は、「Ｈｉ」とな
る。

【００３０】上記の様に、第１のクロックドインバータ
ＣＫＩＮＶ１および第２のクロックドインバータＣＫＩ
ＮＶ２の出力が変化する。こうして各段の出力Ｓが、ク
ロックパルスＣＫの半周期分ずつ順に、入力されたスタ
ートパルスＳＰからシフトして出力される。こうして、
図４で示したシフトレジスタはパルスを出力する。

【００３１】また、図４で示した構成のシフトレジスタ
に対して、隣り合う段の出力信号ＳをＮＡＮＤ演算した
ものを出力パルスとするシフトレジスタの例を図１０に
示す。図１０において、図４と同じ部分は同じ符号を用
いて示し、説明は省略する。

【００３２】第（ｉ＋１）（ｉ＋１は、ｒ以下の自然
数）段の回路ＳＲ＿ｉ＋１と、第ｉ段の回路ＳＲ＿ｉ、
それぞれの出力Ｓ＿ｉ、Ｓ＿ｉ＋１が、第ｉのＮＡＮＤ
回路ＮＡＮＤ＿ｉに入力される。この第ｉのＮＡＮＤ回
路ＮＡＮＤ＿ｉから、第ｉのパルスＳＭＰ＿ｉが出力さ
れる。このパルスＳＭＰ＿ｉが、シフトレジスタの出力
パルスとなる。

【００３３】図１０で示したシフトレジスタの駆動方法
を示すタイミングチャートを、図１１に示す。第１段の
回路ＳＲ＿１から第ｒ段の回路ＳＲ＿ｒの出力端子か
ら、順にシフトしたパルスＳ＿１〜Ｓ＿ｒが出力される
までの動作は、図７において示した動作と同様である。
隣り合う段の出力がそれぞれＮＡＮＤ回路ＮＡＮＤ＿１
〜ＮＡＮＤ＿ｒ−１に入力され、パルスＳＭＰ＿１〜Ｓ
ＭＰ＿ｒ−１が順に出力される。こうして、図１０で示
したシフトレジスタはパルスを出力する。

【００３４】図４、図５及び図１０で示した構成のシフ
トレジスタは、回路を構成する素子が少なくてすむの
で、負荷容量が小さくてすみ、高周波数での動作が比較
的容易である。

【００３５】

【発明が解決しようとする課題】シフトレジスタは一般
に、電源電圧と、クロックパルス及びスタートパルスの
信号の振幅電圧とが、ほぼ等しい状態で動作させる。通
常、シフトレジスタの電源電圧は、１０Ｖ程度に設定さ
れることが多い。

【００３６】ここで、シフトレジスタに入力するクロッ
クパルスやスタートパルス等のパルス信号は、通常、単
結晶ＩＣ基板上に形成された、パルス信号制御回路によ
って出力されている。パルス信号制御回路は、通常、振
幅電圧が３．３Ｖ程度のコントロール信号を出力する。
よって、パルス信号発生回路の出力するパルス信号の振
幅電圧は、通常は、レベルシフタ等によって、シフトレ
ジスタの電源電圧程度まで大きくして、シフトレジスタ
に入力される。

【００３７】ここで、仮にレベルシフタ等によって、シ
フトレジスタに入力されるパルス信号の信号電圧を大き
くしなかった場合について考える。つまりこれは、図４
において、シフトレジスタを構成する素子の電源電圧
（高電源電位Ｖｄｄと低電源電位Ｖｓｓの電位差に相当
する）、つまりシフトレジスタの電源電位が、スタート
パルスＳＰや、クロックパルスＣＫの振幅電圧より大き
い場合に該当する。

【００３８】このときのシフトレジスタの動作につい
て、図６のタイミングチャートを用いて説明する。ま
た、シフトレジスタの回路構成は、図４を参照する。こ
こで、説明のため、シフトレジスタの電源電圧を１０Ｖ
（高電源電位Ｖｄｄを１０Ｖ、低電源電位Ｖｓｓを０
Ｖ）とし、クロックパルスやスタートパルス等のパルス
信号の振幅電圧を３．０Ｖとする。このとき、パルス信
号の「Ｌｏ」に対応する電位（最低電位）を３．５Ｖ、
「Ｈｉ」に対応する電位（最高電位）を６．５Ｖとす
る。

【００３９】第１のクロックドインバータＣＫＩＮＶ１
に注目する。クロックパルスＣＫ、反転クロックパルス
ＣＫＢが入力され、ｐチャネル型ＴＦＴ５０１ａのゲー
ト電極には、「Ｈｉ」に対応する電位、この場合は、
６．５Ｖが入力され、同時に、ｎチャネル型ＴＦＴ５０
１ｄのゲート電極には、「Ｌｏ」に対応する電位、この
場合は３．５Ｖが入力されている場合を考える。このと
き、理想的には、ｐチャネル型ＴＦＴ５０１ａ及び、ｎ
チャネル型ＴＦＴ５０１ｄは、どちらもオフの状態であ
ることが望まれる。しかし、電源電圧より、クロックパ
ルスＣＫ及び反転クロックパルスＣＫＢの振幅電圧が小
さいため次のような問題が生じる。

【００４０】ｐチャネル型ＴＦＴ５０１ａにおいて、そ
のソース電極の電位が、そのゲート電極の電位より大き
くなる。この例では、ｐチャネル型ＴＦＴ５０１ａのソ
ース電極の電位は、高電源電位Ｖｄｄの１０Ｖであり、
ゲート電極の電位は、クロックパルスＣＫまたは反転ク
ロックパルスＣＫＢの「Ｈｉ」の電位、６．５Ｖが入力
されており、その電位差は３．５Ｖである。もし、ｐチ
ャネル型ＴＦＴ５０１ａの閾値電圧（ｐチャネル型ＴＦ
Ｔにおいて、ソース電極の電位に対するゲート電極の電
位を示すものとする）が−３．５Ｖ以上であったら、つ
まり、ｐチャネル型ＴＦＴ５０１ａの閾値電圧の絶対値
が、３．５Ｖより小さい場合、ｐチャネル型ＴＦＴ５０
１ａはオンの状態となって、そのソース・ドレイン間が
導通状態となってしまう。

【００４１】同様に、ｎチャネル型ＴＦＴ５０１ｄにお
いて、そのソース電極の電位が、そのゲート電極の電位
より小さくなる。この例では、ｎチャネル型ＴＦＴ５０
１ｄのソース電極の電位は、低電源電位Ｖｓｓの０Ｖで
あり、ゲート電極の電位は、クロックパルスＣＫもしく
は、反転クロックパルスＣＫＢの「Ｌｏ」の電位、３．
５Ｖが入力されており、その電位差は３．５Ｖである。
もし、ｎチャネル型ＴＦＴ５０１ｄの閾値電圧（ｎチャ
ネル型ＴＦＴにおいて、ソース電極の電位に対するゲー
ト電極の電位を示すものとする）が３．５Ｖ以下であっ
たら、ｎチャネル型ＴＦＴ５０１ｄはオンの状態となっ
てしまう。

【００４２】タイミングチャートにおいて、破線で示し
た部分は、上記した問題によってオフとなるべきＴＦＴ
がオンの状態となった場合の動作を示す。

【００４３】ここで、第１段ＳＲ＿１の第１のクロック
ドインバータＣＫＩＮＶ１＿１においては、その入力端
子に、タイミングチャートに示すようにスタートパルス
ＳＰが入力されている場合、クロックパルスＣＫ及び反
転クロックパルスＣＫＢに同期して、信号ＳＢ＿１を出
力する。

【００４４】一方、第２段ＳＲ＿２の第１のクロックド
インバータＣＫＩＮＶ１＿２においては、第１段目ＳＲ
＿１のインバータＩＮＶ＿１からの出力（図中、Ｓ＿１
と表記）が入力されている。

【００４５】第１段ＳＲ＿１から出力されたパルス信号
Ｓ＿１が、第２段ＳＲ＿２の第１のクロックドインバー
タＣＫＩＮＶ１＿２の入力端子に入力されている場合、
前述した問題によって、本来オフの状態にあるはずのｎ
チャネル型ＴＦＴ５０１ｄ＿２がオンの状態となると、
ｎチャネル型ＴＦＴ５０１ｃ＿２及びｎチャネル型ＴＦ
Ｔ５０１ｄ＿２を介して漏れ電流が流れる。この漏れ電
流が流れ続ける間に、第１のクロックドインバータＣＫ
ＩＮＶ１＿２の出力電位ＳＢ＿２が、高電源電位Ｖｄｄ
に対して低くなっていく。（図６中、破線４０１ｎで示
す。）

【００４６】一方、第１段ＳＲ＿１から出力されたパル
ス信号Ｓ＿１が、第２段ＳＲ＿２の第１のクロックドイ
ンバータＣＫＩＮＶ１＿２の入力端子に入力されていな
い場合、前述した問題によって、本来オフの状態にある
はずのｐチャネル型ＴＦＴ５０１ａ＿２がオンの状態と
なると、ｐチャネル型ＴＦＴ５０１ａ＿２及びｐチャネ
ル型ＴＦＴ５０１ｂ＿２を介して漏れ電流が流れる。こ
の漏れ電流が流れ続ける間に、第１のクロックドインバ
ータＣＫＩＮＶ１＿２の出力電位ＳＢ＿２が、低電源電
位Ｖｓｓに対して高くなっていく。（図６中、破線４０
１ｐで示す。）

【００４７】同様に、第３段ＳＲ＿３以降も、その段の
有する第１のクロックドインバータＣＫＩＮＶ１の出力
電位ＳＢは、漏れ電流のために、図７のタイミングチャ
ートに示したような理想的な動作をする場合と比較し
て、変動する。

【００４８】上記の様に、本来オフの状態であるはずの
ｐチャネル型ＴＦＴ５０１ａ及びｎチャネル型ＴＦＴ５
０１ｄが、オンの状態となった場合に、第１のクロック
ドインバータＣＫＩＮＶ１の入力端子に、パルスが入力
されると、ｎチャネル型ＴＦＴ５０１ｃ及び５０１ｄを
介して電流（以下、これをｎチャネル型ＴＦＴの漏れ電
流と呼ぶ）が流れ、本来出力されるべき出力電位Ｖｄｄ
より低い電位が出力される。

【００４９】また、本来オフの状態であるはずのＴＦＴ
５０１ａ及びＴＦＴ５０１ｄが、オンの状態となった場
合に、第１のクロックドインバータＣＫＩＮＶ１の入力
端子に、パルスが入力されていない場合、５０１ａ及び
５０１ｂを介して電流（以下、これをｐチャネル型ＴＦ
Ｔの漏れ電流と呼ぶ）が流れ、本来出力されるべき出力
電位Ｖｓｓより高い電位が出力される。

【００５０】上記漏れ電流が大きくなると、出力ＳＢの
パルスがシフトしなくなる。

【００５１】このように、本来オフの状態であることを
求められるＴＦＴがオンの状態となってしまうためにシ
フトレジスタ内の出力が、正常に行われず、誤作動を起
す可能性が高い。

【００５２】上記理由による誤作動を配慮して、従来の
シフトレジスタでは、クロックパルスＣＫ、スタートパ
ルスＳＰ等のパルス信号は、レベルシフタを介して、そ
の振幅電圧をシフトレジスタの電源電圧程度に大きくし
た後、入力されている。

【００５３】ここで、レベルシフタを有するシフトレジ
スタを用いた駆動回路を備えた表示装置を例に挙げる。
この際のレベルシフタは、シフトレジスタを用いた駆動
回路と、この駆動回路から出力される信号によって表示
を行う画素部とが形成された基板（パネル基板）上や、
パネル基板とは別の単結晶ＩＣ基板上に形成される。

【００５４】パネル基板とは別の基板上に、レベルシフ
タを形成する場合、表示装置内で画素部以外の周辺回路
が占める面積が増大する。また、レベルシフタとパネル
上の回路の接続部分の配線容量及び配線抵抗が大きくな
るため、消費電力が増大する。

【００５５】また、パネル基板上にレベルシフタを形成
する場合、次のような問題点がある。クロックパルスＣ
ＫやスタートパルスＳＰなどが入力される信号線は、負
荷容量が大きい。そのため、レベルシフト後のバッファ
出力は、クロックパルスＣＫやスタートパルスＳＰなど
のパルス信号がなまって出力され、信号遅延によるタイ
ミングずれを引き起こす。また、パルス信号のなまりを
防ぐために、バッファの電流供給能力を大きくする必要
が生じる。

【００５６】このように、パネル基板上にレベルシフタ
を有するシフトレジスタでは、高周波数で動作が困難、
電源線のノイズ、レイアウト面積の増大等の問題が生じ
る。

【００５７】このように、パネル基板上やパネル基板と
は別の基板上のレベルシフタ等を用いて、入力するパル
ス信号の振幅電圧を大きくするシフトレジスタの場合、
消費電力の増大、高周波数で動作が困難、電源線のノイ
ズ、レイアウト面積の増大等の問題が生じる。そこで、
上記問題を解決するシフトレジスタ及びその駆動方法を
提供することを課題とする。

【００５８】

【課題を解決するための手段】シフトレジスタの電源電
圧より小さな振幅電圧を有する、クロックパルス、スタ
ートパルスをシフトレジスタに入力する。これによっ
て、パネル基板外にクロックパルスやスタートパルスの
振幅電圧を昇圧するためのレベルシフタを形成し電源電
圧程度の振幅電圧を有する様にレベルシフトしたクロッ
クパルスやスタートパルスをパネルに入力する必要がな
いので、パネル上の回路とレベルシフタの間の配線容量
及び配線抵抗による、消費電力の増大の問題を解決する
ことができる。

【００５９】また、パネル基板上にクロックパルスやス
タートパルスの振幅電圧を昇圧するためのレベルシフタ
を形成しレベルシフトしたクロックパルスやスタートパ
ルスを信号線に入力する必要がないので、信号線の負荷
によるなまりの影響を抑え、シフトレジスタを高周波数
で動作させることが可能となる。また、電源線のノイズ
の影響を抑えることができる。

【００６０】加えて、レベルシフタが必要ない分、シフ
トレジスタのレイアウト面積を縮小することができる。

【００６１】こうして、低消費電力・高周波数で動作
し、電源線のノイズ、レイアウト面積の増大等の問題を
解決するシフトレジスタの駆動方法が提供される。

【００６２】上記駆動方法を用いる場合に、シフトレジ
スタを構成する第２のクロックドインバータの電流能力
が高ければ、第１のクロックドインバータにおいて、オ
フになるべきＴＦＴがオンになってしまうために流れる
電流（漏れ電流）によって起こる、第１のクロックドイ
ンバータの出力電位の変化を低減することができる。そ
こで、第２のクロックドインバータを構成するＴＦＴの
ゲート幅を、大きく設定する。

【００６３】ここで従来のシフトレジスタでは、各段に
おいて、第２のクロックドインバータＣＫＩＮＶ２は、
第１のクロックドインバータＣＫＩＮＶ１より出力され
た信号を保持するだけの役割を有する。そのため、第２
のクロックドインバータによる負荷を小さくするため
に、第１のクロックドインバータＣＫＩＮＶ１を構成す
るｐチャネル型ＴＦＴ５０１ａ及び５０１ｂと、ｎチャ
ネル型ＴＦＴ５０１ｃ及び５０１ｄとに対して、第２の
クロックドインバータＣＫＩＮＶ２を構成するｐチャネ
ル型ＴＦＴ５０２ａ及び５０２ｂと、ｎチャネル型ＴＦ
Ｔ５０２ｃ及び５０２ｄとは、それぞれの極性のＴＦＴ
に関してそのゲート幅を十分に小さくしていることが多
かった。例えば、第１のクロックドインバータを構成す
るＴＦＴのゲート幅に対して、第２のクロックドインバ
ータを構成するＴＦＴのゲート幅が、１／１０程に設定
されていた。なお、これらのＴＦＴのゲート長は、すべ
て同じであるとする。

【００６４】一方本発明では、シフトレジスタの電源電
圧より小さな振幅電圧を有する、クロックパルス、スタ
ートパルスをシフトレジスタに入力するため、漏れ電流
が問題となる。そこで、第２のクロックドインバータを
構成するＴＦＴのゲート幅を、従来と比較して大きく設
定することで漏れ電流を低減する。

【００６５】例えば、シフトレジスタが有する第１のク
ロックドインバータを構成するｎチャネル型ＴＦＴのソ
ース電極の電位と、そのゲート電極に入力されるクロッ
クパルスまたは反転クロックパルスの最低電位（「Ｌ
ｏ」に対応する電位）の電位差の絶対値が、ｎチャネル
型ＴＦＴの閾値電圧の絶対値より大きな場合を考える。
本来オフの状態になるはずのｎチャネル用ＴＦＴがオン
になってしまうために流れる電流（漏れ電流）によって
起こる、第１のクロックドインバータの出力電位の変化
を、第２のクロックドインバータを構成するｐチャネル
型ＴＦＴのゲート幅を大きく設定することによって抑制
することができる。

【００６６】また、シフトレジスタが有する第１のクロ
ックドインバータを構成するｐチャネル型ＴＦＴのソー
ス電極の電位と、そのゲート電極に入力されるクロック
パルスまたは反転クロックパルスの最高電位（「Ｈｉ」
に対応する電位）の電位差の絶対値が、ｐチャネル型Ｔ
ＦＴの閾値電圧の絶対値より大きな場合を考える。本来
オフの状態になるはずのｐチャネル用ＴＦＴがオンにな
ってしまうために流れる電流（漏れ電流）によって起こ
る、第１のクロックドインバータの出力電位の変化を、
第２のクロックドインバータを構成するｎチャネル型Ｔ
ＦＴのゲート幅を大きく設定することによって抑制する
ことができる。

【００６７】また、第１のクロックドインバータに、新
たにＴＦＴを追加する。この追加したＴＦＴのソース・
ドレイン間を介して、電源電位を第１のクロックドイン
バータの出力端子に出力する構成とする。追加したＴＦ
Ｔのゲート電極には、シフトレジスタの電源電圧程度の
振幅電圧を有する信号が入力される。漏れ電流が問題と
なる場合に、追加したＴＦＴをオフする構成とする。こ
れによって、第１のクロックドインバータを流れる電流
（漏れ電流）を遮断する。

【００６８】こうして、誤作動を起さないシフトレジス
タが提供される。

【００６９】上記構成によって、誤作動を起さず、高周
波数で、また、低電源電圧での動作が可能なシフトレジ
スタ及びその駆動方法が提供される。

【００７０】

【発明の実施の形態】（第１の実施の形態）第１の実施
の形態で説明する、本発明のシフトレジスタは、従来例
において図４で示した回路図と同等の回路図によって示
すことができる。以下、図４と同じ部分は同じ符号を用
い、説明は省略する。

【００７１】本発明のシフトレジスタでは、その電源電
圧（高電源電位Ｖｄｄと低電源電位Ｖｓｓの電位差に相
当する）より小さな振幅電圧の、スタートパルスＳＰ
や、クロックパルスＣＫを入力する。

【００７２】このとき、シフトレジスタの各段を構成す
る第２のクロックドインバータＣＫＩＮＶ２が有するｐ
チャネル型ＴＦＴ５０２ａ及び５０２ｂのゲート幅は、
第１のクロックドインバータが有するｐチャネル型ＴＦ
Ｔ５０１ａ及び５０１ｂのゲート幅の１／２以上に設定
する。

【００７３】ここで、ＴＦＴのゲート幅は、ＴＦＴの半
導体活性層と重なるゲート電極部分の、キャリアの移動
方向に垂直な方向の長さを示すものとする。図２６を用
いて、ゲート幅Ｗについて説明する。ここで、図２６
（Ａ）のａ―ａ'の断面が図２６（Ｂ）に相当する。３
０００は絶縁表面を有する基板、３００５は半導体活性
層、３００４はゲート電極、３００１はゲート絶縁膜で
ある。半導体活性層３００５は、ソース領域及びドレイ
ン領域として機能する領域３００２ａ、３００２ｂ、チ
ャネル領域３００６を有する。図中ゲート幅をＷで示
す。

【００７４】また、シフトレジスタの各段を構成する第
２のクロックドインバータが有するｎチャネル型ＴＦＴ
５０２ｃ及び５０２ｄのゲート幅は、第１のクロックド
インバータが有するｎチャネル型ＴＦＴ５０１ｃ及び５
０１ｄのゲート幅の１／２以上に設定する。

【００７５】こうして、各段の回路の有する、第２のク
ロックドインバータＣＫＩＮＶ２の電流能力を高める。
これによって、シフトレジスタの電源電圧より小さな振
幅電圧の、スタートパルスＳＰや、クロックパルスＣＫ
を入力するシフトレジスタにおいて、第２のクロックド
インバータＣＫＩＮＶ２の「Ｈｉ」の電位（高電源電位
Ｖｄｄ）の出力によって、第１のクロックドインバータ
ＣＫＩＮＶ１のｎチャネル型ＴＦＴの漏れ電流による出
力電位ＳＢの変動を抑制することができる。

【００７６】同様に、第２のクロックドインバータＣＫ
ＩＮＶ２の「Ｌｏ」の電位（低電源電位Ｖｓｓ）の出力
によって、第１のクロックドインバータＣＫＩＮＶ１の
ｐチャネル型ＴＦＴの漏れ電流による出力電位ＳＢの変
動を抑制することができる。

【００７７】上記構成のシフトレジスタの動作につい
て、図３のタイミングチャートを用いて説明する。破線
は、漏れ電流による出力電位ＳＢの変化を示す。図３中
破線３０１ｎは、第２段の第１のクロックドインバータ
ＣＫＩＮＶ１＿２のｎチャネル型ＴＦＴ５０１ｃ及び５
０１ｄを介して流れる漏れ電流による出力電位ＳＢ＿２
の変化を示す。また、破線３０１ｐは、第２段の第１の
クロックドインバータＣＫＩＮＶ１＿２のｐチャネル型
ＴＦＴ５０１ａ及び５０１ｂを介して流れる漏れ電流に
よる出力電位ＳＢ＿２の変化を示す。

【００７８】第２のクロックドインバータＣＫＩＮＶ２
のｐチャネル型ＴＦＴのゲート幅を大きくすることによ
って、従来例において、図６において示した漏れ電流に
よる出力電位ＳＢ＿２の変化４０１ｎに対して、３０１
ｎを小さく抑えることができる。

【００７９】また、第２のクロックドインバータＣＫＩ
ＮＶ２のｎチャネル型ＴＦＴのゲート幅を大きくするこ
とによって、従来例において、図６において示した漏れ
電流による出力電位ＳＢ＿２の変化４０１ｐに対して、
３０１ｐを小さく抑えることができる。

【００８０】上記構成によって、第１のクロックドイン
バータの漏れ電流による、出力電圧の変動を抑えること
ができる。

【００８１】なお、図４において従来例において示した
ように、シフトレジスタの各段が有する第１のクロック
ドインバータの、クロックパルスＣＫまたは反転クロッ
クパルスＣＫＢがゲート電極に入力されているｐチャネ
ル型ＴＦＴ５０１ａと、ゲート電極が第１のクロックド
インバータの入力端子に相当するｐチャネル型ＴＦＴ５
０１ｂとは、その配置を入れ替えることができる。

【００８２】ここで、上記のＴＦＴの配置の入れ替えに
ついてその意味を定義する。例えば、ＴＦＴ１とＴＦＴ
２を有する第１の構成において、ＴＦＴ１とＴＦＴ２の
配置を入れ替えて得られる第２の構成について説明す
る。第２の構成は、ＴＦＴ１とＴＦＴ２それぞれのゲー
ト電極に入力される信号は第１の構成と同じであって、
ＴＦＴ１のソース電極の電気的接続関係を第１の構成の
ＴＦＴ２のソース電極の電気的接続関係となるように配
線し、ＴＦＴ２のソース電極の電気的接続関係を第１の
構成のＴＦＴ１のソース電極の電気的接続関係となるよ
うに配線し、ＴＦＴ１のドレイン電極の電気的接続関係
を第１の構成のＴＦＴ２のドレイン電極の電気的接続関
係となるように配線し、ＴＦＴ２のドレイン電極の電気
的接続関係を第１の構成のＴＦＴ１のドレイン電極の電
気的接続関係となるように配線した構成を示すものとす
る。

【００８３】また、第１のクロックドインバータの、ク
ロックパルスＣＫまたは反転クロックパルスＣＫＢがゲ
ート電極に入力されているｎチャネル型ＴＦＴ５０１ｄ
と、ゲート電極が第１のクロックドインバータの入力端
子に相当するｎチャネル型ＴＦＴ５０１ｃとは、その配
置を入れ替えることができる。

【００８４】同様に、シフトレジスタの各段が有する第
２のクロックドインバータの、クロックパルスＣＫまた
は反転クロックパルスＣＫＢがゲート電極に入力されて
いるｐチャネル型ＴＦＴ５０１ａと、ゲート電極が第２
のクロックドインバータの入力端子に相当するｐチャネ
ル型ＴＦＴ５０１ｂとは、その配置を入れ替えることが
できる。また、第２のクロックドインバータの、クロッ
クパルスＣＫまたは反転クロックパルスＣＫＢがゲート
電極に入力されているｎチャネル型ＴＦＴ５０１ｄと、
ゲート電極が第２のクロックドインバータの入力端子に
相当するｎチャネル型ＴＦＴ５０１ｃとは、その配置を
入れ替えることができる。

【００８５】また、図４において、シフトレジスタの各
段が有する、第１のクロックドインバータＣＫＩＮＶ
１、第２のクロックドインバータＣＫＩＮＶ２及びイン
バータＩＮＶを構成するＴＦＴは、シングルゲート構造
としたが、これに限定されない。ダブルゲート構造や、
更に多くのゲート電極を有するマルチゲート構造であっ
ても良い。

【００８６】（第２の実施の形態）第２の実施の形態に
おけるシフトレジスタの構成を示す回路図を図１に示
す。なお、図４と同じ部分は同じ符号を用いて表現し、
説明は省略する。

【００８７】本発明のシフトレジスタでは、その電源電
圧（高電源電位Ｖｄｄと低電源電位Ｖｓｓの電位差に相
当する）より小さな振幅電圧の、スタートパルスＳＰ
や、クロックパルスＣＫを入力する。この際問題とな
る、第１のクロックドインバータの漏れ電流を以下の構
成によって低減する。

【００８８】図１において、シフトレジスタを構成する
第３段以降の各段の第１のクロックドインバータＣＫＩ
ＮＶ１に、新たに、ｎチャネル型ＴＦＴ１０１を追加す
る。ここで、第ｋ（ｋは、３以上ｒ以下の自然数）段の
ｎチャネル型ＴＦＴ１０１を１０１＿ｋと表記する。

【００８９】ｎチャネル型ＴＦＴ１０１＿ｋのゲート電
極は、第ｋ−２段の第１のクロックドインバータＣＫＩ
ＮＶ１＿ｋ−２の出力端子に接続されている。また、ｎ
チャネル型ＴＦＴ１０１＿ｋのソース電極は、低電源電
位Ｖｓｓに接続され、ドレイン電極は、クロックドイン
バータＣＫＩＮＶ１＿ｋの有するｎチャネル型ＴＦＴ５
０１ｄ＿ｋのソース電極に接続されている。

【００９０】上記構成によって、第ｋ段の第１のクロッ
クドインバータＣＫＩＮＶ１＿ｋにおいて、ｎチャネル
型ＴＦＴ１０１＿ｋのゲート電極には、ＳＢ＿ｋ−２の
信号が入力される。ｎチャネル型ＴＦＴ５０１ｄ−ｋが
オフの状態になることを望まれる際に、ＳＢ＿ｋ−２の
信号は、「Ｌｏ」の電位となる。この信号ＳＢ＿ｋ−２
の「Ｌｏ」の電位は、低電源電位Ｖｓｓ程度の電位であ
る。そのため、信号ＳＢ＿ｋ−２の「Ｌｏ」の電位がゲ
ート電極に入力されたｎチャネル型ＴＦＴ５０１ｄ−ｋ
は、ゲート電圧（ゲート・ソース間電圧Ｖ_gs）を０Ｖ程
度にすることができ、確実にオフすることができる。こ
うして、第ｋ段の回路の第１のクロックドインバータＣ
ＫＩＮＶ１＿ｋにおいて、ｎチャネル型ＴＦＴの漏れ電
流が流れるのを防ぐことができる。

【００９１】図１のシフトレジスタを駆動させた場合の
タイミングチャートを、図２に示す。

【００９２】ここで、タイミングチャートに示すように
スタートパルスを入力すれば、漏れ電流による第１段の
第１のクロックドインバータの出力ＳＢ＿１の変動は問
題とならない。つまり、第１段の第１のクロックドイン
バータにおいて、入力されたスタートパルスＳＰの極性
が反転した信号が、第１段の第１のクロックドインバー
タＣＫＩＮＶ１＿１の出力ＳＢ＿１となるような場合、
漏れ電流による第１段の第１のクロックドインバータの
出力ＳＢ＿１の変動は問題とならない。

【００９３】なお、第２段の第１のクロックドインバー
タの出力ＳＢ＿２は、漏れ電流によって変動する。一
方、本実施の形態の構成によって、第３段以降の第１の
クロックドインバータの出力ＳＢの、ｎチャネル型ＴＦ
Ｔの漏れ電流による変動を防ぐことができる。この際、
第３段以降の出力を正規出力とするシフトレジスタとす
ればよい。

【００９４】この様に、第３段以降の第１のクロックド
インバータＣＫＩＮＶ１に、新たに、ｎチャネル型ＴＦ
Ｔ１０１を設けることによって、漏れ電流を防ぎ、シフ
トレジスタを正常に動作させることができる。

【００９５】ここで、図１に示した部分の電位に対応す
る各段の出力Ｓにおいて、その隣り合う段の出力ＳのＮ
ＡＮＤをとった信号を出力信号とするタイプのシフトレ
ジスタを、図１２に示す。図１と同じ部分は同じ符号を
用いて示し、説明は省略する。

【００９６】タイミングチャートに示すようにスタート
パルスＳＰを入力すれば、漏れ電流による第１段の第１
のクロックドインバータＣＫＩＮＶ１＿１の出力ＳＢ＿
１の変動は問題とならない。また、第２段の第１のクロ
ックドインバータの出力ＳＢ＿２は、漏れ電流によって
変動するが、第１段及び第２段の出力Ｓ＿１とＳ＿２の
ＮＡＮＤをとったものが、サンプリングパルスＳＭＰ＿
１として出力されるため、シフトレジスタの動作上、問
題ない。第３段以降の第１のクロックドインバータＣＫ
ＩＮＶ１に、新たに、ｎチャネル型ＴＦＴ１０１を設け
ることによって、漏れ電流を防ぎ、シフトレジスタを正
常に動作させることができる。

【００９７】なお、本実施の形態において、ｐチャネル
型ＴＦＴの漏れ電流を確実に防ぐために、新たなｐチャ
ネル型ＴＦＴ等は設けなかった。一般に、ｎチャネル型
ＴＦＴは、ｐチャネル型ＴＦＴより特性が良いため、特
にｎチャネル型ＴＦＴの漏れ電流を確実に防止すること
が重要である。そのため、上記構成による漏れ電流防止
の構造は有効である。

【００９８】なお、本実施の形態のシフトレジスタの第
１段及び第２段において、それぞれ有する第１のクロッ
クドインバータＣＫＩＮＶ１のｐチャネル型ＴＦＴ５０
１ａと、ｐチャネル型ＴＦＴ５０１ｂとは、その配置を
入れ替えることができる。つまり、図１及び図１２に示
すように、高電源電位Ｖｄｄにそのソース電極が接続さ
れたｐチャネル型ＴＦＴを５０１ａとして、ｐチャネル
型ＴＦＴ５０１ａ、５０１ｂの順に直列に接続し、ｐチ
ャネル型ＴＦＴ５０１ｂのドレイン電極を第１のクロッ
クドインバータＣＫＩＮＶ１の出力端子とした構成であ
っても良いし、高電源電位Ｖｄｄにそのソース電極が接
続されたｐチャネル型ＴＦＴを５０１ｂとして、ｐチャ
ネル型ＴＦＴ５０１ｂ、５０１ａの順に直列に接続し、
ｐチャネル型ＴＦＴ５０１ａのドレイン電極を第１のク
ロックドインバータＣＫＩＮＶ１の出力端子とした構成
であっても良い。

【００９９】また、また上記の様に、第１のクロックド
インバータＣＫＩＮＶ１内において、ｐチャネル型ＴＦ
Ｔ５０１ａ及び５０１ｂの配置が２とおり存在するが、
このそれぞれにおいて、ｎチャネル型ＴＦＴ５０１ｄ
と、５０１ｃとは、その配置を入れ替えることができ
る。つまり、図１及び図１２に示すように、低電源電位
Ｖｓｓにそのソース電極が接続されたｎチャネル型ＴＦ
Ｔを５０１ｄとして、ｎチャネル型ＴＦＴ５０１ｄ、５
０１ｃの順に直列に接続し、ｎチャネル型ＴＦＴ５０１
ｃのドレイン電極を第１のクロックドインバータＣＫＩ
ＮＶ１の出力端子とした構成であっても良いし、低電源
電位Ｖｓｓにそのソース電極が接続されたｎチャネル型
ＴＦＴを５０１ｃとして、ｎチャネル型ＴＦＴ５０１
ｃ、５０１ｄの順に直列に接続し、ｎチャネル型ＴＦＴ
５０１ｄのドレイン電極を第１のクロックドインバータ
ＣＫＩＮＶ１の出力端子とした構成であっても良い。

【０１００】第１段及び第２段の回路において、第１の
クロックドインバータＣＫＩＮＶ１と同様に、第２のク
ロックドインバータＣＫＩＮＶ２のｐチャネル型ＴＦＴ
５０１ａと、５０１ｂとは、その配置を入れ替えること
ができる。また、第２のクロックドインバータＣＫＩＮ
Ｖ２のｎチャネル型ＴＦＴ５０１ｄと、５０１ｃとは、
その配置を入れ替えることができる。

【０１０１】なお、本実施の形態のシフトレジスタの第
３段以降の回路において、それぞれ有する第１のクロッ
クドインバータＣＫＩＮＶ１のｐチャネル型ＴＦＴ５０
１ａと、ｐチャネル型ＴＦＴ５０１ｂとは、その配置を
入れ替えることができる。つまり、図１及び図１２に示
すように、高電源電位Ｖｄｄにそのソース電極が接続さ
れたＴＦＴをｐチャネル型ＴＦＴ５０１ａとして、ｐチ
ャネル型ＴＦＴ５０１ａ、５０１ｂの順に直列に接続
し、ｐチャネル型ＴＦＴ５０１ｂのドレイン電極を第１
のクロックドインバータＣＫＩＮＶ１の出力端子とした
構成であっても良いし、高電源電位Ｖｄｄにそのソース
電極が接続されたＴＦＴをｐチャネル型ＴＦＴ５０１ｂ
とし、ｐチャネル型ＴＦＴ５０１ｂ、５０１ａの順に直
列に接続し、ｐチャネル型ＴＦＴ５０１ａのドレイン電
極を第１のクロックドインバータＣＫＩＮＶ１の出力端
子とした構成であっても良い。

【０１０２】また、また上記の様に、第１のクロックド
インバータＣＫＩＮＶ１内において、ｐチャネル型ＴＦ
Ｔ５０１ａ及び５０１ｂの配置が２とおり存在するが、
このそれぞれにおいて、ｎチャネル型ＴＦＴ１０１と、
５０１ｄと、５０１ｃとは、その配置を入れ替えること
ができる。つまり、図１及び図１２に示すように、低電
源電位Ｖｓｓにそのソース電極が接続されたＴＦＴをｎ
チャネル型ＴＦＴ１０１とし、ｎチャネル型ＴＦＴ１０
１、５０１ｄ、５０１ｃの順に直列に接続し、ｎチャネ
ル型ＴＦＴ５０１ｃのドレイン電極を第１のクロックド
インバータＣＫＩＮＶ１の出力端子とした構成であって
も良いがその他に、低電源電位Ｖｓｓにそのソース電極
が接続されたＴＦＴをｎチャネル型ＴＦＴ１０１とし、
ｎチャネル型ＴＦＴ１０１、５０１ｃ、５０１ｄの順に
直列に接続し、ｎチャネル型ＴＦＴ５０１ｄのドレイン
電極を第１のクロックドインバータＣＫＩＮＶ１の出力
端子とした構成であっても良いし、低電源電位Ｖｓｓに
そのソース電極が接続されたＴＦＴをｎチャネル型ＴＦ
Ｔ５０１ｄとし、ｎチャネル型ＴＦＴ５０１ｄ、１０
１、５０１ｃの順に直列に接続し、ｎチャネル型ＴＦＴ
５０１ｃのドレイン電極を第１のクロックドインバータ
ＣＫＩＮＶ１の出力端子とした構成であっても良いし、
低電源電位Ｖｓｓにそのソース電極が接続されたＴＦＴ
をｎチャネル型ＴＦＴ５０１ｃとし、ｎチャネル型ＴＦ
Ｔ５０１ｃ、１０１、５０１ｄの順に直列に接続し、ｎ
チャネル型ＴＦＴ５０１ｄのドレイン電極を第１のクロ
ックドインバータＣＫＩＮＶ１の出力端子とした構成で
あっても良いし、低電源電位Ｖｓｓにそのソース電極が
接続されたＴＦＴをｎチャネル型ＴＦＴ５０１ｄとし、
ｎチャネル型ＴＦＴ５０１ｄ、５０１ｃ、１０１の順に
直列に接続し、ｎチャネル型ＴＦＴ１０１のドレイン電
極を第１のクロックドインバータＣＫＩＮＶ１の出力端
子とした構成であっても良いし、低電源電位Ｖｓｓにそ
のソース電極が接続されたＴＦＴをｎチャネル型ＴＦＴ
５０１ｃとし、ｎチャネル型ＴＦＴ５０１ｃ、５０１
ｄ、１０１の順に直列に接続し、ｎチャネル型ＴＦＴ１
０１のドレイン電極を第１のクロックドインバータＣＫ
ＩＮＶ１の出力端子とした構成であっても良い。

【０１０３】第１段及び第２段における第２のクロック
ドインバータＣＫＩＮＶ２と同様に、第３段以降の第２
のクロックドインバータＣＫＩＮＶ２のｐチャネル型Ｔ
ＦＴ５０１ａと、５０１ｂとは、その配置を入れ替える
ことができる。また、第２のクロックドインバータＣＫ
ＩＮＶ２のｎチャネル型ＴＦＴ５０１ｄと、５０１ｃと
は、その配置を入れ替えることができる。

【０１０４】なお、図１及び図１２において、シフトレ
ジスタの各段が有する、第１のクロックドインバータＣ
ＫＩＮＶ１、第２のクロックドインバータＣＫＩＮＶ２
及びインバータＩＮＶを構成するＴＦＴは、シングルゲ
ート構造としたが、これに限定されない。ダブルゲート
構造や、更に多くのゲート電極を有するマルチゲート構
造であっても良い。

【０１０５】本実施の形態は、第１の実施の形態と自由
に組み合わせて実施することが可能である。

【０１０６】（第３の実施の形態）本実施の形態では、
第２の実施の形態において、図１で示した構成とは異な
る構成のシフトレジスタについて図８を用いて説明す
る。図８において、図１と同じ部分は同じ符号を用いて
表現し、説明は省略する。

【０１０７】本発明のシフトレジスタでは、その電源電
圧（高電源電位Ｖｄｄと低電源電位Ｖｓｓの電位差に相
当する）より小さな振幅電圧の、スタートパルスＳＰ
や、クロックパルスＣＫを入力する。この際問題とな
る、第１のクロックドインバータの漏れ電流を以下の構
成によって低減する。

【０１０８】図８において、シフトレジスタを構成する
第２段以降の各段の第１のクロックドインバータＣＫＩ
ＮＶ１に、新たに、ｎチャネル型ＴＦＴ１０１を追加す
る。ここで、第ｋ（ｋは、２以上ｒ以下の自然数）段目
のｎチャネル型ＴＦＴ１０１を１０１＿ｋと表記する。

【０１０９】ｎチャネル型ＴＦＴ１０１＿ｋのゲート電
極は、第ｋ−２段目の第１のクロックドインバータＣＫ
ＩＮＶ１＿ｋ−２の出力端子に接続されている。また、
ｎチャネル型ＴＦＴ１０１＿ｋのソース電極は、低電源
電位Ｖｓｓに接続され、ドレイン電極は、クロックドイ
ンバータＣＫＩＮＶ１＿ｋの有するｎチャネル型ＴＦＴ
５０１ｄ＿ｋのソース電極に接続されている。

【０１１０】また、第２段に追加したｎチャネル型ＴＦ
Ｔ１０１＿２のソース電極は、低電源電位Ｖｓｓに接続
され、ドレイン電極は、第１のクロックドインバータＣ
ＫＩＮＶ１＿２が有する第１のｎチャネル型ＴＦＴ５０
１ｄ＿２のソース電極に接続されている。

【０１１１】図８においては、第２段のｎチャネル型Ｔ
ＦＴ１０１＿２のゲート電極には、遅延回路１１０を介
して、第１段のインバータＩＮＶ＿１の出力が入力され
ている。遅延回路１１０としては、複数の縦列接続され
たインバータ回路によって構成することができる。しか
しこれに限定されず、遅延回路１１０として、公知の構
成の回路を自由に用いることができる。

【０１１２】上記構成によって、第２段の第１のクロッ
クドインバータＣＫＩＮＶ１＿２において、ｎチャネル
型ＴＦＴがオフの状態になることを望まれる際に、ｎチ
ャネル型ＴＦＴ１０１＿２のゲート電極には、第１段の
出力（第１段のインバータＩＮＶ＿１の出力）Ｓ＿１を
遅延させた信号が入力される。この遅延の度合いは、ク
ロックパルスの半周期程度に設定する。これによって、
第２段の回路の第１のクロックドインバータＣＫＩＮＶ
１＿２において、ｎチャネル型ＴＦＴの漏れ電流が流れ
るのを防ぐことができる。

【０１１３】ここで、ｎチャネル型ＴＦＴ１０１＿２の
ゲート電極に入力される信号は、第１段のインバータＩ
ＮＶ＿１の出力Ｓ＿１を、クロックパルスの半周期程度
遅延させた信号に限定されない。例えば、第１段の第１
のクロックドインバータＣＫＩＮＶ１＿１の出力ＳＢ＿
１の極性を反転させ、遅延させた信号であっても構わな
い。

【０１１４】なお、ｎチャネル型ＴＦＴの漏れ電流が問
題となる際に、ｎチャネル型ＴＦＴ１０１＿２をオフの
状態とし、第２段のｎチャネル型ＴＦＴ５０１ｃ及び５
０１ｄが共にオンの状態を選択される場合に、ｎチャネ
ル型ＴＦＴ１０１＿２をオンの状態にする信号であれ
ば、上記に限定されない。

【０１１５】また、第３段以降の回路において、第ｋ段
の第１のクロックドインバータにおいて、ｎチャネル型
ＴＦＴ５０１ｄ＿ｋがオフの状態になることを望まれる
際に、ｎチャネル型ＴＦＴ１０１＿ｋのゲート電極に入
力されたＳＢ＿ｋ−２の信号によって、ｎチャネル型Ｔ
ＦＴ１０１＿ｋをオフにする。こうして、第ｋ段の回路
の第１のクロックドインバータＣＫＩＮＶ１＿ｋにおい
て、ｎチャネル型ＴＦＴの漏れ電流が流れるのを防ぐこ
とができる。

【０１１６】ここで、タイミングチャートに示すように
スタートパルスを入力すれば、漏れ電流による第１段の
第１のクロックドインバータの出力ＳＢ＿１の変動は問
題とならない。つまり、第１段の第１のクロックドイン
バータにおいて、入力されたスタートパルスＳＰの極性
が反転した信号が、第１段の第１のクロックドインバー
タＣＫＩＮＶ１＿１の出力ＳＢ＿１となるような場合、
漏れ電流による第１段の第１のクロックドインバータの
出力ＳＢ＿１の変動は問題とならない。

【０１１７】こうして、第２段以降の第１のクロックド
インバータＣＫＩＮＶ１に、新たに、ｎチャネル型ＴＦ
Ｔ１０１を設けることによって、漏れ電流を防ぎ、シフ
トレジスタを正常に動作させることができる。

【０１１８】本実施の形態のシフトレジスタの駆動方法
について、図９のタイミングチャートを用いて説明す
る。図９において、遅延回路１１０を介してＴＦＴ１０
１＿２のゲート電極に入力される信号Ｓ＿１Ｒを示す。
この信号Ｓ＿１Ｒによって、ＴＦＴ１０１＿２をオフに
し、第２段の第１のクロックドインバータＣＫＩＮＶ１
＿２の漏れ電流を防ぐことができる。

【０１１９】なお、ｐチャネル型ＴＦＴの漏れ電流を確
実に防ぐために、新たなｐチャネル型ＴＦＴ等は設けな
かった。一般に、ｎチャネル型ＴＦＴは、ｐチャネル型
ＴＦＴより特性が良いため、特にｎチャネル型ＴＦＴの
漏れ電流を確実に防止することが重要である。そのた
め、上記構成による漏れ電流防止の構造は有効である。

【０１２０】なお、本実施の形態のシフトレジスタの第
１段において、第１のクロックドインバータＣＫＩＮＶ
１＿１のｐチャネル型ＴＦＴ５０１ａと、ｐチャネル型
ＴＦＴ５０１ｂとは、その配置を入れ替えることができ
る。つまり、図８のように、高電源電位Ｖｄｄにそのソ
ース電極が接続されたｐチャネル型ＴＦＴを５０１ａと
して、ｐチャネル型ＴＦＴ５０１ａ、５０１ｂの順に直
列に接続し、ｐチャネル型ＴＦＴ５０１ｂのドレイン電
極を第１のクロックドインバータＣＫＩＮＶ１＿１の出
力端子とした構成であっても良いし、高電源電位Ｖｄｄ
にそのソース電極が接続されたｐチャネル型ＴＦＴを５
０１ｂとして、ｐチャネル型ＴＦＴ５０１ｂ、５０１ａ
の順に直列に接続し、ｐチャネル型ＴＦＴ５０１ａのド
レイン電極を第１のクロックドインバータＣＫＩＮＶ１
＿１の出力端子とした構成であっても良い。

【０１２１】また、また上記の様に、第１のクロックド
インバータＣＫＩＮＶ１＿１内において、ｐチャネル型
ＴＦＴ５０１ａ及び５０１ｂの配置が２とおり存在する
が、このそれぞれにおいて、ｎチャネル型ＴＦＴ５０１
ｄと、５０１ｃとは、その配置を入れ替えることができ
る。つまり、図８のように低電源電位Ｖｓｓにそのソー
ス電極が接続されたｎチャネル型ＴＦＴを５０１ｄとし
て、ｎチャネル型ＴＦＴ５０１ｄ、５０１ｃの順に直列
に接続し、ｎチャネル型ＴＦＴ５０１ｃのドレイン電極
を第１のクロックドインバータＣＫＩＮＶ１＿１の出力
端子とした構成であっても良いし、低電源電位Ｖｓｓに
そのソース電極が接続されたｎチャネル型ＴＦＴを５０
１ｃとして、ｎチャネル型ＴＦＴ５０１ｃ、５０１ｄの
順に直列に接続し、ｎチャネル型ＴＦＴ５０１ｄのドレ
イン電極を第１のクロックドインバータＣＫＩＮＶ１＿
１の出力端子とした構成であっても良い。

【０１２２】第１段の回路において、第１のクロックド
インバータＣＫＩＮＶ１＿１と同様に、第２のクロック
ドインバータＣＫＩＮＶ２＿１のｐチャネル型ＴＦＴ５
０１ａと、５０１ｂとは、その配置を入れ替えることが
できる。また、第２のクロックドインバータＣＫＩＮＶ
２＿１のｎチャネル型ＴＦＴ５０１ｄと、５０１ｃと
は、その配置を入れ替えることができる。

【０１２３】なお、本実施の形態のシフトレジスタの第
２段以降の回路において、それぞれ有する第１のクロッ
クドインバータＣＫＩＮＶ１のｐチャネル型ＴＦＴ５０
１ａと、ｐチャネル型ＴＦＴ５０１ｂとは、その配置を
入れ替えることができる。つまり、図８のように高電源
電位Ｖｄｄにそのソース電極が接続されたＴＦＴをｐチ
ャネル型ＴＦＴ５０１ａとして、ｐチャネル型ＴＦＴ５
０１ａ、５０１ｂの順に直列に接続し、ｐチャネル型Ｔ
ＦＴ５０１ｂのドレイン電極を第１のクロックドインバ
ータＣＫＩＮＶ１の出力端子とした構成であっても良い
し、高電源電位Ｖｄｄにそのソース電極が接続されたＴ
ＦＴをｐチャネル型ＴＦＴ５０１ｂとし、ｐチャネル型
ＴＦＴ５０１ｂ、５０１ａの順に直列に接続し、ｐチャ
ネル型ＴＦＴ５０１ａのドレイン電極を第１のクロック
ドインバータＣＫＩＮＶ１の出力端子とした構成であっ
ても良い。

【０１２４】また、また上記の様に、第１のクロックド
インバータＣＫＩＮＶ１内において、ｐチャネル型ＴＦ
Ｔ５０１ａ及び５０１ｂの配置が２とおり存在するが、
このそれぞれにおいて、ｎチャネル型ＴＦＴ１０１と、
５０１ｄと、５０１ｃとは、その配置を入れ替えること
ができる。つまり、図８のように低電源電位Ｖｓｓにそ
のソース電極が接続されたＴＦＴをｎチャネル型ＴＦＴ
１０１とし、ｎチャネル型ＴＦＴ１０１、５０１ｄ、５
０１ｃの順に直列に接続し、ｎチャネル型ＴＦＴ５０１
ｃのドレイン電極を第１のクロックドインバータＣＫＩ
ＮＶ１の出力端子とした構成であっても良いがその他
に、低電源電位Ｖｓｓにそのソース電極が接続されたＴ
ＦＴをｎチャネル型ＴＦＴ１０１とし、ｎチャネル型Ｔ
ＦＴ１０１、５０１ｃ、５０１ｄの順に直列に接続し、
ｎチャネル型ＴＦＴ５０１ｄのドレイン電極を第１のク
ロックドインバータＣＫＩＮＶ１の出力端子とした構成
であっても良いし、低電源電位Ｖｓｓにそのソース電極
が接続されたＴＦＴをｎチャネル型ＴＦＴ５０１ｄと
し、ｎチャネル型ＴＦＴ５０１ｄ、１０１、５０１ｃの
順に直列に接続し、ｎチャネル型ＴＦＴ５０１ｃのドレ
イン電極を第１のクロックドインバータＣＫＩＮＶ１の
出力端子とした構成であっても良いし、低電源電位Ｖｓ
ｓにそのソース電極が接続されたＴＦＴをｎチャネル型
ＴＦＴ５０１ｃとし、ｎチャネル型ＴＦＴ５０１ｃ、１
０１、５０１ｄの順に直列に接続し、ｎチャネル型ＴＦ
Ｔ５０１ｄのドレイン電極を第１のクロックドインバー
タＣＫＩＮＶ１の出力端子とした構成であっても良い
し、低電源電位Ｖｓｓにそのソース電極が接続されたＴ
ＦＴをｎチャネル型ＴＦＴ５０１ｄとし、ｎチャネル型
ＴＦＴ５０１ｄ、５０１ｃ、１０１の順に直列に接続
し、ｎチャネル型ＴＦＴ１０１のドレイン電極を第１の
クロックドインバータＣＫＩＮＶ１の出力端子とした構
成であっても良いし、低電源電位Ｖｓｓにそのソース電
極が接続されたＴＦＴをｎチャネル型ＴＦＴ５０１ｃと
し、ｎチャネル型ＴＦＴ５０１ｃ、５０１ｄ、１０１の
順に直列に接続し、ｎチャネル型ＴＦＴ１０１のドレイ
ン電極を第１のクロックドインバータＣＫＩＮＶ１の出
力端子とした構成であっても良い。

【０１２５】第１段の回路における第２のクロックドイ
ンバータＣＫＩＮＶ２＿１と同様に、第２段以降の第２
のクロックドインバータＣＫＩＮＶ２のｐチャネル型Ｔ
ＦＴ５０１ａと、５０１ｂとは、その配置を入れ替える
ことができる。また、第２のクロックドインバータＣＫ
ＩＮＶ２のｎチャネル型ＴＦＴ５０１ｄと、５０１ｃと
は、その配置を入れ替えることができる。

【０１２６】なお、図８において、シフトレジスタの各
段が有する、第１のクロックドインバータＣＫＩＮＶ
１、第２のクロックドインバータＣＫＩＮＶ２及びイン
バータＩＮＶを構成するＴＦＴは、シングルゲート構造
としたが、これに限定されない。ダブルゲート構造や、
更に多くのゲート電極を有するマルチゲート構造であっ
ても良い。

【０１２７】本実施の形態は、第１の実施の形態と自由
に組み合わせて実施することが可能である。

【０１２８】（第４の実施の形態）本実施の形態では、
実施の形態２や実施の形態３とは異なる構成のシフトレ
ジスタについて説明する。

【０１２９】本実施の形態のシフトレジスタは、図１に
示した構成のシフトレジスタにおいて、第１のクロック
ドインバータＣＫＩＮＶ１にｎチャネル型ＴＦＴ１０１
を有する第３段以降の段では、クロックパルスＣＫまた
は反転クロックパルスＣＫＢが入力されるｎチャネル型
ＴＦＴ５０１ｄを省略した構成である。この構成を図１
８に示す。なお、図１と同じ部分は同じ符号を用いて示
し説明は省略する。例えば、図１８における第３段の第
１のクロックドインバータＣＫＩＮＶ１では、図１に対
してｎチャネル型ＴＦＴ５０１ｄ＿３が省略されてい
る。図１８に示す構成のシフトレジスタは、図１と同様
のタイミングでパルスを出力することができる。

【０１３０】図１８に示すような構成では、シフトレジ
スタを構成するＴＦＴの数は従来のシフトレジスタに対
して増加しない。しかし、その電源電圧より小さな振幅
電圧を有するクロックパルス、スタートパルスを入力す
る場合にも、漏れ電流による第１のクロックドインバー
タの出力電位の変化を低減することができる。こうし
て、低消費電力・高周波数で動作し、電源線のノイズ、
レイアウト面積の増大等の問題を解決するシフトレジス
タが提供される。

【０１３１】また同様に、図８に示した構成のシフトレ
ジスタにおいて、第１のクロックドインバータＣＫＩＮ
Ｖ１にｎチャネル型ＴＦＴ１０１を有する第２段以降の
段では、クロックパルスＣＫまたは反転クロックパルス
ＣＫＢが入力されるｎチャネル型ＴＦＴ５０１ｄを省略
した構成である。この構成を図１９に示す。なお、図８
と同じ部分は同じ符号を用いて示し説明は省略する。例
えば、図１９における第２段の第１のクロックドインバ
ータＣＫＩＮＶ１では、図８に対してｎチャネル型ＴＦ
Ｔ５０１ｄ＿２が省略されている。図１９に示す構成の
シフトレジスタは、図８と同様のタイミングでパルスを
出力することができる。

【０１３２】図１９に示すような構成でも、シフトレジ
スタを構成するＴＦＴの数は従来のシフトレジスタに対
して増加しない。しかし、その電源電圧より小さな振幅
電圧を有するクロックパルス、スタートパルスを入力す
る場合にも、漏れ電流による第１のクロックドインバー
タの出力電位の変化を低減することができる。こうし
て、低消費電力・高周波数で動作し、電源線のノイズ、
レイアウト面積の増大等の問題を解決するシフトレジス
タが提供される。

【０１３３】本実施の形態は、実施の形態１〜実施の形
態３と自由に組み合わせて実施することができる。

【０１３４】（第５の実施の形態）本実施の形態では、
その電源電圧（高電源電位Ｖｄｄと低電源電位Ｖｓｓの
電位差に相当する）より小さな振幅電圧の、スタートパ
ルスＳＰや、クロックパルスＣＫを入力するシフトレジ
スタであって、この際問題となる、第１のクロックドイ
ンバータの漏れ電流を以下の構成によって低減したシフ
トレジスタの例を示す。

【０１３５】なお、本実施の形態に示すシフトレジスタ
では、第１のクロックドインバータのｐチャネル型ＴＦ
Ｔ５０１ａや５０１ｂを介して流れる漏れ電流を低減す
る構成である。

【０１３６】本実施の形態のシフトレジスタの構成を図
２１に示す。また、図２１のシフトレジスタのタイミン
グチャートを図２０に示す。ここで、スタートパルスＳ
Ｐ、クロックパルスＣＫの入力のタイミングは実施の形
態１において図１で示した構成と同様であるので詳細な
説明は省略する。

【０１３７】但し、実施の形態１において図１で示した
構成のシフトレジスタに入力されるスタートパルスに対
して、本実施の形態の図２１で示した構成のシフトレジ
スタに入力されるスタートパルスの極性は反転してい
る。入力されるクロックパルスＣＫ、反転クロックパル
スＣＫＢについては、図１の構成のシフトレジスタ、図
２１の構成のシフトレジスタ共に同じである。

【０１３８】図２１に示すシフトレジスタでは、第３段
以降の各段の第１のクロックドインバータＣＫＩＮＶ１
は、ｐチャネル型ＴＦＴ１１０１を有する。ここで、第
ｋ（ｋは、３以上ｎ以下の自然数）段のｐチャネル型Ｔ
ＦＴ１１０１を１１０１＿ｋと表記する。なお、ｐチャ
ネル型ＴＦＴ１１０１のゲート電極の電気的接続につい
ては、図２１に示した通りである。つまり、ある段にお
けるｐチャネル型ＴＦＴ１１０１のゲート電極には、２
つ前の段の第１のクロックドインバータＣＫＩＮＶ１の
出力が入力されている。

【０１３９】図２１に示した構成のシフトレジスタによ
って、第１のクロックドインバータのｐチャネル型ＴＦ
Ｔ５０１ａや５０１ｂを介して流れる漏れ電流を低減す
ることができる。こうして、低消費電力・高周波数で動
作し、電源線のノイズ、レイアウト面積の増大等の問題
を解決するシフトレジスタが提供される。

【０１４０】なお、図２１に示した構成において、さら
に第２段の第１のクロックドインバータＣＫＩＮＶ１
に、新たにｐチャネル型ＴＦＴ１１０１を追加する構成
としてもよい。この構成を、図２２に示す。なお、図２
２に示した構成において、図２１と同じ部分は同じ符号
を用いて示し説明は省略する。ここで、１１０は遅延回
路である。第２段の第１のクロックドインバータＣＫＩ
ＮＶ１に追加されたｐチャネル型ＴＦＴ１１０１＿２の
ゲート電極には、第１段の第１のクロックドインバータ
ＣＫＩＮＶ１の出力が遅延回路１１０を介して入力され
る。遅延回路１１０により信号を遅延させる度合いは、
クロックパルスの半周期程度に設定する。

【０１４１】図２２に示した構成のシフトレジスタによ
って、第１のクロックドインバータのｐチャネル型ＴＦ
Ｔ５０１ａや５０１ｂを介して流れる漏れ電流を低減す
ることができる。こうして、低消費電力・高周波数で動
作し、電源線のノイズ、レイアウト面積の増大等の問題
を解決するシフトレジスタが提供される。

【０１４２】また、図２１や図２２に示した構成のシフ
トレジスタにおいて、新たにｐチャネル型ＴＦＴ１１０
１が追加された第１のクロックドインバータＣＫＩＮＶ
１では、クロックパルスＣＫまたは反転クロックパルス
ＣＫＢが入力されるｐチャネル型ＴＦＴ５０１ａを省略
した構成とすることができる。

【０１４３】つまり、図２１において、新たにｐチャネ
ル型ＴＦＴ１１０１が追加された第３段以降の第１のク
ロックドインバータＣＫＩＮＶ１では、クロックパルス
ＣＫまたは反転クロックパルスＣＫＢが入力されるｐチ
ャネル型ＴＦＴ５０１ａを省略することができる。この
構成を図２３に示す。例えば、図２３における第３段の
第１のクロックドインバータＣＫＩＮＶ１では、図２１
に対してｐチャネル型ＴＦＴ５０１ａ＿３が省略されて
いる。

【０１４４】また図２２において、新たにｐチャネル型
ＴＦＴ１１０１が追加された第２段以降の第１のクロッ
クドインバータＣＫＩＮＶ１では、クロックパルスＣＫ
または反転クロックパルスＣＫＢが入力されるｐチャネ
ル型ＴＦＴ５０１ａを省略することができる。この構成
を図２４に示す。例えば、図２４における第２段の第１
のクロックドインバータＣＫＩＮＶ１では、図２２に対
してｐチャネル型ＴＦＴ５０１ａ＿２が省略されてい
る。

【０１４５】図２３や図２４において、シフトレジスタ
を構成するＴＦＴの数は従来のシフトレジスタに対して
増加しない。しかし、その電源電圧より小さな振幅電圧
を有するクロックパルス、スタートパルスを入力する場
合にも、漏れ電流による第１のクロックドインバータの
出力電位の変化を低減することができる。こうして、低
消費電力・高周波数で動作し、電源線のノイズ、レイア
ウト面積の増大等の問題を解決するシフトレジスタが提
供される。

【０１４６】また、図２１〜図２４に示したようなシフ
トレジスタの各段の出力Ｓにおいて、その隣り合う段の
出力のＮＯＲをとった信号を出力信号とするタイプのシ
フトレジスタでもよい。図２１に示したようなシフトレ
ジスタにおいて、その隣り合う段の出力のＮＯＲをとっ
た信号を出力信号とするタイプのシフトレジスタを図２
５に示す。

【０１４７】なお図２５において、図２１に示したタイ
ミングチャートに示すようにスタートパルスＳＰを入力
すれば、漏れ電流による第１段の第１のクロックドイン
バータＣＫＩＮＶ１＿１の出力ＳＢ＿１の変動は問題と
ならない。また、第２段の第１のクロックドインバータ
の出力ＳＢ＿２は、漏れ電流によって変動するが、第１
段及び第２段の出力Ｓ＿１とＳ＿２のＮＯＲをとったも
のが、サンプリングパルスＳＭＰ＿１として出力される
ため、シフトレジスタの動作上、問題ない。第３段以降
の第１のクロックドインバータＣＫＩＮＶ１に、新た
に、ｐチャネル型ＴＦＴ１１０１を設けることによっ
て、漏れ電流を防ぎ、シフトレジスタを正常に動作させ
ることができる。

【０１４８】本実施の形態は、実施の形態１〜実施の形
態４と自由に組み合わせて実施することが可能である。

【０１４９】（第６の実施の形態）本発明のシフトレジ
スタ及びその駆動方法は、表示装置の駆動回路に用いる
ことができる。

【０１５０】例えば、エレクトロルミネッセンス（Ｅ
Ｌ）素子を用いたＥＬ表示装置や、液晶素子を用いた液
晶表示装置等の駆動回路に、本発明のシフトレジスタ及
びその駆動方法を用いることができる。これにより、消
費電力が少なく、また、小型化可能で、信頼性の高い表
示装置が提供される。

【０１５１】なおＥＬ素子とは、一対の電極（陽極と陰
極）間にＥＬ層を挟んだ構成の素子で、一対の電極間に
電圧を印加することによって発光する素子を示すものと
する。なお、ＥＬ層は、有機化合物によって形成されて
いてもよいし、無機物によって構成されていてもよい
し、有機化合物と無機物の混合物によって形成されてい
てもよい。ここで、ＥＬ層が有機化合物を主成分として
形成される素子を特にＯＬＥＤ（Organic Light Emitti
ng Diode）と呼ぶことにする。ＯＬＥＤを用いた表示装
置をＯＬＥＤ表示装置と呼ぶ。

【０１５２】ＯＬＥＤのＥＬ層を有機化合物層と呼ぶこ
とにする。有機化合物層は通常、積層構造となってい
る。代表的には、コダック・イーストマン・カンパニー
のTangらが提案した「正孔輸送層／発光層／電子輸送
層」という積層構造が挙げられる。また他にも、陽極上
に正孔注入層／正孔輸送層／発光層／電子輸送層、また
は正孔注入層／正孔輸送層／発光層／電子輸送層／電子
注入層の順に積層する構造でも良い。発光層に対して蛍
光性色素等をドーピングしても良い。上述した正孔注入
層、正孔輸送層、発光層、電子輸送層、電子注入層等
は、全て有機化合物層に含まれる。そして、上記構造で
なる有機化合物層に一対の電極（陽極と陰極）から所定
の電圧をかけ、それにより発光層においてキャリアの再
結合が起こって発光する。

【０１５３】なお、有機化合物層は、明確な積層構造を
有している必要は無い。各層を構成する物質が混合した
構造を有していてもよい。

【０１５４】また本明細書中において、ＯＬＥＤとは、
１重項励起子からの発光（蛍光）と、３重項励起子から
の発光（燐光）の一方または両方を用いるものを示すも
のとする。

【０１５５】図１３に、表示装置の構成の例を示すブロ
ック図を示す。図１３において、表示装置７００は、ソ
ース信号線駆動回路７０１、ゲート信号線駆動回路７０
２、画素部７０３によって構成されている。ソース信号
線駆動回路７０１は、シフトレジスタ７０４、第１のラ
ッチ回路７０５、第２のラッチ回路７０６によって構成
されている。また、ゲート信号線駆動回路７０２は、シ
フトレジスタ７０７によって構成されている。

【０１５６】画素部７０３には、ソース信号線駆動回路
７０１からの信号が入力される複数のソース信号線が列
方向に配置され、ゲート信号線駆動回路７０２からの信
号が入力される複数のゲート信号線が行方向に配置され
ている。これらのソース信号線及びゲート信号線の交点
毎に、画素が配置されている。

【０１５７】表示装置がＯＬＥＤ表示装置では、画素は
それぞれＯＬＥＤを有し、表示装置が液晶表示装置では
液晶素子を有する。

【０１５８】ゲート信号線駆動回路７０２は、シフトレ
ジスタ７０７からの信号によって、ゲート信号線に順に
信号を出力し、画素部７０３が有する画素行を選択す
る。ソース信号線駆動回路７０１は、シフトレジスタ７
０４からの信号によって、第１のラッチ回路７０５が順
にビデオ信号を保持し、第１のラッチ回路７０５におい
て保持されたビデオ信号は、第２のラッチ回路７０６に
転送されて、ソース信号線に入力される。こうして、１
行の画素に信号を入力する。これを全ての画素行につい
て繰り返し、１つの画像が表示される。

【０１５９】例えば、ＯＬＥＤ表示装置の画素の構成と
しては、ゲート信号線の信号によって、画素にソース信
号線の信号を入力するかどうかを選択するスイッチとし
て働く、スイッチング用ＴＦＴ及び、スイッチング用Ｔ
ＦＴがオンの状態となり、ソース信号線から入力された
信号に応じて、画素のＯＬＥＤを流れる電流を制御する
ＯＬＥＤ駆動用ＴＦＴを配置する構成の画素を用いるこ
とができる。

【０１６０】なお、画素の構成としては公知のものを自
由に用いることができる。

【０１６１】本発明のシフトレジスタ及びその駆動方法
は、ソース信号線駆動回路７０１が有するシフトレジス
タ７０４及び、ゲート信号線駆動回路７０２が有するシ
フトレジスタ７０７に用いることができる。

【０１６２】本実施の形態は、本発明の実施の形態１〜
実施の形態５と自由に組み合わせて実施することが可能
である。

【０１６３】（第７の実施の形態）本実施の形態では、
本発明のシフトレジスタを実際に作製した際の上面図を
示す。図１５において、図１におけるシフトレジスタの
第３段以降のある１段に相当する部分の上面図を示す。
ここで、第ｋ（ｋは３以上の自然数）段ＳＲ＿ｋの上面
図を示す。

【０１６４】第１のクロックドインバータＣＫＩＮＶ１
＿ｋ、第２のクロックドインバータＣＫＩＮＶ２＿ｋ及
びインバータＩＮＶ＿ｋが配置されている。なお、図１
において示した部分と同じ部分は、同じ符号を用いて示
す。

【０１６５】第１のクロックドインバータＣＫＩＮＶ１
＿ｋを構成するｐチャネル型ＴＦＴ５０１ａ＿ｋ及び５
０１ｂ＿ｋを、図中ｐｃｈＴＦＴ ５０１ａ＿ｋ，５０
１ｂ＿ｋで示す。また、第１のクロックドインバータＣ
ＫＩＮＶ１＿ｋを構成するｎチャネル型ＴＦＴ５０１ｃ
＿ｋ、５０１ｄ＿ｋ及び漏れ電流対策として配置したＴ
ＦＴ１０１＿ｋを、図中ｎｃｈＴＦＴ ５０１ｃ＿ｋ，
５０１ｂ＿ｋ，１０１＿ｋで示す。

【０１６６】ＣＫ、ＣＫＢは、それぞれクロックパルス
及びクロックパルスの極性が反転した反転クロックパル
スが入力される配線である。また、Ｖｄｄは、高電源電
位が入力される電源線であり、Ｖｓｓは、低電源電位が
入力される電源線である。

【０１６７】図中、Ａ、Ｂで示した配線は、前段（第ｋ
−１段）のＡ'、Ｂ'にそれぞれ接続される。但し、前後
の段（第ｋ−１段及び第ｋ＋１段）の回路では、ＴＦＴ
５０１ｄのゲート電極に信号を入力する配線ＣＫｉｎ１
が配線ＣＫＢに接続され、ＴＦＴ５０１ａのゲート電極
に信号を入力する配線ＣＫｉｎ２が配線ＣＫに接続され
ている。

【０１６８】第ｋ段の第１のクロックドインバータＣＫ
ＩＮＶ１＿ｋに追加した、ｎチャネル型ＴＦＴ１０１＿
ｋのゲート電極には、前々段（第ｋ−２段）の第１のク
ロックドインバータＣＫＩＮＶ１＿ｋ−２の出力に相当
する、ＳＢ＿ｋ−２で示す信号が入力されている。（な
お、出力される信号と同じ符号をもって、その信号が出
力される端子や配線を示すこととする）。図１５中ＳＢ
＿ｋ―２は、第ｋ―２段の第１のクロックドインバータ
の出力端子及び第ｋ―２段の第２のクロックドインバー
タの出力端子に相当する。

【０１６９】図１６に、シフトレジスタの３段分の構成
を示す上面図を示す。なお、図１５と同じ部分は同じ符
号を用いて示し説明は省略する。

【０１７０】図１６において、シフトレジスタの第ｋ段
〜第ｋ＋２段、ＳＲ＿ｋ〜ＳＲ＿ｋ＋２を示す。第ｋ＋
２段ＳＲ＿ｋ＋２の第１のクロックドインバータＣＫＩ
ＮＶ１＿ｋ＋２のｎチャネル型ＴＦＴ１０１＿ｋ＋２の
ゲート電極に入力される信号は、第ｋ段ＳＲ＿ｋの第１
のクロックドインバータＣＫＩＮＶ１＿ｋの出力端子か
ら出力される信号ＳＢ＿ｋである。図１５中ＳＢ＿ｋ
は、第ｋ段の第１のクロックドインバータの出力端子及
び第ｋ段の第２のクロックドインバータの出力端子に相
当する。

【０１７１】図１５及び図１６において示した構成のシ
フトレジスタでは、電源電圧より小さな振幅電圧を有す
るパルス信号（クロックパルス、反転クロックパルス及
びスタートパルス）を入力しても、ｎチャネル型ＴＦＴ
１０１によって、漏れ電流による出力電位の変動を抑え
ることができる。

【０１７２】本実施の形態は、実施の形態１〜実施の形
態６と自由に組み合わせて実施することが可能である。

【０１７３】（第８の実施の形態）本実施の形態では、
本発明のシフトレジスタを実際に作製した際の断面図を
示す。

【０１７４】ここでは、図１５のａ〜ａ'の部分の断面
図を図１７に示す。なお、図１５と同じ部分は同じ符号
を用いて示し、説明は省略する。

【０１７５】絶縁表面を有する基板８００上に、ｐチャ
ネル型ＴＦＴ（図中、ｐｃｈＴＦＴと表記）５０１ａ＿
ｋ、５０１ｂ＿ｋ、ｎチャネル型ＴＦＴ（図中、ｎｃｈ
ＴＦＴと表記）５０１ｃ＿ｋ、５０１ｄ＿ｋ、１０１＿
ｋが形成されている。なお、８０１はゲート絶縁膜、８
０２は層間絶縁膜である。

【０１７６】ｐチャネル型ＴＦＴ５０１ａ＿ｋは活性層
中に、ソース領域として機能する不純物領域８８１及び
８８５、チャネル領域として機能する８９１及び８９４
を有する。なお、不純物領域８８２及び８８４はドレイ
ン領域として機能する。なお、不純物領域８８５は、配
線８１０によって、電源線Ｖｄｄと電気的に接続されて
いる。ｐチャネル型ＴＦＴ５０１ａ＿ｋは、活性層と重
ならない部分で電気的に接続されたゲート電極８０３と
８０６を有するダブルゲート型のＴＦＴである。ゲート
電極８０３は、配線ＣＫｉｎ２によって配線ＣＫＢと接
続されている。

【０１７７】ｐチャネル型ＴＦＴ５０１ｂ＿ｋは活性層
中に、ソース領域として機能する不純物領域８８２及び
８８４、ドレイン領域として機能する不純物領域８８
３、チャネル領域として機能する８９２及び８９３を有
する。ｐチャネル型ＴＦＴ５０１ｂ＿ｋは、活性層と重
ならない部分で電気的に接続されたゲート電極８０４と
８０５を有するダブルゲート型のＴＦＴである。ゲート
電極８０４は、端子Ｓ＿ｋ―１と電気的に接続されてい
る。また、ドレイン領域として機能する不純物領域８８
３は、端子ＳＢ＿ｋに接続されている。

【０１７８】ｐチャネル型ＴＦＴ５０１ａ＿ｋのドレイ
ン領域とｐチャネル型ＴＦＴ５０１ｂ＿ｋのソース領域
とは、活性層によって直接接続されている。

【０１７９】ｎチャネル型ＴＦＴ５０１ｃ＿ｋは活性層
中に、ドレイン領域として機能する不純物領域８８６、
ソース領域として機能する不純物領域８８７、チャネル
領域として機能する８９５を有する。なお、ドレイン領
域として機能する不純物領域８８６は、配線８１１によ
って、端子ＳＢ＿ｋと接続されている。ゲート電極８０
７は、端子Ｓ＿ｋ―１と接続されている。

【０１８０】ｎチャネル型ＴＦＴ５０１ｄ＿ｋは活性層
中に、ドレイン領域として機能する不純物領域８８７、
ソース領域として機能する不純物領域８８８、チャネル
領域として機能する８９６を有する。ゲート電極８０８
は、配線ＣＫｉｎ１によって配線ＣＫと接続されてい
る。

【０１８１】ｎチャネル型ＴＦＴ１０１＿ｋは活性層中
に、ドレイン領域として機能する不純物領域８８８、ソ
ース領域として機能する不純物領域８８９、チャネル領
域として機能する８９７を有する。ゲート電極８０９
は、端子ＳＢ＿ｋ−２と接続されている。ソース領域と
して機能する不純物領域８８９は、電源線Ｖｓｓと電気
的に接続されている。

【０１８２】ｎチャネル型ＴＦＴ５０１ｃ＿ｋのソース
領域とｎチャネル型ＴＦＴ５０１ｄ＿ｋのドレイン領域
は、活性層によって直接接続されている。また、ｎチャ
ネル型ＴＦＴ５０１ｄ＿ｋのソース領域とｎチャネル型
ＴＦＴ１０１＿ｋのドレイン領域は、活性層によって直
接接続されている。

【０１８３】以上が、本発明のシフトレジスタを実際に
作製した際の断面図についての説明であった。本発明の
シフトレジスタでは、電源電圧より小さな振幅電圧を有
するパルス信号（クロックパルス、反転クロックパルス
及びスタートパルス）を入力しても、ｎチャネル型ＴＦ
Ｔ１０１によって、漏れ電流による出力電位の変動を抑
えることができる。

【０１８４】本実施の形態は、実施の形態１〜実施の形
態７と自由に組み合わせて実施することが可能である。

【０１８５】（第９の実施の形態）本実施の形態では、
本発明のシフトレジスタ用いた駆動回路を有する表示装
置を利用した電子機器について図１１を用いて説明す
る。

【０１８６】図１１（Ａ）に本発明の表示装置を用いた
携帯情報端末の模式図を示す。携帯情報端末は、本体２
７０１ａ、操作スイッチ２７０１ｂ、電源スイッチ２７
０１ｃ、アンテナ２７０１ｄ、表示部２７０１ｅ、外部
入力ポート２７０１ｆによって構成されている。本発明
の表示装置は、表示部２７０１ｅに用いることができ
る。

【０１８７】図１１（Ｂ）に本発明の表示装置を用いた
パーソナルコンピュータの模式図を示す。パーソナルコ
ンピュータは、本体２７０２ａ、筐体２７０２ｂ、表示
部２７０２ｃ、操作スイッチ２７０２ｄ、電源スイッチ
２７０２ｅ、外部入力ポート２７０２ｆによって構成さ
れている。本発明の表示装置は、表示部２７０２ｃに用
いることができる。

【０１８８】図１１（Ｃ）に本発明の表示装置を用いた
画像再生装置の模式図を示す。画像再生装置は、本体２
７０３ａ、筐体２７０３ｂ、記録媒体２７０３ｃ、表示
部２７０３ｄ、音声出力部２７０３ｅ、操作スイッチ２
７０３ｆによって構成されている。本発明の表示装置
は、表示部２７０３ｄに用いることができる。

【０１８９】図１１（Ｄ）に本発明の表示装置を用いた
テレビの模式図を示す。テレビは、本体２７０４ａ、筐
体２７０４ｂ、表示部２７０４ｃ、操作スイッチ２７０
４ｄによって構成されている。本発明の表示装置は、表
示部２７０４ｃに用いることができる。

【０１９０】図１１（Ｅ）に本発明の表示装置を用いた
ヘッドマウントディスプレイの模式図を示す。ヘッドマ
ウントディスプレイは、本体２７０５ａ、モニター部２
７０５ｂ、頭部固定バンド２７０５ｃ、表示部２７０５
ｄ、光学系２７０５ｅによって構成されている。本発明
の表示装置は、表示部２７０５ｄに用いることができ
る。

【０１９１】図１１（Ｆ）に本発明の表示装置を用いた
ビデオカメラの模式図を示す。ビデオカメラは、本体２
７０６ａ、筐体２７０６ｂ、接続部２７０６ｃ、受像部
２００６ｄ、接眼部２７０６ｅ、バッテリー２７０６
ｆ、音声入力部２７０６ｇ、表示部２７０６ｈによって
構成されている。本発明の表示装置は、表示部２７０６
ｈに用いることができる。

【０１９２】本発明は、上記応用電子機器に限定され
ず、様々な電子機器に応用することができる。

【０１９３】本実施の形態は、実施の形態１〜実施の形
態８と自由に組み合わせて実施することが可能である。

【０１９４】（第１０の実施の形態）本実施の形態で
は、同一基板上に従来型及び本発明のシフトレジスタの
各々を搭載したパネルを作製し、動作させたときの測定
結果について述べる。より詳しくは、入力する信号電圧
を０〜３Vとして、電源電圧の振幅を増加していき、何
Ｖまで正常に動作するのかを測定した結果について述べ
る。なおこのときの周波数は５MHzとした。

【０１９５】従来型のシフトレジスタは、電源電圧が−
１．５V〜５．５Vの範囲において正常に動作し、その振
幅は７．０Vであった。一方、本発明のシフトレジスタ
では、電源電圧が−５．０〜７．５Vの範囲において正
常に動作し、その振幅は１２．５Vであった。

【０１９６】以上の結果より、本発明のシフトレジスタ
を用いると、従来型のシフトレジスタよりも電源電圧に
マージンが生じるため、TFTの特性バラツキの影響を抑
制することができる。さらに、シフトレジスタから他の
回路に対して正確に信号を供給することができる。

【０１９７】（第１１の実施の形態）本発明のシフトレ
ジスタについて、上面から撮影した写真を図２７に示
す。具体的な仕様としては、入力信号の振幅電圧電圧は
３．０Ｖ、電源電圧は８．０Ｖとした。

【０１９８】また、本発明のシフトレジスタを周波数５
MHzで動作させたときの波形を図２８に示す。図２８に
おいて、上から順にスタートパルス、クロック信号、シ
フトレジスタが出力する信号の波形を示す。なお、シフ
トレジスタが出力する信号において、１段目の波形が半
パルス分大きくなっているが、これは２段目のＮＡＮＤ
をとるためであるので、特に問題はない。

【０１９９】

【発明の効果】シフトレジスタの電源電圧より小さな振
幅電圧を有する、クロックパルス、スタートパルスをシ
フトレジスタに入力する。こうして、低消費電力・高周
波数で動作し、電源線のノイズ、レイアウト面積の増大
等の問題を解決するシフトレジスタの駆動方法が提供さ
れる。

【０２００】また上記駆動方法を用いる場合に、第２の
クロックドインバータを構成するＴＦＴのゲート幅を、
従来と比較して大きく設定することで漏れ電流を低減す
る。

【０２０１】さらに、第１のクロックドインバータに、
新たにＴＦＴを追加する。この追加したＴＦＴのソース
・ドレイン間を介して、電源電位を第１のクロックドイ
ンバータの出力端子に出力する構成とする。追加したＴ
ＦＴのゲート電極には、シフトレジスタの電源電圧程度
の振幅電圧を有する信号が入力される。漏れ電流が問題
となる場合に、追加したＴＦＴをオフする構成とする。
これによって、第１のクロックドインバータを流れる電
流（漏れ電流）を遮断する。

【０２０２】上記構成によって、シフトレジスタにおい
て高周波数・低電源電圧動作、また、小型化を実現する
ことができる。

【０２０３】

【図面の簡単な説明】

【図１】 本発明のシフトレジスタの構成を示す回路
図。

【図２】 本発明のシフトレジスタの駆動方法を示す
タイミングチャートを示す図。

【図３】 本発明のシフトレジスタの駆動方法を示す
タイミングチャートを示す図。

【図４】 シフトレジスタの構成を示す図。

【図５】 シフトレジスタの構成を示す図。

【図６】 従来のシフトレジスタの駆動方法を示すタ
イミングチャートを示す図。

【図７】 理想的なシフトレジスタの駆動方法を示す
タイミングチャートを示す図。

【図８】 本発明のシフトレジスタの構成を示す回路
図。

【図９】 本発明のシフトレジスタの駆動方法を示す
タイミングチャートを示す図。

【図１０】 シフトレジスタの構成を示す回路図。

【図１１】 本発明のシフトレジスタの駆動方法を示
すタイミングチャートを示す図。

【図１２】 本発明のシフトレジスタの構成を示す回
路図。

【図１３】 本発明のシフトレジスタを用いた駆動回
路を有する表示装置のブロック図。

【図１４】 本発明のシフトレジスタを用いた駆動回
路を有する表示装置を応用した電子機器を示す図。

【図１５】 本発明のシフトレジスタの作製例を示す
上面図。

【図１６】 本発明のシフトレジスタの作製例を示す
上面図。

【図１７】 本発明のシフトレジスタの作製例を示す
断面図。

【図１８】 本発明のシフトレジスタの構成を示す回
路図。

【図１９】 本発明のシフトレジスタの構成を示す回
路図。

【図２０】 本発明のシフトレジスタの駆動方法を示
すタイミングチャートを示す図。

【図２１】 本発明のシフトレジスタの構成を示す回
路図。

【図２２】 本発明のシフトレジスタの構成を示す回
路図。

【図２３】 本発明のシフトレジスタの構成を示す回
路図。

【図２４】 本発明のシフトレジスタの構成を示す回
路図。

【図２５】 本発明のシフトレジスタの構成を示す回
路図。

【図２６】 ＴＦＴのゲート幅を示す図。

【図２７】 本発明のシフトレジスタの上面写真。

【図２８】 本発明のシフトレジスタを周波数５MHz
で動作させたときの波形を示す図。

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６２３ Ｇ０９Ｇ 3/20 ６２３Ｈ ６７０ ６７０Ｅ 3/36 3/36 Ｆターム(参考） 2H093 NC16 NC22 NC26 NC34 ND39 ND40 ND49 NG20 5C006 AA16 BB16 BC03 BC11 BC20 BF03 BF04 BF07 EB05 FA13 FA32 FA36 FA37 FA42 FA43 FA47 5C080 AA06 AA10 BB05 DD08 DD09 DD12 DD23 DD25 DD26 FF11 HH09 JJ02 JJ03 JJ04 JJ06 KK04 KK07 KK43

Claims (23)

【特許請求の範囲】
1. 【請求項１】クロックパルス及び前記クロックパルスの
   極性が反転した反転クロックパルスに同期して信号を出
   力する第１のクロックドインバータと第２のクロックド
   インバータとを有し、 前記第１のクロックドインバータの出力端子と前記第２
   のクロックドインバータの出力端子とは接続され、 前記第１のクロックドインバータの出力信号の極性を反
   転させて前記第２のクロックドインバータに入力するシ
   フトレジスタの駆動方法であって、 前記クロックパルス及び前記反転クロックパルスの振幅
   電圧が、前記第１のクロックドインバータ及び前記第２
   のクロックドインバータの電源電圧より小さいことを特
   徴とするシフトレジスタの駆動方法。
2. 【請求項２】請求項１において、 前記第１のクロックドインバータ及び前記第２のクロッ
   クドインバータの高電源電位と、前記クロックパルス及
   び前記反転クロックパルスの最高電位の電位差の絶対値
   が、前記第１のクロックドインバータを構成するｐチャ
   ネル型ＴＦＴの閾値電圧の絶対値より大きいことを特徴
   とするシフトレジスタの駆動方法。
3. 【請求項３】請求項１または請求項２において、 前記第１のクロックドインバータ及び前記第２のクロッ
   クドインバータの低電源電位と、前記クロックパルス及
   び前記反転クロックパルスの最低電位の電位差の絶対値
   が、前記第１のクロックドインバータを構成するｎチャ
   ネル型ＴＦＴの閾値電圧の絶対値より大きいことを特徴
   とするシフトレジスタの駆動方法。
4. 【請求項４】複数の段を有し、 前記複数の段はそれぞれ、クロックパルス及び前記クロ
   ックパルスの極性が反転した反転クロックパルスに同期
   して信号を出力する、第１のクロックドインバータと第
   ２のクロックドインバータとを有し、 前記第１のクロックドインバータの出力端子と前記第２
   のクロックドインバータの出力端子とは接続され、 前記第１のクロックドインバータの出力信号の極性を反
   転させて前記第２のクロックドインバータに入力するシ
   フトレジスタの駆動方法であって、 前記クロックパルス及び前記反転クロックパルスの振幅
   電圧が、前記第１のクロックドインバータ及び前記第２
   のクロックドインバータに与えられる第１の電源電位と
   第２の電源電位の電位差に対応する電源電圧より小さ
   く、 前記第１のクロックドインバータの第１の電源電位は、
   第１のｎチャネル型ＴＦＴ及び、前記第１のｎチャネル
   型ＴＦＴと直列に接続された第２のｎチャネル型ＴＦＴ
   を介して前記第１のクロックドインバータの出力端子に
   与えられ、 前記第１のｎチャネル型ＴＦＴのゲート電極には、前段
   の前記第１のクロックドインバータの出力信号の極性を
   反転させた信号が入力され、 前記第２のｎチャネル型ＴＦＴのゲート電極に、前記第
   １の電源電位程度の電位を有する信号を入力して、前記
   第２のｎチャネル型ＴＦＴをオフ状態とすることを特徴
   とするシフトレジスタの駆動方法。
5. 【請求項５】複数の段を有し、 前記複数の段はそれぞれ、クロックパルス及び前記クロ
   ックパルスの極性が反転した反転クロックパルスに同期
   して信号を出力する第１のクロックドインバータと第２
   のクロックドインバータとを有し、 前記第１のクロックドインバータの出力端子と前記第２
   のクロックドインバータの出力端子とは接続され、 前記第１のクロックドインバータの出力信号の極性を反
   転させて前記第２のクロックドインバータに入力するシ
   フトレジスタの駆動方法であって、 前記クロックパルス及び前記反転クロックパルスの振幅
   電圧が、前記第１のクロックドインバータ及び前記第２
   のクロックドインバータに与えられる第１の電源電位と
   第２の電源電位の電位差に対応する電源電圧より小さ
   く、 前記第１のクロックドインバータの第２の電源電位は、
   第１のｐチャネル型ＴＦＴ及び、前記第１のｐチャネル
   型ＴＦＴと直列に接続された第２のｐチャネル型ＴＦＴ
   を介して前記第１のクロックドインバータの出力端子に
   与えられ、 前記第１のｐチャネル型ＴＦＴのゲート電極には、前段
   の前記第１のクロックドインバータの出力信号の極性を
   反転させた信号が入力され、 前記第２のｐチャネル型ＴＦＴのゲート電極に、前記第
   ２の電源電位程度の電位を有する信号を入力して、前記
   第２のｐチャネル型ＴＦＴをオフ状態とすることを特徴
   とするシフトレジスタの駆動方法。
6. 【請求項６】ｒ（ｒは３以上の自然数）個の段を有し、 前記ｒ個の段はそれぞれ、クロックパルス及び前記クロ
   ックパルスの極性が反転した反転クロックパルスに同期
   して信号を出力する、第１のクロックドインバータと第
   ２のクロックドインバータとを有し、 前記第１のクロックドインバータの出力端子と前記第２
   のクロックドインバータの出力端子とは接続され、 前記第１のクロックドインバータの出力信号の極性を反
   転させて前記第２のクロックドインバータに入力するシ
   フトレジスタの駆動方法であって、 前記クロックパルス及び前記反転クロックパルスの振幅
   電圧が、前記第１のクロックドインバータ及び前記第２
   のクロックドインバータに与えられる、第１の電源電位
   と第２の電源電位の電位差に対応する電源電圧より小さ
   く、 第ｋ（ｋは３以上ｒ以下の自然数）段において、前記第
   １のクロックドインバータの第１の電源電位は、ゲート
   電極に第（ｋ−１）段の前記第１のクロックドインバー
   タの出力信号の極性を反転させた信号が入力される第１
   のｎチャネル型ＴＦＴ及び、前記第１のｎチャネル型Ｔ
   ＦＴと直列に接続された第２のｎチャネル型ＴＦＴを介
   して前記第１のクロックドインバータの出力端子に与え
   られ、 前記第２のｎチャネル型ＴＦＴのゲート電極には、第
   （ｋ−２）段の第１のクロックドインバータの出力信号
   が入力されることを特徴とするシフトレジスタの駆動方
   法。
7. 【請求項７】ｒ（ｒは３以上の自然数）個の段を有し、 前記ｒ個の段はそれぞれ、クロックパルス及び前記クロ
   ックパルスの極性が反転した反転クロックパルスに同期
   して信号を出力する第１のクロックドインバータと第２
   のクロックドインバータとを有し、 前記第１のクロックドインバータの出力端子と前記第２
   のクロックドインバータの出力端子とは接続され、 前記第１のクロックドインバータの出力信号の極性を反
   転させて前記第２のクロックドインバータに入力するシ
   フトレジスタの駆動方法であって、 前記クロックパルス及び前記反転クロックパルスの振幅
   電圧が、前記第１のクロックドインバータ及び前記第２
   のクロックドインバータに与えられる第１の電源電位と
   第２の電源電位の電位差に対応する電源電圧より小さ
   く、 第ｊ（ｊは２以上ｒ以下の自然数）段において、前記第
   １のクロックドインバータの第１の電源電位は、ゲート
   電極に第（ｊ−１）段の前記第１のクロックドインバー
   タの出力信号の極性を反転させた信号が入力される第１
   のｎチャネル型ＴＦＴ及び、前記第１のｎチャネル型Ｔ
   ＦＴと直列に接続された第２のｎチャネル型ＴＦＴを介
   して前記第１のクロックドインバータの出力端子に与え
   られ、第２段において、前記第２のｎチャネル型ＴＦＴ
   のゲート電極には、第１段の第１のクロックドインバー
   タの出力信号の極性が反転し、遅延した信号が入力され
   第ｋ（ｋは３以上ｒ以下の自然数）段において、前記第
   ２のｎチャネル型ＴＦＴのゲート電極には、第（ｋ−
   ２）段の第１のクロックドインバータの出力信号が入力
   されることを特徴とするシフトレジスタの駆動方法。
8. 【請求項８】ｒ（ｒは３以上の自然数）個の段を有し、 前記ｒ個の段はそれぞれ、クロックパルス及び前記クロ
   ックパルスの極性が反転した反転クロックパルスに同期
   して信号を出力する第１のクロックドインバータと第２
   のクロックドインバータとを有し、 前記第１のクロックドインバータの出力端子と前記第２
   のクロックドインバータの出力端子とは接続され、 前記第１のクロックドインバータの出力の極性を反転さ
   せて前記第２のクロックドインバータに入力するシフト
   レジスタの駆動方法であって、 前記クロックパルス及び前記反転クロックパルスの振幅
   電圧が、前記第１のクロックドインバータ及び前記第２
   のクロックドインバータに与えられる、第１の電源電位
   と第２の電源電位の電位差に対応する電源電圧より小さ
   く、 第ｊ（ｊは２以上ｒ以下の自然数）段において、前記第
   １のクロックドインバータの第１の電源電位は、ゲート
   電極に第（ｊ−１）段の前記第１のクロックドインバー
   タの出力信号の極性を反転させた信号が入力される第１
   のｎチャネル型ＴＦＴ及び、前記第１のｎチャネル型Ｔ
   ＦＴと直列に接続された第２のｎチャネル型ＴＦＴを介
   して前記第１のクロックドインバータの出力端子に与え
   られ、 第２段において、前記第２のｎチャネル型ＴＦＴのゲー
   ト電極には、第１段の第１のクロックドインバータの出
   力信号の極性が反転し、前記クロックパルス及び反転ク
   ロックパルスの半周期程度遅延した信号が入力され第ｋ
   （ｋは３以上ｒ以下の自然数）段において、前記第２の
   ｎチャネル型ＴＦＴのゲート電極には、第（ｋ−２）段
   の第１のクロックドインバータの出力信号が入力される
   ことを特徴とするシフトレジスタの駆動方法。
9. 【請求項９】ｒ（ｒは３以上の自然数）個の段を有し、 前記ｒ個の段はそれぞれ、クロックパルス及び前記クロ
   ックパルスの極性が反転した反転クロックパルスに同期
   して信号を出力する第１のクロックドインバータと第２
   のクロックドインバータとを有し、 前記第１のクロックドインバータの出力端子と前記第２
   のクロックドインバータの出力端子とは接続され、 前記第１のクロックドインバータの出力信号の極性を反
   転させて前記第２のクロックドインバータに入力するシ
   フトレジスタの駆動方法であって、 前記クロックパルス及び前記反転クロックパルスの振幅
   電圧が、前記第１のクロックドインバータ及び前記第２
   のクロックドインバータに与えられる第１の電源電位と
   第２の電源電位の電位差に対応する電源電圧より小さ
   く、 第ｋ（ｋは３以上ｒ以下の自然数）段において、前記第
   １のクロックドインバータの第２の電源電位は、ゲート
   電極に第（ｋ−１）段の前記第１のクロックドインバー
   タの出力信号の極性を反転させた信号が入力される第１
   のｐチャネル型ＴＦＴ及び、前記第１のｐチャネル型Ｔ
   ＦＴと直列に接続された第２のｐチャネル型ＴＦＴを介
   して前記第１のクロックドインバータの出力端子に与え
   られ、 前記第２のｐチャネル型ＴＦＴのゲート電極には、第
   （ｋ−２）段の第１のクロックドインバータの出力信号
   が入力されることを特徴とするシフトレジスタの駆動方
   法。
10. 【請求項１０】ｒ（ｒは３以上の自然数）個の段を有
    し、 前記ｒ個の段はそれぞれ、クロックパルス及び前記クロ
    ックパルスの極性が反転した反転クロックパルスに同期
    して信号を出力する第１のクロックドインバータと第２
    のクロックドインバータとを有し、 前記第１のクロックドインバータの出力端子と前記第２
    のクロックドインバータの出力端子とは接続され、 前記第１のクロックドインバータの出力信号の極性を反
    転させて前記第２のクロックドインバータに入力するシ
    フトレジスタの駆動方法であって、 前記クロックパルス及び前記反転クロックパルスの振幅
    電圧が、前記第１のクロックドインバータ及び前記第２
    のクロックドインバータに与えられる、第１の電源電位
    と第２の電源電位の電位差に対応する電源電圧より小さ
    く、 第ｊ（ｊは２以上ｒ以下の自然数）段において、前記第
    １のクロックドインバータの第２の電源電位は、ゲート
    電極に第（ｊ−１）段の前記第１のクロックドインバー
    タの出力信号の極性を反転させた信号が入力される第１
    のｐチャネル型ＴＦＴ及び、前記第１のｐチャネル型Ｔ
    ＦＴと直列に接続された第２のｐチャネル型ＴＦＴを介
    して前記第１のクロックドインバータの出力端子に与え
    られ、 第２段において、前記第２のｐチャネル型ＴＦＴのゲー
    ト電極には、第１段の第１のクロックドインバータの出
    力信号の極性が反転し、遅延した信号が入力され、 第ｋ（ｋは３以上ｒ以下の自然数）段において、前記第
    ２のｐチャネル型ＴＦＴのゲート電極には、第（ｋ−
    ２）段の第１のクロックドインバータの出力信号が入力
    されることを特徴とするシフトレジスタの駆動方法。
11. 【請求項１１】ｒ（ｒは３以上の自然数）個の段を有
    し、 前記ｒ個の段はそれぞれ、クロックパルス及び前記クロ
    ックパルスの極性が反転した反転クロックパルスに同期
    して信号を出力する第１のクロックドインバータと第２
    のクロックドインバータとを有し、 前記第１のクロックドインバータの出力端子と前記第２
    のクロックドインバータの出力端子とは接続され、 前記第１のクロックドインバータの出力の極性を反転さ
    せて前記第２のクロックドインバータに入力するシフト
    レジスタの駆動方法であって、 前記クロックパルス及び前記反転クロックパルスの振幅
    電圧が、前記第１のクロックドインバータ及び前記第２
    のクロックドインバータに与えられる、第１の電源電位
    と第２の電源電位の電位差に対応する電源電圧より小さ
    く、 第ｊ（ｊは２以上ｒ以下の自然数）段において、前記第
    １のクロックドインバータの第２の電源電位は、ゲート
    電極に第（ｊ−１）段の前記第１のクロックドインバー
    タの出力信号の極性を反転させた信号が入力される第１
    のｐチャネル型ＴＦＴ及び、前記第１のｐチャネル型Ｔ
    ＦＴと直列に接続された第２のｐチャネル型ＴＦＴを介
    して前記第１のクロックドインバータの出力端子に与え
    られ、 第２段において、前記第２のｐチャネル型ＴＦＴのゲー
    ト電極には、第１段の第１のクロックドインバータの出
    力信号の極性が反転し、前記クロックパルス及び反転ク
    ロックパルスの半周期程度遅延した信号が入力され第ｋ
    （ｋは３以上ｒ以下の自然数）段において、前記第２の
    ｐチャネル型ＴＦＴのゲート電極には、第（ｋ−２）段
    の第１のクロックドインバータの出力信号が入力される
    ことを特徴とするシフトレジスタの駆動方法。
12. 【請求項１２】請求項１乃至請求項１１のいずれか一項
    において、 前記シフトレジスタの駆動方法を用いた駆動回路。
13. 【請求項１３】請求項１２において、 前記駆動回路を有する表示装置。
14. 【請求項１４】請求項１３において、 前記表示装置を用いた電子機器。
15. 【請求項１５】第１のクロックドインバータ及び第２の
    クロックドインバータと、インバータとを有し、 前記第１のクロックドインバータの出力端子と前記第２
    のクロックドインバータの出力端子とは接続され、前記
    第１のクロックドインバータの出力端子と、前記インバ
    ータの入力端子とは接続されたシフトレジスタであっ
    て、 前記第２のクロックドインバータを構成するｐチャネル
    型ＴＦＴのゲート幅は、前記第１のクロックドインバー
    タを構成するｐチャネル型ＴＦＴのゲート幅の１／２以
    上の長さを有することを特徴とするシフトレジスタ。
16. 【請求項１６】第１のクロックドインバータと、第２の
    クロックドインバータと、インバータとを有し、 前記第１のクロックドインバータの出力端子と前記第２
    のクロックドインバータの出力端子とは接続され、前記
    第１のクロックドインバータの出力端子と、前記インバ
    ータの入力端子とは接続されたシフトレジスタであっ
    て、 前記第２のクロックドインバータを構成するｎチャネル
    型ＴＦＴのゲート幅は、前記第１のクロックドインバー
    タを構成するｎチャネル型ＴＦＴのゲート幅の１／２以
    上の長さを有することを特徴とするシフトレジスタ。
17. 【請求項１７】ｒ（ｒは３以上の自然数）個の段を有
    し、 前記ｒ個の段はそれぞれ、クロックパルス及び前記クロ
    ックパルスの極性が反転した反転クロックパルスに同期
    して信号を出力する第１のクロックドインバータと第２
    のクロックドインバータとを有し、 前記第１のクロックドインバータの出力端子と前記第２
    のクロックドインバータの出力端子とは接続され、 前記第１のクロックドインバータの出力信号の極性を反
    転させて前記第２のクロックドインバータに入力する手
    段を有するシフトレジスタであって、 第ｋ（ｋは３以上ｒ以下の自然数）段において、前記第
    １のクロックドインバータの第１の電源電位に保たれた
    配線と前記第１のクロックドインバータの出力端子と
    が、ゲート電極に第（ｋ−１）段の前記第１のクロック
    ドインバータの出力信号の極性を反転させた信号が入力
    される第１のｎチャネル型ＴＦＴ及び、前記第１のｎチ
    ャネル型ＴＦＴと直列に接続された第２のｎチャネル型
    ＴＦＴを介して接続され、 前記第２のｎチャネル型ＴＦＴのゲート電極は、第（ｋ
    −２）段の第１のクロックドインバータの出力端子と接
    続されることを特徴とするシフトレジスタ。
18. 【請求項１８】ｒ（ｒは３以上の自然数）個の段を有
    し、 前記ｒ個の段はそれぞれ、クロックパルス及び前記クロ
    ックパルスの極性が反転した反転クロックパルスに同期
    して信号を出力する第１のクロックドインバータと第２
    のクロックドインバータとを有し、 前記第１のクロックドインバータの出力端子と前記第２
    のクロックドインバータの出力端子とは接続され、 前記第１のクロックドインバータの出力信号の極性を反
    転させて前記第２のクロックドインバータに入力する手
    段を有するシフトレジスタであって、 第ｊ（ｊは２以上ｒ以下の自然数）段において、前記第
    １のクロックドインバータの第１の電源電位に保たれた
    配線と前記第１のクロックドインバータの出力端子と
    が、ゲート電極に第（ｊ−１）段の前記第１のクロック
    ドインバータの出力信号の極性を反転させた信号が入力
    される第１のｎチャネル型ＴＦＴ及び、前記第１のｎチ
    ャネル型ＴＦＴと直列に接続された第２のｎチャネル型
    ＴＦＴを介して接続され、第２段において、前記第２の
    ｎチャネル型ＴＦＴのゲート電極は、第１段の第１のク
    ロックドインバータの出力端子と遅延回路を介して接続
    され、 第ｋ（ｋは３以上ｒ以下の自然数）段において、前記第
    ２のｎチャネル型ＴＦＴのゲート電極は、第（ｋ−２）
    段の第１のクロックドインバータの出力端子と接続され
    ることを特徴とするシフトレジスタ。
19. 【請求項１９】ｒ（ｒは３以上の自然数）個の段を有
    し、 前記ｒ個の段はそれぞれ、クロックパルス及び前記クロ
    ックパルスの極性が反転した反転クロックパルスに同期
    して信号を出力する、第１のクロックドインバータと第
    ２のクロックドインバータとを有し、 前記第１のクロックドインバータの出力端子と前記第２
    のクロックドインバータの出力端子とは、接続され、 前記第１のクロックドインバータの出力信号の極性を反
    転させて前記第２のクロックドインバータに入力する手
    段を有するシフトレジスタであって、 第ｋ（ｋは３以上ｒ以下の自然数）段において、前記第
    １のクロックドインバータの第２の電源電位に保たれた
    配線と前記第１のクロックドインバータの出力端子と
    が、ゲート電極に第（ｋ−１）段の前記第１のクロック
    ドインバータの出力信号の極性を反転させた信号が入力
    される第１のｐチャネル型ＴＦＴ及び、前記第１のｐチ
    ャネル型ＴＦＴと直列に接続された第２のｐチャネル型
    ＴＦＴを介して接続され、 前記第２のｐチャネル型ＴＦＴのゲート電極は、第（ｋ
    −２）段の第１のクロックドインバータの出力端子と接
    続されることを特徴とするシフトレジスタ。
20. 【請求項２０】ｒ（ｒは３以上の自然数）個の段を有
    し、 前記ｒ個の段はそれぞれ、クロックパルス及び前記クロ
    ックパルスの極性が反転した反転クロックパルスに同期
    して信号を出力する第１のクロックドインバータと第２
    のクロックドインバータとを有し、 前記第１のクロックドインバータの出力端子と前記第２
    のクロックドインバータの出力端子とは接続され、 前記第１のクロックドインバータの出力信号の極性を反
    転させて前記第２のクロックドインバータに入力する手
    段を有するシフトレジスタであって、 第ｊ（ｊは２以上ｒ以下の自然数）段において、前記第
    １のクロックドインバータの第１の電源電位に保たれた
    配線と前記第１のクロックドインバータの出力端子と
    が、ゲート電極に第（ｊ−１）段の前記第１のクロック
    ドインバータの出力信号の極性を反転させた信号が入力
    される第１のｐチャネル型ＴＦＴ及び、前記第１のｐチ
    ャネル型ＴＦＴと直列に接続された第２のｐチャネル型
    ＴＦＴを介して接続され、第２段において、前記第２の
    ｐチャネル型ＴＦＴのゲート電極は、第１段の第１のク
    ロックドインバータの出力端子と遅延回路を介して接続
    され、 第ｋ（ｋは３以上ｒ以下の自然数）段において、前記第
    ２のｐチャネル型ＴＦＴのゲート電極は、第（ｋ−２）
    段の第１のクロックドインバータの出力端子と接続され
    ることを特徴とするシフトレジスタ。
21. 【請求項２１】請求項１５乃至請求２０のいずれか一項
    において、 前記シフトレジスタを用いた駆動回路。
22. 【請求項２２】請求項２１において、 前記駆動回路を有する表示装置。
23. 【請求項２３】請求項２２において、 前記表示装置を用いた電子機器。