KR101409110B1 - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR101409110B1
KR101409110B1 KR1020127022026A KR20127022026A KR101409110B1 KR 101409110 B1 KR101409110 B1 KR 101409110B1 KR 1020127022026 A KR1020127022026 A KR 1020127022026A KR 20127022026 A KR20127022026 A KR 20127022026A KR 101409110 B1 KR101409110 B1 KR 101409110B1
Authority
KR
South Korea
Prior art keywords
interconnection
power supply
supply potential
signal
region
Prior art date
Application number
KR1020127022026A
Other languages
English (en)
Other versions
KR20120120348A (ko
Inventor
마유꼬 사까모또
야스아끼 이와세
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20120120348A publication Critical patent/KR20120120348A/ko
Application granted granted Critical
Publication of KR101409110B1 publication Critical patent/KR101409110B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
    • G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
    • G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only

Abstract

모놀리식 게이트 드라이버를 구비한 표시 장치에 있어서, 표시 품위를 저하시키지 않고, 소비 전력을 저감하면서 소형화를 실현하는 것을 목적으로 한다. 클록 신호 등의 구동 신호를 전달하는 구동 신호용 간배선(71)은 시프트 레지스터 영역을 기준으로 해서 표시 영역과는 반대측의 영역에 소스 메탈(701)로 형성된다. 로우 레벨의 직류 전원 전위를 전달하기 위한 VSS용 간배선(73)은 시프트 레지스터 영역과 표시 영역 사이의 영역에 소스 메탈(701)로 형성된다. 시프트 레지스터(410)를 구성하는 쌍안정 회로와 구동 신호용 간배선(71)은 게이트 메탈(702)로 형성된 구동 신호용 지배선(72)에 의해 접속된다. 쌍안정 회로와 VSS용 간배선(73)은 소스 메탈(701)로 형성된 VSS용 지배선(74)에 의해 접속된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 액티브 매트릭스형의 표시 장치에 관한 것으로, 보다 상세하게는 표시 장치 내의 주사 신호선 구동 회로 및 그 근방의 레이아웃에 관한 것이다.
종래, a-SiTFT 액정 패널(박막 트랜지스터의 반도체층에 아몰퍼스 실리콘을 사용한 액정 패널)을 채용한 액정 표시 장치에 있어서는 아몰퍼스 실리콘의 이동도가 비교적 작기 때문에, 게이트 버스 라인(주사 신호선)을 구동하기 위한 게이트 드라이버는 패널을 구성하는 기판의 주변부에 IC(Integrated Circuit)칩으로서 탑재되어 있었다. 그러나, 최근 들어, 장치의 소형화나 저비용화 등을 도모하기 위해서, 기판 위에 직접적으로 게이트 드라이버를 형성하는 일이 행해지고 있다. 이러한 게이트 드라이버는 「모놀리식 게이트 드라이버」 등으로 불리고 있다. 또한, 모놀리식 게이트 드라이버를 구비한 패널은 「게이트 드라이버 모놀리식 패널」 등으로 불리고 있다.
도 21은 게이트 드라이버 모놀리식 패널을 채용한 종래의 액정 표시 장치에 있어서의 게이트 드라이버(모놀리식 게이트 드라이버)의 레이아웃예를 도시하는 도면이다. 도 21에 도시한 바와 같이, 게이트 드라이버에는 표시부에 배치된 복수개의 게이트 버스 라인(주사 신호선)을 순차적으로 구동하기 위한 복수단으로 이루어지는 시프트 레지스터와, 해당 시프트 레지스터를 동작시키기 위한 클록 신호 등을 전달하는 배선이 포함되어 있다. 시프트 레지스터의 각 단은 각 시점에 있어서 두가지 상태(제1 상태 및 제2 상태) 중 어느 한쪽의 상태로 되어 있어서 해당 상태를 나타내는 신호(상태 신호)를 출력용 트랜지스터(도통 단자의 한쪽이 주사 신호 출력용의 단자에 접속된 트랜지스터이며, 해당 트랜지스터의 제어 단자의 전위를 변동시킴으로써 상태 신호의 전위를 제어하기 위한 트랜지스터)를 통해서 주사 신호로서 출력하는 쌍안정 회로로 되어 있다. 또한, 도 21에는 시프트 레지스터의 2단분에 대응하는 레이아웃만을 도시하고 있다. 배선으로서는 클록 신호 CK1, CK1B, CK2, 및 CK2B나 각 쌍안정 회로의 상태를 초기화하기 위한 클리어 신호 CLR을 전달하는 구동 신호용 간배선, 로우 레벨의 직류 전원 전위 VSS를 전달하는 VSS용 간배선, 및 구동 신호용 간배선이나 VSS용 간배선과 각 쌍안정 회로를 접속하는 지배선이 기판 위에 형성되어 있다. 또한, 이하에 있어서는 시프트 레지스터가 형성되어 있는 영역을 「시프트 레지스터 영역」이라 하고, 구동 신호용 및 VSS용의 간배선이 형성되어 있는 영역을 「간배선 영역」이라 하고, 표시부에 상당하는 영역을 「표시 영역」이라 한다.
그런데, 일반적으로 회로를 구성하는 경우, 입력부에 인접하도록 회로부가 배치되고, 그 회로부에 인접하도록 출력부가 배치된다. 종래의 모놀리식 게이트 드라이버에 있어서도, 도 21에 도시한 바와 같이, 입력부에 상당하는 간배선 영역이 시프트 레지스터 영역에 인접하도록 형성되고, 출력부에 상당하는 부호 90으로 나타내는 부분도 시프트 레지스터 영역에 인접하도록 형성되어 있다. 이러한 배치가 일반적이며, 각종 신호용의 간배선은 상술한 간배선 영역에 통합해서 형성되어 있다. 도 21에 도시한 구성에 있어서, 각 배선의 구체적인 배치에 착안하면, 구동 신호용 간배선 및 VSS용 간배선은 시프트 레지스터 영역을 기준으로 하면 표시 영역과는 반대측의 영역에 형성되어 있다. 구동 신호용 간배선과 VSS용 간배선의 위치 관계에 착안하면, 구동 신호용 간배선보다도 VSS용 간배선쪽이 패널의 에지부에 가까운 영역에 형성되어 있다. 또한, 도 21에 도시하는 예에 있어서는 VSS용 간배선과 지배선은 같은 층에 형성되고, 구동 신호용 간배선과 지배선은 다른 층에 형성되어 있다. 이로 인해, 구동 신호용 간배선과 지배선은 콘택트를 통해서 접속되어 있다.
또한, 본건 발명에 관하여, 이하의 선행기술문헌이 알려져 있다. 일본 특허 공개 제2006-79041호 공보, 일본 특허 공개 제2007-316642호 공보, 및 일본 특허 공표 제2005-527856호 공보에는 게이트 드라이버 내의 시프트 레지스터의 2단분에 관한 레이아웃예가 개시되어 있다. 특히, 일본 특허 공개 제2006-79041호 공보의 도 2 및 일본 특허 공표 제2005-527856호 공보의 도 6에는 패널의 에지부로부터 시프트 레지스터 영역에 접근함에 따라서 간배선의 폭이 좁아지도록 구성된 레이아웃예가 개시되어 있다.
일본 특허 공개 제2006-79041호 공보 일본 특허 공개 제2007-316642호 공보 일본 특허 공표 제2005-527856호 공보
그런데, 종래의 구성에 의하면, 도 21에 있어서 부호 91로 나타내는 부분과 같이, 직류 전원 전위 VSS를 VSS용 간배선으로부터 쌍안정 회로에 부여하기 위한 지배선과 구동 신호용 간배선의 중첩부가 존재한다. 이 중첩부는 부하 용량이 되므로, 이하와 같은 현상이 발생할 수 있다. 우선, VSS용 간배선으로부터 쌍안정 회로에는 원래 일정한 전위인 VSS 전위가 부여되어야 하지만, 클록 신호의 파형의 변동에 기인해서 VSS 전위가 변동한다. 또한, 구동 신호용 간배선에 의해 전달되는 클록 신호 등에 대하여, 상기 중첩부의 부하 용량에 기인해서 파형 둔화가 발생한다. 종래의 구성에 의하면, 이상과 같은 현상이 발생할 수 있으므로, 표시 품위의 저하가 우려된다. 또한, 도 21에 도시한 구성과 마찬가지의 구동 신호용 간배선이 형성되어 있는 경우에 클리어 신호 CLR용의 간배선과 시프트 레지스터 영역 사이에 VSS용 간배선이 배치되면, 구동 신호용의 지배선과 VSS용 간배선의 중첩부가 존재하게 되므로, 클록 신호의 파형의 변동에 기인해서 VSS 전위가 변동한다. 따라서, 도 21에 도시한 구성과 마찬가지로 표시 품위의 저하가 우려된다. 또한, 종래부터 표시 장치에 대하여, 저소비 전력화나 소형화가 강하게 요구되고 있다.
따라서 본 발명은 모놀리식 게이트 드라이버를 구비한 표시 장치에 있어서, 표시 품위를 저하시키지 않고, 소비 전력을 저감하면서 소형화를 실현하는 것을 목적으로 한다.
본 발명의 제1 국면은 표시 장치로서,
기판과,
상기 기판 위의 영역 중 화상을 표시하기 위한 표시 영역에 형성된 화소 회로와,
상기 표시 영역에 형성되고, 상기 화소 회로의 일부를 구성하는 복수의 주사 신호선과,
상기 기판 위의 영역 중 상기 표시 영역 외의 영역에 형성된 시프트 레지스터로서, 상기 복수의 주사 신호선과 1대1로 대응하도록 형성된 복수의 쌍안정 회로 - 상기 복수의 쌍안정 회로는, 제1 상태와 제2 상태를 가지며 서로 직렬로 접속됨 - 로 이루어지고, 복수의 클록 신호에 기초하여 상기 복수의 쌍안정 회로가 순차적으로 제1 상태로 됨으로써 상기 복수의 주사 신호선을 순차적으로 구동하는 시프트 레지스터와,
상기 시프트 레지스터가 형성되어 있는 영역인 시프트 레지스터 영역을 기준으로 해서 상기 표시 영역과는 반대측의 영역에 형성되고, 상기 복수의 클록 신호를 포함해 상기 복수의 쌍안정 회로의 동작을 제어하기 위한 신호인 시프트 레지스터 구동 신호를 전달하는 구동 신호용 간배선과,
상기 구동 신호용 간배선과 각 쌍안정 회로를 접속하는 구동 신호용 지배선과,
상기 복수의 쌍안정 회로에 부여되어야 할 직류 전원 전위를 전달하는 직류 전원 전위용 간배선과,
상기 직류 전원 전위용 간배선과 각 쌍안정 회로를 접속하는 직류 전원 전위용 지배선을 구비하고,
상기 직류 전원 전위용 간배선은 상기 시프트 레지스터 영역과 상기 표시 영역 사이의 영역에 형성되어 있는 것을 특징으로 한다.
본 발명의 제2 국면은 본 발명의 제1 국면에 있어서,
상기 기판은 상기 복수의 쌍안정 회로에 형성되는 박막 트랜지스터의 소스 전극을 포함하는 배선 패턴을 형성하는 제1 금속막과 상기 박막 트랜지스터의 게이트 전극을 포함하는 배선 패턴을 형성하는 제2 금속막을 포함하는 층 구조를 갖고,
상기 직류 전원 전위용 간배선과 상기 직류 전원 전위용 지배선은 상기 제1 금속막 또는 상기 제2 금속막 중 어느 하나의 동일한 금속막으로 형성되어 있는 것을 특징으로 한다.
본 발명의 제3 국면은 본 발명의 제2 국면에 있어서,
상기 직류 전원 전위용 간배선에는 상기 복수의 쌍안정 회로에 부여되어야 할 로우 레벨의 직류 전원 전위를 전달하는 제1 직류 전원 전위용 간배선이 포함되어 있는 것을 특징으로 한다.
본 발명의 제4 국면은 본 발명의 제3 국면에 있어서,
상기 제1 직류 전원 전위용 간배선은 상기 제1 금속막으로 형성되어 있는 것을 특징으로 한다.
본 발명의 제5 국면은 본 발명의 제3 국면에 있어서,
상기 직류 전원 전위용 간배선에는 상기 복수의 쌍안정 회로에 부여되어야 할 하이 레벨의 직류 전원 전위를 전달하는 제2 직류 전원 전위용 간배선이 더 포함되어 있는 것을 특징으로 한다.
본 발명의 제6 국면은 본 발명의 제5 국면에 있어서,
상기 직류 전원 전위용 지배선에는 상기 제1 직류 전원 전위용 간배선과 각 쌍안정 회로를 접속하는 제1 직류 전원 전위용 지배선과, 상기 제2 직류 전원 전위용 간배선과 각 쌍안정 회로를 접속하는 제2 직류 전원 전위용 지배선이 더 포함되고,
상기 제1 직류 전원 전위용 간배선과 상기 제1 직류 전원 전위용 지배선은 상기 제1 금속막 또는 상기 제2 금속막 중 어느 하나의 동일한 금속막으로 형성되고,
상기 제2 직류 전원 전위용 간배선과 상기 제2 직류 전원 전위용 지배선은 상기 제1 금속막 또는 상기 제2 금속막 중 어느 하나의 동일한 금속막으로 형성되고,
상기 제1 직류 전원 전위용 간배선과 상기 제2 직류 전원 전위용 간배선은 서로 다른 금속막으로 형성되어 있는 것을 특징으로 한다.
본 발명의 제7 국면은 본 발명의 제2 국면에 있어서,
상기 구동 신호용 간배선은 상기 제1 금속막으로 형성되어 있는 것을 특징으로 한다.
본 발명의 제8 국면은 본 발명의 제1 국면에 있어서,
상기 직류 전원 전위용 간배선 및 상기 구동 신호용 간배선을 구성하는 모든 배선에 대해서, 배선폭이 서로 동등하게 되어 있는 것을 특징으로 한다.
본 발명의 제9 국면은 본 발명의 제1 국면에 있어서,
상기 시프트 레지스터 구동 신호 중 상기 복수의 클록 신호 이외의 신호이며 1 프레임 기간 중에 5회 이하의 펄스를 생성하는 신호를 전달하는 간배선이, 상기 시프트 레지스터 영역과 상기 표시 영역 사이의 영역에 형성되어 있는 것을 특징으로 한다.
본 발명의 제1 국면에 의하면, 직류 전원 전위용 간배선은 시프트 레지스터 영역과 표시 영역 사이의 영역에 형성되고, 구동 신호용 간배선은 시프트 레지스터 영역을 기준으로 해서 표시 영역과는 반대측의 영역에 형성된다. 이로 인해, 종래의 구성과는 달리, 직류 전원 전위용 간배선으로부터 쌍안정 회로에 직류 전원 전위를 부여하기 위한 직류 전원 전위용 지배선과 구동 신호용 간배선의 중첩부가 존재하지 않는다. 따라서, 그러한 중첩부에 기인하는 부하 용량이 발생하지 않아, 클록 신호 등의 구동 신호의 파형의 변동에 기인하는 직류 전원 전위의 변동이 억제된다. 이에 의해, 직류 전원 전위용 간배선의 폭을 종래보다도 좁게 하는 것이 가능하게 된다. 또한, 직류 전원 전위용 지배선과 구동 신호용 간배선의 중첩부에 기인하는 부하 용량이 발생하지 않는 점에서, 구동 신호용 간배선에 의해 전달되는 클록 신호 등의 구동 신호의 파형 둔화의 발생이 억제된다. 이에 의해, 구동 신호용 간배선의 폭을 종래보다도 좁게 하는 것이 가능하게 된다. 또한, 종래보다도 부하 용량이 저감되므로, 저소비 전력화가 가능하게 된다. 또한, 상술한 바와 같이 직류 전원 전위용 간배선의 폭이나 구동 신호용 간배선의 폭을 종래보다도 좁게 할 수 있으므로, 패널의 프레임폭 협소화가 가능하게 된다.
본 발명의 제2 국면에 의하면, 직류 전원 전위용 간배선과 직류 전원 전위용 지배선을 접속하기 위한 콘택트가 불필요하게 되므로, 콘택트 부분에서 배선폭이 좁아지는 것에 기인하는 저항의 증대가 억제된다.
본 발명의 제3 국면에 의하면, 로우 레벨의 직류 전원 전위가 부여되는 시프트 레지스터를 구비한 표시 장치에 있어서, 본 발명의 제1 국면과 마찬가지의 효과 및 본 발명의 제2 국면과 마찬가지의 효과가 얻어진다.
본 발명의 제4 국면에 의하면, 로우 레벨의 직류 전원 전위를 전달하는 간배선은 시프트 레지스터를 구성하는 쌍안정 회로 내의 박막 트랜지스터의 소스 전극과 같은 금속막으로 형성된다. 여기서, 일반적으로 쌍안정 회로에서는 로우 레벨의 직류 전원 전위는 박막 트랜지스터의 소스 전극에 부여된다. 이상으로부터 시프트 레지스터 영역에 콘택트를 구비하지 않고, 쌍안정 회로 내의 박막 트랜지스터의 소스 전극에 로우 레벨의 직류 전원 전위를 부여할 수 있다.
본 발명의 제5 국면에 의하면, 로우 레벨의 직류 전원 전위와 하이 레벨의 직류 전원 전위가 부여되는 시프트 레지스터를 구비한 표시 장치에 있어서, 본 발명의 제1 국면과 마찬가지의 효과 및 본 발명의 제2 국면과 마찬가지의 효과가 얻어진다.
본 발명의 제6 국면에 의하면, 로우 레벨의 직류 전원 전위와 하이 레벨의 직류 전원 전위가 부여되는 시프트 레지스터를 구비한 표시 장치에 있어서, 로우 레벨의 직류 전원 전위용의 배선 및 하이 레벨의 직류 전원 전위용의 배선의 양쪽에 대해서 간배선과 지배선을 접속하기 위한 콘택트가 불필요하게 되므로, 콘택트 부분에서 배선폭이 좁아지는 것에 기인하는 저항의 증대가 억제된다.
본 발명의 제7 국면에 의하면, 시프트 레지스터 영역에 콘택트를 구비하지 않고, 쌍안정 회로 내의 박막 트랜지스터에 클록 신호 등의 구동 신호를 부여할 수 있다.
본 발명의 제8 국면에 의하면, 직류 전원 전위용 간배선의 배선폭이 구동 신호용 간배선의 배선폭과 동등하게 된 구성에 있어서, 본 발명의 제1 국면과 마찬가지의 효과가 얻어진다.
본 발명의 제9 국면에 의하면, 직류 전원 전위용 간배선뿐만 아니라 온 듀티가 작은 신호를 전달하는 간배선도 시프트 레지스터 영역과 표시 영역 사이의 영역에 형성된 구성에 있어서, 본 발명의 제1 국면과 마찬가지의 효과가 얻어진다.
도 1은 본 발명의 제1 실시 형태에 따른 액티브 매트릭스형의 액정 표시 장치에 있어서의 게이트 드라이버 및 그 근방의 레이아웃도이다.
도 2는 상기 제1 실시 형태에 있어서, 액정 표시 장치의 전체 구성을 도시하는 블록도이다.
도 3은 상기 제1 실시 형태에 있어서의 어레이 기판의 부분 단면도이다.
도 4는 상기 제1 실시 형태에 있어서, 게이트 드라이버의 구성을 설명하기 위한 블록도이다.
도 5는 상기 제1 실시 형태에 있어서, 게이트 드라이버 내의 시프트 레지스터의 구성을 도시하는 블록도이다.
도 6은 상기 제1 실시 형태에 있어서, 게이트 드라이버의 동작에 대해서 설명하기 위한 신호 파형도이다.
도 7은 상기 제1 실시 형태에 있어서, 게이트 드라이버의 동작에 대해서 설명하기 위한 신호 파형도이다.
도 8은 상기 제1 실시 형태에 있어서, 시프트 레지스터의 1단분(쌍안정 회로)의 구성예를 도시하는 회로도이다.
도 9는 상기 제1 실시 형태에 있어서, 시프트 레지스터의 동작을 설명하기 위한 신호 파형도이다.
도 10은 상기 제1 실시 형태의 변형예에 있어서의 게이트 드라이버 및 그 근방의 레이아웃도이다.
도 11은 상기 제1 실시 형태의 변형예에 있어서의 게이트 드라이버 내의 시프트 레지스터의 구성을 도시하는 블록도이다.
도 12는 본 발명의 제2 실시 형태에 따른 액티브 매트릭스형의 액정 표시 장치에 있어서의 시프트 레지스터의 1단분(쌍안정 회로)의 일 구성예를 도시하는 회로도이다.
도 13은 상기 제2 실시 형태에 있어서의 게이트 드라이버 및 그 근방의 레이아웃도이다.
도 14는 상기 제2 실시 형태의 제1 변형예에 있어서의 게이트 드라이버 및 그 근방의 레이아웃도이다.
도 15는 상기 제2 실시 형태의 제2 변형예에 있어서의 게이트 드라이버 및 그 근방의 레이아웃도이다.
도 16은 상기 제2 실시 형태의 제3 변형예에 있어서의 게이트 드라이버 및 그 근방의 레이아웃도이다.
도 17은 상기 제2 실시 형태의 제4 변형예에 있어서의 게이트 드라이버 및 그 근방의 레이아웃도이다.
도 18은 본 발명의 제3 실시 형태에 따른 액티브 매트릭스형의 액정 표시 장치에 있어서의 게이트 드라이버 및 그 근방의 레이아웃도이다.
도 19는 상기 제3 실시 형태의 제1 변형예에 있어서의 게이트 드라이버 및 그 근방의 레이아웃도이다.
도 20은 상기 제3 실시 형태의 제2 변형예에 있어서의 게이트 드라이버 및 그 근방의 레이아웃도이다.
도 21은 게이트 드라이버 모놀리식 패널을 채용한 종래의 액정 표시 장치에 있어서의 게이트 드라이버의 레이아웃예를 도시하는 도면이다.
이하, 첨부 도면을 참조하면서, 본 발명의 실시 형태에 대해서 설명한다.
<1. 제1 실시 형태>
<1.1 전체 구성 및 동작 개요>
도 2는 본 발명의 제1 실시 형태에 따른 액티브 매트릭스형의 액정 표시 장치의 전체 구성을 도시하는 블록도이다. 도 2에 도시한 바와 같이, 이 액정 표시 장치는 전원(100)과 DC/DC 컨버터(110)와 표시 제어 회로(200)와 소스 드라이버(영상 신호선 구동 회로)(300)와 게이트 드라이버(주사 신호선 구동 회로)(400)와 공통 전극 구동 회로(500)와 표시부(600)를 구비하고 있다. 또한, 본 실시 형태에 있어서는 게이트 드라이버(400)와 표시부(600)는 동일 기판(액정 패널을 구성하는 2매의 기판 중 한쪽의 기판인 어레이 기판)(7) 위에 형성된다. 즉, 본 실시 형태에 있어서의 게이트 드라이버(400)는 「모놀리식 게이트 드라이버」이다.
표시부(600)에는 복수개(j개)의 소스 버스 라인(영상 신호선) SL1 내지 SLj와, 복수개(i개)의 게이트 버스 라인(주사 신호선) GL1 내지 GLi와, 그들 소스 버스 라인 SL1 내지 SLj와 게이트 버스 라인 GL1 내지 GLi의 교차점에 각각 대응해서 형성된 복수개(i×j개)의 화소 형성부를 포함하는 화소 회로가 형성되어 있다.
상기 복수개의 화소 형성부는 매트릭스 형상으로 배치되어 화소 어레이를 구성한다. 각 화소 형성부는 대응하는 교차점을 통과하는 게이트 버스 라인에 게이트 단자가 접속됨과 함께 해당 교차점을 통과하는 소스 버스 라인에 소스 단자가 접속된 스위칭 소자인 박막 트랜지스터(TFT)(60)와, 그 박막 트랜지스터(60)의 드레인 단자에 접속된 화소 전극과, 상기 복수개의 화소 형성부에 공통적으로 형성된 대향 전극인 공통 전극 Ec와, 상기 복수개의 화소 형성부에 공통적으로 형성되어 화소 전극과 공통 전극 Ec 사이에 끼움 지지된 액정층으로 이루어진다. 그리고, 화소 전극과 공통 전극 Ec에 의해 형성되는 액정 용량에 의해, 화소 용량 Cp가 구성된다. 또한, 통상 화소 용량 Cp에 확실하게 전압을 유지하기 위해, 액정 용량에 병렬로 보조 용량이 형성되지만, 보조 용량은 본 발명에는 직접적으로 관계하지 않으므로 그 설명 및 도시를 생략한다.
전원(100)은 DC/DC 컨버터(110)와 표시 제어 회로(200)와 공통 전극 구동 회로(500)에 소정의 전원 전압을 공급한다. DC/DC 컨버터(110)는 소스 드라이버(300) 및 게이트 드라이버(400)를 동작시키기 위한 소정의 직류 전압을 전원 전압으로부터 생성하고, 그것을 소스 드라이버(300) 및 게이트 드라이버(400)에 공급한다. 공통 전극 구동 회로(500)는 공통 전극 Ec에 소정의 전위 Vcom을 부여한다.
표시 제어 회로(200)는 외부로부터 보내져오는 화상 신호 DAT 및 수평 동기 신호나 수직 동기 신호 등의 타이밍 신호군 TG를 수취하고, 디지털 영상 신호 DV와, 표시부(600)에 있어서의 화상 표시를 제어하기 위한 소스 스타트 펄스 신호 SSP, 소스 클록 신호 SCK, 래치 스트로브 신호 LS, 게이트 스타트 펄스 신호 GSP, 게이트 엔드 펄스 신호 GEP, 및 게이트 클록 신호 GCK를 출력한다. 또한, 본 실시 형태에 있어서는 게이트 클록 신호 GCK는 4상의 클록 신호 CK1(이하 「제1 게이트 클록 신호」라 함), CK1B(이하 「제2 게이트 클록 신호」라 함), CK2(이하 「제3 게이트 클록 신호」라 함), 및 CK2B(이하 「제4 게이트 클록 신호」라 함)에 의해서 구성되어 있다.
소스 드라이버(300)는 표시 제어 회로(200)로부터 출력되는 디지털 영상 신호 DV, 소스 스타트 펄스 신호 SSP, 소스 클록 신호 SCK, 및 래치 스트로브 신호 LS를 수취하고, 각 소스 버스 라인 SL1 내지 SLj에 구동용 영상 신호 S(1) 내지 S(j)를 인가한다.
게이트 드라이버(400)는 표시 제어 회로(200)로부터 출력되는 게이트 스타트 펄스 신호 GSP, 게이트 엔드 펄스 신호 GEP, 및 게이트 클록 신호 GCK에 기초하여, 액티브한 주사 신호 Gout(1) 내지 Gout(i)의 각 게이트 버스 라인 GL1 내지 GLi로의 인가를 1 수직 주사 기간을 주기로서 반복한다. 또한, 이 게이트 드라이버(400)에 관한 상세한 설명은 후술한다.
이상과 같이 하여, 각 소스 버스 라인 SL1 내지 SLj에 구동용 영상 신호 S(1) 내지 S(j)가 인가되고, 각 게이트 버스 라인 GL1 내지 GLi에 주사 신호 Gout(1) 내지 Gout(i)가 인가됨으로써, 외부로부터 보내져온 화상 신호 DAT에 기초하는 화상이 표시부(600)에 표시된다.
<1.2 어레이 기판의 구조>
도 3은 어레이 기판(7)의 부분 단면도이다. 어레이 기판(7)은 게이트 드라이버(400)나 화소 회로 등을 형성하기 위해 적층 구조로 되어 있고, 그 적층 구조 내에는 2개의 금속막(금속층)이 포함되어 있다. 구체적으로는 도 3에 도시한 바와 같이, 유리 기판(700) 위에 금속막(702), 보호막(712), 금속막(701), 및 보호막(711)이 적층되어 있다. 금속막(701)은 게이트 드라이버(400)나 화소 회로에 형성되는 박막 트랜지스터의 소스 전극(및 드레인 전극)을 형성하기 위해서 사용되고 있다. 따라서, 이하 이러한 금속막(701)을 「소스 메탈」(701)이라 한다. 금속막(702)은 상기 박막 트랜지스터의 게이트 전극을 형성하기 위해서 사용되고 있다. 따라서, 이하 이러한 금속막(702)을 「게이트 메탈」(702)이라 한다. 또한, 소스 메탈(701) 및 게이트 메탈(702)에 대해서는 박막 트랜지스터의 전극으로서 이용될뿐만 아니라, 게이트 드라이버(400) 내 혹은 화소 회로 내에 형성되는 배선 패턴으로서도 이용된다. 또한, 본 실시 형태에 있어서는 소스 메탈(701)에 의해 제1 금속막이 실현되고, 게이트 메탈(702)에 의해 제2 금속막이 실현되어 있다.
<1.3 게이트 드라이버>
<1.3.1 게이트 드라이버의 구성 및 동작>
이어서, 본 실시 형태에 있어서의 게이트 드라이버(400)의 구성에 대해서 설명한다. 도 4에 도시한 바와 같이, 게이트 드라이버(400)는 복수단의 시프트 레지스터(410)에 의해 구성되어 있다. 표시부(600)에는 i행×j열의 화소 매트릭스가 형성되어 있는 바, 그들 화소 매트릭스의 각 행과 1대1로 대응하도록 시프트 레지스터(410)의 각 단이 형성되어 있다. 또한, 시프트 레지스터(410)의 각 단은 각 시점에 있어서 두가지 상태(제1 상태 및 제2 상태) 중 어느 한쪽의 상태로 되어 있고 해당 상태를 나타내는 신호(이하 「상태 신호」라 함)를 출력하는 쌍안정 회로로 되어 있다. 이와 같이, 이 시프트 레지스터(410)는 i개의 쌍안정 회로로 구성되어 있다. 또한, 게이트 드라이버(400)의 레이아웃에 대해서는 후술한다.
도 5는 게이트 드라이버(400) 내의 시프트 레지스터(410)의 구성을 도시하는 블록도이다. 상술한 바와 같이, 이 시프트 레지스터(410)는 i개의 쌍안정 회로로 구성되어 있다. 각 쌍안정 회로에는 4상의 클록 신호 CKA(이하 「제1 클록」이라 함), CKB(이하 「제2 클록」이라 함), CKC(이하 「제3 클록」이라 함), 및 CKD(이하 「제4 클록」이라 함)를 수취하기 위한 입력 단자와, 세트 신호 S를 수취하기 위한 입력 단자와, 리셋 신호 R을 수취하기 위한 입력 단자와, 클리어 신호 CLR을 수취하기 위한 입력 단자와, 로우 레벨의 직류 전원 전위 VSS를 수취하기 위한 입력 단자와, 상태 신호 Q를 출력하기 위한 출력 단자가 형성되어 있다.
시프트 레지스터(410)의 각 단(각 쌍안정 회로)의 입력 단자에 부여되는 신호는 다음과 같이 되어 있다. 1단째에 대해서는 제1 게이트 클록 신호 CK1이 제1 클록 CKA로서 부여되고, 제2 게이트 클록 신호 CK1B가 제2 클록 CKB로서 부여되고, 제4 게이트 클록 신호 CK2B가 제3 클록 CKC로서 부여되고, 제3 게이트 클록 신호 CK2가 제4 클록 CKD로서 부여된다. 2단째에 대해서는 제2 게이트 클록 신호 CK1B가 제1 클록 CKA로서 부여되고, 제1 게이트 클록 신호 CK1이 제2 클록 CKB로서 부여되고, 제3 게이트 클록 신호 CK2가 제3 클록 CKC로서 부여되고, 제4 게이트 클록 신호 CK2B가 제4 클록 CKD로서 부여된다. 3단째 이후에 대해서는 상술한 1단째에서 2단째까지의 구성과 마찬가지의 구성이 2단씩 반복된다. 또한, 1단째에는 게이트 스타트 펄스 신호 GSP가 세트 신호 S로서 부여된다. 2단째 이후에 대해서는 전단의 상태 신호 Q가 세트 신호 S로서 부여된다. 또한, i단째에는 게이트 엔드 펄스 신호 GEP가 리셋 신호 R로서 부여된다. 1 내지 (i-1)단째에 대해서는 다음 단의 상태 신호 Q가 리셋 신호 R로서 부여된다. 또한, 로우 레벨의 직류 전원 전위 VSS와 클리어 신호 CLR에 대해서는 모든 단에 공통적으로 부여된다.
이어서, 도 5 내지 도 7을 참조하면서, 본 실시 형태에 있어서의 게이트 드라이버(400)의 동작에 대해서 설명한다. 시프트 레지스터(410)에는 4상의 클록 신호(제1 게이트 클록 신호 CK1, 제2 게이트 클록 신호 CK1B, 제3 게이트 클록 신호 CK2, 및 제4 게이트 클록 신호 CK2B), 게이트 스타트 펄스 신호 GSP, 게이트 엔드 펄스 신호 GEP, 로우 레벨의 직류 전원 전위 VSS, 및 클리어 신호 CLR이 부여된다.
도 6에 도시한 바와 같이, 제1 게이트 클록 신호 CK1과 제2 게이트 클록 신호 CK1B는 180도(1 수평 주사 기간에 상당하는 기간) 위상이 어긋나 있고, 제3 게이트 클록 신호 CK2와 제4 게이트 클록 신호 CK2B는 180도 위상이 어긋나 있다. 또한, 제3 게이트 클록 신호 CK2에 대해서는 제1 게이트 클록 신호 CK1보다도 위상이 90도 뒤져 있다. 이들 제1 내지 제4 게이트 클록 신호 CK1, CKB1, CK2, 및 CK2B에 대해서는 모두 1 수평 주사 기간마다 하이 레벨(H 레벨)의 상태로 된다.
이 시프트 레지스터(410)의 1단째에 세트 신호 S로서의 게이트 스타트 펄스 신호 GSP가 부여되면, 상기 제1 내지 제4 게이트 클록 신호 CK1, CKB1, CK2, 및 CK2B에 기초하여, 게이트 스타트 펄스 신호 GSP에 포함되는 펄스(이 펄스는 각 단으로부터 출력되는 상태 신호 Q에 포함됨)가 1단째로부터 i단째로 순차적으로 전송된다. 그리고, 이 펄스의 전송에 따라, 시프트 레지스터(410)의 각 단으로부터 출력되는 상태 신호 Q가 순차적으로 하이 레벨이 된다. 그리고, 각 단으로부터 출력되는 상태 신호 Q는 주사 신호 Gout(1) 내지 Gout(i)로서 각 게이트 버스 라인 GL1 내지 GLi에 부여된다. 이에 의해, 도 7에 도시한 바와 같이, 1 수평 주사 기간씩 순차적으로 하이 레벨로 되는 주사 신호가 표시부(600) 내의 게이트 버스 라인에 부여된다.
<1.3.2 쌍안정 회로의 구성 및 동작>
도 8은 시프트 레지스터(410)에 포함되어 있는 쌍안정 회로의 구성(시프트 레지스터(410)의 1단분의 구성)을 도시하는 회로도이다. 도 8에 도시한 바와 같이, 이 쌍안정 회로는 10개의 박막 트랜지스터 MA, MB, MI, MF, MJ, MK, ME, ML, MN, 및 MD와, 캐패시터 CAP1을 구비하고 있다. 또한, 이 쌍안정 회로는 제1 클록 CKA를 수취하는 입력 단자, 제2 클록 CKB를 수취하는 입력 단자, 제3 클록 CKC를 수취하는 입력 단자, 제4 클록 CKD를 수취하는 입력 단자, 세트 신호 S를 수취하는 입력 단자, 리셋 신호 R을 수취하는 입력 단자, 클리어 신호 CLR을 수취하는 입력 단자, 및 상태 신호 Q를 출력하는 출력 단자를 구비하고 있다. 또한, 상술한 박막 트랜지스터의 반도체층은 아몰퍼스 실리콘, 미결정 실리콘, 금속 산화물(예를 들어 Zn을 포함하는 산화물, In을 포함하는 산화물, Ga를 포함하는 산화물) 등을 사용해서 기판 위에 형성되어 있다.
박막 트랜지스터 MB의 소스 단자와 박막 트랜지스터 MA의 드레인 단자와 박막 트랜지스터 MJ의 게이트 단자와 박막 트랜지스터 ME의 드레인 단자와 박막 트랜지스터 ML의 드레인 단자와 박막 트랜지스터 MI의 게이트 단자와 캐패시터 CAP1의 일단부는 서로 접속되어 있다. 또한, 이들이 서로 접속되어 있는 영역(배선)을 편의상 「제1 노드」라 하고, 부호 N1을 붙인다.
박막 트랜지스터 MJ의 드레인 단자와 박막 트랜지스터 MK의 드레인 단자와 박막 트랜지스터 MF의 소스 단자와 박막 트랜지스터 ME의 게이트 단자는 서로 접속되어 있다. 또한, 이들이 서로 접속되어 있는 영역(배선)을 편의상 「제2 노드」라 하고, 부호 N2를 붙인다.
이어서, 각 구성 요소의 이 쌍안정 회로에 있어서의 기능에 대해서 설명한다. 박막 트랜지스터 MA는 클리어 신호가 하이 레벨이 되어 있을 때에, 제1 노드 N1의 전위를 로우 레벨로 한다. 박막 트랜지스터 MB는 세트 신호 S가 하이 레벨이 되어 있을 때에, 제1 노드 N1의 전위를 하이 레벨로 한다. 박막 트랜지스터 MI는 제1 노드 N1의 전위가 하이 레벨이 되어 있을 때에, 제1 클록 CKA의 전위를 출력 단자에 부여한다. 박막 트랜지스터 MF는 제3 클록 CKC가 하이 레벨이 되어 있을 때에, 제2 노드 N2의 전위를 하이 레벨로 한다.
박막 트랜지스터 MJ는 제1 노드 N1의 전위가 하이 레벨이 되어 있을 때에, 제2 노드 N2의 전위를 로우 레벨로 한다. 이 쌍안정 회로의 출력 단자에 접속된 게이트 버스 라인이 선택되어 있는 기간(이하, 「선택 기간」이라 함) 중에 가령 제2 노드 N2가 하이 레벨로 되어 박막 트랜지스터 ME가 온 상태가 되면, 제1 노드 N1의 전위가 저하되어 박막 트랜지스터 MI가 오프 상태가 된다. 그러한 현상을 방지하기 위해서 박막 트랜지스터 MJ가 형성되어 있다.
박막 트랜지스터 MK는 제4 클록 CKD가 하이 레벨이 되어 있을 때에, 제2 노드 N2의 전위를 로우 레벨로 한다. 가령 박막 트랜지스터 MK가 형성되어 있지 않으면, 선택 기간 이외의 기간 중, 제2 노드 N2의 전위는 항상 하이 레벨로 되어 박막 트랜지스터 ME에 바이어스 전압이 계속해서 가해지게 된다. 그렇게 되면, 박막 트랜지스터 ME의 임계값 전압이 상승하여, 박막 트랜지스터 ME는 스위치로서 충분히 기능하지 않게 된다. 이러한 현상을 방지하기 위해서 박막 트랜지스터 MK가 형성되어 있다.
박막 트랜지스터 ME는 제2 노드 N2의 전위가 하이 레벨이 되어 있을 때에, 제1 노드 N1의 전위를 로우 레벨로 한다. 박막 트랜지스터 ML은 리셋 신호 R이 하이 레벨이 되어 있을 때에, 제1 노드 N1의 전위를 로우 레벨로 한다. 박막 트랜지스터 MN은 리셋 신호 R이 하이 레벨이 되어 있을 때에, 출력 단자의 전위를 로우 레벨로 한다. 박막 트랜지스터 MD는 제2 클록 CKB가 하이 레벨이 되어 있을 때에, 출력 단자의 전위를 로우 레벨로 한다. 캐패시터 CAP1은 이 쌍안정 회로의 출력 단자에 접속된 게이트 버스 라인이 선택되어 있는 기간 중에 제1 노드 N1의 전위를 하이 레벨로 유지하기 위한 보상 용량으로서 기능한다.
이어서, 도 8 및 도 9를 참조하면서, 본 실시 형태에 있어서의 쌍안정 회로의 동작에 대해서 설명한다. 이 액정 표시 장치의 동작 중, 쌍안정 회로에는 도 9에 도시한 바와 같은 파형의 제1 내지 제4 클록 CKA 내지 CKD가 부여된다. 시점 t0이 되면, 세트 신호 S의 펄스가 쌍안정 회로에 부여된다. 박막 트랜지스터 MB는 다이오드 접속이 되어 있으므로, 이 세트 신호 S의 펄스에 의해, t0 내지 t1의 기간 중, 제1 노드 N1은 프리차지된다. 이 기간 중, 박막 트랜지스터 MJ는 온 상태로 되므로 제2 노드 N2의 전위는 로우 레벨로 된다. 또한, 이 기간 중, 리셋 신호 R은 로우 레벨로 되어 있다. 이상으로부터, 박막 트랜지스터 ME 및 박막 트랜지스터 ML은 오프 상태로 되고, 프리차지에 의해 상승한 제1 노드 N1의 전위가 시점 t0 내지 시점 t1의 기간 중에 저하되는 일은 없다.
시점 t1이 되면, 제1 클록 CKA가 로우 레벨로부터 하이 레벨로 변화한다. 여기서, 박막 트랜지스터 MI의 소스 단자에는 제1 클록 CKA가 부여되어 있고, 또한 박막 트랜지스터 MI의 게이트-소스 사이에는 기생 용량(도시하지 않음)이 존재한다. 이로 인해, 박막 트랜지스터 MI의 소스 전위의 상승에 따라, 제1 노드 N1의 전위도 상승한다(제1 노드 N1이 부트스트랩된다). 그 결과, 박막 트랜지스터 MI는 온 상태로 된다. 제1 클록 CKA가 하이 레벨이 된 상태는 시점 t2까지 유지되므로, 시점 t1 내지 시점 t2의 기간 중, 상태 신호 Q는 하이 레벨로 된다. 이에 의해, 이 하이 레벨의 상태 신호 Q를 출력하는 쌍안정 회로에 접속된 게이트 버스 라인이 선택 상태로 되고, 해당 게이트 버스 라인에 대응하는 행의 화소 형성부에 있어서 화소 용량 Cp로의 영상 신호의 기입이 행해진다. 또한, 시점 t1 내지 시점 t2의 기간 중, 시점 t0 내지 시점 t1의 기간과 마찬가지로, 박막 트랜지스터 ME 및 박막 트랜지스터 ML은 오프 상태로 된다. 이로 인해, 시점 t1 내지 시점 t2의 기간 중, 제1 노드 N1의 전위가 저하되는 일은 없다.
시점 t2가 되면, 제1 클록 CKA는 하이 레벨로부터 로우 레벨로 변화한다. 또한, 제2 클록 CKB는 로우 레벨로부터 하이 레벨로 변화한다. 또한, 리셋 신호 R이 로우 레벨로부터 하이 레벨로 변화한다. 이에 의해, 박막 트랜지스터 MD, ML, 및 MN은 온 상태로 된다. 박막 트랜지스터 MD 및 박막 트랜지스터 MN이 온 상태가 됨으로써, 상태 신호 Q의 전위는 로우 레벨로까지 저하된다. 또한, 박막 트랜지스터 ML이 온 상태가 됨으로써, 제1 노드 N1의 전위는 로우 레벨로까지 저하된다.
이상과 같이 하여, 1 수평 주사 기간(거의 시점 t1 내지 시점 t2의 기간에 상당하는 기간)만 하이 레벨로 유지되는 상태 신호 Q가 각 쌍안정 회로로부터 출력되어, 해당 상태 신호 Q가 주사 신호 Gout로서 게이트 버스 라인에 부여된다.
<1.3.3 게이트 드라이버의 레이아웃>
본 실시 형태에 있어서는 게이트 드라이버(400) 및 그 근방은 도 1에 도시한 바와 같은 레이아웃으로 되어 있다. 또한, 도 1에는 시프트 레지스터(410)의 2단분에 대응하는 레이아웃만을 도시하고 있다. 제1 게이트 클록 신호 CK1, 제2 게이트 클록 신호 CK1B, 제3 게이트 클록 신호 CK2, 제4 게이트 클록 신호 CK2B, 및 클리어 신호 CLR 등 쌍안정 회로의 동작을 제어하기 위한 신호(시프트 레지스터 구동 신호)를 전달하는 구동 신호용 간배선(71)은 시프트 레지스터 영역과 패널의 에지부 사이의 영역에 형성되어 있다. 로우 레벨의 직류 전원 전위 VSS를 전달하는 VSS용 간배선(73)은 시프트 레지스터 영역과 표시 영역 사이의 영역에 형성되어 있다. 이상과 같이, 구동 신호용 간배선(71), VSS용 간배선(73)과 시프트 레지스터(410)는 어레이 기판 위에 모놀리식으로 형성되어 있다. 또한, 이하에 있어서는 구동 신호용 간배선(71)이 형성되어 있는 영역을 「구동 신호용 간배선 영역」이라 한다.
구동 신호용 간배선(71)은 모두 소스 메탈(701)에 의해 형성되어 있다. 시프트 레지스터(410) 내의 각 쌍안정 회로와 구동 신호용 간배선(71)은 게이트 메탈(702)로 형성된 배선 패턴(이하, 「구동 신호용 지배선」이라 함)(72)에 의해 접속되어 있다. 또한, 구동 신호용 간배선(71)과 구동 신호용 지배선(72)은 콘택트 CT를 통해서 접속되어 있다. VSS용 간배선(73)은 소스 메탈(701)에 의해 형성되어 있다. 시프트 레지스터(410) 내의 각 쌍안정 회로와 VSS용 간배선(73)은 소스 메탈(701)로 형성된 배선 패턴(이하, 「VSS용 지배선」이라 함)(74)에 의해 접속되어 있다. 게이트 버스 라인에 대해서는 출력용 트랜지스터(45)로부터 표시 영역측으로 연장되어 소스 메탈(701)로 형성된 배선 패턴과, 표시 영역 내로부터 시프트 레지스터 영역측으로 연장되어 게이트 메탈(702)로 형성된 배선 패턴과, 소스 메탈(701)로 형성된 배선 패턴과 게이트 메탈(702)로 형성된 배선 패턴을 접속하는 콘택트 CT에 의해 구성되어 있다.
이상과 같이, 본 실시 형태에 있어서는 구동 신호용 간배선(71)에 대해서는 종래(도 21 참조)와 마찬가지로, 시프트 레지스터 영역과 패널의 에지부 사이의 영역에 형성되어 있다. 즉, 구동 신호용 간배선(71)에 대해서는 시프트 레지스터 영역을 기준으로 해서 표시 영역과는 반대측의 영역에 형성되어 있다. 이에 반해, VSS용 간배선(73)에 대해서는 종래와 달리, 시프트 레지스터 영역과 표시 영역 사이의 영역에 형성되어 있다.
또한, 본 실시 형태에 있어서는 VSS용 간배선(73)에 의해 제1 직류 전원 전위용 간배선이 실현되고, VSS용 지배선(74)에 의해 제1 직류 전원 전위용 지배선이 실현되어 있다.
<1.4 효과>
본 실시 형태에 따르면, 종래의 구성(도 21 참조)과는 달리, 직류 전원 전위 VSS를 VSS용 간배선(73)으로부터 쌍안정 회로에 부여하기 위한 VSS용 지배선(74)과 구동 신호용 간배선(71)의 중첩부가 존재하지 않는다. 이로 인해, 그러한 중첩부에 기인하는 부하 용량은 발생하지 않는다. 따라서, 클록 신호의 파형의 변동(도 6 참조)에 기인하는 VSS 전위의 변동이 억제된다. 이에 의해, VSS용 간배선(73)의 폭을 종래보다도 좁게 하는 것이 가능하게 된다. 예를 들어, VSS용 간배선(73)의 폭을 클록 신호 등을 전달하는 구동 신호용 간배선(71)의 폭과 동등하게 하는 것이 가능하게 된다. 또한, VSS용 지배선(74)과 구동 신호용 간배선(71)의 중첩부에 기인하는 부하 용량이 발생하지 않는 점에서, 구동 신호용 간배선(71)에 의해 전달되는 클록 신호 등의 파형 둔화의 발생이 억제된다. 이에 의해, 구동 신호용 간배선(71)의 폭을 종래보다도 좁게 하는 것이 가능하게 된다. 또한, 종래보다도 부하 용량이 저감되므로, 저소비 전력화가 가능하게 된다. 또한, 상술한 바와 같이 VSS용 간배선(73)의 폭이나 구동 신호용 간배선(71)의 폭을 종래보다도 좁게 할 수 있으므로, 패널의 프레임폭 협소화가 가능하게 된다. 이상과 같이, 모놀리식 게이트 드라이버를 구비한 액정 표시 장치에 있어서, 표시 품위를 저하시키지 않고, 소비 전력을 저감하면서 소형화를 실현하는 것이 가능하게 된다.
그런데, 도 8에서 파악되는 바와 같이, 시프트 레지스터(410) 내의 각 쌍안정 회로에서는 로우 레벨의 직류 전원 전위 VSS는 박막 트랜지스터 MA, MD, ME, MJ, MK, ML, MN의 소스 단자에 부여되어 있다. 본 실시 형태에서는 VSS용 간배선(73) 및 VSS용 지배선(74)은 소스 메탈(701)에 의해 형성되어 있으므로, 시프트 레지스터 영역에 콘택트를 구비하지 않고, 상기 박막 트랜지스터 MA, MD, ME, MJ, MK, ML, MN의 소스 단자에 VSS 전위를 부여할 수 있다. 또한, 도 8에서 파악되는 바와 같이, 클록 신호에 대해서는 박막 트랜지스터의 게이트 단자에 부여되는 것이 많다. 본 실시 형태에서는 클록 신호용의 지배선(구동 신호용 지배선(72))은 게이트 메탈(702)에 의해 형성되어 있으므로, 시프트 레지스터 영역에 콘택트를 구비하지 않고, 박막 트랜지스터에 클록 신호를 부여할 수 있다. 또한, 이때, 클록 신호용의 간배선(구동 신호용 간배선(71))은 소스 메탈(701)에 의해 형성되어 있다.
<1.5 변형예>
상기 제1 실시 형태에 있어서는 VSS용 간배선(73)과 구동 신호용 간배선(71)은 같은 층에 형성되어 있지만, 본 발명은 이것에 한정되지 않고, 도 10에 도시한 바와 같이, VSS용 간배선(73)과 구동 신호용 간배선(71)이 다른 층에 형성되어 있어도 된다. 구체적으로는 도 10에 도시하는 구성에 있어서는 VSS용 간배선(73)은 게이트 메탈(702)에 의해 형성되고, 구동 신호용 간배선(71)은 소스 메탈(701)에 의해 형성되어 있다. VSS용 간배선(73)이 게이트 메탈(702)에 의해 형성되어 있기 때문에, 상기 제1 실시 형태와는 달리, VSS용 지배선(74)은 게이트 메탈(702)로 형성되고, 게이트 버스 라인에 형성되는 콘택트 CT는 VSS용 간배선(73)보다도 표시 영역측에 배치되어 있다.
또한, 상기 제1 실시 형태에 있어서는 게이트 드라이버(400) 내에는 1개의 시프트 레지스터(410)가 포함되어 있었지만, 본 발명은 이것에 한정되지 않고, 게이트 드라이버(400) 내에 복수개의 시프트 레지스터가 포함되어 있어도 된다. 예를 들어 도 11에 도시한 바와 같이, 게이트 드라이버(400) 내에 2개의 시프트 레지스터(홀수단째의 쌍안정 회로로 이루어지는 시프트 레지스터(411) 및 짝수단째의 쌍안정 회로로부터 이루어지는 시프트 레지스터(412))가 포함되는 구성이어도 된다. 또한, 도 11에 도시하는 구성의 경우, 시프트 레지스터(411)에 대해서는 제1 게이트 클록 신호 CK1 또는 제2 게이트 클록 신호 CK1B가 제1 클록 CKA로서 쌍안정 회로에 부여되고, 시프트 레지스터(412)에 대해서는 제3 게이트 클록 신호 CK2 또는 제4 게이트 클록 신호 CK2B가 제1 클록 CKA로서 쌍안정 회로에 부여된다. 또한, 도 11에 도시하는 구성의 경우, 게이트 스타트 펄스 신호로서 시프트 레지스터(411)용의 게이트 스타트 펄스 신호 GSP_O와 시프트 레지스터(412)용의 게이트 스타트 펄스 신호 GSP_E가 사용되고, 게이트 엔드 펄스 신호로서 시프트 레지스터(411)용의 게이트 엔드 펄스 신호 GEP_O와 시프트 레지스터(412)용의 게이트 엔드 펄스 신호 GEP_E가 사용된다.
또한, 상기 제1 실시 형태에 있어서는 게이트 버스 라인이 배치되어 있는 방향에 대해서 표시부(600)의 일단부측에만 게이트 드라이버(400)가 형성되어 있지만, 본 발명은 이것에 한정되지 않고, 표시부(600)의 양단부측에 게이트 드라이버가 형성되는 구성이어도 된다. 특히 대형 패널과 같이 부하 용량이 큰 패널이 채용되는 경우, 표시부(600)의 양단부측에 게이트 드라이버를 형성함으로써 화소 용량의 충전 부족을 억제할 수 있다.
또한, 쌍안정 회로의 구체적인 구성에 대해서도 도 8에 도시한 구성에는 한정되지 않는다. 예를 들어, 박막 트랜지스터 MF 대신에, 제3 클록 CKC를 수취하는 입력 단자와 제2 노드 N2 사이에 캐패시터를 구비하는 구성으로 해도 된다. 또한, 예를 들어 제1 노드 N1에 있어서의 전류의 누설이 억제되도록, 박막 트랜지스터 ME, ML이 멀티 게이트화된 구성으로 해도 되고, 박막 트랜지스터 ME, ML, 및 MB가 멀티 게이트화된 구성으로 해도 된다.
<2. 제2 실시 형태>
<2.1 전체 구성 등>
이어서, 본 발명의 제2 실시 형태에 대해서 설명한다. 전체 구성 및 게이트 드라이버의 구성에 대해서는 상기 제1 실시 형태와 마찬가지이므로, 설명을 생략한다(도 2 내지 도 5를 참조). 단, 상기 제1 실시 형태와는 달리, 로우 레벨의 직류 전원 전위 VSS뿐만 아니라 하이 레벨의 직류 전원 전위 VDD도 각 쌍안정 회로에 부여된다. 각 쌍안정 회로에 있어서, 하이 레벨의 직류 전원 전위 VDD는 예를 들어 박막 트랜지스터의 드레인 단자에 부여된다. 이와 같이, 본 실시 형태에 있어서는 시프트 레지스터(410)를 구성하는 쌍안정 회로에 2종류의 직류 전원 전위가 부여된다. 도 12는 2종류의 직류 전원 전위를 사용해서 동작하는 쌍안정 회로의 일 구성예를 도시하는 회로도이다.
<2.2 레이아웃>
도 13은 본 실시 형태에 있어서의 게이트 드라이버(400) 및 그 근방의 레이아웃도이다. 상기 제1 실시 형태에 있어서는 쌍안정 회로에 부여되어야 할 직류 전원 전위를 전달하기 위한 간배선으로서, 로우 레벨의 직류 전원 전위 VSS를 전달하는 VSS용 간배선(73)이 기판 위에 형성되어 있었다. 이에 반해, 본 실시 형태에 있어서는 도 13에 도시한 바와 같이, 로우 레벨의 직류 전원 전위 VSS를 전달하는 VSS용 간배선(73) 외에, 하이 레벨의 직류 전원 전위 VDD를 전달하는 VDD용 간배선(75)이 기판 위에 형성되어 있다. VSS용 간배선(73)과 VDD용 간배선(75)은 모두 시프트 레지스터 영역과 표시 영역 사이의 영역에 형성되어 있다. VSS용 간배선(73)과 VDD용 간배선(75)의 위치 관계에 대해서는 본 실시 형태에 있어서는 VDD용 간배선(75)보다도 VSS용 간배선(73)쪽이 시프트 레지스터 영역에 가까운 영역에 형성되어 있다.
상기 제1 실시 형태와 마찬가지로, 구동 신호용 간배선(71)은 모두 소스 메탈(701)에 의해 형성되고, 각 쌍안정 회로와 구동 신호용 간배선(71)은 게이트 메탈(702)로 형성된 구동 신호용 지배선(72)에 의해 접속되어 있다. 또한, 구동 신호용 간배선(71)과 구동 신호용 지배선(72)은 콘택트 CT를 통해서 접속되어 있다.
VSS용 간배선(73)과 VDD용 간배선(75)은 모두 소스 메탈(701)에 의해 형성되어 있다. 각 쌍안정 회로와 VSS용 간배선(73)은 소스 메탈(701)로 형성된 VSS용 지배선(74)에 의해 접속되어 있다. 각 쌍안정 회로와 VDD용 간배선(75)은 게이트 메탈(702)로 형성된 VDD용 지배선(76)에 의해 접속되어 있다. VDD용 간배선(75)과 VDD용 지배선(76)은 콘택트 CT를 통해서 접속되어 있다.
또한, 본 실시 형태에 있어서는 VSS용 간배선(73)에 의해 제1 직류 전원 전위용 간배선이 실현되고, VDD용 간배선(75)에 의해 제2 직류 전원 전위용 간배선이 실현되고, VSS용 지배선(74)에 의해 제1 직류 전원 전위용 지배선이 실현되고, VDD용 지배선(76)에 의해 제2 직류 전원 전위용 지배선이 실현되어 있다.
<2.3 효과>
본 실시 형태에 따르면, 2종류의 직류 전원 전위가 부여되어야 할 시프트 레지스터(410)를 갖는 모놀리식 게이트 드라이버를 구비한 액정 표시 장치에 있어서, 직류 전원 전위용의 지배선(74, 76)과 구동 신호용 간배선(71)의 중첩부가 존재하지 않는다. 이로 인해, 상기 제1 실시 형태와 마찬가지로, 직류 전원 전위용의 간배선(73, 75)의 폭이나 구동 신호용 간배선(71)의 폭을 종래보다도 좁게 하는 것이 가능하게 된다. 또한, 종래보다도 부하 용량이 저감되므로, 저소비 전력화가 가능하게 된다. 또한, 상술한 바와 같이 직류 전원 전위용의 간배선(73, 75)의 폭이나 구동 신호용 간배선(71)의 폭을 종래보다도 좁게 할 수 있으므로, 패널의 프레임폭 협소화가 가능하게 된다.
그런데, 본 실시 형태에 있어서는 도 13에 있어서 부호 79로 나타내는 부분과 같이, VSS용 간배선(73)과 VDD용 지배선(76)의 중첩부가 존재한다. 이로 인해, 그 중첩부에 기인하는 부하 용량이 발생한다. 그러나, 도 21에 도시한 종래의 구성과는 달리, 중첩부에 존재하는 2개의 배선은 모두 직류 전원 전위 즉 일정한 전위를 전달하기 위한 배선이다. 이로 인해, 용량 커플링에 기인하는 직류 전원 전위(VSS 전위 및 VDD 전위)의 변동은 발생하지 않는다.
이상과 같이, 2종류의 직류 전원 전위가 부여되어야 할 시프트 레지스터(410)를 갖는 모놀리식 게이트 드라이버를 구비한 액정 표시 장치에 있어서, 표시 품위를 저하시키지 않고, 소비 전력을 저감하면서 소형화를 실현하는 것이 가능하게 된다.
<2.4 변형예>
이하, 상기 제2 실시 형태의 변형예에 대해서 설명한다. 또한, 상기 제2 실시 형태 및 이하의 변형예에 있어서, VSS용 간배선(73)의 위치와 VDD용 간배선(75)의 위치를 서로 반대로 해도 된다.
<2.4.1 제1 변형예>
도 14는 상기 제2 실시 형태의 제1 변형예에 있어서의 게이트 드라이버(400) 및 그 근방의 레이아웃도이다. 본 변형예에 있어서는 상기 제2 실시 형태와는 달리, VSS용 간배선(73)과 VDD용 간배선(75)은 모두 게이트 메탈(702)에 의해 형성되어 있다. 각 쌍안정 회로와 VSS용 간배선(73)은 게이트 메탈(702)로 형성된 VSS용 지배선(74)에 의해 접속되어 있다. 각 쌍안정 회로와 VDD용 간배선(75)은 소스 메탈(701)로 형성된 VDD용 지배선(76)에 의해 접속되어 있다. 또한, VDD용 간배선(75)과 VDD용 지배선(76)은 콘택트 CT를 통해서 접속되어 있다.
<2.4.2 제2 변형예>
도 15는 상기 제2 실시 형태의 제2 변형예에 있어서의 게이트 드라이버(400) 및 그 근방의 레이아웃도이다. 본 변형예에 있어서는 게이트 버스 라인에 형성된 콘택트 CT와 시프트 레지스터 영역 사이의 영역에 VDD용 간배선(75)이 형성되고, 게이트 버스 라인에 형성된 콘택트 CT와 표시 영역 사이의 영역에 VSS용 간배선(73)이 형성되어 있다. VDD용 간배선(75)은 게이트 메탈(702)에 의해 형성되고, VSS용 간배선(73)은 소스 메탈(701)에 의해 형성되어 있다. 각 쌍안정 회로와 VDD용 간배선(75)은 게이트 메탈(702)로 형성된 VDD용 지배선(76)에 의해 접속되어 있다. 각 쌍안정 회로와 VSS용 간배선(73)은 소스 메탈(701)로 형성된 VSS용 지배선(74)에 의해 접속되어 있다.
<2.4.3 제3 변형예>
도 16은 상기 제2 실시 형태의 제3 변형예에 있어서의 게이트 드라이버(400) 및 그 근방의 레이아웃도이다. 본 변형예에 있어서는 VDD용 간배선(75)은 소스 메탈(701)에 의해 형성되고, VSS용 간배선(73)은 게이트 메탈(702)에 의해 형성되어 있다. VSS용 간배선(73)과 VDD용 간배선(75)의 위치 관계에 착안하면, VSS용 간배선(73)보다도 VDD용 간배선(75)쪽이 패널의 시프트 레지스터 영역에 가까운 영역에 형성되어 있다. 각 쌍안정 회로와 VDD용 간배선(75)은 소스 메탈(701)로 형성된 VDD용 지배선(76)에 의해 접속되어 있다. 각 쌍안정 회로와 VSS용 간배선(73)은 게이트 메탈(702)로 형성된 VSS용 지배선(74)에 의해 접속되어 있다. 게이트 버스 라인은 도 16에 도시한 바와 같이, VDD용 간배선(75)과의 중첩부가 발생하도록 게이트 메탈(702)로 형성된 배선 패턴(이하, 「게이트 메탈부」라 함)과, 출력용 트랜지스터(45)에 접속됨과 함께 콘택트 CT를 통해서 게이트 메탈부의 일단부에 접속되어 소스 메탈(701)로 형성된 배선 패턴과, 콘택트 CT를 통해서 게이트 메탈부의 타단부에 접속되어 VSS용 간배선(73)과의 중첩부가 발생하도록 소스 메탈(701)로 형성된 배선 패턴에 의해 구성되어 있다.
<2.4.4 제4 변형예>
도 17은 상기 제2 실시 형태의 제4 변형예에 있어서의 게이트 드라이버(400) 및 그 근방의 레이아웃도이다. 본 변형예에 있어서는 직류 전원 전위를 전달하는 간배선(VSS용 간배선(73) 및 VDD용 간배선(75)) 중 VSS용 간배선(73)만이 시프트 레지스터 영역과 표시 영역 사이의 영역에 형성되어 있다. VDD용 간배선(75)은 구동 신호용 간배선 영역과 패널의 에지부 사이의 영역에 형성되어 있다.
<2.4.5 변형예의 효과>
상기 제1 내지 제4 변형예에 있어서도, 상기 제2 실시 형태와 마찬가지로, 2종류의 직류 전원 전위가 부여되어야 할 시프트 레지스터(410)를 갖는 모놀리식 게이트 드라이버를 구비한 액정 표시 장치에 있어서, 표시 품위를 저하시키지 않고, 소비 전력을 저감하면서 소형화를 실현하는 것이 가능하게 된다.
상기 제2 변형예 및 상기 제3 변형예에 있어서는 VSS용의 배선 및 VDD용의 배선의 양쪽에 대해서 간배선과 지배선이 같은 금속막으로 형성되므로, 간배선과 지배선을 접속하기 위한 콘택트 CT가 불필요하게 되어, 콘택트 부분에서 배선폭이 좁아지는 것에 기인하는 저항의 증대가 억제된다.
<3. 제3 실시 형태>
<3.1 레이아웃>
이어서, 본 발명의 제3 실시 형태에 대해서 설명한다. 전체 구성 및 게이트 드라이버의 구성에 대해서는 상기 제1 실시 형태와 마찬가지이므로, 설명을 생략한다(도 2 내지 도 5를 참조).
도 18은 본 실시 형태에 있어서의 게이트 드라이버(400) 및 그 근방의 레이아웃도이다. 상기 제1 실시 형태에 있어서는 시프트 레지스터 영역과 표시 영역 사이의 영역에는 로우 레벨의 직류 전원 전위 VSS를 전달하는 VSS용 간배선(73)만이 기판 위에 형성되어 있었다. 이에 반해, 본 실시 형태에 있어서는 도 18에 도시한 바와 같이, 시프트 레지스터 영역과 표시 영역 사이의 영역에는 로우 레벨의 직류 전원 전위 VSS를 전달하는 VSS용 간배선(73) 외에, 각 쌍안정 회로의 상태를 초기화하기 위한 클리어 신호 CLR을 전달하는 클리어 신호용 간배선(77)이 기판 위에 형성되어 있다. VSS용 간배선(73)과 클리어 신호용 간배선(77)의 위치 관계에 대해서는 본 실시 형태에 있어서는 클리어 신호용 간배선(77)보다도 VSS용 간배선(73)쪽이 시프트 레지스터 영역에 가까운 영역에 형성되어 있다.
상기 제1 실시 형태와 마찬가지로, 구동 신호용 간배선(71)은 모두 소스 메탈(701)에 의해 형성되고, 각 쌍안정 회로와 구동 신호용 간배선(71)은 게이트 메탈(702)로 형성된 구동 신호용 지배선(72)에 의해 접속되어 있다. 또한, 구동 신호용 간배선(71)과 구동 신호용 지배선(72)은 콘택트 CT를 통해서 접속되어 있다.
VSS용 간배선(73)과 클리어 신호용 간배선(77)은 모두 소스 메탈(701)에 의해 형성되어 있다. 각 쌍안정 회로와 VSS용 간배선(73)은 소스 메탈(701)로 형성된 VSS용 지배선(74)에 의해 접속되어 있다. 각 쌍안정 회로와 클리어 신호용 간배선(77)은 게이트 메탈(702)로 형성된 클리어 신호용 지배선(78)에 의해 접속되어 있다. 클리어 신호용 간배선(77)과 클리어 신호용 지배선(78)은 콘택트 CT를 통해서 접속되어 있다.
게이트 버스 라인에 대해서는 출력용 트랜지스터(45)로부터 표시 영역측으로 연장되어 소스 메탈(701)로 형성된 배선 패턴과, 표시 영역 내로부터 시프트 레지스터 영역측으로 연장되어 게이트 메탈(702)로 형성된 배선 패턴과, 소스 메탈(701)로 형성된 배선 패턴과 게이트 메탈(702)로 형성된 배선 패턴을 접속하는 콘택트 CT에 의해 구성되어 있다.
또한, VSS용 간배선(73)의 위치와 클리어 신호용 간배선(77)의 위치를 서로 반대로 해도 된다. 단, VSS용 간배선(73)에는 콘택트 CT를 구비하지 않는 구성으로 하는 것이 바람직하다. 그 이유는 VSS용 간배선(73)과 VSS용 지배선(74)이 콘택트 CT로 접속된 구성으로 하면, 해당 콘택트 CT 부분에서 간배선의 폭이 실질적으로 좁아져서 배선 저항이 높아지기 때문이다.
또한, 시프트 레지스터 영역과 표시 영역 사이의 영역에는 VSS용 간배선(73) 외에 클리어 신호용 간배선(77)이 형성되어 있으나, 본 발명은 이것에 한정되지 않는다. 시프트 레지스터(410)를 구동하기 위한 신호 중 전형적으로는 1 프레임 기간 중에 한번만 펄스를 생성하는 온 듀티가 작은 신호를 전달하는 간배선이 클리어 신호용 간배선(77) 대신에 시프트 레지스터 영역과 표시 영역 사이의 영역에 형성된 구성이어도 된다. 또한, 온 듀티가 작은 신호를 전달하는 복수의 간배선이 VSS용 간배선(73) 외에 시프트 레지스터 영역과 표시 영역 사이의 영역에 형성된 구성이어도 된다.
<3.2 효과>
본 실시 형태에 따르면, 상기 제1 실시 형태와 마찬가지로, 모놀리식 게이트 드라이버를 구비한 액정 표시 장치에 있어서, 표시 품위를 저하시키지 않고, 소비 전력을 저감하면서 소형화를 실현하는 것이 가능하게 된다.
그런데, 본 실시 형태에 있어서는 VSS용 간배선(73)과 클리어 신호용 지배선(78)의 중첩부가 존재한다. 이로 인해, 그 중첩부에 기인하는 부하 용량이 발생한다. 그러나, 클리어 신호용 지배선(78)으로 전달되는 클리어 신호 CLR의 온 듀티는 지극히 작으므로(1 프레임 기간 중에 한번만 하이 레벨로 됨), 용량 커플링에 기인하는 직류 전원 전위의 변동에 의해 표시 품위가 저하되지 않는다.
<3.3 변형예>
이하, 상기 제3 실시 형태의 변형예에 대해서 설명한다.
<3.3.1 제1 변형예>
도 19는 상기 제3 실시 형태의 제1 변형예에 있어서의 게이트 드라이버(400) 및 그 근방의 레이아웃도이다. 본 변형예에 있어서는 상기 제3 실시 형태와는 달리, VSS용 간배선(73)과 클리어 신호용 간배선(77)은 모두 게이트 메탈(702)에 의해 형성되어 있다. 각 쌍안정 회로와 VSS용 간배선(73)은 게이트 메탈(702)로 형성된 VSS용 지배선(74)에 의해 접속되어 있다. 각 쌍안정 회로와 클리어 신호용 간배선(77)은 소스 메탈(701)로 형성된 클리어 신호용 지배선(78)에 의해 접속되어 있다. 클리어 신호용 간배선(77)과 클리어 신호용 지배선(78)은 콘택트 CT를 통해서 접속되어 있다. VSS용 간배선(73) 및 클리어 신호용 간배선(77)이 게이트 메탈(702)로 형성되어 있으므로, 게이트 버스 라인에 형성되는 콘택트 CT는 상기 제3 실시 형태와는 달리, VSS용 간배선(73) 및 클리어 신호용 간배선(77)보다도 표시 영역측에 배치되어 있다.
<3.3.2 제2 변형예>
도 20은 상기 제3 실시 형태의 제2 변형예에 있어서의 게이트 드라이버(400) 및 그 근방의 레이아웃도이다. 본 변형예에 있어서는 게이트 버스 라인에 형성된 콘택트 CT와 시프트 레지스터 영역 사이의 영역에 클리어 신호용 간배선(77)이 형성되고, 게이트 버스 라인에 형성된 콘택트 CT와 표시 영역 사이의 영역에 VSS용 간배선(73)이 형성되어 있다. 클리어 신호용 간배선(77)은 게이트 메탈(702)에 의해 형성되고, VSS용 간배선(73)은 소스 메탈(701)에 의해 형성되어 있다. 각 쌍안정 회로와 클리어 신호용 간배선(77)은 게이트 메탈(702)로 형성된 클리어 신호용 지배선(78)에 의해 접속되어 있다. 각 쌍안정 회로와 VSS용 간배선(73)은 소스 메탈(701)로 형성된 VSS용 지배선(74)에 의해 접속되어 있다.
<3.3.3 변형예의 효과>
상기 제1 변형예 및 상기 제2 변형예에 있어서도, 상기 제3 실시 형태와 마찬가지로, 모놀리식 게이트 드라이버를 구비한 액정 표시 장치에 있어서, 표시 품위를 저하시키지 않고, 소비 전력을 저감하면서 소형화를 실현하는 것이 가능하게 된다.
<4. 기타>
상기 각 실시 형태에 있어서는 액정 표시 장치를 예로 들어 설명했지만, 본 발명은 이것에 한정되지 않는다. 유기 EL(Electro Luminescence) 등의 다른 표시 장치에도 본 발명을 적용할 수 있다.
7… 어레이 기판
71… 구동 신호용 간배선
72… 구동 신호용 지배선
73… VSS용 간배선
74… VSS용 지배선
75… VDD용 간배선
76… VDD용 지배선
400… 게이트 드라이버(주사 신호선 구동 회로)
410… 시프트 레지스터
600… 표시부
701… 소스 메탈
702… 게이트 메탈
CK1… 제1 게이트 클록 신호
CK1B… 제2 게이트 클록 신호
CK2… 제3 게이트 클록 신호
CK2B… 제4 게이트 클록 신호
CLR…클리어 신호
CT… 콘택트
GL… 게이트 버스 라인
VDD… 하이 레벨의 직류 전원 전위
VSS… 로우 레벨의 직류 전원 전위

Claims (9)

  1. 표시 장치로서,
    기판과,
    상기 기판 위의 영역 중 화상을 표시하기 위한 표시 영역에 형성된 화소 회로와,
    상기 표시 영역에 형성되고, 상기 화소 회로의 일부를 구성하는 복수의 주사 신호선과,
    상기 기판 위의 영역 중 상기 표시 영역 외의 영역에 형성된 시프트 레지스터로서, 상기 복수의 주사 신호선과 1대1로 대응하도록 형성된 복수의 쌍안정 회로 - 상기 복수의 쌍안정 회로는, 제1 상태와 제2 상태를 가지며 서로 직렬로 접속됨 - 로 이루어지고, 복수의 클록 신호에 기초하여 상기 복수의 쌍안정 회로가 순차적으로 제1 상태로 됨으로써 상기 복수의 주사 신호선을 순차적으로 구동하는 시프트 레지스터와,
    상기 시프트 레지스터가 형성되어 있는 영역인 시프트 레지스터 영역을 기준으로 해서 상기 표시 영역과는 반대측의 영역에 형성되고, 상기 복수의 클록 신호를 포함해 상기 복수의 쌍안정 회로의 동작을 제어하기 위한 신호인 시프트 레지스터 구동 신호를 전달하는 구동 신호용 간배선과,
    상기 구동 신호용 간배선과 각 쌍안정 회로를 접속하는 구동 신호용 지배선과,
    상기 복수의 쌍안정 회로에 부여되어야 할 직류 전원 전위를 전달하는 직류 전원 전위용 간배선과,
    상기 직류 전원 전위용 간배선과 각 쌍안정 회로를 접속하는 직류 전원 전위용 지배선을 구비하고,
    상기 직류 전원 전위용 간배선은 상기 시프트 레지스터 영역과 상기 표시 영역 사이의 영역에 형성되어 있는 것을 특징으로 하는 표시 장치.
  2. 제1항에 있어서, 상기 기판은 상기 복수의 쌍안정 회로에 형성되는 박막 트랜지스터의 소스 전극을 포함하는 배선 패턴을 형성하는 제1 금속막과 상기 박막 트랜지스터의 게이트 전극을 포함하는 배선 패턴을 형성하는 제2 금속막을 포함하는 층 구조를 갖고,
    상기 직류 전원 전위용 간배선과 상기 직류 전원 전위용 지배선은 상기 제1 금속막 또는 상기 제2 금속막 중 어느 하나의 동일한 금속막으로 형성되어 있는 것을 특징으로 하는 표시 장치.
  3. 제2항에 있어서, 상기 직류 전원 전위용 간배선에는 상기 복수의 쌍안정 회로에 부여되어야 할 로우 레벨의 직류 전원 전위를 전달하는 제1 직류 전원 전위용 간배선이 포함되어 있는 것을 특징으로 하는 표시 장치.
  4. 제3항에 있어서, 상기 제1 직류 전원 전위용 간배선은 상기 제1 금속막으로 형성되어 있는 것을 특징으로 하는 표시 장치.
  5. 제3항에 있어서, 상기 직류 전원 전위용 간배선에는 상기 복수의 쌍안정 회로에 부여되어야 할 하이 레벨의 직류 전원 전위를 전달하는 제2 직류 전원 전위용 간배선이 더 포함되어 있는 것을 특징으로 하는 표시 장치.
  6. 제5항에 있어서, 상기 직류 전원 전위용 지배선에는, 상기 제1 직류 전원 전위용 간배선과 각 쌍안정 회로를 접속하는 제1 직류 전원 전위용 지배선과, 상기 제2 직류 전원 전위용 간배선과 각 쌍안정 회로를 접속하는 제2 직류 전원 전위용 지배선이 더 포함되고,
    상기 제1 직류 전원 전위용 간배선과 상기 제1 직류 전원 전위용 지배선은 상기 제1 금속막 또는 상기 제2 금속막 중 어느 하나의 동일한 금속막으로 형성되고,
    상기 제2 직류 전원 전위용 간배선과 상기 제2 직류 전원 전위용 지배선은 상기 제1 금속막 또는 상기 제2 금속막 중 어느 하나의 동일한 금속막으로 형성되고,
    상기 제1 직류 전원 전위용 간배선과 상기 제2 직류 전원 전위용 간배선은 서로 다른 금속막으로 형성되어 있는 것을 특징으로 하는 표시 장치.
  7. 제2항에 있어서, 상기 구동 신호용 간배선은 상기 제1 금속막으로 형성되어 있는 것을 특징으로 하는 표시 장치.
  8. 제1항에 있어서, 상기 직류 전원 전위용 간배선 및 상기 구동 신호용 간배선을 구성하는 모든 배선에 대해서, 배선폭이 서로 동등하게 되어 있는 것을 특징으로 하는 표시 장치.
  9. 제1항에 있어서, 상기 시프트 레지스터 구동 신호 중 상기 복수의 클록 신호 이외의 신호이며 1 프레임 기간 중에 5회 이하의 펄스를 생성하는 신호를 전달하는 간배선이, 상기 시프트 레지스터 영역과 상기 표시 영역 사이의 영역에 형성되어 있는 것을 특징으로 하는 표시 장치.
KR1020127022026A 2010-02-25 2010-11-08 표시 장치 KR101409110B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2010-040131 2010-02-25
JP2010040131 2010-02-25
PCT/JP2010/069816 WO2011104945A1 (ja) 2010-02-25 2010-11-08 表示装置

Publications (2)

Publication Number Publication Date
KR20120120348A KR20120120348A (ko) 2012-11-01
KR101409110B1 true KR101409110B1 (ko) 2014-06-17

Family

ID=44506382

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127022026A KR101409110B1 (ko) 2010-02-25 2010-11-08 표시 장치

Country Status (8)

Country Link
US (1) US8860706B2 (ko)
EP (1) EP2541533A1 (ko)
JP (1) JP5442103B2 (ko)
KR (1) KR101409110B1 (ko)
CN (1) CN102782742B (ko)
BR (1) BR112012017629A2 (ko)
RU (1) RU2510534C1 (ko)
WO (1) WO2011104945A1 (ko)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8654108B2 (en) * 2009-09-25 2014-02-18 Sharp Kabushiki Kaisha Liquid crystal display device
EP2840566B1 (en) * 2012-04-20 2017-06-14 Sharp Kabushiki Kaisha Display device
CN104246862B (zh) * 2012-05-11 2017-03-01 夏普株式会社 扫描信号线驱动电路和具备它的显示装置
US10838259B2 (en) 2012-05-16 2020-11-17 Sharp Kabushiki Kaisha Liquid crystal display
WO2014054515A1 (ja) * 2012-10-05 2014-04-10 シャープ株式会社 表示装置
KR101994452B1 (ko) * 2012-10-29 2019-09-25 엘지디스플레이 주식회사 액정표시패널
US9123590B2 (en) * 2013-05-30 2015-09-01 Beijing Boe Display Technology Co., Ltd. Array substrate, display device and method for fabricating array substrate
CN105340021B (zh) * 2013-06-28 2019-09-27 夏普株式会社 单位移位寄存器电路、移位寄存器电路、单位移位寄存器电路的控制方法和显示装置
KR102114751B1 (ko) * 2013-10-29 2020-05-26 엘지디스플레이 주식회사 내장형 게이트 드라이버
KR20150081871A (ko) * 2014-01-07 2015-07-15 삼성디스플레이 주식회사 표시 장치
CN104090436B (zh) * 2014-06-26 2017-03-22 京东方科技集团股份有限公司 一种阵列基板的栅极行驱动电路及显示装置
CN104698711B (zh) * 2015-04-01 2018-06-01 上海天马微电子有限公司 一种阵列基板、显示面板及电子设备
KR102420115B1 (ko) * 2015-05-22 2022-07-13 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102360787B1 (ko) * 2015-06-30 2022-02-10 엘지디스플레이 주식회사 내장형 게이트 드라이버 및 그를 이용한 표시 장치
JP6389341B2 (ja) * 2015-10-19 2018-09-12 シャープ株式会社 シフトレジスタおよびそれを備える表示装置
JP6539567B2 (ja) 2015-10-30 2019-07-03 株式会社ジャパンディスプレイ 表示装置
KR102387193B1 (ko) * 2015-10-30 2022-04-18 엘지디스플레이 주식회사 배선 연결구조 및 그를 구비한 표시장치
CN105304011B (zh) * 2015-12-09 2019-11-19 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN105590601B (zh) * 2015-12-18 2018-06-26 上海中航光电子有限公司 驱动电路、阵列基板及显示装置
US10665196B2 (en) * 2016-07-27 2020-05-26 Sakai Display Products Corporation Drive circuit and display apparatus
JP6773277B2 (ja) * 2016-08-05 2020-10-21 天馬微電子有限公司 表示装置
US10957268B2 (en) 2016-08-12 2021-03-23 Sharp Kabushiki Kaisha Active-matrix substrate and display device
KR102073636B1 (ko) 2016-09-13 2020-02-05 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 포함하는 표시 장치
WO2018138784A1 (ja) * 2017-01-24 2018-08-02 堺ディスプレイプロダクト株式会社 表示パネル及び表示装置
KR102448354B1 (ko) 2017-08-24 2022-09-28 삼성디스플레이 주식회사 표시 장치
CN108037627A (zh) * 2017-12-29 2018-05-15 武汉华星光电技术有限公司 Goa电路的信号走线结构以及阵列基板、液晶显示面板
JP2019191327A (ja) * 2018-04-24 2019-10-31 シャープ株式会社 表示装置およびその駆動方法
CN110264975B (zh) * 2018-07-10 2021-05-28 友达光电股份有限公司 显示面板
CN109523963B (zh) * 2018-11-21 2020-10-16 惠科股份有限公司 一种显示装置的驱动电路和显示装置
JP2021096430A (ja) * 2019-12-19 2021-06-24 株式会社ジャパンディスプレイ 表示装置
US11552109B2 (en) * 2020-01-21 2023-01-10 Sharp Kabushiki Kaisha Circuit substrate and display device
CN111240114B (zh) * 2020-03-16 2021-06-01 深圳市华星光电半导体显示技术有限公司 阵列基板及液晶显示面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11202295A (ja) * 1998-01-09 1999-07-30 Seiko Epson Corp 電気光学装置の駆動回路、電気光学装置、及び電子機器
JP2003141893A (ja) 2001-07-16 2003-05-16 Semiconductor Energy Lab Co Ltd シフトレジスタ及びその駆動方法
JP2005522734A (ja) 2002-04-08 2005-07-28 サムスン　エレクトロニクス　カンパニー　リミテッド ゲート駆動回路及びこれを有する液晶表示装置
JP2008292995A (ja) 2007-04-27 2008-12-04 Nec Lcd Technologies Ltd 非矩形表示装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3904817A (en) * 1974-02-01 1975-09-09 United Aircraft Corp Serial scan converter
US3982240A (en) * 1974-09-19 1976-09-21 United Technologies Corporation Bipolar A/D converter using two comparators
US4536706A (en) * 1982-07-16 1985-08-20 At&T Bell Laboratories Magnetic current sensor
DD226172A3 (de) * 1983-02-24 1985-08-14 Halle Feinmech Werke Veb Anordnung zur stabilisierung der ausgangsparameter eines gefalteten laserresonators
US4675575A (en) * 1984-07-13 1987-06-23 E & G Enterprises Light-emitting diode assemblies and systems therefore
JPH09101503A (ja) * 1995-10-04 1997-04-15 Semiconductor Energy Lab Co Ltd 表示装置
DE69934201T2 (de) * 1998-08-04 2007-09-20 Seiko Epson Corp. Elektrooptische einheit und elektronische einheit
JP4737870B2 (ja) * 2001-05-30 2011-08-03 東芝モバイルディスプレイ株式会社 液晶表示装置
KR100846464B1 (ko) 2002-05-28 2008-07-17 삼성전자주식회사 비정질실리콘 박막 트랜지스터-액정표시장치 및 그 제조방법
KR100917323B1 (ko) * 2002-10-30 2009-09-11 엘지디스플레이 주식회사 강유전성 액정표시장치와 그 구동방법
JP3742067B2 (ja) * 2003-05-06 2006-02-01 セイコーエプソン株式会社 駆動回路およびアクティブマトリクスパネル
JP3947848B2 (ja) * 2003-06-12 2007-07-25 セイコーエプソン株式会社 電気光学装置及び電子機器
KR101014172B1 (ko) 2004-09-13 2011-02-14 삼성전자주식회사 구동유닛 및 이를 갖는 표시장치
US20060056267A1 (en) 2004-09-13 2006-03-16 Samsung Electronics Co., Ltd. Driving unit and display apparatus having the same
KR101115026B1 (ko) * 2006-01-10 2012-03-06 삼성전자주식회사 게이트 드라이버와 이를 구비한 박막 트랜지스터 기판 및액정 표시 장치
JP2007279625A (ja) * 2006-04-12 2007-10-25 Seiko Epson Corp 電気光学装置及びその駆動方法、並びに電子機器
KR101404542B1 (ko) 2006-05-25 2014-06-09 삼성디스플레이 주식회사 액정 표시 장치
JP4396693B2 (ja) * 2006-11-28 2010-01-13 セイコーエプソン株式会社 電気光学装置および電子機器
WO2008139693A1 (ja) * 2007-04-26 2008-11-20 Sharp Kabushiki Kaisha 液晶表示装置
US8638280B2 (en) 2007-04-27 2014-01-28 Nlt Technologies, Ltd. Non-rectangular display apparatus
JP5428299B2 (ja) * 2008-03-18 2014-02-26 セイコーエプソン株式会社 電気光学装置及び電子機器
JP5318117B2 (ja) * 2008-12-10 2013-10-16 シャープ株式会社 走査信号線駆動回路、シフトレジスタ、およびシフトレジスタの駆動方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11202295A (ja) * 1998-01-09 1999-07-30 Seiko Epson Corp 電気光学装置の駆動回路、電気光学装置、及び電子機器
JP2003141893A (ja) 2001-07-16 2003-05-16 Semiconductor Energy Lab Co Ltd シフトレジスタ及びその駆動方法
JP2005522734A (ja) 2002-04-08 2005-07-28 サムスン　エレクトロニクス　カンパニー　リミテッド ゲート駆動回路及びこれを有する液晶表示装置
JP2008292995A (ja) 2007-04-27 2008-12-04 Nec Lcd Technologies Ltd 非矩形表示装置

Also Published As

Publication number Publication date
BR112012017629A2 (pt) 2016-04-12
US20120327057A1 (en) 2012-12-27
RU2510534C1 (ru) 2014-03-27
JPWO2011104945A1 (ja) 2013-06-17
RU2012140753A (ru) 2014-03-27
US8860706B2 (en) 2014-10-14
CN102782742B (zh) 2014-09-24
JP5442103B2 (ja) 2014-03-12
WO2011104945A1 (ja) 2011-09-01
KR20120120348A (ko) 2012-11-01
CN102782742A (zh) 2012-11-14
EP2541533A1 (en) 2013-01-02

Similar Documents

Publication Publication Date Title
KR101409110B1 (ko) 표시 장치
JP5165153B2 (ja) 走査信号線駆動回路およびそれを備えた表示装置、ならびに走査信号線の駆動方法
CN105845060B (zh) 具有栅极驱动电路的显示装置
US8803784B2 (en) Scanning signal line drive circuit and display device having the same
US7319452B2 (en) Shift register and display device having the same
US9362892B2 (en) Scanning signal line drive circuit, display device having the same, and driving method for scanning signal line
KR102007906B1 (ko) 표시 패널
US8781059B2 (en) Shift register
US9076370B2 (en) Scanning signal line drive circuit, display device having the same, and drive method for scanning signal line
KR102484185B1 (ko) 게이트 구동 회로와 이를 이용한 표시장치
WO2011114569A1 (ja) シフトレジスタ、走査信号線駆動回路、および表示装置
WO2011129126A1 (ja) 走査信号線駆動回路およびそれを備えた表示装置
CN110658658B (zh) 图像显示装置
US20120235983A1 (en) Scanning-signal-line driving circuit and display device including same
WO2011036911A1 (ja) 液晶表示装置
US20150255171A1 (en) Display device
WO2017150443A1 (ja) アクティブマトリクス基板、およびアクティブマトリクス基板を備えた液晶表示装置
US20180149911A1 (en) Drive circuit of display device
JP2010250030A (ja) シフトレジスタおよびそれを備えた表示装置、ならびにシフトレジスタの駆動方法
US10276119B2 (en) Shift register and display device provided therewith
US8665408B2 (en) Liquid crystal display device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170602

Year of fee payment: 4