WO2018138784A1 - 表示パネル及び表示装置 - Google Patents

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WO2018138784A1
WO2018138784A1 PCT/JP2017/002400 JP2017002400W WO2018138784A1 WO 2018138784 A1 WO2018138784 A1 WO 2018138784A1 JP 2017002400 W JP2017002400 W JP 2017002400W WO 2018138784 A1 WO2018138784 A1 WO 2018138784A1
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signal lines
display panel
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PCT/JP2017/002400
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英俊 中川
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堺ディスプレイプロダクト株式会社
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Publication date
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    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0223—Compensation for problems related to R-C delay and attenuation in electrodes of matrix panels, e.g. in gate electrodes or on-substrate video signal electrodes

Definitions

  • the present disclosure relates to a display panel and a display device.
  • liquid crystal display which is a representative flat panel display, is widely used not only in the field of medium-sized panels or small panels but also in the field of large panels for TVs and the like.
  • an active matrix display device is widely used.
  • a display panel of an active matrix display device includes a plurality of source bus lines, a plurality of gate bus lines, a pixel formation portion, and the like.
  • the pixel formation portion is provided at a location where a plurality of source bus lines and a plurality of gate bus lines intersect in the display area of the display panel, and is arranged in a matrix.
  • Each pixel formation unit includes a switching element and a pixel electrode connected to the switching element.
  • the display panel displays an image in the display region by supplying a scanning signal and a data signal to the pixel formation portion through the gate bus line and the source bus line.
  • the display panel includes a plurality of shift registers that are arranged in the column direction on one side of the display area and supply scanning signals to the switching elements via the gate bus lines.
  • the display panel extends in the column direction and is arranged in the row direction, and includes a plurality of first signal lines for supplying a signal such as a clock signal to the shift register, and the first signal line is connected to the shift register. And a plurality of second signal lines for supplying the signal.
  • Patent Document 1 discloses a technique for reducing each gate bus line resistance difference by meandering a plurality of gate bus lines. Similarly to the technique described in Patent Document 1, the second signal line is adjusted in length by providing a meandering portion that meanders between the supply circuit and the first signal line. The resistance difference at can be adjusted.
  • the area where the shift register can be formed becomes narrow in order to secure a region where the meandering portion is arranged. Therefore, when the display panel is to be narrowed, each element of the shift register is designed to be small. As a result, there is a problem that the semiconductor of each element is likely to deteriorate and display defects of the display panel are likely to occur.
  • the present disclosure has been made in view of such circumstances, and an object of the present disclosure is to provide a display panel and a display device capable of suppressing the occurrence of display defects.
  • a display panel includes a display region in which a plurality of switching elements are disposed, and a plurality of display regions that are arranged in a first direction around the display region and supply a scanning signal to the switching elements.
  • a plurality of second signal lines for connecting a line to the supply circuit and supplying the predetermined signal to the supply circuit, and a part of the plurality of second signal lines is connected It has a meandering portion that meanders at a portion overlapping the first signal line.
  • FIG. 3 is a schematic diagram illustrating a main part of the display device according to Embodiment 1.
  • FIG. It is a block diagram which shows the connection state of a some shift register. It is a circuit diagram which shows the structure of a shift register. It is a timing chart which shows operation
  • 6 is a schematic partial cross-sectional view of a display panel according to Embodiment 2.
  • FIG. 8 is a cross-sectional view taken along line VIII-VIII in FIG.
  • FIG. 1 is a schematic diagram illustrating a main part of the display device according to the first embodiment.
  • the display device according to the first embodiment is, for example, an active matrix display device 1.
  • the display device 1 includes a gate driver 100, a source drive circuit 200, a display panel 300, and the like.
  • the peripheral edge of the display panel 300 is a non-display area, and the display panel 300 has a display area 301 located in the central portion excluding the non-display area.
  • the gate driver 100 is formed around the display area on the display panel 300, that is, in a non-display area using, for example, amorphous silicon, polycrystalline silicon, microcrystalline silicon, an oxide semiconductor, or the like. More specifically, the gate driver 100 is formed on a translucent active matrix substrate 305 (hereinafter referred to as a TFT (Thin Film Transistor) substrate 305, see FIG. 5) included in the display panel 300.
  • the display device 1 includes a gate driver positioned on one side (one end in the row direction) of the display area. Two gate drivers arranged in the region may be provided.
  • the display panel 300 further includes a color filter substrate facing the TFT substrate 305, a liquid crystal layer positioned between the TFT substrate 305 and the color filter substrate, and the like.
  • a plurality (j in FIG. 1) of source bus lines SL1 to SLj are connected between the display area 301 and the source driving circuit 200 via a source driver (COF, Chip on film).
  • a plurality (i in FIG. 1) of gate bus lines GL1 to GLi are connected between the display area 301 and the gate driver 100.
  • a pixel forming portion 302 is provided at each of the intersections of the plurality of source bus lines and the plurality of gate bus lines.
  • the pixel formation portion 302 is arranged in a matrix and includes a TFT 303 and a pixel electrode 304 connected to the TFT 303.
  • the pixel electrode 304 forms a pixel capacitor for holding a pixel voltage value by a counter electrode (not shown) that is opposed to the pixel electrode 304 via a liquid crystal layer (not shown).
  • the gate electrode of the TFT 303 is connected to the corresponding gate bus line, and the source electrode is connected to the corresponding source bus line.
  • the drain electrode of the TFT 303 is connected to the pixel electrode 304.
  • the source driving circuit 200 outputs data signals to the source bus lines SL1 to SLj based on signals such as a digital video signal, a source start pulse signal, and a source clock signal output from a display control circuit (not shown).
  • the gate driver 100 receives a gate start pulse signal GSP, a gate end pulse signal GEP, a clock signal GCK, a first clear signal CLR1, and a second clear signal CLR2 output from a display control circuit (not shown). Based on the input signals such as GSP, GEP, GCK, CLR1, and CLR2, the gate driver 100 sequentially sends scanning signals to the gate bus lines GL1 to GLi via the plurality of shift registers 10 constituting the gate driver 100. Output to. Thereby, the scanning signal is supplied to a plurality of TFTs 303.
  • the clock signal GCK represents the clock signals of each phase as one. Note that the output of the scanning signal to each of the gate bus lines GL1 to GLi is repeated every one vertical scanning period.
  • the gate driver 100 includes a shift register group 110 to which a plurality of shift registers 10 are connected.
  • FIG. 2 is a block diagram illustrating a connection state of the plurality of shift registers 10.
  • FIG. 3 is a circuit diagram showing a configuration of the shift register 10.
  • FIG. 4 is a timing chart showing the operation of the shift register 10.
  • the gate driver 100 is composed of 1080 (1080 stages) shift registers SR1 to SR1080.
  • the number of shift registers is not limited to 1080.
  • the number of shift registers may be 1081 (1081 stages) or 1082 (1082 stages) so as to correspond to dummy lines provided on either or both of the upper and lower sides.
  • UHD ultra High Definition, 3840 ⁇ 2160
  • it may be 2160 (2160 steps)
  • FHD 3240 (3240 steps) when RGB is horizontally striped (vertically stacked). May be.
  • Each shift register 10 has input / output terminals such as CKA, CKB, CLR, VSS, S1, Gout / Qn, and R2.
  • the gate driver 100 that operates by a four-phase clock signal is illustrated.
  • the shift register 10 includes thin film transistors M1 to M6 and one capacitor cap1. More specifically, in the shift register 10, a predetermined clock signal CKA is input to the drain, an output thin film transistor M1 that outputs a drive signal from the source to the output node (Gout / Qn), and a predetermined set signal S1 (to the gate).
  • the output Qn-2) of the shift register two stages before the shift register is input, the first input thin film transistor M2 having the source connected to the gate of the output thin film transistor M1 and the drain connected to the gate, the first input The drain is connected to the output control node (netA) to which the source of the thin film transistor M2 and the gate of the output thin film transistor M1 are connected, the source is connected to a predetermined potential, and a predetermined reset signal R2 (from the shift register) Second input to which the output Qn + 3) of the shift register after the third stage is input Provided with such as a thin film transistor M3.
  • a capacitor cap1 is connected between the gate and source of the output thin film transistor M1.
  • the shift register further includes a thin film transistor M4 (predetermined switching element) having a drain connected to the output control node (netA), a source connected to a predetermined potential, and a gate connected to a predetermined node (referred to as netB). Is supplied with a predetermined clock signal CKB, a source connected to netB, a drain connected to the gate of the thin film transistor M5, a drain connected to netB, a source connected to a predetermined potential, and a gate connected to the output control node (netA).
  • a thin film transistor M6 connected to the.
  • the four-phase clock signal is composed of four clock signals CK1, CK2, CK3, and CK4.
  • the four-phase clock signal is a clock signal composed of four clock signals each having a phase shifted by a quarter period.
  • FIG. 4 it can be seen that the clock signals CK1, CK2, CK3, and CK4 are out of phase.
  • the period corresponding to the phase shift is a predetermined horizontal scanning period and is represented as one horizontal scanning period (1H).
  • Terminals CKA and CKB of each shift register 10 have any two of the four clock signals CK1, CK2, CK3, and CK4 depending on the stage number of the shift register 10 from the first stage to the 1080th stage. A clock signal is input. Further, the terminal CLR of each shift register 10 has one of two clear signals CLR1 (first clear signal) and CLR2 (second clear signal) depending on which stage the shift register 10 is. A clear signal is input.
  • the scanning signals (GL1 to GL1080) are output from the terminals Gout / Qn of each shift register 10.
  • a scanning signal (Qn ⁇ 2) two stages before the shift register 10 is input to the terminal S1 of each shift register 10.
  • the gate start pulse signals GSP1 to GSP2 are input to the terminals S1 of the shift registers 10 (SR1 to SR2) from the first stage to the second stage instead of the scanning signal (Qn-2) of the previous stage.
  • the gate start pulse signal GSP is a signal for starting the operation of one or more shift registers (predetermined shift registers) on the preceding stage among the plurality of shift registers.
  • the gate start pulse signals GSP1 and GSP2 are collectively referred to as GSP.
  • a scanning signal (Qn + 3) after three stages from the shift register 10 is input to the terminal R2 of each shift register 10.
  • the terminal R2 of the last three shift registers 10 (SR1078 to SR1080) from the 1078th stage to the 1080th stage has gate end pulse signals GEP1 to GEP3 instead of the scanning signal (Qn + 3) after the third stage.
  • the gate end pulse signals GEP1 to GEP3 are signals for ending the operation of one or more shift registers (predetermined shift registers) on the rear stage among the plurality of shift registers, and are also referred to as shift register operation end signals.
  • a predetermined potential is applied to the terminal VSS of each shift register 10.
  • the gate end pulse signals GEP1 to GEP3 are also collectively referred to as GEP.
  • the operation of the shift register 10 will be described by taking as an example the case where CK1 is input to CKA and CK4 is input to CKB.
  • the set signal S1 is input at time t11
  • the first input thin film transistor M2 is turned on, and the capacitor cap1 is charged (precharged).
  • the potential of the output control node (netA) changes from the low level to the high level, and the output thin film transistor M1 is turned on.
  • the clock signal CKA is at a low level between time points t11 and t13 when the set signal S1 is at a high level (also referred to as a set period)
  • the potential of the output node (Gout / Qn) is at a low level. Maintained at.
  • the set signal S1 changes from high level to low level. Since the reset signal R2 is at a low level, the second input thin film transistor M3 is in an off state. For this reason, the output control node (netA) is in a floating state.
  • the clock signal CKA changes from the low level to the high level, the charge charged in the capacitor cap1 maintains the potential difference between the output control node (netA) and the output node (Gout), and thus the output thin film transistor M1.
  • the potential of the output control node (netA) also rises (netA is bootstrapped).
  • a period between the time point t13 and a later-described t15 is also referred to as a selection period.
  • the clock signal CKA changes from the high level to the low level.
  • the output thin film transistor M1 is in the on state, so that the potential of the output node (Gout / Qn) decreases as the drain potential of the output thin film transistor M1 decreases. Further, as the potential of the output node (Gout / Qn) decreases, the potential of the output control node (netA) also decreases.
  • a period during which the reset signal R2 is at a high level is also referred to as a reset period.
  • the time point t15 and the time point t16 are different is described, but the time point t15 and the time point t16 may be the same time point.
  • the thin film transistors M4, M5, and M6 are operated so that the netB is at the high level when the output control node (netA) is at the low level.
  • the thin film transistors M4, M5, and M6 stabilize the output control node (netA) at a low level.
  • netB is at the high level before time t11 and after time t16.
  • the thin film transistor M4 is turned on, and the potential of the output control node (netA) is maintained at the source potential of the thin film transistor M4.
  • the thin film transistor M5 is turned on at time t12 when CKB goes high, and turned off at time t14 when CKB goes low. At this time, the boosting of netB is suppressed by M6.
  • FIG. 5 is a schematic diagram showing a connection mode of the shift register 10 and the first signal line.
  • the display panel 300 includes a plurality of first signal lines 11, 12, 13, and 14 for supplying clock signals CK1 to CK4.
  • FIG. 5 only the portions corresponding to a part of the first signal lines 11 to 14 and the plurality of shift registers 10 are shown, and the other portions are not shown. Further, in FIG. 5, the terminals of the shift register 10 are not shown.
  • the first signal lines 11, 12, 13, and 14 are arranged outside the shift register 10 at the peripheral edge of the display panel 300, extend in the column direction (up and down direction in FIG. 5), and extend in the row direction (in FIG. 5). (Horizontal direction)
  • the first signal line 11 is located on the outermost side (position farthest from the shift register 10)
  • the first signal line 12 is located on the inner side of the first signal line 11
  • the first signal line 13 is located on the first signal line 12.
  • the first signal line 14 is located on the innermost side.
  • the first signal lines 11, 12, 13, and 14 are connected to a display control circuit (not shown).
  • Each shift register 10 is connected to one of the first signal lines 11 to 14 via the second signal lines 40 and 41.
  • Each of the second signal lines 40 and 41 is arranged in a state parallel to the row direction and arranged in the column direction.
  • An insulating layer 60 is disposed between the first signal lines 11 to 14 and the second signal lines 40 and 41.
  • the first signal lines 11 to 14 are located on the upper side of the insulating layer 60 (the front side of the paper surface of FIG. 5), and the second signal lines 40 and 41 are located on the lower side of the insulating layer 60 (the rear side direction of the paper surface of FIG. 5). ).
  • a plurality of contact holes 50 are arranged in the column direction at the connection points of the first signal lines 11 to 14 and the second signal lines 40 and 41.
  • the second signal lines 40 and 41 are located below the first signal lines 11 to 14. Through the contact hole 50, the first signal lines 11 to 14 and the second signal lines 40 and 41 are electrically connected, and the clock signals CK1 to CK4 are connected via the first signal lines 11 to 14 and the second signal lines 40 and 41, respectively. Is supplied to the shift register 10.
  • the second signal lines 40 and 41 are formed long in the column direction along the contact holes 50 at the connection portions to the contact holes 50.
  • a part of the second signal lines 40 and 41 has a meandering portion 4a, and the other second signal lines 40 and 41 do not have a meandering portion. It is straight. Specifically, the second signal lines 40 and 41 connected to the first signal line 11 arranged on the outermost side do not have a meandering portion and are linear. On the other hand, the second signal lines 40 and 41 connected to the first signal lines 12 to 14 have a meandering portion 4a.
  • the meandering portion 4a is located in a portion overlapping the first signal lines 12 to 14 to which the second signal lines 40 and 41 are connected.
  • the meandering portion 4 a of the second signal lines 40 and 41 connected to the first signal line 14 is longer than the meandering portion 4 a of the second signal lines 40 and 41 connected to the first signal line 13.
  • the meandering portion 4 a of the second signal lines 40 and 41 connected to the first signal line 13 is longer than the meandering portion 4 a of the second signal lines 40 and 41 connected to the first signal line 12. That is, the meandering portion 4a of the second signal lines 40 and 41 connected to the first signal lines 12 to 14 located further inside (position closer to the display area 301 and closer to the shift register 10) is longer. .
  • the length of the meandering portion 4a is adjusted by the number of turns in meandering. That is, the number of turns of the meandering portion 4a of the second signal lines 40 and 41 connected to the first signal lines 12 to 14 located on the inner side is larger. Note that the adjustment of the length of the meandering portion 4a is not limited to the adjustment based on the number of turns, but may be performed by other forms such as the adjustment of the angle in bending or the line width of the second signal line (of the bent portion). Good.
  • the meandering portion 4a is bent so as to be folded in the column direction, and is not limited to the mode of proceeding in the row direction as a whole, but is bent so as to be folded in the row direction. Other modes such as a mode of proceeding may be used.
  • a scanning signal is output to the display panel 300 by the gate driver 100, and a source signal is output to the display panel 300 by the source driving circuit 200.
  • 300 displays a predetermined image in the display area 301.
  • the resistance difference can be reduced by adjusting the length of the meandering portion 4a.
  • the meandering portion 4a is located at a portion where the second signal lines 40 and 41 having the meandering portion 4a overlap the connected first signal lines 12-14. Therefore, it is not necessary to provide a region where the meandering portion 4a of the second signal lines 40 and 41 is arranged by expanding the space between the shift register 10 and the first signal line 14. As a result, the formation region of the shift register 10 can be expanded to the limit of the first signal line 14, each element of the shift register 10 can be formed larger, and deterioration of the semiconductor can be suppressed. Thereby, generation
  • the length of the meandering portion 4a of the other second signal lines 40 and 41 is adjusted, and each second is better.
  • the resistance difference between the signal lines 40 and 41 can be reduced.
  • the meandering portion 4a of the second signal lines 40 and 41 connected to the first signal lines 12 to 14 located on the inner side is closer to the meandering portion 4a as the first signal line to be connected is located on the inner side. Is longer. Since the length of the meandering portion 4a is adjusted according to the distance between the first signal lines 12 to 14 and the shift register 10, the difference in resistance between the second signal lines 40 and 41 can be reduced more favorably.
  • the first signal lines 12 to 14 transmit the same signal. Therefore, even if the second signal lines 40 and 41 are short-circuited with the first signal lines 12 to 14 in the meandering portion 4a, there is no problem due to this. Further, even when a break occurs in the meandering portion 4a, it can be dealt with by melt-connecting the overlapping first signal lines 12-14.
  • the second embodiment is different from the first embodiment in the structure of the first signal line, the arrangement of the second signal lines, and the like.
  • symbol is attached
  • the TFT substrate 305 and the color filter substrate 306 facing the pixel substrate through a liquid crystal layer are bonded together by a UV curable seal portion 307. It has been fixed.
  • the seal portion 307 has a frame shape and is located in a non-display area between the TFT substrate 305 and the color filter substrate 306. Further, the first signal lines 11 to 14 are arranged at positions overlapping the seal portion 307. Thereby, an extra space can be reduced and a narrow frame can be achieved in the display panel 300.
  • the seal portion 307 is cured by UV light after the color filter substrate 306 and the TFT substrate 305 are opposed to each other, and then UV light is applied to the seal portion 307 before photocuring from the direction shown in FIG. It is performed by irradiating.
  • the color filter substrate 306 and the TFT substrate 305 are bonded and fixed by UV curing of the seal portion 307, and a portion surrounded by the seal portion 307, the TFT substrate 305 and the color filter substrate 306, that is, a portion filled with liquid crystal. Is sealed.
  • the seal portion 307 is not limited to UV curable as long as it is photocurable, and may be formed of a material that is cured by light having a wavelength different from that of UV light.
  • FIG. 7 is a schematic plan view showing a connection portion between the first signal line 12 and the second signal line 40.
  • 8 is a cross-sectional view taken along line VIII-VIII in FIG.
  • first signal line 12 and the second signal line 40 are connected will be described as an example, but the first signal line 11, 13, 14 and the second signal line 40, 41 are connected. The other parts are configured similarly.
  • the first signal line 12 has slits 51 that are long in a plurality of column directions arranged in the row direction and the column direction. In FIG. 7, three slits 51 arranged in three columns in the column direction and five in the row direction are shown, but the present invention is not limited to this.
  • the slit 51 is long in the direction in which the first signal line 12 extends, that is, in the column direction.
  • the contact hole 50 has two halves 50a and 50b that are long in the column direction. Each of the split bodies 50a and 50b overlaps with one slit 51 and is provided so as to sandwich one slit 51 therebetween.
  • the meandering portion 4 a of the second signal line 40 meanders so as to avoid the slit 51, that is, does not overlap the opening of the slit 51, and overlaps the first signal line 12. Therefore, the meandering portion 4 a meanders along the slit 51 and overlaps the peripheral edge portion of the slit 51 in the first signal line 12.
  • the peripheral edge of the slit 51 is a non-opening portion of the first signal line 12 around the opening of the slit 51.
  • the first signal line 12 and the second signal line 40 are opposed to each other with a transparent insulating layer 60 interposed therebetween.
  • An insulating layer 61 (not shown in FIG. 7) is laminated on the transparent insulating layer 60 and the first signal line 12.
  • An insulating layer 60 and an insulating layer 61 are located in the opening portion of the slit 51.
  • the hole 50 In the position where the contact hole 50 is provided, holes are provided in the insulating layers 60 and 61, and the first signal line 12 and the second signal line 40 are arranged to face each other.
  • the hole is provided with a conductive member 52 that covers the hole and is in contact with the first signal line 12 and the second signal line 40, thereby forming a division 50 b of the contact hole 50.
  • the signal line 12 and the second signal line 40 are conducted.
  • the split 50a has a similar structure.
  • UV light can be transmitted through the slit 51 even in the region where the first signal line 12 is disposed, and the UV curing of the seal portion 307 can be performed satisfactorily.
  • the meandering portion 4 a of the second signal line 40 overlaps with the peripheral edge of the slit 51, does not overlap with the opening of the slit 51, and meanders along the long slit 51 in the column direction. Does not cover the opening. Therefore, the slit can transmit light satisfactorily. The same applies to other portions where the first signal lines 11 to 14 and the second signal lines 40 and 41 are connected.
  • transparent insulating layers 60 and 61 are located at the openings of the slits 51 other than the slits 51 at positions corresponding to the splits 50a and 50b of the contact hole 50. Therefore, the translucency of the slit 51 is ensured, and the UV light is transmitted through the slit 51 of the second signal line 12, so that the UV curing of the seal portion 307 is performed well. The same applies to other portions where the first signal lines 11 to 14 and the second signal lines 40 and 41 are connected.
  • the shape of the slit is not limited to a shape that is long in the row direction, and may be other shapes such as a circular shape.
  • the clock signal GCK is not limited to four phases, and may be six phases or eight phases.
  • the first signal line is not limited to four, and the clock signal Six or eight may be provided corresponding to GCK.
  • a meandering portion may be provided in a signal line that connects a signal line that transmits signals other than the GCK clock signals CK1 to CK4 and the shift register 10.
  • the length of the meandering portion is not limited to a mode in which the length of the meandering portion 4a is longer in the second signal lines 40 and 41 connected to the first signal lines 12 to 14 located on the inner side.
  • the length of the meandering portion 4a may be appropriately changed according to, for example, the type of signal to be transmitted and the material of the signal line.
  • the column direction corresponds to the first direction and the row direction corresponds to the second direction
  • the display device 1 according to the first and second embodiments and
  • the display panel 300 may be configured such that the arrangement of the constituent elements in the row direction and the column direction is switched, the row direction is the first direction, and the column direction is the second direction.
  • a display panel includes a display area in which a plurality of switching elements are arranged, and is arranged in the first direction around the display area, and scanning signals are supplied to the switching elements. And a plurality of first signal lines extending in the first direction and arranged in a second direction intersecting the first direction and supplying a predetermined signal to the supply circuit, A first signal line connected to the supply circuit, and a plurality of second signal lines for supplying the predetermined signal to the supply circuit, wherein a part of the plurality of second signal lines includes: And a meandering portion meandering at a portion overlapping the connected first signal line.
  • the resistance difference can be reduced by adjusting the length of the meandering portion in the second signal line.
  • the meandering portion is located at a portion where the second signal line having the meandering portion overlaps the connected first signal line, and a meandering wiring is provided between the first signal line and the supply circuit. There is no dedicated area. Thereby, the formation area of the supply circuit can be expanded between the first signal line, each element of the supply circuit can be made larger, and deterioration of the semiconductor can be suppressed. Thereby, generation
  • the second signal line and the first signal line having the meandering portion transmit the same signal, so that no problem occurs. Further, even when a break occurs in the meandering portion, it is possible to cope with the case by melt-connecting the overlapping first signal lines.
  • one of the second signal lines connected to the first signal line disposed at a position farthest from the supply circuit is linear, and the other The second signal line may have the meandering portion.
  • the length of one second signal line the length of the meandering part of the other second signal line can be adjusted, and the resistance difference of each second signal line can be reduced more favorably.
  • the meandering portion of the second signal line connected to the first signal line closer to the supply circuit may be longer.
  • the length of the meandering portion is adjusted according to the distance between the first signal line and the supply circuit, the resistance difference between the second signal lines can be reduced more favorably.
  • the first signal line includes a plurality of slits arranged in the first direction and the second direction, and the meandering portion includes the first signal line. It overlaps with the peripheral edge of the slit and does not have to overlap with the opening of the slit.
  • the first signal line is arranged when the display panel is fixed by a photocurable fixing member, has two substrates facing each other, and the position where the fixing member is arranged overlaps the position of the first signal line. Even in the region, light can be transmitted through the slit, and the photocuring of the fixing member can be performed satisfactorily. Further, the second signal line overlaps the peripheral edge of the slit, does not overlap the opening of the slit, and does not cover the opening of the slit, so that the slit can transmit light well.
  • the slit may be long in the first direction, and the meandering portion may meander along the slit.
  • the second signal line meanders along a long slit in the first direction and does not cover the opening of the slit. Therefore, the slit can transmit light well.
  • a display device includes the above-described display panel.

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Abstract

複数のスイッチング素子（３０３）が配されている表示領域（３０１）と、該表示領域（３０１）の周囲に第１方向に並べて配され、前記スイッチング素子（３０３）に走査信号を供給する複数の供給回路（１０）と、前記第１方向に延び、前記第１方向に交差する第２方向に並んでおり、前記供給回路（１０）に所定の信号を供給するための複数の第１信号線（１１，１２，１３，１４）と、該第１信号線（１１，１２，１３，１４）と前記供給回路（１０）を接続し、前記供給回路（１０）に前記所定の信号を供給するための複数の第２信号線（４０，４１）とを備え、前記複数の第２信号線（４０，４１）の内の一部は、接続されている前記第１信号線（１２，１３，１４）に重なる部分にて蛇行している蛇行部（４ａ）を有することを特徴とする表示パネル（３００）。

Description

表示パネル及び表示装置
　本開示は、表示パネル及び表示装置に関する。
　近年、フラットパネルディスプレイの代表である液晶ディスプレイ（ＬＣＤ）は、中型パネルまたは小型パネルの分野だけでなくＴＶ用等の大型パネルの分野でも広く用いられている。このような液晶ディスプレイでは、アクティブマトリクス型の表示装置が広く使用されている。
　アクティブマトリクス型の表示装置の表示パネルは、複数のソースバスライン、複数のゲートバスライン及び画素形成部などを備える。画素形成部は、表示パネルの表示領域において、複数のソースバスラインと複数のゲートバスラインとが交差する箇所に設けられ、マトリクス状に配置されている。各画素形成部は、スイッチング素子及び該スイッチング素子に接続されている画素電極などを備える。表示パネルは、ゲートバスライン及びソースバスラインを介して画素形成部に走査信号及びデータ信号が供給されることにより表示領域に画像を表示する。
　表示パネルは、表示領域の片側において列方向に並び、ゲートバスラインを介してスイッチング素子に走査信号を供給する複数のシフトレジスタを備える。また、表示パネルは、列方向に延び、行方向に並んでおり、シフトレジスタにクロック信号等の信号を供給するための複数の第１信号線と、該第１信号線をシフトレジスタと接続し、前記信号を供給するための複数の第２信号線を備える。
　各第１信号線のシフトレジスタからの距離が異なっているため、各第１信号線とシフトレジスタとを接続している第２信号線の長さが異なる。これにより、第２信号線における抵抗差が大きくなり、信号の良好な伝達の妨げとなる場合がある。ここで、特許文献１には、複数のゲートバスラインを蛇行させることにより、各ゲートバスライン抵抗差を低減する技術が開示されている。第２信号線においても、特許文献１に記載の技術と同様に、供給回路と第１信号線との間に、蛇行している蛇行部を設けることにより長さ調整を行い、第２信号線における抵抗差の調整が可能である。
特開２００３－００５６７０号公報
　しかしながら、蛇行部を設けた場合、蛇行部を配置する領域を確保するために、シフトレジスタの形成可能領域が狭くなる。したがって、表示パネルの狭額縁化を図る場合、シフトレジスタの各素子を小さく設計することとなる。これにより、各素子の半導体が劣化しやすくなり、表示パネルの表示不良が発生しやすくなるという問題がある。
　本開示は、斯かる事情に鑑みてなされたものであり、その目的とするところは、表示不良の発生を抑制することができる表示パネル及び表示装置を提供することにある。
　本開示の一実施形態に係る表示パネルは、複数のスイッチング素子が配されている表示領域と、該表示領域の周囲に第１方向に並べて配され、前記スイッチング素子に走査信号を供給する複数の供給回路と、前記第１方向に延び、前記第１方向に交差する第２方向に並んでおり、前記供給回路に所定の信号を供給するための複数の第１信号線と、該第１信号線を前記供給回路と接続し、前記供給回路に前記所定の信号を供給するための複数の第２信号線とを備え、前記複数の第２信号線の内の一部は、接続されている前記第１信号線に重なる部分にて蛇行している蛇行部を有することを特徴とする。
　本開示の実施形態によれば、表示不良の発生を抑制することができる。
実施の形態１に係る表示装置の要部を示す模式図である。 複数のシフトレジスタの接続状態を示すブロック図である。 シフトレジスタの構成を示す回路図である。 シフトレジスタの動作を示すタイミングチャートである。 シフトレジスタ及び第１信号線の接続態様を示す模式図である。 実施の形態２に係る表示パネルの模式的な部分断面図である。 第１信号線と第２信号線との接続部分を示す模式的な平面図である。 図７のＶＩＩＩ－ＶＩＩＩ線による断面図である。
　以下、本開示をその実施の形態を示す図面に基づいて詳述する。
（実施の形態１）
　図１は、実施の形態１に係る表示装置の要部を示す模式図である。実施の形態１の表示装置は、例えば、アクティブマトリクス型の表示装置１である。図１に示すように、表示装置１は、ゲートドライバ１００、ソース駆動回路２００、表示パネル３００などを備える。
　表示パネル３００の周縁部は非表示領域となっており、表示パネル３００は、非表示領域を除く中央部分に位置する表示領域３０１を有している。
　ゲートドライバ１００は、例えば、アモルファスシリコン、多結晶シリコン、微結晶シリコン、酸化物半導体などを用いて、表示パネル３００上の表示領域の周囲、即ち非表示領域に形成されている。より具体的には、ゲートドライバ１００は、表示パネル３００が有する透光性のアクティブマトリクス基板３０５（以下、ＴＦＴ（Thin Film Transistor）基板３０５という。図５参照）上に形成されている。なお、図１においては、表示装置１は、表示領域の片側（行方向の一端部）に位置するゲートドライバを備えているが、これに限られず、例えば、表示領域３０１を挟むようにして、非表示領域に配された二つのゲートドライバを備えていてもよい。表示パネル３００は、更にＴＦＴ基板３０５に対向するカラーフィルタ基板と、ＴＦＴ基板３０５とカラーフィルタ基板との間に位置する液晶層などを備えている。
　表示領域３０１とソース駆動回路２００との間には、ソースドライバ（ＣＯＦ、Chip on film）を経由して複数（図１ではｊ）のソースバスラインＳＬ１～ＳＬｊが接続されている。また、表示領域３０１とゲートドライバ１００との間には、複数（図１ではｉ）のゲートバスラインＧＬ１～ＧＬｉが接続されている。
　表示領域３０１において、複数のソースバスラインと複数のゲートバスラインとが交差する箇所それぞれには画素形成部３０２が設けられている。画素形成部３０２は、マトリクス状に配置され、ＴＦＴ３０３及び該ＴＦＴ３０３に接続されている画素電極３０４を有する。画素電極３０４は、液晶層（不図示）を介して対向する対向電極（不図示）とにより、画素電圧値を保持するための画素容量を形成している。ＴＦＴ３０３のゲート電極は、対応するゲートバスラインに接続され、ソース電極は、対応するソースバスラインに接続される。また、ＴＦＴ３０３のドレイン電極は、画素電極３０４に接続されている。
　ソース駆動回路２００は、不図示の表示制御回路から出力されるデジタル映像信号、ソーススタートパルス信号、ソースクロック信号などの信号に基づいて、各ソースバスラインＳＬ１～ＳＬｊにデータ信号を出力する。
　ゲートドライバ１００には、不図示の表示制御回路から出力されたゲートスタートパルス信号ＧＳＰ、ゲートエンドパルス信号ＧＥＰ、クロック信号ＧＣＫ、第一クリア信号ＣＬＲ１及び第二クリア信号ＣＬＲ２が入力される。ゲートドライバ１００は、入力されたＧＳＰ、ＧＥＰ、ＧＣＫ、ＣＬＲ１及びＣＬＲ２などの信号に基づいて、ゲートドライバ１００を構成する複数のシフトレジスタ１０を介して各ゲートバスラインＧＬ１～ＧＬｉへ走査信号を順番に出力する。これにより、該走査信号は複数のＴＦＴ３０３に供給される。便宜上、クロック信号ＧＣＫは、各相のクロック信号を一つに纏めて表している。なお、各ゲートバスラインＧＬ１～ＧＬｉへ走査信号の出力は、１垂直走査期間の都度繰り返される。
　ゲートドライバ１００は、複数のシフトレジスタ１０が接続されたシフトレジスタ群１１０を備える。図２は、複数のシフトレジスタ１０の接続状態を示すブロック図である。図３は、シフトレジスタ１０の構成を示す回路図である。図４は、シフトレジスタ１０の動作を示すタイミングチャートである。
　例えばＦＨＤ（Full High Definition、１９２０×１０８０）の表示装置の場合、図２に示すように、ゲードドライバ１００は１０８０個（１０８０段）のシフトレジスタＳＲ１～ＳＲ１０８０で構成されている。なお、シフトレジスタの数は１０８０個に限定されず、例えば、上下のいずれか或いは両方に設けたダミーラインに対応するように１０８１個（１０８１段）或いは１０８２個（１０８２段）であっても良い。ＵＨＤ（ultra High Definition 、３８４０×２１６０）の場合は２１６０個（２１６０段）であってもよいし、ＦＨＤでもＲＧＢを横ストライプ状（縦積み）にした場合には３２４０個（３２４０段）であってもよい。各シフトレジスタ１０は、ＣＫＡ、ＣＫＢ、ＣＬＲ、ＶＳＳ、Ｓ１、Ｇｏｕｔ／Ｑｎ、Ｒ２等の入出力端子を有する。図２では、４相のクロック信号によって動作するゲートドライバ１００を例示した。
　図３に示すように、シフトレジスタ１０は、薄膜トランジスタＭ１～Ｍ６、１個のキャパシタｃａｐ１を備える。より具体的には、シフトレジスタ１０は、ドレインに所定のクロック信号ＣＫＡが入力され、ソースから出力ノード（Ｇｏｕｔ／Ｑｎ）へ駆動信号を出力する出力用薄膜トランジスタＭ１、ゲートに所定のセット信号Ｓ１（当該シフトレジスタよりも２段前のシフトレジスタの出力Ｑｎ－２）が入力され、ソースが出力用薄膜トランジスタＭ１のゲートに接続され、ドレインがゲートに接続された第１入力用薄膜トランジスタＭ２、第１入力用薄膜トランジスタＭ２のソースと出力用薄膜トランジスタＭ１のゲートとが接続された出力制御ノード（ｎｅｔＡ）にドレインが接続され、ソースが所定電位に接続され、ゲートに所定のリセット信号Ｒ２（当該シフトレジスタよりも３段後のシフトレジスタの出力Ｑｎ＋３）が入力される第２入力用薄膜トランジスタＭ３などを備える。また、出力用薄膜トランジスタＭ１のゲート・ソース間にはキャパシタｃａｐ１が接続されている。
　さらに、シフトレジスタは、ドレインが出力制御ノード（ｎｅｔＡ）に接続され、ソースが所定電位に接続され、ゲートが所定のノード（ｎｅｔＢと称する）に接続された薄膜トランジスタＭ４（所定のスイッチング素子）、ゲートに所定のクロック信号ＣＫＢが入力され、ソースがｎｅｔＢに接続され、ドレインがゲートに接続された薄膜トランジスタＭ５、ドレインがｎｅｔＢに接続され、ソースが所定電位に接続され、ゲートが出力制御ノード（ｎｅｔＡ）に接続された薄膜トランジスタＭ６を備える。
　４相のクロック信号は、４つのクロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４で構成されている。４相のクロック信号は、それぞれ４分の１周期ずつ位相がシフトした４つのクロック信号で構成されるクロック信号である。図４では、各クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４の位相がずれていることがわかる。位相のずれに相当する期間は、所定の水平走査期間であり、１水平走査期間（１Ｈ）と表す。
　各シフトレジスタ１０の端子ＣＫＡ、ＣＫＢには、シフトレジスタ１０が１段目から１０８０段目の何段目であるかに応じて、４つのクロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４のいずれか二つのクロック信号が入力される。また、各シフトレジスタ１０の端子ＣＬＲには、シフトレジスタ１０が何段目であるかに応じて、２つのクリア信号ＣＬＲ１（第一クリア信号）、ＣＬＲ２（第二クリア信号）のいずれか一つのクリア信号が入力される。
　各シフトレジスタ１０の端子Ｇｏｕｔ／Ｑｎからは走査信号（ＧＬ１～ＧＬ１０８０）が出力される。各シフトレジスタ１０の端子Ｓ１には、当該シフトレジスタ１０よりも二段前の走査信号（Ｑｎ－２）が入力される。ただし、１段目から２段目までのシフトレジスタ１０（ＳＲ１～ＳＲ２）の端子Ｓ１には、二段前の走査信号（Ｑｎ－２）に代えて、ゲートスタートパルス信号ＧＳＰ１～ＧＳＰ２が入力される。ゲートスタートパルス信号ＧＳＰは、複数のシフトレジスタのうち前段側の１又は複数のシフトレジスタ（所定のシフトレジスタ）の動作を開始させるための信号である。なお、ゲートスタートパルス信号ＧＳＰ１～ＧＳＰ２を纏めてＧＳＰとも称する。
　また、各シフトレジスタ１０の端子Ｒ２には、当該シフトレジスタ１０よりも三段後の走査信号（Ｑｎ＋３）が入力される。ただし、１０７８段目から１０８０段目までの最後の三つのシフトレジスタ１０（ＳＲ１０７８～ＳＲ１０８０）の端子Ｒ２には、三段後の走査信号（Ｑｎ＋３）に代えて、ゲートエンドパルス信号ＧＥＰ１～ＧＥＰ３が入力される。ゲートエンドパルス信号ＧＥＰ１～ＧＥＰ３は、複数のシフトレジスタのうち後段側の１又は複数のシフトレジスタ（所定のシフトレジスタ）の動作を終了させるための信号であり、シフトレジスタ動作終了信号とも称する。また、各シフトレジスタ１０の端子ＶＳＳには、所定電位が印加される。なお、ゲートエンドパルス信号ＧＥＰ１～ＧＥＰ３を纏めてＧＥＰとも称する。
　ここで、ＣＫＡにＣＫ１が入力され、ＣＫＢにＣＫ４が入力される場合を例としてシフトレジスタ１０の動作を説明する。図４に示すように、時点ｔ１１において、セット信号Ｓ１が入力されると、第１入力用薄膜トランジスタＭ２はオン状態となり、キャパシタｃａｐ１が充電（プリチャージ）される。これにより、出力制御ノード（ｎｅｔＡ）の電位は、ローレベルからハイレベルに変化し、出力用薄膜トランジスタＭ１はオン状態となる。一方、セット信号Ｓ１がハイレベルである時点ｔ１１とｔ１３との間（セット期間とも称する）においては、クロック信号ＣＫＡがローレベルとなっているので、出力ノード（Ｇｏｕｔ／Ｑｎ）の電位はローレベルで維持される。
　時点ｔ１３において、セット信号Ｓ１がハイレベルからローレベルに変化する。リセット信号Ｒ２がローレベルであるため第２入力用薄膜トランジスタＭ３はオフ状態となっている。このため、出力制御ノード（ｎｅｔＡ）はフローティング状態となる。そして、時点ｔ１３において、クロック信号ＣＫＡがローレベルからハイレベルに変化すると、キャパシタｃａｐ１に充電された電荷が出力制御ノード（ｎｅｔＡ）と出力ノード（Ｇｏｕｔ）との電位差を保つため、出力用薄膜トランジスタＭ１のドレインの電位の上昇に伴って出力制御ノード（ｎｅｔＡ）の電位も上昇する（ｎｅｔＡがブートストラップされる）。このとき、出力用薄膜トランジスタＭ１のオン状態は維持され、出力ノード（Ｇｏｕｔ／Ｑｎ）の電位が上昇する。時点ｔ１３と後述のｔ１５との間を選択期間とも称する。
　時点ｔ１５において、クロック信号ＣＫＡがハイレベルからローレベルに変化する。時点ｔ１５においては、出力用薄膜トランジスタＭ１はオン状態となっているので、出力用薄膜トランジスタＭ１のドレインの電位の低下に伴って出力ノード（Ｇｏｕｔ／Ｑｎ）の電位は低下する。また、出力ノード（Ｇｏｕｔ／Ｑｎ）の電位の低下に伴って出力制御ノード（ｎｅｔＡ）の電位も低下する。
　時点ｔ１６において、リセット信号Ｒ２がローレベルからハイレベルに変化すると、第２入力用薄膜トランジスタＭ３はオン状態となり、出力制御ノード（ｎｅｔＡ）の電位はローレベルまで低下する。リセット信号Ｒ２がハイレベルとなっている期間をリセット期間とも称する。なお、図３の例では、時点ｔ１５と時点ｔ１６とが異なる場合について記載しているが、時点ｔ１５と時点ｔ１６とは同一時点であってもよい。
　一方、シフトレジスタ１０においては、出力制御ノード（ｎｅｔＡ）がローレベルの状態において、ｎｅｔＢがハイレベルとなるように、薄膜トランジスタＭ４、Ｍ５、Ｍ６を動作させている。薄膜トランジスタＭ４、Ｍ５、Ｍ６は、出力制御ノード（ｎｅｔＡ）をローレベルに安定化させる。図４に示すように、時点ｔ１１以前、及び時点ｔ１６以降において、ｎｅｔＢがハイレベルとなっている。これにより、薄膜トランジスタＭ４がオン状態になり、出力制御ノード（ｎｅｔＡ）の電位を薄膜トランジスタＭ４のソースの電位に維持している。薄膜トランジスタＭ５は、ＣＫＢがハイレベルとなる時点ｔ１２にオン状態となり、ＣＫＢがローレベルとなる時点ｔ１４にオフ状態となる。このとき、Ｍ６によりｎｅｔＢの昇圧が抑制されている。
　図５は、シフトレジスタ１０及び第１信号線の接続態様を示す模式図である。表示パネル３００は、クロック信号ＣＫ１～ＣＫ４を供給するための複数の第１信号線１１，１２，１３，１４を備える。なお、図５においては、第１信号線１１～１４及び複数のシフトレジスタ１０の内の一部に相当する部分のみを示し、その他の部分の図示を省略している。また、図５においては、シフトレジスタ１０の端子の図示も省略している。
　第１信号線１１，１２，１３，１４は、表示パネル３００の周縁部においてシフトレジスタ１０よりも外側に配され、列方向（図５における上下方向）に延びており、行方向（図５における左右方向）に並んでいる。第１信号線１１が最も外側（シフトレジスタ１０から最も遠い位置）に位置し、第１信号線１２は第１信号線１１よりも内側に位置し、第１信号線１３は第１信号線１２の内側に位置し、第１信号線１４が最も内側に位置する。また、第１信号線１１，１２，１３，１４は、不図示の表示制御回路に接続される。
　各シフトレジスタ１０は、第２信号線４０，４１を介して第１信号線１１～１４の何れかに接続されている。各第２信号線４０，４１は、夫々が行方向に平行な状態で配され、列方向に並んでいる。第１信号線１１～１４と第２信号線４０，４１との間には絶縁層６０が配されている。第１信号線１１～１４は、絶縁層６０の上側（図５の紙面の表側方向）に位置し、第２信号線４０，４１は、絶縁層６０の下側（図５の紙面の裏側方向）に位置する。
　第１信号線１１～１４及び第２信号線４０，４１の接続箇所には、複数のコンタクトホール５０が列方向に配置されている。第２信号線４０，４１は第１信号線１１～１４よりも下側に位置している。コンタクトホール５０により、第１信号線１１～１４のそれぞれと第２信号線４０，４１とが導通し、第１信号線１１～１４及び第２信号線４０，４１を介してクロック信号ＣＫ１～ＣＫ４がシフトレジスタ１０に供給される。第２信号線４０，４１は、コンタクトホール５０への接続部分においては、コンタクトホール５０に沿って、列方向に長く形成されている。
　ここで、図５に示すように、第２信号線４０，４１の内の一部は、蛇行部４ａを有しており、他の第２信号線４０，４１は、蛇行部を有さず、直線状をなしている。具体的には、最も外側に配されている第１信号線１１に接続されている第２信号線４０，４１は、蛇行部を有さず、直線状をなしている。一方、第１信号線１２～１４に接続されている第２信号線４０，４１は蛇行部４ａを有している。
　蛇行部４ａは、各第２信号線４０，４１が接続されている第１信号線１２～１４に重なる部分に位置している。また、第１信号線１４に接続されている第２信号線４０，４１の蛇行部４ａは、第１信号線１３に接続されている第２信号線４０，４１の蛇行部４ａよりも長い。第１信号線１３に接続されている第２信号線４０，４１の蛇行部４ａは、第１信号線１２に接続されている第２信号線４０，４１の蛇行部４ａよりも長い。即ち、より内側（より表示領域３０１側であり、シフトレジスタ１０により近い位置）に位置する第１信号線１２～１４に接続されている第２信号線４０，４１の蛇行部４ａは、より長い。
　ここで、蛇行部４ａの長さの調整は、蛇行における曲折回数により行っている。即ち、より内側に位置する第１信号線１２～１４に接続されている第２信号線４０，４１の蛇行部４ａの曲折回数の方が多い。なお、蛇行部４ａの長さの調整は、曲折回数による調整に限られず、曲折における角度の調整又はこれらに加えて（曲折部分の）第２信号線の線幅等その他の態様により行ってもよい。
　なお、蛇行部４ａは、図５に示すように、列方向にて折り返すように曲折し、全体として行方向に進む態様に限られず、行方向にて折り返すように曲折し、全体として列方向に進む態様等その他の態様であってもよい。
　上述のようにシフトレジスタ１０が動作することで、ゲートドライバ１００により走査信号が表示パネル３００に出力され、また、ソース駆動回路２００により、ソース信号が表示パネル３００に出力されることにより、表示パネル３００は、表示領域３０１に所定の画像を表示する。
　以上の構成によれば、表示パネル３００の第２信号線４０，４１において、蛇行部４ａの長さを調整することにより抵抗差を低減できる。また、蛇行部４ａは、該蛇行部４ａを有する第２信号線４０，４１が、接続されている第１信号線１２～１４に重なる部分に位置する。従って、シフトレジスタ１０と第１信号線１４との間を広げて、第２信号線４０，４１の蛇行部４ａを配置する領域を設ける必要がない。これにより、シフトレジスタ１０の形成領域を第１信号線１４ぎりぎりの箇所まで拡大し、シフトレジスタ１０の各素子をより大きく形成することができ、半導体の劣化を抑制できる。これにより、表示パネル３００における表示不良の発生を抑制することができる。
　第１信号線１１に接続されている第２信号線４０，４１の長さに合わせて、他の第２信号線４０，４１の蛇行部４ａの長さを調整し、より良好に各第２信号線４０，４１の抵抗差を低減できる。
　また、より内側に位置する第１信号線１２～１４に接続されている第２信号線４０，４１の蛇行部４ａは、接続する対象の第１信号線が内側に位置するほど、蛇行部４ａがより長い。第１信号線１２～１４及びシフトレジスタ１０の距離に合わせて、蛇行部４ａの長さを調整しているので、より良好に各第２信号線４０，４１の抵抗差を低減できる。
　第１信号線１２から１４には別の信号が流れている一方、第２信号線４０，４１と、該第２信号線４０，４１の蛇行部４ａに近接するコンタクトホール５０において接続されている第１信号線１２～１４とは、同一の信号を伝達する。したがって、第２信号線４０，４１が蛇行部４ａにおいて第１信号線１２～１４と短絡した場合であっても、これによる不具合は生じない。また、蛇行部４ａにおいて、断線が発生した場合においても、重なる第１信号線１２～１４とメルト接続することにより対応することが可能となる。
（実施の形態２）
　実施の形態２においては、実施の形態１と第１信号線の構造及び第２信号線の配置態様等が異なる。実施の形態２に係る表示装置１の構成について、実施の形態１と同様な構成については、同一の符号を付してその詳細な説明を省略する。
　実施の形態２に係る表示パネル３００においては、図６に示すように、ＴＦＴ基板３０５と該画素基板に液晶層を介して対向するカラーフィルタ基板３０６とがＵＶ硬化性のシール部３０７により貼り合わされ、固定されている。
　シール部３０７は、枠状をなしており、ＴＦＴ基板３０５とカラーフィルタ基板３０６との間において、非表示領域に位置している。また、第１信号線１１～１４は、シール部３０７に重なる位置に配されている。これにより、余分なスペースを低減し、表示パネル３００において狭額縁化を図ることができる。
　ここで、表示パネル３００の製造において、シール部３０７のＵＶ光による硬化は、カラーフィルタ基板３０６及びＴＦＴ基板３０５を対向させた後、図６に示す方向から光硬化前のシール部３０７にＵＶ光を照射することにより行われる。シール部３０７のＵＶ硬化により、カラーフィルタ基板３０６及びＴＦＴ基板３０５が貼り合わされて固定され、シール部３０７と、ＴＦＴ基板３０５及びカラーフィルタ基板３０６とに囲まれた部分、即ち液晶が充填された部分が封止される。なお、シール部３０７は、光硬化性であれば、ＵＶ硬化性に限られず、ＵＶ光とは異なる波長の光により硬化する材料により形成してもよい。
　図７は、第１信号線１２と第２信号線４０との接続部分を示す模式的な平面図である。図８は、図７のＶＩＩＩ－ＶＩＩＩ線による断面図である。以下、第１信号線１２と第２信号線４０とが接続されている一の部分を例として説明するが、第１信号線１１，１３，１４と第２信号線４０，４１とが接続されている他の部分についても同様の構成をなしている。
　第１信号線１２は、行方向及び列方向に並ぶ複数の列方向に長いスリット５１を有する。図７においては、列方向に３段、行方向に５つ並ぶスリット５１が示されているが、これに限られない。スリット５１は、第１信号線１２が延びる方向、即ち列方向に長い。
　コンタクトホール５０は、列方向に長い二つの分体５０ａ，５０ｂを有している。分体５０ａ，５０ｂは夫々、一つのスリット５１に重なり、一つのスリット５１を間に挟むように設けられている。
　図７に示すように、第２信号線４０の蛇行部４ａは、スリット５１を避けて即ちスリット５１の開口に重ならないように蛇行しており、第１信号線１２に重なっている。したがって、蛇行部４ａは、スリット５１に沿って蛇行し、第１信号線１２における該スリット５１の周縁部に重なっている。スリット５１の周縁部は、スリット５１の開口の周囲における第１信号線１２の非開口部分である。
　また、図８に示すように、第１信号線１２と第２信号線４０は、透明の絶縁層６０を介して対向している。また、透明の絶縁層６０及び第１信号線１２上には絶縁層６１（図７においては省略）が積層されている。スリット５１の開口部分には絶縁層６０及び絶縁層６１が位置している。
　コンタクトホール５０が設けられる位置においては、絶縁層６０，６１に穴が設けられ、第１信号線１２と第２信号線４０が対向するように配されている。前記穴においては、前記穴を覆い、第１信号線１２及び第２信号線４０に接触している導通部材５２が配されており、これによりコンタクトホール５０の分体５０ｂが形成され、第１信号線１２と第２信号線４０が導通する。なお、分体５０ａについても同様の構造をなす。
　以上の構成によれば、第１信号線１２が配される領域においてもスリット５１を通してＵＶ光を透過させることができ、シール部３０７のＵＶ硬化を良好に行なうことできる。また、第２信号線４０の蛇行部４ａは、スリット５１の周縁部に重なっており、スリット５１の開口に重なっておらず、また、列方向に長いスリット５１に沿って蛇行し、スリット５１の開口を覆っていない。したがって、スリットは、良好に光を透過できる。第１信号線１１～１４と第２信号線４０，４１とが接続されている他の部分についても同様である。
　更に、複数のスリット５１の内、コンタクトホール５０の分体５０ａ，５０ｂに対応する位置のスリット５１以外のスリット５１の開口には、透明の絶縁層６０，６１が位置している。したがって、スリット５１の透光性が担保され、第２信号線１２のスリット５１をＵＶ光が透過するので、シール部３０７のＵＶ硬化が良好に行われる。第１信号線１１～１４と第２信号線４０，４１とが接続されている他の部分についても同様である。
　なお、スリットの形状は、列方向に長い形状に限られず、円形状等その他の形状であってもよい。
　上述の実施の形態１及び実施の形態２において、クロック信号ＧＣＫは、４相に限られず、６相又は８相等あってもよく、また、第１信号線は、４本に限られず、クロック信号ＧＣＫに対応して、６本又は８本設けてもよい。ＧＣＫクロック信号ＣＫ１～ＣＫ４以外の信号を伝達する信号線とシフトレジスタ１０とを接続する信号線においても同様に蛇行部を設けてもよい。
　また、蛇行部の長さは、より内側に位置する第１信号線１２～１４に接続されている第２信号線４０，４１において、蛇行部４ａの長さがより長い態様に限られない。蛇行部４ａの長さは、例えば、伝達する信号の種類、信号線の材質等に応じて、適宜変更してもよい。
　更に、実施の形態１及び実施の形態２においては、列方向が第１方向に相当し、行方向が第２方向に相当するが、実施の形態１及び実施の形態２に係る表示装置１及び表示パネル３００は、行方向及び列方向における各構成要素の配置を入れ替えて、行方向を第１方向とし、列方向を第２方向として構成してもよい。
　以上のように、本開示の一実施形態に係る表示パネルは、複数のスイッチング素子が配されている表示領域と、該表示領域の周囲に第１方向に並べて配され、前記スイッチング素子に走査信号を供給する複数の供給回路と、前記第１方向に延び、前記第１方向に交差する第２方向に並んでおり、前記供給回路に所定の信号を供給するための複数の第１信号線と、該第１信号線を前記供給回路と接続し、前記供給回路に前記所定の信号を供給するための複数の第２信号線とを備え、前記複数の第２信号線の内の一部は、接続されている前記第１信号線に重なる部分にて蛇行している蛇行部を有する。
　表示パネルにおいて、第２信号線において、蛇行部の長さを調整することにより抵抗差を低減できる。また、蛇行部は、該蛇行部を有する第２信号線が、接続されている第１信号線に重なる部分に位置しており、第１信号線と供給回路との間に蛇行した配線を設ける専用の領域を設けていない。これにより、供給回路の形成領域を第１信号線との間において拡大し、供給回路の各素子をより大きくすることができ、半導体の劣化を抑制できる。これにより、表示パネルにおける表示不良の発生を抑制することができる。
　また、蛇行部及び第１信号線が短絡した場合であっても、該蛇行部を有する第２信号線及び第１信号線は、同一の信号を伝達するので、不具合は生じない。また、蛇行部において、断線が発生した場合においても、重なる第１信号線とメルト接続することにより対応することが可能となる。
　本開示の一実施形態に係る表示パネルにおいて、前記供給回路から最も遠い位置に配されている前記第１信号線に接続されている一の前記第２信号線は、直線状をなし、他の前記第２信号線は前記蛇行部を有していてもよい。
　一の第２信号線の長さに合わせて、他の前記第２信号線の蛇行部の長さを調整し、より良好に各第２信号線の抵抗差を低減できる。
　本開示の一実施形態に係る表示パネルにおいて、前記供給回路により近い位置の前記第１信号線に接続されている前記第２信号線の蛇行部はより長くてもよい。
　第１信号線及び供給回路の距離に合わせて、蛇行部の長さを調整するので、より良好に各第２信号線の抵抗差を低減できる。
　本開示の一実施形態に係る表示パネルにおいて、前記第１信号線は、前記第１方向及び第２方向に並ぶ複数のスリットを有しており、前記蛇行部は、前記第１信号線における前記スリットの周縁部に重なっており、前記スリットの開口に重なっていなくてもよい。
　表示パネルが光硬化性の固定部材により固定され、対向する二枚の基板を有し、固定部材が配される位置が第１信号線の位置に重なる場合に、第１信号線が配される領域においても、スリットにより光を透過させることができ、固定部材の光硬化を良好に行なうことできる。また、第２信号線は、スリットの周縁部に重なっており、スリットの開口に重なっておらず、スリットの開口を覆っていないので、スリットが良好に光を透過できる。
　本開示の一実施形態に係る表示パネルにおいて、前記スリットは、前記第１方向に長く、前記蛇行部は、前記スリットに沿って蛇行していてもよい。
　第２信号線は、第１方向に長いスリットに沿って蛇行し、スリットの開口を覆っていない。したがって、スリットが良好に光を透過できる。
　本開示の一実施形態に係る表示装置は、上述の表示パネルを備える。
　上述の表示パネルを備えるので、表示不良の発生を抑制することができる。
　今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。即ち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態も本発明の技術的範囲に含まれる。
　１　表示装置
　１０　シフトレジスタ（供給回路）
　１１、１２、１３、１４　第１信号線
　４０、４１　第２信号線
　４ａ　蛇行部
　５１　スリット
　３００　表示パネル
　３０１　表示領域
　３０３　ＴＦＴ（スイッチング素子）

Claims (6)

  1. 　複数のスイッチング素子が配されている表示領域と、
    　該表示領域の周囲に第１方向に並べて配され、前記スイッチング素子に走査信号を供給する複数の供給回路と、
    　前記第１方向に延び、前記第１方向に交差する第２方向に並んでおり、前記供給回路に所定の信号を供給するための複数の第１信号線と、
    　該第１信号線を前記供給回路と接続し、前記供給回路に前記所定の信号を供給するための複数の第２信号線と
    　を備え、
    　前記複数の第２信号線の内の一部は、接続されている前記第１信号線に重なる部分にて蛇行している蛇行部を有する
    　ことを特徴とする表示パネル。
  2. 　前記供給回路から最も遠い位置に配されている前記第１信号線に接続されている一の前記第２信号線は、直線状をなし、
    　他の前記第２信号線は前記蛇行部を有している
    　ことを特徴とする表示パネル。
  3. 　前記供給回路により近い位置の前記第１信号線に接続されている前記第２信号線の蛇行部はより長い
    　ことを特徴とする請求項１又は請求項２に記載の表示パネル。
  4. 　前記第１信号線は、前記第１方向及び第２方向に並ぶ複数のスリットを有しており、
    　前記蛇行部は、前記第１信号線における前記スリットの周縁部に重なっており、前記スリットの開口に重なっていない
    　ことを特徴とする請求項１から請求項３までのいずれか一つに記載の表示パネル。
  5. 　前記スリットは、前記第１方向に長く、
    　前記蛇行部は、前記スリットに沿って蛇行している
    　ことを特徴とする請求項４に記載の表示パネル。
  6. 　請求項１から請求項５までのいずれか一つに記載の表示パネルを備える表示装置。
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