WO2017150443A1 - アクティブマトリクス基板、およびアクティブマトリクス基板を備えた液晶表示装置 - Google Patents

アクティブマトリクス基板、およびアクティブマトリクス基板を備えた液晶表示装置 Download PDF

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oxide semiconductor
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徳生 吉田
卓哉 渡部
晶 田川
泰章 岩瀬
健吾 原
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シャープ株式会社
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Definitions

  • the present invention relates to an active matrix substrate formed using an oxide semiconductor and a liquid crystal display device including the active matrix substrate.
  • An active matrix substrate used in a liquid crystal display device or the like generally has a display area including a plurality of pixels and an area (peripheral area) other than the display area.
  • Each pixel in the display region includes a source bus line extending along the pixel column direction, a gate bus line extending along the pixel row direction, a pixel electrode, and a thin film transistor (Thin Film Transistor; hereinafter referred to as “switching element”). TFT ").
  • the portion of the TFT substrate corresponding to the pixel of the display device may also be called a pixel.
  • a TFT arranged as a switching element in each pixel is referred to as a pixel TFT.
  • TFTs using an amorphous silicon film as an active layer and TFTs using a polycrystalline silicon film as an active layer have been widely used as pixel TFTs.
  • an oxide semiconductor in place of amorphous silicon or polycrystalline silicon as a material for the active layer of a TFT.
  • Such a TFT is referred to as an “oxide semiconductor TFT”.
  • An oxide semiconductor has higher mobility than amorphous silicon. Therefore, the oxide semiconductor TFT can operate at a higher speed than a TFT using amorphous silicon (hereinafter, a-Si TFT).
  • FIG. 21 is a graph illustrating the drain current (Id) -gate voltage (Vg) characteristics of the a-Si TFT and the oxide semiconductor TFT.
  • the oxide semiconductor TFT has higher mobility than the a-Si TFT.
  • the rise of the Id-Vg characteristic is steeper and the off current is smaller than that of the a-Si TFT.
  • the oxide semiconductor TFT is excellent not only in the on characteristic but also in the off characteristic.
  • a technique in which a gate driver for driving a gate bus line is provided monolithically (integrally) on a substrate.
  • a gate driver is referred to as a “monolithic gate driver”.
  • the monolithic gate driver usually includes a TFT (circuit TFT) formed using the same semiconductor film as the pixel TFT. Since an oxide semiconductor has high mobility, it can be suitably used as a circuit TFT.
  • the display may not be immediately cleared and a white and hazy image may remain even though the power is turned off by the user. This is because when the power of the device is turned off, the discharge path of the charge held in the pixel capacitor is cut off, and the residual charge is accumulated in the pixel region. Further, when the power of the apparatus is turned on in a state where residual charges are accumulated in the pixel region, display quality is deteriorated such as generation of flicker based on the residual charges. Therefore, when the power is turned off, for example, a method of discharging the charges on the panel by setting all the gate bus lines to a selected state (on state) and connecting the source bus lines to the ground (GND) is known. Yes.
  • the TFT in the panel is only the pixel TFT, and it is necessary to discharge the charge in the display area and the charge on the gate bus line when the power is turned off. Therefore, by adopting the above method, it is possible to suppress a reduction in display quality due to residual charges.
  • the charges on the floating nodes in the monolithic gate driver (two floating nodes indicated by reference numerals netA and netB described later) The upper charge) must also be discharged.
  • a-Si gate driver monolithic panel In a liquid crystal panel having a gate driver using an a-Si TFT (hereinafter referred to as “a-Si gate driver monolithic panel”), the off-leakage current of the a-Si TFT is relatively large.
  • the charge on the driver (including the floating node in the driver) (hereinafter sometimes referred to as “floating charge”) is discharged in about 3 milliseconds.
  • floating charge is discharged in about 3 milliseconds.
  • oxide semiconductor gate driver monolithic panel it is difficult to quickly discharge floating charges in a circuit other than the display region, There is a possibility that charge unevenness due to floating charges cannot be sufficiently suppressed only by the above method.
  • the off characteristic when the bias voltage to the gate is 0 V (no bias) is remarkably superior to that of the a-Si TFT, and the off-leakage current is a ⁇ Two or more orders of magnitude smaller than SiTFT. For this reason, floating charges at a node connected to the oxide semiconductor TFT are difficult to be discharged through the TFT when the gate is turned off. As a result, charges remain in the monolithic gate driver for a long time, which can cause charge unevenness.
  • Patent Document 1 by the present applicant discloses a power-off sequence that can be suitably applied to an oxide semiconductor gate driver monolithic panel.
  • the “power off sequence” refers to a series of operations of the liquid crystal display device when the supply of voltage from the outside is interrupted.
  • this power-off sequence includes an initialization step, a first discharge step, and a second discharge step.
  • the initialization step the state of the bistable circuit constituting the shift register is initialized.
  • the first discharge step only the clear signal H_CLR is set to the low level, all the gate bus lines are selected, and the charges in the pixel region are discharged.
  • the second discharging step the clear signal H_CLR is set to the high level, and the charge of the floating node in the bistable circuit is discharged.
  • the first gate-on potential VGH1 is used as the high-level potential of the clock signal H_CK and the negative-side power supply voltage H_VSS, and the clear signal H_CLR has a lower falling speed than the first gate-on potential VGH1. That is, the second gate-on potential VGH2 whose potential level decreases relatively slowly when the power is shut off is used.
  • These gate-on potentials VGH1 and VGH2 are shown in FIG. Further, the waveforms of the clear signal H_CLR, the clock signal H_GCK, and the VSS signal H_VSS when the power is turned off (forced termination) are enlarged and shown in FIGS.
  • the second gate-on potential VGH2 having a small rising speed as the clear signal H_CLR By using the second gate-on potential VGH2 having a small rising speed as the clear signal H_CLR, only the clear signal H_CLR can be maintained at a high level in the second discharge step. As a result, the amount of leakage current of a transistor to which a clear signal is applied to the gate (hereinafter referred to as “clear transistor”) can be increased, and residual charges in the circuit can be quickly removed.
  • An embodiment of the present invention has been made in view of the above circumstances, and an object thereof is to provide a gate driver including an oxide semiconductor TFT and quickly remove residual charges in the panel when the power is turned off. Another object of the present invention is to provide an active matrix substrate that can be reduced in size and / or reduced in manufacturing cost (including member costs). Another object of the present invention is to provide a liquid crystal display device including such an active matrix substrate.
  • An active matrix substrate includes a substrate, a plurality of gate bus lines and a plurality of source bus lines formed on the substrate, and is formed on the substrate to drive the plurality of gate bus lines.
  • An active matrix substrate including a gate driver, wherein the gate driver includes a plurality of stages of shift registers, and each of the plurality of stages of shift registers includes a plurality of oxide semiconductor TFTs formed on the substrate; A first input terminal for receiving a set signal; a second input terminal for receiving a clock signal; a third input terminal for receiving a clear signal; and an output terminal for outputting a gate output signal to one of the plurality of gate bus lines.
  • the high-level potentials of the clock signal and the clear signal are the same, and the clock signal is the same.
  • the low-level potential in the signal and the clear signal is the same, and the plurality of oxide semiconductor TFTs sandwich the oxide semiconductor layer, the main gate electrode, the source and drain electrodes, and the oxide semiconductor layer.
  • the potential of the back gate electrode of the first TFT is set to the positive power supply voltage VDD or the ground potential GND.
  • An active matrix substrate includes a substrate, a plurality of gate bus lines and a plurality of source bus lines formed on the substrate, and is formed on the substrate to drive the plurality of gate bus lines.
  • An active matrix substrate including a gate driver, the gate driver including a plurality of stages of shift registers, each of the plurality of stages of shift registers having a plurality of oxide semiconductor TFTs formed on the substrate.
  • the plurality of oxide semiconductor TFTs include an oxide semiconductor layer, a main gate electrode, a source and drain electrode, and a back gate electrode facing the main gate electrode across the oxide semiconductor layer.
  • Including at least one back gate structure TFT wherein the at least one back gate structure TFT includes Includes a first TFT having a gate electrode connected to a negative power supply voltage VSS, the potential of the back gate electrode of the first TFT is set to the positive power supply voltage VDD or ground potential GND.
  • the plurality of oxide semiconductor TFTs include at least one single gate structure TFT having no back gate.
  • the active matrix substrate has a plurality of pixel regions, and each of the plurality of pixel regions is electrically connected to a pixel TFT formed on the substrate and a drain electrode of the pixel TFT.
  • a source electrode of the pixel TFT is connected to one of the plurality of source bus lines, and a gate electrode of the pixel TFT is connected to one of the plurality of gate bus lines.
  • the back gate electrode of the first TFT is formed of the same transparent conductive film as the pixel electrode.
  • the active matrix substrate further includes a common electrode disposed via a dielectric layer on the substrate side of the pixel electrode or on the opposite side of the substrate, and the back gate electrode includes the common electrode and the common electrode. It is formed from the same transparent conductive film.
  • the insulating layer has a laminated structure including an inorganic insulating layer and an organic insulating layer formed on the inorganic insulating layer, and the organic insulating layer is formed by the oxidation of the first TFT.
  • An opening for exposing a part of the inorganic insulating layer is provided so as to overlap with at least a part of a channel region of the physical semiconductor layer, and the back gate electrode is disposed in the opening.
  • the back gate electrode is connected to the positive power supply voltage VDD or the ground potential GND via a resistor and a capacitor.
  • the back gate electrode is connected to a circuit capable of switching the potential of the back gate electrode between a high potential and a LOW potential lower than the high potential, and the high potential is The positive power supply voltage VDD.
  • the plurality of oxide semiconductor TFTs are channel etch TFTs.
  • the plurality of oxide semiconductor TFTs are etch stop TFTs.
  • the oxide semiconductor layer includes an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor includes a crystalline portion.
  • the oxide semiconductor layer has a stacked structure.
  • a liquid crystal display device comprising: the active matrix substrate according to any one of the above; a liquid crystal layer; and a counter substrate disposed so as to face the active matrix substrate with the liquid crystal layer interposed therebetween.
  • a gate driver including an oxide semiconductor TFT is provided, the residual charge in the panel can be quickly removed when the power is turned off, and the size and / or manufacturing cost can be reduced.
  • An active matrix substrate capable of reducing (including member costs) is provided.
  • a liquid crystal display device including such an active matrix substrate is provided.
  • FIG. 3 is a circuit diagram illustrating a part of a shift register 240.
  • FIG. FIG. 5 is a schematic cross-sectional view illustrating a first TFT 101 having a back gate structure. It is a figure which illustrates the back gate electric potential dependence of the Id-Vg characteristic in a back gate structure TFT.
  • 1 is a block diagram illustrating an overall configuration of a liquid crystal display device 2000 having an active matrix substrate 1000.
  • FIG. It is a circuit diagram which shows the structure of the pixel area
  • 3 is a block diagram showing a configuration of a shift register 240 in the gate driver 24.
  • FIG. 4 is a circuit diagram showing a configuration of a bistable circuit included in the shift register 240 (configuration of the nth stage of the shift register 240).
  • FIG. It is a figure which illustrates the signal waveform in the 1st power-off sequence. It is a figure which illustrates the power-off sequence of a reference example. It is a figure which illustrates the signal waveform in the 2nd power-off sequence.
  • (A) is a circuit diagram illustrating a part of a shift register including a clear transistor
  • (b) is a diagram illustrating a signal waveform in a third power-off sequence.
  • FIG. 1 is a circuit diagram illustrating a part of another shift register including a clear transistor
  • (b) is a diagram illustrating signal waveforms in a driving period and a rest period of a gate driver. It is a figure which shows the signal waveform in a 4th power-off sequence.
  • FIGS. 5A and 5B are a schematic cross-sectional view and a plan view illustrating the first TFT 101 in the active matrix substrate of the embodiment, respectively.
  • 2 is a cross-sectional view illustrating a first TFT 101 and a pixel TFT 201 in an active matrix substrate 1000.
  • FIG. 4 is a circuit diagram showing an example of a gate driver 24 arranged in a display area 800.
  • FIG. (A) is a top view which illustrates a part pixel region of an active matrix substrate
  • (b) is a top view which shows the shape of the transparent conductive layer containing the common electrode CE.
  • 4 is a graph illustrating drain current (Id) -gate voltage (Vg) characteristics of an a-Si TFT and an oxide semiconductor TFT.
  • (A) And (b) is a signal waveform diagram for demonstrating the power-off sequence disclosed by patent document 1.
  • FIG. (A) And (b) is a figure which shows the waveform of the clear signal H_CLR and the VSS signal H_VSS at the time of the power-off in patent document 1, and the waveform of the clock signal H_GCK, respectively.
  • FIG. 1 is a schematic plan view for explaining the active matrix substrate 1000 of the present embodiment.
  • the active matrix substrate 1000 has a display area 800 including a plurality of pixel areas and an area (non-display area) 900 other than the display area 800.
  • the “pixel region” is a region corresponding to a pixel in the display device, and may be simply referred to as “pixel” in this specification.
  • a plurality of gate bus lines GL1 to GLi and a plurality of source bus lines SL1 to SLj are formed in the display area 800, and each area defined by these wirings becomes a “pixel”.
  • the plurality of pixels are arranged in a matrix (i rows ⁇ j columns).
  • a TFT pixel TFT
  • an oxide semiconductor TFT is used as the pixel TFT.
  • a pixel electrode (not shown) is formed in each pixel. The drain electrode of each pixel TFT is electrically connected to the pixel electrode.
  • peripheral circuits such as a gate driver 24 for driving the plurality of gate bus lines GL1 to GLi and a source driver 32 for driving the plurality of source bus lines SL1 to SLj are provided.
  • the source driver 32 may not be monolithically formed on the substrate.
  • the gate driver 24 includes a plurality of stages of shift registers 240.
  • Each stage of the shift register 240 is provided so as to correspond to each row of a plurality of pixels on a one-to-one basis.
  • Each stage of the shift register 240 is in one of two states at each time point, and a bistable circuit that outputs a signal indicating the state (hereinafter referred to as a “state signal”). It has become.
  • the status signal output from each stage of the shift register 240 is given as a scanning signal to the corresponding gate bus line GL.
  • Each shift register 240 includes a plurality of TFTs (circuit TFTs) as circuit elements.
  • the circuit TFT is an oxide semiconductor TFT formed using the same semiconductor film as the pixel TFT.
  • a part of the plurality of circuit TFTs constituting the shift register 240 is a back gate structure TFT having a back gate structure.
  • the “back gate structure” refers to a structure including a main gate electrode and a back gate electrode facing the main gate electrode with an active layer (here, an oxide semiconductor layer) interposed therebetween.
  • the back gate structure is applied to a TFT (clear transistor) in which a clear signal is input to the gate electrode of the circuit TFT.
  • a back gate structure may be applied to a TFT in which a VSS signal is input to the gate electrode.
  • FIG. 2 is a circuit diagram illustrating a part of the shift register 240.
  • Each of the shift registers 240 includes a plurality of oxide semiconductor TFTs (circuit TFTs) formed on the substrate, a first input terminal (not shown) that receives the set signal SET, and a second input terminal that receives the clock signal CK. t2, a third input terminal t3 that receives the clear signal CLR, and an output terminal t4 that outputs a gate output signal GOUT to one of the plurality of gate bus lines GL.
  • the plurality of circuit TFTs include a first TFT 101 and a second TFT 102.
  • the first TFT 101 is a clear transistor whose gate electrode is connected to the third input terminal t3.
  • the plurality of circuit TFTs further include a third TFT having a gate electrode connected to the first input terminal.
  • the first TFT 101 may be a transistor whose gate electrode is connected to the negative power supply voltage VSS.
  • the clear signal CLR, the clock signal CK, and the negative power supply voltage VSS are generated by a single power supply (signal source). That is, the high-level potential of these signals is the same potential, and the low-level potential is also the same potential.
  • the negative power supply voltage VSS is always at a low level, but temporarily becomes a high level only when the off sequence is activated, and is set to the GND potential when the power is off.
  • the first TFT 101 is a back gate structure TFT having a back gate electrode.
  • some TFTs including the first TFT 101 need only have a back gate structure, and other TFTs have a back gate structure. It does not have to be.
  • the second TFT 102 and the third TFT may have a single gate structure having only a single gate electrode.
  • the main gate electrode of the first TFT 101 is connected to the third input terminal (the input terminal of the clear signal CLR) or the negative power supply voltage VSS.
  • the potential of the back gate electrode may be controlled independently of the other electrodes of the first TFT 101.
  • a positive voltage with respect to the source potential is applied to the back gate electrode.
  • the back gate electrode is connected to the power supply wiring of the positive power supply voltage VDD or connected to the ground potential GND.
  • the connection destination of the source and drain of the first TFT 101 is not particularly limited. In this example, one of the source and the drain is connected to VSS, and the other is connected to the output terminal.
  • FIG. 3 is a schematic cross-sectional view illustrating the first TFT 101 having a back gate structure.
  • the first TFT 101 includes a main gate electrode MG supported on the substrate 1, a first insulating layer 4 covering the main gate electrode MG, an oxide semiconductor layer 5 disposed on the first insulating layer 4, and an oxidation A source electrode 7 and a drain electrode 8 electrically connected to the physical semiconductor layer 5 and a back gate electrode BG disposed on the oxide semiconductor layer 5 with a second insulating layer 11 interposed therebetween.
  • the first insulating layer 4 disposed between the main gate electrode MG and the oxide semiconductor layer 5 is the “main gate insulating layer”, and is disposed between the back gate electrode BG and the oxide semiconductor layer 5.
  • the formed second insulating layer 11 may be referred to as a “sub-gate insulating layer”.
  • a portion of the oxide semiconductor layer 5 that overlaps with the main gate electrode MG is referred to as a “channel region”.
  • the back gate electrode BG is disposed so as to overlap at least part of the channel region.
  • the structure of the first TFT 101 is not limited to the structure shown in FIG.
  • an example (bottom gate structure) in which the main gate electrode MG is arranged on the substrate 1 side of the oxide semiconductor layer 5 is shown, but the main gate electrode MG is arranged on the oxide semiconductor layer 5. Also good (top gate structure).
  • the threshold voltage of the first TFT 101 is smaller than the threshold voltage of the second TFT.
  • FIG. 4 is a diagram illustrating the back gate potential dependence of the Id-Vg characteristics in the back gate structure TFT.
  • FIG. 4 shows Id-Vg characteristics of a back gate structure TFT having a channel length L: 6 ⁇ m and a channel width W: 10 ⁇ m.
  • the threshold voltage shifts in the negative direction to 0V.
  • the amount of leakage current when the gate voltage Vg is zero increases.
  • the amount of leakage current is 1 ⁇ 10 ⁇ 11 to 1 ⁇ 10 ⁇ 10 A.
  • VDD positive power supply voltage
  • the measured value of the off-leakage current illustrated in FIG. 4 is larger than the actual current value due to the prober accuracy (noise component).
  • the value of the off-leakage current of 1 ⁇ 10 ⁇ 12 A or less is actually 1 ⁇ 10 ⁇ 14 A or less.
  • the back gate potential Vbg is positive (for example, the positive power supply voltage VDD)
  • the threshold voltage is shifted in the negative direction
  • Vg 0V
  • the leakage current may be increased.
  • Patent Document 1 in order to discharge the charge on the floating node when the power is turned off, a potential different from the potentials of the clock signal and the VSS signal is used as the high-level potential of the clear signal. For this reason, it is necessary to generate two types of gate-on potentials in the power supply circuit.
  • the floating charge can be quickly discharged by using the back gate structure as the clear transistor. Therefore, it is not necessary to make the high-level potential of the clock signal input to the gate electrode of the clear transistor different from the clock signal and the VSS signal, and the clear signal, the clock signal, and the VSS signal can be generated by the same signal source. That is, it is not necessary to newly develop and manufacture a dedicated chip, FPC, or the like.
  • the area of the power supply circuit can be reduced while suppressing charge unevenness when the power is turned off. Moreover, the manufacturing cost can be reduced by suppressing the cost of the peripheral members.
  • the potential of the main gate electrode is set to the negative power supply voltage VSS and the potential of the back gate electrode BG is set to the positive power supply voltage VDD or the ground potential GND instead of the clear transistor.
  • a set TFT (hereinafter referred to as “VSS input transistor”) may be included.
  • the VSS input transistor is connected to, for example, a wiring connected to the output terminal of netA, netB, or the scanning signal GOUT in the shift register. Since the VSS input transistor has the back gate structure as described above, its leakage current amount (leakage current amount when the main gate voltage Vg is 0 V) is large, for example, similar to the leakage current amount of the a-Si TFT. . For this reason, the charges on the floating nodes (netA, netB, etc.) in the gate driver can always be discharged via the VSS input transistor.
  • FIG. 5 is a block diagram illustrating the overall configuration of a liquid crystal display device 2000 having an active matrix substrate 1000. Here, an example in which the source driver 32 is mounted on a liquid crystal panel using the TAB 30 is shown.
  • the liquid crystal display device 2000 includes a liquid crystal panel (display panel) having an active matrix substrate 1000, a PCB (printed circuit board) 40, and a TAB (Tape Automated Bonding) 30 connected to the liquid crystal panel and the PCB 40.
  • the liquid crystal panel includes an active matrix substrate 1000, a counter substrate facing the active matrix substrate 1000, and a liquid crystal layer disposed therebetween.
  • the liquid crystal panel is an oxide semiconductor gate driver monolithic panel using oxide semiconductor TFTs as pixel TFTs and circuit TFTs.
  • the TAB 30 is mainly used for medium-sized to large-sized liquid crystal panels. In small to medium-sized liquid crystal panels, COG mounting may be adopted as a source driver mounting form. Alternatively, a system driver configuration in which the source driver 32, the timing controller 31, the power supply circuit 35, the power supply OFF detection unit 37, and the level shifter circuit 33 are integrated into one chip may be employed.
  • the liquid crystal display device 2000 operates with external power supply.
  • a potential of +5 V is applied to the liquid crystal display device.
  • the potential supplied from the power supply to the liquid crystal display device 2000 is referred to as “input power supply potential”. Note that when the supply of power is cut off, the input power supply potential gradually decreases to the ground potential (0 V).
  • the gate driver 24 for driving the gate bus lines GL1 to GLi is formed monolithically.
  • the gate driver 24 is a circuit including an oxide semiconductor TFT.
  • a source driver 32 for driving the source bus lines SL1 to SLj is mounted on the TAB 30 in an IC chip state.
  • the PCB 40 is provided with a timing controller 31, a level shifter circuit 33, a power supply circuit 35, and a power supply OFF detection unit 37.
  • the gate driver 24 is disposed only on one side (right side) of the display area 800, but the gate driver 24 may be disposed on both the left and right sides of the display area 800.
  • the active matrix substrate includes a plurality (j) of source bus lines (video signal lines) SL1 to SLj and a plurality (i) of gate bus lines (scanning signal lines).
  • FIG. 6 is a circuit diagram showing the configuration of the pixel region in the liquid crystal panel.
  • a pixel TFT 201 a pixel electrode PE, and an auxiliary capacitance electrode 223 are disposed in each pixel region.
  • the pixel TFT 201 is an oxide semiconductor TFT.
  • the gate terminal of the pixel TFT 201 is connected to the corresponding gate bus line GL, and the source terminal is connected to the corresponding source bus line SL.
  • the drain terminal of the pixel TFT 201 is connected to the pixel electrode PE.
  • a common electrode CE is provided in a plurality of pixel regions.
  • a pixel capacitor CP is formed by a liquid crystal capacitor 224 formed by the pixel electrode PE and the common electrode CE and an auxiliary capacitor 225 formed by the pixel electrode PE and the auxiliary capacitor electrode 223.
  • a voltage indicating a pixel value is held in the pixel capacitor CP based on the video signal received by the source terminal of the pixel TFT 201 from the source bus line SL. Is done.
  • the common electrode CE is provided on the active matrix substrate 1000 here, the common electrode CE may be provided on the counter substrate.
  • the liquid crystal display device 2000 is externally supplied with a timing signal such as a horizontal synchronization signal Hsync, a vertical synchronization signal Vsync, and a data enable signal DE, an image signal DAT, and an input power supply potential VCC.
  • the input power supply potential VCC is supplied to the timing controller 31, the power supply circuit 35, and the power supply OFF detection unit 37.
  • the input power supply potential VCC during normal operation is, for example, + 5V, but this input power supply potential VCC is not limited to + 5V.
  • the input signal is not limited to the above configuration, and the timing signal and video data may be transferred using a differential interface such as LVDS, mipi, DP signal, eDP, or the like.
  • the power supply circuit 35 Based on the input power supply potential VCC, the power supply circuit 35 turns off the gate-on potential (scanning signal line selection potential) VGH maintained at a potential level for selecting the gate bus line during normal operation and the gate bus line during normal operation.
  • a gate-off potential (scanning signal line non-selection potential) VGL that is maintained at a potential level to be selected is generated. Note that the gate-on potential and the gate-off potential generated by the power supply circuit 35 are kept constant during normal operation, but the potential level changes when the supply of power from the outside is cut off.
  • the gate-on potential VGH during normal operation is set, for example, to + 14V
  • the gate-off potential VGL during normal operation is set, for example, to ⁇ 14V.
  • the gate-on potential VGH and the gate-off potential VGL generated by the power supply circuit 35 are applied to the level shifter circuit 33.
  • the power OFF detection unit 37 outputs a power state signal SHUT indicating a power supply state (power on / off state).
  • the power supply state signal SHUT is given to the level shifter circuit 33.
  • a power-off signal is realized by the power state signal SHUT having a high level.
  • the timing controller 31 receives a timing signal such as a horizontal synchronizing signal Hsync, a vertical synchronizing signal Vsync, a data enable signal DE, an image signal DAT, and an input power supply potential VCC, and receives a digital video signal DV, a source start pulse signal SSP, and a source clock signal.
  • SCK, a gate start pulse signal L_GSP, and a gate clock signal L_GCK are generated.
  • the digital video signal DV, the source start pulse signal SSP, and the source clock signal SCK are supplied to the source driver 32, and the gate start pulse signal L_GSP and the gate clock signal L_GCK are supplied to the level shifter circuit 33.
  • the gate start pulse signal L_GSP and the gate clock signal L_GCK the high-level potential is set to the input power supply potential VCC, and the low-level potential is set to the ground potential GND (0 V).
  • the level shifter circuit 33 uses the ground potential GND and the gate-on potential VGH and the gate-off potential VGL supplied from the power supply circuit 35 to convert the level of a signal obtained by converting the gate start pulse signal L_GSP output from the timing controller 31 into a timing signal.
  • Generation of a later signal H_GSP generation of a plurality of (here two-phase) gate clock signals H_GCK1 and H_GCK2 based on the gate clock signal L_GCK output from the timing controller 31, and a reference potential (VSS signal) H_VSS based on an internal signal
  • the clear signal H_CLR is generated.
  • the gate clock signal H_GCK1 and the gate clock signal H_GCK2 are collectively referred to as a “gate clock signal H_GCK”.
  • the gate start pulse signal H_GSP, the gate clock signal H_GCK, the clear signal H_CLR, and the reference potential H_VSS generated by the level shifter circuit 33 are supplied to the gate driver 24.
  • the potentials of the gate start pulse signal H_GSP, the gate clock signal H_GCK, and the clear signal H_CLR are set to the gate-on potential VGH or the gate-off potential VGL.
  • the source driver 32 receives the digital video signal DV, the source start pulse signal SSP, and the source clock signal SCK output from the timing controller 31, and applies driving video signals to the source bus lines SL1 to SLj.
  • the gate driver 24 applies an active scanning signal to each of the gate bus lines GL1 to GLi based on the gate start pulse signal H_GSP, the gate clock signal H_GCK, the clear signal H_CLR, and the reference potential H_VSS output from the level shifter circuit 33. Are repeated with one vertical scanning period as a cycle.
  • the driving video signals are applied to the source bus lines SL1 to SLj, and the scanning signals are applied to the gate bus lines GL1 to GLi, so that they are based on the image signal DAT sent from the outside.
  • An image is displayed in the display area 800.
  • a power supply state detection unit is realized by the power supply OFF detection unit 37, and a drive control unit is realized by the timing controller 31 and the level shifter circuit 33.
  • the gate driver 24 includes the shift register 240 having a plurality of stages.
  • a pixel matrix of i rows ⁇ j columns is formed, and each stage of the shift register 240 is provided so as to correspond to each row of the pixel matrix on a one-to-one basis.
  • Each stage of the shift register 240 is a bistable circuit that is in one of two states at each time point and outputs a signal indicating the state (hereinafter referred to as a “state signal”). ing.
  • the state signal output from each stage of the shift register 240 is given as a scanning signal to the corresponding gate bus line.
  • FIG. 7 is a block diagram showing the configuration of the shift register 240 in the gate driver 24.
  • Each bistable circuit includes an input terminal for receiving a first clock CKA, a second clock CKB, a clear signal CLR, a reference potential VSS, a set signal S, and a reset signal R, and an output for outputting a state signal Q. And a terminal.
  • the reference potential H_VSS output from the level shifter circuit 33 is applied as the reference potential VSS
  • the clear signal H_CLR output from the level shifter circuit 33 is applied as the clear signal CLR.
  • One of the first gate clock signal H_GCK1 and the second gate clock signal H_GCK2 output from the level shifter circuit 33 is supplied as the first clock CKA, and the other of them is supplied as the second clock CKB. Further, the status signal Q output from the previous stage is given as the set signal S, and the status signal Q outputted from the next stage is given as the reset signal R. That is, focusing on the n-th stage, the scanning signal GOUTn ⁇ 1 applied to the (n ⁇ 1) th gate bus line is applied as the set signal S, and the scanning signal applied to the (n + 1) th gate bus line. GOUTn + 1 is given as the reset signal R.
  • the gate start pulse signal H_GSP output from the level shifter circuit 33 is provided as the set signal S to the first stage bistable circuit SR1 of the shift register 240.
  • the clear signal H_CLR output from the level shifter circuit 33 is also supplied as a reset signal R to the bistable circuit SRi at the final stage (i-th stage) of the shift register 240.
  • each stage of the shift register 240 is provided so as to correspond to each row of the pixel matrix on a one-to-one basis, but the present invention is not limited to this.
  • a plurality of gate bus lines are driven simultaneously, such as when a driving method called “double gate driving” is adopted, one pulse may be shared by the plurality of gate bus lines.
  • each stage of the shift register 240 is provided so as to correspond to a plurality of rows of the pixel matrix. That is, the ratio between the number of stages of the shift register 240 and the number of gate bus lines may be one to one or one to many.
  • FIG. 9 is a circuit diagram showing the configuration of the bistable circuit included in the shift register 240 (the configuration of the nth stage of the shift register 240).
  • the bistable circuit SRn includes a plurality of (here, 13) TFTs and one capacitor C1.
  • the plurality of TFTs include transistors TFT-A1, TFT-A2, TFT-R (also referred to as a clear transistor or a first TFT) whose clear signal CLR is input to their gate electrodes, and a transistor TFT-I (also referred to as a clear transistor or a first TFT) that outputs an output signal GOUT.
  • a transistor TFT-B (also referred to as a third TFT) in which a set signal SET-B is input to the gate electrode and the drain electrode (that is, diode-connected).
  • a transistor TFT-C (also referred to as a fourth TFT or a pull-down transistor) whose source or drain electrode is electrically connected to the gate electrode of the output transistor TFT-I.
  • a wiring connected to the gate electrode of TFT-I is called netA
  • a wiring connected to the gate electrode of TFT-C is called netB.
  • the source electrode of TFT-B is connected to netA.
  • the first TFT is a back gate structure TFT
  • the second to fourth TFTs are all single gate structure TFTs.
  • the back gate electrode of the first TFT (TFT-A1, TFT-A2, TFT-R) is connected to the positive power supply voltage VDD or the GND potential.
  • the drain electrode of TFT-A1 is connected to netA
  • the drain electrode of TFT-A2 is connected to netB
  • the drain electrode of TFT-R is connected to the output terminal.
  • the gate driver may include a transistor in which the potential of the main gate electrode is set to VSS instead of the clear transistor, and the transistor may have the above-described back gate structure.
  • At least one of the TFTs to which the clear signal CLR or the VSS signal is input to the gate electrode only needs to have the back gate structure as described above, and other TFTs have the back gate structure. It does not matter. Further, only some of the plurality of clear transistors may have a back gate structure, and the other part may have a single gate structure.
  • the configuration of the gate driver 24 of the present embodiment is not limited to the illustrated example. This embodiment can be applied to various known gate drivers.
  • FIG. 10 is a diagram illustrating signal waveforms for explaining the power-off sequence in the present embodiment.
  • first power off sequence the power off sequence shown in FIG. 10 (hereinafter referred to as “first power off sequence”). Can be applied.
  • FIG. 11 shows a power-off sequence of a reference example in the case of using two types of gate-on potentials (two power supply configuration).
  • the period after the power is forcibly turned off is the period T1 during which GND is written to the pixel, the period T2 during which charges are discharged from the gate driver circuit, and the clear signal is off.
  • a period T3 during which the power is turned off is included.
  • the clear signal uses a gate-on potential whose potential level decreases relatively slowly when the power is cut off, compared to the gate-on potential of the clock signal and the VDD signal.
  • the period T2 becomes longer and the gate application time of the clear transistor becomes longer, so that the amount of leakage current of the clear transistor increases and residual charges in the circuit are removed.
  • the same gate-on potential as that of the clock signal and the VDD signal is used for the clear transistor.
  • the potential level drops at the same rate as the signal.
  • the clear transistor has the above-described back gate structure, the main gate voltage Vg and the back gate voltage Vbg are set to High (transistor on) in addition to always removing residual charges in the circuit. Thus, charge removal is further promoted. Therefore, even if the falling speed of the clear signal is high (that is, the same as the falling speed of the VDD signal or the like), it is possible to quickly remove the residual charges in the circuit.
  • the shift register of this embodiment may have a transistor (VSS input transistor) in which the main gate potential is set to VSS and the back gate potential is set to VDD or GND instead of the clear transistor.
  • the power-off sequence shown in FIG. 12 can be applied.
  • the clock signal, the VDD signal, the VSS signal, and the UD signal all have a period T1 during which GND is written in the pixel, like the start pulse signal. When is finished, it is immediately grounded (connected to GND).
  • the clear transistor since the clear transistor has a leakage current amount corresponding to, for example, a resistor equivalent to a-Si, the residual charge in the circuit can always be removed without turning on the transistor.
  • a resistor R and a capacitor C may be connected to the back gate electrode BG of the first TFT 101 which is a clear transistor.
  • the power-off sequence in this case is shown in FIG.
  • third power-off sequence the resistor R and the capacitor C are connected to the back gate electrode BG.
  • the falling speed of the potential (VDD) of the back gate electrode BG is smaller than the falling speed of the potential (CLR) of the main gate electrode. Accordingly, since the time during which the positive voltage is applied to the back gate electrode BG of the clear transistor is longer than that in the first power-off sequence (FIG. 10), the discharge of floating charges is further promoted.
  • the potential of the back gate electrode BG is set to the high potential (here, VDD) and the LOW potential lower than the high potential to the back gate electrode BG of the first TFT 101 which is a clear transistor.
  • An inverter circuit that can be switched between (VSS here) may be connected.
  • the back gate potential is set to the VSS potential during the driving period (UD signal is high level), and is set to the VDD potential during the rest period (UD signal is low level).
  • FIG. 14A (b) shows a timing chart during driving (display period), and FIG. 14B shows a power-off sequence.
  • a scanning direction switching signal (UD signal) is used as a start pulse.
  • UD signal scanning direction switching signal
  • immediately ground connect to GND potential.
  • This causes a difference in falling speed between the VDD signal and the UD signal, and these potential differences are applied to the back gate electrode BG. That is, a positive voltage is applied to the back gate electrode BG until the VDD signal becomes the GND potential. Therefore, compared to the first power supply sequence, the time during which a positive voltage is applied to the back gate electrode BG becomes longer, so that the discharge of floating charges by the clear transistor is further promoted.
  • the oxide semiconductor gate driver monolithic panel when power supply is cut off, the charge in the pixel region, the charge on the gate bus line, the floating node in the shift register 240 (in each bistable circuit) The charge on netA and netB) can be quickly removed. As a result, the occurrence of display defects such as gate bus line defects and charge unevenness due to the presence of residual charges in the panel is suppressed.
  • FIGS. 15A and 15B are a schematic cross-sectional view and a plan view illustrating the first TFT 101 in the active matrix substrate of this embodiment, respectively.
  • FIG. 15B shows a cross section taken along the line AA in FIG.
  • the first TFT 101 is formed on the substrate 1, the gate electrode (main gate electrode) 3A supported on the substrate 1, the first insulating layer 4 covering the main gate electrode 3A, and the first insulating layer 4. It has an oxide semiconductor layer 5A to be an active layer, a source electrode 7A and a drain electrode 8A, and a back gate electrode BG.
  • the oxide semiconductor layer 5A is disposed so as to face the main gate electrode 3A with the first insulating layer 4 interposed therebetween.
  • the back gate electrode BG is disposed on the oxide semiconductor layer 5 via the second insulating layer 11.
  • the back gate electrode BG may be formed of the same transparent conductive film as a common electrode (not shown).
  • the source electrode 7A and the drain electrode 8A are electrically connected to the oxide semiconductor layer 5A, respectively.
  • a region in contact with the source electrode 7A is referred to as a source contact region
  • a region in contact with the drain electrode 8A is referred to as a drain contact region.
  • a region located between the source contact region and the drain contact region and overlapping the main gate electrode 3A with the first insulating layer 4 interposed therebetween is a channel region.
  • a protective layer 9 in contact with the channel region may be provided between the oxide semiconductor layer 5A and the source electrode 7A and the drain electrode 8A (etch stop structure).
  • the first TFT 101 is covered with an interlayer insulating layer 13.
  • the interlayer insulating layer 13 includes a second insulating layer (also referred to as an inorganic insulating layer or a passivation layer) 11 and an organic insulating layer 12 formed on the inorganic insulating layer 11.
  • the organic insulating layer 12 may be a planarizing film.
  • the inorganic insulating layer 11 is typically an inorganic insulating film made of SiNx, SiOx or the like and having a thickness of, for example, 100 nm to 500 nm.
  • the organic insulating layer 12 is thicker than the inorganic insulating layer 11, and the thickness thereof is, for example, 1 ⁇ m or more and 3 ⁇ m or less.
  • the organic insulating layer 12 is used for flattening the surface of the upper layer of the pixel TFT, reducing the capacitance formed between the pixel electrode and the source bus line, or the like.
  • the organic insulating layer 12 has an opening 12P that exposes the inorganic insulating layer 11 above the first TFT 101.
  • the opening 12P is disposed so as to overlap at least the entire channel region.
  • the opening 12P may be disposed so as to overlap the entire oxide semiconductor layer 5A. Further, at least a part of the back gate electrode BG is disposed in the opening 12P.
  • the opening 12P in the organic insulating layer 12 By providing the opening 12P in the organic insulating layer 12, no organic insulating layer is interposed between the back gate electrode BG and the oxide semiconductor layer 5A. Between the back gate electrode BG and the oxide semiconductor layer 5A, only a relatively thin inorganic insulating film (the inorganic insulating layer 11 and the etch stop layer in the etch stop structure and the inorganic insulating layer 11 in the channel etch structure) is disposed. Therefore, threshold control of the first TFT 101 by the back gate electrode BG can be performed more appropriately.
  • the back gate electrode BG may be connected to the positive power supply wiring VDD or GND via a wiring (connection portion) formed from the same conductive film as the source electrode 7A or the gate electrode 3A.
  • the back gate electrode BG and the back gate contact portion 103 electrically connected to the source connection portion 7C formed of the same conductive film as the source electrode 7A (source bus line) are provided.
  • the back gate electrode BG is connected to the source connection portion 7 ⁇ / b> C in a contact hole formed in the interlayer insulating layer 13 and the protective layer 9.
  • the source connection portion 7C is connected to the positive power supply voltage VDD or the ground GND.
  • the back gate contact portion 103 and the first TFT 101 are disposed close to each other, but the position of the back gate contact portion 103 is not particularly limited.
  • the gate driver circuit in this embodiment may be covered with the shield layer 18.
  • the shield layer 18 may be electrically connected to the common electrode.
  • the shield layer 18 and the back gate electrode BG are formed from the same transparent conductive film.
  • the shield layer 18 has an opening on the first TFT 101, and a back gate electrode BG electrically separated from the shield layer 18 is formed in the opening. Good.
  • the active matrix substrate 1000 can be applied to a liquid crystal display device in a vertical electric field mode such as a TN (Twisted Nematic) mode, a VA (Vertical Alignment) mode, or a horizontal electric field mode such as an FFS (Fringe Field Switching) mode.
  • a vertical electric field mode such as a TN (Twisted Nematic) mode, a VA (Vertical Alignment) mode, or a horizontal electric field mode such as an FFS (Fringe Field Switching) mode.
  • the display area 800 is provided with a common electrode to which a common signal is applied.
  • the common electrode is connected to the common wiring.
  • the pixel electrode and the common electrode are arranged so as to partially overlap with each other through the dielectric layer.
  • the pixel electrode may be disposed on the common electrode via a dielectric layer, or the common electrode may be disposed on the pixel electrode via a dielectric layer.
  • the electrode located on the substrate side of the pixel electrode and the common electrode may be referred to as a “lower transparent electrode”, and the other electrode may be referred to as an “upper transparent electrode”.
  • the back gate structure TFT has a bottom gate structure (that is, when the main gate electrode is disposed between the substrate and the oxide semiconductor layer), the back transparent structure is backed from the same transparent conductive film as the lower transparent electrode or the upper transparent electrode. A gate electrode may be formed.
  • the back gate structure can be applied to some TFTs without complicating the manufacturing process.
  • the back gate electrode may be formed of the same transparent conductive film as the pixel electrode.
  • FIG. 16 is a cross-sectional view illustrating the first TFT 101 and the pixel TFT 201 in the active matrix substrate 1000 of this embodiment.
  • the first TFT 101 has the configuration described above with reference to FIG. However, in this example, the first TFT 101 does not have the protective layer 9 (channel etch type). Further, the back gate contact portion 103 is disposed in the opening of the organic insulating layer 12. Further, the back gate electrode BG is formed of the same transparent conductive film as a common electrode CE (lower transparent electrode 15) described later.
  • the pixel TFT 201 has the same configuration as the first TFT 101, but does not have a back gate electrode.
  • the pixel TFT 201 includes a gate electrode 3B supported on the substrate 1, a first insulating layer 4 covering the gate electrode 3B, an oxide semiconductor layer 5B which is formed on the first insulating layer 4 and serves as an active layer, a source It has an electrode 7B and a drain electrode 8B.
  • the source electrode 7B and the drain electrode 8B are each electrically connected to the oxide semiconductor layer 5B.
  • the gate electrode 3B is electrically connected to the gate bus line GL.
  • the source electrode 7B is electrically connected to the source bus line SL.
  • the drain electrode 8B is connected to a pixel electrode PE described later.
  • the gate electrodes 3A and 3B of the first TFT 101 and the pixel TFT 201 are formed of the same conductive film
  • the oxide semiconductor layers 5A and 5B are formed of the same oxide semiconductor film
  • the source and drain electrodes 7A and 7B. , 8A, 8B are formed of the same conductive film.
  • the interlayer insulating layer 13 including the inorganic insulating layer 11 and the organic insulating layer 12 is extended on the pixel TFT 201.
  • a lower transparent electrode 15 and an upper transparent electrode 19 disposed on the lower transparent electrode 15 via a dielectric layer 17 are formed above the interlayer insulating layer 13.
  • the upper transparent electrode 19 has a slit or notch for each pixel.
  • the lower transparent electrode 15 is a common electrode CE
  • the upper transparent electrode 19 is a pixel electrode PE.
  • Such an electrode structure is described in, for example, International Publication No. 2012/0886513.
  • the lower transparent electrode 15 may be the pixel electrode PE
  • the upper transparent electrode 19 may be the common electrode CE.
  • Such an electrode structure is described in, for example, Japanese Patent Application Laid-Open Nos. 2008-032899 and 2010-008758.
  • the entire disclosure of International Publication No. 2012/086513, Japanese Patent Application Laid-Open No. 2008-032899, and Japanese Patent Application Laid-Open No. 2010-008758 is incorporated herein by reference.
  • the pixel electrode PE (here, the upper transparent electrode 19) is separated for each pixel.
  • the drain electrode 8B of the pixel TFT 201 is electrically connected to the corresponding pixel electrode PE.
  • a contact hole (pixel contact hole) CH1 reaching the drain electrode 8B is formed in the interlayer insulating layer 13, and the drain electrode is formed in the pixel contact hole CH1 on the interlayer insulating layer 13 and in the pixel contact hole CH1.
  • An upper transparent electrode 19 is provided so as to be in direct contact with 8B.
  • the common electrode CE (here, the lower transparent electrode 15) may not be separated for each pixel.
  • the common electrode CE has an opening on the pixel TFT 201 of each pixel.
  • the common electrode CE may be formed over substantially the entire display area except for the area located on the pixel TFT 201.
  • the back gate electrode BG is formed from the same transparent conductive film as the common electrode CE.
  • 17 and 18 are cross-sectional views for explaining modifications of the active matrix substrate 1000, respectively.
  • the back gate electrode BG is formed from the same transparent conductive film as the lower transparent electrode 15, but as illustrated in FIG. 17, the same transparent as the upper transparent electrode 19 (here, the pixel electrode PE).
  • the back gate electrode BG may be formed from a conductive film.
  • the lower transparent electrode 15 may be the pixel electrode PE, and the upper transparent electrode 19 may be the common electrode CE.
  • the back gate electrode BG may be formed of, for example, the same transparent conductive film as the lower transparent electrode 15 (pixel electrode PE).
  • the active matrix substrate of this embodiment may further include other circuit TFTs that do not have a back gate structure.
  • the other circuit TFT does not have the back gate electrode BG and has the same configuration as the first TFT 101 except that it is covered with the organic insulating layer 12. It may be.
  • the structure of the first TFT 101 in this embodiment is not limited to the above structure, and may be a structure disclosed in, for example, International Publication No. 2015/079756, Japanese Patent Application Laid-Open No. 2014-103142, and the like. Further, the structure of the active matrix substrate of the present embodiment is not limited to the above structure. For example, the active matrix substrate may not have an organic insulating layer.
  • FIGS. 16 to 18 show examples in which the gate drivers 24 are arranged in the peripheral region 900.
  • the gate drivers 24 are formed in a plurality of pixel regions in the display region 800 in a distributed manner. Also good.
  • Such a configuration is disclosed in, for example, International Publication No. 2014/0669529 by the present applicant.
  • International Publication No. 2014/0669529 is incorporated herein by reference.
  • This embodiment can also be applied to a gate driver formed in a pixel region.
  • a more specific configuration will be described using an active matrix substrate used for an FFS mode display device as an example.
  • FIG. 19 is a circuit diagram showing an example of the gate driver 24 arranged in the display area 800.
  • FIG. 20A is a plan view illustrating a part of the pixel region of the active matrix substrate
  • FIG. 20B is a plan view illustrating the shape of the transparent conductive layer including the common electrode CE.
  • each pixel region includes a first TFT 101 which is one of the clear transistors of the gate driver, a pixel TFT 201 which is a pixel TFT, a pixel electrode PE (here, the upper transparent electrode 19), and In addition to the common electrode CE (here, the lower transparent electrode 15), a part of the gate driver 24 is provided.
  • the illustrated first TFT 101 is, for example, the clear transistor TFT-A in the circuit shown in FIG.
  • the pixel electrode PE is provided with a plurality of slit portions 171 (171a, 171b).
  • the common electrode CE covers the entire display area.
  • the pixel TFT 201 has an opening 15p
  • the first TFT 101 has an opening 12P.
  • a back gate electrode BG of the first TFT 101 that is electrically separated from the common electrode CE is formed in the opening 12P from the same transparent conductive film as the common electrode CE.
  • a back gate electrode may be similarly provided for other clear transistors in the gate driver.
  • a circuit including the first TFT 101, a pixel TFT 201, a gate bus line GL, a source bus line SL, and the like are formed on the substrate 1 by a known method.
  • a gate bus line layer including the gate bus line GL and the gate electrodes 3A and 3B is formed on the substrate 1.
  • the substrate for example, a glass substrate, a silicon substrate, a heat-resistant plastic substrate (resin substrate), or the like can be used.
  • the gate bus line layer is obtained by forming a gate conductive film (thickness: for example, 50 nm or more and 500 nm or less) on the substrate 1 by sputtering or the like and patterning it.
  • a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), or an alloy thereof, or a metal thereof
  • Al aluminum
  • Mo molybdenum
  • Ta tantalum
  • Cr chromium
  • Ti titanium
  • Cu copper
  • a film containing nitride can be used as appropriate.
  • a laminated film in which these plural films are laminated may be used.
  • a gate insulating layer (thickness: for example, 200 nm or more and 500 nm or less) 4 is formed by CVD or the like so as to cover the gate bus line layer.
  • a silicon oxide (SiOx) layer, a silicon nitride (SiNx) layer, a silicon oxynitride (SiOxNy; x> y) layer, a silicon nitride oxide (SiNxOy; x> y) layer, or the like is appropriately used.
  • the first insulating layer 4 may have a laminated structure.
  • an oxide semiconductor film is formed on the first insulating layer 4, and the oxide semiconductor film (thickness: for example, 30 nm or more and 200 nm or less) is patterned to thereby form an oxide semiconductor layer 5A serving as an active layer of the circuit TFT, An oxide semiconductor layer 5B to be an active layer of the pixel TFT is formed.
  • the oxide semiconductor film may have a stacked structure.
  • a protective layer (thickness: for example, 30 nm or more and 200 nm or less) serving as an etch stop layer (channel protection layer) of the TFT is formed here.
  • a silicon oxide (SiOx) layer, a silicon nitride (SiNx) layer, a silicon oxynitride (SiOxNy; x> y) layer, a silicon nitride oxide (SiNxOy; x> y) layer, or the like can be used as appropriate.
  • the protective layer may have a laminated structure. Next, the protective layer is patterned to form a source opening that exposes the source contact region of the oxide semiconductor layers 5A and 5B and a drain opening that exposes the drain contact region.
  • the gate insulating layer (and etch stop layer) is etched in order to form a contact hole connecting the gate layer and the source layer at the periphery of the panel.
  • a source conductive film (thickness: for example, 50 nm to 500 nm) is formed on the substrate 1 and patterned to form the source bus line SL, the source connection portion 7C, and the oxide semiconductor layers 5A and 5B.
  • the source electrodes 7A and 7B and the drain electrodes 8A and 8B that are in contact with each other, and a connection portion between the gate layer and the source layer in the peripheral portion of the panel are formed to obtain the first TFT 101 and the pixel TFT 201.
  • a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), or an alloy thereof, or a metal thereof
  • Al aluminum
  • Mo molybdenum
  • Ta tantalum
  • Cr chromium
  • Ti titanium
  • Cu copper
  • a film containing nitride can be used as appropriate.
  • a laminated film in which these plural films are laminated may be used.
  • an inorganic insulating layer (thickness: for example, 100 to 500 nm, preferably 200 to 500 nm) 11 is formed by CVD, for example, so as to cover the first TFT 101 and the pixel TFT 201.
  • an inorganic insulating film such as a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, a silicon oxynitride (SiOxNy; x> y) film, or a silicon nitride oxide (SiNxOy; x> y) film is used. Film) can be used.
  • the inorganic insulating layer 11 may be a laminated film.
  • an organic insulating layer (thickness; for example, 1 to 3 ⁇ m, preferably 2 to 3 ⁇ m) 12 is formed on the inorganic insulating layer 11.
  • an organic insulating film containing a photosensitive resin material may be formed.
  • the organic insulating layer 12 is patterned by a photolithography process, and an opening is provided in the organic insulating layer 12.
  • the opening 12P that exposes the portion of the inorganic insulating layer 11 that is located on the first TFT 101, the portion of the inorganic insulating layer 11 that is located on the drain electrode 8B of the pixel TFT 201, and the source connection portion 7C. An opening that exposes each portion located is formed.
  • a resist layer (not shown) is formed, and the inorganic insulating layer 11 is etched using the resist layer and the organic insulating layer 12 as an etching mask.
  • a pixel contact hole CH1 exposing a part of the drain electrode 8B and a back gate contact hole (contact hole of the back gate contact part) exposing a part of the source connection part 7C are formed.
  • a first transparent conductive film (thickness: for example, not less than 50 nm and not more than 200 nm) is formed on the organic insulating layer 12, in the pixel contact hole and in the back gate contact hole, and is patterned to thereby form the pixel electrode PE.
  • a lower transparent electrode 15 and a back gate electrode BG are formed.
  • the lower transparent electrode 15 is disposed in contact with the drain electrode 8B in the pixel contact hole.
  • the back gate electrode BG is disposed so as to cover at least the channel region of the oxide semiconductor layer 5A and to be in contact with the source connection portion 7C in the back gate contact hole.
  • the first transparent conductive film for example, an ITO (indium / tin oxide) film, an In—Zn—O-based oxide (indium / zinc oxide) film, a ZnO film (zinc oxide film), or the like can be used.
  • ITO indium / tin oxide
  • In—Zn—O-based oxide indium / zinc oxide
  • ZnO film zinc oxide film
  • a dielectric layer 17 is formed so as to cover the lower transparent electrode 15 and the back gate electrode BG.
  • a silicon nitride (SiNx) film, a silicon oxide (SiOx) film, a silicon oxynitride (SiOxNy; x> y) film, a silicon nitride oxide (SiNxOy; x> y) film, or the like can be used as appropriate.
  • SiNx can be suitably used as the dielectric layer 17 from the viewpoint of dielectric constant and insulation.
  • the thickness of the dielectric layer 17 is, for example, not less than 70 nm and not more than 300 nm.
  • a resist layer (not shown) is formed, and the dielectric layer 17 is etched using the resist layer as an etching mask. Thereby, although not shown, a contact hole exposing a part of the lower transparent electrode 15 is formed in the peripheral portion of the panel.
  • a second transparent conductive film is formed on the dielectric layer 17 and patterned to obtain the upper transparent electrode 19 serving as the common electrode CE.
  • a suitable material and thickness of the second transparent conductive film may be the same as those of the first transparent conductive film. In this way, an active matrix substrate is manufactured.
  • the TFTs 101 and 201 can be manufactured using a conventional process for manufacturing a TFT substrate for a display device without newly adding a step of providing a back gate electrode BG.
  • the first TFT 101 and the pixel TFT 201 in this embodiment may be, for example, an etch stop type TFT or a channel etch type TFT.
  • a protective layer etch stop layer
  • the lower surfaces of the end portions on the channel side of the source and drain electrodes are located, for example, on the etch stop layer.
  • a conductive film for a source / drain electrode is formed on the oxide semiconductor layer and the etch stop layer.
  • the etch stop layer is not formed on the channel region, and the lower surface of the end of the source and drain electrodes on the channel side is the upper surface of the oxide semiconductor layer. It is arranged to touch.
  • a channel etch type TFT is formed, for example, by forming a conductive film for a source / drain electrode on an oxide semiconductor layer and performing source / drain separation. In the source / drain separation step, the surface portion of the channel region may be etched (overetched).
  • the oxide semiconductor included in the oxide semiconductor layers 5A and 5B may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • Examples of the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the oxide semiconductor layers 5A and 5B may have a stacked structure of two or more layers.
  • the oxide semiconductor layers 5A and 5B may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer.
  • a plurality of crystalline oxide semiconductor layers having different crystal structures may be included.
  • a plurality of amorphous oxide semiconductor layers may be included.
  • the oxide semiconductor layers 5A and 5B may include, for example, at least one metal element of In, Ga, and Zn.
  • the oxide semiconductor layers 5A and 5B include, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
  • Such oxide semiconductor layers 5A and 5B can be formed of an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT).
  • the TFT is suitably used as a driving TFT (for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels) and a pixel TFT (a TFT provided in the pixel).
  • a driving TFT for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels
  • a pixel TFT a TFT provided in the pixel
  • the oxide semiconductor layers 5A and 5B may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the oxide semiconductor layers 5A and 5B are formed of an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, or a Zn—Ti.
  • a semiconductor based on Zr—In—Zn—O a semiconductor based on Hf—In—Zn—O, or the like may be included.
  • Embodiments of the present invention can be widely applied to various active matrix substrates having oxide semiconductor TFTs.
  • the active matrix substrate of the present embodiment includes a liquid crystal display device, a display device such as an organic electroluminescence (EL) display device and an inorganic electroluminescence display device, an imaging device such as an image sensor device, an image input device, a fingerprint reading device,
  • EL organic electroluminescence
  • an imaging device such as an image sensor device
  • an image input device such as a fingerprint reading device
  • the present invention is applied to various electronic devices such as semiconductor memories.

Abstract

アクティブマトリクス基板は、複数段のシフトレジスタ（２４０）を含むゲートドライバを備え、シフトレジスタのそれぞれは、複数の酸化物半導体ＴＦＴと、セット信号を受け取る第１入力端子と、クロック信号ＣＫを受け取る第２入力端子と、クリア信号ＣＬＲを受け取る第３入力端子と、複数のゲートバスラインの１つにゲート出力信号を出力する出力端子とを有し、クロック信号およびクリア信号におけるハイレベル側の電位は同じであり、かつ、クロック信号およびクリア信号におけるローレベル側の電位も同じであり、複数の酸化物半導体ＴＦＴは、バックゲート構造を有する第１のＴＦＴ（１０１）を含み、第１のＴＦＴ（１０１）の主ゲート電極は第３入力端子または負側電源電圧ＶＳＳに接続され、バックゲート電極の電位は正側電源電圧ＶＤＤまたはグラウンド電位に設定されている。

Description

アクティブマトリクス基板、およびアクティブマトリクス基板を備えた液晶表示装置
　本発明は、酸化物半導体を用いて形成されたアクティブマトリクス基板、およびアクティブマトリクス基板を備えた液晶表示装置に関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、一般に、複数の画素を含む表示領域と、表示領域以外の領域（周辺領域）とを有している。表示領域の各画素には、画素の列方向に沿って延びるソースバスラインと、画素の行方向に沿って延びるゲートバスラインと、画素電極と、スイッチング素子として薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）とが設けられている。本明細書においては、表示装置の画素に対応するＴＦＴ基板の部分も画素と呼ぶことがある。また、各画素にスイッチング素子として配置されるＴＦＴを画素ＴＦＴと称する。
　画素ＴＦＴとして、従来から、アモルファスシリコン膜を活性層とするＴＦＴや多結晶シリコン膜を活性層とするＴＦＴが広く用いられている。
　近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンを用いたＴＦＴ（以下、ａ－ＳｉＴＦＴ）よりも高速で動作することが可能である。
　図２１は、ａ－ＳｉＴＦＴおよび酸化物半導体ＴＦＴのドレイン電流（Ｉｄ）－ゲート電圧（Ｖｇ）特性を例示するグラフである。図２１から分かるように、酸化物半導体ＴＦＴでは、ａ－ＳｉＴＦＴよりも移動度が高い。また、ａ－ＳｉＴＦＴよりも、Ｉｄ－Ｖｇ特性の立ち上がりが急峻であり、オフ電流が小さい。このように、酸化物半導体ＴＦＴはオン特性のみでなく、オフ特性にも優れている。
　一方、ゲートバスラインを駆動するゲートドライバを、基板上にモノリシック（一体的）に設ける技術が知られている。このようなゲートドライバを「モノリシックゲートドライバ」と称する。モノリシックゲートドライバは、通常、画素ＴＦＴと同じ半導体膜を用いて形成されたＴＦＴ（回路ＴＦＴ）を含んでいる。酸化物半導体は高い移動度を有するので、回路ＴＦＴとしても好適に用いられ得る。
　ところで、アクティブマトリクス基板を用いたアクティブマトリクス型の液晶表示装置において、利用者によって電源が遮断されたにもかかわらず、直ちに表示がクリアされず、白くかすむような画像が残ることがある。この理由は、装置の電源がオフされると画素容量に保持された電荷の放電経路が遮断され、画素領域内に残留電荷が蓄積されるからである。また、画素領域内に残留電荷が蓄積された状態で装置の電源がオンされると、その残留電荷に基づくフリッカの発生など表示品位の低下が生じる。そこで、電源オフの際に、例えば、全てのゲートバスラインを選択状態（オン状態）にしてソースバスラインをグラウンド（ＧＮＤ）に接続することによって、パネル上の電荷を放電する手法が知られている。
　ゲートドライバがモノリシックに形成されていないパネルの場合、パネル内のＴＦＴは画素ＴＦＴのみであり、電源オフの際には表示領域内の電荷およびゲートバスライン上の電荷を放電する必要がある。従って、上記手法を採用することにより、残留電荷による表示品位の低下を抑制できる。
　これに対し、ゲートドライバモノリシックパネルにおいては、表示領域内の電荷、ゲートバスラインの電荷に加えて、モノリシックゲートドライバ内の浮遊ノード上の電荷（後述する符号ｎｅｔＡおよび符号ｎｅｔＢで示す２つの浮遊ノード上の電荷）も放電させる必要がある。
　ａ－ＳｉＴＦＴを用いたゲートドライバを有する液晶パネル（以下、「ａ－Ｓｉゲートドライバモノリシックパネル」）では、ａ－ＳｉＴＦＴのオフリーク電流が比較的大きいため、表示領域以外の部分の浮遊ノード（モノリシックゲートドライバ内の浮遊ノードを含む。）上の電荷（以下「浮遊電荷」という場合がある。）は３ミリ秒程度で放電される。しかしながら、オフリーク電流の小さい酸化物半導体ＴＦＴを用いた液晶パネル（以下、「酸化物半導体ゲートドライバモノリシックパネル」）では、表示領域以外の回路内の浮遊電荷を速やかに放電することが困難であり、上記手法のみでは浮遊電荷に起因するチャージムラを十分に抑制できない可能性がある。図２１に示されるように、酸化物半導体ＴＦＴでは、特にゲートへのバイアス電圧が０Ｖ（バイアスなし）のときのオフ特性がａ－ＳｉＴＦＴと比較して顕著に優れており、オフリーク電流はａ－ＳｉＴＦＴよりも２桁以上小さい。このため、酸化物半導体ＴＦＴと接続されているノードの浮遊電荷がゲートオフ時にそのＴＦＴを介して放電され難い。その結果、モノリシックゲートドライバ内に電荷が長時間残ることとなり、チャージムラの要因となり得る。
　そこで、本出願人による特許文献１は、酸化物半導体ゲートドライバモノリシックパネルに好適に適用され得る電源オフシーケンスを開示している。「電源オフシーケンス」とは、外部からの電圧の供給が遮断されたときの液晶表示装置の一連の動作をいう。
　図２２および図２３を参照しながら、特許文献１に開示された電源オフシーケンスを説明する。この電源オフシーケンスは、図２２（ａ）に示すように、初期化ステップ、第１の放電ステップ、および第２の放電ステップを含んでいる。初期化ステップでは、シフトレジスタを構成する双安定回路の状態を初期化する。第１の放電ステップでは、クリア信号Ｈ＿ＣＬＲのみをローレベルとし、全ゲートバスラインを選択状態にして画素領域内の電荷を放電させる。第２の放電ステップでは、クリア信号Ｈ＿ＣＬＲをハイレベルとし、双安定回路内の浮遊ノードの電荷を放電させる。この電源オフシーケンスにおいて、クロック信号Ｈ＿ＣＫおよび負側電源電圧Ｈ＿ＶＳＳのハイレベル側の電位として第１のゲートオン電位ＶＧＨ１を用い、クリア信号Ｈ＿ＣＬＲには、第１のゲートオン電位ＶＧＨ１よりも立下り速度の小さい、すなわち、電源遮断時に比較的緩やかに電位レベルが低下する第２のゲートオン電位ＶＧＨ２を用いる。これらのゲートオン電位ＶＧＨ１、ＶＧＨ２を図２２（ｂ）に示す。また、電源オフ（強制終了）時のクリア信号Ｈ＿ＣＬＲ、クロック信号Ｈ＿ＧＣＫ、およびＶＳＳ信号Ｈ＿ＶＳＳの波形を拡大して図２３（ａ）および（ｂ）に示す。クリア信号Ｈ＿ＣＬＲに立ち上がり速度の小さい第２のゲートオン電位ＶＧＨ２を用いることにより、第２の放電ステップにおいて、クリア信号Ｈ＿ＣＬＲのみをハイレベルで維持できる。この結果、ゲートにクリア信号が印加されるトランジスタ（以下、「クリアトランジスタ」と称する。）のリーク電流量を増加させることができ、回路内の残留電荷を速やかに除去することが可能になる。
国際公開２０１３／０８８７７９号公報
　しかしながら、特許文献１の電源オフシーケンスを実行するためには、電源回路において、２種類のゲートオン電位ＶＧＨ１、ＶＧＨ２を生成する必要がある（二電源構成）。このため、電源回路の面積が増加したり、チップ、ＦＰＣ等の周辺部材にかかる部材コストが増大し、この結果、製造コストが増大する場合がある。
　本発明の実施形態は上記事情に鑑みてなされたものであり、その目的は、酸化物半導体ＴＦＴを含むゲートドライバを備え、電源がオフされたときにパネル内の残留電荷を速やかに除去することができ、かつ、小型化および／または製造コスト（部材コストを含む）の低減が可能なアクティブマトリクス基板を提供することにある。また、そのようなアクティブマトリクス基板を備えた液晶表示装置を提供することにある。
　本発明による一実施形態のアクティブマトリクス基板は、基板と、前記基板に形成された複数のゲートバスラインおよび複数のソースバスラインと、前記基板上に形成され、前記複数のゲートバスラインを駆動するゲートドライバとを備えたアクティブマトリクス基板であって、前記ゲートドライバは複数段のシフトレジスタを含み、前記複数段のシフトレジスタのそれぞれは、前記基板上に形成された複数の酸化物半導体ＴＦＴと、セット信号を受け取る第１入力端子と、クロック信号を受け取る第２入力端子と、クリア信号を受け取る第３入力端子と、複数のゲートバスラインの１つにゲート出力信号を出力する出力端子とを有し、前記クロック信号および前記クリア信号におけるハイレベル側の電位は同じであり、かつ、前記クロック信号および前記クリア信号におけるローレベル側の電位も同じであり、前記複数の酸化物半導体ＴＦＴは、酸化物半導体層と、主ゲート電極と、ソースおよびドレイン電極と、前記酸化物半導体層を挟んで前記主ゲート電極と対向するバックゲート電極とを有する、少なくとも１つのバックゲート構造ＴＦＴを含み、前記少なくとも１つのバックゲート構造ＴＦＴは、前記主ゲート電極が前記第３入力端子に接続された第１のＴＦＴを含み、前記第１のＴＦＴの前記バックゲート電極の電位は、正側電源電圧ＶＤＤまたはグラウンド電位ＧＮＤに設定されている。
　本発明による一実施形態のアクティブマトリクス基板は、基板と、前記基板に形成された複数のゲートバスラインおよび複数のソースバスラインと、前記基板上に形成され、前記複数のゲートバスラインを駆動するゲートドライバとを備えたアクティブマトリクス基板であって、前記ゲートドライバは複数段のシフトレジスタを含み、前記複数段のシフトレジスタのそれぞれは、前記基板上に形成された複数の酸化物半導体ＴＦＴを有し、前記複数の酸化物半導体ＴＦＴは、酸化物半導体層と、主ゲート電極と、ソースおよびドレイン電極と、前記酸化物半導体層を挟んで前記主ゲート電極と対向するバックゲート電極とを有する、少なくとも１つのバックゲート構造ＴＦＴを含み、前記少なくとも１つのバックゲート構造ＴＦＴは、前記主ゲート電極が負側電源電圧ＶＳＳに接続された第１のＴＦＴを含み、前記第１のＴＦＴの前記バックゲート電極の電位は、正側電源電圧ＶＤＤまたはグラウンド電位ＧＮＤに設定されている。
　ある実施形態において、前記複数の酸化物半導体ＴＦＴは、少なくとも１つの、バックゲートを有しないシングルゲート構造ＴＦＴを含む。
　ある実施形態において、上記アクティブマトリクス基板は、複数の画素領域を有し、前記複数の画素領域のそれぞれは、前記基板上に形成された画素ＴＦＴと、前記画素ＴＦＴのドレイン電極に電気的に接続された画素電極とを有し、前記画素ＴＦＴのソース電極は、前記複数のソースバスラインの１つに接続され、前記画素ＴＦＴのゲート電極は、前記複数のゲートバスラインの１つに接続されている。
　ある実施形態において、前記第１のＴＦＴの前記バックゲート電極は、前記画素電極と同じ透明導電膜から形成されている。
　ある実施形態において、上記アクティブマトリクス基板は、前記画素電極の前記基板側または前記基板と反対側に誘電体層を介して配置された共通電極をさらに備え、前記バックゲート電極は、前記共通電極と同じ透明導電膜から形成されている。
　ある実施形態において、前記絶縁層は、無機絶縁層と、前記無機絶縁層上に形成された有機絶縁層とを含む積層構造を有し、前記有機絶縁層は、前記第１のＴＦＴの前記酸化物半導体層のチャネル領域の少なくとも一部と重なるように、前記無機絶縁層の一部を露出する開口部を有しており、前記バックゲート電極は、前記開口部内に配置されている。
　ある実施形態において、前記バックゲート電極は、抵抗およびコンデンサを介して前記正側電源電圧ＶＤＤまたは前記グラウンド電位ＧＮＤに接続されている。
　ある実施形態において、前記バックゲート電極は、前記バックゲート電極の電位をＨｉｇｈ電位と、Ｈｉｇｈ電位よりも低いＬＯＷ電位との間で切り替えることの可能な回路に接続されており、前記Ｈｉｇｈ電位は前記正側電源電圧ＶＤＤである。
　ある実施形態において、前記複数の酸化物半導体ＴＦＴはチャネルエッチ型ＴＦＴである。
　ある実施形態において、前記複数の酸化物半導体ＴＦＴはエッチストップ型ＴＦＴである。
　ある実施形態において、前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む。
　ある実施形態において、前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む。
　ある実施形態において、前記酸化物半導体層は積層構造を有する。
　本発明による一実施形態の液晶表示装置は、上記のいずれかに記載のアクティブマトリクス基板と、液晶層と、前記液晶層を挟んで前記アクティブマトリクス基板に対向するように配置された対向基板とを備える。
　本発明の一実施形態によると、酸化物半導体ＴＦＴを含むゲートドライバを備え、電源がオフされたときにパネル内の残留電荷を速やかに除去することができ、かつ、小型化および／または製造コスト（部材コストを含む）の低減が可能なアクティブマトリクス基板が提供される。また、そのようなアクティブマトリクス基板を備えた液晶表示装置が提供される。
実施形態のアクティブマトリクス基板１０００を説明するための模式的な平面図である。 シフトレジスタ２４０の一部を例示する回路図である。 バックゲート構造を有する第１のＴＦＴ１０１を例示する模式的な断面図である。 バックゲート構造ＴＦＴにおけるＩｄ－Ｖｇ特性の、バックゲート電位依存性を例示する図である。 アクティブマトリクス基板１０００を有する液晶表示装置２０００の全体構成を例示するブロック図である。 液晶パネルにおける画素領域の構成を示す回路図である。 ゲートドライバ２４内のシフトレジスタ２４０の構成を示すブロック図である。 ゲートドライバの動作を説明するための信号波形を示す図である。 シフトレジスタ２４０に含まれている双安定回路の構成（シフトレジスタ２４０のｎ段目の構成）を示す回路図である。 第１の電源オフシーケンスにおける信号波形を例示する図である。 参考例の電源オフシーケンスを例示する図である。 第２の電源オフシーケンスにおける信号波形を例示する図である。 （ａ）は、クリアトランジスタを含むシフトレジスタの一部を例示する回路図であり、（ｂ）は、第３の電源オフシーケンスにおける信号波形を示す図である。 （ａ）は、クリアトランジスタを含む他のシフトレジスタの一部を例示する回路図であり、（ｂ）は、ゲートドライバの駆動期間および休止期間の信号波形を示す図である。 第４の電源オフシーケンスにおける信号波形を示す図である。 （ａ）および（ｂ）は、それぞれ、実施形態のアクティブマトリクス基板における第１のＴＦＴ１０１を例示する模式的な断面図および平面図である。 アクティブマトリクス基板１０００における第１のＴＦＴ１０１および画素ＴＦＴ２０１を例示する断面図である。 アクティブマトリクス基板１０００の変形例を示す断面図である。 アクティブマトリクス基板１０００の変形例を示す断面図である。 表示領域８００内に配置されるゲートドライバ２４の一例を示す回路図である。 （ａ）は、アクティブマトリクス基板の一部の画素領域を例示する平面図であり、（ｂ）は共通電極ＣＥを含む透明導電層の形状を示す平面図である。 ａ－ＳｉＴＦＴおよび酸化物半導体ＴＦＴのドレイン電流（Ｉｄ）－ゲート電圧（Ｖｇ）特性を例示するグラフである （ａ）および（ｂ）は、特許文献１に開示された電源オフシーケンスを説明するための信号波形図である。 （ａ）および（ｂ）は、それぞれ、特許文献１における電源オフ時のクリア信号Ｈ＿ＣＬＲおよびＶＳＳ信号Ｈ＿ＶＳＳの波形、およびクロック信号Ｈ＿ＧＣＫの波形を示す図である。
　（第１の実施形態）
　以下、図面を参照しながら、アクティブマトリクス基板の第１の実施形態を説明する。
　図１は、本実施形態のアクティブマトリクス基板１０００を説明するための模式的な平面図である。
　アクティブマトリクス基板１０００は、複数の画素領域を含む表示領域８００と、表示領域８００以外の領域（非表示領域）９００とを有している。「画素領域」は、表示装置における画素に対応する領域であり、本明細書では、単に「画素」と呼ぶこともある。
　表示領域８００には、複数のゲートバスラインＧＬ１～ＧＬｉと複数のソースバスラインＳＬ１～ＳＬｊとが形成されており、これらの配線で規定されたそれぞれの領域が「画素」となる。複数の画素はマトリクス状（ｉ行×ｊ列）に配置されている。各画素において、複数のソースバスラインＳＬ１～ＳＬｊと複数のゲートバスラインＧＬ１～ＧＬｉとの各交点の付近には、不図示のＴＦＴ（画素ＴＦＴ）が形成されている。本実施形態では、画素ＴＦＴとして酸化物半導体ＴＦＴを用いる。各画素には画素電極（図示せず）が形成されている。各画素ＴＦＴのドレイン電極は、画素電極と電気的に接続されている。
　非表示領域９００には、複数のゲートバスラインＧＬ１～ＧＬｉを駆動するゲートドライバ２４、複数のソースバスラインＳＬ１～ＳＬｊを駆動するソースドライバ３２などの周辺回路が設けられている。なお、ソースドライバ３２は、基板上にモノリシックに形成されていなくてもよい。
　ゲートドライバ２４は、複数段のシフトレジスタ２４０を含んでいる。シフトレジスタ２４０の各段は、複数の画素の各行と１対１で対応するように設けられている。また、シフトレジスタ２４０の各段は、各時点において２つの状態のうちのいずれか一方の状態となっており、当該状態を示す信号（以下「状態信号」という。）を出力する双安定回路となっている。シフトレジスタ２４０の各段から出力される状態信号は、対応するゲートバスラインＧＬに走査信号として与えられる。
　各シフトレジスタ２４０は、回路素子として複数のＴＦＴ（回路ＴＦＴ）を含んでいる。回路ＴＦＴは、画素ＴＦＴと同じ半導体膜を用いて形成された酸化物半導体ＴＦＴである。また、シフトレジスタ２４０を構成する複数の回路ＴＦＴの一部はバックゲート構造を有するバックゲート構造ＴＦＴである。本明細書において、「バックゲート構造」とは、主ゲート電極と、活性層（ここでは酸化物半導体層）を挟んで主ゲート電極と対向するバックゲート電極とを有する構造を指す。具体的には、回路ＴＦＴのうちゲート電極にクリア信号が入力されるＴＦＴ（クリアトランジスタ）にバックゲート構造を適用する。あるいは、ゲート電極にＶＳＳ信号が入力されるＴＦＴにバックゲート構造を適用してもよい。
　図２は、シフトレジスタ２４０の一部を例示する回路図である。シフトレジスタ２４０のそれぞれは、基板上に形成された複数の酸化物半導体ＴＦＴ（回路ＴＦＴ）と、セット信号ＳＥＴを受け取る第１入力端子（図示せず）と、クロック信号ＣＫを受け取る第２入力端子ｔ２と、クリア信号ＣＬＲを受け取る第３入力端子ｔ３と、複数のゲートバスラインＧＬの１つにゲート出力信号ＧＯＵＴを出力する出力端子ｔ４とを有している。複数の回路ＴＦＴは、第１のＴＦＴ１０１および第２のＴＦＴ１０２を含む。第１のＴＦＴ１０１は、そのゲート電極が第３入力端子ｔ３に接続されたクリアトランジスタである。第２のＴＦＴ１０２では、ドレイン電極およびソース電極の一方が第２入力端子ｔ２、他方が出力端子ｔ４に接続されている。図示しないが、複数の回路ＴＦＴは、ゲート電極が第１入力端子に接続された第３のＴＦＴをさらに含む。なお、第１のＴＦＴ１０１は、ゲート電極が負側電源電圧ＶＳＳに接続されたトランジスタであってもよい。
　本実施形態では、クリア信号ＣＬＲ、クロック信号ＣＫおよび負側電源電圧ＶＳＳ（ＶＳＳ信号）は、単一の電源（信号源）で生成されている。すなわち、これらの信号のハイレベル側の電位は同電位であり、ローレベル側の電位も同電位である。後述するように、負側電源電圧ＶＳＳは、常時、ローレベルであるが、オフシーケンス起動時のみ一時的にハイレベルとなり、電源オフ時にはＧＮＤ電位に設定される。
　第１のＴＦＴ１０１は、バックゲート電極を有するバックゲート構造ＴＦＴである。本実施形態では、ゲートドライバ２４を構成する複数の回路ＴＦＴのうち、第１のＴＦＴ１０１を含む一部のＴＦＴがバックゲート構造を有していればよく、他のＴＦＴはバックゲート構造を有していなくてもよい。例えば第２のＴＦＴ１０２および第３のＴＦＴは、単一のゲート電極のみを有するシングルゲート構造であってもよい。
　第１のＴＦＴ１０１の主ゲート電極は第３入力端子（クリア信号ＣＬＲの入力端子）または負側電源電圧ＶＳＳに接続されている。バックゲート電極の電位は、第１のＴＦＴ１０１の他の電極とは独立して制御されていてもよい。バックゲート電極には、ソース電位に対して正の電圧が印加される。例えばバックゲート電極は、正側電源電圧ＶＤＤの電源配線に接続されているか、あるいはグラウンド電位ＧＮＤに接続されている。第１のＴＦＴ１０１のソースおよびドレインの接続先は特に限定しない。この例では、ソースおよびドレインの一方はＶＳＳに接続され、他方が出力端子に接続されている。
　図３は、バックゲート構造を有する第１のＴＦＴ１０１を例示する模式的な断面図である。
　第１のＴＦＴ１０１は、基板１上に支持された主ゲート電極ＭＧと、主ゲート電極ＭＧを覆う第１絶縁層４と、第１絶縁層４上に配置された酸化物半導体層５と、酸化物半導体層５に電気的に接続されたソース電極７およびドレイン電極８と、酸化物半導体層５上に第２絶縁層１１を介して配置されたバックゲート電極ＢＧとを備える。本明細書では、主ゲート電極ＭＧと酸化物半導体層５との間に配置された第１絶縁層４を「主ゲート絶縁層」、バックゲート電極ＢＧと酸化物半導体層５との間に配置された第２絶縁層１１を「副ゲート絶縁層」と呼ぶことがある。また、酸化物半導体層５のうち主ゲート電極ＭＧと重なる部分を「チャネル領域」と呼ぶ。バックゲート電極ＢＧは、チャネル領域の少なくとも一部と重なるように配置されている。
　なお、第１のＴＦＴ１０１の構造は図３に示す構造に限定されない。ここでは、主ゲート電極ＭＧが酸化物半導体層５の基板１側に配置されている例（ボトムゲート構造）を示したが、主ゲート電極ＭＧが酸化物半導体層５の上に配置されていてもよい（トップゲート構造）。
　第１のＴＦＴ１０１のバックゲート電極ＢＧの電位Ｖｂｇは、第１のＴＦＴ１０１におけるゲート電圧Ｖｇが０Ｖのときのリーク電流が大きくなるように設定される。つまり、第１のＴＦＴ１０１のＶｇ＝０Ｖのときのリーク電流は、バックゲート電極を有しない点以外は同様の構造を有するシングルゲート構造のＴＦＴ（例えば第２のＴＦＴ１０２）のＶｇ＝０Ｖのときのリーク電流よりも大きい。第１のＴＦＴ１０１の閾値電圧は、第２のＴＦＴの閾値電圧よりも小さい。以下、図４を参照しながら説明する。
　図４は、バックゲート構造ＴＦＴにおけるＩｄ－Ｖｇ特性の、バックゲート電位依存性を例示する図である。図４は、チャネル長Ｌ：６μｍ、チャネル幅Ｗ：１０μｍであるバックゲート構造ＴＦＴのＩｄ－Ｖｇ特性を示す。
　図示するバックゲート構造ＴＦＴでは、バックゲート電位Ｖ（ｂｇ）が正であり、バックゲート電位Ｖ（ｂｇ）がプラス方向に大きくなると（例えば１０Ｖ以上）、閾値電圧がマイナス方向にシフトし、０Ｖに近づいていく。この結果、ゲート電圧Ｖｇがゼロのときのリーク電流量が大きくなる。例えばバックゲート電位Ｖ（ｂｇ）が＋１０Ｖ～＋１５Ｖで、主ゲート電圧Ｖｇが０Ｖのとき（Ｖｄｓ＝１０Ｖ）のリーク電流量は、１×１０-11～１×１０-10Ａである。従って、バックゲート電位を正側電源電圧ＶＤＤ（例えば＋１４Ｖ）に設定すると、Ｖｇ＝０（Ｖ）のときのリーク電流を、ａ－ＳｉＴＦＴと同程度まで大きくできる。なお、図４に例示するオフリーク電流の測定値は、プローバー精度（ノイズ成分）に起因して、実際の電流値よりも大きくなっている。図４に示すグラフにおける１×１０-12Ａ以下のオフリーク電流の値は、実際には、１×１０-14Ａ以下である。
　このように、本実施形態によると、クリアトランジスタとしてバックゲート構造ＴＦＴを用い、かつ、そのバックゲート電位Ｖｂｇを制御することで、クリアトランジスタのＶｇ＝０（Ｖ）のときのリーク電流を大きくすることができる。例えば、チャネル長Ｌ：４～１０μｍ、チャネル幅Ｗ：５～５０μｍ、バックゲート電位Ｖｂｇを正（例えば正側電源電圧ＶＤＤ）とし、閾値電圧をマイナス方向にシフトさせて、Ｖｇ＝０Ｖのときのリーク電流を増加させてもよい。
　従って、クリアトランジスタを介して、ゲートドライバ２４内の浮遊ノード（後述するｎｅｔＡおよびｎｅｔＢ）上の電荷を速やかに放電することが可能になり、浮遊電荷に起因するゲートバスライン不良、チャージムラなどを抑制できる。
　前述したように、特許文献１では、電源オフ時に浮遊ノード上の電荷を放電させるために、クリア信号のハイレベル側の電位として、クロック信号およびＶＳＳ信号の電位とは異なる電位を用いていた。このため、電源回路において、２種類のゲートオン電位を生成する必要があった。これに対し、本実施形態では、クリアトランジスタをバックゲート構造とすることで浮遊電荷を速やかに放電できる。従って、クリアトランジスタのゲート電極に入力するクロック信号のハイレベル側の電位を、クロック信号およびＶＳＳ信号と異ならせる必要がなく、クリア信号と、クロック信号およびＶＳＳ信号とを同じ信号源で生成できる。即ち、新たに専用チップ、ＦＰＣ等を開発、作製する必要がない。電源オフ時のチャージムラを抑制しつつ、電源回路の面積を低減できる。また、周辺部材にかかるコストを抑えて製造コストを低減できる。
　また、本実施形態のシフトレジスタは、クリアトランジスタの代わりに、主ゲート電極の電位が負側電源電圧ＶＳＳに設定され、かつ、バックゲート電極ＢＧの電位が正側電源電圧ＶＤＤまたはグラウンド電位ＧＮＤに設定されたＴＦＴ（以下、「ＶＳＳ入力トランジスタ」と呼ぶ）を有していてもよい。ＶＳＳ入力トランジスタは、例えば、シフトレジスタにおけるｎｅｔＡ、ｎｅｔＢ、または走査信号ＧＯＵＴの出力端子に接続された配線に接続されている。ＶＳＳ入力トランジスタは、上記のようなバックゲート構造を有するので、そのリーク電流量（主ゲート電圧Ｖｇが０Ｖのときのリーク電流量）は大きく、例えばａ－ＳｉＴＦＴのリーク電流量と同程度である。このため、ＶＳＳ入力トランジスタを介して、ゲートドライバ内の浮遊ノード（ｎｅｔＡ、ｎｅｔＢなど）上の電荷を常時、放電できる。
　次いで、本実施形態のアクティブマトリクス基板１０００を用いた液晶表示装置の全体構成をより具体的に説明する。以下の説明においては、モノリシックゲートドライバを構成する回路ＴＦＴはすべてｎチャネル型であるものとして説明する。
　＜１．全体構成および動作＞
　図５は、アクティブマトリクス基板１０００を有する液晶表示装置２０００の全体構成を例示するブロック図である。ここでは、ＴＡＢ３０を用いてソースドライバ３２を液晶パネルに実装する例を示す。
　液晶表示装置２０００は、アクティブマトリクス基板１０００を有する液晶パネル（表示パネル）、ＰＣＢ（プリント回路基板）４０、および液晶パネルとＰＣＢ４０とに接続されたＴＡＢ（Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ）３０によって構成されている。液晶パネルは、アクティブマトリクス基板１０００と、アクティブマトリクス基板１０００に対向する対向基板と、これらの間に配置された液晶層とを備える。液晶パネルは、画素ＴＦＴおよび回路ＴＦＴとして酸化物半導体ＴＦＴを用いた酸化物半導体ゲートドライバモノリシックパネルである。ＴＡＢ３０は主に中型用から大型用の液晶パネルで採用される。小型用から中型用の液晶パネルではソースドライバの実装形態としてＣＯＧ実装が採用される場合もある。あるいは、ソースドライバ３２、タイミングコントローラ３１、電源回路３５、電源ＯＦＦ検出部３７、およびレベルシフタ回路３３が１チップ化されたシステムドライバ構成も採用され得る。
　液晶表示装置２０００は、外部から電源の供給を受けて動作する。この液晶表示装置に電源が正常に供給されている時には、例えば＋５Ｖの電位がこの液晶表示装置に与えられる。以下においては、この液晶表示装置２０００に電源から与えられる電位のことを「入力電源電位」という。なお、電源の供給が遮断されると、入力電源電位はグラウンド電位（０Ｖ）にまで徐々に低下する。
　アクティブマトリクス基板１０００の周辺領域９００には、ゲートバスラインＧＬ１～ＧＬｉを駆動するためのゲートドライバ２４がモノリシックに形成されている。このゲートドライバ２４は、酸化物半導体ＴＦＴを含む回路である。ＴＡＢ３０には、ソースバスラインＳＬ１～ＳＬｊを駆動するためのソースドライバ３２がＩＣチップの状態で搭載されている。ＰＣＢ４０には、タイミングコントローラ３１、レベルシフタ回路３３、電源回路３５、および電源ＯＦＦ検出部３７が設けられている。なお、図５ではゲートドライバ２４は表示領域８００の片側（右側）のみに配置されているが、表示領域８００の左右両側にゲートドライバ２４が配置されることもある。
　アクティブマトリクス基板１０００の表示領域８００において、アクティブマトリクス基板は、複数本（ｊ本）のソースバスライン（映像信号線）ＳＬ１～ＳＬｊと、複数本（ｉ本）のゲートバスライン（走査信号線）ＧＬ１～ＧＬｉと、それらソースバスラインＳＬ１～ＳＬｊとゲートバスラインＧＬ１～ＧＬｉとの交差点にそれぞれ対応して設けられた複数個（ｉ×ｊ個）の画素領域とを含む。
　図６は、液晶パネルにおける画素領域の構成を示す回路図である。図６に示すように、各画素領域には、画素ＴＦＴ２０１と、画素電極ＰＥと、補助容量電極２２３とが配置されている。画素ＴＦＴ２０１は、酸化物半導体ＴＦＴである。画素ＴＦＴ２０１のゲート端子は、対応するゲートバスラインＧＬに接続され、ソース端子は対応するソースバスラインＳＬに接続されている。画素ＴＦＴ２０１のドレイン端子は画素電極ＰＥに接続されている。また、アクティブマトリクス基板１０００には、複数個の画素領域に共通電極ＣＥが設けられている。各画素領域では、画素電極ＰＥと共通電極ＣＥとによって形成される液晶容量２２４と、画素電極ＰＥと補助容量電極２２３とによって形成される補助容量２２５とによって、画素容量ＣＰが形成されている。画素ＴＦＴ２０１のゲート端子がゲートバスラインＧＬからアクティブな走査信号を受けたときに、画素ＴＦＴ２０１のソース端子がソースバスラインＳＬから受ける映像信号に基づいて、画素容量ＣＰに画素値を示す電圧が保持される。なお、ここでは共通電極ＣＥをアクティブマトリクス基板１０００に設けているが、共通電極ＣＥは対向基板に設けられる場合もある。
　液晶表示装置２０００には、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃ、データイネーブル信号ＤＥなどのタイミング信号と画像信号ＤＡＴと入力電源電位ＶＣＣとが外部から与えられる。入力電源電位ＶＣＣは、タイミングコントローラ３１と電源回路３５と電源ＯＦＦ検出部３７とに与えられる。通常動作中の入力電源電位ＶＣＣは例えば＋５Ｖとされるが、この入力電源電位ＶＣＣは＋５Ｖに限定されるものではない。また、入力信号についても上記構成には限定されず、タイミング信号や映像データはＬＶＤＳやｍｉｐｉ、ＤＰ信号、ｅＤＰなどの差動インターフェースを利用して転送されることもある。
　電源回路３５は、入力電源電位ＶＣＣに基づいて、通常動作時にはゲートバスラインを選択状態にする電位レベルで維持されるゲートオン電位（走査信号線選択電位）ＶＧＨと、通常動作時にはゲートバスラインを非選択状態にする電位レベルで維持されるゲートオフ電位（走査信号線非選択電位）ＶＧＬとを生成する。なお、この電源回路３５で生成されるゲートオン電位およびゲートオフ電位については、通常動作時には電位レベルは一定で維持されるが、外部からの電源の供給が遮断された時には電位レベルは変化する。通常動作時におけるゲートオン電位ＶＧＨは例えば＋１４Ｖに設定され、通常動作時におけるゲートオフ電位ＶＧＬは例えば－１４Ｖに設定される。電源回路３５で生成されゲートオン電位ＶＧＨおよびゲートオフ電位ＶＧＬは、レベルシフタ回路３３に与えられる。電源ＯＦＦ検出部３７は、電源の供給状態（電源のオン／オフ状態）を示す電源状態信号ＳＨＵＴを出力する。電源状態信号ＳＨＵＴは、レベルシフタ回路３３に与えられる。ハイレベルにされた電源状態信号ＳＨＵＴによって電源オフ信号が実現される。
　タイミングコントローラ３１は、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃ、データイネーブル信号ＤＥなどのタイミング信号と画像信号ＤＡＴと入力電源電位ＶＣＣとを受け取り、デジタル映像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ゲートスタートパルス信号Ｌ＿ＧＳＰ、およびゲートクロック信号Ｌ＿ＧＣＫを生成する。デジタル映像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、およびソースクロック信号ＳＣＫについてはソースドライバ３２に与えられ、ゲートスタートパルス信号Ｌ＿ＧＳＰおよびゲートクロック信号Ｌ＿ＧＣＫについてはレベルシフタ回路３３に与えられる。なお、ゲートスタートパルス信号Ｌ＿ＧＳＰおよびゲートクロック信号Ｌ＿ＧＣＫに関し、ハイレベル側の電位は入力電源電位ＶＣＣに設定され、ローレベル側の電位はグラウンド電位ＧＮＤ（０Ｖ）に設定される。
　レベルシフタ回路３３は、グラウンド電位ＧＮＤと、電源回路３５から与えられるゲートオン電位ＶＧＨおよびゲートオフ電位ＶＧＬとを用いて、タイミングコントローラ３１から出力されたゲートスタートパルス信号Ｌ＿ＧＳＰをタイミング信号に変換した信号のレベル変換後の信号Ｈ＿ＧＳＰの生成と、タイミングコントローラ３１から出力されたゲートクロック信号Ｌ＿ＧＣＫに基づく複数（ここでは２相）のゲートクロック信号Ｈ＿ＧＣＫ１、Ｈ＿ＧＣＫ２の生成と、内部信号に基づく基準電位（ＶＳＳ信号）Ｈ＿ＶＳＳおよびクリア信号Ｈ＿ＣＬＲの生成とを行う。なお、以下においては、ゲートクロック信号Ｈ＿ＧＣＫ１およびゲートクロック信号Ｈ＿ＧＣＫ２をまとめて「ゲートクロック信号Ｈ＿ＧＣＫ」ともいう。
　レベルシフタ回路３３で生成されたゲートスタートパルス信号Ｈ＿ＧＳＰ、ゲートクロック信号Ｈ＿ＧＣＫ、クリア信号Ｈ＿ＣＬＲ、および基準電位Ｈ＿ＶＳＳは、ゲートドライバ２４に与えられる。
　通常動作時には、ゲートスタートパルス信号Ｈ＿ＧＳＰ、ゲートクロック信号Ｈ＿ＧＣＫ、クリア信号Ｈ＿ＣＬＲの電位はゲートオン電位ＶＧＨまたはゲートオフ電位ＶＧＬに設定される。
　ソースドライバ３２は、タイミングコントローラ３１から出力されるデジタル映像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、およびソースクロック信号ＳＣＫを受け取り、各ソースバスラインＳＬ１～ＳＬｊに駆動用の映像信号を印加する。
　ゲートドライバ２４は、レベルシフタ回路３３から出力されるゲートスタートパルス信号Ｈ＿ＧＳＰ、ゲートクロック信号Ｈ＿ＧＣＫ、クリア信号Ｈ＿ＣＬＲ、および基準電位Ｈ＿ＶＳＳに基づいて、アクティブな走査信号の各ゲートバスラインＧＬ１～ＧＬｉへの印加を１垂直走査期間を周期として繰り返す。
　以上のようにして、各ソースバスラインＳＬ１～ＳＬｊに駆動用の映像信号が印加され、各ゲートバスラインＧＬ１～ＧＬｉに走査信号が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示領域８００に表示される。なお、本実施形態においては、電源ＯＦＦ検出部３７によって電源状態検出部が実現され、タイミングコントローラ３１とレベルシフタ回路３３とによって駆動制御部が実現されている。
　＜２．ゲートドライバの構成および動作＞
　次に、本実施形態におけるゲートドライバ２４の構成および動作について説明する。図１を参照しながら前述したように、ゲートドライバ２４は複数段からなるシフトレジスタ２４０によって構成されている。表示領域８００にはｉ行×ｊ列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と１対１で対応するようにシフトレジスタ２４０の各段が設けられている。また、シフトレジスタ２４０の各段は、各時点において２つの状態のうちのいずれか一方の状態となっていて当該状態を示す信号（以下「状態信号」という。）を出力する双安定回路となっている。なお、シフトレジスタ２４０の各段から出力される状態信号は、対応するゲートバスラインに走査信号として与えられる。
　図７は、ゲートドライバ２４内のシフトレジスタ２４０の構成を示すブロック図である。各双安定回路には、第１クロックＣＫＡ、第２クロックＣＫＢ、クリア信号ＣＬＲ、基準電位ＶＳＳ、セット信号Ｓ、およびリセット信号Ｒを受け取るための入力端子と、状態信号Ｑを出力するための出力端子とが設けられている。本実施形態においては、レベルシフタ回路３３から出力された基準電位Ｈ＿ＶＳＳが基準電位ＶＳＳとして与えられ、レベルシフタ回路３３から出力されたクリア信号Ｈ＿ＣＬＲがクリア信号ＣＬＲとして与えられる。また、レベルシフタ回路３３から出力された第１のゲートクロック信号Ｈ＿ＧＣＫ１および第２のゲートクロック信号Ｈ＿ＧＣＫ２の一方が第１クロックＣＫＡとして与えられ、それらの他方が第２クロックＣＫＢとして与えられる。さらに、前段から出力された状態信号Ｑがセット信号Ｓとして与えられ、次段から出力された状態信号Ｑがリセット信号Ｒとして与えられる。すなわち、ｎ段目に着目すると、（ｎ－１）行目のゲートバスラインに与えられる走査信号ＧＯＵＴｎ－１がセット信号Ｓとして与えられ、（ｎ＋１）行目のゲートバスラインに与えられる走査信号ＧＯＵＴｎ＋１がリセット信号Ｒとして与えられる。なお、レベルシフタ回路３３から出力されたゲートスタートパルス信号Ｈ＿ＧＳＰは、シフトレジスタ２４０の１段目の双安定回路ＳＲ１にセット信号Ｓとして与えられる。また、レベルシフタ回路３３から出力されたクリア信号Ｈ＿ＣＬＲは、シフトレジスタ２４０の最終段目（ｉ段目）の双安定回路ＳＲｉにリセット信号Ｒとしても与えられる。
　以上のような構成において、シフトレジスタ２４０の１段目にセット信号ＳＥＴ－Ｂとしてのゲートスタートパルス信号Ｈ＿ＧＳＰのパルスが与えられると、オンデューティが５０パーセント前後の値にされた第１のゲートクロック信号Ｈ＿ＧＣＫ１および第２のゲートクロック信号Ｈ＿ＧＣＫ２（図８参照）に基づいて、ゲートスタートパルス信号Ｈ＿ＧＳＰに含まれるパルス（このパルスは各段から出力される状態信号Ｑに含まれる）が１段目からｉ段目へと順次に転送される。そして、このパルスの転送に応じて、各段から出力される状態信号Ｑが順次にハイレベルとなる。そして、それら各段から出力される状態信号Ｑは、走査信号ＧＯＵＴ１～ＧＯＵＴｉとして各ゲートバスラインＧＬ１～ＧＬｉに与えられる。これにより、図８に示すように所定期間ずつ順次にハイレベルとなる走査信号ＧＯＵＴ１～ＧＯＵＴｉが、ゲートバスラインＧＬ１～ＧＬｉに与えられる。
　なお、本実施形態においては、画素マトリクスの各行と１対１で対応するようにシフトレジスタ２４０の各段が設けられているが、本発明はこれに限定されない。例えば「ダブルゲート駆動」と呼ばれる駆動方式が採用される場合など、複数本のゲートバスラインを同時に駆動する場合には、１つのパルスが複数本のゲートバスラインで共用されることがある。このような場合には、画素マトリクスの複数行と対応するようにシフトレジスタ２４０の各段が設けられる。すなわち、シフトレジスタ２４０の段数とゲートバスラインの本数との比は、１対１であっても１対多であっても良い。
　＜３．双安定回路の構成＞
　図９は、シフトレジスタ２４０に含まれている双安定回路の構成（シフトレジスタ２４０のｎ段目の構成）を示す回路図である。図示するように、双安定回路ＳＲｎは、複数（ここでは１３個）のＴＦＴと、１個のキャパシタＣ１とを備えている。複数のＴＦＴは、ゲート電極にクリア信号ＣＬＲが入力されるトランジスタＴＦＴ－Ａ１、ＴＦＴ－Ａ２、ＴＦＴ－Ｒ（クリアトランジスタまたは第１のＴＦＴともいう）、出力信号ＧＯＵＴを出力するトランジスタＴＦＴ－Ｉ（第２のＴＦＴまたは出力トランジスタともいう）と、ゲート電極およびドレイン電極にセット信号ＳＥＴ－Ｂが入力される（すなわち、ダイオード接続となっている）トランジスタＴＦＴ－Ｂ（第３のＴＦＴともいう）と、ソースまたはドレイン電極が出力トランジスタＴＦＴ－Ｉのゲート電極に電気的に接続されたトランジスタＴＦＴ－Ｃ（第４のＴＦＴまたはプルダウントランジスタともいう）とを有している。ＴＦＴ－Ｉのゲート電極に接続された配線をｎｅｔＡといい、ＴＦＴ－Ｃのゲート電極に接続された配線をｎｅｔＢという。ＴＦＴ－Ｂのソース電極はｎｅｔＡに接続されている。この例では、第１のＴＦＴはバックゲート構造ＴＦＴであり、第２～第４のＴＦＴはいずれもシングルゲート構造ＴＦＴである。
　図９に示す例では、第１のＴＦＴ（ＴＦＴ－Ａ１、ＴＦＴ－Ａ２、ＴＦＴ－Ｒ）のバックゲート電極は、正側電源電圧ＶＤＤまたはＧＮＤ電位に接続されている。また、ＴＦＴ－Ａ１のドレイン電極はｎｅｔＡに接続され、ＴＦＴ－Ａ２のドレイン電極はｎｅｔＢに接続され、ＴＦＴ－Ｒのドレイン電極は出力端子に接続されている。これらのＴＦＴにバックゲート構造を採用し、バックゲート電極を正側電源電圧ＶＤＤまたはＧＮＤ電位に接続することにより、Ｖｇ＝０（Ｖ）のときのオフリーク電流を大きくできる。上記の３つの第１のＴＦＴの抵抗は、例えば、ａ－Ｓｉ－ＴＦＴの抵抗と同等であり、これらの第１のＴＦＴには、常時、電荷が蓄積されず、リーク電流が流れる。このリーク電流量（または、抵抗値）であれば、走査信号（ＧＯＵＴ）の不良を発生させることなく、常時、シフトレジスタにおける第１のＴＦＴに接続された配線（ｎｅｔＡ、ｎｅｔＢ、および、走査信号ＧＯＵＴの出力端子に接続された配線）、及び、画素内の電荷を抜くことが可能となる。なお、ゲートドライバは、クリアトランジスタの代わりに、主ゲート電極の電位がＶＳＳに設定されたトランジスタを有し、このトランジスタが上述したバックゲート構造を有していてもよい。
　また、本実施形態では、ゲート電極にクリア信号ＣＬＲまたはＶＳＳ信号が入力されるＴＦＴの少なくとも１つが上述したようなバックゲート構造を有していればよく、上記以外のＴＦＴがバックゲート構造を有していても構わない。また、複数のクリアトランジスタの一部のみがバックゲート構造を有し、他の一部がシングルゲート構造を有していてもよい。
　ゲートドライバ２４の動作は、例えば特許文献１、本出願人による特開２０１０－１９２０１９号公報などに開示されているため、ここでは説明を省略する。参考のため、上記の特許文献の開示内容の全てを本明細書に援用する。
　本実施形態のゲートドライバ２４の構成は、図示する例に限定されない。本実施形態は、公知の種々のゲートドライバに適用可能である。
　＜４．電源遮断時の動作＞
　図１０は、本実施形態における電源オフシーケンスを説明するための信号波形を例示する図である。シフトレジスタにおいて、クリアトランジスタがバックゲート構造を有し、バックゲート電位をＶＤＤまたはＧＮＤに設定した場合には、例えば図１０に示す電源オフシーケンス（以下、「第１の電源オフシーケンス」と呼ぶ）が適用され得る。
　また、参考のため、ゲートオン電位を２種類用いる場合（二電源構成）の参考例の電源オフシーケンスを図１１に示す。
　第１の電源オフシーケンスおよび参考例の電源オフシーケンスでは、電源を強制的にオフした後の期間は、画素にＧＮＤを書き込む期間Ｔ１、ゲートドライバ回路から電荷を放電する期間Ｔ２、クリア信号がオフ（電源オフ）となる期間Ｔ３を含んでいる。
　図１１に示すように、参考例の電源オフシーケンスでは、クリア信号には、クロック信号、ＶＤＤ信号のゲートオン電位よりも、電源遮断時に比較的緩やかに電位レベルが低下するゲートオン電位を用いる。これにより、期間Ｔ２が長くなり、クリアトランジスタのゲート印加時間が長くなるため、クリアトランジスタのリーク電流量が増加し、回路内の残留電荷が除去される。
　これに対し、第１の電源オフシーケンスでは、図１０に示すように、クリアトランジスタにも、クロック信号、ＶＤＤ信号と同じゲートオン電位が用いられるので、電源遮断時に、クリア信号は、クロック信号、ＶＤＤ信号と同様の速度で電位レベルが低下する。クリアトランジスタは、上述したバックゲート構造を有しているので、常時、回路内の残留電荷を除去していることに加え、主ゲート電圧Ｖｇ、バックゲート電圧ＶｂｇをＨｉｇｈ（トランジスタ・オン）にすることで、電荷除去がより促進される。従って、クリア信号の立下り速度が大きくても（すなわち、ＶＤＤ信号等の立下り速度と同じであっても）、回路内の残留電荷を速やかに除去することが可能である。
　本実施形態のシフトレジスタは、クリアトランジスタの代わりに、主ゲート電位がＶＳＳに設定され、バックゲート電位がＶＤＤまたはＧＮＤに設定されたトランジスタ（ＶＳＳ入力トランジスタ）を有していてもよい。この場合、例えば図１２に示す電源オフシーケンスが適用され得る。この電源オフシーケンス（以下、「第２の電源オフシーケンス」と呼ぶ）では、クロック信号、ＶＤＤ信号、ＶＳＳ信号およびＵＤ信号は、全て、スタート・パルス信号と同様に、画素にＧＮＤを書き込む期間Ｔ１が終了すると、すぐに接地（ＧＮＤに接続）される。この場合、クリアトランジスタは、例えばａ－Ｓｉ同等の抵抗体に相当したリーク電流量をもつため、トランジスタ・オンしなくとも、回路内の残留電荷を常時、除去できている。
　次いで、第１の電源シーケンスの変形例を説明する。
　図１３（ａ）に示すように、クリアトランジスタである第１のＴＦＴ１０１のバックゲート電極ＢＧに抵抗ＲおよびコンデンサＣが接続されていてもよい。この場合の電源オフシーケンスを図１３（ｂ）に示す。
　図１３（ｂ）に示す電源オフシーケンス（以下、「第３の電源オフシーケンス」と呼ぶ）では、抵抗ＲおよびコンデンサＣがバックゲート電極ＢＧに接続されている。このため、バックゲート電極ＢＧの電位（ＶＤＤ）の立下り速度は、主ゲート電極の電位（ＣＬＲ）の立下り速度よりも小さくなる。従って、第１の電源オフシーケンス（図１０）よりも、クリアトランジスタのバックゲート電極ＢＧに正電圧が印加される時間が長くなるので、浮遊電荷の放電がさらに促進される。
　また、図１４Ａ（ａ）に示すように、クリアトランジスタである第１のＴＦＴ１０１のバックゲート電極ＢＧに、バックゲート電極ＢＧの電位をＨｉｇｈ電位（ここではＶＤＤ）と、Ｈｉｇｈ電位よりも低いＬＯＷ電位（ここではＶＳＳ）との間で切り替えることの可能なインバータ回路が接続されていてもよい。この例では、バックゲート電位は、駆動期間（ＵＤ信号がハイレベル）にはＶＳＳ電位、休止期間（ＵＤ信号がローレベル）にはＶＤＤ電位に設定される。駆動時（表示期間）のタイミングチャートを図１４Ａ（ｂ）、電源オフシーケンスを図１４Ｂに示す。
　図１４Ｂに示す電源オフシーケンス（以下、「第４の電源オフシーケンス」と呼ぶ）では、電源オフ時に、画素にＧＮＤの書き込みを行った後、走査方向切り替え信号（ＵＤ信号）を、スタート・パルス信号と同様に、すぐに接地（ＧＮＤ電位に接続）する。これにより、ＶＤＤ信号とＵＤ信号との立下り速度の差が生じ、これらの電位差がバックゲート電極ＢＧに印加される。つまり、ＶＤＤ信号がＧＮＤ電位になるまでの期間、バックゲート電極ＢＧに正電圧が印加される。従って、第１の電源シーケンスと比べて、バックゲート電極ＢＧに正電圧が印加される時間が長くなるので、クリアトランジスタによる浮遊電荷の放電がさらに促進される。
　以上の動作により、酸化物半導体ゲートドライバモノリシックパネルにおいて、電源の供給が遮断された際、画素領域内の電荷、ゲートバスライン上の電荷、シフトレジスタ２４０内の浮遊ノード（各双安定回路内のｎｅｔＡおよびｎｅｔＢ）上の電荷を速やかに除去することができる。この結果、パネル内の残留電荷の存在に起因するゲートバスライン不良、チャージムラなどの表示不良の発生が抑制される。
　＜５．第１のＴＦＴ１０１の構造＞
　図１５（ａ）および（ｂ）は、それぞれ、本実施形態のアクティブマトリクス基板における第１のＴＦＴ１０１を例示する模式的な断面図および平面図である。図１５（ｂ）は、図１５（ａ）のＡ－Ａ線に沿った断面を示す。
　第１のＴＦＴ１０１は、基板１と、基板１上に支持されたゲート電極（主ゲート電極）３Ａと、主ゲート電極３Ａを覆う第１絶縁層４と、第１絶縁層４上に形成され、活性層となる酸化物半導体層５Ａと、ソース電極７Ａおよびドレイン電極８Ａと、バックゲート電極ＢＧとを有している。酸化物半導体層５Ａは、第１絶縁層４を介して主ゲート電極３Ａに対向するように配置されている。バックゲート電極ＢＧは、酸化物半導体層５上に、第２絶縁層１１を介して配置されている。バックゲート電極ＢＧは、不図示の共通電極と同じ透明導電膜から形成されていてもよい。
　ソース電極７Ａおよびドレイン電極８Ａは、それぞれ、酸化物半導体層５Ａと電気的に接続されている。酸化物半導体層５Ａのうちソース電極７Ａと接する領域をソースコンタクト領域、ドレイン電極８Ａと接する領域をドレインコンタクト領域と呼ぶ。酸化物半導体層５Ａのうち、ソースコンタクト領域およびドレインコンタクト領域の間に位置し、かつ、第１絶縁層４を介して主ゲート電極３Ａと重なる領域がチャネル領域となる。酸化物半導体層５Ａとソース電極７Ａおよびドレイン電極８Ａとの間に、チャネル領域と接する保護層９を有していてもよい（エッチストップ構造）。
　第１のＴＦＴ１０１は層間絶縁層１３で覆われている。層間絶縁層１３は、第２絶縁層（無機絶縁層またはパッシベーション層ともいう）１１と、無機絶縁層１１上に形成された有機絶縁層１２とを含む。有機絶縁層１２は平坦化膜であってもよい。無機絶縁層１１は、典型的にはＳｉＮｘ、ＳｉＯｘなどからなる厚さ例えば１００ｎｍ以上５００ｎｍ以下の無機絶縁膜である。有機絶縁層１２は、無機絶縁層１１よりも厚く、その厚さは例えば１μｍ以上３μｍ以下である。有機絶縁層１２は、画素ＴＦＴの上層の表面を平坦化したり、画素電極とソースバスラインなどとの間で形成される静電容量を低減するため等に用いられる。
　有機絶縁層１２は、第１のＴＦＴ１０１の上方に、無機絶縁層１１を露出する開口部１２Ｐを有している。基板１の法線方向から見たとき、開口部１２Ｐは、少なくともチャネル領域全体と重なるように配置される。開口部１２Ｐは、酸化物半導体層５Ａ全体と重なるように配置されていてもよい。また、バックゲート電極ＢＧの少なくとも一部は、開口部１２Ｐ内に配置されている。
　有機絶縁層１２に開口部１２Ｐを設けることにより、バックゲート電極ＢＧと酸化物半導体層５Ａとの間に有機絶縁層が介在しない。バックゲート電極ＢＧと酸化物半導体層５Ａとの間には、比較的薄い無機絶縁膜（エッチストップ構造では無機絶縁層１１およびエッチストップ層、チャネルエッチ構造では無機絶縁層１１）のみが配置されるので、バックゲート電極ＢＧによる第１のＴＦＴ１０１の閾値制御を、より適切に行うことが可能である。
　バックゲート電極ＢＧは、ソース電極７Ａまたはゲート電極３Ａと同一の導電膜から形成された配線（接続部）を介して、正側電源配線ＶＤＤまたはＧＮＤに接続されていてもよい。この例では、バックゲート電極ＢＧと、ソース電極７Ａ（ソースバスライン）と同じ導電膜から形成されたソース接続部７Ｃと電気的に接続するバックゲートコンタクト部１０３が設けられている。バックゲートコンタクト部１０３では、バックゲート電極ＢＧは、層間絶縁層１３および保護層９に形成されたコンタクトホール内で、ソース接続部７Ｃに接続されている。ソース接続部７Ｃは、図示していないが、正側電源電圧ＶＤＤまたはグラウンドＧＮＤに接続されている。なお、図示する例では、バックゲートコンタクト部１０３と第１のＴＦＴ１０１とが近接して配置されているが、バックゲートコンタクト部１０３の位置は特に限定しない。
　本実施形態におけるゲートドライバ回路の少なくとも一部は、シールド層１８で覆われていてもよい。シールド層１８は、共通電極と電気的に接続されていてもよい。この例では、シールド層１８およびバックゲート電極ＢＧは、同じ透明導電膜から形成されている。この場合には、図示するように、シールド層１８は第１のＴＦＴ１０１上に開口を有し、開口内に、シールド層１８とは電気的に分離されたバックゲート電極ＢＧが形成されていてもよい。
　＜６．アクティブマトリクス基板における画素ＴＦＴおよび回路ＴＦＴの構成＞
　次に、本実施形態のアクティブマトリクス基板１０００における画素ＴＦＴおよび回路ＴＦＴの構造を説明する。
　アクティブマトリクス基板１０００は、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード等の縦電界モード、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界モードの液晶表示装置に適用され得る。
　アクティブマトリクス基板１０００を、ＦＦＳモードの表示装置に用いる場合、表示領域８００には、共通信号が印加される共通電極が設けられる。共通電極は、共通配線に接続されている。画素電極および共通電極は、誘電体層を介して部分的に重なるように配置されている。共通電極上に誘電体層を介して画素電極が配置されていてもよいし、画素電極上に誘電体層を介して共通電極が配置されていてもよい。本明細書では、画素電極および共通電極のうちの基板側に位置する電極を「下部透明電極」、もう一方の電極を「上部透明電極」と呼ぶことがある。バックゲート構造ＴＦＴがボトムゲート構造を有する場合（すなわち、主ゲート電極が基板と酸化物半導体層との間に配置されている場合）、下部透明電極または上部透明電極と同一の透明導電膜からバックゲート電極を形成してもよい。これにより、製造工程を複雑にすることなく一部のＴＦＴにバックゲート構造を適用することが可能である。
　なお、アクティブマトリクス基板１０００を縦電界モードの液表表示装置に用いる場合には、バックゲート電極を画素電極と同じ透明導電膜から形成してもよい。
　以下、ＦＦＳモードの表示装置に用いるアクティブマトリクス基板を例に、第１のＴＦＴ１０１および画素ＴＦＴ２０１の具体的な構成を説明する。
　図１６は、本実施形態のアクティブマトリクス基板１０００における第１のＴＦＴ１０１および画素ＴＦＴ２０１を例示する断面図である。
　第１のＴＦＴ１０１は、図１５を参照しながら上述した構成を有する。ただし、この例では、第１のＴＦＴ１０１は保護層９を有していない（チャネルエッチ型）。また、バックゲートコンタクト部１０３を、有機絶縁層１２の開口部内に配置している。また、バックゲート電極ＢＧは、後述する共通電極ＣＥ（下部透明電極１５）と同一の透明導電膜から形成されている。
　画素ＴＦＴ２０１は、第１のＴＦＴ１０１と同様の構成を有するが、バックゲート電極を有していない。画素ＴＦＴ２０１は、基板１上に支持されたゲート電極３Ｂと、ゲート電極３Ｂを覆う第１絶縁層４と、第１絶縁層４上に形成され、活性層となる酸化物半導体層５Ｂと、ソース電極７Ｂおよびドレイン電極８Ｂとを有している。ソース電極７Ｂおよびドレイン電極８Ｂは、それぞれ、酸化物半導体層５Ｂと電気的に接続されている。ゲート電極３Ｂは、ゲートバスラインＧＬに電気的に接続されている。ソース電極７Ｂは、ソースバスラインＳＬに電気的に接続されている。ドレイン電極８Ｂは後述する画素電極ＰＥに接続されている。
　本実施形態では、第１のＴＦＴ１０１および画素ＴＦＴ２０１のゲート電極３Ａ、３Ｂは同じ導電膜から形成され、酸化物半導体層５Ａ、５Ｂは同じ酸化物半導体膜から形成され、ソースおよびドレイン電極７Ａ、７Ｂ、８Ａ、８Ｂは同じ導電膜から形成されている。
　画素ＴＦＴ２０１上には、無機絶縁層１１および有機絶縁層１２を含む層間絶縁層１３が延設されている。層間絶縁層１３の上方には下部透明電極１５、および、下部透明電極１５の上に誘電体層１７を介して配置された上部透明電極１９が形成されている。図示していないが、上部透明電極１９は、画素ごとにスリットまたは切り欠き部を有する。この例では、下部透明電極１５は共通電極ＣＥであり、上部透明電極１９は画素電極ＰＥである。このような電極構造は、例えば国際公開第２０１２／０８６５１３号に記載されている。なお、下部透明電極１５が画素電極ＰＥ、上部透明電極１９が共通電極ＣＥであってもよい。このような電極構造は、例えば特開第２００８－０３２８９９号公報、特開第２０１０－００８７５８号公報に記載されている。参考のため、国際公開第２０１２／０８６５１３号、特開第２００８－０３２８９９号公報および特開第２０１０－００８７５８号公報の開示内容の全てを本明細書に援用する。
　画素電極ＰＥ（ここでは上部透明電極１９）は画素ごとに分離されている。画素ＴＦＴ２０１のドレイン電極８Ｂは、対応する画素電極ＰＥに電気的に接続されている。この例では、層間絶縁層１３に、ドレイン電極８Ｂに達するコンタクトホール（画素コンタクトホール）ＣＨ１が形成されており、層間絶縁層１３上および画素コンタクトホールＣＨ１内に、画素コンタクトホールＣＨ１内でドレイン電極８Ｂと直接接するように上部透明電極１９が設けられている。
　共通電極ＣＥ（ここでは下部透明電極１５）は、画素ごとに分離されていなくてもよい。この例では、共通電極ＣＥは、各画素の画素ＴＦＴ２０１上に開口を有している。共通電極ＣＥは、画素ＴＦＴ２０１上に位置する領域を除いて、表示領域の略全体に亘って形成されていてもよい。また、この例では、共通電極ＣＥと同じ透明導電膜からバックゲート電極ＢＧが形成されている。
　図１７および図１８は、それぞれ、アクティブマトリクス基板１０００の変形例を説明するための断面図である。
　図１６に示す例では、下部透明電極１５と同じ透明導電膜からバックゲート電極ＢＧを形成しているが、図１７に例示するように、上部透明電極１９（ここでは画素電極ＰＥ）と同じ透明導電膜からバックゲート電極ＢＧを形成してもよい。また、図１８に例示するように、下部透明電極１５が画素電極ＰＥであり、上部透明電極１９が共通電極ＣＥであってもよい。バックゲート電極ＢＧは、例えば下部透明電極１５（画素電極ＰＥ）と同じ透明導電膜から形成されていてもよい。
　本実施形態のアクティブマトリクス基板は、バックゲート構造を有しない他の回路ＴＦＴをさらに含んでいてもよい。図示していないが、他の回路ＴＦＴは、バックゲート電極ＢＧを有しておらず、かつ、有機絶縁層１２で覆われている点を除いて、第１のＴＦＴ１０１と同様の構成を有していてもよい。
　本実施形態における第１のＴＦＴ１０１の構造は、上記構造に限定されず、例えば国際公開２０１５／０７９７５６号、特開２０１４－１０３１４２号公報などに開示された構造であってもよい。また、本実施形態のアクティブマトリクス基板の構造も、上記構造に限定されない。例えばアクティブマトリクス基板は、有機絶縁層を有していなくてもよい。
　さらに、図１６～図１８では、ゲートドライバ２４が周辺領域９００に配置されている例を示したが、ゲートドライバ２４は、表示領域８００において、複数の画素領域内に分散して形成されていてもよい。このような構成は、例えば本出願人による国際公開第２０１４／０６９５２９号などに開示されている。参考のため、国際公開第２０１４／０６９５２９号を本明細書に援用する。本実施形態は、画素領域内に形成されたゲートドライバにも適用され得る。以下、ＦＦＳモードの表示装置に用いるアクティブマトリクス基板を例に、より具体的な構成を説明する。
　図１９は、表示領域８００内に配置されるゲートドライバ２４の一例を示す回路図である。図２０（ａ）は、アクティブマトリクス基板の一部の画素領域を例示する平面図であり、図２０（ｂ）は共通電極ＣＥを含む透明導電層の形状を示す平面図である。
　図２０（ａ）に示すように、各画素領域には、ゲートドライバのクリアトランジスタの１つである第１のＴＦＴ１０１、画素ＴＦＴである画素ＴＦＴ２０１、画素電極ＰＥ（ここでは上部透明電極１９）および共通電極ＣＥ（ここでは下部透明電極１５）に加えて、ゲートドライバ２４の一部が設けられている。図示する第１のＴＦＴ１０１は、例えば、図１９に示す回路におけるクリアトランジスタＴＦＴ－Ａである。画素電極ＰＥには複数のスリット部１７１（１７１ａ、１７１ｂ）が設けられている。
　図２０（ｂ）に示すように、共通電極ＣＥは、表示領域全体を覆っている。ただし、画素ＴＦＴ２０１上に開口１５ｐを有し、第１のＴＦＴ１０１上に開口部１２Ｐを有している。開口部１２Ｐ内には、共通電極ＣＥと同一の透明導電膜から、共通電極ＣＥと電気的に分離された第１のＴＦＴ１０１のバックゲート電極ＢＧが形成されている。なお、図示しないが、ゲートドライバにおける他のクリアトランジスタについても、同様にバックゲート電極が設けられていてもよい。
　＜アクティブマトリクス基板の製造方法＞
　図１８に示すアクティブマトリクス基板を製造する方法を例に、本実施形態のアクティブマトリクス基板の製造方法を説明する。
　まず、公知の方法により、基板１上に、第１のＴＦＴ１０１を含む回路、画素ＴＦＴ２０１、ゲートバスラインＧＬ、ソースバスラインＳＬなどを形成する。
　具体的には、基板１上に、ゲートバスラインＧＬおよびゲート電極３Ａ、３Ｂを含むゲートバスライン層を形成する。基板としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。ゲートバスライン層は、スパッタ法などによって基板１上にゲート用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、これをパターニングすることによって得られる。ゲート用導電膜として、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。
　続いて、ゲートバスライン層を覆うように、ＣＶＤ法等によってゲート絶縁層（厚さ：例えば２００ｎｍ以上５００ｎｍ以下）４を形成する。第１絶縁層４としては、酸化珪素（ＳｉＯｘ）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。第１絶縁層４は積層構造を有していてもよい。
　次いで、第１絶縁層４上に酸化物半導体膜を形成し、酸化物半導体膜（厚さ：例えば３０ｎｍ以上２００ｎｍ以下）をパターニングすることにより、回路ＴＦＴの活性層となる酸化物半導体層５Ａ、画素ＴＦＴの活性層となる酸化物半導体層５Ｂを形成する。酸化物半導体膜は積層構造を有していてもよい。
　エッチストップ構造のＴＦＴを形成する場合には、ここで、ＴＦＴのエッチストップ層（チャネル保護層）となる保護層（厚さ：例えば３０ｎｍ以上２００ｎｍ以下）を形成する。保護層として、酸化珪素（ＳｉＯｘ）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。保護層は、積層構造を有していてもよい。次いで、保護層のパターニングを行い、酸化物半導体層５Ａ、５Ｂのソースコンタクト領域を露出するソース開口部、およびドレインコンタクト領域を露出するドレイン開口部を形成する。
　次いで、図示はないが、パネル周辺部で、ゲート層とソース層を接続するコンタクトホールを形成する為、ゲート絶縁層（及び、エッチストップ層）をエッチングする。
　この後、基板１上にソース用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、これをパターニングすることにより、ソースバスラインＳＬ、ソース接続部７Ｃ、酸化物半導体層５Ａ、５Ｂに接するソース電極７Ａ、７Ｂおよびドレイン電極８Ａ、８Ｂ、及び、図示はないが、パネル周辺部のゲート層とソース層の接続部を形成し、第１のＴＦＴ１０１および画素ＴＦＴ２０１を得る。ソース用導電膜として、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。
　次いで、第１のＴＦＴ１０１および画素ＴＦＴ２０１を覆うように、例えばＣＶＤ法により、無機絶縁層（厚さ：例えば１００～５００ｎｍ、好ましくは２００～５００ｎｍ）１１を形成する。
　無機絶縁層１１として、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等の無機絶縁膜（パッシベーション膜）を用いることができる。無機絶縁層１１は積層膜であってもよい。
　続いて、無機絶縁層１１上に有機絶縁層（厚さ；例えば１～３μｍ、好ましくは２～３μｍ）１２を形成する。有機絶縁層１２として、感光性樹脂材料を含む有機絶縁膜を形成してもよい。次いで、フォトリソ工程によって有機絶縁層１２のパターニングを行い、有機絶縁層１２に開口部を設ける。ここでは、無機絶縁層１１のうち第１のＴＦＴ１０１上に位置する部分を露出する開口部１２Ｐと、無機絶縁層１１のうち画素ＴＦＴ２０１のドレイン電極８Ｂ上に位置する部分およびソース接続部７Ｃ上に位置する部分をそれぞれ露出する開口部とを形成する。
　この後、不図示のレジスト層を形成し、レジスト層および有機絶縁層１２をエッチングマスクとして、無機絶縁層１１のエッチングを行う。これにより、ドレイン電極８Ｂの一部を露出する画素コンタクトホールＣＨ１と、ソース接続部７Ｃの一部を露出するバックゲートコンタクトホール（バックゲートコンタクト部のコンタクトホール）とを形成する。
　次いで、有機絶縁層１２上および画素コンタクトホール内およびバックゲートコンタクトホール内に、第１の透明導電膜（厚さ：例えば５０ｎｍ以上２００ｎｍ以下）を形成し、これをパターニングすることによって、画素電極ＰＥとなる下部透明電極１５と、バックゲート電極ＢＧとを形成する。下部透明電極１５は、画素コンタクトホール内でドレイン電極８Ｂと接するように配置される。バックゲート電極ＢＧは、酸化物半導体層５Ａの少なくともチャネル領域を覆い、かつ、バックゲートコンタクトホール内でソース接続部７Ｃと接するように配置される。
　第１の透明導電膜として、例えばＩＴＯ（インジウム・錫酸化物）膜、Ｉｎ－Ｚｎ－Ｏ系酸化物（インジウム・亜鉛酸化物）膜、ＺｎＯ膜（酸化亜鉛膜）などを用いることができる。
　続いて、下部透明電極１５およびバックゲート電極ＢＧを覆うように誘電体層１７を形成する。誘電体層１７として、窒化珪素（ＳｉＮｘ）膜、酸化珪素（ＳｉＯｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。下部透明電極１５、誘電体層１７および上部透明電極１９によって補助容量を構成する場合には、誘電体層１７として、誘電率と絶縁性の観点からＳｉＮｘが好適に用いられ得る。誘電体層１７の厚さは、例えば７０ｎｍ以上３００ｎｍ以下である。
　次いで、不図示のレジスト層を形成し、レジスト層をエッチングマスクとして、誘電体層１７のエッチングを行う。これにより、図示はないが、パネル周辺部で、下部透明電極１５の一部を露出するコンタクトホールを形成する。
　この後、誘電体層１７上に第２の透明導電膜を形成し、これをパターニングすることにより、共通電極ＣＥとなる上部透明電極１９を得る。第２の透明導電膜の好適な材料および厚さは、第１の透明導電膜と同じであってもよい。このようにして、アクティブマトリクス基板が製造される。
　以上のような方法によれば、バックゲート電極ＢＧを設ける工程を新たに追加することなく、従来の表示装置用ＴＦＴ基板の作製プロセスを利用して各ＴＦＴ１０１、２０１を作製することができる。
　＜ＴＦＴ構造について＞
　本実施形態における第１のＴＦＴ１０１および画素ＴＦＴ２０１は、例えばエッチストップ型のＴＦＴであってもよいし、チャネルエッチ型のＴＦＴであってもよい。エッチストップ型のＴＦＴでは、図１５に示すように、チャネル領域上に保護層（エッチストップ層）が形成されている。ソースおよびドレイン電極のチャネル側の端部下面は、例えばエッチストップ層上に位置する。エッチストップ型のＴＦＴは、例えば酸化物半導体層のうちチャネル領域となる部分を覆うエッチストップ層を形成した後、酸化物半導体層およびエッチストップ層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。一方、チャネルエッチ型のＴＦＴでは、図１６に示すように、チャネル領域上にエッチストップ層が形成されておらず、ソースおよびドレイン電極のチャネル側の端部下面は、酸化物半導体層の上面と接するように配置されている。チャネルエッチ型のＴＦＴは、例えば酸化物半導体層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。ソース・ドレイン分離工程において、チャネル領域の表面部分がエッチング（オーバーエッチング）される場合がある。
　＜酸化物半導体について＞
　酸化物半導体層５Ａ、５Ｂに含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
　酸化物半導体層５Ａ、５Ｂは、２層以上の積層構造を有していてもよい。酸化物半導体層５Ａ、５Ｂが積層構造を有する場合には、酸化物半導体層５Ａ、５Ｂは、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層５Ａ、５Ｂが上層と下層とを含む２層構造を有する場合、上層（またはバックゲート電極側）に含まれる酸化物半導体のエネルギーギャップは、下層（または主ゲート電極側）に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層５Ａ、５Ｂは、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層５Ａ、５Ｂは、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層５Ａ、５Ｂは、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
　酸化物半導体層５Ａ、５Ｂは、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層５Ａ、５Ｂは、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
　本発明の実施形態は、酸化物半導体ＴＦＴを有する種々のアクティブマトリクス基板に広く適用され得る。本実施形態のアクティブマトリクス基板は、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置に適用される。
１　　　　　　　　　　：基板
３Ａ、ＭＧ　　　　　　：主ゲート電極
４　　　　　　　　　　：第１絶縁層
５、５Ａ　　　　　　　：酸化物半導体層
７、７Ａ　　　　　　　：ソース電極
７Ｃ　　　　　　　　　：ソース接続部
８、８Ａ　　　　　　　：ドレイン電極
９　　　　　　　　　　：保護層
１１　　　　　　　　　：第２絶縁層（無機絶縁層）
１２　　　　　　　　　：有機絶縁層
１２Ｐ　　　　　　　　：開口部
１３　　　　　　　　　：層間絶縁層
１９　　　　　　　　　：上部透明電極
２４　　　　　　　　　：ゲートドライバ
３１　　　　　　　　　：タイミングコントローラ
３２　　　　　　　　　：ソースドライバ
３３　　　　　　　　　：レベルシフタ回路
３５　　　　　　　　　：電源回路
３７　　　　　　　　　：電源ＯＦＦ検出部
４０　　　　　　　　　：ＰＣＢ
１０１　　　　　　　　：第１のＴＦＴ（バックゲート構造ＴＦＴ）
１０２　　　　　　　　：第２のＴＦＴ
１０３　　　　　　　　：バックゲートコンタクト部
２０１　　　　　　　　：画素ＴＦＴ
２４０　　　　　　　　：シフトレジスタ
８００　　　　　　　　：表示領域
９００　　　　　　　　：周辺領域
１０００　　　　　　　：アクティブマトリクス基板
２０００　　　　　　　：液晶表示装置
ＢＧ　　　　　　　　　：バックゲート電極
ＣＥ　　　　　　　　　：共通電極
ＰＥ　　　　　　　　　：画素電極
ＧＬ　　　　　　　　　：ゲートバスライン
ＳＬ　　　　　　　　　：ソースバスライン

Claims (15)

  1. 　基板と、前記基板に形成された複数のゲートバスラインおよび複数のソースバスラインと、前記基板上に形成され、前記複数のゲートバスラインを駆動するゲートドライバとを備えたアクティブマトリクス基板であって、
    　前記ゲートドライバは複数段のシフトレジスタを含み、前記複数段のシフトレジスタのそれぞれは、前記基板上に形成された複数の酸化物半導体ＴＦＴと、セット信号を受け取る第１入力端子と、クロック信号を受け取る第２入力端子と、クリア信号を受け取る第３入力端子と、複数のゲートバスラインの１つにゲート出力信号を出力する出力端子とを有し、前記クロック信号および前記クリア信号におけるハイレベル側の電位は同じであり、かつ、前記クロック信号および前記クリア信号におけるローレベル側の電位も同じであり、
    　前記複数の酸化物半導体ＴＦＴは、酸化物半導体層と、主ゲート電極と、ソースおよびドレイン電極と、前記酸化物半導体層を挟んで前記主ゲート電極と対向するバックゲート電極とを有する、少なくとも１つのバックゲート構造ＴＦＴを含み、
    　前記少なくとも１つのバックゲート構造ＴＦＴは、前記主ゲート電極が前記第３入力端子に接続された第１のＴＦＴを含み、
    　前記第１のＴＦＴの前記バックゲート電極の電位は、正側電源電圧ＶＤＤまたはグラウンド電位ＧＮＤに設定されている、アクティブマトリクス基板。
  2. 　基板と、前記基板に形成された複数のゲートバスラインおよび複数のソースバスラインと、前記基板上に形成され、前記複数のゲートバスラインを駆動するゲートドライバとを備えたアクティブマトリクス基板であって、
    　前記ゲートドライバは複数段のシフトレジスタを含み、前記複数段のシフトレジスタのそれぞれは、前記基板上に形成された複数の酸化物半導体ＴＦＴを有し、
    　前記複数の酸化物半導体ＴＦＴは、酸化物半導体層と、主ゲート電極と、ソースおよびドレイン電極と、前記酸化物半導体層を挟んで前記主ゲート電極と対向するバックゲート電極とを有する、少なくとも１つのバックゲート構造ＴＦＴを含み、
    　前記少なくとも１つのバックゲート構造ＴＦＴは、前記主ゲート電極が負側電源電圧ＶＳＳに接続された第１のＴＦＴを含み、
    　前記第１のＴＦＴの前記バックゲート電極の電位は、正側電源電圧ＶＤＤまたはグラウンド電位ＧＮＤに設定されている、アクティブマトリクス基板。
  3. 　前記複数の酸化物半導体ＴＦＴは、少なくとも１つの、バックゲートを有しないシングルゲート構造ＴＦＴを含む、請求項１または２に記載のアクティブマトリクス基板。
  4. 　複数の画素領域を有し、前記複数の画素領域のそれぞれは、前記基板上に形成された画素ＴＦＴと、前記画素ＴＦＴのドレイン電極に電気的に接続された画素電極とを有し、前記画素ＴＦＴのソース電極は、前記複数のソースバスラインの１つに接続され、前記画素ＴＦＴのゲート電極は、前記複数のゲートバスラインの１つに接続されている、請求項１から３のいずれかに記載のアクティブマトリクス基板。
  5. 　前記第１のＴＦＴの前記バックゲート電極は、前記画素電極と同じ透明導電膜から形成されている、請求項４に記載のアクティブマトリクス基板。
  6. 　前記画素電極の前記基板側または前記基板と反対側に誘電体層を介して配置された共通電極をさらに備え、
    　前記バックゲート電極は、前記共通電極と同じ透明導電膜から形成されている、請求項４に記載のアクティブマトリクス基板。
  7. 　前記絶縁層は、無機絶縁層と、前記無機絶縁層上に形成された有機絶縁層とを含む積層構造を有し、
    　前記有機絶縁層は、前記第１のＴＦＴの前記酸化物半導体層のチャネル領域の少なくとも一部と重なるように、前記無機絶縁層の一部を露出する開口部を有しており、
    　前記バックゲート電極は、前記開口部内に配置されている、請求項１から６のいずれかに記載のアクティブマトリクス基板。
  8. 　前記バックゲート電極は、抵抗およびコンデンサを介して前記正側電源電圧ＶＤＤまたは前記グラウンド電位ＧＮＤに接続されている、請求項１から７のいずれかに記載のアクティブマトリクス基板。
  9. 　前記バックゲート電極は、前記バックゲート電極の電位をＨｉｇｈ電位と、Ｈｉｇｈ電位よりも低いＬＯＷ電位との間で切り替えることの可能な回路に接続されており、前記Ｈｉｇｈ電位は前記正側電源電圧ＶＤＤである、請求項１から７のいずれかに記載のアクティブマトリクス基板。
  10. 　前記複数の酸化物半導体ＴＦＴはチャネルエッチ型ＴＦＴである、請求項１から９のいずれかに記載のアクティブマトリクス基板。
  11. 　前記複数の酸化物半導体ＴＦＴはエッチストップ型ＴＦＴである、請求項１から９のいずれかに記載のアクティブマトリクス基板。
  12. 　前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、請求項１から１１のいずれかに記載のアクティブマトリクス基板。
  13. 　前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む、請求項１２に記載のアクティブマトリクス基板。
  14. 　前記酸化物半導体層は積層構造を有する、請求項１から１３のいずれかに記載のアクティブマトリクス基板。
  15. 　請求項１から１４のいずれかに記載のアクティブマトリクス基板と、液晶層と、前記液晶層を挟んで前記アクティブマトリクス基板に対向するように配置された対向基板とを備えた液晶表示装置。
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