JP2019067791A - 半導体装置 - Google Patents

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Tetsuro Kikuchi
哲郎 菊池
徹 大東
Toru Daito
徹 大東
今井　元
Hajime Imai
元 今井
鈴木　正彦
Masahiko Suzuki
正彦 鈴木
節治 西宮
Setsuji Nishimiya
節治 西宮
輝幸 上田
Teruyuki Ueda
輝幸 上田
健吾 原
Kengo Hara
健吾 原
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Abstract

【課題】安定した特性を有する、信頼性の高い酸化物半導体ＴＦＴを備えた半導体装置を提供する。【解決手段】半導体装置における少なくとも１つの薄膜トランジスタ１０１は、半導体層７、ゲート電極３、ゲート絶縁層５、ソース電極８およびドレイン電極９を含み、半導体層は、第１のチャネル形成層７０Ａおよび第２のチャネル形成層７０Ｂを含む複数のチャネル形成層と、第１のチャネル形成層および第２のチャネル形成層の間に配置された第１の中間層７１ａを含む少なくとも１つの中間層とを含む積層構造を有し、第１のチャネル形成層７０Ａは、第２のチャネル形成層７０Ｂよりもゲート絶縁層側に配置され、かつ、ゲート絶縁層５と接しており、複数のチャネル形成層および少なくとも１つの中間層は、いずれも酸化物半導体層であり、複数のチャネル形成層のそれぞれは、少なくとも１つの中間層よりも高い移動度を有する。【選択図】図１

Description

本発明は、酸化物半導体を用いて形成された半導体装置に関する。
液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなＴＦＴ（以下、「画素ＴＦＴ」）としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
一方、駆動回路などの周辺回路を、基板上にモノリシック（一体的）に設ける技術が知られている。駆動回路をモノリシックに形成することによって、非表示領域の狭小化や、実装工程簡略化によるコストダウンが実現される。本明細書では、アクティブマトリクス基板にモノリシックに形成された周辺回路を構成するＴＦＴを「回路ＴＦＴ」と呼ぶ。
近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いる場合がある。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。従って、酸化物半導体ＴＦＴは、画素ＴＦＴのみでなく、回路ＴＦＴとしても好適に用いられ得る。
酸化物半導体ＴＦＴにおいて、複数の酸化物半導体層を積層させてなる積層半導体層を活性層として用いることが提案されている。本明細書では、このようなＴＦＴ構造を、「積層チャネル構造」、積層チャネル構造を有するＴＦＴを「積層チャネル構造ＴＦＴ」と呼ぶ。例えば特許文献１は、２層の酸化物半導体層からなる積層半導体層を活性層として用いたＴＦＴ（「２層チャネル構造ＴＦＴ」と呼ぶ。）を開示している。
また、特許文献２は、ボトムゲート構造を有するＴＦＴにおいて、ゲート絶縁膜上に、第１の酸化物半導体層、第２の酸化物半導体層および第３の酸化物半導体層がこの順で積層された３層構造の活性層を用いたＴＦＴ（「３層チャネル構造ＴＦＴ」と呼ぶ。）を開示している。特許文献２に開示された３層チャネル構造ＴＦＴでは、第２の酸化物半導体層は、第１および第３の酸化物半導体層よりも小さいエネルギーギャップを有し、チャネルとして機能する。特許文献２によると、第１の酸化物半導体層は、チャネルをゲート絶縁膜から遠ざけ、埋め込みチャネル構造を形成するために配置され、第３の酸化物半導体層は、ソース電極及びドレイン電極の構成元素がチャネルまで拡散することを抑制するためのバッファ層として配置されている。
特開２０１３−４１９４５号公報 特開２０１４−０３３１９４号公報
酸化物半導体は多結晶シリコンよりも移動度が約１桁小さいことから、酸化物半導体ＴＦＴは多結晶シリコンＴＦＴよりも電流駆動力が小さい。このため、酸化物半導体ＴＦＴには、さらに高い電流駆動力が求められている。
酸化物半導体ＴＦＴの電流駆動力を高めることにより、酸化物半導体ＴＦＴを画素ＴＦＴとして用いる場合には、アクティブマトリクス基板の大型化あるいは高精細化を実現できる。また、高周波駆動（例えば１２０Ｈｚ）を行うことが可能になる。さらに、回路ＴＦＴとして用いる場合には、回路ＴＦＴのサイズを低減できるので、周辺回路の面積を小さくできる。このため、アクティブマトリクス基板の低消費電力化または狭額縁化を実現できる。
本発明者が検討したところ、特許文献１、２などに開示された従来のＴＦＴ構造によると、閾値電圧Ｖｔｈを制御しつつ、酸化物半導体ＴＦＴの電流駆動力（オン電流）を十分に高めることが困難な場合があることを見出した。詳細は後述する。
本発明の一実施形態は上記事情に鑑みてなされたものであり、その目的は、高い移動度を有し得る酸化物半導体ＴＦＴを備えた半導体装置を提供することにある。
本発明の一実施形態の半導体装置は、基板と、前記基板に支持された複数の薄膜トランジスタとを備えた半導体装置であって、前記複数の薄膜トランジスタの少なくとも１つは、半導体層、ゲート電極、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層、および、前記半導体層と電気的に接続されたソース電極およびドレイン電極を含み、前記半導体層は、第１のチャネル形成層および第２のチャネル形成層を含む複数のチャネル形成層と、前記第１のチャネル形成層および前記第２のチャネル形成層の間に配置された第１の中間層を含む少なくとも１つの中間層とを含む積層構造を有し、前記第１のチャネル形成層は、前記第２のチャネル形成層よりも前記ゲート絶縁層側に配置され、かつ、前記ゲート絶縁層と接しており、前記複数のチャネル形成層および前記少なくとも１つの中間層は、いずれも酸化物半導体層であり、前記複数のチャネル形成層のそれぞれは、前記少なくとも１つの中間層よりも高い移動度を有する。
ある実施形態において、前記複数のチャネル形成層および前記少なくとも１つの中間層は、いずれも、第１金属元素および第２金属元素を含み、前記第１金属元素はＩｎ、前記第２金属元素はＧａおよびＺｎのいずれか１つであり、前記複数のチャネル形成層のそれぞれにおける、全金属元素に対する前記第１金属元素の原子数比は、前記少なくとも１つの中間層における、全金属元素に対する前記第１金属元素の原子数比と異なっており、前記複数のチャネル形成層のそれぞれにおける、全金属元素に対する前記第１金属元素の原子数比は前記第２金属元素の原子数比以上であり、前記少なくとも１つの中間層における、全金属元素に対する前記第１金属元素の原子数比は前記第２金属元素の原子数比以下である。
本発明の他の実施形態の半導体装置は、基板と、前記基板に支持された複数の薄膜トランジスタとを備えた半導体装置であって、前記複数の薄膜トランジスタの少なくとも１つは、半導体層、ゲート電極、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層、および、前記半導体層と電気的に接続されたソース電極およびドレイン電極を含み、前記半導体層は、第１のチャネル形成層および第２のチャネル形成層を含む複数のチャネル形成層と、前記第１のチャネル形成層および前記第２のチャネル形成層の間に配置された第１の中間層を含む少なくとも１つの中間層とを含む積層構造を有し、前記第１のチャネル形成層は、前記第２のチャネル形成層よりも前記ゲート絶縁層側に配置され、かつ、前記ゲート絶縁層と接しており、前記複数のチャネル形成層および前記少なくとも１つの中間層は、いずれも、第１金属元素および第２金属元素を含む酸化物半導体層であって、前記第１金属元素はＩｎ、前記第２金属元素はＧａおよびＺｎのいずれか１つであり、前記複数のチャネル形成層のそれぞれにおける、全金属元素に対する前記第１金属元素の原子数比は、前記少なくとも１つの中間層における、全金属元素に対する前記第１金属元素の原子数比と異なっており、前記複数のチャネル形成層のそれぞれにおける、全金属元素に対する前記第１金属元素の原子数比は前記第２金属元素の原子数比以上であり、前記少なくとも１つの中間層における、全金属元素に対する前記第１金属元素の原子数比は前記第２金属元素の原子数比以下である。
ある実施形態において、前記第１のチャネル形成層および前記第２のチャネル形成層は、実質的に同じ組成を有している。
ある実施形態において、前記第１の中間層は、前記第１のチャネル形成層および前記第２のチャネル形成層と接している。
ある実施形態において、前記第１のチャネル形成層および前記第２のチャネル形成層の厚さは、それぞれ、前記第１の中間層の厚さよりも小さい。
ある実施形態において、前記複数のチャネル形成層は、前記第２のチャネル形成層の前記第１の中間層と反対側に配置された第３のチャネル形成層をさらに含み、前記少なくとも１つの中間層は、前記第３のチャネル形成層と前記第２のチャネル形成層との間に位置する第２の中間層をさらに含む。
ある実施形態において、前記ゲート電極は、前記半導体層と前記基板との間に配置されている。
ある実施形態において、前記少なくとも１つの薄膜トランジスタは、チャネルエッチ構造を有し、前記半導体層の前記積層構造は、最上層として保護層を含み、前記保護層は、前記複数のチャネル形成層よりも低い移動度を有する酸化物半導体層である。
ある実施形態において、前記少なくとも１つの薄膜トランジスタは、エッチストップ構造を有する。
ある実施形態において、前記少なくとも１つの薄膜トランジスタは、前記半導体層上に上部絶縁層を介して設けられた上部電極をさらに備える。
ある実施形態において、前記複数のチャネル形成層の１つは、前記積層構造の最上層であり、前記上部絶縁層と接している。
ある実施形態において、前記ゲート電極は、前記半導体層の前記基板と反対側に、前記ゲート絶縁層を介して配置されている。
ある実施形態において、前記ゲート絶縁層は、前記半導体層の一部上に配置され、かつ、前記半導体層と前記ゲート電極との間にのみ位置しており、前記半導体層、前記ゲート電極および前記ゲート絶縁層を覆う層間絶縁層をさらに備え、前記ソース電極および前記ドレイン電極は、それぞれ、前記層間絶縁層上に配置され、前記層間絶縁層に形成された開口部内で前記半導体層と接している。
ある実施形態において、前記少なくとも１つの薄膜トランジスタは、前記基板と前記半導体層との間に配置された下部電極と、前記下部電極と前記半導体層との間に配置された下部絶縁層とをさらに備える。
ある実施形態において、前記複数のチャネル形成層の１つは、前記積層構造の最下層であり、前記下部絶縁層と接している。
ある実施形態において、前記半導体装置は、複数の画素を有する表示領域と、前記表示領域以外の非表示領域とを備えたアクティブマトリクス基板である。
ある実施形態において、前記少なくとも１つの薄膜トランジスタは、前記複数の画素のそれぞれに配置された画素ＴＦＴを含む。
ある実施形態において、前記非表示領域に配置された駆動回路をさらに備え、前記少なくとも１つの薄膜トランジスタは、前記駆動回路を構成する回路ＴＦＴを含む。
ある実施形態において、前記複数のチャネル形成層および前記少なくとも１つの中間層は、いずれも、Ｉｎ、ＧａおよびＺｎを含む。
ある実施形態において、前記複数のチャネル形成層および前記少なくとも１つの中間層は、いずれも、結晶質酸化物半導体層である。
本発明の一実施形態によると、高い移動度を有し得る酸化物半導体ＴＦＴを備えた半導体装置を提供できる。
（ａ）は、第１の実施形態の半導体装置におけるＴＦＴ１０１の模式的な断面図であり、（ｂ）は、ＴＦＴ１０１の半導体層７の拡大断面図である。 （ａ）〜（ｃ）は、それぞれ、比較例１〜比較例３のＴＦＴにおける半導体層９１、９２、９３の模式的な断面図である。 実施例および各比較例のＴＦＴのＶＧ（ゲート−ソース電圧）−ＩＤ（ドレイン電流）特性を例示する図である。 半導体層７の変形例を示す拡大断面図である。 （ａ）および（ｂ）は、それぞれ、半導体層７の他の変形例を示す拡大断面図である。 第１の実施形態における他のＴＦＴ１０２を例示する模式的な断面図である。 第１の実施形態の半導体装置（アクティブマトリクス基板）１０００の一例を示す模式的な平面図である。 （ａ）および（ｂ）は、それぞれ、アクティブマトリクス基板１０００における１つの画素領域Ｐの平面図およびＩ−Ｉ’線に沿った断面図である。 ゲートドライバ（モノリシックゲートドライバ）ＧＤを構成するシフトレジスタ回路を例示する図である。 （ａ）は、単位回路ＳＲｋの一例を示す図であり、（ｂ）は、単位回路ＳＲｋにおける信号波形を示す図である。 （ａ）は、第２の実施形態におけるＴＦＴ１０３の断面図であり、（ｂ）はＴＦＴ１０３の半導体層７の拡大断面図である。 （ａ）は、第２の実施形態におけるＴＦＴ１０４（ゲートドライバの出力トランジスタＴ５）を例示する平面図であり、（ｂ）は、ＩＩ−ＩＩ’線に沿ったＴＦＴ１０４の断面図である。 （ａ）は、第３の実施形態におけるＴＦＴ１０５の断面図であり、（ｂ）はＴＦＴ１０５の半導体層２７の拡大断面図である。 第３の実施形態における他のＴＦＴ１０６を例示する模式的な断面図である。
（第１の実施形態）
以下、図面を参照しながら、半導体装置の第１の実施形態を説明する。本実施形態の半導体装置は、酸化物半導体ＴＦＴを備えていればよく、アクティブマトリクス基板などの回路基板、各種表示装置、電子機器などを広く含む。
図１（ａ）は、本実施形態の半導体装置における酸化物半導体ＴＦＴ１０１の一例を示す模式的な断面図であり、図１（ｂ）は、ＴＦＴ１０１の半導体層７の拡大断面図である。
本実施形態の半導体装置は、基板１と、酸化物半導体ＴＦＴ（以下、単に「ＴＦＴ」と呼ぶ）１０１とを備える。ＴＦＴ１０１は、上部絶縁層１１で覆われていてもよい。
ＴＦＴ１０１は、基板１上に支持されたゲート電極３と、半導体層７と、半導体層７とゲート電極３との間に配置されたゲート絶縁層５と、半導体層７に電気的に接続されたソース電極８およびドレイン電極９とを備える。
この例では、ＴＦＴ１０１は、チャネルエッチ型のボトムゲート構造ＴＦＴである。ゲート電極３は、半導体層７の基板１側に配置されている。ゲート絶縁層５はゲート電極３を覆っている。半導体層７は、ゲート絶縁層５上に、ゲート絶縁層５を介してゲート電極３と重なるように配置されている。また、ソース電極８およびドレイン電極９は、それぞれ、半導体層７の上面の一部と接するように配置されている。半導体層７のうち、ソース電極８と接する部分をソースコンタクト領域７ｓ、ドレイン電極９と接する部分をドレインコンタクト領域７ｄと呼ぶ。基板１の法線方向から見たとき、ソースコンタクト領域７ｓおよびドレインコンタクト領域７ｄの間に位置し、かつ、ゲート電極３と重なっている領域が「チャネル領域７ｃ」となる。
本実施形態における半導体層７は、積層構造を有する。半導体層７の積層構造は、第１のチャネル形成層７０Ａおよび第２のチャネル形成層７０Ｂを含む複数のチャネル形成層（以下、「チャネル形成層７０」と総称する。）と、第１のチャネル形成層７０Ａと第２のチャネル形成層７０Ｂとの間に配置された第１の中間層７１ａを含む少なくとも１つの中間層（以下、「中間層７１」と総称する。）とを有している。第１のチャネル形成層７０Ａは、第２のチャネル形成層７０Ｂよりもゲート絶縁層５側に配置され、ゲート絶縁層５と接している。チャネル形成層７０および中間層７１は、いずれも、酸化物半導体層である。
チャネル形成層７０は、中間層７１よりも高い移動度を有する（言い換えると、チャネル形成層７０は中間層７１よりも低いバンドギャップを有する）。あるいは、チャネル形成層７０および中間層７１の組成（組成比）は、それぞれ、チャネル形成層７０が中間層７１よりも高い移動度を示し得るように制御されている。
この例では、半導体層７は、ゲート絶縁層５側から、第１のチャネル形成層７０Ａ、第１の中間層７１ａ、および第２のチャネル形成層７０Ｂがこの順に積み重ねられた３層構造を有する。第１のチャネル形成層７０Ａはゲート絶縁層５と接し、半導体層７の最上層（この例では第２のチャネル形成層７０Ｂ）は、上部絶縁層１１と接している。第１のチャネル形成層７０Ａのゲート絶縁層５と反対側の表面（ここでは上面）は第１の中間層７１ａと接していてもよい。また、第２のチャネル形成層７０Ｂの第１の中間層７１ａ側の表面は、第１の中間層７１ａと接していてもよい。
本実施形態によると、半導体層７における複数のチャネル形成層７０（ここでは、第１および第２のチャネル形成層７０Ａ、７０Ｂ）が、主にキャリアが流れる層（以下、「キャリア移動層」）ＣＭＬとして機能する。この例では、図１（ｂ）に矢印で示すように、キャリア（電子）は、ソース電極８とドレイン電極９との間で、第１および第２のチャネル形成層７０Ａ、７０Ｂ内を移動する。半導体層７内に、キャリア移動層ＣＭＬが複数（ここでは２層）形成されるので、キャリア移動層ＣＭＬが１層の場合よりもオン電流を高めることが可能になる。
また、２つのキャリア移動層ＣＭＬの間に、移動度の低い中間層７１を設けることにより、ＴＦＴ１０１の閾値電圧Ｖｔｈをプラス方向にシフトさせることができる。このため、例えばＴＦＴ１０１を回路ＴＦＴに使用する場合に、回路ＴＦＴのオフリーク電流を低減できるので、オフリーク電流に起因する動作不良を抑制できる。
このように、本実施形態によると、高い電流駆動力を有するとともに、駆動電圧Ｖｔｈを所望の値に制御されたＴＦＴ１０１が得られる。ＴＦＴ１０１は、例えば、アクティブマトリクス基板の画素ＴＦＴおよび回路ＴＦＴの両方に好適に適用することが可能である。
半導体層７は、第１のチャネル形成層７０Ａ、第１の中間層７１ａおよび第２のチャネル形成層７０Ｂを含む積層構造を有していればよく、３層構造に限定されない。半導体層７は、積層数にかかわらず、チャネル形成層７０と中間層７１とが交互に積み重ねられた構造を有していることが好ましい。このような構造において、半導体層７におけるチャネル形成層７０の数を増やすことで、電流駆動力をさらに向上できる。
なお、特許文献１等に開示された従来の２層チャネル構造ＴＦＴでは、２層構造の半導体層は、ゲート絶縁層側から、高い移動度を有し得る酸化物半導体層（高移動度層）と、移動度の低い低移動度層とを有している。この構成では、２層のうち高移動度層のみがキャリア移動層ＣＭＬとして機能する。つまり、キャリア移動層ＣＭＬは１層である。これに対し、本実施形態によると、キャリア移動層ＣＭＬを複数設けることができるので、ＴＦＴ１０１のオン電流をさらに高めることができる。
また、特許文献２に開示された従来の３層チャネル構造ＴＦＴでは、３層構造の半導体層の中間にエネルギーギャップの低い第２の酸化物半導体層（高移動度層）を配置し、高移動度層を挟むように、エネルギーギャップの高い第１および第３の酸化物半導体層（低移動度層）を配置している。本発明者が検討したところ、この構成では、ゲート絶縁層と接する低移動度層にもキャリアの一部が流れてしまうため、高いオン電流が得られない場合がある。特に、閾値電圧Ｖｔｈの制御のために低移動度層を厚くすると、キャリアは低移動度層を流れやすくなるので、オン電流がさらに低下する可能性がある。一方、低移動度層を薄くすると、オン電流の低下は抑制されるが、ＴＦＴの閾値電圧Ｖｔｈをプラスシフトさせる効果が十分に得られない可能性がある。従って、閾値電圧Ｖｔｈの制御と高い電流駆動力とを両立することが困難である。これに対し、本実施形態によると、中間層７１を厚くしても、キャリアは主にチャネル形成層７０を流れるので、電流駆動力を確保しつつ、中間層７１によって高い自由度で閾値電圧Ｖｔｈを制御することができる。
＜半導体層７の各層の組成および厚さ＞
チャネル形成層７０および中間層７１の組成は、それぞれ、チャネル形成層７０が中間層７１よりも高い移動度を示し得るように制御されていてもよい。なお、チャネル形成層７０が高い移動度を示し得る組成を有する場合でも、プロセスダメージなどによって、一部のチャネル形成層７０の実際の移動度が低下してしまうことがある。例えば、チャネルエッチ型ＴＦＴにおいて、半導体層７の最上層となるチャネル形成層７０（ここでは第２のチャネル形成層７０Ｂ）は、ソース・ドレイン分離工程でダメージを受ける可能性がある。
チャネル形成層７０および中間層７１は、いずれも、Ｉｎと、Ｇａおよび／またはＺｎとを含んでいてもよい。本明細書では、Ｉｎを「第１金属元素」、ＧａおよびＺｎのいずれか１つを「第２金属元素」と呼ぶ。例えば、酸化物半導体における第１金属元素の比率が高いほど移動度が高くなり、第２金属元素の比率が高いほど、移動度は下がるが結晶性が高くなる傾向が知られている。従って、これらの金属元素の比率を調整することで、所望の移動度を有する酸化物半導体層を形成できる。
チャネル形成層７０のそれぞれにおける、全金属元素に対する第１金属元素の原子数比と、中間層７１における、全金属元素に対する第１金属元素の原子数比とは異なっていてもよい。一例として、チャネル形成層７０のそれぞれにおける、全金属元素に対する第１金属元素の原子数比は、第２金属元素の原子数比以上であってもよい。好ましくは、第１金属元素の原子数比は第２金属元素の原子数比よりも大きくてもよい。一方、中間層７１における、全金属元素に対する第１金属元素の原子数比は、第２金属元素の原子数比以下であってもよい。これにより、チャネル形成層７０の移動度を、中間層７１よりも高めることが可能である。
チャネル形成層７０および中間層７１の組成は上記に限定されない。チャネル形成層７０および中間層７１が、互いに同じ金属元素から構成されている（例えば、チャネル形成層７０および中間層７１がいずれもＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層である）場合には、第２金属元素の原子数比に関わらず、チャネル形成層７０におけるＩｎの原子数比を、中間層７１におけるＩｎの原子数比よりも高くしてもよい。これにより、チャネル形成層７０の移動度を中間層７１よりも高めることができる。
チャネル形成層７０および中間層７１として用いることの可能な、第１金属元素および第２金属元素を含む酸化物半導体層として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層、Ｉｎ−Ａｌ−Ｓｎ−Ｚｎ−Ｏ系半導体層、Ｉｎ−Ｚｎ−Ｏ系半導体層、Ｉｎ−Ｇａ−Ｏ系半導体層、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体層、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体層などが挙げられる。なお、チャネル形成層７０および／または中間層７１は、第１金属元素および第２金属元素の一方または両方を含まなくてもよい。チャネル形成層７０と中間層７１とは、同じ金属元素から構成されていてもよいし、互いに異なる金属元素から構成されていてもよい。
半導体層７に含まれる複数のチャネル形成層７０の組成は同じでもよいし、互いに異なっていてもよい。「組成が異なる」とは、各層に含まれる金属元素の種類または組成比が異なることをいう。また、各チャネル形成層７０の厚さは同じでもよいし、異なっていてもよい。一例として、第１のチャネル形成層７０Ａおよび第２のチャネル形成層７０Ｂは、実質的に同じ組成および厚さを有して（つまり、同じ組成および厚さを有するような条件で形成されて）いてもよい。これにより、ＴＦＴ１０１の半導体層７内に、同じ特性のキャリア移動層ＣＭＬを複数配置させることが可能となり、ＴＦＴ特性をより容易に制御できる。同様に、半導体層７が複数の中間層７１を有する場合、各中間層７１の組成は同じでもよいし、異なっていてもよい。また、各中間層７１の厚さは同じでもよいし、異なっていてもよい。
以下、チャネル形成層７０および中間層７１の好ましい組成をより具体的に説明する。以下の説明では、酸化物半導体を構成する全ての金属元素に対するＩｎの原子数比（組成比）を「Ｉｎ比率」、酸化物半導体を構成する全ての金属元素に対するＺｎの原子数比を「Ｚｎ比率」と略する。例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層のＩｎ比率は、Ｉｎ、ＧａおよびＺｎの合計原子数に対するＩｎの原子数の割合である。Ｉｎの原子数を［Ｉｎ］、Ｇａの原子数を［Ｇａ］、亜鉛の原子数を［Ｚｎ］と表記すると、Ｉｎ比率は、［Ｉｎ］／（［Ｉｎ］＋［Ｇａ］＋［Ｚｎ］）で表される。
チャネル形成層７０のＩｎ比率は、Ｚｎ比率またはＧａ比率以上であってもよい（［Ｉｎ］≧［Ｚｎ］および／または［Ｉｎ］≧［Ｇａ］）。チャネル形成層７０におけるＩｎ比率は、例えば１／３以上であってもよい。チャネル形成層７０がＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層である場合、Ｇａ比率またはＺｎ比率は１／３以下であってもよい。
チャネル形成層７０がＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層である場合の好ましい組成範囲の一例は次の通りである。
［Ｉｎ］／（［Ｉｎ］＋［Ｇａ］＋［Ｚｎ］）≧１／３
［Ｉｎ］≧［Ｇａ］、［Ｉｎ］≧［Ｚｎ］、［Ｚｎ］≧［Ｇａ］
［Ｇａ］／（［Ｉｎ］＋［Ｇａ］＋［Ｚｎ］）≦１／３
チャネル形成層７０には、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２（＝３／６：１／６：２／６）、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３（＝４／９：２／９：３／９）、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３（＝５／９：１／９：３／９）、Ｉｎ：Ｇａ：Ｚｎ＝５：３：４（＝５／１２：３／１２：４／１２）、Ｉｎ：Ｇａ：Ｚｎ＝６：２：４（＝６／１２：２／１２：４／１２）、Ｉｎ：Ｇａ：Ｚｎ＝７：１：３（＝７／１１：１／１１：３／１１）、あるいはＩｎ：Ｇａ：Ｚｎ＝５：１：４（＝５／１０：１／１０：４／１０）の組成（原子数比）のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物半導体を用いることができる。なお、上記組成を有するスパッタリングターゲットを用いて酸化物半導体層を形成すると、プロセス上で誤差が生じたり、不純物がドープされる場合があるが、そのような場合でも、形成後の酸化物半導体層は、スパッタリングターゲットの組成に対応する（略等しい）組成を有し得る。
一方、中間層７１のＺｎ比率あるいはＧａ比率は、Ｉｎ比率よりも高くてもよい（［Ｉｎ］＜［Ｚｎ］および／または［Ｉｎ］＜［Ｇａ］）。Ｚｎ比率あるいはＧａ比率は、例えば１／２以上であってもよい。中間層７１がＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層である場合、Ｉｎ比率は１／３未満であってもよい。
中間層７１がＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層である場合の好ましい組成範囲の一例は次の通りである。
［Ｉｎ］／（［Ｉｎ］＋［Ｇａ］＋［Ｚｎ］）＜１／３
［Ｚｎ］＞［Ｉｎ］
［Ｇａ］＞［Ｉｎ］
あるいは、チャネル形成層７０のＩｎ比率がＺｎ比率またはＧａ比率よりも大きい場合（［Ｉｎ］＞［Ｚｎ］および／または［Ｉｎ］＞［Ｇａ］）には、中間層７１のＺｎ比率および／あるいはＧａ比率は、Ｉｎ比率より高くてもよいし、Ｉｎ比率と同じであってもよい（［Ｉｎ］＝［Ｚｎ］および／または［Ｉｎ］＝［Ｇａ］）。
中間層７１には、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（＝１／６：３／６：２／６）、Ｉｎ：Ｇａ：Ｚｎ＝２：４：３（＝２／９：４／９：３／９）、Ｉｎ：Ｇａ：Ｚｎ＝１：５：３（＝１／９：５／９：３／９）、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６（＝１／１０：３／１０：６／１０）、あるいはＩｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）の組成（原子数比）のＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物やその組成の近傍の酸化物半導体を用いることができる。
チャネル形成層７０の厚さは、特に限定しないが、例えば５ｎｍ以上であってもよい。５ｎｍ以上であれば、オン電流をより効果的に高めることができる。一方、チャネル形成層７０が厚すぎると、閾値電圧Ｖｔｈがマイナス方向にシフトし、所望のオフ特性が得られない可能性がある。このため、チャネル形成層７０の厚さは、例えば２０ｎｍ以下であってもよい。
中間層７１は、チャネル形成層７０よりも厚くてもよい。中間層７１の厚さは、特に限定しないが、例えば２０ｎｍ超であってもよい。２０ｎｍ超であれば、ＴＦＴ１０１の閾値電圧Ｖｔｈをプラスシフトさせる効果が十分に得られる。一方、中間層７１が厚すぎると、逆に閾値電圧Ｖｔｈが低下してしまうおそれがある。このため、中間層７１の厚さは、例えば８０ｎｍ以下であってもよい。
半導体層７全体の厚さは、特に限定しないが、例えば、３０ｎｍ以上１２０ｎｍ以下であってもよい。
＜ＴＦＴ１０１の製造方法＞
以下、図１を参照しながら、ＴＦＴ１０１の製造方法の一例を説明する。
まず、基板１上に、ゲート電極３を形成する。基板１としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。ゲート電極３は、後述するゲートバスラインＧＬと同じ導電膜（以下、「ゲート用導電膜」）を用いて形成され得る。ここでは、基板（例えばガラス基板）１上に、スパッタ法などによって、図示しないゲート用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。次いで、ゲート用導電膜をパターニングすることにより、ゲート電極３およびゲートバスラインＧＬを得る。ゲート用導電膜として、例えば、Ｔｉ膜（厚さ：３０ｎｍ）を下層、Ｃｕ膜（厚さ：３００ｎｍ）を上層とする積層膜を用いる。なお、ゲート用導電膜の材料は特に限定しない。アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。
次いで、ゲート電極３上にゲート絶縁層５を形成する。ゲート絶縁層５は、ＣＶＤ法等によって形成され得る。ゲート絶縁層５としては、酸化珪素（ＳｉＯ２）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。ゲート絶縁層５は積層構造を有していてもよい。例えば、基板側（下層）に、基板１からの不純物等の拡散防止のために窒化珪素層、窒化酸化珪素層等を形成し、その上の層（上層）に、絶縁性を確保するために酸化珪素層、酸化窒化珪素層等を形成してもよい。ここでは、厚さ５０ｎｍのＳｉＯ２膜を上層、厚さ３００ｎｍのＳｉＮｘ膜を下層とする積層膜を用いる。このように、ゲート絶縁層５の最上層（すなわち酸化物半導体層と接する層）として、酸素を含む絶縁層（例えばＳｉＯ２などの酸化物層）を用いると、半導体層７に酸素欠損が生じた場合に、酸化物層に含まれる酸素によって酸素欠損を回復することが可能となるので、半導体層７の酸素欠損を低減できる。
続いて、ゲート絶縁層５上に、ゲート絶縁層５側から第１のチャネル形成層７０Ａ、第１の中間層７１ａおよび第２のチャネル形成層７０Ｂをこの順で含む半導体層７を形成する。
半導体層７の形成は次のようにして行う。
まず、例えば、スパッタ法を用いて、ゲート絶縁層５側から第１酸化物半導体膜、中間酸化物半導体膜および第２酸化物半導体膜を形成し、酸化物半導体積層膜を得る。各酸化物半導体膜は、それぞれ、第１のチャネル形成層７０Ａ、第１の中間層７１ａおよび第２のチャネル形成層７０Ｂに対応する組成および厚さを有する。各酸化物半導体膜は、結晶質酸化物半導体膜であってもよいし、非晶質酸化物半導体膜であってもよい。
ここでは、第１および第２酸化物半導体膜は、例えば原子数比Ｉｎ：Ｇａ：Ｚｎが５：１：４であるターゲットを用いて、スパッタ法で形成する。スパッタリングガス（雰囲気）としては、アルゴン等の希ガス原子と酸化性ガスの混合ガスを用いることができる。酸化性ガスとはＯ２、ＣＯ２、Ｏ３、Ｈ２Ｏ、Ｎ２Ｏ等が挙げられる。ここでは、Ａｒガスおよび酸素（Ｏ２）ガスを含む混合ガスを用いる。スパッタ法による成膜時の酸素ガスの割合は、例えば、分圧比で５％以上２０％以下に設定される。また、成膜時の基板温度は、例えば２７〜１８０℃に設定される。気体雰囲気の圧力（スパッタ圧力）は、プラズマが安定して放電できる範囲であれば特に限定されないが、例えば０．１〜３．０Ｐａに設定される。
中間酸化物半導体膜は、例えば原子数比Ｉｎ：Ｇａ：Ｚｎが１：３：２であるターゲットを用いて、スパッタ法で形成する。スパッタリングガスとして、Ａｒガスおよび酸素（Ｏ２）ガスを含む混合ガスを用いる。スパッタ法による成膜時の酸素ガスの割合は、例えば、分圧比で０％超２０％以下に設定される。成膜時の基板温度およびスパッタ圧力は、第１酸化物半導体膜を形成する際の基板温度及びスパッタ圧力と同じであってもよい。
次いで、酸化物半導体積層膜のアニール処理を行う。ここでは、大気雰囲気中、３００℃以上５００℃以下の温度で熱処理を行う。熱処理時間は、例えば３０分以上２時間以下である。
次いで、熱処理後の酸化物半導体積層膜のパターニングを行い、半導体層７を得る。酸化物半導体積層膜のパターニングは、例えばリン硝酢酸エッチング液を用いてウェットエッチングによって行う。これにより、ゲート絶縁層５側から、第１のチャネル形成層７０Ａ、第１の中間層７１ａおよび第２のチャネル形成層７０Ｂをこの順で含む半導体層７を得る。
次いで、ソース電極８およびドレイン電極９を、半導体層７の上面と接するように形成する。ソース電極８およびドレイン電極９は、単層構造を有していてもよいし、積層構造を有していてもよい。ソース電極８およびドレイン電極９は、後述するソースバスラインＳＬと同じ導電膜（以下、「ソース用導電膜」）を用いて形成され得る。ここでは、ソース用導電膜として、半導体層７の側からＴｉ膜（厚さ：３０ｎｍ）、Ｃｕ膜（厚さ：３００ｎｍ）の２層をこの順で積み重ねた積層膜を形成する。あるいは、Ｔｉ膜（厚さ：３０ｎｍ）、Ａｌ（厚さ：３００ｎｍ）、およびＴｉ膜（厚さ５０ｎｍ）の３層を積み重ねてもよい。ソース用導電膜は、例えばスパッタ法などによって形成される。
続いて、ソース用導電膜をパターニングすることによってソース電極８およびドレイン電極９を得る（ソース・ドレイン分離）。
ソース電極８は半導体層７のソースコンタクト領域７ｓ、ドレイン電極９は半導体層７のドレインコンタクト領域７ｄと接するように配置される。この工程で、半導体層７の表面部分（ここでは第２のチャネル形成層７０Ｂの表面部分）もエッチングされる場合がある（オーバーエッチング）。この後、半導体層７のチャネル領域に対し酸化処理、例えばＮ２Ｏガスを用いたプラズマ処理を行ってもよい。このようにして、ＴＦＴ１０１を得る。
次に、ＴＦＴ１０１のチャネル領域７ｃと接するように、上部絶縁層１１を形成する。上部絶縁層１１は、例えば無機絶縁層（パッシベーション膜）である。無機絶縁層は、例えば、酸化珪素（ＳｉＯ２）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等であってもよい。ここでは、無機絶縁層として、ＣＶＤ法により、厚さが例えば３００ｎｍのＳｉＯ２層を形成する。無機絶縁層の形成温度は、例えば２００℃以上４５０℃以下であってもよい。図示していないが、上部絶縁層１１上に有機絶縁層を形成してもよい。有機絶縁層として、例えば、厚さが２０００ｎｍのポジ型の感光性樹脂膜を形成してもよい。
＜実施例および比較例＞
本発明者は、本実施形態における積層チャネル構造の効果を確認するために、実施例および比較例のボトムゲート構造ＴＦＴを作製し、それらのＴＦＴ特性の評価を行った。
以下の説明では、高い移動度を示す組成を有し、チャネルとして機能し得る酸化物半導体層を「高移動度層」、高移動度層よりも低い移動度を示す組成を有する酸化物半導体層を「低移動度層」と呼ぶ。
実施例のＴＦＴは、図１に示す３層チャネル構造ＴＦＴである。半導体層７は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層であり、高移動度層である第１のチャネル形成層７０Ａ、第２のチャネル形成層７０Ｂと、それらの間に位置する低移動度層である中間層７１とを有する。
比較例１〜３のＴＦＴは、それぞれ、実施例のＴＦＴと異なる半導体層を有する。半導体層以外の構造は実施例のＴＦＴと同様である。
図２（ａ）〜（ｃ）は、それぞれ、比較例１〜比較例３のＴＦＴにおける半導体層９１、９２、９３の模式的な断面図である。これらの半導体層は、いずれも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層である。
比較例１のＴＦＴでは、半導体層９１は、高移動度層１７０を中間層とし、その上層および下層に低移動度層１７１ａ、１７１ｂが配置された３層構造を有する。なお、高移動度層を中間に位置させる３層構造は、例えば特許文献２に開示されている。
比較例２のＴＦＴでは、半導体層９２は、ゲート絶縁層５側から、高移動度層２７０および低移動度層２７１をこの順で積み重ねた２層構造を有する。このような２層構造は、例えば特許文献１に開示されている。
比較例３のＴＦＴでは、半導体層９３は、高移動度層３７０の単層構造を有する。
実施例および比較例１〜３の半導体層における各層の組成および厚さを表１に示す。
Figure 2019067791
次いで、実施例および各比較例のＴＦＴの評価結果を説明する。
図３は、実施例および各比較例のＴＦＴのＶＧ（ゲート−ソース電圧）−ＩＤ（ドレイン電流）特性を例示する図である。また、実施例および各比較例のＴＦＴの閾値電圧ＶｔｈおよびＴＦＴ移動度μを測定した結果を表１に併せて示す。なお、ＴＦＴ移動度μは、積層半導体層全体としての移動度である。
表１から分かるように、実施例のＴＦＴでは、比較例１〜３よりも高いＴＦＴ移動度μが得られた。この理由として、次のように推察される。
比較例１のＴＦＴでは、図２（ａ）に示すように、キャリアが、最もゲート絶縁層側に位置する低移動度層１７１ａを流れるか、あるいは、キャリアが低移動度層１７１ａと高移動度層１７０とに分散して蓄積される。低移動度層１７１ａ内をキャリアが移動するので、比較例１のＴＦＴ移動度μは、高移動度層がキャリア移動層ＣＭＬとなる実施例および比較例２、３のＴＦＴ移動度μよりも大幅に低下したと考えられる。
一方、比較例２のＴＦＴでは、図２（ｂ）に示すように、キャリアは、ゲート絶縁層側に位置する高移動度層２７０を流れるので、高移動度層２７０がキャリア移動層ＣＭＬとなる。比較例３のＴＦＴでは、図２（ｃ）に示すように、高移動度層３７０がキャリア移動層ＣＭＬとして機能する。比較例２および比較例３のＴＦＴでは、キャリア移動層ＣＭＬは１層である。
これに対し、実施例のＴＦＴでは、高移動度層である第１のチャネル形成層７０Ａおよび第２のチャネル形成層７０Ｂの２層がキャリア移動層ＣＭＬとして機能する（図１（ｂ）参照）。このため、１層の場合（比較例２、３）よりもキャリア移動層ＣＭＬを流れるキャリアの数が増加し、オン電流（ＴＦＴ移動度μ）が向上したと考えられる。具体的には、実施例のＴＦＴ移動度μは、比較例２、３のＴＦＴ移動度μよりも３０％程度高くなることが分かった。
また、実施例および比較例１、２のＴＦＴでは、比較例３のＴＦＴよりも高い（プラス方向に大きい）閾値電圧Ｖｔｈが得られた。この結果から、半導体層に低移動度層を設けることで、閾値電圧Ｖｔｈがプラス方向にシフトすることが確認された。特に、実施例および比較例２のＴＦＴでは、半導体層７、９２に比較的厚い低移動度層７１ａ、２７１が設けられているため、より高い閾値電圧Ｖｔｈが得られた。一方、比較例１のＴＦＴでは、低移動度層１７１ａ、１７１ｂが薄いため、閾値電圧Ｖｔｈをプラス方向にシフトさせる効果が十分に得られなかったと考えられる。なお、比較例１の半導体層９１の低移動度層１７１ａ、１７１ｂを厚くすると、閾値電圧Ｖｔｈを高くできるが、低移動度層１７１ａを流れるキャリアの数が増加し、ＴＦＴ移動度μがさらに低くなると推察される。
従って、これらの結果から、実施例のＴＦＴによると、閾値電圧Ｖｔｈを所望の正電圧に制御しつつ、比較例１〜３のＴＦＴよりもＴＦＴ移動度μを向上できることが確認される。
＜変形例＞
半導体層７は、チャネル形成層７０および中間層７１以外の層をさらに含んでいてもよい。例えば、ＴＦＴ１０１がチャネルエッチ構造を有する場合、半導体層７の最上層として、保護層（犠牲層ともいう）となる酸化物半導体層を形成してもよい。
図４は、半導体層７の変形例を示す拡大断面図である。図４および以降の図面において、図１と同様の構成要素には同じ参照符号を付し、説明を適宜省略する。
図４に例示する半導体層７は、第２のチャネル形成層７０Ｂと上部絶縁層１１との間に、第２のチャネル形成層７０Ｂを保護するための保護層７２を有している。保護層７２の上面は、上部絶縁層１１と接していてもよい。
保護層７２は、例えば、チャネル形成層７０よりも低い移動度を有する酸化物半導体層である。保護層７２の組成および厚さは、例えば、中間層７１と同じであってもよい。
第２のチャネル形成層７０Ｂ上に保護層７２を設けることにより、例えばソース・ドレイン分離工程において、第２のチャネル形成層７０Ｂが受けるプロセスダメージを低減できる。従って、ＴＦＴ特性のばらつき、閾値電圧のマイナスシフト等が抑制され、信頼性に優れたＴＦＴ１０１を実現できる。
図１では、ＴＦＴ１０１の半導体層７が２つのチャネル形成層７０を有する例を示したが、チャネル形成層７０と中間層７１とを交互に積み重ねることにより、３層以上のチャネル形成層７０を含む半導体層７を形成してもよい。
図５（ａ）および（ｂ）は、それぞれ、半導体層７の他の変形例を示す拡大断面図である。
図５（ａ）に示す例では、半導体層７の積層構造は、第３のチャネル形成層７０Ｃと、第２の中間層７１ｂとをさらに含む点で、図１に示すＴＦＴ１０１と異なる。第３のチャネル形成層７０Ｃは、第２のチャネル形成層７０Ｂの第１の中間層７１ａと反対側（ここでは上部絶縁層１１側）に配置されている。第２の中間層７１ｂは、第２のチャネル形成層７０Ｂと第３のチャネル形成層７０Ｃとの間に配置されている。
半導体層７における第１のチャネル形成層７０Ａ、第２のチャネル形成層７０Ｂおよび第３のチャネル形成層７０Ｃは、キャリア移動層ＣＭＬとして機能する。このように、半導体層７内に３層のチャネル形成層７０を形成することで、チャネル形成層７０が２層の場合（図１）よりもオン電流をさらに向上することが可能になる。
なお、図示していないが、同様にして、４層以上のチャネル形成層７０を有する半導体層を形成することも可能である。
また、図５（ｂ）に示すように、半導体層７の最上層として（ここでは第３のチャネル形成層７０Ｃ上に）、保護層７２を形成してもよい。保護層７２は、図４を参照して説明したように、チャネル形成層７０よりも移動度の低い酸化物半導体層である。
図６は、本実施形態における他のＴＦＴ１０２を例示する模式的な断面図である。ＴＦＴ１０２は、エッチストップ型のＴＦＴである。
図１に示すように、チャネルエッチ型のＴＦＴ１０１では、チャネル領域７ｃ上にエッチストップ層が形成されておらず、ソース電極８およびドレイン電極９のチャネル側の端部下面は、半導体層７の上面と接するように配置されている。
これに対し、エッチストップ型のＴＦＴ１０２では、図６に示すように、チャネル領域７ｃ上にエッチストップ層（チャネル保護層）２１が形成されている。ソース電極８およびドレイン電極９のチャネル側の端部下面は、例えばエッチストップ層２１上に位置する。ソース電極８およびドレイン電極９は、それぞれ、エッチストップ層２１に形成された開口部内で半導体層７のソースコンタクト領域７ｓおよびドレインコンタクト領域７ｄと接している。エッチストップ層２１として、特に限定しないが、例えば、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層等（厚さ：例えば３０ｎｍ以上２００ｎｍ以下）を用いることができる。
エッチストップ型のＴＦＴ１０２は、例えば、半導体層７のチャネル領域となる部分を覆うエッチストップ層２１を形成した後、半導体層７およびエッチストップ層２１上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。ＴＦＴ１０２では、エッチストップ層２１によって、半導体層７の最上層へのプロセスダメージを低減できる。このため、保護層７２を設けず、最上層にチャネル形成層７０を配置する場合でも、プロセスダメージに起因する特性劣化を抑制できる。
＜アクティブマトリクス基板の構造＞
本実施形態は、例えば表示装置のアクティブマトリクス基板に適用され得る。本実施形態をアクティブマトリクス基板に適用する場合、アクティブマトリクス基板に設けられる複数のＴＦＴの少なくとも一部が、上述した積層チャネル構造を有するＴＦＴ１０１、１０２であればよい。例えば、各画素に配置される画素ＴＦＴおよび／またはモノリシックドライバを構成するＴＦＴ（回路ＴＦＴ）が、積層チャネル構造を有していてもよい。
以下、図面を参照しながら、アクティブマトリクス基板の構成を説明する。
図７は、本実施形態のアクティブマトリクス基板１０００の平面構造の一例を示す概略図である。
アクティブマトリクス基板１０００は、表示領域ＤＲと、表示領域ＤＲ以外の領域（非表示領域または額縁領域）ＦＲとを有している。表示領域ＤＲは、マトリクス状に配列された画素領域Ｐによって構成されている。画素領域Ｐは、表示装置の画素に対応する領域であり、単に「画素」と呼ぶこともある。各画素領域Ｐは、画素ＴＦＴである薄膜トランジスタＴｐと、画素電極ＰＥとを有する。図示していないが、アクティブマトリクス基板１０００をＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界モードの表示装置に適用する場合、アクティブマトリクス基板１０００には、画素電極ＰＥと絶縁層（誘電体層）を介して対向するように共通電極が設けられる。
非表示領域ＦＲは、表示領域ＤＲの周辺に位置し、表示に寄与しない領域である。非表示領域ＦＲは、端子部が形成される端子部形成領域、駆動回路が一体的（モノリシック）に設けられる駆動回路形成領域などを含んでいる。駆動回路形成領域には、例えばゲートドライバＧＤ、検査回路（不図示）などがモノリシックに設けられている。ソースドライバＳＤは、例えば、アクティブマトリクス基板１０００に実装されている。表示領域ＤＲには、行方向に延びる複数のゲートバスラインＧＬと、列方向に延びる複数のソースバスラインＳＬとが形成されている。各画素は、例えばゲートバスラインＧＬおよびソースバスラインＳＬで規定されている。ゲートバスラインＧＬは、それぞれ、ゲートドライバＧＤの各端子に接続されている。ソースバスラインＳＬは、それぞれ、アクティブマトリクス基板１０００に実装されたソースドライバＳＤの各端子に接続されている。
・画素領域Ｐの構成
次いで、アクティブマトリクス基板１０００における各画素領域Ｐの構成を説明する。ここでは、ＦＦＳモードのＬＣＤパネルに適用されるアクティブマトリクス基板を例に説明する。
図８（ａ）および（ｂ）は、それぞれ、アクティブマトリクス基板１０００における１つの画素領域Ｐの平面図およびＩ−Ｉ’線に沿った断面図である。
画素領域Ｐは、ソースバスラインＳＬ、および、ソースバスラインＳＬと交差する方向に延びるゲートバスラインＧＬに包囲された領域である。画素領域Ｐは、基板１と、基板１に支持された薄膜トランジスタ（画素ＴＦＴ）Ｔｐと、下部透明電極１５と、上部透明電極１９とを有している。この例では、下部透明電極１５は共通電極ＣＥであり、上部透明電極１９は画素電極ＰＥである。なお、下部透明電極１５が画素電極ＰＥ、上部透明電極１９が共通電極ＣＥであってもよい。
薄膜トランジスタＴｐとして、図１、図４〜図６に示すような、積層チャネル構造ＴＦＴが用いられ得る。図８（ｂ）では、薄膜トランジスタＴｐとして、図１に示すチャネルエッチ型ＴＦＴを例示している。
薄膜トランジスタＴｐのゲート電極３は対応するゲートバスラインＧＬに接続され、ソース電極８は対応するソースバスラインＳＬに接続されている。ドレイン電極９は画素電極ＰＥと電気的に接続されている。ゲート電極３およびゲートバスラインＧＬは、同一の導電膜を用いて一体的に形成されていてもよい。ソース電極８、ドレイン電極９およびソースバスラインＳＬは、同一の導電膜を用いて一体的に形成されていてもよい。
層間絶縁層１３は、特に限定しないが、例えば、無機絶縁層（パッシベーション膜）１３ａと、無機絶縁層１３ａ上に配置された有機絶縁層１３ｂとを含んでいてもよい。なお、層間絶縁層１３は有機絶縁層１３ｂを含んでいなくてもよい。
画素電極ＰＥおよび共通電極ＣＥは、誘電体層１７を介して部分的に重なるように配置される。画素電極ＰＥは、画素毎に分離されている。共通電極ＣＥは、画素毎に分離されていなくても構わない。この例では、共通電極ＣＥは、層間絶縁層１３上に形成されている。画素電極ＰＥは、誘電体層１７上に形成され、層間絶縁層１３および誘電体層１７に設けられた開口部ＣＨ１内で、ドレイン電極９と電気的に接続されている。図示していないが、画素電極ＰＥは、画素ごとに少なくとも１つのスリットまたは切り欠き部を有している。共通電極ＣＥは、開口部ＣＨ１が形成されている領域を除く画素領域Ｐ全体に亘って形成されていてもよい。
画素電極ＰＥおよび共通電極ＣＥは、それぞれ、例えばＩＴＯ（インジウム・錫酸化物）膜、Ｉｎ−Ｚｎ−Ｏ系酸化物（インジウム・亜鉛酸化物）膜、ＺｎＯ膜（酸化亜鉛膜）などから形成されていてもよい。画素電極ＰＥおよび共通電極ＣＥの厚さは、それぞれ、例えば５０ｎｍ以上２００ｎｍ以下であってもよい。誘電体層１７は、例えば、窒化珪素（ＳｉＮｘ）膜、酸化珪素（ＳｉＯｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等であってもよい。誘電体層１７の厚さは、例えば７０ｎｍ以上３００ｎｍ以下であってもよい。
このようなアクティブマトリクス基板１０００は、例えばＦＦＳモードの表示装置に適用され得る。ＦＦＳモードは、一方の基板に一対の電極（画素電極ＰＥおよび共通電極ＣＥ）を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。
共通電極ＣＥ上に誘電体層１７を介して画素電極ＰＥが配置される電極構造は、例えば国際公開第２０１２／０８６５１３号に記載されている。画素電極ＰＥ上に誘電体層１７を介して共通電極ＣＥが配置されている電極構造は、例えば特開第２００８−０３２８９９号公報、特開第２０２０００８７５８号公報に記載されている。参考のため、国際公開第２０１２／０８６５１３号、特開第２００８−０３２８９９号公報および特開第２０２０００８７５８号公報の開示内容の全てを本明細書に援用する。
・駆動回路
次いで、アクティブマトリクス基板１０００に一体的に形成された駆動回路の構成を、ゲートドライバＧＤを例に説明する。ゲートドライバＧＤは、シフトレジスタを含んでいる。シフトレジスタは、多段に接続された複数の単位回路を含んでいる。
図９は、ゲートドライバ（モノリシックゲートドライバ）ＧＤを構成するシフトレジスタ回路を例示する図である。
シフトレジスタ回路は、複数の単位回路ＳＲ１〜ＳＲｎを有している。各段の単位回路ＳＲｋ（ｋは１≦ｋ≦ｎの自然数）は、セット信号ＳＥＴを入力するセット端子、出力信号ＧＯＵＴを出力する出力端子、リセット信号ＲＥＳＥＴを入力するリセット端子、Ｌｏｗ電源電位ＶＳＳを入力するＬｏｗ電源入力端子、および、クロック信号ＣＬＫ１、ＣＬＫ２を入力するクロック入力端子を備えている。単位回路ＳＲｋ（ｋ≧２）において、セット端子には前段の単位回路ＳＲｋ−１の出力信号ＧＯＵＴｋ−１が入力される。初段の単位回路ＳＲ１のセット端子にはゲートスタートパルス信号ＧＳＰが入力される。各段の単位回路ＳＲｋ（ｋ≧１）において、出力端子は、表示領域に配置された対応する走査信号線に出力信号ＧＯＵＴｋを出力する。単位回路ＳＲｋ（ｋ≦ｎ−１）のリセット端子には、次段の単位回路ＳＲｋ＋１の出力信号ＧＯＵＴｋ＋１が入力される。最終段の単位回路ＳＲｎのリセット端子にはクリア信号ＣＬＲが入力される。
Ｌｏｗ電源入力端子には、各単位回路ＳＲｋにおける低電位側の電源電圧であるＬｏｗ電源電位ＶＳＳが入力される。２つのクロック入力端子の一方にクロック信号ＣＬＫ１が入力されるとともに他方のクロック入力端子にクロック信号ＣＬＫ２が入力される。クロック入力端子に入力されるクロック信号は、隣接する段間で交互に入れ替わるように構成されている。クロック信号ＣＬＫ１とクロック信号ＣＬＫ２とは、アクティブなクロックパルス期間（ここではＨｉｇｈレベル期間）が互いに重ならない相補的な位相関係を有している。クロック信号ＣＬＫ１、ＣＬＫ２のＨｉｇｈレベル側（アクティブ側）の電圧はＶＧＨで、Ｌｏｗレベル側（非アクティブ側）の電圧はＶＧＬである。Ｌｏｗ電源電圧ＶＳＳはクロック信号ＣＬＫ１、ＣＬＫ２のＬｏｗレベル側の電圧ＶＧＬに等しい。ゲートスタートパルス信号ＧＳＰは、１フレーム期間の最初のクロックパルス期間にアクティブとなる信号である。クリア信号ＣＬＲは、１フレーム期間の最後のクロックパルス期間にアクティブ（ここではＨｉｇｈ）となる信号である。
シフトレジスタ回路では、１フレーム期間の最初に、シフトパルスとしてゲートスタートパルス信号ＧＳＰが初段の単位回路ＳＲ１のセット端子に入力される。シフトレジスタ回路は、縦続接続された各段の単位回路ＳＲｋがこのシフトパルスを順に受け渡しすることにより、出力信号ＧＯＵＴｋのアクティブなパルスを出力する。
図１０（ａ）は、単位回路ＳＲｋの一例を示す図である。図１０（ｂ）は単位回路ＳＲｋにおける信号波形を示す図である。
単位回路ＳＲｋは、５つのｎチャネル型薄膜トランジスタＴ１〜Ｔ５および容量部ＣＡＰを備えている。
薄膜トランジスタＴ１〜Ｔ５の全部または一部は、上述した積層チャネル構造を有していてもよい。これらの薄膜トランジスタのうち薄膜トランジスタＴ５には、特に大きな電流駆動力が求められ、ＴＦＴのサイズ（チャネル幅）も大きい。このため、少なくとも薄膜トランジスタＴ５に本実施形態の積層チャネル構造を適用すると有利である。
Ｔ１は入力トランジスタである。Ｔ１のゲートおよびドレインはセット端子に接続され、Ｔ１のソースはＴ５のゲートに接続されている。Ｔ５は出力トランジスタである。Ｔ５のドレインはクロック入力端子に、ソースは出力端子に、それぞれ接続されている。すなわち、Ｔ５は伝送ゲートとして、クロック入力端子に入力されるクロック信号ＣＬＫ１の通過および遮断を行う。
容量部（ブートストラップ容量部）ＣＡＰは、出力トランジスタであるＴ５のゲートとソースとの間に接続されている。また、Ｔ５のゲートに接続されたノードを「ノードｎｅｔＡ」、出力端子に接続されたノードを「ノードＧＯＵＴ」と称する。容量部ＣＡＰの一方の電極は、Ｔ５のゲートおよびノードｎｅｔＡに接続され、他方の電極は、Ｔ５のソースおよびノードＧＯＵＴに接続されている。
Ｔ３は、Ｌｏｗ電源入力端子とノードｎｅｔＡとの間に配置されている。Ｔ３は、ノードｎｅｔＡの電位を低下させるためのプルダウントランジスタである。Ｔ３のゲートはリセット端子に、ドレインはノードｎｅｔＡに、ソースはＬｏｗ電源入力端子に、それぞれ接続されている。プルダウントランジスタ（ここではＴ３）のゲートに接続されたノードを「ノードｎｅｔＢ」と称する。
ノードＧＯＵＴにはＴ２、Ｔ４が接続されている。Ｔ４のゲートはリセット端子に、ドレインは出力端子に、ソースはＬｏｗ電源入力端子に、それぞれ接続されている。Ｔ２のゲートはクロック信号ＣＬＫ２の入力端子に、ドレインはノードＧＯＵＴに、ソースはＬｏｗ電源入力端子に、それぞれ接続されている。
単位回路ＳＲｋでは、セット端子にシフトパルスが入力されるまでは、Ｔ４、Ｔ５がハイインピーダンス状態であるとともに、Ｔ２がクロック入力端子から入力されるクロック信号ＣＬＫ２がＨｉｇｈレベルになるたびにＯＮ状態となり、出力端子はＬｏｗを保持する期間となる。
図１０（ｂ）に示すように、セット端子にシフトパルスが入力されると、出力信号ＧＯＵＴのアクティブなパルスであるゲートパルスの生成期間が開始され、Ｔ１がＯＮ状態となって容量部ＣＡＰを充電する。容量部ＣＡＰが充電されることにより、ゲートパルスのＨｉｇｈレベルをＶＧＨ、Ｔ１の閾値電圧をＶｔｈとすると、ノードｎｅｔＡの電位Ｖ（ｎｅｔＡ）はＶＧＨ−Ｖｔｈまで上昇する（Ｖ（ｎｅｔＡ）＝ＶＧＨ−Ｖｔｈ）。この結果、Ｔ５がＯＮ状態になり、クロック入力端子から入力されたクロック信号ＣＬＫ１がＴＦＴ３５のソースに現れる。このクロックパルス（Ｈｉｇｈレベル）が入力された瞬間に容量部ＣＡＰのブートストラップ効果によってノードｎｅｔＡの電位が突き上げられるので、Ｔ５は大きなオーバドライブ電圧を得ることとなる。これにより、クロック入力端子に入力されたクロックパルスのＶＧＨのほぼ全振幅が出力端子に伝送されて出力され、ゲートパルスとなる。
セット端子へのシフトパルスの入力が終了すると、Ｔ１はＯＦＦ状態となり、ｎｅｔＡはフローティング状態を保持する。ゲート出力（ＧＯＵＴ）完了後、リセットパルス信号により、各ノードのフローティング状態は解除される。具体的には、次段の単位回路ＳＲｋ＋１のゲートパルスがリセットパルスとしてリセット端子に入力される。これにより、Ｔ３、Ｔ４がオン状態となり、ノードｎｅｔＡおよび出力端子がＬｏｗ電源電圧ＶＳＳに接続される。従って、Ｔ５がＯＦＦ状態となる。リセットパルスの入力が終了すると、この単位回路ＳＲｋのゲートパルスの生成期間は終了し、出力端子は再びＬｏｗを保持する期間となる。
（第２の実施形態）
第２の実施形態の半導体装置は、酸化物半導体層を挟んで２つのゲート電極が配置されたデュアルゲート構造を有するＴＦＴを備える。
図１１（ａ）は、本実施形態におけるＴＦＴ１０３の断面図であり、図１１（ｂ）は、ＴＦＴ１０３の半導体層７の拡大断面図である。
ＴＦＴ１０３は、チャネル形成層７０および中間層７１を含む半導体層７を活性層とする積層チャネル構造ＴＦＴである。図１１（ｂ）に示す例では、半導体層７は３層構造を有するが、図５（ａ）に例示したような５層以上の積層構造を有してもよい。
ＴＦＴ１０３は、半導体層７上に、層間絶縁層１３を介して上部電極１６を有する点で、図１に示すＴＦＴ１０１と異なる。上部電極１６は、層間絶縁層１３を介して半導体層７の少なくともチャネル領域７ｃに対向するように配置されている。層間絶縁層１３は、ゲート絶縁層（上部ゲート絶縁層ともいう。）として機能する。
上部電極１６は、接地（ＧＮＤ電位に固定）されていてもよい。これにより、ＴＦＴ３１の特性の安定性を確保できる。上部電極１６は、図示しないコンタクト部によって、ソース電極８に接続されていてもよい。あるいは、上部電極１６はゲート電極３と電気的に接続されていてもよい。
上部電極１６は、例えば画素電極ＰＥまたは共通電極ＣＥと同じ透明導電膜を用いて形成された透明電極であってもよい。あるいは、金属電極であってもよい。例えば、共通電極ＣＥを補助するための低抵抗な金属補助配線を設ける場合には、金属補助配線と同じ金属膜から上部電極１６を形成してもよい。
層間絶縁層１３は、図１に示す上部絶縁層１１と同様の無機絶縁層でもよい。または、図８（ｂ）に例示したように、無機絶縁層１３ａと、その上に配置された有機絶縁層１３ｂとの積層構造を有してもよい。
本実施形態におけるＴＦＴ１０３では、ゲート電極３および上部電極１６のそれぞれに所定の電圧が印加されると、半導体層７における複数のチャネル形成層７０が、キャリア移動層ＣＭＬとして機能する。本実施形態では、半導体層７の最下層である第１のチャネル形成層７０Ａがゲート絶縁層５と接するだけでなく、最上層である第２のチャネル形成層７０Ｂも下部ゲート絶縁層として機能する層間絶縁層１３と接する。従って、ＴＦＴ１０１よりも、第２のチャネル形成層７０Ｂを流れるキャリアを増加させることができ、オン電流をさらに高めることが可能になる。
本実施形態では、半導体層７の最下層（ゲート絶縁層５側）だけでなく最上層（層間絶縁層１３側）にもチャネル形成層７０を配置することが好ましい。つまり、チャネル形成層７０の１つは、半導体層７の最上層であり、層間絶縁層１３と接していることが好ましい。チャネル形成層７０と層間絶縁層１３との間に他の半導体層（例えば図４に示す保護層７２など）を設けると、キャリアの一部が保護層７２を流れてしまう可能性がある。これに対し、チャネル形成層７０を層間絶縁層１３に接するように配置すると、キャリアは主にチャネル形成層７０を流れるので、効果的にオン電流を高めることができる。
なお、前述した比較例１、２のＴＦＴでは、上部ゲート絶縁層として機能する層間絶縁層１３側に低移動度層が配置されているので、上部電極を利用したオン電流向上効果が小さくなる。これに対し、本実施形態によると、層間絶縁層１３と接するようにチャネル形成層７０（ここでは第２のチャネル形成層７０Ｂ）が配置されるので、上部電極１６を利用して、オン電流をさらに高めることが可能になる。
本実施形態のＴＦＴも、図７〜図１０を参照して前述したアクティブマトリクス基板において、画素ＴＦＴおよび／または回路ＴＦＴとして使用され得る。
以下、本実施形態のデュアルゲート構造ＴＦＴを、ゲートドライバを構成する回路ＴＦＴ（例えば出力トランジスタＴ５（図１０参照））に適用した例を説明する。
図１２（ａ）は、ゲートドライバの出力トランジスタＴ５を例示する平面図であり、図１２（ｂ）は、図１２（ａ）のＩＩ−ＩＩ’線に沿った出力トランジスタＴ５の断面図である。
出力トランジスタＴ５として機能するＴＦＴ１０４は、他の回路ＴＦＴよりもチャネル幅が大きくなるように構成されている。ここでは、出力トランジスタＴ５のソース電極８およびドレイン電極９は、いわゆる櫛歯構造を有している。ソース電極８およびドレイン電極９は、それぞれ、例えば第１方向に延びる主部８ｍ、９ｍと、主部から第１方向と交差する第２方向に延びる１つまたは複数の枝部（櫛歯部）８ｒ、９ｒとを有している。ソース電極８およびドレイン電極９の櫛歯部８ｒ、９ｒが互いにかみ合うように対向して配置されている。
ＴＦＴ１０４の上方において、層間絶縁層１３のうち有機絶縁層１３ｂには開口部１３ｑが配置されていてもよい。基板１の法線方向から見たとき、開口部１３ｑは、半導体層７のうち少なくともチャネル領域となる部分と重なるように配置されてもよい。これにより、無機絶縁層１３ａのみを上部ゲート絶縁層として機能させることができる。
上部電極１６は、コンタクト部ＣＴにおいて、ソース電極８の主部８ｍに接続されている。この例では、画素電極ＰＥは上部透明電極、共通電極ＣＥは下部透明電極であり、上部電極１６は共通電極ＣＥと同じ透明導電膜を用いて（すなわち下部透明導電層内に）形成されている。コンタクト部ＣＴでは、上部電極１６は、画素電極ＰＥと同じ透明導電膜を用いて（すなわち上部透明導電層内に）形成された島状の透明接続部１８を介して、ソース電極８に電気的に接続されている。具体的には、透明接続部１８は、誘電体層１７に形成された開口部１７ｐ１内で上部電極１６と接し、かつ、誘電体層１７に形成された開口部１７ｐ２内および層間絶縁層１３に形成された開口部１３ｐ内でソース電極８と接している。
なお、薄膜トランジスタＴ５およびコンタクト部ＣＴの構造は図示する例に限定されない。例えば、下部透明導電層内に上部電極１６を形成してもよい。この場合には、コンタクト部ＣＴにおいて、上部電極１６は、層間絶縁層１３に形成された開口部内でソース電極８と接してもよい。
（第３の実施形態）
第３の実施形態における半導体装置は、半導体層の基板と反対側にゲート電極が配置されたトップゲート構造ＴＦＴを有する。
図１３（ａ）は、本実施形態におけるＴＦＴ１０５の断面図であり、図１３（ｂ）は、ＴＦＴ１０５の半導体層７の拡大断面図である。
ＴＦＴ１０５は、半導体層２７、ゲート絶縁層３０、ゲート電極３２、ソース電極２８およびドレイン電極２９を有する。
半導体層２７は、基板１上に形成されている。半導体層２７は、基板１に形成された下部絶縁層２５の上に配置されていてもよい。半導体層２７は、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む。
半導体層２７は、前述の実施形態で説明した半導体層７と同様の積層構造を有している。ここでは、半導体層２７は、下部絶縁層２５上に、第２のチャネル形成層７０Ｂ、中間層７１および第１のチャネル形成層７０Ａがこの順に積み重ねられた（すなわち、ゲート絶縁層３０側から、第１のチャネル形成層７０Ａ、中間層７１および第２のチャネル形成層７０Ｂをこの順で含む）３層構造を有している。第１のチャネル形成層７０Ａは、ゲート絶縁層３０と接している。これにより、前述の実施形態と同様に、第１のチャネル形成層７０Ａ、７０Ｂの２層をキャリア移動層ＣＭＬとして機能させることができるので、オン電流を高めることが可能である。なお、図示していないが、半導体層２７は、５層以上の積層構造を有してもよい（図５参照）。また、第２のチャネル形成層７０Ｂの基板１側に、チャネル形成層７０および中間層７１以外の酸化物半導体層をさらに有していてもよい。
ゲート絶縁層３０は、半導体層２７の一部上に設けられている。ゲート絶縁層３０は、ゲート電極３２に重なる領域にのみ島状に形成されていてもよい。ゲート電極３２は、ゲート絶縁層３０上に設けられている。ゲート電極３２は、ゲート絶縁層３０を介して半導体層２７に対向する。
半導体層２７、ゲート絶縁層３０およびゲート電極３２は、層間絶縁層３５で覆われている。ソース電極２８およびドレイン電極２９は、層間絶縁層３５上に配置されており、層間絶縁層３５に形成されたコンタクトホール内で半導体層２７に接続されている。
本実施形態のＴＦＴ１０５を製造する際には、半導体層２７をゲート絶縁層３０、ゲート電極３２および層間絶縁層３５で保護した状態で、ソース・ドレイン分離工程を行う。このため、半導体層２７の最上層となる第１のチャネル形成層７０Ａはプロセスダメージを受け難い。従って、第１のチャネル形成層７０Ａを含む全てのチャネル形成層７０の移動度をより確実に高くできるので、積層チャネル構造によってより効果的にオン特性を向上できる。
＜ＴＦＴ１０５の製造方法＞
ＴＦＴ１０５は、例えば次のようにして形成され得る。まず、絶縁層（例えばＳｉＯ２層）２５上に、３層構造を有する半導体層２７を形成する。半導体層２７は、ＴＦＴ１０１の半導体層７と同様の方法で形成され得る。
次いで、半導体層２７を覆うように、ゲート絶縁膜および上部ゲート用導電膜を形成する。ゲート絶縁膜として、酸化珪素（ＳｉＯ２）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層、酸化アルミニウム層または酸化タンタル層等を適宜用いることができる。ここでは、ゲート絶縁膜として、ＣＶＤ法を用いて、酸化シリコン（ＳｉＯｘ）層（厚さ：８０ｎｍ以上２５０ｎｍ以下、例えば１５０ｎｍ）を形成する。上部ゲート用導電膜として、ＴＦＴ１０１のゲート電極３と同様の導電膜を用いてもよい。ここでは、上部ゲート用導電膜として、Ｔｉ膜を下層、Ｃｕ膜を上層とする積層膜をスパッタリング法で形成する。
次いで、上部ゲート用導電膜およびゲート絶縁膜のエッチングを行い、ゲート電極３２およびゲート絶縁層３０を得る。ここでは、上部ゲート用導電膜上にレジストマスクを形成し、レジストマスクを用いて、上部ゲート用導電膜およびゲート絶縁膜のエッチング（ここではドライエッチング）を同時に行う。従って、ゲート絶縁膜のうちゲート電極３２で覆われていない部分は除去される。
この後、ゲート電極３２の上方から、基板１の全面にプラズマ処理を施してもよい。これにより、半導体層２７のうちゲート電極３２で覆われていない領域のみがプラズマ処理によって低抵抗化される。
続いて、半導体層２７、ゲート絶縁層３０およびゲート電極３２を覆うように、層間絶縁層３５（厚さ：例えば１００ｎｍ以上５００ｎｍ以下）を形成する。層間絶縁層３５として、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜を単層又は積層させて形成することができる。ここでは、層間絶縁層３５として、ＳｉＮｘ（厚さ：１００ｎｍ）およびＳｉＯ２膜（厚さ：３００ｎｍ）をＣＶＤ法で連続して形成する。
なお、ゲート電極３２およびゲート絶縁層３０のパターニング後に、半導体層７の上面のうちゲート電極３２から露出している部分と接するように、酸化物半導体を還元させる絶縁膜（例えばＳｉＮｘなどの窒化膜）を形成してもよい。これにより、半導体層２７の露出部分が還元されて低抵抗化される（セルフアライメント構造）。この場合には、上述したプラズマ処理を行わなくてもよい。
この後、層間絶縁層３５に、半導体層２７の一部を露出するコンタクトホールを形成する。続いて、層間絶縁層３５上およびコンタクトホール内に、ソース配線用導電膜を形成する。ここでは、ＴＦＴ１０１と同様のソース配線用導電膜（Ｔｉ膜を下層、Ａｌ膜を上層とする積層膜）を用いる。次いで、ソース配線用導電膜のパターニングを行うことで、ソース電極２８およびドレイン電極２９を得る。このようにして、ＴＦＴ１０５が製造される。
＜変形例＞
図１４は、本実施形態における他のＴＦＴ１０６を例示する断面図である。
ＴＦＴ１０６は、基板１と下部絶縁層２５との間に下部電極２３が配置されたデュアルゲート構造を有する点で、図１３に示すＴＦＴ１０５と異なる。
下部電極２３は、基板１の法線方向から見たとき、少なくともチャネル領域７ｃと重なるように配置されている。下部電極２３は金属層であってもよい。これにより、下部電極２３は、ＴＦＴ１０６の遮光層としても機能し得る。例えば、下部電極２３は、ゲートバスラインＧＬ（図１）と同じ導電膜から形成されていてもよい。
下部電極２３は、接地されていてもよい。これにより、ＴＦＴ１０６の特性の安定性を確保できる。下部電極２３はソース電極２８に電気的に接続されていてもよい。あるいは、下部電極２３がゲート電極３２と同電位になるように、下部電極２３をゲート電極３２（またはゲートバスライン）に電気的に接続させてもよい。
ＴＦＴ１０６は、デュアルゲート構造を有するので、ＴＦＴ１０３と同様に、半導体層２７の最上層（ゲート絶縁層３０側）のみでなく、最下層としてもチャネル形成層７０を配置することが好ましい。つまり、チャネル形成層７０の１つは、半導体層２７の最下層であり、下部絶縁層２５と接することが好ましい。これにより、下部電極２３を配置することによるオン電流向上効果が得られる。
ＴＦＴ１０６は、基板１上に下部電極２３を形成する点以外は、上述したＴＦＴ１０５と同様の方法で製造され得る。下部電極２３は、基板１上に下部電極用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、パターニングを行うことで形成される。下部電極用導電膜として、ＴＦＴ１０１のゲート電極３と同様の膜を用いることができる。ここでは、下部電極用導電膜として、Ｔｉ膜を下層、Ｃｕ膜を上層とする積層膜をスパッタリング法で形成する。下部電極用導電膜のパターニングは、例えばドライエッチングで行う。
次いで、下部電極２３を覆うように、下部絶縁層２５を形成する。この後の工程は、ＴＦＴ１０５と同様である。
本実施形態におけるＴＦＴ１０５、１０６も、図７〜図１０を参照して説明したアクティブマトリクス基板において、画素ＴＦＴおよび／または回路ＴＦＴとして適用され得る。
（ＴＦＴ構造および酸化物半導体について）
ＴＦＴ構造は、第１〜第３の実施形態で例示した構造に限定されない。例えば、図１に示すＴＦＴ１０１は、ソースおよびドレイン電極が半導体層の上面と接するトップコンタクト構造を有しているが、ソースおよびドレイン電極が半導体層の下面と接するボトムコンタクト構造を有していてもよい。また、トップゲート構造およびボトムゲート構造ＴＦＴの構成も、上述した構成に限定されない。
上記の実施形態において、酸化物半導体層に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含む積層構造を有してもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでもよく、また、複数の非晶質酸化物半導体層を含んでもよい。非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４−００７３９９号公報に記載されている。参考のために、特開２０１４−００７３９９号公報の開示内容の全てを本明細書に援用する。
半導体層７を構成する各酸化物半導体層（チャネル形成層７０および中間層７１）は、それぞれ、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。酸化物半導体層は、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体が好ましい。
なお、結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４−００７３９９号公報、特開２０１２−１３４４７５号公報、特開２０１４−２０９７２７号公報などに開示されている。参考のために、特開２０１２−１３４４７５号公報および特開２０１４−２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ−ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
チャネル形成層７０および中間層７１は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系半導体（例えばＩｎ２Ｏ３−ＳｎＯ２−ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層は、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ａｌ−Ｓｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｏ系半導体、Ｉｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｔｉ−Ｏ系半導体、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｏ系半導体、Ｚｒ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系半導体、Ｇａ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体などを含んでいてもよい。
上記の実施形態は、酸化物半導体ＴＦＴを用いたアクティブマトリクス基板に好適に適用される。アクティブマトリクス基板は、液晶表示装置、有機ＥＬ表示装置、無機ＥＬ表示装置などの種々の表示装置、および表示装置を備えた電子機器等に用いられ得る。アクティブマトリクス基板では、酸化物半導体ＴＦＴは、各画素に設けられるスイッチング素子として使用されるだけでなく、ドライバなどの周辺回路の回路用素子として用いることもできる（モノリシック化）。このような場合、本発明における酸化物半導体ＴＦＴは、高い移動度（例えば１０ｃｍ２／Ｖｓ以上）を有する酸化物半導体層を活性層として用いているので、回路用素子としても好適に用いられる。
本発明の実施形態は、酸化物半導体ＴＦＴを有する種々の半導体装置に広く適用され得る。例えばアクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置、ＭＥＭＳ表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置にも適用される。
１ 基板
３、３２ ゲート電極
５、３０ ゲート絶縁層
７、２７ 半導体層
７ｃ チャネル領域
７ｄ ドレインコンタクト領域
７ｓ ソースコンタクト領域
８、２８ ソース電極
９、２９ ドレイン電極
１１ 上部絶縁層
１３、３５ 層間絶縁層
１６ 上部電極
２１ エッチストップ層
２３ 下部電極
２５ 下部絶縁層
７０Ａ 第１のチャネル形成層
７０Ｂ 第２のチャネル形成層
７０Ｃ 第３のチャネル形成層
７１ａ 第１の中間層
７１ｂ 第２の中間層
７２ 保護層
１７０、２７０、３７０ 高移動度層
１７１ａ、１７１ｂ、２７１ 低移動度層
１０１、１０２、１０３、１０４、１０５、１０６ 薄膜トランジスタ
１０００ アクティブマトリクス基板
ＣＭＬ キャリア移動層
ＣＥ 共通電極
ＰＥ 画素電極
ＣＴ コンタクト部
ＤＲ 表示領域
ＦＲ 非表示領域
ＧＤ ゲートドライバ
ＧＬ ゲートバスライン
ＳＤ ソースドライバ
ＳＬ ソースバスライン
Ｔｐ、Ｔ１〜Ｔ５ 薄膜トランジスタ

Claims (20)

  1. 基板と、前記基板に支持された複数の薄膜トランジスタとを備えた半導体装置であって、
    前記複数の薄膜トランジスタの少なくとも１つは、半導体層、ゲート電極、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層、および、前記半導体層と電気的に接続されたソース電極およびドレイン電極を含み、
    前記半導体層は、
    第１のチャネル形成層および第２のチャネル形成層を含む複数のチャネル形成層と、
    前記第１のチャネル形成層および前記第２のチャネル形成層の間に配置された第１の中間層を含む少なくとも１つの中間層と
    を含む積層構造を有し、
    前記第１のチャネル形成層は、前記第２のチャネル形成層よりも前記ゲート絶縁層側に配置され、かつ、前記ゲート絶縁層と接しており、
    前記複数のチャネル形成層および前記少なくとも１つの中間層は、いずれも酸化物半導体層であり、前記複数のチャネル形成層のそれぞれは、前記少なくとも１つの中間層よりも高い移動度を有する、半導体装置。
  2. 前記複数のチャネル形成層および前記少なくとも１つの中間層は、いずれも、第１金属元素および第２金属元素を含み、前記第１金属元素はＩｎ、前記第２金属元素はＧａおよびＺｎのいずれか１つであり、
    前記複数のチャネル形成層のそれぞれにおける、全金属元素に対する前記第１金属元素の原子数比は、前記少なくとも１つの中間層における、全金属元素に対する前記第１金属元素の原子数比と異なっており、
    前記複数のチャネル形成層のそれぞれにおける、全金属元素に対する前記第１金属元素の原子数比は前記第２金属元素の原子数比以上であり、
    前記少なくとも１つの中間層における、全金属元素に対する前記第１金属元素の原子数比は前記第２金属元素の原子数比以下である、請求項１に記載の半導体装置。
  3. 基板と、前記基板に支持された複数の薄膜トランジスタとを備えた半導体装置であって、
    前記複数の薄膜トランジスタの少なくとも１つは、半導体層、ゲート電極、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層、および、前記半導体層と電気的に接続されたソース電極およびドレイン電極を含み、
    前記半導体層は、
    第１のチャネル形成層および第２のチャネル形成層を含む複数のチャネル形成層と、
    前記第１のチャネル形成層および前記第２のチャネル形成層の間に配置された第１の中間層を含む少なくとも１つの中間層と
    を含む積層構造を有し、
    前記第１のチャネル形成層は、前記第２のチャネル形成層よりも前記ゲート絶縁層側に配置され、かつ、前記ゲート絶縁層と接しており、
    前記複数のチャネル形成層および前記少なくとも１つの中間層は、いずれも、第１金属元素および第２金属元素を含む酸化物半導体層であって、前記第１金属元素はＩｎ、前記第２金属元素はＧａおよびＺｎのいずれか１つであり、
    前記複数のチャネル形成層のそれぞれにおける、全金属元素に対する前記第１金属元素の原子数比は、前記少なくとも１つの中間層における、全金属元素に対する前記第１金属元素の原子数比と異なっており、
    前記複数のチャネル形成層のそれぞれにおける、全金属元素に対する前記第１金属元素の原子数比は前記第２金属元素の原子数比以上であり、
    前記少なくとも１つの中間層における、全金属元素に対する前記第１金属元素の原子数比は前記第２金属元素の原子数比以下である、半導体装置。
  4. 前記第１のチャネル形成層および前記第２のチャネル形成層は、実質的に同じ組成を有している、請求項１から３のいずれかに記載の半導体装置。
  5. 前記第１の中間層は、前記第１のチャネル形成層および前記第２のチャネル形成層と接している、請求項１から４のいずれかに記載の半導体装置。
  6. 前記第１のチャネル形成層および前記第２のチャネル形成層の厚さは、それぞれ、前記第１の中間層の厚さよりも小さい、請求項１から５のいずれかに記載の半導体装置。
  7. 前記複数のチャネル形成層は、前記第２のチャネル形成層の前記第１の中間層と反対側に配置された第３のチャネル形成層をさらに含み、
    前記少なくとも１つの中間層は、前記第３のチャネル形成層と前記第２のチャネル形成層との間に位置する第２の中間層をさらに含む、請求項１から６のいずれかに記載の半導体装置。
  8. 前記ゲート電極は、前記半導体層と前記基板との間に配置されている、請求項１から７のいずれかに記載の半導体装置。
  9. 前記少なくとも１つの薄膜トランジスタは、チャネルエッチ構造を有し、
    前記半導体層の前記積層構造は、最上層として保護層を含み、前記保護層は、前記複数のチャネル形成層よりも低い移動度を有する酸化物半導体層である、請求項８に記載の半導体装置。
  10. 前記少なくとも１つの薄膜トランジスタは、エッチストップ構造を有する、請求項８に記載の半導体装置。
  11. 前記少なくとも１つの薄膜トランジスタは、前記半導体層上に上部絶縁層を介して設けられた上部電極をさらに備える、請求項８に記載の半導体装置。
  12. 前記複数のチャネル形成層の１つは、前記積層構造の最上層であり、前記上部絶縁層と接している、請求項１１に記載の半導体装置。
  13. 前記ゲート電極は、前記半導体層の前記基板と反対側に、前記ゲート絶縁層を介して配置されている、請求項１から７のいずれかに記載の半導体装置。
  14. 前記ゲート絶縁層は、前記半導体層の一部上に配置され、かつ、前記半導体層と前記ゲート電極との間にのみ位置しており、
    前記半導体層、前記ゲート電極および前記ゲート絶縁層を覆う層間絶縁層をさらに備え、
    前記ソース電極および前記ドレイン電極は、それぞれ、前記層間絶縁層上に配置され、前記層間絶縁層に形成された開口部内で前記半導体層と接している、請求項１３に記載の半導体装置。
  15. 前記少なくとも１つの薄膜トランジスタは、
    前記基板と前記半導体層との間に配置された下部電極と、
    前記下部電極と前記半導体層との間に配置された下部絶縁層と
    をさらに備える、請求項１３または１４に記載の半導体装置。
  16. 前記複数のチャネル形成層の１つは、前記積層構造の最下層であり、前記下部絶縁層と接している、請求項１５に記載の半導体装置。
  17. 前記半導体装置は、複数の画素を有する表示領域と、前記表示領域以外の非表示領域とを備えたアクティブマトリクス基板である、請求項１から１６のいずれかに記載の半導体装置。
  18. 前記少なくとも１つの薄膜トランジスタは、前記複数の画素のそれぞれに配置された画素ＴＦＴを含む、請求項１７に記載の半導体装置。
  19. 前記非表示領域に配置された駆動回路をさらに備え、
    前記少なくとも１つの薄膜トランジスタは、前記駆動回路を構成する回路ＴＦＴを含む、請求項１７または１８に記載の半導体装置。
  20. 前記複数のチャネル形成層および前記少なくとも１つの中間層は、いずれも、Ｉｎ、ＧａおよびＺｎを含む、請求項１から１９のいずれかに記載の半導体装置。
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