JP3491471B2 - 駆動装置及び電子機器 - Google Patents

駆動装置及び電子機器

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、駆動装置及びこれ
を含む電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】近年、液
晶表示装置は、低消費電力で小型なディスプレイデバイ
スとして、携帯電話、ＰＨＳ、セルラーフォン、ページ
ャ、プリンタ、電子手帳、テレビ、パーソナルコンピュ
ータ等の種々の電子機器に利用されている。この液晶表
示装置には更なる低消費電力化、小型化が望まれてお
り、そのため、この液晶表示装置に含まれる液晶駆動装
置にも低消費電力化、小規模化が要求されている。
【０００３】さて一般に、液晶駆動装置と液晶表示パネ
ルとの間は多数の配線で接続される。このため、液晶駆
動装置を、液晶表示パネルの表示画面に対してどのよう
な向きに実装するかに応じて、上記配線が非常に複雑に
なってしまうという問題がある。このような問題を解決
するものとして、例えば特開平７−１５２３３９に開示
された背景技術がある。この背景技術では、コードデー
タを記憶する表示ＲＡＭをアクセスする際のアドレス発
生手順を、不揮発性の制御メモリである表示制御ＲＯＭ
に記憶することで上記問題を解決している。しかしなが
ら、この背景技術を用いると、表示ＲＡＭと同程度のメ
モリ容量を持つ表示制御ＲＯＭが必要となる。そして、
この表示制御ＲＯＭの占有面積は非常に大きいため、液
晶駆動装置が大規模化してしまう。またトランジスタを
半導体チップ上にレイアウトする際に、表示制御ＲＯＭ
を構成するトランジスタは全て１つにまとめて配置しな
ければならない。このため、表示制御ＲＯＭを用いる上
記背景技術は、レイアウトの自由度を制限するという不
利点も有する。
【０００４】本発明は、以上のような課題に鑑みてなさ
れたものであり、その目的とするところは、多様な実装
形態に対応でき且つ低消費電力で小規模な駆動装置及び
電子機器を提供することにある。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に本発明に係る駆動装置は、表示パネルに設けられる複
数の走査線に対して信号を供給する走査線駆動手段と、
第１のアドレスを生成するアドレス生成手段と、複数の
論理ゲートを含むと共に所与の制御信号が入力され、制
御信号の設定が第１の表示モードから第２の表示モード
に切り替えられた場合に前記第１のアドレスを第２の表
示モード用の第２のアドレスに変換して出力する論理演
算手段と、表示データを記憶すると共に、記憶された表
示データを前記論理演算手段の出力に基づいて読み出し
出力する表示データ記憶手段と、前記表示データ記憶手
段からの表示データに基づいて、表示パネルに設けられ
る複数の信号線に対して信号を供給する信号線駆動手段
とを含むことを特徴とする。
【０００６】本発明によれば、制御信号の設定が第１の
表示モードから第２の表示モードに切り替えられると、
アドレス生成手段により生成された第１のアドレスが、
第２の表示モード用の第２のアドレスに変換される。こ
れにより例えば第２の表示モードが上下反転を行うモー
ドである場合には、上記アドレス変換により、表示パネ
ル上には上下反転された画像が表示されることになる。
この結果、電子機器への実装の際に、電子機器の形状的
な制約等に起因して様々な実装形態が要求される場合に
も、これに容易に対応することが可能となる。しかも、
本発明によれば、制御信号の設定の変更だけで、第２の
表示モードへの切り替えが可能となる。このため、ガラ
スマスク等の変更により第２の表示モードへの切り替え
を行う場合に比べて、機種数、管理費、製品コストを低
減できる。更に第２のアドレスへの変換を行う論理演算
手段は、複数の論理ゲートにより構成される。このた
め、表示制御ＲＯＭを用いる場合に比べて、駆動装置を
格段に小規模化できると共に、レイアウトの自由度も増
すことができる。更に本発明によれば、本発明の駆動装
置を含む表示装置の表示の多様性を高めることもでき
る。
【０００７】なお制御信号は、１ビットの信号とは限ら
ず、２ビット以上の信号とすることができる。また第１
の表示モードにおいては、第１のアドレスをそのまま用
いず、第１のアドレスに種々の処理を施すことで得られ
るアドレスを用いるようにしてもよい。
【０００８】また本発明は、前記表示データ記憶手段
が、初期アドレスの設定後に外部制御手段が表示データ
を書き込む毎に、インクリメント及びデクリメントのい
ずれか一方の方向に書き込みアドレスを自動的に順次変
化させ、前記アドレス生成手段が、前記第１のアドレス
を前記一方と同一の方向に変化させ、前記論理演算手段
が、前記制御信号の設定が第１の表示モードから第２の
表示モードに切り替えられた場合に、前記第２のアドレ
スを前記一方とは異なる方向に変化させることを特徴と
する。
【０００９】このようにすれば、表示データ記憶手段の
書き込みアドレスの変化の方向と読み出しアドレスの変
化の方向とを揃えることができ、処理を単純化できる。
また論理演算手段は、アドレスの変化の方向を変えるだ
けで、第２の表示モードへの切り替えに対応できるた
め、論理演算手段の構成を簡易化できる。更にＣＰＵ等
の外部制御手段は、初期アドレスの設定後は、アドレス
を設定することなく表示データを表示データ記憶手段に
書き込むことができるため、外部制御手段の処理負担の
軽減化を図れる。
【００１０】また本発明は、前記表示データ記憶手段
が、コードデータを記憶するコードデータ記憶手段と、
前記コードデータで指定されるパターンデータを記憶す
るパターンデータ記憶手段とを含み、前記論理演算手段
が、複数の論理ゲートを含むと共に前記制御信号が入力
され、制御信号の設定が第１の表示モードから第２の表
示モードに切り替えられた場合に前記第１のアドレスを
第２の表示モード用の第２のアドレスに変換して前記コ
ードデータ記憶手段に出力する第１の論理演算手段と、
複数の論理ゲートを含むと共に前記制御信号が入力さ
れ、制御信号の設定が第１の表示モードから第２の表示
モードに切り替えられた場合に前記第１のアドレスを第
２の表示モード用の第２のアドレスに変換して前記パタ
ーンデータ記憶手段に出力する第２の論理演算手段とを
含むことを特徴とする。
【００１１】このようにすれば、キャラクタコードデー
タ等のコードデータを用いて表示パネルへの画像表示を
行う場合にも、第２の表示モードの切り替えを容易に行
うことができ、多様な実装形態に対応することが可能と
なる。
【００１２】なお第１の論理演算手段は、第１のアドレ
スに含まれる行アドレスの変換を行い、第２の論理演算
手段は、第１のアドレスに含まれるラスタアドレス（パ
ターンデータを構成するドットの行アドレス）の変換を
行うことが望ましい。また表示データ記憶手段に、ドッ
トイメージデータを記憶する手段等を含ませてもよい。
【００１３】また本発明に係る駆動装置は、表示パネル
に設けられる複数の走査線に対して信号を供給する走査
線駆動手段と、第１のアドレスを生成するアドレス生成
手段と、コードデータを記憶するコードデータ記憶手段
と、前記コードデータで指定される第１のパターンデー
タを記憶するパターンデータ記憶手段と、複数の論理ゲ
ートを含むと共に所与の制御信号が入力され、制御信号
の設定が第１の表示モードから第３の表示モードに切り
替えられた場合に前記第１のパターンデータを第３の表
示モード用の第３のパターンデータに変換して出力する
第３の論理演算手段と、前記制御信号が入力され、制御
信号の設定が第１の表示モードから第３の表示モードに
切り替えられた場合に前記第１のアドレスに基づいて第
３の表示モード用の第３の取り込み信号を生成する複数
のデコーダ手段と、前記複数のデコーダ手段の各々に対
応して設けられ、前記第３のパターンデータを前記第３
の取り込み信号に基づいて一時記憶する複数の一時記憶
手段と、前記一時記憶手段の出力に基づいて、表示パネ
ルに設けられる複数の信号線に対して信号を供給する信
号線駆動手段とを含むことを特徴とする。
【００１４】本発明によれば、制御信号の設定が第３の
表示モードに切り替わると、第３の論理演算手段は、第
１のパターンデータを第３の表示モード用の第３のパタ
ーンデータに変換し、デコーダ手段は、第３の表示モー
ド用の第３の取り込み信号を生成する。そして第３の論
理演算手段から出力された上記第３のパターンデータ
は、上記第３の取り込み信号により一時記憶手段に記憶
され、一時記憶手段から信号線駆動手段へと転送され
る。即ち第３の論理演算手段により、パターンデータ毎
の反転処理が行われ、デコーダ手段及び一時記憶手段に
より、パターンデータの配置変換が行われる。これによ
り、第３の表示モードへの切り替え、即ち表示パネルに
表示される画像の例えば左右反転が可能となり、多様な
実装形態に対応することが可能となる。また本発明の駆
動装置を含む表示装置の表示の多様性を高めることもで
きる。しかも、本発明によれば、第３の論理演算手段で
の変換と、デコーダ手段での第３の取り込み信号の生成
とを、共通の制御信号を用いて制御できるため、制御の
簡易化を図ることができる。
【００１５】また本発明に係る駆動装置は、表示パネル
に設けられる複数の走査線に対して信号を供給する走査
線駆動手段と、第１のアドレスを生成するアドレス生成
手段と、コードデータを記憶するコードデータ記憶手段
と、前記コードデータで指定される第１のパターンデー
タを記憶するパターンデータ記憶手段と、複数の論理ゲ
ートを含むと共に所与の制御信号が入力され、制御信号
の設定が第１の表示モードから第４の表示モードに切り
替えられた場合に前記第１のアドレスを第４の表示モー
ド用の第４のアドレスに変換して前記コードデータ記憶
手段に出力する第１の論理演算手段と、複数の論理ゲー
トを含むと共に前記制御信号が入力され、制御信号の設
定が第１の表示モードから第４の表示モードに切り替え
られた場合に前記第１のアドレスを第４の表示モード用
の第４のアドレスに変換して前記パターンデータ記憶手
段に出力する第２の論理演算手段と、複数の論理ゲート
を含むと共に前記制御信号が入力され、制御信号の設定
が第１の表示モードから第４の表示モードに切り替えら
れた場合に前記第１のパターンデータを第４の表示モー
ド用の第４のパターンデータに変換して出力する第３の
論理演算手段と、前記制御信号が入力され、制御信号の
設定が第１の表示モードから第４の表示モードに切り替
えられた場合に前記第１のアドレスに基づいて第４の表
示モード用の第４の取り込み信号を生成する複数のデコ
ーダ手段と、前記複数のデコーダ手段の各々に対応して
設けられ、前記第４のパターンデータを前記第４の取り
込み信号に基づいて一時記憶する複数の一時記憶手段
と、前記一時記憶手段の出力に基づいて、表示パネルに
設けられる複数の信号線に対して信号を供給する信号線
駆動手段とを含むことを特徴とする。
【００１６】本発明によれば、第３の論理演算手段、デ
コーダ手段、一時記憶手段により、例えば左右反転処理
が行われ、第１、第２の論理演算手段により例えば上下
反転処理が行われる。これにより第４の表示モードへの
切り替え、即ち表示パネルに表示される画像の例えば上
下左右反転が可能となる。この結果、多様な実装形態へ
の対応が可能となり、また表示の多様性を高めることが
可能となる。
【００１７】また本発明は、前記コードデータ記憶手段
が、初期アドレスの設定後に外部制御手段がコードデー
タを書き込む毎に、インクリメント及びデクリメントの
いずれか一方の方向に書き込みアドレスを自動的に順次
変化させ、前記アドレス生成手段が、前記第１のアドレ
スを、前記一方と同一の方向に変化させ、前記第２の論
理演算手段が、前記制御信号の設定が第１の表示モード
から第４の表示モードに切り替えられた場合に、前記第
４のアドレスを前記一方とは異なる方向に変化させるこ
とを特徴とする。
【００１８】このようにすれば、処理の単純化、第１、
第２の論理演算手段の構成の簡易化、外部制御手段の処
理負担の軽減化等を図ることができる。
【００１９】また本発明は、前記制御信号を、表示パネ
ルの実装形態に応じて設定変更可能な外部端子からの信
号及び内蔵レジスタの内容のいずれかに基づき生成する
ことを特徴とする。
【００２０】このようにすれば、外部端子信号を外部制
御手段が制御したり、外部端子信号を所与のレベルに固
定したり、内蔵レジスタの内容を外部制御信号が書き換
えることで、制御信号の設定を変更できる。これによ
り、多様な実装形態に容易に対応できる。
【００２１】また本発明に係る電子機器は、上記のいず
れかの駆動装置を含むことを特徴とする。
【００２２】このようによれば、携帯電話、ＰＨＳ、セ
ルラーフォン、ページャ、プリンタ、オーディオ機器、
携帯型情報機器、テレビ、パーソナルコンピュータ、プ
ロジェクタ等の電子機器への駆動装置或いは駆動装置を
含む表示装置の実装に多様性を持たせることができる。
これにより電子機器の小型化、低コスト化を図れる。ま
た電子機器が含む表示装置の表示に多様性を持たせるこ
とも可能となる。
【００２３】
【発明の実施の形態】以下、本発明の好適な実施例につ
いて図面を用いて説明する。
【００２４】（実施例１）図１に、実施例１の液晶駆動
装置の構成例を示す。この液晶駆動装置は、片方向シフ
トレジスタ１、走査線駆動回路２、信号線駆動回路４、
ラッチ部５、アドレス生成回路６、論理演算回路７、表
示メモリ８を含む。走査線駆動回路２は、液晶表示パネ
ル３に設けられる複数の走査線Ｙ１〜Ｙｍに対して信号
を供給するものであり、具体的には、走査線に対してＹ
１、Ｙ２・・・・Ｙｍの順で選択レベルを出力してゆ
く。片方向シフトレジスタ１は、この線順次駆動の際
に、どの走査線を選択するかを決めるための信号を走査
線駆動回路２に出力する。信号線駆動回路４は、ラッチ
部５に一時記憶された表示データに基づいて、液晶表示
パネル３に設けられる複数の信号線Ｘ１〜Ｘｎに対して
信号を供給する。表示メモリ８は、その各ビットが、ド
ットマトリックス型の液晶表示パネル３の各ドットと一
対一に対応するように構成されると共に、書き込み用、
読み出し用のデータバス、アドレスバス、制御線が接続
される。アドレス生成回路６は、ＲＥＡＤアドレスＡ
（第１のアドレス）を生成し、それを論理演算回路７に
出力する。論理演算回路７は、本実施例の要部であり、
制御信号ＤＩＲが所与のレベルである場合に、ＲＥＡＤ
アドレスＡをＲＥＡＤアドレスＢ（第２のアドレス）に
変換し、それを表示メモリ８に出力する。この論理演算
回路７は複数の論理ゲートにより構成される。
【００２５】図２に、本実施例の液晶駆動装置を含む液
晶表示装置（液晶モジュール）４０の斜視図の一例を示
す。液晶表示パネル３は、２枚のガラス基板と、これら
の間に封入された液晶層とを含む。また液晶表示パネル
３上には、透明導電膜から成る走査線、信号線が形成さ
れている。そして液晶表示パネル３には、金属の導電膜
が印刷されたポリイミドテープ１０が接続されており、
このポリイミドテープ上には、本実施例の液晶駆動装置
に相当するＩＣチップ１１が実装されている。この実装
形態は、一般的にＴａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋ
ａｇｅ（以下ＴＣＰとする）と呼ばれる。そして、この
ような液晶表示装置４０を電子機器の１つである携帯電
話に実装する場合、例えば図３のように実装する。即ち
ポリイミドテープ１０の一端に接続される液晶表示パネ
ル３を携帯電話の表示部４２の位置に取り付ける。また
ポリイミドテープ１０の他端をプリント基板１３上の接
続領域４４に半田付けする。このプリント基板１３上に
は、制御用、無線用のＩＣチップ、配線等が設けられて
いる。図４に、このような液晶表示装置４０の実装形態
の側面図及び正面図を示す。この場合、表示画面４６に
は、通常モード（第１の表示モード）での画像が表示さ
れている。
【００２６】しかしながら、図３、図４に示す実装形態
ではプリント基板１３の中間位置に接続領域４４を設け
なければならず、この接続領域４４の存在は、プリント
基板１３上のＩＣチップ間の配線接続の妨げとなる。図
５、図６に、この問題を解決できる実装形態の例を示
す。図５、図６の実施形態では、プリント基板１３の端
部に接続領域４４が設けられるため、プリント基板１３
上のＩＣチップ間の配線接続を容易化できる。しかしな
がら図５のような形態で実装する場合には、表示画面４
６に表示する画像を図７（Ｂ）に示すように上下反転
（第２の表示モード）する必要がある。また図４では表
示画面４６が上側ガラス基板側に設定されているが、図
５では、下側ガラス基板側に設定されている。従って、
液晶表示装置４０が反射型である場合には、図４と図５
とで反射板の設ける位置を異ならせる必要がある。一
方、図６では、反射板の設ける位置を異ならせる必要は
ないが、表示画面４６に表示する画像を図７（Ｄ）に示
すように上下左右反転（第４の表示モード）する必要が
ある。この上下左右反転は、図７（Ｂ）に示す上下反転
（第２の表示モード）と図７（Ｃ）に示す左右反転（第
３の表示モード）とを組み合わせることで実現される。
【００２７】以上のように、液晶表示装置４０を電子機
器に実装する場合、電子機器の形状の制約により機器ご
とに様々な形態で実装されることになる。そこで本発明
では図１に示すような論理演算回路を設け、この論理演
算回路及び制御信号ＤＩＲを用いてＲＥＡＤアドレスを
種々のアドレスに変換する。これにより図７（Ａ）〜図
７（Ｄ）に示すような種々の表示モードの画像を表示
し、図４、図５、図６に示すような様々な実装形態に対
応している。
【００２８】次に本実施例の動作について説明する。ま
ず液晶駆動装置の外部制御手段であるＣＰＵ（或いはマ
イクロコンピュータ）等から表示メモリ８に対して、Ｗ
Ｒアドレスにより特定される位置に表示データであるＷ
Ｒデータが書き込まれる。この時、ＷＲを例えばＬレベ
ルとして表示メモリ８を書き込みモードにする。
【００２９】図８に表示メモリ８の構成例を示す。この
例では表示メモリ８の各１ビットが液晶表示パネル３の
各１ドットに対応する。つまり図８の縦方向のアドレス
は走査線に対応し、横方向のアドレスは信号線に対応す
る。
【００３０】片方向シフトレジスタ１は、ラインクロッ
ク（線順次クロック）によりシフト動作し、走査線駆動
回路２は、この片方向シフトレジスタ１の出力に基づい
て走査線に選択レベル・非選択レベルのいずれかを出力
する。そして走査線のいずれかが選択された場合、選択
された走査線に対応した表示データが表示メモリ８から
読み出され、その表示データが、ラッチ部５に保持され
ると共に信号線駆動回路４に出力される。この時、アド
レス生成回路６はＲＥＡＤアドレスＡを出力し、論理演
算回路７は、このＲＥＡＤアドレスＡをＲＥＡＤアドレ
スＢに変換し、このＲＥＡＤアドレスＢで特定される表
示データが表示メモリ８から読み出される。またこの際
に、ＲＥＡＤを例えばＬレベルとして表示メモリ８を読
み出しモードにする。以上の一連の動作により、液晶表
示パネル３の走査線、信号線に対して信号が送られ、液
晶表示パネル３の線順次駆動が行われる。
【００３１】なお図９に、片方向シフトレジスタ１の１
ビット分の回路（図１の片方向シフトレジスタ１の点線
で囲まれる部分）の詳細例を示す。図９の回路は、複数
のクロックドゲート１５〜２０により構成されている。
この回路では、ラインクロックの立ち上がり時にＡ端子
のレベルがＢ端子に転送され、ラインクロックがＨ及び
Ｌレベルの期間ではデータが保持される。
【００３２】さて図１の液晶駆動装置では、上記のよう
な様々な実装形態に対応するために、表示メモリ８に入
力されるＲＥＡＤアドレスＢを制御信号ＤＩＲの設定に
より変化させている。即ち走査線駆動回路２側では、片
方向シフトレジスタ１をシフト動作させることで、走査
線をＹ１、Ｙ２・・・Ｙｍの順で走査させる。一方、信
号線駆動回路４側では、論理演算回路７に入力されるＤ
ＩＲの設定によりＲＥＡＤアドレスＢを変化させ、これ
により表示メモリ８からラッチ部５への表示データの読
み出し順序を変化させる。
【００３３】なお図１０に論理演算回路の構成例を示
す。この回路は複数のＥＸ−ＯＲゲート３１、３２、３
３を含む。もちろん論理演算回路の構成は図１０に示す
ものに限られるものではない。例えば図１１に示すよう
に、ＯＲゲートやＡＮＤゲート等を組み合わせた複合ゲ
ート３４、３５、３６で構成する等、種々の変形実施が
可能である。
【００３４】次に図１２のタイミングチャートを用いて
本実施例の動作の詳細を説明する。片方向シフトレジス
タ１は、ラインクロックに同期してシフト動作する。こ
れにより、走査線駆動回路２に接続される走査線は、図
１２に示すようにラインクロックの立ち上がりに同期し
てＹ１・・・Ｙｍの順で選択レベルになる。
【００３５】一方、論理演算回路７は例えば図１０に示
すように複数のＥＸ−ＯＲゲートにより構成されてい
る。従って、制御信号ＤＩＲがＬレベルの場合には、ア
ドレス生成回路６から出力されるＲＥＡＤアドレスＡと
同レベルの信号が、そのままＲＥＡＤアドレスＢとして
出力される。このためＲＥＡＤアドレスＡが０の場合に
は、アドレス０に格納される表示データが表示メモリ８
から読み出され、この表示データが、ラインクロックの
立ち上がりでラッチ部５に保持される。そして信号線駆
動回路４は、この保持された表示データに基づく信号を
信号線Ｘ１〜Ｘｎに出力する。ここで図１のアドレス生
成回路６は、例えばラインクロックの立ち下がりで動作
するカウンタで構成されており、０、１、２、・・・ｍ
−１、ｍというようにＲＥＡＤアドレスＡを変化させ
る。従ってＤＩＲがＬレベルの場合には、表示メモリ８
に入力されるＲＥＡＤアドレスＢも、０、１、２、・・
・ｍ−１、ｍというように変化する。
【００３６】一方、ＤＩＲがＨレベルの場合には、アド
レス生成回路６から出力されるＲＥＡＤアドレスＡを反
転した信号がＲＥＡＤアドレスＢとして出力される。即
ち論理演算回路７が含むＥＸ−ＯＲゲートがＲＥＡＤア
ドレスＡを反転した信号を出力する。従ってＲＥＡＤア
ドレスＡが０且つＲＥＡＤアドレスＡ、Ｂが４ビットで
構成されている場合には、ＲＥＡＤアドレスＢは１５に
なる。この結果、表示メモリ８のアドレス１５に格納さ
れる表示データが読み出され、この表示データが、ライ
ンクロックの立ち上がりでラッチ部５に保持される。そ
して信号線駆動回路４は、この保持された表示データに
基づく信号を信号線Ｘ１〜Ｘｎに出力する。従って、Ｄ
ＩＲがＨレベルの場合には、ＲＥＡＤアドレスＡは０、
１、２、・・・ｍ−１、ｍというように変化するのに対
して、ＲＥＡＤアドレスＢはｍ、ｍ−１、ｍ−２、・・
・１、０というように変化する（図１２のＲＥＡＤアド
レスＢのカッコ内を参照）。
【００３７】以上に説明したように、図１の液晶駆動装
置では、制御信号ＤＩＲのレベルにより、論理演算回路
７から表示メモリ８に対して出力されるＲＥＡＤアドレ
スＢのレベルを変化させている。即ち、アドレス生成回
路６の出力の正転信号と反転信号のいずれを表示メモリ
８に入力するかを、ＤＩＲのレベルにより切り替えてい
る。従ってＤＩＲがＬレベルの場合には図７（Ａ）の表
示（第１の表示モード）がなされ、ＤＩＲがＨレベルの
場合には図７（Ｂ）の表示（第２の表示モード）がなさ
れることになる。この結果、ＤＩＲのレベルを切り替え
るだけで、図４、図５の両方の実装形態に対応できるこ
とになる。
【００３８】なお制御信号ＤＩＲは、液晶駆動装置が形
成されるＩＣチップの外部端子から入力される信号に基
づき生成したり、液晶駆動装置に内蔵されるレジスタの
内容に基づき生成することができる。外部端子信号によ
りＤＩＲを生成する場合には、外部端子信号を実装形態
に合わせたレベル（Ｈレベル又はＬレベル）に固定した
り、外部制御手段であるＣＰＵ等がこの外部端子信号を
制御する。内蔵レジスタの内容に基づいてＤＩＲを生成
する場合には、ＣＰＵ等が内蔵レジスタにアクセスし、
実装形態に沿うように内蔵レジスタの内容を書き換え
る。この主の液晶駆動装置では非常に多数の端子が必要
とされるため、端子数の節減のためには内蔵レジスタを
用いる手法の方が有利である。
【００３９】図１３に、本実施例の第１の比較例となる
液晶駆動装置の構成を示す。図１と図１３を比較すれば
明らかなように、この第１の比較例では論理演算回路７
が設けられておらず、その代わりに双方向シフトレジス
タ９が設けられている。
【００４０】図１４に、双方向シフトレジスタ９の１ビ
ット分の回路（図１３の双方向シフトレジスタ９の点線
で囲まれる部分）の詳細例を示す。図１４の回路は、ク
ロックドゲート２１〜３０により構成されている。この
回路では、ＤＩＲがＬレベルの場合には、ラインクロッ
クの立ち上がり時にＡ端子のレベルがＢ端子に転送され
る。またＤＩＲがＨレベルの場合には、ラインクロック
の立ち上がり時にＢ端子のレベルがＡ端子に転送され
る。即ちＤＩＲのレベルに応じて、データのシフト方向
が切り替わる。
【００４１】図１３の第１の比較例で図４、図５の実装
形態に対応するためには、ＤＩＲのレベルを切り替え、
双方向シフトレジスタ９のシフト方向を切り替える。例
えば図１３では、ＤＩＲがＬレベルの場合には走査線が
Ｙ１、Ｙ２・・・Ｙｍの順で走査がされる。またＤＩＲ
がＨレベルの場合には走査線がＹｍ、Ｙｍ−１・・・Ｙ
１の順で走査がされる。またこの時、表示メモリ８から
は、ＤＩＲのレベルに依らず常にＲＥＡＤアドレス０〜
ＲＥＡＤアドレスｍの順で表示データが読み出され、信
号線に出力される。従って図１３の第１の比較例によっ
ても、液晶表示パネル３に表示する画面の上下反転が可
能となる。
【００４２】しかしながら図１３の第１の比較例では、
走査線の走査方向を切り替えるために双方向シフトレジ
スタ９が必要となる。そしてこの双方向シフトレジスタ
９のビット数は、走査線の本数と同数となるため、液晶
駆動装置をＩＣチップに搭載する場合において多くの面
積を占めてしまうという問題がある。例えばＶＧＡサイ
ズと呼ばれる大きさの液晶表示パネル３では、画面のド
ット構成が縦４８０ドット×横６４０ドットとなり、走
査線が４８０本必要となるため、双方向シフトレジスタ
９の占有面積は非常に大きなものとなる。
【００４３】これに対して、本実施例では、双方向シフ
トレジスタを設けなくても、実装形態に合わせた画面表
示が可能となるため、液晶駆動装置の小規模化、低コス
ト化を図ることができる。
【００４４】上記第１の比較例と異なる第２の比較例と
して、走査線をＹ１、Ｙ２・・・・Ｙｍの順で走査する
片方シフトレジスタを含む液晶駆動装置を搭載した第１
のＩＣチップと、走査線をＹｍ、Ｙｍ−１・・・・Ｙ１
の順で走査する片方シフトレジスタを含む液晶駆動装置
を搭載した第２のＩＣチップとを２つ用意するものも考
えられる。この第２の比較例では、液晶表示パネルに接
続するＩＣチップ（液晶駆動装置）として、前記第１、
第２のＩＣチップのいずれかを選択することで、実装形
態の相違に対応する。しかしながら、この第２の比較例
では、実装形態に合わせて複数の機種を用意しなければ
ならなくなる。従って液晶駆動装置或いは液晶表示装置
の機種数が増加し、量産コストや管理費等が増加してし
まう。また実装形態に合わせて複数のＩＣチップを用意
する必要があるため、フォト工程のガラスマスクも複数
用意しなければならなくなり、コストの更なる上昇を招
く。
【００４５】これに対して本実施例では、複数の機種を
用意しなくても、実装形態に合わせた画像表示が可能と
なるため、液晶駆動装置の低コスト化を図ることができ
る。
【００４６】一方、特開平７−１５２３３９に開示され
る背景技術は、図１の論理演算回路７を表示制御ＲＯＭ
に置き換えたものに類似する。しかしながら、表示制御
ＲＯＭには、表示メモリと同程度のメモリ容量が要求さ
れるため、この背景技術では、例えば図１５（Ａ）のレ
イアウト例に示すように、チップ面積が非常に大きくな
ってしまう。一方、本実施例によれば図１５（Ｂ）に示
すように、表示制御ＲＯＭが必要なく、また論理演算回
路の占有面積は非常に小さいため、チップ面積を図１５
（Ａ）に比べて格段に小さくできる。また図１５（Ａ）
に示すように、表示制御ＲＯＭは、それを構成するトラ
ンジスタを全て１つにまとめて配置しなければならない
ため、表示制御ＲＯＭの存在がレイアウトの自由度を制
限する要因となってしまう。これに対して、論理演算回
路は、自動配置配線等を用いて論理回路部内に配置する
ことができる。このため、論理演算回路の存在は、レイ
アウトの自由度の制限とならず、従って本実施例によれ
ばチップ面積の更なる小規模化を図れる。
【００４７】特に、近年、液晶表示装置に対するローパ
ワー化の要求により液晶駆動電圧の低電圧化が図られて
いる。このため、大きな面積を必要とする高耐圧素子が
必要なくなり、図１５（Ａ）、（Ｂ）に示すように、駆
動回路部（走査線駆動回路、信号線駆動回路等）がこれ
までに比べて小規模化されてきている。従って、駆動回
路部以外の部分の面積を、如何に小規模化するかが重要
な課題となっている。本実施例によれば、シフトレジス
タを小規模化できると共に表示制御ＲＯＭに比べて小規
模の論理演算回路を用いているため、上記課題に応える
ことができる。
【００４８】また前記背景技術では、表示制御ＲＯＭの
記憶内容を機種毎に変更しなければならないため、管理
費やフォト工程用ガラスマスクの増加を招く。これに対
し本実施例によれば、制御信号ＤＩＲの設定により表示
メモリのＲＥＡＤアドレスを変更できるため、１機種で
多様な実装形態に対応でき、管理費やフォト工程用ガラ
スマスクの削減を図れる。
【００４９】さて本実施例では、初期アドレス設定後に
表示メモリ８に対してＣＰＵ（外部制御手段）がＷＲデ
ータを書き込む毎に、ＷＲアドレスが自動的にインクリ
メント（或いはデクリメント）するようになっている。
このようにすることで、初期アドレスの設定後は、ＣＰ
Ｕがアドレス設定を行わなくてもＷＲアドレスが自動的
にインクリメントすることになるため、ＣＰＵの処理負
担を大幅に軽減できる。図１６に、このようなＷＲアド
レスの自動インクリメントを実現する回路の例を示す。
【００５０】ＣＰＵからの入力データが、初期アドレス
なのか、表示メモリ８への書き込みデータなのかの判断
は、コマンドデコーダ５４が、ＣＰＵからのＷＲ信号や
その他の信号を解析することにより行う。コマンドデコ
ーダ５４がＣＰＵからの入力データを初期アドレスであ
ると判断した場合には、コマンドａ信号がコマンドデコ
ーダ５４からタイミング生成回路５２に出力される。そ
してこれを受けたタイミング生成回路５２は、指示信号
を用いてプリセット付きカウンタ５０に対してプリセッ
トを指示する。するとプリセット付きカウンタ５０は、
ＣＰＵからの入力データを初期アドレスと判断し、タイ
ミング生成回路５２からのクロックを用いて初期アドレ
スのプリセット動作を行う。
【００５１】一方、コマンドデコーダ５４が、ＣＰＵか
らの入力データを表示メモリ８への書き込みデータであ
ると判断した場合には、コマンドｂ信号がコマンドデコ
ーダ５４からタイミング生成回路５２に出力される。そ
してこれを受けたタイミング生成回路５２は、指示信号
を用いてプリセット付きカウンタ５０にカウントアップ
を指示する。すると、プリセット付きカウンタ５０は、
タイミング生成回路５２からのクロックを用いてカウン
タのカウントアップ動作を行う。そしてこのようにして
順次カウントアップされるＷＲアドレスは表示メモリ８
に出力される。
【００５２】以上のようにしてＷＲアドレスの自動イン
クリメントが可能となる。そして本実施例では、読み出
し動作の際には、アドレス生成回路６の出力であるＲＥ
ＡＤアドレスＡをＷＲアドレスと同方向に変化させてい
る。即ちＲＥＡＤアドレスＡを、ＷＲアドレスと同様に
順次インクリメントしている。そして、ＤＩＲがＨレベ
ルとなり第１の表示モードから第２の表示モード（上下
反転）に切り替えられた場合には、論理演算回路７は、
ＲＥＡＤアドレスＢをＷＲアドレスと逆方向に変化させ
ている。即ちＲＥＡＤアドレスＢをＷＲアドレスとは逆
に順次デクリメントしている。
【００５３】以上のように本実施例では、表示メモリ８
のＷＲアドレスの変化の方向とＲＥＡＤアドレスの変化
の方向を揃えているため、表示メモリ８の書き込み、読
み出し処理を単純化できる。またこのようにすること
で、論理演算回路７は、単にＲＥＡＤアドレスの変化の
方向を変えるだけで、表示モードの切り替えに対応でき
るため、論理演算回路７の構成を簡易化でき、論理演算
回路７の論理ゲート数を少なくできる。またＷＲアドレ
スが自動的にインクリメントされるため、ＣＰＵの処理
負担の軽減化も図れる。 （実施例２）図１７に実施例２の構成例を示す。図１７
に示すように、実施例２では、表示メモリ８がコードデ
ータメモリ６０、ＣＧＲＯＭ６２を含み、論理演算回路
７が第１、第２の論理演算回路６４、６６を含む。ここ
でコードデータメモリ６０は、キャラクタコードデータ
等を記憶するものであり、ＣＧＲＯＭ６２は、上記キャ
ラクタコードで指定されるパターンデータを記憶するも
のである。
【００５４】図１８（Ａ）にコードデータメモリ６０の
メモリマップ例を示す。本実施例では、行アドレス０〜
２の各位置に１２キャラクタ分のキャラクタコードデー
タが記憶され、行アドレス３、４の位置にはドットイメ
ージデータが記憶される。これにより図１８（Ｂ）に示
すように、キャラクタコード領域７０には、３×１２＝
３６個のキャラクタを表示でき、ドットイメージ領域７
２には、液晶駆動装置の使用者が所望する任意の画像を
表示できる。
【００５５】なお図１９に、列アドレス、ラスタアドレ
ス、行アドレスの関係を示す。列アドレスは、キャラク
タが表示される列を特定するものであり、本実施例では
列アドレスは０〜１１の間で変化する。またラスタアド
レスは、各キャラクタを構成するドットの行を特定する
ものであり、本実施例ではラスタアドレスは０〜７の間
で変化する。また行アドレスは、キャラクタ及びドット
イメージが表示される行を特定するものであり、本実施
例では行アドレスは０〜４の間で変化する。本実施例で
は、列アドレスが例えば０から１１に変化するとラスタ
アドレスが１つ変化する。またラスタアドレスが例えば
０から７に変化すると行アドレスが１つ変化する。
【００５６】これらの行アドレス、ラスタアドレス、列
アドレスは、図１７に示すように、アドレス生成回路６
が生成する。そして行アドレスは第１の論理演算回路６
４に、ラスタアドレスは第２の論理演算回路６６に、列
アドレスはラッチ部に出力される。第１の論理演算回路
６４は、入力された行アドレスを変換し、変換されたア
ドレスをコードデータメモリ６０に出力する。一方、第
２の論理演算回路６６は、入力されたラスタアドレスを
変換し、変換されたアドレスをＣＧＲＯＭ６２に出力す
る。
【００５７】次に本実施例の動作について図２０
（Ａ）、（Ｂ）を用いて説明する。第１の論理演算回路
６４は、ＤＩＲがＬレベルの場合に、図２０（Ａ）に示
すように、アドレス生成回路６からの行アドレスの正転
信号をコードデータメモリ６０に出力する。即ち行アド
レスが０、１、２、３、４と変化した場合に、第１の論
理演算回路６４の出力も０、１、２、３、４というよう
に変化する。一方、ＤＩＲがＨレベルの場合には、第１
の論理演算回路６４は、行アドレスの反転信号をコード
データメモリ６０に出力する。但しドットイメージデー
タに対応する行アドレス（行アドレス３、４）について
は反転しない。即ち行アドレスが０、１、２、３、４と
変化した場合に、第１の論理演算回路６４の出力は２、
１、０、３、４というように変化する。
【００５８】第２の論理演算回路６６は、ＤＩＲがＬレ
ベルの場合に、図２０（Ｂ）に示すように、アドレス生
成回路６からのラスタアドレスの正転信号をＣＧＲＯＭ
６２に出力する。即ちラスタアドレスが０、１、２・・
・７と変化した場合に、第２の論理演算回路６６の出力
も０、１、２・・・７というように変化する。一方、Ｄ
ＩＲがＨレベルの場合には、第２の論理演算回路６６
は、ラスタアドレスの反転信号をＣＧＲＯＭ６２に出力
する。即ちラスタアドレスが０、１、２・・・７と変化
した場合に、第２の論理演算回路６６の出力は７、６、
５・・・０というように変化する。
【００５９】以上のようにすることで本実施例によれ
ば、ＤＩＲのレベルを切り替えるだけで、図７（Ａ）の
第１の表示モードと図７（Ｂ）の第２の表示モード（上
下反転）との間の切り替えが可能となり、図４、図５に
示す実装形態に対応することが可能となる。特に本実施
例によれば、第１、第２の論理演算回路６４、６６の間
で、共通の制御信号ＤＩＲを使用できるため、制御の簡
易化を図れる。また第１、第２の論理演算回路６４、６
６は共に表示制御ＲＯＭではなく論理ゲートにより構成
できるため、チップ面積の最適化を図れる。なお特開平
７−１５２３３９の背景技術では、キャラクタの上下反
転は、ＣＧＲＯＭの記憶内容を書き換えることにより行
うことになるが、いずれにせよ第１の表示モード用の機
種と、第２の表示モード用の機種が必要になり、管理費
の増加を招く。 （実施例３）図２１に実施例３の構成例を示す。図２１
に示すように、実施例３では、第３の論理演算回路９０
が新たに設けられると共に、ラッチ部８０が、デコーダ
８２-0〜８２-11、ラッチ８４-0〜８４-11を含む。
【００６０】図２２（Ａ）に、第３の論理演算回路９０
の回路例を示す。この回路は、複数のクロックドゲート
１００〜１０７を含む。ＤＩＲがＬレベルの場合には、
下側のクロックドゲート１００〜１０３が選択される。
これにより、図２２（Ｂ）の真理値表に示すように、入
力信号ＭＤ０〜ＭＤ４のレベルがそのままＱＭＤ０〜Ｑ
ＭＤ４に出力される。一方、ＤＩＲがＨレベルの場合に
は、上側のクロックドゲート１０４〜１０７が選択され
る。これにより、図２２（Ｂ）の真理値表に示すよう
に、ＭＤ４、ＭＤ３、ＭＤ２、ＭＤ１、ＭＤ０のレベル
がＱＭＤ０〜ＱＭＤ４に出力される。このような第３の
論理演算回路９０を設け、ＣＧＲＯＭ６２の出力をこの
第３の論理演算回路９０に入力することで、キャラクタ
単位での左右反転が可能となる。即ち図７（Ａ）に１０
８で示す”Ｆ”のキャラクタを、図７（Ｃ）の１０９に
示すように左右反転することが可能となる。そしてＤＩ
ＲがＬレベルの時には、キャラクタは左右反転せず、Ｄ
ＩＲがＨレベルの時に、図７（Ａ）、（Ｃ）の１０８、
１０９に示すようにキャラクタ毎の左右反転が行われ
る。
【００６１】第３の論理演算回路９０の出力は、ラッチ
８４-0〜８４-11に接続されている。ラッチ８４-0〜８
４-11は、各々、ラッチ信号（取り込み信号）８６-0〜
８６-11がＨレベルの時に第３の論理演算回路９０の出
力を取り込み、これを保持する。またラインクロックが
Ｈレベルになると、保持されたデータを信号線駆動回路
に出力する。
【００６２】デコーダ８２-0〜８２-11には、制御信号
ＤＩＲが入力されると共にアドレス生成回路６から列ア
ドレスが入力される。そして、デコーダ８２-0〜８２-1
1は、入力された列アドレスをデコードすることでラッ
チ信号８６-0〜８６-11を生成し、これをラッチ８４-0
〜８４-11に出力する。図２３にデコーダ８２-0〜８２-
11の具体的な回路例を示す。デコーダ８２-0を例にとる
と、ＤＩＲがＬレベルの場合には左側のＮチャネルトラ
ンジスタの列１１０-0が選択され、ＤＩＲがＨレベルの
場合には右側の列１１２-0が選択される。そして列アド
レスがインクリメントされると、ＤＩＲがＬレベルの場
合には、デコーダ８２-1内の左側の列１１０-1が選択さ
れ、ＤＩＲがＨレベルの場合には右側の列１１２-1が選
択される。他のデコーダ８２-2〜８２-11についても同
様である。
【００６３】例えばＤＩＲがＬレベルになり左側の列１
１０-0が選択され、この列１１０-0の中の、列アドレス
信号に接続されるＮチャネルトランジスタが全てＯＮに
なり、且つラッチクロックがＨレベルになると、ラッチ
信号８６-0がＨレベルになる。またＤＩＲがＨレベルに
なり右側の列１１２-0が選択され、この列１１２-0の中
の、列アドレス信号に接続されるＮチャネルトランジス
タが全てＯＮになり且つラッチクロックがＨレベルにな
った場合にも、ラッチ信号８６-0はＨレベルになる。他
のデコーダ８２-1〜８２-11についても同様である。
【００６４】次に図２４のタイミングチャートを用いて
本実施例の動作を説明する。まずＤＩＲがＬレベルの場
合を考える。この場合には、図２１の第３の論理演算回
路９０では、キャラクタ毎の左右反転処理は行われな
い。そして、デコーダ８２-0〜８２-11内では、左側の
列１１０-0〜１１０-11が選択される。そして列アドレ
スが順次インクリメントされると、図２４に示すよう
に、ラッチクロックが立ち上がる毎に、ラッチ信号が、
８６-0、８６-1、８６-2・・・８６-11の順で順次立ち
上がる。これにより第３の論理演算回路９０の出力が、
ラッチ８４-0、８４-1、８４-2・・・８４-11の順で５
ビット毎にラッチされることになる。そして最後にライ
ンクロックが立ち上がると、ラッチ８４-0〜８４-11に
保持されていたデータが信号線駆動回路に出力される。
以上により図７（Ａ）に示すような第１の表示モードで
の表示が行われることになる。
【００６５】次にＤＩＲがＨレベルの場合を考える。こ
の場合には、図２１の第３の論理演算回路９０では、キ
ャラクタ毎の左右反転処理が行われる。そして、デコー
ダ８２-0〜８２-11内では、右側の列１１２-0〜１１２-
11が選択される。そして列アドレスが順次インクリメン
トされると、図２４に示すように、ラッチクロックが立
ち上がる毎に、ラッチ信号が、８６-11、８６-10、８６
-9・・・８６-0の順で順次立ち上がる。これによりキャ
ラクタ毎の左右反転処理が施されたキャラクタパターン
データ（第３の論理演算回路９０の出力）が、ラッチ８
４-11、８４-10、８４-9・・・８４-0の順で５ビット毎
にラッチされることになる。そして最後にラインクロッ
クが立ち上がると、ラッチ８４-0〜８４-11に保持され
ていたデータが信号線駆動回路に出力される。以上によ
り図７（Ｃ）に示すような第３の表示モード（左右反
転）での表示が行われることになる。即ち、制御信号Ｄ
ＩＲのレベルを切り替えるだけで、図７（Ａ）の表示と
図７（Ｃ）の表示とを切り替えることが可能となる。
【００６６】図２５に実施例３の変形例の構成を示す。
この変形例では、第１、第２の論理演算回路６４、６６
を含む論理演算回路７が図２１の構成に付加されてい
る。このように論理演算回路７を付加することで、左右
反転のみならず、既に実施例２で説明したように上下反
転も可能となる。そして、この左右反転と上下反転とを
組み合わせることで、図７（Ｄ）に示すような上下左右
（１８０度）反転が可能となる。これにより図６に示す
ような実装形態にも対応できることになる。
【００６７】以上のように本実施例によれば、回路規模
をそれほど大きくすることなく、画像の左右反転、上下
左右反転が可能となり、多様な実装形態に対応できるこ
とになる。また本実施例によれば、第１、第２、第３の
論理演算回路６４、６６、９０、デコーダ８２ー0〜８２
-11の間で、共通の制御信号ＤＩＲを使用することが可
能となり、制御の簡易化を図れる。特に図２５の構成を
採用すれば、上下反転、左右反転、上下左右反転の全て
を行うことが可能となり、図４、図５、図６の全ての実
装形態に対応することも可能となる。 （実施例４）実施例４は、実施例１〜実施例３で説明し
た液晶駆動装置を含む電子機器に関する実施例であり、
図２６にその構成例を示す。図２６の電子機器は、表示
情報出力源１０００、表示情報処理回路１００２、実施
例１〜実施例３の液晶駆動装置１００４、表示パネルの
１つである液晶表示パネル１００６、クロック発生回路
１００８及び電源回路１０１０を含む。表示情報出力源
１０００は、ＲＯＭ、ＲＡＭ等のメモリ、同調回路等を
含み、クロック発生回路１００８からのクロックに基づ
いて、ビデオ信号などの表示情報を出力する。表示情報
処理回路１００２は、クロック発生回路１００８からの
クロックに基づいて表示情報を処理して出力する。この
表示情報処理回路１００２は、例えば増幅・極性反転回
路、位相変調回路、ローテーション回路、ガンマ補正回
路あるいはクランプ回路等を含むことができる。駆動装
置１００４は、走査線駆動回路、信号線駆動回路等を含
み液晶表示パネル１００６の駆動を行う。電源回路１０
１０は、上述の各回路に電源を供給する。
【００６８】このような構成の電子機器として、図２７
（Ａ）に示す携帯電話、図２７（Ｂ）に示すプリンタ、
図２８に示すページャ、あるいはＰＨＳ、セルラーフォ
ン、オーディオ機器、電子手帳、電子卓上計算機、ＰＯ
Ｓ端末、タッチパネルを備えた装置、プロジェクタ、ワ
ードプロセッサ、パーソナルコンピュータ、テレビ、ビ
ューファインダ型又はモニタ直視型のビデオテープレコ
ーダ、カーナビゲーション装置などを挙げることができ
る。
【００６９】図２７（Ａ）に示す携帯電話１１００は、
表示部１１０２、ダイヤルボタン１１０４等を備え、図
２７（Ｂ）に示すプリンタ１１１０は、表示部１１１
２、コントロールパネル１１１４等を備える。これらの
表示部１１０２、１１１２での表示に、実施例１〜３の
液晶駆動装置が利用される。
【００７０】図２８に示すページャ１３００は、金属製
フレーム１３０２内に、液晶表示基板１３０４、バック
ライト１３０６ａを備えたライトガイド１３０６、回路
基板１３０８、第１，第２のシールド板１３１０，１３
１２、２つの弾性導電体１３１４，１３１６、及びフィ
ルムキャリアテープ１３１８を有する。２つの弾性導電
体１３１４，１３１６及びフィルムキャリアテープ１３
１８は、液晶表示基板１３０４と回路基板１３０８とを
接続するものである。
【００７１】ここで、液晶表示基板１３０４は、２枚の
透明基板１３０４ａ，１３０４ｂの間に液晶を封入した
もので、これにより少なくともドットマトリクス型の液
晶表示パネルが構成される。一方の透明基板に、図２６
に示す駆動装置１００４、あるいはこれに加えて表示情
報処理回路１００２を形成することができる。液晶表示
基板１３０４に搭載されない回路は、液晶表示基板の外
付け回路とされ、図２８の場合には回路基板１３０８に
搭載できる。
【００７２】図２８はページャの構成を示すものである
から、液晶表示基板１３０４以外に回路基板１３０８が
必要となるが、電子機器用の一部品として液晶表示装置
が使用される場合であって、透明基板に駆動装置などが
搭載される場合には、その液晶表示装置の最小単位は液
晶表示基板１３０４である。あるいは、液晶表示基板１
３０４を筺体としての金属フレーム１３０２に固定した
ものを、電子機器用の一部品である液晶表示装置として
使用することもできる。さらに、バックライト式の場合
には、金属製フレーム１３０２内に、液晶表示基板１３
０４と、バックライト１３０６ａを備えたライトガイド
１３０６とを組み込んで、液晶表示装置を構成すること
ができる。
【００７３】なお、本発明は上記実施例１〜実施例４に
限定されるものではなく、本発明の要旨の範囲内で種々
の変形実施が可能である。
【００７４】例えば上記実施例では、制御信号が１ビッ
ト信号である場合を主に例にとり説明したが、本発明は
これに限定されず、制御信号を複数ビット信号とするこ
ともできる。このようにすることで、２つの表示モード
間での切り替えのみならず、３以上の表示モード間での
切り替えも可能となる。
【００７５】また本実施例においては、アドレス生成回
路からの出力を、第１の表示モード（通常モード）での
アドレスとして使用したが、本発明はこれに限定されな
い。例えばアドレス生成回路の出力に対して何らかの処
理を施したものを第１の表示モードでのアドレスとして
利用することもできる。
【００７６】また論理演算回路の構成も本実施例で説明
したものに限られるものではなく、種々の変形実施が可
能である。
【００７７】また本発明は、上記実施例１〜実施例３を
組み合わせることで、２つの表示モード間での切り替え
のみならず、３以上の表示モード間での切り替えも可能
となり、実装形態への対応度を更に高めることができ
る。
【００７８】また本実施例では、液晶を用いる駆動装
置、表示装置への適用例を主に説明したが、本発明はこ
れに限らず、ＥＬ（エレクトロ・ルミネッセンス）、Ｖ
ＦＤ（蛍光表示管）等を用いる駆動装置、表示装置にも
適用できる。
【００７９】また液晶表示パネル３には、図２９に示す
ように、キャラクタコード領域と、固定パターン領域と
を持つものがある。固定パターン領域の配置は、液晶表
示パネルのデザインにより様々なものがあり、図２９の
ように、液晶表示パネル３の中央部に固定パターン領域
を配置しているものもある。
【００８０】このような液晶表示パネル３の構成におい
て、表示メモリのメモリマッピングを行う場合、キャラ
クタコード領域と固定パターン領域とを分離してマッピ
ングすることが望ましい。その理由は以下の通りであ
る。即ち表示に多様性をもたせるため、キャラクタコー
ド領域のみで上下スクロール（１ドットずつ表示位置を
ずらす）を行う場合がある。このような場合に、液晶表
示パネル３の例えば中央に固定パターン領域が存在する
と、表示メモリ８のアドレスがこの領域で不連続にな
り、ＣＰＵによる表示制御が複雑になってしまう。
【００８１】本発明によれば、論理演算手段が持つ論理
演算機能を、外部制御信号、内蔵レジスタ等により切り
替え可能にすることで、ＣＰＵの表示制御を複雑化する
ことなく図２９に示すような液晶表示パネルを使用する
ことが可能となる。
【００８２】
【図面の簡単な説明】
【図１】実施例１の構成を示すブロック図である。
【図２】液晶表示装置（液晶モジュール）の一例を示す
斜視図である。
【図３】電子機器への液晶表示装置の実装について説明
するための図である。
【図４】液晶表示装置の実装例を示す図である。
【図５】液晶表示装置の他の実装例を示す図である。
【図６】液晶表示装置の他の実装例を示す図である。
【図７】図７（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、表示
画像の上下反転、左右反転、上下左右反転等について説
明するための図である。
【図８】表示メモリのメモリマップの一例を説明するた
めの図である。
【図９】片方向シフトレジスタの構成の一例を示す回路
図である。
【図１０】論理演算回路の構成の一例を示す回路図であ
る。
【図１１】論理演算回路の構成の他の例を示す回路図で
ある。
【図１２】実施例１の動作を説明するためのタイミング
チャートである。
【図１３】実施例１の比較例の構成を示すブロック図で
ある。
【図１４】双方向シフトレジスタの構成の一例を示す回
路図である。
【図１５】図１５（Ａ）、（Ｂ）は、背景例及び実施例
１のレイアウトの例を示す図である。
【図１６】ＷＲアドレスの自動インクリメントを行う回
路の一例を示す図である。
【図１７】実施例２の構成を示すブロック図である。
【図１８】図１８（Ａ）、（Ｂ）は、表示メモリのメモ
リマップについて説明するための図である。
【図１９】列アドレス、ラスタアドレス、行アドレスに
ついて説明するための図である。
【図２０】実施例２の動作を説明するためのタイミング
チャートである。
【図２１】実施例３の構成を示すブロック図である。
【図２２】図２２（Ａ）は、第３の論理演算回路の構成
例を示す図であり、図２２（Ｂ）はその真理値表を示す
図である。
【図２３】デコーダの構成例を示す図である。
【図２４】実施例３の動作を説明するためのタイミング
チャートである。
【図２５】実施例３の変形例を示すブロック図である。
【図２６】実施例４の電子機器の構成例を示す図であ
る。
【図２７】図２７（Ａ）、（Ｂ）は、電子機器の１つで
ある携帯電話、プリンタの一例を示す図である。
【図２８】電子機器の１つであるページャの一例を示す
図である。
【図２９】キャラクタコード領域と固定パターン領域を
持つ液晶表示パネルの一例を示す図である。
【符号の説明】
１ 片方向シフトレジスタ ２ 走査線駆動回路 ３ 液晶表示パネル ４ 信号線駆動回路 ５ ラッチ部 ６ アドレス生成回路 ７ 論理演算回路 ８ 表示メモリ ９ 双方向シフトレジスタ １０ ポリイミドテープ １１ ＩＣチップ １２ ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａ
ｇｅ） １３ プリント基板 ４０ 液晶表示装置（液晶モジュール） ４４ 接続領域 ４６ 表示画面 ５０ プリセット付きカウンタ ５２ タイミング生成回路 ５４ コマンドデコーダ ６０ コードデータメモリ ６２ ＣＧＲＯＭ ６４ 第１の論理演算回路 ６６ 第２の論理演算回路 ８０ ラッチ部 ８２-0〜８２-11 デコーダ ８４-0〜８４-11 ラッチ ８６-0〜８６-11 ラッチ信号 ９０ 第３の論理演算回路
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/00 - 3/38 G02F 1/133

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 表示パネルに設けられる複数の走査線に
    対して信号を供給する走査線駆動手段と、 第１のアドレスを生成するアドレス生成手段と、 コードデータを記憶するコードデータ記憶手段と、 前記コードデータで指定される第１のパターンデータを
    記憶するパターンデータ記憶手段と、 複数の論理ゲートを含むと共に所与の制御信号が入力さ
    れ、制御信号の設定が第１の表示モードから第３の表示
    モードに切り替えられた場合に前記第１のパターンデー
    タを第３の表示モード用の第３のパターンデータに変換
    して出力する第３の論理演算手段と、 前記制御信号が入力され、制御信号の設定が第１の表示
    モードから第３の表示モードに切り替えられた場合に前
    記第１のアドレスに基づいて第３の表示モード用の第３
    の取り込み信号を生成する複数のデコーダ手段と、 前記複数のデコーダ手段の各々に対応して設けられ、前
    記第３の論理演算手段からの前記第３のパターンデータ
    を前記第３の取り込み信号に基づいて一時記憶する複数
    の一時記憶手段と、 前記一時記憶手段の出力に基づいて、表示パネルに設け
    られる複数の信号線に対して信号を供給する信号線駆動
    手段とを含み、 前記第３の論理演算手段によりパターンデータ毎の反転
    処理を行い、前記デコーダ手段及び前記一時記憶手段に
    よりパターンデータの配置変換を行う ことを特徴とする
    駆動装置。
  2. 【請求項２】 表示パネルに設けられる複数の走査線に
    対して信号を供給する走査線駆動手段と、 第１のアドレスを生成するアドレス生成手段と、 コードデータを記憶するコードデータ記憶手段と、 前記コードデータで指定される第１のパターンデータを
    記憶するパターンデータ記憶手段と、 複数の論理ゲートを含むと共に所与の制御信号が入力さ
    れ、制御信号の設定が第１の表示モードから第４の表示
    モードに切り替えられた場合に前記第１のアドレスを第
    ４の表示モード用の第４のアドレスに変換して前記コー
    ドデータ記憶手段に出力する第１の論理演算手段と、 複数の論理ゲートを含むと共に前記制御信号が入力さ
    れ、制御信号の設定が第１の表示モードから第４の表示
    モードに切り替えられた場合に前記第１のアドレスを第
    ４の表示モード用の第４のアドレスに変換して前記パタ
    ーンデータ記憶手段に出力する第２の論理演算手段と、 複数の論理ゲートを含むと共に前記制御信号が入力さ
    れ、制御信号の設定が第１の表示モードから第４の表示
    モードに切り替えられた場合に前記第１のパターンデー
    タを第４の表示モード用の第４のパターンデータに変換
    して出力する第３の論理演算手段と、 前記制御信号が入力され、制御信号の設定が第１の表示
    モードから第４の表示モードに切り替えられた場合に前
    記第１のアドレスに基づいて第４の表示モード用の第４
    の取り込み信号を生成する複数のデコーダ手段と、 前記複数のデコーダ手段の各々に対応して設けられ、前
    記第３の論理演算手段からの前記第４のパターンデータ
    を前記第４の取り込み信号に基づいて一時記憶する複数
    の一時記憶手段と、 前記一時記憶手段の出力に基づいて、表示パネルに設け
    られる複数の信号線に対して信号を供給する信号線駆動
    手段とを含み、 前記第３の論理演算手段によりパターンデータ毎の反転
    処理を行い、前記デコーダ手段及び前記一時記憶手段に
    よりパターンデータの配置変換を行う ことを特徴とする
    駆動装置。
  3. 【請求項３】 請求項２において、 前記コードデータ記憶手段が、 初期アドレスの設定後に外部制御手段がコードデータを
    書き込む毎に、インクリメント及びデクリメントのいず
    れか一方の方向に書き込みアドレスを自動的に順次変化
    させ、前記アドレス生成手段が、 前記第１のアドレスを、前記一方と同一の方向に変化さ
    せ、 前記第２の論理演算手段は、 前記制御信号の設定が第１の表示モードから第４の表示
    モードに切り替えられた場合に、前記第４のアドレスを
    前記一方とは異なる方向に変化させることを特徴とする
    駆動装置。
  4. 【請求項４】 請求項１乃至３のいずれかにおいて、 前記制御信号を、表示パネルの実装形態に応じて設定変
    更可能な外部端子からの信号及び内蔵レジスタの内容の
    いずれかに基づき生成することを特徴とする駆動装置。
  5. 【請求項５】 請求項１乃至４のいずれかの駆動装置を
    含むことを特徴とする電子機器。
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