JP4725053B2 - 液晶駆動装置及び液晶駆動方法 - Google Patents

Description

本発明は、デジタルカメラや携帯電話端末等の液晶表示パネルを設けた小型携帯機器に好適な液晶駆動装置及び液晶駆動方法に関する。

従来、デジタルカメラ等に用いられる液晶表示パネル（ＬＣＤ）用のＬＣＤモジュールは図１４に示すように構成されていた。同図で、１はＬＣＤ基板であり、このＬＣＤ基板１の大部分を表示領域であるＬＣＤパネル２が占め、ＬＣＤパネル２の図中下方の一辺部に上記ＬＣＤパネル２の各ソース電極に信号電圧を印加駆動するソースドライバ３と、同ＬＣＤパネル２の各ゲート電極を定電圧で走査駆動するゲートドライバ４とが併設される。

このＬＣＤ基板１のソースドライバ３及びゲートドライバ４を備えた辺側にＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔ Ｃｉｒｃｕｉｔ）５を接続して、信号電圧と走査電圧とを供給する。

図１５は、上記ＬＣＤパネル２の電極及び画素の配列を例示するものである。ここでは、Ｘ１〜Ｘ２４０が上記ゲートドライバ４に走査駆動される計２４０本のゲート（走査）電極、Ｙ１〜Ｙ３５２がソースドライバ３によりデジタル画像データに基づいて階調表示駆動される計３５２本のソース（信号）電極である。

この場合、ソースドライバ３により駆動される同一のソース電極に接続された、上下に隣接するＲ，Ｇ，Ｂの各ドット（色要素）は、相互に半ドット分ずれて配置される。

加えて、図中に波線で示す１組の画素Ｃを構成するＲ，Ｇ，Ｂの３ドットが２ラインに跨って三角形状に配列された、所謂「デルタ配列」と呼称される一般に多く採用されている配列を有するものとする。

図１６（Ａ）は、上記ＬＣＤパネル２に画像を表示させるためのエンコーダ回路１０の構成を示すものである。図中、例えばデジタルカメラの撮影モード時のモニタ動作としてスルー画像表示を行なうべく、例えば縦２４０画素×横３５２画素の輝度色差系（ＹＵＶデータ）の各色８ビット、計２４ビットのデジタル画像データが与えられると、この画像データはまず順次ＶＲＡＭ１１に記憶され、表示バッファ１２でバッファリングされた後に水平拡大２倍補間回路１３へ読出される。

図１６（Ｂ）は、ＶＲＡＭ１１から表示バッファ１２に読出される際の画像データの転送順序を示すものであり、一般にラスタスキャンと呼称されている通り、最上行に位置する水平ラインより、各水平ラインを左端から右端へ順次読出され、１本下の水平ラインの左端に移動する、という処理を繰返し、最下行のラインの右端でそのフィールドの画像の読出しが終了すると、次のフィールドの画像の読出しに切り換えるべく、最上行に位置する水平ラインの左端に読出し位置を移動するようになる。

上記水平拡大２倍補間回路１３は、デジタル画像データの各ライン水平方向の構成画素数を２倍に増加させるべく相関演算（補間処理）で変換する。

したがって水平拡大２倍補間回路１３は、縦２４０画素×横７０４画素の輝度色差系（ＹＵＶ）のデジタル画像データをＲＧＢ変換回路１４へ出力する。
このＲＧＢ変換回路１４は、入力された輝度色差系のデジタル画像データをマトリックス演算により原色系（ＲＧＢ）の同データに変換し、パラレル／シリアル（Ｐ／Ｓ）変換回路１５へ出力する。

これら水平拡大２倍補間回路１３、ＲＧＢ変換回路１４及びパラレル／シリアル変換回路１５は、いずれも表示カウンタ１６からのカウント値に従って各データ処理のタイミングが制御される。

パラレル／シリアル変換回路１５は、パラレルに送られてくる原色系の画像データ１画素毎に色成分１ドット分を選択して８ビット単位でシリアルデータに変換し、Ｒ,Ｇ,Ｂ,Ｒ,Ｇ,Ｂ,‥‥の順序でＬＣＤドライバ１７へ出力する。

このＬＣＤドライバ１７は、上記ソースドライバ３及びゲートドライバ４からなるものであり、上記表示カウンタ１６のカウント値に同期してタイミングクロックを発生するＬＣＤタイミングジェネレータ（ＬＣＤ−ＴＧ）１８の制御を受けて、上記ＬＣＤパネル２のソース電極を階調駆動する一方で、ゲート電極を走査駆動する。

図１７は、上記のような回路構成にあって、パラレル／シリアル変換回路１５からＬＣＤドライバ１７に供給されるＲＧＢ各８ビットのシリアル画像データを例示するものである。

この場合、図示する如くパラレル／シリアル変換回路１５に入力される横方向の画素数が増加された原色系の画像データが縦２４０画素×横７０４画素であり、且つＬＣＤパネル２のソース電極数がその半分の３５２本である場合に、パラレル／シリアル変換回路１５は、対応する２ライン中で横方向に隣接する同一色の要素が相互に１．５画素分ずれるように原色系のデジタル画像データを間引き処理（サンプリング処理）により生成してシリアルデータを作成し、ＬＣＤドライバ１７へ出力するもので、これを受けたＬＣＤドライバ１７がＬＣＤパネル２のソース電極を駆動する。図１７中、実際に選択されている画素の各色成分を記号「○」で囲んで示している。

例えば、上記図１５に示すＬＣＤパネル２のソース電極Ｘ１とＸ２に対応する２ライン中で、隣接する同一色成分のドットとして、（Ｘ１，Ｙ１）のドットＲと（Ｘ２，Ｙ３）のドットＲで表示させる画像データを得る場合を考える。

（Ｘ１，Ｙ１）のドットＲは、同一ソース電極の（Ｘ２，Ｙ１）のドットＧより半ドット分右側にずれている。加えて、全ソース電極数がパラレル／シリアル変換回路１５に入力される画像データの横方向の構成画素数の半分であり、画像データの横方向に隣接する２画素分から１つのドットで表示させる色成分のデータをパラレル／シリアル変換回路１５から出力する必要があることから、パラレル／シリアル変換回路１５において、図１７に示すデジタル画像中の行番号「１」、列番号「１」「２」の２つの画素データのうち、右側偶数の列番号「２」の画素データ中のＲ成分が記号「○」で示すように出力データとして選択（サンプリング）されて、ＬＣＤパネル２の（Ｘ１，Ｙ１）のドットＲで表示されることになる。

同様に、ＬＣＤパネル２の（Ｘ２，Ｙ３）のドットＲで表示されるデータは、デジタル画像中の行番号「２」、列番号「５」の画素データ中のＲ成分が記号「○」で示すように選択されることになる。

このように、図１７に示す横方向に隣接する画像データ２画素から１画素を選択し、さらに対応するドットの色成分をデルタ配列を考慮して選択する点から考えると、パラレル／シリアル変換回路１５は対応する２ライン中で横方向に隣接する同一色の要素が相互に１．５画素分ずれるように原色系のデジタル画像データの画素を選択して間引き、ＬＣＤドライバ１７で駆動させることになる。

これとは別に、液晶モジュールの生産時に基板の熱による変形を吸収し、高解像度化に連動する大画面化に伴う回路基板の変形に対応するべく、複数のソースドライバＩＣを搭載したソースドライバ基板を液晶パネルの長辺方向に沿って配置するようにした技術が考えられている。（例えば、特許文献１）
特開２００２−０９８９８７号公報

上記の如く、画像データをその構成画素の走査順序通りに駆動する一般的なＬＣＤドライバ１７、すなわちソースドライバ３及びゲートドライバ４は、上記図１４及び図１５に示したようにＬＣＤ基板１上でＬＣＤパネル２と共に設けられる。そのため、ソースドライバ３及びゲートドライバ４に必要な回路の幅「Ａ」分だけＬＣＤパネル２を必ず上方に配置しなければならず、例えばデジタルカメラであればその背面に配設する液晶表示パネルの位置を制限してしまうなど、回路実装の位置の自由度が低いという不具合があった。

また、上記特許文献１に記載された技術も、大画面化を前提とした液晶モジュールに適用されるものであり、複数のソースドライバＩＣをソースドライバ基板に配列する場合に有効な手段であって、例えばデジタルカメラの背面に設けられる比較的小型の液晶モニタのように、ソースドライバの回路ＩＣが１つのみでよい場合に、そのソースドライバ分の回路幅がソースドライバ基板に必要となる点では上記一般的な液晶ドライバと同様である。

本発明は上記のような実情に鑑みてなされたものであり、その目的とするところは、液晶表示パネルを表示駆動する回路の実装の自由度を上げ、液晶表示パネルを配設する位置の制約を少なくすることが可能な液晶駆動装置及び液晶駆動方法を提供することにある。

請求項１記載の発明は、デルタ配列された原色系のカラーフィルタを有する表示パネルと、輝度色差系のカラー画像データを記憶するビデオメモリと、このビデオメモリに記憶された画像データを上下反転した構成画素の順序で読出して転送出力する転送手段と、この転送手段で得た輝度色差系のカラー画像データをマトリックス演算により原色系のカラー画像データに変換する第１の変換手段と、この第１の変換手段で得たカラー画像データを色成分の配列が前記デルタ配列に対応した配列となるように変換する第２の変換手段と、この第２の変換手段で得たカラー画像データを水平ライン単位で左右反転して、上記表示パネルを水平ライン単位で走査する駆動手段とを具備したことを特徴とする。

請求項２記載の発明は、上記請求項１に記載の発明において、上記転送手段で得たカラー画像データの水平方向の構成画素数を補間処理により２倍に拡大する水平拡大手段をさらに具備し、上記第１の変換手段は、この水平拡大手段で２倍に拡大された輝度色差系のカラー画像データをマトリックス演算により原色系のカラー画像データに変換し、上記第２の変換手段は、上記第１の変換手段で得たカラー画像データ中の偶数番目の水平ラインと奇数番目の水平ラインとで水平方向に隣接する同一色の要素が相互に３画素分ずれるように原色系のカラー画像データの画素を選択して色成分単位でシリアルに変換することを特徴とする。

請求項３記載の発明は、デルタ配列された原色系のカラーフィルタを有する表示パネルに対し、ビデオメモリから読出した輝度色差系のカラー画像データを用いて表示駆動する液晶駆動方法であって、上記ビデオメモリに記憶された画像データを上下反転した構成画素の順序で読出して転送出力する転送工程と、この転送工程で得た輝度色差系のカラー画像データをマトリックス演算により原色系のカラー画像データに変換する第１の変換工程と、この第１の変換工程で得たカラー画像データを色成分の配列が前記デルタ配列に対応した配列となるように変換する第２の変換工程と、この第２の変換工程で得たカラー画像データを水平ライン単位で左右反転して、上記表示パネルを水平ライン単位で走査する駆動工程とを有したことを特徴とする。

本発明によれば、液晶表示パネルを表示駆動する回路の実装の自由度を上げて、液晶表示パネルを配設する位置の制約を少なくすることができる。

（第１の実施形態）
以下本発明をデジタルカメラに備えられるエンコーダ回路に適用した場合の第１の実施形態について図面を参照して説明する。

図１は、このデジタルカメラの構成を示すものであり、デジタルカメラ内の回路構成について説明する。

撮影モードでのモニタリング状態においては、モータ（Ｍ）２１の駆動により合焦位置や絞り位置が移動される、撮影レンズを含むレンズ光学２２の撮影光軸後方に配置された撮像素子であるＣＣＤ２３が、タイミング発生器（ＴＧ）２４、垂直ドライバ２５によって走査駆動され、一定周期毎に結像した光像に対応する光電変換出力を１画面分出力する。

この光電変換出力は、アナログ値の信号の状態でＲＧＢの各原色成分毎に適宜ゲイン調整された後に、サンプルホールド回路（Ｓ／Ｈ）２６でサンプルホールドされ、Ａ／Ｄ変換器２７でデジタルデータに変換され、カラープロセス回路２８で画素補間処理及びγ補正処理を含むカラープロセス処理が行なわれて、デジタル値の輝度信号Ｙ及び色差信号Ｃｂ，Ｃｒ（ＹＵＶ信号）が生成され、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）コントローラ２９に出力される。

ＤＭＡコントローラ２９は、カラープロセス回路２８の出力する輝度信号Ｙ及び色差信号Ｃｂ，Ｃｒを、同じくカラープロセス回路２８からの複合同期信号、メモリ書込みイネーブル信号、及びクロック信号を用いて一度ＤＭＡコントローラ２９内部のバッファに書込み、ＤＲＡＭインタフェース（Ｉ／Ｆ）３０を介してバッファメモリとして使用されるＤＲＡＭ３１にＤＭＡ転送を行なう。

制御部３２は、ＣＰＵと、このＣＰＵで実行される動作プログラムを固定的に記憶したＲＯＭ、及びワークメモリとして使用されるＲＡＭ等により構成され、このデジタルカメラ全体の制御動作を司るもので、上記輝度及び色差信号のＤＲＡＭ３１へのＤＭＡ転送終了後に、この輝度及び色差信号（ＹＵＶ信号）をＤＲＡＭインタフェース３０を介してＤＲＡＭ３１より読出し、ＶＲＡＭ３３に書込む。

エンコーダ回路３４は、上記輝度及び色差信号をＶＲＡＭ３３より定期的に読出し、これらのデータを元に、ＲＧＢ信号を生成して液晶表示部３５に出力する。なお、エンコーダ回路３４及び液晶表示部３５の詳細に関しては後述する。

この液晶表示部３５は、撮影モード時には電子ファインダとして機能するもので、エンコーダ回路３４からのＲＧＢ信号に基づいた表示を行なうことで、その時点でＶＲＡＭ３３から取込んでいる画像情報に基づく画像をリアルタイムに表示することとなる。

このように液晶表示部３５にその時点での画像がモニタ画像としてリアルタイムに表示されている状態で、静止画撮影を行ないたいタイミングでキー入力部３６を構成するシャッタキーを操作すると、トリガ信号を発生する。

制御部３２は、このトリガ信号に応じてその時点でＣＣＤ２３から取込んでいる１画面分の輝度及び色差信号のＤＲＡＭ２１へのＤＭＡ転送を取り止め、あらためて適正な露出条件に従った絞り値及びシャッタ速度でＣＣＤ２３を走査駆動して１画面分の輝度及び色差信号を得てＤＲＡＭ３１へ転送し、その後にこの経路を停止し、記録保存の状態に遷移する。

この記録保存の状態では、制御部３２がＤＲＡＭ３１に書込まれている１フレーム分の輝度及び色差信号をＤＲＡＭインタフェース３０を介してＹ，Ｃｂ，Ｃｒの各コンポーネント毎に縦８画素×横８画素の基本ブロックと呼称される単位で読出してＪＰＥＧ（Ｊｏｉｎｔ Ｐｈｏｔｏｇｒａｐｈ ｃｏｄｉｎｇ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）回路３７に書込み、このＪＰＥＧ回路３７でＡＤＣＴ（Ａｄａｐｔｉｖｅ Ｄｉｓｃｒｅｔｅ Ｃｏｓｉｎｅ Ｔｒａｎｓｆｏｒｍ：適応離散コサイン変換）、エントロピ符号化方式であるハフマン符号化等の処理によりデータ圧縮する。

そして、得た符号データを１画像のデータファイルとして該ＪＰＥＧ回路３７から読出し、このデジタルカメラの記録媒体として着脱自在に装着されるメモリカード内に封入された、不揮発性メモリであるフラッシュメモリ３８に書込む。

この際、フラッシュメモリ３８に書込む画像データのファイルに関しては、例えばシャッタキー操作時に図示せぬ時計部から得られる日付と時刻、及びシリアル番号とよりなる所定桁数、例えば「０４０６３０１２３４０００１．ｊｐｇ」のようなファイル名が自動的に付加されて記録されるものとする。

因みに、上記ファイル名「０４０６３０１２３４０００１．ｊｐｇ」は、「（２０）０４」年「０６」月「３０」日「１２」時「３４」分に撮影した「０００１」番目のＪＰＥＧ方式で圧縮した静止画データであることを示している。

なお、このフラッシュメモリ３８は、着脱可能なメモリカードとは別に、デジタルカメラに内蔵されているものとしてもよく、さらにはメモリカードと内蔵のメモリの双方を併用するものとしてもよい。

そして、１フレーム分の輝度及び色差信号の圧縮処理及びフラッシュメモリ３８への全圧縮データの書込み終了に伴なって、制御部３２はＣＣＤ２３からＤＲＡＭ３１への経路を再び起動する。

また、制御部３２にはさらに、ＵＳＢインタフェース（Ｉ／Ｆ）３９が接続される。このＵＳＢインタフェース３９は、ＵＳＢコネクタ４０を介して有線接続される外部の情報機器、例えばパーソナルコンピュータとの間で画像データその他の送受を行なう場合の通信制御を行なう。

なお、上記キー入力部３６は、上述したシャッタキーの他に、電源キー、モードキー、ズームキー、メニューキー、十字キー、セットキー、及びディスプレイキー等から構成され、それらのキー操作に伴なう信号は直接制御部３２へ送出される。

しかるに、静止画像ではなく動画像の撮影時においては、キー入力部３６のシャッタキーが１回目に操作されてから、上述した静止画像データのフラッシュメモリ３８への記録を時間的に連続して実行し、該シャッタキーの２回目の操作がなされるか、または所定の制限時間、例えば３０秒が経過した時点で、フラッシュメモリ３８に記録されている一連の静止画データをモーションＪＰＥＧの動画データファイル（ＡＶＩファイル）として記録設定し直す。

また、再生モード時には、制御部３２がフラッシュメモリ３８に記録されている画像データを選択的に読出し、ＪＰＥＧ回路３７で撮影モード時にデータ圧縮した手順と全く逆の手順で圧縮されている画像データを伸長し、伸長した画像データをＤＲＡＭインタフェース３０ＤＲＡＭ３１に保持させた上で、このＤＲＡＭ３１の保持内容をＶＲＡＭ３３に記憶させ、このＶＲＡＭ３３より定期的に画像データを読出してエンコーダ回路３４によりＲＧＢ信号を生成して液晶表示部３５に出力する。

なお、選択した画像データが静止画像ではなく動画像であった場合、選択した動画像データのファイルを構成する個々の静止画像データの再生を時間的に連続して実行し、すべての静止画像データの再生を終了した時点で、次に再生の指示がなされるまでその動画像データの先頭に位置する静止画像データのみを用いて再生表示する。

次に図２により上記液晶表示部３５の具体的な実装構造について説明する。同図で、４１はＬＣＤ基板であり、このＬＣＤ基板４１のを表示領域であるＬＣＤパネル４２が占め、ＬＣＤパネル４２の図中上方の一辺部に上記ＬＣＤパネル４２の各ソース電極に信号電圧を印加駆動するソースドライバ４３と、同ＬＣＤパネル４２の各ゲート電極を定電圧で走査駆動するゲートドライバ４４とが併設される。

このＬＣＤ基板４１のソースドライバ４３及びゲートドライバ４４を備えた辺側にＦＰＣ４５を接続して、信号と走査電圧とを供給する。

図３は、上記ＬＣＤパネル４２の電極及び画素の配列を示すものである。ここでは、下から順にＸ１〜Ｘ２４０が上記ゲートドライバ４４に走査駆動される計２４０本のゲート電極、右から順にＹ１〜Ｙ３５２がソースドライバ４３によりデジタル画像データに基づいて表示駆動される計３５２本のソース電極である。

この場合、ソースドライバ４３により駆動される同一の信号電極に接続された、上下に隣接するＲ，Ｇ，Ｂの各ドット（色要素）は、相互に半ドット分ずれて配置される。

加えて、図中に波線で示す１組の画素Ｃを構成するＲ，Ｇ，Ｂの３ドットが２ラインに跨って三角形状に配列された、所謂「デルタ配列」と呼称される一般に多く採用されている配列を有するものとする。

図４（Ａ）は、上記ＬＣＤパネル４２に画像を表示させるための主として上記エンコーダ回路３４の構成を示すものである。図中、ＬＣＤパネル４２の画素構成に合わせた例えば縦２４０画素×横３５２画素の輝度色差系（ＹＵＶデータ）の各色８ビット、計２４ビットのデジタル画像データが与えられると、この画像データはまず順次上記ＶＲＡＭ３３に記憶され、表示バッファ５１でバッファリングされた後に水平拡大２倍補間回路５２へ読出される。

図４（Ｂ）は、ＶＲＡＭ３３から表示バッファ５１に読出される際の画像データの転送順序を示すものであり、一般にラスタスキャンと呼称されている順序とは上下及び左右の各方向が共に反転した状態となり、最下行に位置する水平ラインより、各水平ラインを右端から左端へ順次読出し、１本上の水平ラインの右端に移動する、という処理を繰返し、最上行のラインの左端でそのフィールドの画像の読出しが終了すると、次のフィールドの画像の読出しに切り換えるべく、最下行に位置する水平ラインの右端に読出し位置を移動するようになる。

水平拡大２倍補間回路５２は、デジタル画像データの各ライン水平方向の構成画素数を２倍に増加させるべく相関演算（補間処理）で変換するもので、生成した縦２４０画素×横７０４画素の輝度色差系（ＹＵＶ）のデジタル画像データをＲＧＢ変換回路５３へ出力する。

このＲＧＢ変換回路５３は、入力された輝度色差系のデジタル画像データをマトリックス演算によりＬＣＤパネル４２のカラーフィルタ構成に合わせた原色系（ＲＧＢ）の同データに変換し、パラレル／シリアル（Ｐ／Ｓ）変換回路５４へ出力する。

これら水平拡大２倍補間回路５２、ＲＧＢ変換回路５３及びパラレル／シリアル変換回路５４は、いずれも表示カウンタ５５からのカウント値に従って各データ処理のタイミングが制御される。

パラレル／シリアル変換回路５４は、パラレルに送られてくる原色系の画像データを水平ライン方向に１／２に間引き、さらに画像データ１画素毎に色成分１ドット分を選択して８ビット単位でシリアルデータに変換し、Ｒ,Ｇ,Ｂ,Ｒ,Ｇ,Ｂ,‥‥の順序でＬＣＤドライバ５６へ出力する。

このＬＣＤドライバ５６は、上記ソースドライバ４３及びゲートドライバ４４からなるものであり、上記表示カウンタ５５のカウント値に同期してタイミングクロックを発生するＬＣＤタイミングジェネレータ（ＬＣＤ−ＴＧ）５７の制御を受けて、上記ＬＣＤパネル４２のソース電極Ｙ１〜Ｙ３５２を階調駆動する一方で、ゲート電極Ｘ１〜Ｘ２４０を走査駆動する。

上記のような回路構成にあって、その動作は以下に示すようになる。

まず、ＬＣＤパネル４２の電極配列が上記図３に示した通り縦２４０本×横３５２本であり、水平拡大２倍補間回路５２からＲＧＢ変換回路５３に入力される、横方向の画素数が増加された輝度色差系の画像データが縦２４０画素×横７０４画素であって、これを同一の構成画素数で原色系のデジタル画像データに変換するものとする。

ＬＣＤパネル４２にデルタ配列のものを採用し、且つソース電極の数がパラレル／シリアル変換回路５４に入力される画像データの横画素数の半分である場合に、パラレル／シリアル変換回路５４は、対応する２ライン中で横方向に隣接する同一色の要素が相互に３画素分ずれるように原色系のデジタル画像データを間引き処理（サンプリング処理）することにより、結果として対応する２ライン中で横方向に隣接する同一色の要素が相互に１．５画素分ずれた原色系のデジタル画像データを生成し、各色成分単位でシリアルな画像データとしてＲ,Ｇ,Ｂ,Ｒ,Ｇ,Ｂ,‥‥のようにＬＣＤドライバ５６に出力する。

ＬＣＤドライバ５６を構成するソースドライバ４３及びゲートドライバ４４は、上記図２に示した如くＬＣＤ基板４１上でＬＣＤパネル４２に対してその上辺側に位置するものであり、上記図４（Ｂ）に示した如くＶＲＡＭ３３から画像データを一般的なラスタスキャンとは上下及び左右を共に反転した方向で読出して後段の表示バッファ５１以下に転送することにより、ＬＣＤパネル４２での表示駆動を実現するものである。

しかるに、液晶表示部３５を構成するＬＣＤ基板４１、ＬＣＤパネル４２、ソースドライバ４３、ゲートドライバ４４、及びＦＰＣ４５は、従来一般的に用いられている、上記図１４に示した、ＬＣＤパネル２、ソースドライバ３、及びゲートドライバ４を設け、ＦＰＣ５を接続したＬＣＤ基板１を１８０°回転させることでそのまま流用することができる。

したがって、デジタルカメラに使用するＬＣＤパネル４２の配設位置に対応し、その下側にソースドライバ及びゲートドライバに必要なスペースを確保できるのであれば上記図１６（Ａ）に示した回路構成を採用すればよい一方で、ＬＣＤパネル４２の上側にソースドライバ及びゲートドライバに必要なスペースを確保できるのであれば、この図４（Ａ）に示した回路構成を採用すればよく、いずれの場合であってもＬＣＤドライバ５６（１７）とＬＣＤパネル４２（２）は同様のものをそのまま共用できる。

加えて、水平拡大２倍補間回路５２で水平方向の画素数を２倍に拡大した後に、パラレル／シリアル変換回路５４でＬＣＤパネル４２の画素配列に対応した間引き処理を施してＬＣＤドライバ５６に画像データを供給するものとしたので、与えられる画像データに比較して、表示される内容に局所的な歪み等を発生することがなく、きわめて自然な画像データを表示させることができる。

なお、上記図４（Ａ）では、ＬＣＤパネル４２のソース電極数に合わせた画像データをＶＲＡＭ３３で記憶するものとして説明したが、予めＬＣＤパネル４２のソース電極数の２倍の横画素数の画像データをＶＲＡＭ３３に記憶させるものとすれば、水平拡大２倍補間回路５２を省略することができる。

図５（Ａ）は、そのような本実施形態の他の回路構成例を示すものであり、上記図４（Ａ）に比して水平拡大２倍補間回路５２の存在を省略したものである。この回路構成の場合、ＶＲＡＭ３３から表示バッファ５１に読出される際の画像データの転送順序自体は図５（Ｂ）に示す如く上記図４（Ｂ）と同様である。

このように、あえて水平拡大２倍補間回路５２を用いないものとしたことにより、ＶＲＡＭ３３及び表示バッファ５１の記憶容量はより大きなものが必要となる一方で、エンコーダ回路３４の構成をより簡易化することができ、且つ水平拡大２倍補間回路５２による画素補間の演算処理を行なう必要がないので、全体的には回路規模をより縮小することができ、デジタルカメラの小型軽量化に一層寄与できる。

（第２の実施形態）
以下本発明をデジタルカメラに備えられるエンコーダ回路に適用した場合の第２の実施形態について図面を参照して説明する。

なお、デジタルカメラ自体の回路構成については、上記図１に示した内容と基本的に同様であるものとして、同一部分には同一符号を付してその図示と説明は省略する。

加えて、液晶表示部３５の具体的な実装構造については上記図２と同様であるものとして、同一部分には同一符号を付してそれらの図示と説明も省略する。

図６は、ＬＣＤパネル４２′の電極及び画素の配列を示すものである。ここでは、下から順にＸ１〜Ｘ２４０が上記ゲートドライバ４４に走査駆動される計２４０本のゲート電極、右から順にＹ１〜Ｙ３５２がソースドライバ４３′によりデジタル画像データに基づいて表示駆動される計３５２本のソース電極である。

この場合、ソースドライバ４３′により駆動される同一の信号電極に接続された、上下に隣接するＲ，Ｇ，Ｂの各ドット（色要素）は、相互に半ドット分ずれて配置されるもので、その配列順序は上記図３とは異なるものとなる。

加えて、図中に波線で示す１組の画素Ｃを構成するＲ，Ｇ，Ｂの３ドットが２ラインに跨って三角形状に配列された、所謂「デルタ配列」と呼称される一般に多く採用されている配列を有するものとする。

図７（Ａ）は、上記ＬＣＤパネル４２′に画像を表示させるための主として上記エンコーダ回路３４の構成を示すものである。図中、ＬＣＤパネル４２′の電極数の構成に合わせた、例えば縦２４０画素×横３５２画素の輝度色差系（ＹＵＶデータ）の各色８ビット、計２４ビットのデジタル画像データが与えられると、この画像データはまず順次上記ＶＲＡＭ３３に記憶され、表示バッファ６１でバッファリングされた後に水平拡大２倍補間回路６２へ読出される。

図７（Ｂ）は、ＶＲＡＭ３３から表示バッファ６１に読出される際の画像データの転送順序を示すものであり、一般にラスタスキャンと呼称されている順序とは上下の走査方向のみが反転した状態となり、最下行に位置する水平ラインより、各水平ラインを左端から右端へ順次読出し、次いで１本上の水平ラインの左端に移動する、という処理を繰返し、最上行のラインの右端でそのフィールドの画像の読出しが終了すると、次のフィールドの画像の読出しに切り換えるべく、最下行に位置する水平ラインの左端に読出し位置を移動するようになる。

水平拡大２倍補間回路６２は、デジタル画像データの各ライン水平方向の構成画素数を２倍に増加させるべく相関演算（補間処理）で変換するもので、生成した縦２４０画素×横７０４画素の輝度色差系（ＹＵＶ）のデジタル画像データをＲＧＢ変換回路６３へ出力する。

このＲＧＢ変換回路６３は、入力された輝度色差系のデジタル画像データをマトリックス演算によりＬＣＤパネル４２′のカラーフィルタ構成に合わせた原色系（ＲＧＢ）の同データに変換し、パラレル／シリアル（Ｐ／Ｓ）変換回路６４へ出力する。

これら水平拡大２倍補間回路６２、ＲＧＢ変換回路６３及びパラレル／シリアル変換回路６４は、いずれも表示カウンタ６５からのカウント値に従って各データ処理のタイミングが制御される。

パラレル／シリアル変換回路６４は、パラレルに送られてくる原色系の画像データを水平ライン方向に１／２に間引き、さらに画像データ１画素毎に色成分１ドット分を選択して８ビット単位でシリアルデータに変換し、上記図４のパラレル／シリアル変換回路５４とは異なり、Ｇ,Ｂ,Ｒ,Ｇ,Ｂ,Ｒ,‥‥の順序でＬＣＤドライバ６６へ出力する。

このＬＣＤドライバ６６は、上記ソースドライバ４３′及びゲートドライバ４４からなるものであり、上記表示カウンタ６５のカウント値に同期してタイミングクロックを発生するＬＣＤタイミングジェネレータ（ＬＣＤ−ＴＧ）６７の制御を受けて、上記ＬＣＤパネル４２′のソース電極Ｙ１〜Ｙ３５２を左右逆の順序で階調駆動する一方で、ゲート電極Ｘ１〜Ｘ２４０を走査駆動する。

上記のような回路構成にあって、その動作は以下に示すようになる。

まず、ＬＣＤパネル４２′の電極配列が上記図６に示した通り縦２４０本×横３５２本であり、水平拡大２倍補間回路６２からＲＧＢ変換回路６３に入力される、横方向の画素数が増加された輝度色差系の画像データが縦２４０画素×横７０４画素であって、これを同一の構成画素数で原色系のデジタル画像データに変換するものとする。

ＬＣＤパネル４２′にデルタ配列のものを採用し、且つソース電極の数がパラレル／シリアル変換回路６４に入力される画像データの横画素数の半分である場合に、パラレル／シリアル変換回路６４は、対応する２ライン中で横方向に隣接する同一色の要素が相互に３画素分ずれるように原色系のデジタル画像データを間引き処理（サンプリング処理）するこにより、結果として対応する２ライン中で横方向に隣接する同一色の要素が相互に１．５画素分ずれた原色系のデジタル画像データを生成し、各色成分単位でシリアルな画像データとしてＧ,Ｂ,Ｒ,Ｇ,Ｂ,Ｒ,‥‥のように、上記図１７で示した場合とは開始する色成分が異なるが、同様の順序でＬＣＤドライバ６６に出力する。

図８は、パラレル／シリアル変換回路６４からＬＣＤドライバ６６に供給されるＲＧＢ各８ビットのシリアル画像データを例示するものである。同図中、実際に選択されている画素の各色成分を記号「○」で囲んで示すもので、横方向に隣接する画像データ２画素から１画素を選択し、さらに対応するドットの色成分をデルタ配列を考慮して選択する点、及びカラーフィルタの配置から考えると、パラレル／シリアル変換回路６４は、対応する２ライン中で横方向に隣接する同一色の要素が相互に３画素分ずれるように原色系のデジタル画像データの画素を間引いて選択することにより、結果的に対応する２ライン中で横方向に隣接する同一色の要素が相互に１．５画素分ずれた原色系のデジタル画像データをＬＣＤドライバ６６に送出するもので、これを受けたＬＣＤドライバ６６が左右反転した順序でＬＣＤパネル４２′を駆動する。

したがって、デジタルカメラに使用するＬＣＤパネル４２′の配設位置に対応し、その下側にソースドライバ及びゲートドライバに必要なスペースを確保できるのであれば上記図１６（Ａ）に示した回路構成とほぼ同様の回路構成を採用すればよい一方で、ＬＣＤパネル４２′の上側にソースドライバ及びゲートドライバに必要なスペースを確保できるのであれば、この図７（Ａ）に示した回路構成を採用すればよく、いずれの場合であってもＬＣＤドライバ６６（１７）とＬＣＤパネル４２′（２）は同様のものをほぼそのまま共用することができる。

加えて、ＶＲＡＭ３３から読出して表示バッファ６１に転送する際は画像データを上下のみ反転した走査方向とし、さらにＬＣＤドライバ６６が各ライン単位でＬＣＤパネル４２′のカラーフィルタを考慮した色成分の順序で左右反転して駆動するものとしたので、ＶＲＡＭ３３からの読出しと転送を単純化することができる。

さらに、水平拡大２倍補間回路６２で水平方向の画素数を２倍に拡大した後に、パラレル／シリアル変換回路６４でＬＣＤパネル４２′の画素配列に対応した間引き処理を施してＬＣＤドライバ６６に画像データを供給するものとしたので、与えられる画像データに比較して、表示される内容に局所的な歪み等を発生することがなく、きわめて自然な画像データを表示させることができる。

なお、上記図７（Ａ）では、ＬＣＤパネル４２′のソース電極数に合わせた横画素数の画像データをＶＲＡＭ３３で記憶するものとして説明したが、予めＬＣＤパネル４２′のソース電極数の２倍の横画素数の画像データをＶＲＡＭ３３に記憶させるものとすれば、水平拡大２倍補間回路６２を省略することができる。

図９（Ａ）は、そのような本実施形態の他の回路構成例を示すものであり、上記図７（Ａ）に比して水平拡大２倍補間回路６２の存在を省略したものである。この回路構成の場合、ＶＲＡＭ３３から表示バッファ５１に読出される際の画像データの転送順序自体は図９（Ｂ）に示す如く上記図７（Ｂ）と同様である。

このように、あえて水平拡大２倍補間回路６２を用いないものとしたことにより、ＶＲＡＭ３３及び表示バッファ６１の記憶容量はより大きなものが必要となる一方で、エンコーダ回路３４の構成をより簡易化することができ、且つ水平拡大２倍補間回路６２による画素補間の演算処理を行なう必要がないので、全体的には回路規模をより縮小することができ、デジタルカメラの小型軽量化に一層寄与できる。

（第３の実施形態）
以下本発明をデジタルカメラに備えられるエンコーダ回路に適用した場合の第３の実施形態について図面を参照して説明する。

なお、デジタルカメラ自体の回路構成については、上記図１に示した内容と基本的に同様であるものとして、同一部分には同一符号を付してその図示と説明は省略する。

加えて、液晶表示部３５の具体的な実装構造については上記図２と同様であり、且つＬＣＤパネル４２の電極及び画素の配列も上記図３と同様であるものとして、同一部分には同一符号を付してそれらの図示と説明も省略する。

図１０（Ａ）は、上記ＬＣＤパネル４２に画像を表示させるための主として上記エンコーダ回路３４の構成を示すものである。図中、ＬＣＤパネル４２の電極構成に合わせた、例えば縦２４０画素×横３５２画素の輝度色差系（ＹＵＶデータ）の各色８ビット、計２４ビットのデジタル画像データが与えられると、この画像データはまず順次上記ＶＲＡＭ３３に記憶され、表示バッファ７１でバッファリングされた後に０．５画素補間回路７２へ読出される。

図１０（Ｂ）は、ＶＲＡＭ３３から表示バッファ７１に読出される際の画像データの転送順序を示すものであり、一般にラスタスキャンと呼称されている順序とは上下及び左右の走査方向が共に反転した状態となり、最下行に位置する水平ラインより、各水平ラインを右端から左端へ順次読出し、次いで１本上の水平ラインの右端に移動する、という処理を繰返し、最上行のラインの左端でそのフィールドの画像の読出しが終了すると、次のフィールドの画像の読出しに切り換えるべく、最下行に位置する水平ラインの右端に読出し位置を移動するようになる。

０．５画素補間回路７２は、送られてくるデジタル画像データに対し、その偶数ラインの構成画素と直前の奇数ラインの同構成画素とで横方向に隣接する同一色の要素が相互に１画素ずれるように原色系の画素データを間引き処理して、結果として対応する２ライン中で横方向に隣接する同一色の要素が相互に１．５画素分ずれた原色系のデジタル画像データを相関演算（補間処理）により生成するもので、生成した縦２４０画素×横３５２画素の輝度色差系（ＹＵＶ）のデジタル画像データをＲＧＢ変換回路７３へ出力する。

このＲＧＢ変換回路７３は、入力された輝度色差系のデジタル画像データをマトリックス演算によりＬＣＤパネル４２のカラーフィルタ構成に合わせた原色系（ＲＧＢ）の同データに変換し、パラレル／シリアル（Ｐ／Ｓ）変換回路７４へ出力する。

これら０．５画素補間回路７２、ＲＧＢ変換回路７３及びパラレル／シリアル変換回路７４は、いずれも表示カウンタ７５からのカウント値に従って各データ処理のタイミングが制御される。

パラレル／シリアル変換回路７４は、パラレルに送られてくる原色系の画像データ１画素毎に色成分１ドット分を選択して８ビット単位でシリアルデータに変換し、Ｒ,Ｇ,Ｂ,Ｒ,Ｇ,Ｂ,‥‥の順序でＬＣＤドライバ７６へ出力する。

このＬＣＤドライバ７６は、上記ソースドライバ４３及びゲートドライバ４４からなるものであり、上記表示カウンタ７５のカウント値に同期してタイミングクロックを発生するＬＣＤタイミングジェネレータ（ＬＣＤ−ＴＧ）７７の制御を受けて、上記ＬＣＤパネル４２のソース電極Ｙ１〜Ｙ３５２を階調駆動する一方で、ゲート電極Ｘ１〜Ｘ２４０を走査駆動する。

上記のような回路構成にあって、その動作は以下に示すようになる。

まず、ＬＣＤパネル４２の電極配列が上記図３に示した通り縦２４０本×横３５２本であり、０．５画素補間回路７２からＲＧＢ変換回路７３に入力される画像データも同じく縦２４０画素×横３５２画素であって、これを同一の構成画素数で原色系のデジタル画像データに変換するものとする。

ＬＣＤパネル４２にデルタ配列のものを採用し、且つソース電極の数がパラレル／シリアル変換回路７４に入力される画像データの横画素数と等しい場合に、パラレル／シリアル変換回路７４は、対応する２ライン中で横方向に隣接する同一色の要素が相互に１画素分ずれるように原色系のデジタル画像データを間引き処理（サンプリング処理）することにより、結果として対応する２ライン中で横方向に隣接する同一色の要素が相互に１．５画素分ずれた原色系のデジタル画像データを生成し、各色成分単位でシリアルな画像データとしてＲ,Ｇ,Ｂ,Ｒ,Ｇ,Ｂ,Ｒ,‥‥のように、正規の順序でＬＣＤドライバ７６に出力する。

図１１は、パラレル／シリアル変換回路７４からＬＣＤドライバ７６に供給されるＲＧＢ各８ビットのシリアル画像データを例示するものである。同図中、実際に選択されている画素の各色成分を記号「○」で囲んで示すもので、画像データ１画素から、対応するドットの色成分をデルタ配列を考慮して選択する点、及びカラーフィルタの配置から考えると、パラレル／シリアル変換回路７４は、偶数ラインが奇数ラインに対して同一色の要素が１画素分遅れるようにＲ,Ｇ,Ｂ,Ｒ,Ｇ,Ｂ,‥‥の順序で選択して間引いた画像データ（対応する２ライン中で横方向に隣接する同一色の要素が相互に１．５画素分ずれた原色系のデジタル画像データ）をＬＣＤドライバ７６に供給し、これを受けたＬＣＤドライバ７６がＬＣＤパネル４２を駆動する。

しかるに、液晶表示部３５を構成するＬＣＤ基板４１、ＬＣＤパネル４２、ソースドライバ４３、ゲートドライバ４４、及びＦＰＣ４５は、従来一般的に用いられている、上記図１４に示した、ＬＣＤパネル２、ソースドライバ３、及びゲートドライバ４を設け、ＦＰＣ５を接続したＬＣＤ基板１を１８０°回転させることでそのまま流用することができる。

したがって、デジタルカメラに使用するＬＣＤパネル４２の配設位置に対応し、その下側にソースドライバ及びゲートドライバに必要なスペースを確保できるのであれば上記図１６（Ａ）に示した回路構成を採用すればよい一方で、ＬＣＤパネル４２の上側にソースドライバ及びゲートドライバに必要なスペースを確保できるのであれば、この図１０（Ａ）に示した回路構成を採用すればよく、いずれの場合であってもＬＣＤドライバ７６（１７）とＬＣＤパネル４２（２）は同様のものをほぼそのまま共用できる。

加えて、０．５画素補間回路７２とパラレル／シリアル変換回路７４とにより、ＬＣＤパネル４２の画素配列に対応した間引き処理を施してＬＣＤドライバ７６に画像データを供給するものとしたので、与えられる画像データに比較して、表示される内容に局所的な歪み等を発生することがなく、きわめて自然な画像データを表示させることができる。

（第４の実施形態）
以下本発明をデジタルカメラに備えられるエンコーダ回路に適用した場合の第４の実施形態について図面を参照して説明する。

なお、デジタルカメラ自体の回路構成については、上記図１に示した内容と基本的に同様であるものとして、同一部分には同一符号を付してその図示と説明は省略する。

加えて、液晶表示部３５の具体的な実装構造については上記図２と同様であり、且つＬＣＤパネル４２′の電極及び画素の配列は上記図６と同様であるものとして、同一部分には同一符号を付してそれらの図示と説明も省略する。

図１２（Ａ）は、上記ＬＣＤパネル４２′に画像を表示させるための主として上記エンコーダ回路３４の構成を示すものである。図中、ＬＣＤパネル４２′の電極構成に合わせた、例えば縦２４０画素×横３５２画素の輝度色差系（ＹＵＶデータ）の各色８ビット、計２４ビットのデジタル画像データが与えられると、この画像データはまず順次上記ＶＲＡＭ３３に記憶され、表示バッファ８１でバッファリングされた後に０．５画素補間回路８２へ読出される。

図１２（Ｂ）は、ＶＲＡＭ３３から表示バッファ８１に読出される際の画像データの転送順序を示すものであり、一般にラスタスキャンと呼称されている順序とは上下の走査方向のみが反転した状態となり、最下行に位置する水平ラインより、各水平ラインを左端から右端へ順次読出し、次いで１本上の水平ラインの左端に移動する、という処理を繰返し、最上行のラインの右端でそのフィールドの画像の読出しが終了すると、次のフィールドの画像の読出しに切り換えるべく、最下行に位置する水平ラインの左端に読出し位置を移動するようになる。

０．５画素補間回路８２は、送られてくるデジタル画像データに対し、その偶数ラインの構成画素と直前の奇数ラインの同構成画素とで横方向に隣接する同一色の要素が相互に２画素ずれるように原色系の画素データを間引き処理して、結果として対応する２ライン中で横方向に隣接する同一色の要素が相互に１．５画素分ずれた原色系のデジタル画像データを相関演算（補間処理）により生成するもので、生成した縦２４０画素×横３５２画素の輝度色差系（ＹＵＶ）のデジタル画像データをＲＧＢ変換回路８３へ出力する。

このＲＧＢ変換回路８３は、入力された輝度色差系のデジタル画像データをマトリックス演算によりＬＣＤパネル４２′のカラーフィルタ構成に合わせた原色系（ＲＧＢ）の同データに変換し、パラレル／シリアル（Ｐ／Ｓ）変換回路８４へ出力する。

これら０．５画素補間回路８２、ＲＧＢ変換回路８３、及びパラレル／シリアル変換回路８４は、いずれも表示カウンタ８５からのカウント値に従って各データ処理のタイミングが制御される。

パラレル／シリアル変換回路８４は、パラレルに送られてくる原色系の画像データ１画素毎に色成分１ドット分を選択して８ビット単位でシリアルデータに変換し、上記図１０のパラレル／シリアル変換回路７４とは異なり、Ｇ,Ｂ,Ｒ,Ｇ,Ｂ,Ｒ,‥‥の順序でＬＣＤドライバ８６へ出力する。

このＬＣＤドライバ８６は、上記ソースドライバ４３′及びゲートドライバ４４からなるものであり、上記表示カウンタ８５のカウント値に同期してタイミングクロックを発生するＬＣＤタイミングジェネレータ８７の制御を受けて、上記ＬＣＤパネル４２′のソース電極Ｙ１〜Ｙ３５２を左右逆の順序で階調駆動する一方で、ゲート電極Ｘ１〜Ｘ２４０を走査駆動する。

上記のような回路構成にあって、その動作は以下に示すようになる。

まず、ＬＣＤパネル４２′の電極配列が上記図６に示した通り縦２４０本×横３５２本であり、０．５画素補間回路８２からＲＧＢ変換回路８３に入力される画像データも同じく縦２４０画素×横３５２画素であって、これを同一の構成画素数で原色系のデジタル画像データに変換するものとする。

ＬＣＤパネル４２′にデルタ配列のものを採用し、且つソース電極の数がパラレル／シリアル変換回路８４に入力される画像データの横画素数と等しい場合に、パラレル／シリアル変換回路８４は、対応する２ライン中で横方向に隣接する同一色の要素が相互に２画素分ずれるように原色系のデジタル画像データを間引き処理（サンプリング処理）することにより、結果として対応する２ライン中で横方向に隣接する同一色の要素が相互に１．５画素分ずれた原色系のデジタル画像データを生成し、各色成分単位でシリアルな画像データとしてＧ,Ｂ,Ｒ,Ｇ,Ｂ,Ｒ,‥‥のように、上記図１１で示した場合とは開始する色成分が異なるが、同様の順序でＬＣＤドライバ８６に出力する。

図１３は、パラレル／シリアル変換回路８４からＬＣＤドライバ８６に供給されるＲＧＢ各８ビットのシリアル画像データを例示するものである。同図中、実際に選択されている画素の各色成分を記号「○」で囲んで示すもので、画像データ１画素から、対応するドットの色成分をデルタ配列を考慮して選択する点、及びカラーフィルタの配置から考えると、パラレル／シリアル変換回路８４は、対応する２ライン中で横方向に隣接する同一色の要素が相互に２画素分ずれるように原色系のデジタル画像データの画素を間引いて選択することにより、結果的に対応する２ライン中で横方向に隣接する同一色の要素が相互に１．５画素分ずれた原色系のデジタル画像データをＬＣＤドライバ８６に送出するもので、これを受けたＬＣＤドライバ８６が各ライン毎に左右を反転してＬＣＤパネル４２′を駆動する。

したがって、デジタルカメラに使用するＬＣＤパネル４２′の配設位置に対応し、その下側にソースドライバ及びゲートドライバに必要なスペースを確保できるのであれば上記図１６（Ａ）に示した回路構成を採用すればよい一方で、ＬＣＤパネル４２′の上側にソースドライバ及びゲートドライバに必要なスペースを確保できるのであれば、この図１２（Ａ）に示した回路構成を採用すればよく、いずれの場合であってもＬＣＤドライバ８６（１７）とＬＣＤパネル４２′（２）は同様のものをほぼそのまま共用できる。

しかるに、液晶表示部３５を構成するＬＣＤ基板４１、ＬＣＤパネル４２′、ソースドライバ４３′、ゲートドライバ４４、及びＦＰＣ４５は、従来一般的に用いられている、上記図１４に示した、ＬＣＤパネル２、ソースドライバ３、及びゲートドライバ４を設け、ＦＰＣ５を接続したＬＣＤ基板１を１８０°回転させることでそのまま流用することができる。

加えて、０．５画素補間回路８２とパラレル／シリアル変換回路８４とにより、ＬＣＤパネル４２′の画素配列に対応した間引き処理を施してＬＣＤドライバ８６に画像データを供給するものとしたので、与えられる画像データに比較して、表示される内容に局所的な歪み等を発生することがなく、きわめて自然な画像データを表示させることができる。

なお、上記第２及び第４の実施形態中に図６で説明したＬＣＤパネル４２′は、第１及び第３の実施形態中に図３で示したＬＣＤパネル４２と電極及び画素配列が若干異なるものとして説明したが、パラレル／シリアル変換回路５４（６４，７４，８４）が出力する画像データ中の色成分の順序がＲ，Ｇ，Ｂ，Ｒ，Ｇ，Ｂ，‥‥（またはＧ，Ｂ，Ｒ，Ｇ，Ｂ，Ｒ，‥‥）のように一様ではなく、例えばＲ，Ｂ，Ｇ，Ｒ，Ｂ，Ｇ，‥‥（またはＢ，Ｇ，Ｒ，Ｂ，Ｇ，Ｒ，‥‥）のように可変できるのであれば、全く同一の電極及び画素配列を有するものとして共用することが可能である。

このように構成した場合、上記上記第２及び第４の実施形態においても、第１及び第３の実施形態と同様に、従来一般的に用いられている、上記図１４に示した、ＬＣＤパネル２、ソースドライバ３、及びゲートドライバ４を設け、ＦＰＣ５を接続したＬＣＤ基板１を１８０°回転させることでそのまま流用することができるようになる。

また、同様の理由により、反対に第１及び第３の実施形態中に図３で示したＬＣＤパネル４２も、パラレル／シリアル変換回路５４（６４，７４，８４）が出力する画像データ中の色成分の順序が可変できれば、第２及び第４の実施形態中に図６で示したＬＣＤパネル４２′と共用できる。

また、上記第１乃至第４の実施形態は、いずれも本発明をデジタルカメラが備える液晶表示パネル用のエンコーダ回路に適用した場合について説明したものであるが、本発明はそれらに限定するものではなく、筐体の液晶表示パネルが設けられた面で特に液晶表示パネルの占める面積が大きい場合など、液晶表示パネルのエンコーダ回路の配置が制限されるような、携帯性を重視した小型の電子機器、例えば携帯電話機やＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ：個人向け情報携帯端末）や腕時計等の機器にも同様に適用可能である。

その他、本発明は上記実施形態に限らず、その要旨を逸脱しない範囲内で種々変形して実施することが可能であるものとする。

さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態に係るデジタルカメラの機能回路構成を示すブロック図。 同実施形態に係る液晶表示部の構成を示す図。 同実施形態に係るＬＣＤパネルの電極及び画素の配列を示す図。 同実施形態に係る主としてエンコーダ回路の構成を示すブロック図と画像走査方向を示す図。 同実施形態に係る主としてエンコーダ回路の他の構成を示すブロック図と画像走査方向を示す図。 本発明の第２の実施形態に係るＬＣＤパネルの電極及び画素の配列を示す図。 同実施形態に係る主としてエンコーダ回路の構成を示すブロック図と画像走査方向を示す図。 同実施形態に係るＬＣＤドライバに供給する表示データの配列を示す図。 同実施形態に係る主としてエンコーダ回路の他の構成を示すブロック図と画像走査方向を示す図。 本発明の第３の実施形態に係る主としてエンコーダ回路の構成を示すブロック図と画像走査方向を示す図。 同実施形態に係るＬＣＤドライバに供給する表示データの配列を示す図。 本発明の第４の実施形態に係る主としてエンコーダ回路の構成を示すブロック図と画像走査方向を示す図。 同実施形態に係るＬＣＤドライバに供給する表示データの配列を示す図。 一般的なＬＣＤモジュールの構成を示す図。 図１４のＬＣＤパネルの電極及び画素の配列を示す図。 図１４のＬＣＤモジュールを駆動するエンコーダ回路の構成を示すブロック図と画像走査方向を示す図。 図１４のＬＣＤモジュールに供給する表示データの配列を示す図。

符号の説明

２１…モータ（Ｍ）、２２…レンズ光学、２３…ＣＣＤ、２４…タイミング発生器（ＴＧ）、２５…垂直ドライバ、２６…サンプルホールド回路（Ｓ／Ｈ）、２７…Ａ／Ｄ変換器、２８…カラープロセス回路、２９…ＤＭＡコントローラ、３０…ＤＲＡＭインタフェース（Ｉ／Ｆ）、３１…ＤＲＡＭ、３２…制御部、３３…ＶＲＡＭ、３４…エンコーダ回路、３５…液晶表示部、３６…キー入力部、３７…ＪＰＥＧ回路、３８…フラッシュメモリ、３９…ＵＳＢインタフェース（Ｉ／Ｆ）、４０…ＵＳＢコネクタ、４１…ＬＣＤ基板、４２，４２′…ＬＣＤパネル、４３，４３′…ソースドライバ、４４…ゲートドライバ、４５…ＦＰＣ、５１…表示バッファ、５２…水平拡大２倍補間回路、５３…ＲＧＢ変換回路、５４…パラレル／シリアル（Ｐ／Ｓ）変換回路、５５…表示カウンタ、５６…ＬＣＤドライバ、５７…ＬＣＤタイミングジェネレータ（ＬＣＤ−ＴＧ）、６１…表示バッファ、６２…水平拡大２倍補間回路、６３…ＲＧＢ変換回路、６４…パラレル／シリアル（Ｐ／Ｓ）変換回路、６５…表示カウンタ、６６…ＬＣＤドライバ、６７…ＬＣＤタイミングジェネレータ（ＬＣＤ−ＴＧ）、７１…表示バッファ、７２…０．５画素補間回路、７３…ＲＧＢ変換回路、７４…パラレル／シリアル（Ｐ／Ｓ）変換回路、７５…表示カウンタ、７６…ＬＣＤドライバ、７７…ＬＣＤタイミングジェネレータ（ＬＣＤ−ＴＧ）、８１…表示バッファ、８２…０．５画素補間回路、８３…ＲＧＢ変換回路、８４…パラレル／シリアル（Ｐ／Ｓ）変換回路、８５…表示カウンタ、８６…ＬＣＤドライバ、８７…ＬＣＤタイミングジェネレータ（ＬＣＤ−ＴＧ）、Ｃ…画素。

Claims (3)

1. デルタ配列された原色系のカラーフィルタを有する表示パネルと、
   輝度色差系のカラー画像データを記憶するビデオメモリと、
   このビデオメモリに記憶された画像データを上下反転した構成画素の順序で読出して転送出力する転送手段と、
   この転送手段で得た輝度色差系のカラー画像データをマトリックス演算により原色系のカラー画像データに変換する第１の変換手段と、
   この第１の変換手段で得たカラー画像データを色成分の配列が前記デルタ配列に対応した配列となるように変換する第２の変換手段と、
   この第２の変換手段で得たカラー画像データを水平ライン単位で左右反転して、上記表示パネルを水平ライン単位で走査する駆動手段と
   を具備したことを特徴とする液晶駆動装置。
2. 上記転送手段で得たカラー画像データの水平方向の構成画素数を補間処理により２倍に拡大する水平拡大手段をさらに具備し、
   上記第１の変換手段は、この水平拡大手段で２倍に拡大された輝度色差系のカラー画像データをマトリックス演算により原色系のカラー画像データに変換し、
   上記第２の変換手段は、上記第１の変換手段で得たカラー画像データ中の偶数番目の水平ラインと奇数番目の水平ラインとで水平方向に隣接する同一色の要素が相互に３画素分ずれるように原色系のカラー画像データの画素を選択して色成分単位でシリアルに変換する
   ことを特徴とする請求項１に記載の液晶駆動装置。
3. デルタ配列された原色系のカラーフィルタを有する表示パネルに対し、ビデオメモリから読出した輝度色差系のカラー画像データを用いて表示駆動する液晶駆動方法であって、
   上記ビデオメモリに記憶された画像データを上下反転した構成画素の順序で読出して転送出力する転送工程と、
   この転送工程で得た輝度色差系のカラー画像データをマトリックス演算により原色系のカラー画像データに変換する第１の変換工程と、
   この第１の変換工程で得たカラー画像データを色成分の配列が前記デルタ配列に対応した配列となるように変換する第２の変換工程と、
   この第２の変換工程で得たカラー画像データを水平ライン単位で左右反転して、上記表示パネルを水平ライン単位で走査する駆動工程と
   を有したことを特徴とする液晶駆動方法。

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