JPS6085495A - ダイナミツクｒａｍ用サブストレ−トバイアス発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野ｌ 本発明は半導体デバイスに関するもので、とくに半導体
ダイナミックメモリデバイス等において用いられるタイ
プのサブストレートバイアス回路に係わるものである。

［従来の技術ｌ ＭＯＳダイナミ・アクリード／ライト型の半導体メモリ
デバイスやその他のこの種デバイスにおいては、サブス
トレートポンプ回路を用いてサブストレートバイアス用
の負電圧を発生させている。

このようなサブストレートポンプ回路の設計は。

通常いくつかの相反する要件を妥協させるように行なわ
れており、これらの回路は複数の発振器駆動スイッチか
ら構成され、このスイッチによりダイオード型の素子を
通じてコンデンサを充放電してサブストレート中に電荷
を注入する。　この場合１発振器の周波数およびコンデ
ンサ放電の電力レベルの選択に際しては、電力量を過剰
に消費することのない平均的な動作条件において適切な
レベルでバックバイアスを維持するよう４こしている、
　しかしながら、上記電力レベルを低くなるように選択
した場合には、電源オン後の全バイアスレベルを確立す
るために必要とされる時間がはなはだしく長くなってし
まう。

ところで、サブストレートバイアスの漏洩電流は、その
大部分がインパクトイオン化電流によって引き起こされ
る。　この漏洩電流はトランジスタがビンチオ）した時
に最大となるとき以外は無視できるもので、たとえばＭ
ＯＳダイナミックメモリにおいては、出力理論状態がス
イッチングする時以外、トランジスタはほとんどピンチ
オフ状態にはならない、　そして、この出力論理状態の
スイッチングは購（行アドレスストローブ）およびｍ　
（列アドレスストローブ）の少なくとも一方が周期的に
変化する際の動作サイクル期間に生ずる。　従って、サ
ブストレートポンピング回路の設計に際しては、動作メ
モリサイクル期間中に主として発生する漏洩電流を補償
するための。

ピーク負荷電流を供給可能となるように配慮しているが
、待機動作中の電力消費を徒らに招く結果に終っている
。

［発明が解決しようとする問題点ｌ 故に本発明の第１の目的は、　ＭＯＳダイナミックメモ
リデバイス等の半導体集積回路用のサブストレートポン
プ回路を改良することにある。

また本発明の第２の目的は、電力消費をできるだけ少な
くシ、シかも電源オン時にサブストレートバイアスを速
やかに確立するとともに、動作条件が様々に変化しても
これを補償するようなサブストレートポンプ回路を提供
することにある。

［問題点を解決しようとするための手段１本発明の一実
施例によれば、ダイナミック）ＩＯ９リード／ライトメ
モリはバイアス発生回路を有し、このバイアス発生回路
は例えば４個の独立したポンプ回路を含んでいる。　こ
れらのポンプ回路のうち、第１のポンプ回路は電源起動
期間のみ動作し所望のバックバイアスを速やかに発生さ
せるもので、高い周波数の発振器および低インピーダン
スの駆動回路を用いて、必要なバイアス値に達したらす
ぐにカットオフして、電力を節約する。　また第２のポ
ンプ回路は、低い周波数の発振器と高インピーダンスの
駆動回路を用いて小さな持続電流を発生させるもので、
この機能によりアイドル期間中の漏洩電流を補償する。

さらに、第３および第４のポンプ回路は購および図によ
り駆動されるもので、これらの購および元は必要とされ
る場合のみ、メモリの実際の動作条件に依存した度合で
発生する。

［実施例］ 次に図面を参照して本発明の詳細な説明する。

第１図において、本発明によるサブストレートポンプ回
路は２表面に形成されたダイナミックＲＡ）！７レイ１
１を有するシリコンサブストレートｌＯにて使用されて
いる。　このようなダイナミックＲＡＭ回路としては米
国特許第４，２３８．８！１３号に開示されたタイプの
ものを用いることができ、たとえばアドレス人力Ａｎ−
Ａｎに接続された複数の入カバッファ、複数の行および
列デコーダ１２．複数のデータ入出力回路１３．および
クロック発生・制御回路１４を含んでおり、その動作は
入力端子に印加される図９元およびＷにより制御される
。　またサブストレートポンプ回路の電源はＶｄｄおよ
びＶｓｓ端子から供給される。

本発明によればサブストレートバイアスは。

サブストレートバイアス発生回路として機能する４個の
ポンプ回路１５．１８．１？および１８によって供給さ
れる。　すなわち、まず第１のポンプ回路１５は電源オ
ンの期間のみ動作するもので、大きな電流を供給してや
や急速にサブストレートバイアス−Ｖｄｄを確立する。

　ついでこの第１のポンプ回路はカットオフし、第２の
ポンプ回路たる標準ポンプ回路１６により、弁動作期間
中、小さな持続電流が供給されることになる。　一方、
動作サイクル期間には、配および元が周期的に変化する
際に第３および第４のポンプ回路１７および１８が動作
する。

第２図に前記標準ポンプ回路１６の詳細を示す、　この
標準ポンプ回路１Ｂには約３メガヘルツで動作するリン
グ発振器１８と、約０．５マイクロアンペアのポンプ電
流をサブストレー）１０に供給するポンプ回路２０とを
用いる。　前記発振器１８は、３段の回路２２．２３．
２４と最終段から初段への帰環路２５とから構成されて
おり、３相出力２？、　２８．２９が発振器１９からポ
ンプ回路２０に結合されている。

各段の回路２２．２３．２４の出力部には、それぞれ３
個の直列トランジスタ３１．３２．３３が設けられ、こ
のうちトランジスタ３３は出力を低レベルに引き下げる
入力ドライバであり、またトランジスタ３１は反転入力
を受け取ると出力を高レベルに引き上げるものである。

　さらに、各段の回路には、負荷たるトランジスタ３５
を伴ったドライバトランジスタ３４を含むインバータが
設けられ、この負荷３５は、接続点３８と前記トランジ
スタ３１のゲートが高レベル　になるようにコンデンサ
３６とトランジスタ３７によりＶｄｄ以上に持ち上げら
れている。

また前記リング発振器ｌθの周波数は、各段の出力部に
設けら＾ンデンサ３９と、これらのコンデンサ３８をそ
れぞれを充放電するためのトランジスタのインピーダン
スとの両者により定まる。

一方、第２図に示すポンプ回路２０には、接続点４２お
よび４３間に設けられたコンデンサ４１とともにダイオ
ードとして接続されたトランジスタ４０が用いられてい
て、サブストレート１０から電流をボンピングする。　
この接続点４３は、接続点４５が高レベルで接続点４Ｂ
が低レベルの場合に、トランジスタ４４によって高レベ
ルとなるように駆動される、　そして、この状態ではト
ランジスタ４７および４８はターンオフし、トランジス
タ４θのゲート電圧がトランジスタ５０を通じてＶｄｄ
となり、トランジスタ４８により接続点４２を完全に接
地する。　通常この種の回路においては、トランジスタ
４９のゲートを接続点４２に接続して、接続点４２がＶ
ｓｓまで降下するのを防止している。　一方、接続点４
Ｂが高レベルとなり接続点４５が低レベルとなると、接
続点４３はトランジスタ４７を通じて接地され、接続点
４２はダイオードとして作用するトランジスタ４８を介
して接地に対して非結合状態となる。　この状態でコン
デンサ４１の放電によりサブストレート１θがトランジ
スタ４０を介して負に引っ張られる。

接続点４５および４Ｂの電位に関しては９発振器１８に
より駆動されて高レベルと低レベル間を周期的に変化す
る。　出力２７が高レベルになると、接続点４５はトラ
ンジスタ５１により高レベルに引っ張られるとともに、
接続点４６はトランジスタ５２により低レベルに引っ張
られる。　一方、出力２８が高レベルになると、接続点
４５はトランジスタ５３により低レベルに引っ張られる
とともに、接続点４６はトランジスタ５４により高レベ
ルに引っ張られる。　さらに高レベル期間中は、出力２
９によりコンデンサ５５を介してＶｄｄ以上に接続点４
５をボンピングすることによって、トランジスタ４４．
５０を通じて接続点４３とトランジスタ４８のゲートに
全電圧Ｖｄｄが供給されるとともに、トランジスタ５６
により接続点４８が低レベルに引っ張られる。　各出力
２７．２８゜２９は３相重畳クロック波形に類似したも
のである、コンデンサ４１とこのコンデンサ４１に直列
のトランジスタの寸法、および発振器１８の周波数は、
このポンプ回路１Ｂの駆動電流が約０．５マイクロアン
ペアに選択されるように定められている。

電源オン過渡期には、前記第１のポンプ回路１５により
約５マイクロアンペアの大きなボンピング電流を用いて
、サブストレー）１０を一２Ｖｔの−ｖｂｂレベルまで
急速にボンピングする。　ついで第１のポンプ回路１５
はカー／　）オフとなり、これ以降はカットオフの状態
に留まる。　この第１のポンプ回路１５の詳細を第３図
に示す、　該ポンプ回路１５は９発振器がより高い周波
数例えば１５メガヘルツで発振し、かつその機能が完了
した後はカットオフして消費電力がゼロになるように構
成されている点以外は、第２図のポンプ回路と同様な構
成である。　また第３図に示すポンプ回路２０は、より
大きな電流をサブストレートに供給すべくコンデンサ４
１および複数のトランジスタの各容量を大きくした点以
外は、第２図回路のものと同等である。

第３図において、トランジスタ３７は電源供給ライン８
０に接続され、直列トランジスタ３２もこの供給ライン
６０に接続されているので、ライン６０の電圧をゼロに
することにより発振器をターンオフすることができる。

　さらに付加された各トランジスタ６１は、接続点６３
が高レベルになったときに各接続点８２を接地に短絡し
て、各コンデンサ３Ｂの残留電圧に起因する導通を防止
する。　供給ライン６０が低レベルで接続点８３が高レ
ベルである場合、発振器回路のいかなる部分においても
Ｖｄｄから接地への直流路は存在せず、各出力２７　、
２８．２９は低レベルとなってポンプ回路２０が完全に
非動作状態となり、電力の消費は皆無となる６ 検出回路Ｂ５は、サブストレート１０が一２Ｖｔの所望
レベルのサブストレート電圧−ｖｂｂになったときにセ
ンス動作を行なうとともに、接続点８０を低レベルに、
接続点６３を高レベルに駆動することに２ より発振器１９をターンオフする。　サブストレートを
表わす接続点１０は電源オン時にはゼロ電位である。

この検出回路６５中の直列トランジスタ８Ｂ、　Ｂ？は
当初はターンオフ状態にある。　交叉結合トランジスタ
８８．［（９および７０．７１により構成された回路は
、当初は接続点６０がＶｄｄに接続点８３が接地に保た
れている。　この場合、接続点６０は各段の発振器回路
２２　、２３．２４への電源供給点であり、また接続点
６３は発振器１８中のコンデンサ３６を短絡させるため
の電圧の供給点である。　さらに接続点７２は電源の供
給が開始された際に、コンデンサ７３によりＶｄｄまで
持ち上げられ、トランジスタ６θ、７０をターンオンさ
せて、接続点６０を高レベルに接続点６３を低レベルに
引っ張る。　また接続点７４はトランジスタ７５により
低レベルに保持され、前記接続点７２は、接続点７Ｂが
−Ｖｔに達するまでＶｄｄレベルに維持されている。　
接続点７６の電圧がサブストレート電圧ｖｂｂ　＋ｖｔ
であることから、接続点７２はｖｂｂが一２Ｖｔに達す
ると放電を開始する。　接続点７２がＶｔ以下になるト
、Ｉ−ラフシフ、５’６９．７０．７５はターンオフし
、接続点７４はトランジスタ７７により高レベルに引っ
張られる。　トランジスタＥｉ８．７１は接続点７４が
Ｖｔに達するとターンオンし、その結果接続点６０は低
レベルにまた接続点６３は高レベルになって発振器をタ
ーンオフさせる。　この状態は電源が切られるまで維持
される。　従って電源オンから−ｖｂｂが一２Ｖｔにボ
ンピングされるまで。

このバックバイアス発生器は２発振器を動作させた状態
で正常に機能する。　しかしながら、サブストレートバ
イアス−ｖｂｂが一２Ｖｔに達した後は９電源供給用の
接続点６０がターンオフすることにより、リング発振器
がディスエーブル（機能阻ｌト）状態となり、まったく
電力を消費しなくなる。

サブストレートバイアスの漏洩電流は原則的には動作メ
モリサイクル期間中に発生するので。

第４図に示すポンプ回路１７．１８を付加して、チップ
入力８０．８１に購および図がそれぞれ現われたときに
サブストレートをボンピングするように構成する。　こ
れらの入力８０．８１は非動作期間中は高レベルであり
、インバータ８３により接続点８２を低レベルに保持す
る。　これによりトランジスタ８４がオフ状態にトラン
ジスタ８５がオン状態となり、接続点８８およびコンデ
ンサ８７に蓄積された電荷を放電させる。　コンデンサ
８７の他方の側の接続点８８は負電位に維持されている
が、この接続点８８が正電位になろうとすると、該接続
点８８はトランジスタ８９を通じて接地される。　また
、サブストレート１０が接続点８８よりも高い正電位と
なったときには、トランジスタ９０はダイオードとして
導通する。　図が立ち下がり、リードもしくはライトア
クセス（あるいはリフレッシュ）を開始すると、トラン
ジスタ８４　、８５はスイッチングして接続点８ＢはＶ
ｄｄまで充電される。　動作サイクル期間中は多数の内
部クロックが生成され、チップ内の多くのトランジスタ
の状態がスイッチングするので、サブストレートバイア
ス漏洩電流が発生する。　この漏洩電流を補償するため
には１図（もしくは元）が第４図に示す回路にて高レベ
ルになったときに、トランジスタ８５がターンオンし５ 、かつトランジスタ８４のゲート電圧が下降するにとも
なって、接続点８Ｂは低レベルとなる。　なおトランジ
スタ８４のゲートはコンデンサ９１によりＶｄ６以上に
持ち上げられていたことから、全電源電圧がコンデンサ
８７に蓄積されている。　接続点８Ｂが低レベルになる
と、接続点８８を−Ｖｄｄに引っ張って、サブストレー
ト１０を負にボンピングする。

同様にＷが立ち上がると、他の負のパルスが第４図の回
路１Ｂからサブストレート１０に対して供給される。　
購単独供給のリフレッシュ期間が援引いても、因は降下
せず、ボンピングはたとえば２／２５８ｍｇすなわち７
．８マイクロ秒に１回のリフレッシュ率で行なわれる。

　またリードまたはライトアクセスを急速に実行する期
間中は１回路１７．１８によるボンピング率はメモリサ
イクル期間と同程度であってもよい、　すなわち例えば
図と元の両者が３００ナノ秒毎に発生するようにしても
よい、　さらにページモード動作期間には。

因は５０ナノ秒毎に発生するバースト信号としてもよい
、　かくして、ボンピング率は各メモリに特Ｂ 有の動作条件に応じて自動的に調節される。

［発明の効果Ｊ 本発明によるダイナミックＲＡＭ用サブスレートバイア
ス発生器は、上記のように電源起動期間のみ動作し所望
のバックバイアスを速やかに発生すべく、高い周波数の
発振器および低いインピーダンスの駆動回路を用いて、
必要なバイアス値に達したらただちにカットオフされて
電力を節約するようにした第１のポンプ回路と、低い周
波数の発振器および高いインピーダンスの駆動回路を用
いて小さな持続電流を発生することによりアイドル期間
中の漏洩電流を補償する第２のポンプ回路と、必要とさ
れる場合のみメモリの実際の動作条件に依存した度合で
発生する灼および元により駆動される第３のポンプ回路
とにより構成したので、電力消費をできるだけ少なくシ
、シかも電源オン時にサブストレートバイアスを速やか
に確立することができるとともに、種々の動作条件を補
償しうるという効果がある。

【図面の簡単な説明】

第１図は本発明によるサブストレートポンプ回路を用い
ることのできるメモリデバイスを示すブロック図、第２
図はサブストレートポンプ回路の一実施例を示す概略的
な電気回路図、第３図はサブストレートポンプ回路の他
の実施例を示す概略的な電気回路図、第４図は第１図の
サブストレートポンプ回路の更に他の実施例を示す概略
的な電気回路図である。 １０、、、サブストレート。 ＋１．、、ダイナミックＲＡＭアレイ。 １５、１８．１７．１８．　、　、ポンプ回路。 ｔＳ、、、発振器。 ８５、、、検出回路。 購１００行アドレスストローブ。 図０００列アドレスストローブ。 特許出願人　テキサスインスツルメンツインコーポレイ
テッド 代理人　弁理士　尾　崎　光　三 ９

Claims (1)

1. 【特許請求の範囲】 （１）　第１の周波数で動作する第１の発振器およびサ
   ブストレートへの第１の出力を有する５４１のポンプ回
   路と、前記第１の周波数よりも実質的に低い第２の周波
   数で動作する第２の発振器およびサブストレートへの第
   ２の出力を有する第２のポンプ回路と、サブストレート
   への第３の出力を有しかつメモリへの可変クロー２り入
   力に応答して動作する第３のポンプ回路とからなること
   を特徴とする半導体サブストレート上に形成されるダイ
   ナミックＭＯＳリード／ライトメモリ用サブストレート
   バイアスポンプ回路。 （２）　前記第１のポンプ回路は、サブストレートバイ
   アスを検出して、前記サブストレート／＜イアスが選択
   されたレベルに達したときに前記第１の発振器および前
   記第１の出力をターンオフする手段を含むことを特徴と
   する特許請求の範囲第１項記載の回路。 （３）　前記第１の出力は前記第２の出力よりもきわめ
   て大きな電流であることを特徴とする特許請求の範囲第
   ２項記載の回路。 （４）　前記第１のポンプ回路はスイッチング手段を含
   み、このスイッチング手段により前記第１の発振器およ
   び第１の出力がターンオフしたときに電力の消費を完全
   に停止させるようにしたことを特徴とする特許請求の範
   囲第３項記載の回路。 （５）　前記第１のポンプ回路は電源オン時のみ動作す
   るようにしたことを特徴とする特許請求の範囲第４項記
   載の回路。 （６）　前記可変クロックとして行アドレスストローブ
   圓を用いたことを特徴とする特許請求の範囲第１項記載
   の回路。 （７）　第１のポンプ回路に結合された出力を有する発
   振器と、サブストレートバイアスに応答してこのサブス
   ）　ｌ／　−トバイアスがある選択されたレベルを越え
   たときに前記発振器をターンオフさせる手段と、第２の
   ポンプ回路と、さらに外部クロックが半導体デバイスに
   印加されたときに、前記第２のポンプ回路を動作状態に
   する手段とからなることを特徴とする半導体デバイス用
   サブストレートバイアス発生器。 （８）　前記発振器は複数の駆動用回路段を有し。 各駆動用回路段は直列トランジスタからなり、サブスト
   レートバイアスが前記選択レベルを越えたときに、前記
   サブストレートバイアスに応答する手段により前記直列
   トランジスタをターンオフするようにしたことを特徴と
   する特許請求の範囲第７項記載のデバイス。 （８）　前記発振器へ供給される電圧を、前記サブスト
   レートバイアスに応答する手段によりターンオンもしく
   はターンオフするようにしたことを特徴とする特許請求
   の範囲第７項記載のデバイス。 （１０）前記第２のポンプ回路は基クロックにより動作
   するようにしたことを特徴とする特許請求の範囲第７項
   記載のデバイス。 （１１）　前記デバイスは第３のポンプ回路を含み。 この第３のポンプ回路は該デバイスに印加される醪クロ
   ックにより動作するようにしたことを特徴とする特許請
   求の範囲第１Ｏ項記載のデバイス。