JPH0229992A - ダイナミックｒａｍ用サブストレートバイアス発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［産業上の利用分野１ 本発明は半導体デバイスに関するもので、とくに半導体
ダイナミックメモリデバイス等において用いられるタイ
プのサブストレートバイアス回路に係わるものである。

【従来の技術】

ＭＯＳダイナミックリード／ライト型の半導体メモリデ
バイスやその他のこの種デバイスにおいては、サブスト
レートポンプ回路を用いてサブストレートバイアス用の
負電圧を発生させている。 このようなサブストレートポンプ回路の設計は。 通常いくつかの相反する要件を妥協させるように行なわ
れており、これらの回路は複数の発振器駆動スイッチか
ら構成され、このスイッチによりダイオード型の素子を
通じてコンデンサを充放電してサブストレート中に電荷
を注入する。　この場合９発振器の周波数およびコンデ
ンサ放電の電力レベルの選択に際しては、電力量を過剰
に消費することのない平均的な動作条件において適切な
レベルでバックバイアスを維持するようにしている。　
しかしながら、上記電力レベルを低くなるように選択し
た場合には、電源オン後の全バイアスレベルを確立する
ために必要とされる時間がはなはだしく長くなってしま
う。 ところで、サブストレートバイアスの漏洩電流は、その
大部分がインパクトイオン化電流によって引き起こされ
る。　この漏洩電流はトランジスタがピンチオフした時
に最大となるとき以外は無視できるもので、たとえばＭ
ＯＳダイナミックメモリにおいては、出力理論状態がス
イッチングする時以外、トランジスタはほとんどピンチ
オフ状態にはならない、　そして、この出力論理状態の
スイッチングは購（行アドレスストローブ）および因　
（列アドレスストローブ）の少なくとも一方が周期的に
変化する際の動作サイクル期間に生ずる。　従って、サ
ブストレートポンピング回路の設計に際しては、動作メ
モリサイクル期間中に主として発生する漏洩電流を補償
するための、ピーク負荷電流を供給可能となるように配
慮しているが、待機動作中の電力消費を徒らに招く結果
に終っている。 ［発明が解決しようとする問題点１ ゛故に本発明の第１の目的は、　ＭＯＳダイナミックメ
モリデバイス等の半導体集積回路用のサブストレートポ
ンプ回路を改良することにある。 また本発明の第２の目的は、電力消費をできるだけ少な
くシ、シかも電源オン時にサブストレートバイアスを速
やかに確立するとともに、動作条件が様々に変化しても
これを補償するようなサブストレートポンプ回路を提供
することにある。

【問題点を解決しようとするための手段］本発明の一実
施例によれば、ダイナミックＭＯＳリード／ライトメモ
リはバイアス発生回路を有し、このバイアス発生回路は
例えば４個の独立したポンプ回路を含んでいる。　これ
らのポンプ回路のうち、第１のポンプ回路は電源起動期
間のみ動作し所望のバックバイアスを速やかに発生させ
るもので、高い周波数の発振器および低インピーダンス
の駆動回路を用いて、必要なバイアス値に達したらすぐ
にカットオフして、電力を節約する。　また第２のポン
プ回路は、低い周波数の発振器と高インピーダンスの駆
動回路を用いて小さな持続電流を発生させるもので、こ
の機能によりアイドル期間中の漏洩電流を補償する。 さらに、第３および第４のポンプ回路は図および図によ
り駆動されるもので、これらの糸および因は必要とされ
る場合のみ、メモリの実際の動作条件に依存した度合で
発生する。 【実施例】 次に図面を参照して本発明の詳細な説明する。 第１図において１本発明によるサブストレートポンプ回
路は９表面に形成されたダイナミックＲＡＭアレイ１１
を有するシリコンサブストレート１０にて使用されてい
る。　このようなダイナミックＲＡＭ回路としては米国
特許第４，２３９．９Ｂ号に開示されたタイプのものを
用いることができ、たとえばアドレス入力Ａｏ−Ａｎに
接続された複数の入力バッファ、複数の行および列デコ
ーダ１２．複数のデータ入出力回路１３．およびクロッ
ク発生・制御回路１４を含んでおり、その動作は入力端
子に印加される図１元およびＷにより制御される。 またサブストレートポンプ回路の電源はＶｄｄおよびＶ
ｓｓ端子から供給される。 本発明によればサブストレートバイアスは。 サブストレートバイアス発生回路として機能する４個の
ポンプ回路１５．１８．１？および１８によって供給さ
れる。　すなわち、まず第１のポンプ回路１５は電源オ
ンの期間のみ動作するもので、大きな電流を供給してや
や急速にサブストレートバイアス−Ｖｄｄを確立する。 　ついでこの第１のポンプ回路はカットオフし、第２の
ポンプ回路たる標準ポンプ回路１８により、弁動作期間
中、小さな持続電流が供給されることになる。　一方、
動作サイクル期間には、購および因が周期的に変化する
際に第３および第４のポンプ回路１７および１８が動作
する。 第２図に前記標準ポンプ回路１Ｂの詳細を示す、　　こ
の標準ポンプ回路１８には約３メガヘルツで動作するリ
ング発振器１９と、約０．５マイクロアンペアのポンプ
電流をサブストレー）１０に供給するポンプ回路２０と
を用いる。　前記発振器１９は。 ３段の回路２２．２３．２４と最終段から初段への帰環
路２５とから構成されており、３相出力２７．２８．２
９が発振器１９からポンプ回路２０に結合されている。 各段の回路２２．２３．２４の出力部には、それぞれ３
個の直列トランジスタ３１．３２．３３が設けられ。 このうちトランジスタ３３は出力を低レベルに引き下げ
る入力ドライバであり、またトランジスタ３１は反転入
力を受は取ると出力を高レベルに引き上げるものである
。　さらに、各段の回路には、負荷たるトランジスタ３
５を伴ったドライバトランジスタ３４を含むインバータ
が設けられ、この負荷３５は、接続点３８と前記トラン
ジスタ３１のゲートが高レベルになるようにコンデンサ
３Ｂとトランジスタ３７によりＶｄｄ以上に持ち上げら
れている。　また前記リング発振器１９の周波数は、各
段の出力部に設けられたコンデンサ３９と、これらのコ
ンデンサ３８をそれぞれを充放電するためのトランジス
タのインピーダンスとの両者により定まる。 一方、第２図に示すポンプ回路２０には、接続点４２お
よび４３間に設けられたコンデンサ４１とともにダイオ
ードとして接続されたトランジスタ４０が用いられてい
て、サブストレートｌＯから電流をポンピングする。　
この接続点４３は、接続点４５が高レベルで接続点４８
が低レベルの場合に、トランジスタ４４によって高レベ
ルとなるように駆動される。　そして、この状態ではト
ランジスタ４７および４８はターンオフし、トランジス
タ４９のゲート電圧がトランジスタ５０を通じてＶｄｄ
となり、トランジスタ４９により接続点４２を完全に接
地する。　通常この種の回路においては、トランジスタ
４８のゲートを接続点４２に接続して、接続点４２がＶ
ｓｓまで降下するのを防止している。　一方、接続点４
８が高レベルとなり接続点４５が低レベルとなると。 接続点４３はトランジスタ４７を通じて接地され、接続
点４２はダイオードとして作用するトランジスタ４８を
介して接地に対して非結合状態となる。　この状態でコ
ンデンサ４１の放電によりサブストレート１０がトラン
ジスタ４０を介して負に引っ張られる。　接続点４５お
よび４Ｂの電位に・関しては９発振器１９により駆動さ
れて高レベルと低レベル間を周期的に変化する。　出力
２７が高レベルになると。 接続点４５はトランジスタ５！により高レベルに引っ張
られるとともに、接続点４Ｂはトランジスタ５２により
低レベルに引っ張られる。　一方、出力２８が高レベル
になると、接続点４５はトランジスタ５３により低レベ
ルに引っ張られるとともに、接続点４８はトランジスタ
５４により高レベルに引っ張られる。　さらに高レベル
期間中は、出力２９によりコンデンサ５５を介してＶｄ
ｄ以上に接続点４５をポンピングすることによって、ト
ランジスタ４４．５０を通じて接続点４３とトランジス
タ４９のゲートに全電圧Ｖｄｄが供給されるとともに、
トランジスタ５Ｂにより接続点４Ｂが低レベルに引っ張
られる。　各出力２７、２８．２９は３相重畳クロック
波形に類似したものである。コンデンサ４１とこのコン
デンサ４１に直列のトランジスタの寸法、および発振器
１９の周波数は、このポンプ回路１Ｂの駆動電流が約０
．５マイクロアンペアに選択されるように定められてい
る。 電源オン過渡期には、前記第１のポンプ回路１５により
約５マイクロアンペアの大きなボンピング電流を用いて
、サブストレート１０を一２Ｖｔの−ｖｂｂレベルまで
急速にボンピングする。　ついで第１のポンプ回路１５
はカットオフとなり、これ以降はカットオフの状態に留
まる。　この第１のポンプ回路１５の詳細を第３図に示
す、　該ポンプ回路１５は９発振器がより高い周波数例
えば１５メガヘルツで発振し、かつその機能が完了した
後はカットオフして消費電力がゼロになるように構成さ
れている点以外は、第２図のポンプ回路と同様な構成で
ある。　また第３図に示すポンプ回路２０は、より大き
な電流をサブストレートに供給すべくコンデンサ４１お
よび複数のトランジスタの各容量を大きくした点以外は
、第２図回路のものと同等である。 第３図において、トランジスタ３７は電源供給ライン６
０に接続され、直列トランジスタ３２もこの供給ライン
ＢＯに接続されているので、ラインＢＯの電圧をゼロに
することにより発振器をターンオフすることができる。 　さらに付加された各トランジスタ６１は、接続点８３
が高レベルになったときに各接続点６２を接地に短絡し
て、各コンデンサ３Ｂの残留電圧に起因する導通を防止
する。　供給ライン８０が低レベルで接続点６３が高レ
ベルである場合９発振器回路のいかなる部分においても
Ｖｄｄから接地への直流路は存在せず、各出力２？、　
２８．２９は低レベルとなってポンプ回路２０が完全に
非動作状態となり、電力の消費は皆無となる。 検出回路８５は、サブストレー）１０が一２Ｖｔの所望
レベルのサブストレート電圧−ｖｂｂになったときにセ
ンス動作を行なうとともに、接続点８０を低レベルに、
接続点Ｂ３を高レベルに駆動することにより発振器１８
をターンオフする。　サブストレートを表わす接続点１
０は電源オン時にはゼロ電位である。 この検出回路６５中の直列トランジスタ８８．８７は当
初はターンオフ状態にある。　交叉結合トランジスタ８
８．８９および７０．７１により構成された回路は、当
初は接続点６０がＶｄｄに接続点Ｂ３が接地に保たれて
いる。　この場合、接続点θ０は各段の発振器回路２２
．２３．２４への電源供給点であり、また接続点６３は
発振器１９中のコンデンサ３６を短絡させるための電圧
の供給点である。　さらに接続点７２は電源の供給が開
始された際に、コンデンサ７３によりＶｄｄまで持ち上
げられ、トランジスタ８９．７０をターンオンさせて、
接続点８０を高レベルに接続点８３を低レベルに引っ張
る。　また接続点７４はトランジスタ７５により低レベ
ルに保持され、前記接続点７２は、接続点７８が−Ｖｔ
に達するまでＶｄｄレベルに維持されている。　接続点
７６の電圧がサブストレート電圧ｖｂｂ＋ｖｔであるこ
とから、接続点７２はｖｂｂが一２Ｖｔに達すると放電
を開始する。　接続点７２がＶｔ以下になると、トラン
ジスタＨ，７０，７５はターンオフし、接続点７４はト
ランジスタ７７により高レベルに引っ張られる。　トラ
ンジスタ６８゜７１は接続点７４がＶｔに達するとター
ンオンし、その結果接続点８０は低レベルにまた接続点
６３は高レベルになって発振器をターンオフさせる。・
この状態は電源が切られるまで維持される。　従って電
源オンから−ｖｂｂが一２Ｖｔにボンピングされるまで
、このパックバイアス発生器は１発振器を動作させた状
態で正常に機能する。　しかしながら。 サブストレートバイアス−ｖｂｂが一２Ｖｔに達した後
は、電源供給用の接続点６０がターンオフすることによ
り、リング発振器がディスエーブル（機能阻止）状態と
なり、まったく電力を消費しなくなる。 サブストレートバイアスの漏洩電流は原則的には動作メ
モリサイクル期間中に発生するので。 第４図に示すポンプ回路１７．１８を付加して、チップ
入力８０．８１に児および因がそれぞれ現われたときに
サブストレートをボンピングするように構成する。　こ
れらの入力８０．８１は非動作期間中は高レベルであり
、インバータ８３により接続点８２を低レベルに保持す
る。　これによりトランジスタ８４がオフ状態にトラン
ジスタ８５がオン状態となり、接続点８Ｂおよびコンデ
ンサ８７に蓄積された電荷を放電させる。　コンデンサ
８７の他方の側の接続点８８は負電位に維持されている
が、この接続点８８が正電位になろうとすると、該接続
点８８はトランジスタ８９を通じて接地される。　また
、サブストレート１０が接続点８８よりも高い正電位と
なったときには、トランジスタ８０はダイオードとして
導通する。　■が立ち下がり、リードもしくはライトア
クセス（あるいはリフレッシュ）を開始すると、トラン
ジスタ８４　、８５はスイッチングして接続点８ＢはＶ
ｄｄまで充電される。　動作サイクル期間中は多数の内
部クロックが生成され、チップ内の多くのトランジスタ
の状態がスイッチングするので、サブストレートバイア
ス漏洩電流が発生する。　この漏洩電流を補償するため
には、購（もしくは醪）が第４図に示す回路にて高レベ
ルになったときに、トランジスタ８５がターンオンし、
かつトランジスタ８４のゲート電圧が下降するにともな
って、接続点８Ｂは低レベルとなる。　なおトランジス
タ８４のゲートはコンデンサ９１によりＶｄｄ以上に持
ち上げられていたことから、全電源電圧がコンデンサ８
７に蓄積されている。　接続点８Ｂが低レベルになると
、接続・点８８を−Ｖｄｄに引っ張って、サブストレー
ト１０を負にポンピングする。同様に元が立ち上がると
、他の負のパルスが第４図の回路１８からサブストレー
）１０に対して供給される。　児単独供給のリフレッシ
ュ期間が長引いても９児は降下せず、ポンピングはたと
えば２／２５８■Ｓすなわち７．８マイクロ秒に１回の
リフレッシュ率で行なわれる。　またリードまたはライ
トアクセスを急速に実行する期間中は９回路１７．１８
によるポンピング率はメモリサイクル期間と同程度であ
ってもよい、　すなわち例えば図と元の両者が３００ナ
ノ秒毎に発生するようにしてもよい、　さらにページモ
ード動作期間には、霧は５０ナノ秒毎に発生するバース
ト信号としてもよい、　かくして、ポンピング率は各メ
モリに特有の動作条件に応じて自動的に調節される。 ［発明の効果］ 本発明によるダイナミックＲＡＭ用サブスレートバイア
ス発生器は、上記のように電源起動期間のみ動作し所望
のバックバイアスを速やかに発生すべく、高い周波数の
発振器および低いインピーダンスの駆動回路を用いて、
必要なバイアス値に達したらただちにカットオフされて
電力を節約するようにした第１のポンプ回路と、低い周
波数の発振器および高いインピーダンスの駆動回路を用
いて小さな持続電流を発生することによりアイドル期間
中の漏洩電流を補償する第２のポンプ回路と、必要とさ
れる場合のみメモリの実際の動作条件に依存した度合で
発生する購および図により駆動される第３のポンプ回路
とにより構成したので、電力消費をできるだけ少なくシ
、シかも電源オン時にサブストレートバイアスを速やか
に確立することができるとともに５種々の動作条件を補
償しうるという効果がある。 ［その他の開示事項］ （１）　　第１の周波数で動作する第１の発振器および
サブストレートへの第１の出力を有する第１のポンプ回
路と、前記第１の周波数よりも実質的に低い第２の周波
数で動作する第２の発振器およびサブストレートへの第
２の出力を有する第２のポンプ回路と、サブストレート
への第３の出力を有しかつメモリへの可変クロック入力
に応答して動作する第３のポンプ回路とからなることを
特徴とする半導体サブストレート上に形成されるダイナ
ミックＭＯ９リード／ライトメモリ用サブストレートバ
イアスポンプ回路。 （２）　　前記第１のポ、ンプ回路は、サブストレート
バイアスを検出して、前記サブストレートバイアスが選
択されたレベルに達したときに前記第１の発振器および
前記第１の出力をターンオフする手段を含むことを特徴
とする特許請求の範囲第１項記載の回路。 （３）　　前記第１の出力は前記第２の出力よりもきわ
めて大きな電流であることを特徴とする特許請求の範囲
第２項記載の回路。 （４）　　前記第１のポンプ回路はスイッチング手段を
含み、このスイッチング手段により前記第１の発振器お
よび第１の出力がターンオフしたときに電力の消費を完
全に停止させるようにしたことを特徴とする特許請求の
範囲第３項記載の回路。 （５）　　前記第１のポンプ回路は電源オン時のみ動作
するようにしたことを特徴とする特許請求の範囲第４項
記載の回路。 （６）　　前記可変クロックとして行アドレスストロー
ブ霜を用いたことを特徴とする特許請求の範囲第１項記
載の回路。 （７）　　第１のポンプ回路に結合された出力を有する
発振器と、サブストレートバイアスに応答してこのサブ
ストレートバイアスがある選択されたレベルを越えたと
きに前記発振器をターンオフさせる手段と、第２のポン
プ回路と、さらに外部クロックが半導体デバイスに印加
されたときに、前記第２のポンプ回路を動作状態にする
手段とからなることを特徴とする半導体デバイス用サブ
ストレートバイアス発生器。 （８）　　前記発振器は複数の駆動用回路段を有し。 各駆動用回路段は直列トランジスタからなり、サブスト
レートバイアスが前記選択レベルを越えたときに、前記
サブストレートバイアスに応答する手段により前記直列
トランジスタをターンオフするようにしたことを特徴と
する特許請求の範囲第７項記載のデバイス。 （９）　　前記発振器へ供給される電圧を、前記サブス
トレートバイアスに応答する手段によりターンオンもし
くはターンオフするようにしたことを特徴とする特許請
求の範囲第７項記載のデバイス。 （１０）前記第２のポンプ回路は灼クロックにより動作
するようにしたことを特徴とする特許請求の範囲第７項
記載のデバイス。 （１１）前記デバイスは第３のポンプ回路を含み。 この第３のポンプ回路は該デバイスに印加される元クロ
ックにより動作するようにしたことを特徴とする特許請
求の範囲第１０項記載のデバイス。

【図面の簡単な説明】

第１図は本発明によるサブストレートポンプ回路を用い
ることのできるメモリデバイスを示すブロック図、第２
図はサブストレートポンプ回路の一実施例を示す概略的
な電気回路図、第３図はサブストレートポンプ回路の他
の実施例を示す概略的な電気回路図、第４図は第１図の
サブストレートポンプ回路の更に他の実施例を示す概略
的な電気回路図である。 ！０　。 １１　。 １５゜ １９　。 ６５゜ 児　。 児　。 、サブストレート。 、ダイナミックＲＡＭアレイ。 １８、１７．１８．　、　、ポンプ回路。 、発振器。 、検出回路。 、行アドレスストローブ。 、列アドレスストローブ。

Claims (4)

【特許請求の範囲】
1. （１）半導体サブストレート上に形成されたサブストレ
   ートバイアス発生回路を有し、 上記サブストレートバイアス発生回路は、 ポンプ駆動信号が供給される少なくとも一つの入力信号
   路と、 各別に設けられ、サブストレートに対してポンプ電流を
   供給する複数の出力電流路と、 各別に設けられ、それぞれが上記少なくとも一つの入力
   信号路と上記複数の出力電流路とに対して接続された複
   数のバイアス回路と、 上記サブストレートに接続され、該サブストレートの電
   圧に応答して検出信号を生成する検出回路と、 上記検出信号に応答して、複数のバイアス回路のうちの
   少なくとも一つのバイアス回路を制御する制御回路とを
   含んでいることを特徴とする半導体装置。
2. （２）上記検出回路が、上記サブストレートバイアス発
   生回路への電源供給開始時からの所定期間中、検出信号
   を生成する検出回路である特許請求の範囲第（１）項記
   載の半導体装置。
3. （３）上記検出回路からの検出信号に応答する制御回路
   により制御される一つのバイアス回路がその出力電流路
   経由で、他のバイアス回路のそれよりも大なるポンプ電
   流をサブストレートに対して供給するバイアス回路であ
   る特許請求の範囲第（１）項記載の半導体装置。
4. （４）上記入力信号路に供給されるポンプ駆動信号が行
   アドレスストローブ（ＲＡＳ）又は列アドレスストロー
   ブ（ＣＡＳ）である特許請求の範囲第（１）項記載の半
   導体装置。