-
Die
vorliegende Erfindung betrifft ein Verfahren, eine Schaltung und
eine elektronische Anordnung zur Verringerung der Stromaufnahme,
insbesondere ein Verfahren, eine Zustandshalteschaltung und elektronische
Anordnung zur Verringerung der Stromaufnahme einer Zustandshalteschaltung
während
eines Bereitschaftsbetriebs.
-
Verlustleistung
führt zu
einer immer stärkeren
Beanspruchung von batteriebetriebenen Anordnungen, insbesondere
bei einer Zustandshalteschaltung, die eine lange Bereitschaftszeit
aufweist. Ein nahe liegender Weg, um Verlust zu vermeiden, besteht
darin, die Versorgung während
einer Bereitschaft abzuschalten. Allerdings müssen viele Systeme ihren Zustand
während
einer Bereitschaft beibehalten, und indem die Versorgungsspannung,
z.B. von digitalen Schaltungen, in denen der Zustand durch die Daten
definiert wird, die in den Signalspeichern oder Zustandshalteschaltungen
gespeichert sind, abgeschaltet wird, geht der Zustand verloren.
-
US-5,812,463
stellt einen Hochgeschwindigkeits-, Hochspannungssignalspeicher
zur Verfügung,
in welchem der Verluststrom und die Anfälligkeit für das Einklinken verringert
sind. Der Signalspeicher weist einen Schalttransistor zwischen einer
Programmstromversorgung und dem Ausgang auf. Der Schalttransistor wird
durch den Signalspeichereingang ausgeschaltet, wenn der Signalspeichereingang
dazu übergeht,
den Ausgang auf einen niedrigen Pegel zu fahren. Der Schalttransistor
verringert dadurch den Verluststrom. Ein Ausgangstreibertransistor
wird verwendet, welcher mit der Programmstromversorgung gekoppelt
ist. Der Signalspeicherausgang wird anfänglich durch eine Vcc-Stromversorgung hoch
gezogen. Der Ausgangstreibertransistor schaltet ein, nachdem der
Signalspeicherausgang auf einen Anfangspegel hoch gezogen worden
ist. Der Ausgangstreibertransistor zieht dann den Ausgangsanschluss
durch die Programmstromversorgung auf den hohen Ausgangspannungspegel.
Das anfängliche
Hochziehen des Ausgangs mit der Vcc-Stromversorgung verringert den
Leistungsverlust der Anordnung. Die Verriegelungsschaltung umfasst
des Weiteren zwei Programmstromversorgungen, um Einklinken zu verhindern,
eine n-Wannenstromversorgung und eine lokale Stromversorgung. Wenn
der Sig nalspeicher aus dem Lesebetrieb zu Programmbetrieb geschaltet
wird, wird die n-Wannenstromversorgung
auf die Programmspannung erhöht,
bevor die lokale Stromversorgung erhöht wird. Wenn der Signalspeicher
aus dem Programmbetrieb zu Lesebetrieb geschaltet wird, wird die
n-Wannenstromversorgung erst dann verringert, wenn die lokale Stromversorgung
verringert worden ist und sich der Rest der Schaltung entladen hat.
Dies stellt sicher, dass die n-Wannenspannung mindestens so hoch
ist wie die Spannung der p-Diffusionen,
die mit der n-Wanne gekoppelt ist, und verhindert dadurch Einklinken. US-5,812,463 betrifft
eine Speicherschaltung. Als eine Ausführungsform wird eine Niedrigverlust-
Verriegelungsschaltung vorgeschlagen. Die offenbarte Schaltung ist
bei einer gewissen Art von Speichern, wie Flash oder EEPROM anwendbar.
Die vorgeschlagene Verriegelungsschaltung besteht aus einem Pegelwechsler, welcher
an der Schnittstelle zwischen Normal- und Hochspannungsschaltungen
in Flash-Speichern verwendet wird.
-
US-5,955,913
offenbart eine integrierte Schaltung, die selektiv entweder in einer
ersten Betriebsart (niedriger Stromverbrauch) oder einer zweiten
Betriebsart (relativ hoher Stromverbrauch) betrieben werden kann.
Die Schaltung schließt
MOS-Transistoren und eine Versorgungsspannungsschaltung für mindestens
einen der Transistoren ein. In beiden Betriebsarten hält die Versorgungsspannungsschaltung
den Körper
von jedem Transistor auf einer Festspannung (z.B. eine Vcc-Spannung
in einem Bereich von 5 bis 5,5 Volt, wobei jeder Transistor aus
einer PMOS-Anordnung besteht). In der zweiten Betriebsart führt die
Versorgungsspannungsschaltung diese Festspannung zu der Quelle von
jedem Transistor, aber in der ersten Betriebsart führt sie
der Quelle von jedem Transistor eine Spannung zu, die gleichwertig
ist oder leicht von der Festspannung abweicht. In einigen Ausführungsformen,
führt die
Versorgungsspannungsschaltung (in der ersten Betriebsart nach einem
anfänglichen Übergangszustand)
eine erste Spannung zu einer Wanne, die von einer Vielzahl von PMOS-Transistoren
gemeinsam genutzt wird, und eine zweite Spannung zu der Quelle von
jeder PMOS-Anordnung. Als Alternative führt die Versorgungsspannungsschaltung
(in der ersten Betriebsart nach einem anfänglichen Übergangszustand) eine erste
Spannung zu dem Körper
von jedem von einer Vielzahl von NMOS-Transistoren, und eine zweite
Spannung zu der Quelle von jeder NMOS-Anordnung. Die zweite Spannung
weicht vorzugsweise von der ersten Spannung um einen Spannungsabfall
ab, der ausgewählt
wird, um eine gewünschte
Verringerung bei dem Transistorverluststrom in der ersten Betriebsart
zu erreichen und eine gewünschte
Hochfahrzeit bei einem Übergang
von der ersten Betriebsart in die zweite Betriebsart. Bei bevorzugten
Ausführungsformen
besteht die integrierte Schaltung aus einem Speicherchip, der eine
Flash-Speicheranordnung einschließt, liegt der Spannungsabfall
in dem Bereich von 1,4 Volt bis 2 Volt, und der Spannungsabfall
wird mit einem diodenverbundenen MOS-Transistor oder mit zwei diodenverbundenen
MOS-Transistoren implementiert, die in Serie geschaltet sind.
-
US-2001/0038552
A1 offenbart einen Halbleiterspeicher mit statischen Speicherzellen,
die eine n-Wanne aufweisen, in der PMOS-Transistoren ausgebildet
sind, und eine p-Wanne, in der NMOS-Transistoren ausgebildet sind.
Die n- und p-Wannen sind in Blöcke
unterteilt, die jeder eine gegebene Anzahl von Speicherzellen enthalten.
Die n- und p-Wannen
in jedem Block empfangen Spannungen, die abhängig davon variieren, ob die
Speicherzellen ausgewählt
sind oder nicht. Wenn die Speicherzellen zum Betrieb ausgewählt sind,
wird die Schwellenspannung von jedem Transistor in den Speicherzellen
verringert, um den Strom zu erhöhen,
der aus den Speicherzellen genommen werden soll. Wenn die Speicherzellen
nicht ausgewählt
sind, wird die Schwellenspannung erhöht, um Verluststrom der Speicherzellen
zu verringern. In dieser Anordnung wird Bereitschaftsstrom unterdrückt und
die Arbeitsgeschwindigkeit der Speicherzellen verbessert.
-
US-5,955,913
und US-2001/0038552 offenbaren die klassische Idee zur Verringerung
von Verlust dadurch, dass die Schwellenspannung des MOS-Schalters
durch Verwendung von Sperrspannung elektrisch erhöht wird.
Es werden entsprechende Speicherschaltungen als Ausführungsformen
angegeben.
-
US-6,344,761
B2 offenbart, dass bei einer Signalspeicherart mit Stromvergleich
während
eines Rückstellbetriebs
der Signalspeicherart mit Stromvergleich, wenn sich das Taktsignal
auf dem „L"-Pegel befindet, Transistoren,
welche entlang des Stromweges angeordnet sind, der von einer Hochspannung-Stromversorgungsleitung
zu der Niederspannung-Stromversorgungsleitung verläuft, AUS
geschaltet sind, während
Transistoren, welche die Hochspannung-Stromversorgungsleitung mit
zwei Ausgangsanschlüssen
verbinden, EIN geschaltet sind, so dass das Potenzial von jedem
der beiden Ausgangsanschlüsse
auf einen logischen Pegel (den „H"-Pegel oder den „L"-Pegel) gebracht wird, wodurch verhindert
wird, dass ein Durchlassstrom von der Hochspannung-Stromversorgungsleitung
zu der Niederspannung-Stromversorgungsleitung fließt. Deswegen wird
ein Hochgeschwindigkeits- und ein Hochpräzisionsstromvergleich durchgeführt, wobei
gleichzeitig der Durchlassstrom während eines Rückstellbetriebs
verringert wird. US-6,334,761 B2 beschreibt eine Signalspeicherart
mit Stromvergleich zur Verwendung in einem Analog-/Digitalwandler
und dergleichen. Die Aufgabe besteht darin, eine Signal speicherart
mit Stromvergleich bereitzustellen, welche verhindert, dass Durchlassstrom in
einem Rückstellzustand
fließt,
sodass eine Verringerung beim Stromverbrauch erreicht wird, und
die in der Lage ist, einen Hochgeschwindigkeits- und Hochpräzisionsvergleich
durchzuführen.
-
US
2002/0024873 A1 offenbart einen Pegelwandler, welcher ein Wortleitungsgruppen
spezifizierendes Signal, das von einem Reihendecodierer gesendet
wird und eine Amplitude eines Stromversorgungspotenzials Vcc und
eines Massepotenzials GND aufweist, in wechselseitig komplementäre logische
Signale WD und ZWD einer Hochspannung Vpp und eines negativen Potenzials
Vbb umsetzt. Ein RX-Decodierer decodiert ein Adresssignal, um ein
Signal einer Amplitude (Vpp – Vbb)
auszugeben, das eine Wortleitung in einer Wortleitungsgruppe spezifiziert.
Ein Worttreiber, der bereitgestellt ist und jeder Wortleitung entspricht, überträgt ein eine
Wortleitung spezifizierendes Signal oder ein negatives Potenzial
an die entsprechende Wortleitung in Übereinstimmung mit WD- und
ZWD-Signalen, die von einer Pegelwandlungsschaltung gesendet werden.
Die nicht ausgewählte
Wortleitung empfängt
negatives Potenzial Vbb von einem Worttreiber. Die ausgewählte Wortleitung
empfängt
Hochspannung Vpp von dem Worttreiber. Es ist möglich, einen Kanalverluststrom
an einem Speichertransistor in der nicht ausgewählten Speicherzelle zu unterdrücken, was
durch die Potenzialänderung
der Wortleitung und/oder der Bitleitung verursacht werden kann,
und eine Ladungshaltungseigenschaft der Speicherzelle kann verbessert
werden. US-2002/0024873 offenbart eine dynamische Halbleiterspeicheranordnung,
welche Informationen in Form von elektrischen Ladungen speichert.
Dieser Speicher umfasst einen Aufbau zum Verbessern der Ladungshaltungseigenschaften
der Speicherzellen.
-
US-6,344,761
und US-2002/0024873 betreffen Halbleiterspeicheranordnungen mit
verringertem Verluststrom und sie beinhalten die nachfolgenden Merkmale.
Wenn die Niederspannungsstromquelle ausgeschaltet ist, werden Transistoren
eingeschaltet, die an eine Hochspannungsquelle angeschlossen sind,
wodurch ein Durchlassstrom verhindert wird. Für NMOS-Anordnungen ist eine
getrennte Stromquelle bereitgestellt.
-
US-5,986,962
offenbart eine integrierte Schaltung, in der ein Zustand einer integrierter
Schaltung an Schattensignalspeicher übertragen wird, bevor die integrierte
Schaltung in Bereitschaftsbetrieb geschaltet wird. Der Zustand der
integrierten Schaltung wird an die integrierte Schaltung zurück übertragen,
wenn sie wieder in eine aktive Be triebsart zurückkehrt. Die Schattensignalspeicher
sind optimiert, um Stromverbrauch während des Niedrigstrombetriebs
der integrierten Schaltung zu minimieren.
-
US-6,337,583
offenbart ein Verfahren zur Verringerung von Stromaufnahme wie im
Oberbegriff von Anspruch 1 beschrieben. Es wird eine Zufallslogikschaltung
beschrieben, die zwei Signalspeicherabschnitte zum Speichern eines
Datenwertes einschließt.
Die Signalspeicherabschnitte sind über ein Verschiebegatter verbunden.
Der erste Signalspeicherabschnitt ist mit einer ersten Versorgungsspannung
gekoppelt und der zweite Signalspeicherabschnitt ist mit einer zweiten
Versorgungsspannung gekoppelt. Im Bereitschaftsbetrieb ist die erste
Versorgungsspannung ausgeschaltet. Bevor der Bereitschaftsbetrieb
eintritt, wird der Datenwert aus dem ersten Signalspeicherabschnitt
zu einem zweiten Signalspeicherabschnitt über das Verschiebegatter verschoben
und dort während
des Bereitschaftsbetriebs gehalten.
-
Es
ist eine Aufgabe der vorliegenden Erfindung ein Verfahren, eine
Zustandshalteschaltung und eine elektronische Anordnung bereitzustellen,
die verbesserte Stromaufnahmeeigenschaften während eines Bereitschaftsbetriebs
aufweisen.
-
Um
die Aufgabe der vorliegenden Erfindung zu lösen, ist ein Verfahren zur
Verringerung der Stromaufnahme in einer Zustandshalteschaltung,
z.B. einem Signalspeicher, Flip-Flop oder weiteren Datenspeicherelementen,
während
eines Bereitschaftsbetriebs offenbart, wobei das Verfahren umfasst:
in einem aktiven Zustand, Bereitstellen einer regulären Stromversorgung
VDD und einer Bereitschaftsstromversorgung VDD_STANDBY an die Zustandshalteschaltung;
bei einem Übergang
von einem aktiven Zustand in einen Bereitschaftszustand, Verringern
der regulären
Stromversorgung auf einen Massepegel und Aufrechterhalten der Bereitschaftsstromversorgung
VDD_STANDBY, wodurch den Schaltungselementen genügend Strom zur Verfügung gestellt
wird, um den Zustand während
eines Bereitschaftsbetriebs zu halten; und bei einem Übergang von
dem Bereitschaftszustand in den aktiven Zustand, Erhöhen der
regulären
Stromversorgung VDD von ihrem Massepegel auf ihren aktiven Pegel,
dadurch gekennzeichnet, dass die Bereitschaftsstromversorgung VDD_STANDBY
auf einen niedrigeren Pegel verringert wird, der ausreicht, um den
Zustand der Schaltungselemente beim Bewegen von einem aktiven Zustand
in einen Bereitschaftszustand zu halten; und die Bereitschaftsstromversorgung
bei der Rückkehr
in die aktive Betriebsart von ihrer niedrigeren Spannung auf ihren aktiven
Pegel erhöht
wird. Die Verringerung der Bereitschaftsstromversorgung VDD_STANDBY
auf einen niedrigeren Pegel verringert Verlustleistung im Bereitschaftsbetrieb.
-
Gemäß einer
bevorzugten Ausführungsform
der Erfindung wird das Halten des Zustands der Schaltungselemente
während
eines Bereitschaftsbetriebs durch Transistoren mit hohen Schwellenspannungen
bewerkstelligt. Die Verwendung von Transistoren mit hohen Schwellenspannungen
führt zu
einer sehr geringen Verlustleistung.
-
Gemäß einer
bevorzugten Ausführungsform
der Erfindung wird ein Steuersignal während eines Bereitschaftsbetriebs
gehalten.
-
Gemäß einer
bevorzugten Ausführungsform
der Erfindung wird das Steuersignal während eines Bereitschaftsbetriebs
auf einem vorbestimmten niedrigen Pegel durch Mittel gehalten, die
sich außerhalb
der Zustandshalteschaltung befinden können. Allerdings wird in einer
Ausführungsform
der Erfindung, die noch mehr bevorzugt ist, das Steuersignal während eines
Bereitschaftsbetriebs durch Mittel gehalten, die sich innerhalb der
Zustandshalteschaltung befinden. Derartige Mittel können mindestens
einen Transistor umfassen, welcher einen Toranschluss aufweist,
der an ein Bereitschaftssignal angeschlossen ist, und angeordnet
ist, um während
eines Bereitschaftsbetriebs eingeschaltet und andernfalls ausgeschaltet
zu sein, wobei der Senken- oder Quellenanschluss des Transistors
an eine Leitung angeschlossen ist, die einen Spannungspegel aufweist,
auf dem das Steuersignal gehalten werden muss. Dieser Spannungspegel
kann im Wesentlichen Masse sein. In einer Ausführungsform der Erfindung kann
der Transistor aus einem n-Kanal-MOSFET bestehen, der einen Toranschluss
aufweist, der an ein Bereitschaftssignal angeschlossen ist, welches
während
eines Bereitschaftsbetriebs hoch und andernfalls niedrig ist, und
einen Quellenanschluss, der an Masse angeschlossen ist.
-
Noch
eine weitere Aufgabe der Erfindung wird durch eine elektronische
Anordnung verwirklicht, die eine reguläre Stromversorgung umfasst;
eine Bereitschaftsstromversorgung; einen ersten Schaltungsabschnitt,
der mit der regulären
Stromversorgung gekoppelt ist; und einen zweiten Schaltungsabschnitt,
der mit der regulären
Stromversorgung und der Bereitschaftsstromversorgung gekoppelt ist,
wobei der zweite Schaltungsabschnitt eine Zustandshalteschaltung
zum Halten eines Zustands des ersten Schaltungsabschnitts während eines
Bereitschaftsbetriebs der elektronischen Anordnung umfasst, wobei
die Zustandshalteschaltung umfasst: eine Steuereinheit zum Bereitstellen
von mindestens einem Steuersignal; eine Dateneingabeeinheit zum
Bereitstellen von mindestens einem Eingangssignal; eine Datenausgabeeinheit
zum Bereitstellen von mindestens einem Ausgangssignal; eine Datenspeichereinheit,
die Schaltungselemente zum Halten von mindestens einem Teil des
Zustands des ersten Schaltungsabschnitts während des Bereitschaftsbe triebs
umfasst, wobei die Datenspeichereinheit auf das mindestens eine
Steuersignal anspricht; wobei die reguläre Stromversorgung angeordnet
ist, um die Schaltungselemente während
einer aktiven Betriebsart der elektronischen Anordnung mit Strom
zu versorgen; wobei die Bereitschaftsstromversorgung angeordnet
ist, die Schaltungselemente während
der aktiven Betriebsart und dem Bereitschaftsbetrieb mit Strom zu
versorgen, dadurch gekennzeichnet, dass die Bereitschaftsstromversorgung
angeordnet ist, den Schaltungselementen während des Bereitschaftsbetriebs
verringerten Strom zur Verfügung
zu stellen. Bei einer solchen elektronischen Anordnung kann ein
Bereitschaftsbetrieb aufgenommen werden, der eine Verringerung der
Stromaufnahme in sowohl dem ersten Schaltungsabschnitt als auch
dem zweiten Schaltungsabschnitt ermöglicht. Der erste Schaltungsabschnitt
kann vollständig
ausgeschaltet sein, während
nur die Zustandshalteschaltung des zweiten Schaltungsabschnitts
an eine Bereitschaftsstromversorgung angeschlossen bleibt. Auf diese
Weise wird eine bedeutende Verringerung der Stromaufnahme durch
die elektronische Anordnung während
ihres Bereitschaftsbetriebs erreicht, was beinhalten kann, dass
die gesamte elektronische Anordnung oder einige Teile von ihr ausgeschaltet
werden. Die Verringerung der Bereitschaftsstromversorgung bei der
Aufnahme des Bereitschaftsbetriebs verringert die Stromaufnahme
der elektronischen Anordnung während
ihres Bereitschaftsbetriebs sogar noch mehr. Bei einer bevorzugten
Ausführungsform
der elektronischen Anordnung sind die Schaltungselemente in einer
separaten Wanne des zweiten Schaltungsabschnitts angeordnet. Dies
weist den Vorteil auf, dass die Schaltungselemente, die sich in
dieser separaten Wanne befinden, z.B. nMOS-Transistoren in einer
p-Wanne, pMOS-Transistoren in einer n-Wanne oder Schaltungselemente,
die andere Arten von mehrfach Wannentechnologien verwirklichen,
elektrisch von weiteren Teilen der elektronischen Anordnung getrennt
sein können,
was bedeutet, dass Maßnahmen
ergriffen werden können,
um Verlustleistung von diesen weiteren Teilen noch mehr zu verringern,
z.B. Sperrstromtechniken, ohne die Daten zu beeinflussen, die in
den Schaltungselementen gespeichert sind.
-
Gemäß einer
weiteren bevorzugten Ausführungsform
der Erfindung ist die Steuereinheit an die reguläre Stromversorgung und an die
Bereitschaftsstromversorgung angeschlossen. Das Steuersignal wird
wegen der Verbindung der Steuereinheit mit der Bereitschaftsstromversorgung
während
eines Bereitschaftsbetriebs aufrecht gehalten.
-
Gemäß einer
bevorzugten Ausführungsform
der Erfindung umfasst die Steuereinheit mindestens einen Eingangsanschluss
zum Empfangen eines Steuereingangssignals und mindestens einen Steuerausgangsanschluss.
Die Steuereinheit ist in der Lage, mindestens ein Steuereingangssignal
zu verarbeiten, und sie ist in der Lage, mindestens ein Ausgangssteuersignal
auszugeben. Dies ist vorteilhaft, weil verschiedene Eingangssteuersignale
verwendet werden können.
Die verschiedenen Ausgangsanschlüsse
können
an verschiedene Schaltungselemente mit verschiedenen Steuersignalen
angeschlossen sein.
-
Gemäß einer
bevorzugten Ausführungsform
der Erfindung umfasst die Steuereinheit mindestens einen Zustandshalteschalter
zum Halten des Zustands während
eines Bereitschaftsbetriebs. Es ist ein vorteilhaftes Merkmal der
Steuereinheit, dass jede Steuereinheit mindestens einen Zustandshalteschalter
zum Halten des Zustands während
eines Bereitschaftsbetriebs umfasst, weil der Zustand direkt an
der Quelle des Steuersignals gehalten wird.
-
Vorzugsweise
weist die Steuereinheit mindestens zwei Inverterstufen auf, welche
mindestens ein invertiertes Steuersignal und mindestens ein nicht
invertiertes Steuersignal bereitstellen.
-
Vorzugsweise
ist die Steuereinheit angeordnet, um den Zustand des invertierten
Steuersignals und/oder des nicht invertierten Steuersignals während eines
Bereitschaftsbetriebs zu halten. Zu diesem Zweck ist die Steuereinheit
mit der Bereitschaftsspannungsversorgung gekoppelt. Die Steuereinheit
kann Transistoren mit hoher Schwellenspannung umfassen, um den Verluststrom
von der Steuereinheit während
einer Bereitschaft zu verringern.
-
Gemäß einer
weiteren bevorzugten Ausführungsform
der Erfindung ist die Datenspeichereinheit an die reguläre Stromversorgung
und an die Bereitschaftsstromver sorgung angeschlossen. Vorzugsweise
ist die Datenspeichereinheit an das invertierte Steuersignal und
an das nicht invertierte Steuersignal angeschlossen.
-
Gemäß einer
weiteren bevorzugten Ausführungsform
der Erfindung umfasst die Datenspeichereinheit mindestens einen
Zustandshalteschalter zum Halten des invertierten Dateneingangssignals
und/oder mindestens einen Zustandshalteschalter zum Halten des nicht
invertierten Dateneingangssignals.
-
Gemäß noch einer
weiteren bevorzugten Ausführungsform
der Erfindung umfasst die Datenspeichereinheit eine Reihenschaltung
zum Halten des invertierten Daten eingangssignals.
-
Vorzugsweise
umfasst die Reihenschaltung zum Halten des invertierten Dateneingangssignals
einen Zustandshalteschalter, der das invertierte Dateneingangssignal hält, welches
an die Bereitschaftsstromversorgung angeschlossen ist, und einen
Zustandshalteschalter, welcher an das Steuersignal angeschlossen
ist.
-
Vorzugsweise
umfasst die Datenspeichereinheit Transistoren mit hoher Schwellenspannung
zum Verringern des Verluststroms während einer Bereitschaft.
-
Gemäß einer
weiteren bevorzugten Ausführungsform
der Erfindung besteht der Zustandshalteschalter in der Datenspeichereinheit
aus einem Transistor mit einer hohen Schwellenspannung. Der Vorteil
eines Transistor mit einer hohen Schwellenspannung besteht darin,
dass die Verlustleistung sehr gering ist.
-
Gemäß einer
Ausführungsform
der Erfindung können
Mittel zum Halten des Steuersignals auf einem vorbestimmten Pegel
während
einer Bereitschaft bereitgestellt werden. Derartige Mittel können in
der Steuereinheit eingeschlossen sein und können an ein Bereitschaftssignal
angeschlossen sein, welches während
eines Bereitschaftsbetriebs hoch und ansonsten niedrig ist. Auf
jeden Fall kann die Schaltung Mittel zum Bereitstellen von zusätzlichem
Strom zu der Schaltung während
einer aktiven Betriebsart einschließen, sodass die Stromanforderung
von der Bereitschaftsstromversorgung verringert wird.
-
Die
Vorteile und Neuigkeitsmerkmale, welche die vorliegende Erfindung
kennzeichnen, werden insbesondere in den hier angefügten Ansprüchen herausgestellt
und bilden einen Teil hiervon. Allerdings sollte zum besseren Verständnis der
Erfindung, ihrer Vorteile und dem durch ihre Verwendung erreichten
Ziel auf die Zeichnungen Bezug genommen werden, welche einen weiteren
Teil hiervon darstellen, und auf die beigefügte Beschreibung, in welcher
eine bevorzugte Ausführungsform
der vorliegenden Erfindung dargestellt und beschrieben wird.
-
1 zeigt
ein beispielhaftes schematisches Schaltbild einer Zustandshalteschaltung
gemäß 6, welche
ein schematisches Schaubild ist, das ein vorgeschlagenes Layout
für Standardzellen
darstellt;
-
2 zeigt
ein beispielhaftes schematisches Schaltbild einer Zustandshalteschaltung
gemäß einer weiteren
Ausführungsform
der vorliegenden Erfindung;
-
3 zeigt
ein beispielhaftes schematisches Schaltbild einer Zustandshalteschaltung
gemäß noch einer
weiteren Ausführungsform
der vorliegenden Erfindung;
-
4 zeigt
ein beispielhaftes schematisches Schaltbild einer Zustandshalteschaltung,
die eine Funktionsweise aufweist, die im Wesentlichen derjenigen
von 2 ähnlich
ist;
-
5 zeigt
ein beispielhaftes schematisches Schaltbild einer Zustandshalteschaltung,
die eine Funktionsweise aufweist, die im Wesentlichen derjenigen
von 3 ähnlich
ist;
-
6 ist
eine schematisches Schaubild, das ein vorgeschlagenes Layout für Standardzellen
darstellt;
-
7 ist
ein schematisches Schaltbild, welches die Konzeption darstellt,
einen Transistorkern mit einem Stromversorgungsschalter zu umhüllen; und
-
8 zeigt
eine beispielhaft elektronische Anordnung gemäß der vorliegenden Erfindung.
-
Das
Schaltbild der Zustandshalteschaltung von 1 umfasst
FETs mit einem p-Kanal und einem n-Kanal. Ein FET mit einem p-Kanal
ist eingeschaltet, wenn die Spannung zwischen dem Tor- und dem Quellenanschluss
kleiner als null ist, und ist ausgeschaltet, wenn die Spannung zwischen
dem Toranschluss und dem Quellenanschluss größer als null ist. Ein FET mit
einem n-Kanal ist eingeschaltet, wenn die Spannung zwischen dem
Toranschluss und dem Quellenanschluss größer als null ist, und ist ausgeschaltet,
wenn die Spannung zwischen dem Toranschluss und dem Quellenanschluss
kleiner als null ist.
-
Das
Schaltbild der Zustandshalteschaltung zeigt eine Steuereinheit 1,
die einen Eingangsanschluss 2 umfasst, der an einen Torkontakt 4 eines
Transistor 36 und an einen Torkontakt 12 eines
Transistor 38 angeschlossen ist. Der Transistor 36 ist
ein FET mit einem p-Kanal und der Transistor 38 ist ein
FET mit einem n-Kanal. Ein Quellenanschluss 6 und ein Basisanschluss 7 von
Transistor 36 sind an eine Bereitschaftsstromversorgung
VDD_STANDBY angeschlossen. Ein Senkenanschluss 8 von Transistor 36 ist
an einen Senkenanschluss 10 von Transistor 38 angeschlossen.
Ein Quellenanschluss 14 von Transistor 38 ist
an Masse angeschlossen. Transistor 38 ist ein Transistor
mit einer hohen Schwellenspannung. Dies ist durch die beiden Buchstaben
Vt gezeigt.
-
Alle
anderen Transistoren, welche Transistoren mit einer hohen Schwellenspannung
sind, sind mit denselben Buchstaben gekennzeichnet. Die Transistoren 36 und 38 bilden
eine Inverterstufe. Ein invertiertes Steuersignal CKPN1 von Anschluss 2 wird
an den Senkenanschlüssen 8 und 10 ausgegeben.
Transistor 36 hält
das invertierte Steuersignal CKPN1 während des Bereitschaftsbetriebs.
Die Senkenanschlüsse 8 und 10 sind
an einen Torkontakt 22 eines p-Kanal-Transistors 40 angeschlossen
und an einen Torkontakt 30 eines n-Kanal-Transistors 42.
Ein Quellenanschluss 24 von Transistor 40 ist
an die reguläre
Stromversorgung VDD und ein Basisanschluss 25 ist an VDD_STANDBY
angeschlossen.
-
Ein
Senkenanschluss 26 von Transistor 40 ist an einen
Senkenanschluss 28 von Transistor 42 angeschlossen.
Ein Quellenanschluss 32 von Transistor 42 ist
an Masse angeschlossen. Es wird hervorgehoben, dass das Steuersignal
und das invertierte Steuersignal typischerweise aus Taktsignalen
in synchronen, d.h. getakteten, Schaltungen bestehen, aber dass
andere Steuersignale, z.B. Quittungssignale, die in asynchronen Schaltungen
verwendet werden, genauso gut akzeptiert werden können.
-
Die
beiden Transistoren 40 und 42 bilden eine weitere
Inverterstufe. Diese Inverterstufe invertiert das invertierte Steuersignal
CKPN1 in das nicht invertierte Steuersignal CKP1. Das nicht invertierte
Steuersignal CKP1 wird an Anschluss 34 bereitgestellt.
Anschluss 34 ist an die Senkenanschlüsse 26 und 28 angeschlossen.
-
1 zeigt
außerdem
eine Dateneingabeeinheit 3 der Zustandshalteschaltung.
Die Dateneingabeeinheit 3 umfasst einen Eingangsanschluss 50,
der an einen Torkontakt 52 eines p-Kanal-Transistors 70 und
an einen Torkontakt 66 eines n-Kanal-Transistors 75 angeschlossen
ist. Ein Quellenanschluss 54 von Transistor 70 ist
an eine reguläre
Stromversorgung VDD angeschlossen. Ein Basisanschluss 55 von
Transistor 70 ist an VDD_STANDBY angeschlossen. Ein Senkenanschluss 56 von
Transistor 70 ist an einen Quellenanschluss eines p-Kanal-Transistors 72 bei
Knoten 56 angeschlossen. Ein Toranschluss 58 von
Transistor 72 ist an das invertierte Steuersignal CKPN1
angeschlossen. Ein Basisanschluss 71 von Transistor 72 ist
an VDD_STANDBY angeschlossen. Ein Senkenkontakt von Transistor 72 ist
an einen Senkenkontakt eines n-Kanal-Transistors 74 bei
Knoten 60 angeschlossen. Ein Toranschluss 62 von
Transistor 74 ist an das nicht invertierte Steuersignal
CKP1 angeschlossen. Ein Quellenanschluss von Transistor 74 ist
an einen Senkenanschluss eines n-Kanal-Transistors 75 bei
Knoten 64 angeschlossen. Ein Quellenanschluss von Transistor 75 ist
bei Knoten 68 an Masse angeschlossen. Das Eingangssignal
wird einer Datenspeichereinheit bei Knoten 60 zugeführt.
-
Die
Datenspeichereinheit 5 umfasst einen p-Kanal-Transistor 142,
der an seinem Tor 128 an Knoten 60 angeschlossen
ist. Ein Quellenanschluss 130 von Transistor 142 ist
an die VDD_STANDBY angeschlossen. Ein Senkenanschluss 132 von
Transistor 142 ist an einen Senkenanschluss 122 eines
n-Kanal-Transistors 144 angeschlossen. Ein Toranschluss 124 von
Transistor 144 ist außerdem
an den Knoten 60 angeschlossen. Ein Quellenanschluss 126 ist
an Masse angeschlossen. Die Transistoren 142 und 144 bilden
eine Inverterstufe. Wie schon vorstehend erwähnt, sind die Transistoren 142 und 144 mit
den Buchstaben Vt gekennzeichnet und sind deswegen Transistoren
mit einer hohen Schwellenspannung. Im Fall eines Bereitschaftsbetriebs
hält der Transistor 142 ein
Eingangssignal. Die Senkenkontakte 132 und 122 stellen
den Ausgang der Inverterstufe dar, die durch die beiden Transistoren 142 und 144 gebildet
wird.
-
Ein
Signal S, das den Senkenanschlüssen 132 und 122 zugeführt wird,
stellt das Dateneingangssignal von Anschluss 50 dar. Das
Signal S ist an einen Toranschluss 82 eines p-Kanal-Transistors 78 angeschlossen. Transistor 78 ist
ein Transistor mit einer hohen Schwellenspannung. Ein Basisanschluss 83 von
Transistor 78 ist an VDD_STANDBY angeschlossen. Ein Toranschluss 88 eines
p-Kanal-Transistors 85 ist an das nicht invertierte Steuersignal
CKP1 angeschlossen. Ein Basisanschluss 87 von Transistor 85 ist
an VDD_STANDBY angeschlossen. Ein Quellenanschluss 80 von
Transistor 78 ist an die Bereitschaftsstromversorgung VDD_STANDBY
angeschlossen. Ein Senkenkontakt 84 von Transistor 78 ist
an einen Quellenanschluss 86 von Transistor 85 angeschlossen.
Ein Toranschluss 106 von Transistor 138 ist an
das invertierte Steuersignal CKPN1 angeschlossen. Ein Senkenanschluss 104 von
Transistor 138 ist an Anschluss 90 von Transistor 85 angeschlossen.
Ein Quellenanschluss 108 von Transistor 138 ist
an einen Senkenanschluss 110 eines n-Kanal-Transistors 140 angeschlossen.
Ein Quellenanschluss 114 von Transistor 140 ist
an Masse angeschlossen. Ein Toranschluss 112 von Transistor 140 ist
an das Signal S angeschlossen. Transistor 140 ist ein Transistor
mit einer hohen Schwellenspannung.
-
Ein
invertiertes Signal SN wird an dem Senkenanschluss 90 bereitgestellt.
Dieses invertierte Signal SN wird einer Datenausgabeeinheit 7 zugeführt. Die
Datenausgabeeinheit 7 empfängt das invertierte Signal SN
an einem Toranschluss 150 von p-Kanal-Transistor 162 und an einem
Toranschluss 160 eines n-Kanal-Transistors 164.
Ein Quellenanschluss 152 von Transistor 162 ist
an die reguläre
Stromversorgung VDD angeschlossen. Ein Basisanschluss 153 von
Transistor 162 ist an VDD_STANDBY angeschlossen. Ein Senkenanschluss 154 von
Transistor 162 ist an einen Senkenanschluss 156 von
Transistor 164 und an einen Datenausgangsanschluss 166 angeschlossen.
Ein Quellenanschluss 158 von Transistor 164 ist
an Masse angeschlossen. Die Transistoren 162 und 164 bilden
eine Inverterstufe.
-
Die
vorliegende Schaltung umfasst Signalspeicher, wobei die Zustände der
Signalspeicher während einer
Bereitschaft gehalten werden müssen – Zustand
haltende Signalspeicher genannt –, und kombinatorische logische
Signalspeicher, usw., deren Zustände
nicht gehalten werden müssen.
Es werden zwei Versorgungen verwendet: die eine ist die reguläre Versorgung
(VDD) und die andere ist eine Bereitschaftsversorgung (VDD_STANDBY).
Die Schaltungen, deren Zustand nicht gehalten wird, werden mit VDD
versorgt, wohingegen Zustand haltende Signalspeicher sowohl mit
VDD als auch mit VDD_STANDBY versorgt werden. Beim aktiven Betrieb
sind beide Versorgungen eingeschaltet.
-
Um
Bereitschaftsbetrieb aufzunehmen, wird VDD auf einen Massepegel
verringert und VDD_STANDBY wird auf eine niedrigere Spannung verringert,
welche gerade ausreicht, um den Zustand in den Zustand haltenden
Signalspeichern zu halten. Infolgedessen gibt es außer für Zustand
haltende Signalspeicher keinen Bereitschaftsverlust. Die Bereitschaftsversorgung
VDD_STANDBY stellt den notwendigen Strom zur Verfügung, um
den Zustand in den Zustand haltenden Signalspeichern zu halten.
Da sehr wenig Strom von VDD_STANDBY während der aktiven Betriebsart
und des Bereitschaftsbetriebs entnommen wird, ist der Bedarf an
Leitwegen von VDD_STANDBY entlastet.
-
Der
Betrieb der Schaltung von 1 kann folgendermaßen ablaufen.
Als Erstes wird die aktive Betriebsart betrachtet, in welcher sowohl
VDD und VDD STANDBY eingeschaltet sind. Wenn der TAKT hoch ist, bestimmt
DATENEIN die Zustände
von Knoten S und SN. Wenn der TAKT niedrig wird, ist die Rückkoppelschleife
in dem Zustand haltenden Signalspeicher komplett und die vorhergehenden
Zustände
von Knoten S und SN werden beibehalten. Um nun in Bereitschaft überzugehen,
wird die normale Versorgung VDD auf Massepegel runtergefahren und
dann wird VDD_STANDBY auf einen niedrigeren Pegel verringert (gerade
genug, um den Zustand zu halten). Sobald VDD niedriger wird, bleibt
das Steuersignal, z.B. TAKT auf dem Massepegel, und die Schalter 36–85 halten
die Zustände
von Knoten S, SN, CKPN1 und CKP1.
-
Die
Spannung der restlichen Knoten erreicht Massepegel und sie werden
potenzialfrei. Infolgedessen gibt es während einer Bereitschaft nur
einen geringen Verlust aufgrund von Schaltern, die VDD_STANDBY bekommen.
Dieser geringe Verlust wird noch weiter verringert, indem diese
Schalter zu hohen Vt gemacht werden, wie in 1 gezeigt.
Um nun in die aktive Betriebsart zurückzukehren, wird VDD_STANDBY
auf ihren aktiven Pegel erhöht,
und dann wird VDD von dem Massepegel zurück auf ihren aktiven Pegel
erhöht.
Der Zustand des Steuersignals, z.B. TAKT, wird während einer Bereitschaft durch
externe Schaltungen gehalten und infolgedessen bleibt TAKT niedrig.
Die Topologie der Schaltung ist dergestalt, dass die Zustände von
Knoten CKPN1, CKP1, S und SN beibehalten werden. Die Schaltung kann
nun ihren aktiven Betrieb aufnehmen.
-
Alle
P-Schalter in dem Signalspeicher sind in einer N-Wanne angeordnet,
welche an die Versorgung VDD STANDBY angeschlossen ist. Dies verhindert,
dass die Quellen-/Senken-Übergänge von
PMOS-Transistoren während
eines Bereitschaftsbetriebs vorwärts
geregelt werden.
-
Die
Erfindung ermöglicht,
die reguläre
Versorgung zu den digitalen Schaltungen abzuschalten, ohne den Zustand
der Schaltung zu verlieren, wodurch Verlust um einen bedeutenden
Faktor verringert wird, z.B. einen Faktor von ungefähr 100 in
CMOS 12-Technologie.
Die den Zustand haltenden Signalspeicher verwenden Schalter mit
hoher Vt und deswegen ist ihr Verlust sehr gering. Bei einer digitalen
Schaltung, die dieses Schema verwendet, können die logischen Tore bezüglich Geschwindigkeit
optimiert werden, indem Schalter mit niedriger Vt ohne die Kosten
von hohem Bereitschaftsverlust verwendet werden, weil die Versorgung
für die
Logik während
einer Bereitschaft abgeschaltet werden kann. Infolgedessen bietet
dieses Schema hohe Leistung und niedrigen Verlust.
-
Wie
vorstehend ausgeführt,
wird verursacht, sowie VDD runter gefahren wird, dass das Steuersignal, z.B.
TAKT, auf dem Massepegel verbleibt. Es wird allerdings darauf hingewiesen,
dass insbesondere, wenn die Schaltung von 1 innerhalb
eines größeren Aufbaus
verwendet wird, während
eines Bereitschaftsbetriebs die externen Eingänge der Steuereinheit 1 potenzialfrei
sein werden. Wenn sie potenzialfrei bleiben, kann sich das externe
Steuersignal (oder TAKT) aufgrund von Kreuzkopplung oder Verlusteffekten
auf höhere Spannungen
aufladen, wodurch eine größere Verlustleistung
in der Steuereinheit 1 der Schaltung auftritt.
-
Eine
Art, um diesem Problem zu begegnen, würde darin bestehen, externe
Mittel bereitzustellen, um das Steuersignal (oder TAKT), auf einem
niedrigen Pegel zu halten. Als Alternative, die eher vorzuziehen
ist, können
Mittel innerhalb der Steuerschaltung 1 bereitgestellt werden,
um das Steuersignal während
einer Bereitschaft stabil auf einem niedrigen Pegel zu halten.
-
Unter
Bezugnahme auf 2 der Zeichnungen, können derartige
Mittel einen n-Kanal-Transistor 200 umfassen, dessen Toranschluss 201 an
ein zusätzliches
Signal SBS angeschlossen ist. Das Signal SBS ist ein Bereitschaftssignal,
welches während
des Bereitschaftsbetriebs hoch ist und während der aktiven Betriebsart
beim Betrieb niedrig ist. Infolgedessen ist Transistor 200 im
Bereitschaftsbetrieb eingeschaltet und deswegen hält er das
Steuersignal auf einem niedrigen Pegel. In der aktiven Betriebsart,
weil das Bereitschaftssignal SBS niedrig ist, ist Transistor 200 ausgeschaltet
und hat keine Auswirkung auf den Schaltungsbetrieb. Infolgedessen
ist es bei der in 2 der Zeichnungen dargestellten
Ausführungsform
nicht notwendig, dass das Steuersignal von außen auf einem niedrigen Pegel
gehalten werden muss, um den vorstehend erwähnten Stromverlust zu vermeiden.
-
Unter
Bezugnahme auf 3 der Zeichnungen ist eine weitere
beispielhafte Ausführungsform
der Erfindung in vielerlei Hinsicht derjenigen von 2 ähnlich.
Allerdings sind in diesem Fall vier zusätzliche p-Kanal-Transistoren 300, 400, 500 und 600 eingeschlossen.
Zwei dieser zusätzlichen
Transistoren 300, 400 sind in der Steuereinheit 1 bereitgestellt
und die anderen beiden zusätzlichen
Transistoren 500, 600 sind in der Datenspeichereinheit 5 bereitgestellt.
Die Toranschlüsse 401, 601 der
Transistoren 400, 600 sind jeweils an das Bereitschaftssignal
SBS angeschlossen (welches während
eines Bereitschaftsbetriebs hoch ist und während einer aktiven Betriebsart
niedrig ist), sodass die p-Kanal-Transistoren 400, 600 während einer
aktiven Betriebsart eingeschaltet sind und während des Bereitschaftsbetriebs
ausgeschaltet sind. Die Quellenanschlüsse 301, 501 der
Transistoren 300, 500 sind jeweils an die reguläre Versorgung
VDD angeschlossen.
-
Infolgedessen
können
während
der aktiven Betriebsart die Wege durch Transistoren 300–400 und 500–600 hindurch
Strom jeweils für
Ladungsknoten CKPN1 und S bereitstellen. Dies bewirkt, dass die
Stromanforderung von der Bereitschaftsstromversorgung VDD_STANDBY
während
der aktiven Betriebsart verringert wird. Tatsächlich wird bei Transistoren 300–600 der
gesamte aktive Strom der Schaltung durch die reguläre Stromversorgung
VDD bereitgestellt und die Bereitschaftsstromversorgung VDD_STANDBY
muss nur die Verlustleistung während
des Bereitschaftsbetriebs bereitstellen. Infolgedessen kann bei
Vorhandensein von Transistor 300 bis 500 die VDD_STANDBY
wie ein normales Signal geleitet werden, welches den Leitwegbereich
des gesamten Ausbaus verringert. Im Bereitschaftsbetrieb sind die
Transistoren 400 und 600 ausgeschaltet und haben
keinen Einfluss auf den Schaltungsbetrieb.
-
Es
wird darauf hingewiesen, dass, obwohl die zusätzlichen Merkmale der Schaltungen
von 2 und 3 jeweils bedeutende Vorteile
gegenüber
der Schaltung von 1 bereitstellen können, es
Umstände
geben kann, unter welchen diese zusätzlichen Merkmale nicht notwendig
sind. Beispielsweise kann in einem Aufbau, in welchem die Bereitschaftsversorgung
VDD_STANDBY den notwendigen aktiven Strom bereitstellen kann, das
Hinzufügen
von Transistoren 300–600 (3)
nicht notwendig sein. Auf ähnliche
Weise kann, wenn Mittel in den Anordnungen von 2 oder 3 bereitgestellt sind,
um das Steuersignal während
einer Bereitschaft von außen
auf einem niedrigen Pegel zu halten, auf die Einbeziehung von Transistor 200 (2) verzichtet
werden.
-
4 und 5 der
Zeichnungen stellen zwei weitere beispielhafte Ausführungsformen
der Erfindung in Form von Niedrigstrom-Dualversorgung-Flip-Flop-(DSF)-Schaltungen dar,
bei welchen Simulationsergebnisse, die für 90 nm CMOS-Technologie ausgeführt werden,
eine Verringerung von Bereitschaftsverlust (gegenüber herkömmlichen
Anordnungen) um bis zu 10-mal zeigen, bei zu vernachlässigender
Auswirkung auf den Strom und die Leistung der Schaltungen in der
aktiven Betriebsart.
-
In
beiden 4 und 5 bezeichnet D den Datenanschluss
(DATENEIN in 1 bis 3), CP ist der
Taktanschluss (TAKT in 1 und STEUERUNG in 2 und 3),
Q ist der Ausgangsanschluss (DATENAUS in 1 bis 3)
und SBS ist der Bereitschaftssignalanschluss, wie vorstehend.
-
Der
Fachmann wird erkennen, dass 4 eine Ausführungsform
darstellt, die eine etwas andere Konfiguration aufweist, aber tatsächlich mit
der in 2 dargestellten Ausführungsform gleichwertig ist.
In beiden Fällen
liegen alle PMOS-Transistoren in derselben n-Wanne, welche an VDD_STANDBY
angeschlossen ist, da dies immer das höchste Potenzial in der Flip-Flop
bleiben wird (selbst wenn VDD auf eine sehr niedrige Spannung bei
Bereitschaft verringert wird). Diese Transistoren in der Flip-Flop,
welche während
einer Bereitschaft nicht mit Strom versorgt werden müssen, sind
an VDD angeschlossen, wohingegen diese, welche unbedingt Strom benötigen, um
den Zustand zu halten, an VDD_STANDBY angeschlossen sind (diese
sind in 4 eingekreist). Wie gezeigt,
muss die Rücken-an-Rücken angeschlossene
Inverterkonfiguration in dem Hilfssignalspeicher notwendigerweise
durch VDD_STANDBY mit Strom versorgt werden, weil an eben dieser Stelle
der Zustand gehalten wird, Der erste Inverter nach dem CP-Anschluss
muss auch durch VDD_STANDBY mit Strom versorgt werden, weil das
cpi (CKP1)- und cpn (CKPN1)-Signal jeweils niedrig und hoch gehalten
werden, sodass die Rücken-an-Rücken angeschlossenen Hilfssignalspeicher-Inverter
den Zustand halten. Der Rest der Flip-Flop wird durch VDD mit Strom
versorgt.
-
Der
SBS-Anschluss muss während
der aktiven Betriebsart niedrig gehalten werden, um sicherzustellen,
dass das Taktsignal, dass an CP ankommt, nicht unterbrochen wird.
Im Bereitschaftsbetrieb muss es allerdings hoch gehalten werden,
damit CP wirkungsvoll auf einen niedrigen Wert gezogen wird, wodurch
die Robustheit der Flip-Flop erhöht
wird und ein niedriger Wert auf cpn und ein hoher Wert auf cpi sichergestellt ist.
(Es sei angemerkt, dass es nicht erforderlich ist, dass der Ausgang
Q irgendeinen bedeutungsvollen Wert bei Bereitschaft haben muss,
weil es kein Tor gibt, das ihn überwacht).
-
5 ist ähnlich
4,
weist allerdings vier zusätzliche
Transistoren
300,
400,
500,
600 (eingekreist) auf.
Obwohl die Konfiguration etwas anders ist, ist sie tatsächlich derjenigen
von
3 gleichwertig, und als solche sind die vier zusätzlichen
Transistoren
300,
400,
500,
600 angeschlossen
und konfiguriert, um den Strom weitgehend zu verringern, der von
VDD STANDBY in der aktiven Betriebsart gezogen wird, wenn SBS =
0 ist. Tabelle
1 (nachstehend) zeigt die Wahrheitstabelle für die Dualversorgung von Flip-Flop-Schaltungen
aus den beiden Fig. 4 und 5.
-
Die
ersten beiden Reihen der Tabelle zeigen den Fall, wenn an CP eine
ansteigende Flanke vorhanden ist. Die nächsten drei Reihen zeigen die
Fälle CP
= abfallende Flanke, jeweils 0 und 1, wobei der Ausgang Q unabhängig von
D auf dem alten Wert gehalten wird. Es wird angemerkt, dass SBS
und VDD sich nur in der letzten Reihe verändern, welches der Bereitschaftsbetrieb
ist. In dieser Betriebsart gehen D, CP und Q auf einen hohen Impedanzzustand,
weil ihre Treiber nicht mit Strom versorgt werden. Der Zustand wird
allerdings zuverlässig
innerhalb von DSF aufbewahrt. SBS wird hoch gehalten, was Bereitschaftsbetrieb
bedeutet und VDD wird runter gezogen, in die Nähe eines Nullwertes. VDD_STANDBY
wird immer hoch gehalten. Es wird darauf hingewiesen, dass sie während einer
Bereitschaft unter ihren aktiven Betriebsartwert (vollen) abgesenkt werden
könnte,
aber dieser Punkt wird hier nicht weiter im Einzelnen ausgeführt.
-
Da
DSF getrennte n-Wannenkontakte benötigen, wird die herkömmliche
Layoutart des Anschließens der
n-Wanne an VDD nicht funktionieren. Im Fall von einem Dreifach-Wannenprozess,
können
Bibliothekszellen getrennte n-Wannen- und p-Wannenkontakte aufweisen. Ein vorgeschlagenes
beispielhaftes Layoutschema wird für Standardzellen vorgeschlagen
und ist in 6 dargestellt. Es wird angemerkt,
dass es 4 aneinander grenzende Anschlüsse nämlich, VDD, GND, VNW (n-Wannenspannung)
und VPW (p-Wannenspannung) gibt. In den meisten Fällen kann
der Stromversorgungsschalter (PSS) den Kern einfach umhüllen, wie
in 7 gezeigt. Der vergrößerter Ausschnitt zeigt Einzelheiten
der PSS, wobei VDD auf der Außenseite
und der VDD-Kern auf der Innenseite liegt. Wenn die erforderliche
PSS-Breite weniger beträgt
als der Umfang des Kerns, kann sie segmentiert werden. Wenn die
erforderliche Breite größer ist,
kann sie um den Kern gefaltet werden.
-
Die
vorliegende Erfindung kann bei allen Anordnungen angewendet werden,
die niedrigen Bereitschaftsverlust und Bereitschaftszustandshaltung
erfordern. Ein Beispiel einer derartigen elektronischen Anordnung
ist in 2 wiedergegeben. Elektronische Anordnung 200 weist
einen ersten Schaltungsabschnitt 240 und einen zweiten
Schaltungsabschnitt 260 auf, wobei der letztere eingerichtet
ist, um einen Zustand des ersten Schaltungsabschnitts 240 mindestens
während
eines Bereitschaftsbetriebs der elektronischen Anordnung 200 zu
halten. Zu diesem Zweck ist mindestens eine Zustandshalteschaltung,
wie in 1 gezeigt und ausführlich beschrieben, in dem
zweiten Schaltungsabschnitt 260 enthalten. Offensichtlich
kann der zweite Schaltungsabschnitt 260 auch weitere Schaltungselemente
enthalten, die weitere Aufgaben haben. Die elektronische Anordnung 200 enthält außerdem eine
reguläre
Stromversorgung 220 und eine Bereitschaftsstromversorgung 222.
Die reguläre
Stromversorgung 220 ist eingerichtet, um dem ersten Schaltungsabschnitt 240 und dem
zweiten Schaltungsabschnitt 260 über den Leiter 230 in
einer aktiven Betriebsart der elektronischen Anordnung 200 eine
Stromversorgung bereitzustellen, wohingegen die Bereitschaftsstromversorgung 222 eingerichtet
ist, dem zweiten Schaltungsabschnitt 260 oder mindestens
den Schaltungselementen der Datenspeichereinheit 5 ihrer
Zustandshalteschaltung mit einer Bereitschaftsstromversorgung über den
Leiter 232 während
eines Bereitschaftsbetriebs der elektronischen Anordnung 200 bereitzustellen.
Bei einer normalen aktiven Betriebsart der elektronischen Anordnung 200 ist
der Strom, welcher durch die reguläre Stromversorgung 220 und
die Bereitschaftsstromversorgung 222 zugeführt wird,
von im Wesentlichen ähnlicher
Stärke.
Tatsächlich kann
in der aktiven Be triebsart die Bereitschaftsstromversorgung 222 ein
Bestandteil der regulären
Stromversorgung 220 sein. Allerdings ist während des
Bereitschaftsbetriebs der elektronischen Anordnung 200 die
reguläre
Stromversorgung 220 ausgeschaltet, oder der erste und der
zweite Schaltungsabschnitt 240 und 260 sind von
der regulären
Stromversorgung 220 getrennt, und nur der Zustandshalteteil
des zweiten Schaltungsabschnitts 260 ist an die Bereitschaftsstromversorgung 222 angeschlossen,
welche vorzugsweise verringerten Strom verglichen mit ihrer Stromversorgung
der elektronischen Anordnung 200 bereitstellt, um die Stromaufnahme
des Zustandshalteteils des zweiten Schaltungsabschnitts 260 zu
minimieren.
-
Dies
ist insbesondere bei batteriebetriebenen elektronischen Geräten vorteilhaft,
weil die Stromaufnahme während
eines Bereitschaftsbetriebs drastisch verringert wird, wodurch die
Nutzungsdauer eines Betriebszyklus erhöht wird, d.h. der Zeitraum,
in welchem kein Aufladen der Batterie des elektronischen Geräts, z.B,
ein Mobiltelefon oder ein Laptopcomputer, erforderlich ist. Dies
wird die Vermarktungsfähigkeit
des elektronischen Geräts
erhöhen,
weil die Nutzungsdauer des Betriebszyklus eine der wichtigsten Eigenschaften derartiger
Geräte
ist.
-
Neue
Kennzeichen und Vorteile der Erfindung, die mit diesem Schriftstück abgedeckt
sind, sind in der vorhergehenden Beschreibung ausgeführt worden.
Es wird allerdings vorausgesetzt, dass diese Offenbarung in vielerlei
Hinsicht zur Veranschaulichung dient. Veränderungen können an Einzelheiten insbesondere
hinsichtlich der Form, Größe und Anordnung
von Teilen vorgenommen werden, ohne den Umfang der Erfindung zu
verlassen. Der Umfang der Erfindung ist selbstverständlich in
der Sprache definiert, in welcher die beigefügten Ansprüche ausgedrückt sind.
-
Legende der Zeichnungen
-
1
-
- 1, 2 CLOCK: TAKT
- 3 DATA INPUT: DATENEINGABE
- DATAIN: DATENEIN
- 7 DATA OUTPUT: DATENAUSGABE
- DATAOUT: DATENAUS
-
2
-
- 200 CONTROL UNIT: STEUEREINHEIT
- CONTROL: STEUERUNG
- DATA INPUT: DATENEINGANG
- DATAIN: DATENEIN
- DATA STORAGE UNIT: DATENSPEICHEREINHEIT
- DATA OUTPUT: DATENAUSGANG
- DATAOUT: DATENAUS
-
3
-
- 1 CONTROL UNIT: STEUEREINHEIT
- CONTROL: STEUERUNG
- DATA INPUT: DATENEINGANG
- DATAIN: DATENEIN
- 5 DATA STORAGE UNIT: DATENSPEICHEREINHEIT
- DATA OUTPUT: DATENAUSGANG
- DATAOUT: DATENAUS
-
4 + 5
-
N-well
connected to VDD_STBY: N-Wanne an VDD_STANDBY angeschlossen
-
6
-
- N-well contacts: N-Wannen-Kontakte
- N-well: N-Wanne
- P-well contacts: P-Wannen-Kontakte
- P-well: P-Wanne
-
7
-
