JP2001223563A

JP2001223563A - フリップフロップ回路

Info

Publication number: JP2001223563A
Application number: JP2000032909A
Authority: JP
Inventors: Akio Hirata; 昭夫平田; Hiroo Yamamoto; 裕雄山本
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-02-10
Filing date: 2000-02-10
Publication date: 2001-08-17

Abstract

(57)【要約】【課題】 CMOS論理回路からなるフリップフロップ回路
の回路面積を増加させず、非動作時に流れるリーク電流
を小さくし、動作時の高速化を行う。【解決手段】高閾値電圧のトランジスタと低閾値電圧
のトランジスタを混載した第１、第２のトライステート
インバータ回路３，４を用い、クロック信号、データ信
号を低閾値電圧のトランジスタに接続して動作時に高速
化し、非動作時にクロック信号をハイに一定に保つこと
により、第１のトライステートインバータ回路ではp型
トランジスタ, n型トランジスタとも高閾値電圧のトラ
ンジスタをオフし、第２のトライステートインバータ回
路では、出力Qがハイのときは高閾値のn型トランジスタ
をオフ、出力Qがローのときは高閾値のp型トランジスタ
をオフすることにより低リーク電流化を実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電池によって電源
を供給される携帯機器などに用いられるCMOS論理回路で
構成されたフリップフロップ回路に関するものである。

【０００２】

【従来の技術】近年、電池によって電源を供給される携
帯機器が多く普及し、電池の駆動時間を長くするため
に、それらに用いられる集積回路の低消費電力化が強く
要求されている。携帯機器の内、特に携帯電話などでは
待ち受け時間が長いため、用いられる集積回路では非動
作状態と動作状態を交互に繰り返すという特徴がある。

【０００３】このような集積回路では、動作時において
は高速に動作することを要求され、非動作時にはオフ状
態のトランジスタを流れる電流の総量が小さくなること
を要求される。そのため非動作時においては論理回路に
供給する電源を遮断する方法などが考えられるが、フリ
ップフロップ回路ではデータを保持しておく必要がある
ため電源を遮断することができない。

【０００４】オフ状態のトランジスタを流れる電流を小
さくするには閾値電圧の高いものを用いればよい。しか
し閾値電圧の高いトランジスタは電流駆動能力が小さく
なるので高速動作させるのに向かない。

【０００５】そこで、低閾値電圧で電流駆動能力の大き
いトランジスタと閾値電圧の高いトランジスタを混載し
てフリップフロップ回路を構成することが行われてい
る。以下に従来の低閾値電圧のトランジスタと高閾値電
圧のトランジスタを混載したフリップフロップ回路につ
いて説明する。

【０００６】図１３は従来の低閾値電圧のトランジスタ
と高閾値電圧のトランジスタを混載したフリップフロッ
プ回路を示すものである。

【０００７】図１３において、マスターフリップフロッ
プ１は低閾値電圧のトランジスタで構成され、スレーブ
フリップフロップ２は高閾値電圧のトランジスタで構成
される。

【０００８】以上のように構成されたフリップフロップ
回路の動作について説明する。非動作時にはマスターフ
リップフロップ１の電源を遮断または低電圧にしてリー
ク電流を小さくする。スレーブフリップフロップ２は高
閾値電圧のトランジスタで構成されているためリーク電
流は小さい。よって回路全体としてリーク電流が小さく
なる。非動作時でもスレーブフリップフロップ２でデー
タは保持される。

【０００９】このとき、スレーブフリップフロップ２か
らマスターフリップフロップ１へ流れるリーク電流を遮
断するため、非動作時にオフとなる高閾値電圧のトラン
ジスタが挿入されている。

【００１０】

【発明が解決しようとする課題】しかしながら上記従来
の構成では、電源がマスターフリップフロップとスレー
ブフリップフロップで２系統必要であるため、回路面積
が増大するという欠点を有していた。

【００１１】さらに、非動作時に待機動作を行わせるた
めの信号をフリップフロップ回路に新たに外部から供給
する必要があるため、フリップフロップ回路面積の増
加、集積回路設計時の配線の複雑化につながるという欠
点も有していた。

【００１２】本発明は上記従来の問題点を解決するもの
で、回路面積を増加させず非動作時に流れるリーク電流
を小さくし、動作時の高速化を行うことを目的としてい
る。

【００１３】

【課題を解決するための手段】第１の発明第１の発明（請求項１）は、閾値電圧の絶対値を第１の
値とするｐ型MOSFETと、閾値電圧の絶対値を第１の値よ
りも小さい第２の値とするｐ型MOSFETと、閾値電圧の絶
対値を第３の値とするｎ型MOSFETと、閾値電圧の絶対値
を第３の値よりも小さい第４の値とするｎ型MOSFETとを
混載した第１、第２のトライステートインバータ回路と
CMOSインバータ回路から構成される。

【００１４】CMOSインバータ回路はクロック入力ノード
をその入力に接続し、出力を第１の内部ノードに接続し
ている。

【００１５】第１のトライステートインバータ回路は、
閾値電圧の絶対値を第１の値とする第１のp型MOSFETと
閾値電圧の絶対値を第２の値とする第２のp型MOSFETと
閾値電圧の絶対値を第３の値とする第１のn型MOSFETと
閾値電圧の絶対値を第４の値とする第２のn型MOSFETか
ら構成される。

【００１６】第１のp型MOSFETは、第１の電源電圧を供
給する第１の電源線にソースを接続し、ドレインを第２
のp型MOSFETのソースに接続する。第１のp型MOSFETのゲ
ートはクロック入力ノードに繋がる。

【００１７】第２のp型MOSFETのドレインは、第１のト
ライステートインバータ回路の出力ノード（以下第２の
内部ノードと呼ぶ）に繋がる。第２のp型MOSFETのゲー
トはデータ入力ノードに繋がる。

【００１８】第１のn型MOSFETは、ソースを第１の電源
電圧よりも低電圧の第２の電源線に接続し、ドレインを
第２のn型MOSFETのソースに接続する。第１のn型MOSFET
のゲートは第１の内部ノードに繋がる。

【００１９】第２のn型MOSFETのドレインは第２の内部
ノードに繋がる。第２のn型MOSFETのゲートはデータ入
力ノードに繋がる。

【００２０】第２のトライステートインバータ回路は、
閾値電圧の絶対値を第１の値とする第３のp型MOSFETと
閾値電圧の絶対値を第２の値とする第４のp型MOSFETと
閾値電圧の絶対値を第３の値とする第３のn型MOSFETと
閾値電圧の絶対値を第４の値とする第４のn型MOSFETか
ら構成される。

【００２１】第３のp型MOSFETは、ソースを第１の電源
線に接続し、ドレインを第４のp型MOSFETのソースに接
続する。第３のp型MOSFETのゲートには第２の内部ノー
ドが繋がる。第４のp型MOSFETのドレインは出力ノード
に繋がる。

【００２２】第４のp型MOSFETのゲートは第１の内部ノ
ードに繋がる。第３のn型MOSFETはソースを第２の電源
線に接続し、ドレインを第４のn型MOSFETのソースに接
続する。第３のn型MOSFETのゲートには第２の内部ノー
ドが繋がる。第４のn型MOSFETのドレインは出力ノード
に繋がる。第４のn型MOSFETのゲートはクロック入力ノ
ードに繋がる。

【００２３】クロックがローからハイに立ち上がるとき
出力信号が変化し、クロック信号およびクロック信号を
CMOSインバータ回路により反転した信号は第２のトライ
ステートインバータ回路の相対的に低い閾値電圧のp型M
OSFET、n型MOSFETのゲートに加わっていることにより、
クロック信号が変化してから出力信号が変化するまでの
動作が速くなる。

【００２４】また、データ信号が第１のトライステート
インバータ回路の相対的に低い閾値電圧のp型MOSFET、n
型MOSFETのゲートに加わっていることにより、データ信
号が変化したとき、第２の内部ノードの電位が高速に変
化するため、フリップフロップのセットアップ時間が小
さくなる。

【００２５】非動作時においては、ローからハイに立ち
上がったクロック信号をハイに一定に保つことにより、
リーク電流を小さくすることができる。クロック信号を
ハイにしたとき、第１のトライステートインバータ回路
では相対的に高い閾値電圧の第１のp型MOSFETと第１の
n型MOSFETがともにオフするため、リーク電流が小さく
なる。

【００２６】また、第２のトライステートインバータ回
路では、出力ノードがハイのときは相対的に高い閾値電
圧の第３のn型トランジスタがオフ、出力ノードがロー
のときは相対的に高い閾値電圧の第４のp型トランジス
タがオフしているためリーク電流が小さくなる。よって
クロック信号をハイに保つときフリップフロップ回路の
リーク電流は小さくなる。

【００２７】第２の内部ノードの電位は第２の内部ノー
ドに繋がる容量（ゲート容量、ドレインの接合容量、配
線容量）により一定期間保たれるため、出力ノードの電
位は一定期間保たれる。

【００２８】このように第１の発明によれば、回路面積
を増加させず非動作時に流れるリーク電流を小さくし、
動作時の高速化を行うことができる。

【００２９】第２の発明第２の発明（請求項２）は、第１の発明において、第
１、第２のトライステートインバータ回路に接続される
クロック入力ノードと第１の内部ノードの接続を入れ替
えて構成される。

【００３０】これによりクロック信号のハイとローの働
きが第１の発明と逆になり、クロック信号がハイからロ
ーに立ち下がるとき出力信号が変化し、ローに一定に保
つときフリップフロップ回路のリーク電流が小さくな
る。

【００３１】このように第２の発明によれば、回路面積
を増加させず非動作時に流れるリーク電流を小さくし、
動作時の高速化を行うことができる。

【００３２】第３の発明第３の発明（請求項３）は、第１又は第２の発明と第１
のラッチ回路とを備えて構成される。第１のラッチ回路
はその入出力端子を第２の内部ノードに接続している。
非動作時に第１のトライステートインバータ回路の出力
がハイインピーダンスとき、第２の内部ノードの電位を
一定に保つことにより、出力ノードの電位を非動作時の
間一定に保つことができる利点がある。

【００３３】このように第３の発明によれば、回路面積
を増加させず非動作時に流れるリーク電流を小さくし、
動作時の高速化を行うことができると共に、非動作時に
出力ノードの電位を一定に保つことができる。

【００３４】第４の発明第４の発明（請求項４）は、第１の発明と第３のトライ
ステートインバータ回路とを備えて構成される。第３の
トライステートインバータ回路は入力端を第１の発明の
出力ノードに接続し、出力端を第１の発明の第２の内部
ノードに接続し、クロック入力ノードがハイのときに導
通、ローのときにハイインピーダンスとなる。非動作時
にクロック信号をハイにしたとき第２の内部ノードの電
位を一定に保つことにより、出力ノードの電位を非動作
時の間一定に保つことができる利点がある。

【００３５】このように第４の発明によれば、回路面積
を増加させず非動作時に流れるリーク電流を小さくし、
動作時の高速化を行うことができると共に、非動作時に
出力ノードの電位を一定に保つことができる。

【００３６】第５の発明第５の発明（請求項５）は、第２の発明と第３のトライ
ステートインバータ回路とを備えて構成される。第３の
トライステートインバータ回路は、入力端を出力ノード
に接続し、出力端を第２の内部ノードに接続し、クロッ
ク入力ノードがハイのときに導通、ローのときにハイイ
ンピーダンスとなる。非動作時にクロック信号をローに
したとき、第２の内部ノードの電位を一定に保つことに
より、出力ノードの電位を非動作時の間一定に保つこと
ができる利点がある。

【００３７】このように第５の発明によれば、回路面積
を増加させず非動作時に流れるリーク電流を小さくし、
動作時の高速化を行うことができると共に、非動作時に
出力ノードの電位を一定に保つことができる。

【００３８】第６の発明第６の発明は、第５又は第６の発明と第２のラッチ回路
とを備えて構成される。第２のラッチ回路は入出力端を
第５又は第６の発明のフリップフロップ回路の出力ノー
ドに接続している。クロック信号の状態によらず出力ノ
ードの電位を定常的に一定に保つことができる利点があ
る。

【００３９】このように第６の発明によれば、回路面積
を増加させず非動作時に流れるリーク電流を小さくし、
動作時の高速化を行うことができると共に、非動作時、
動作時を問わずクロック信号が一定に保たれている間出
力ノードの電位を一定に保つことができる。

【００４０】

【発明の実施の形態】以下、本発明の実施形態について
図面を参照しながら説明する。

【００４１】（第１の実施形態：図１〜図４）図１は本
発明の第１の実施形態を示す回路図である。第１の実施
形態は、閾値電圧の絶対値が異なる２種類のp型MOSFET
と、閾値電圧の絶対値が異なる２種類のn型MOSFETとで
構成される。

【００４２】図１中、３は第１のトライステートインバ
ータ回路、４は第２のトライステートインバータ回路、
５はCMOSインバータ回路、６はクロック信号CKが入力さ
れるクロック入力ノード、７はデータ信号Dが入力され
るデータ入力ノード、８は出力信号Qが出力される出力
ノードである。

【００４３】第１のトライステートインバータ回路３
は、閾値電圧の絶対値を相対的に大とするp型MOSFETのT
P1、閾値電圧の絶対値を相対的に小とするp型MOSFETのT
P2、閾値電圧の絶対値を相対的に大とするn型MOSFETのT
N1、閾値電圧の絶対値を相対的に小とするn型MOSFETのT
N2からなる。

【００４４】第２のトライステートインバータ回路４
は、閾値電圧の絶対値を相対的に大とするp型MOSFETのT
P3、閾値電圧の絶対値を相対的に小とするp型MOSFETのT
P4、閾値電圧の絶対値を相対的に大とするn型MOSFETのT
N3、閾値電圧の絶対値を相対的に小とするn型MOSFETのT
N4からなる。

【００４５】CMOSインバータ回路５は、閾値電圧の絶対
値を相対的に大とするp型MOSFET、閾値電圧の絶対値を
相対的に小とするn型MOSFETを用いて構成される。入力
に立ち上がり信号が加わったとき高速に出力を反転させ
るため相対的にゲート幅が小のp型MOSFETおよび相対的
にゲート幅が大のn型MOSFETより構成される。

【００４６】p型MOSFET TP1、TP3とp型MOSFET TP2、T
P4とはチャネル領域の不純物濃度を異にすることにより
TP1、TP3は相対的に大、TP2、TP4は相対的に小の閾値電
圧に設定される。

【００４７】n型MOSFETのTN1、TN3とn型MOSFETのTN2、T
N4とはチャネル領域の不純物濃度を異にすることにより
TN1、TN3は相対的に大、TN2、TN4は相対的に小の閾値電
圧に設定される。

【００４８】電源電圧と、入力信号、出力信号の電圧振
幅を1.8Vに設定し、絶対値が相対的に大の閾値電圧を0.
5V、絶対値が相対的に小の閾値電圧を0.25Vに設定す
る。MOSFETのドレイン電流の最大値はI=B(VDD−VTH)＾
αで表される（VDDは電源電圧、VTHは閾値電圧、B、α
は定数）ため、αを1.4と仮定すると、閾値電圧の絶対
値が相対的に小のMOSFETの最大ドレイン電流は閾値電圧
の絶対値が相対的に大のMOSFETの最大ドレイン電流の約
1.3倍になる。

【００４９】よって、閾値電圧の絶対値が相対的に小の
MOSFETを混載することにより、閾値電圧の絶対値が相対
的に大のMOSFETのみで構成された回路より電流駆動能力
が増し、トライステートインバータ回路の高速化に繋が
る。

【００５０】また、有限の遷移時間を持つ電圧波形がゲ
ート端子に加わるとき、閾値電圧の絶対値が相対的に小
のMOSFETは閾値電圧の絶対値が相対的に大のMOSFETに比
べオフからオンに切り替わる時間が速いため、閾値電圧
の絶対値が相対的に小のMOSFETのゲート端子に高速に伝
播させたい信号を加えることによって高速化が図れる。

【００５１】図２，図３は本実施形態の動作を説明する
ための回路図である。

【００５２】図２はクロック信号CKがローのときの状態
を示している。このときp型MOSFETTP1、n型MOSFET TN1
は共にオンになるため第１のトライステートインバータ
回路３の出力が繋がる第２の内部ノードn2の状態はデー
タ信号Dを反転したものになる。

【００５３】第２のトライステートインバータ回路４に
おいては、p型MOSFET TP4、n型MOSFET TN4がともにオ
フとなるため第２のトライステートインバータ回路４の
出力はハイインピーダンスとなり、出力信号Qの状態は
以前にクロック信号CKがハイからローに変化したときの
状態で決まる。

【００５４】出力ノード８の電位は出力ノード８に繋が
る容量（次段のゲート容量、配線容量、p型MOSFET TP
4、n型MOSFET TN4のドレインの接合容量）により一定
期間保持される。

【００５５】図３はクロック信号CKがハイのときの状態
を示している。このとき、p型MOSFET TP1、n型MOSFET
TN1は共にオフになるため、第１のトライステートイ
ンバータ回路の出力はハイインピーダンスとなり、第２
の内部ノードn2の状態はクロック信号がローからハイに
変わるときの状態で決まる。

【００５６】このとき、第２の内部ノードn2の電位は第
２の内部ノードn2に繋がる容量（ゲート容量、ドレイン
の接合容量、配線容量）により一定期間保たれる。

【００５７】第２のトライステートインバータ回路４に
おいては、p型MOSFET TP4、n型MOSFET TN4がともにオ
ンとなるため出力信号Qの状態は第２の内部ノードの状
態を反転したものとなる。

【００５８】このようにクロック信号がローからハイに
立ち上がるとき、第２のトライステートインバータ回路
４がハイインピーダンスからオン状態に変わり、出力信
号Qの状態が第２の内部ノードn2の状態を反転した状
態、すなわちデータ信号Dの状態に変化する。

【００５９】このとき相対的に低閾値電圧に設定された
n型MOSFET TN4、p型MOSFET TP4のゲートにそれぞれク
ロック信号CKおよびその反転信号が加わるため、クロッ
ク信号CKが立ち上がってから出力信号Qが変化するまで
の時間が小さくなる。

【００６０】また、クロック信号CKが立ち上がった後ク
ロック信号CKをハイ一定に保つとき、第１のトライステ
ートインバータ回路３においては相対的に高閾値電圧に
設定されたp型MOSFET TP1およびn型MOSFET TN1の両方
がオフとなるためリーク電流は小さくなる。

【００６１】第２のトライステートインバータ回路４に
おいては、第２の内部ノードn2の状態がハイのとき出力
信号Qの状態はローとなり、このとき、相対的に高閾値
電圧に設定されたp型MOSFET TP3がオフとなるためリー
ク電流は小さくなる。

【００６２】また、第２の内部ノードn2の状態がローの
とき出力信号Qの状態はハイとなり、このとき、相対的
に高閾値電圧に設定されたn型MOSFET TN3がオフとなる
ためリーク電流は小さくなる。

【００６３】CMOSインバータ回路５においては、相対的
に高閾値電圧のp型MOSFETがオフになっているのでリー
ク電流は小さい。よって、クロック信号をハイ一定に保
つことによりフリップフロップのリーク電流を小さくす
ることができる。

【００６４】図４は本実施形態のフリップフロップのタ
イミングチャートを示している。クロック信号CKの立ち
上がりにより出力信号Qがデータ信号Dの状態に変化す
る。クロック信号をハイ一定に保つとき待機モードとな
る。

【００６５】このように本実施形態によれば、回路面積
を増加させず非動作時に流れるリーク電流を小さくし、
動作時の高速化を行うことができる。

【００６６】（第２の実施形態：図５〜図８）図５は本
発明の第２の実施の形態を示す回路図である。本実施形
態は、閾値電圧の絶対値が異なる２種類のp型MOSFET
と、閾値電圧の絶対値が異なる２種類のn型MOSFETとで
構成される。

【００６７】図５中、３は第１のトライステートインバ
ータ回路、４は第２のトライステートインバータ回路、
５はCMOSインバータ回路、６はクロック信号CKが入力さ
れるクロック入力ノード、７はデータ信号Dが入力され
るデータ入力ノード、８は出力信号Qが出力される出力
ノードである。

【００６８】第１のトライステートインバータ回路３
は、閾値電圧の絶対値を相対的に大とするp型MOSFETのT
P1、閾値電圧の絶対値を相対的に小とするp型MOSFETのT
P2、閾値電圧の絶対値を相対的に大とするn型MOSFETのT
N1、閾値電圧の絶対値を相対的に小とするn型MOSFETのT
N2からなる。

【００６９】第２のトライステートインバータ回路４
は、閾値電圧の絶対値を相対的に大とするp型MOSFETのT
P3、閾値電圧の絶対値を相対的に小とするp型MOSFETのT
P4、閾値電圧の絶対値を相対的に大とするn型MOSFETのT
N3、閾値電圧の絶対値を相対的に小とするn型MOSFETのT
N4からなる。

【００７０】CMOSインバータ回路５は、閾値電圧の絶対
値を相対的に小とするp型MOSFET、閾値電圧の絶対値を
相対的に大とするn型MOSFETを用いて構成される。

【００７１】入力に立ち下がり信号が加わったとき高速
に出力を反転させるため相対的にゲート幅が大のp型MOS
FETおよび相対的にゲート幅が小のn型MOSFETより構成さ
れる。

【００７２】p型MOSFET TP1、TP3とp型MOSFET TP2、T
P4とはチャネル領域の不純物濃度を異にすることによ
り、TP1、TP3は相対的に大、TP2、TP4は相対的に小の閾
値電圧に設定される。

【００７３】n型MOSFETのTN1、TN3とn型MOSFETのTN2、T
N4とはチャネル領域の不純物濃度を異にすることによ
り、TN1、TN3は相対的に大、TN2、TN4は相対的に小の閾
値電圧に設定される。

【００７４】電源電圧、閾値電圧の設定は第１の実施形
態と同様に、電源電圧が1.8V、絶対値が相対的に大の閾
値電圧を0.5V、絶対値が相対的に小の閾値電圧を0.25V
とする。

【００７５】図６，図７は第２の実施形態の動作を示す
回路図である。

【００７６】図６はクロック信号CKがハイのときの状態
を示している。このときp型MOSFETTP1、n型MOSFET TN1
は共にオンになるため第１のトライステートインバータ
回路３の出力が繋がる第２の内部ノードn2の状態はデー
タ信号Dを反転したものになる。

【００７７】第２のトライステートインバータ回路４に
おいては、p型MOSFET TP4、n型MOSFET TN4がともにオ
フとなるため第２のトライステートインバータ回路４の
出力はハイインピーダンスとなり、出力信号Qの状態は
以前にクロック信号CKがローからハイに変化したときの
状態で決まる。

【００７８】出力ノード８の電位は出力ノード８に繋が
る容量（次段のゲート容量、配線容量、p型MOSFET TP
4、n型MOSFET TN4のドレインの接合容量）により一定
期間保持される。

【００７９】図７はクロック信号CKがローのときの状態
を示している。このときp型MOSFETTP1、n型MOSFET TN1
は共にオフになるため第１のトライステートインバータ
回路の出力はハイインピーダンスとなり、第２の内部ノ
ードn2の状態はクロック信号がハイからローに変わると
きの状態で決まる。

【００８０】このとき第２の内部ノードn2の電位は第２
の内部ノードn2に繋がる容量（ゲート容量、ドレインの
接合容量、配線容量）により一定期間保たれる。第２の
トライステートインバータ回路４においてはp型MOSFET
TP4、n型MOSFET TN4がともにオンとなるため、出力
信号Qの状態は第２の内部ノードの状態を反転したもの
となる。

【００８１】このようにクロック信号がハイからローに
立ち下がるとき、第２のトライステートインバータ回路
４がハイインピーダンスからオン状態に変わり、出力信
号Qの状態が第２の内部ノードn2の状態を反転した状
態、すなわちデータ信号Dの状態に変化する。

【００８２】このとき、相対的に低閾値電圧に設定され
たp型MOSFET TP4、n型MOSFET TN4のゲートにそれぞれ
クロック信号CKおよびその反転信号が加わるため、クロ
ック信号CKが立ち下がってから出力信号Qが変化するま
での時間が小さくなる。

【００８３】また、クロック信号CKが立ち下がった後ク
ロック信号CKをロー一定に保つとき、第１のトライステ
ートインバータ回路３においては相対的に高閾値電圧に
設定されたp型MOSFET TP1およびn型MOSFET TN1の両方
がオフとなるためリーク電流は小さくなる。

【００８４】第２のトライステートインバータ回路４に
おいては、第２の内部ノードn2の状態がハイのとき出力
信号Qの状態はローとなり、このとき相対的に高閾値電
圧に設定されたp型MOSFET TP3がオフとなるためリーク
電流は小さくなる。

【００８５】また、第２の内部ノードn2の状態がローの
とき出力信号Qの状態はハイとなり、このとき相対的に
高閾値電圧に設定されたn型MOSFET TN3がオフとなるた
めリーク電流は小さくなる。

【００８６】CMOSインバータ回路５においては、相対的
に高閾値電圧のn型MOSFETがオフになっているのでリー
ク電流は小さい。よって、クロック信号をロー一定に保
つことによりフリップフロップのリーク電流を小さくす
ることができる。

【００８７】図８は第２の実施形態のタイミングチャー
トを示している。クロック信号CKの立ち下がりにより出
力信号Qがデータ信号Dの状態に変化する。クロック信号
をロー一定に保つとき待機モードとなる。

【００８８】このように第２の実施形態によれば、回路
面積を増加させず非動作時に流れるリーク電流を小さく
し、動作時の高速化を行うことができる。

【００８９】（第３の実施形態：図９）図９は本発明の
第３の実施形態を示す回路図である。第１の実施形態に
第１のラッチ回路を付加した回路構成である。図９中の
９は第１のラッチ回路である。

【００９０】第１のラッチ回路９はゲート幅を第１、第
２のトライステートインバータ回路を構成するMOSFETよ
りも相対的に小にし、相対的に高閾値電圧に設定された
p型MOSFET、n型MOSFETを用い、お互いの入力端と出力端
を接続した２つのCMOSインバータ回路から構成される。
この第１のラッチ回路により第２の内部ノードn2の電位
を一定に保つことができる。

【００９１】また、図９中に示した第１のラッチ回路９
の代わりに、クロック信号CKにより制御され第１のトラ
イステートインバータ３がオンのときハイインピーダン
スと成るラッチ回路を用いることにより、動作時に第２
の内部ノードn2の電位が高速に変化するため、図９中の
ラッチ回路を用いた場合よりセットアップ時間を小さく
することができる。

【００９２】このように第３の実施形態によれば、回路
面積を増加させず非動作時に流れるリーク電流を小さく
し、動作時の高速化を行うことができると共に、非動作
時に出力信号を一定に保つことができる。

【００９３】（第４の実施形態：図１０）図１０は本発
明の第４の実施形態を示す回路図である。第１の実施形
態にクロック信号CKがハイのときに導通、ローのときに
出力がハイインピーダンスとなる第３のトライステート
インバータ回路が付加された構成になっている。

【００９４】図１０中の１０は第３のトライステートイ
ンバータ回路である。第３のトライステートインバータ
回路１０は相対的に高閾値電圧に設定されたp型MOSFE
T、n型MOSFETを用いて構成され、そのゲート幅は第１、
第２のトライステートインバータ回路を構成するp型MOS
FET、n型MOSFETよりも相対的に小に設定される。

【００９５】第３のトライステートインバータ回路１０
によりクロックをハイにしたとき第２の内部ノードn2の
状態を一定に保つことができる。

【００９６】このように第４の実施形態によれば、回路
面積を増加させず非動作時に流れるリーク電流を小さく
し、動作時の高速化を行うことができると共に、非動作
時に出力信号を一定に保つことができる。

【００９７】（第５の実施形態：図１１）図１１は本発
明の第５の実施形態を示す回路図である。第２の実施形
態にクロック信号がローのときに導通、ハイのときに出
力がハイインピーダンスとなる第３のトライステートイ
ンバータ回路が付加された構成になっている。

【００９８】図１１中の１０は第３のトライステートイ
ンバータ回路である。第３のトライステートインバータ
回路１０によりクロックをローにしたとき第２の内部ノ
ードの電位を一定に保つことができる。

【００９９】このように第５の実施形態のフリップフロ
ップ回路によれば、回路面積を増加させず非動作時に流
れるリーク電流を小さくし、動作時の高速化を行うこと
ができると共に、非動作時に出力信号を一定に保つこと
ができる。

【０１００】（第６の実施形態：図１２）図１２は本発
明の第６の実施形態を示す回路図である。第３の実施形
態の出力ノード８に第２のラッチ回路を付加した構成に
なっている。

【０１０１】図１２中の１１は第２のラッチ回路であ
る。第２のラッチ回路１１により出力ノード８の電位を
一定に保つことができる。

【０１０２】このように第６の実施形態のフリップフロ
ップ回路によれば、回路面積を増加させず非動作時に流
れるリーク電流を小さくし、動作時の高速化を行うこと
ができると共に、非動作時、動作時を問わずクロック信
号が一定に保たれている間、出力ノードの電位を一定に
保つことができる。

【０１０３】尚、上記各実施形態において、各実施形態
の回路構成を１チップ上に形成することが好ましい。ま
た、各実施形態の回路構成の主要部、例えば共通する部
分を１チップ上に形成してもよい。

【０１０４】

【発明の効果】以上のように、第１、第２の発明によれ
ば、回路面積を増加させず非動作時に流れるリーク電流
を小さくし、動作時の高速化を行うことができる。

【０１０５】また、第３〜第５の発明によれば、回路面
積を増加させず非動作時に流れるリーク電流を小さく
し、動作時の高速化を行うことができると共に、非動作
時に出力ノードの電位を一定に保つことができる。

【０１０６】また、第６の発明によれば、回路面積を増
加させず非動作時に流れるリーク電流を小さくし、動作
時の高速化を行うことができると共に、非動作時、動作
時を問わずクロック信号が一定の間に出力ノードの電位
を一定に保つことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態における立ち上がりエ
ッジトリガ型のフリップフロップ回路の回路図

【図２】図１のクロック信号がローのときの状態を示す
回路図

【図３】図１のクロック信号がハイのときの状態を示す
回路図

【図４】第１の実施形態のタイミングチャート

【図５】本発明の第２の実施形態における立ち下がりエ
ッジトリガ型のフリップフロップ回路の回路図

【図６】図５のクロック信号がハイのときの状態を示す
回路図

【図７】図５のクロック信号がローのときの状態を示す
回路図

【図８】第２の実施形態のタイミングチャート

【図９】本発明の第３の実施形態の回路図

【図１０】本発明の第４の実施形態の回路図

【図１１】本発明の第５の実施形態の回路図

【図１２】本発明の第６の実施形態の回路図

【図１３】従来の非動作時に低リーク電流になるフリッ
プフロップ回路の回路図

【符号の説明】

３第１のトライステートインバータ回路４第２のトライステートインバータ回路５ CMOSインバータ回路６クロック入力ノード７データ入力ノード８出力ノード９第１のラッチ回路１０第３のトライステートインバータ回路１１第２のラッチ回路 TP p型MOSFET TN n型MOSFET n1 第１の内部ノード n2 第２の内部ノード *STB 非動作時制御信号

Claims

【特許請求の範囲】

【請求項１】クロック入力ノードをその入力に接続し、
第１の内部ノードをその出力に接続するCMOSインバータ
回路と、第１の電源電圧を供給する第１の電源線にソースを接続
し、ドレインを第２のp型絶縁ゲート型電界効果トラン
ジスタ（以下p型MOSFETと呼ぶ）のソースに接続し、ゲ
ートをクロック入力ノードに接続し、閾値電圧の絶対値
を第１の値とする第１のp型MOSFETと、ドレインを第２
の内部ノードに接続し、ゲートをデータ入力ノードに接
続し、閾値電圧の絶対値を前記第１の値よりも小さい第
２の値とする前記第２のp型MOSFETと、前記第１の電源
電圧よりも低電圧の第２の電源電圧を供給する第２の電
源線にソースを接続し、ドレインを第２のn型絶縁ゲー
ト型電界効果トランジスタ（以下n型MOSFETと呼ぶ）の
ソースに接続し、ゲートを前記第１の内部ノードに接続
し、閾値電圧の絶対値を第３の値とする第１のn型MOSFE
Tと、ドレインを前記第２の内部ノードに接続し、ゲー
トを前記データ入力ノードに接続し、閾値電圧の絶対値
を前記第３の値よりも小さい第４の値とする前記第２の
n型MOSFETとを有する第１のトライステートインバータ
回路と、ソースを前記第１の電源線に接続し、ドレインを第４の
p型MOSFETのソースに接続し、ゲートを前記第２の内部
ノードに接続し、閾値電圧の絶対値を前記第１の値とす
る第３のp型MOSFETと、ドレインを出力ノードに接続
し、ゲートを前記第１の内部ノードに接続し、閾値電圧
の絶対値を前記第２の値とする前記第４のp型MOSFET
と、ソースを前記第２の電源線に接続し、ドレインを第
４のn型MOSFETのソースに接続し、ゲートを前記第２の
内部ノードに接続し、閾値電圧の絶対値を前記第３の値
とする第３のn型MOSFETと、ドレインを前記出力ノード
に接続し、ゲートを前記クロック入力ノードに接続し、
閾値電圧の絶対値を前記第４の値とする前記第４のn型M
OSFETとを有する第２のトライステートインバータ回路
とを備えたことを特徴とするフリップフロップ回路。
【請求項２】前記第１、第２のトライステートインバー
タ回路に接続される前記クロック入力ノードと前記第１
の内部ノードの接続を入れ替えてなることを特徴とする
請求項１記載のフリップフロップ回路。
【請求項３】入出力端を前記第２の内部ノードに接続し
た第１のラッチ回路を有することを特徴とする請求項１
または２記載のフリップフロップ回路。
【請求項４】入力端を前記出力ノードに接続し、出力端
を前記第２の内部ノードに接続し、前記クロック入力ノ
ードがハイのときに導通、ローのときにハイインピーダ
ンスとなる第３のトライステートインバータ回路を有す
ることを特徴とする請求項１記載のフリップフロップ回
路。
【請求項５】入力端を前記出力ノードに接続し、出力端
を前記第２の内部ノードに接続し、前記クロック入力ノ
ードがローのときに導通、ハイのときにハイインピーダ
ンスとなる第３のトライステートインバータ回路を有す
ることを特徴とする請求項２記載のフリップフロップ回
路。
【請求項６】入出力端を前記出力ノードに接続した第２
のラッチ回路を有することを特徴とする請求項４または
５記載のフリップフロップ回路。
【請求項７】高電圧供給線にソースを接続した高閾値電
圧の第１のp型MOSFETと、ソースが前記第１のp型MOSFET
のドレインに接続され低閾値電圧の第２のp型MOSFET
と、低電圧供給線にソースを接続した高閾値電圧の第１
のn型MOSFETと、ソースが前記第１のｎ型MOSFETのドレ
インに接続され低閾値電圧の第２のｎ型MOSFETを有する
トライステートインバータ回路を少なくとも一対具備
し、さらに前記一方のトライステートインバータ回路の
第２のp型MOSFETと第２のn型MOSFETのゲートをデータ入
力ノードに接続し、前記第２のp型MOSFETのドレインと
前記第２のn型MOSFETのドレインとを所定ノードに接続
し、前記他のトライステートインバータ回路の第１のp型MOS
FETのゲートと第１のn型MOSFETのゲートとを前記所定ノ
ードに接続し、前記他のトライステートインバータ回路の第２のp型MOS
FETと第２のn型MOSFETのドレインを出力ノードに接続し
た回路構成を少なくとも含むように１チップ上に形成し
たことを特徴とする半導体集積回路。