JP2013020593A - 半導体装置、それを用いた無線通信端末、及び電源制御方法 - Google Patents

Abstract

【課題】従来の半導体装置は、消費電力が大きくなる問題があった。
【解決手段】半導体装置１は、プログラムとプログラムによって利用されるデータとの少なくとも一方が格納される記憶領域部１６と、プログラムを実行して記憶領域部１６にバスを介してアクセス要求を発行する機能ブロック１１と、バス２３上に流れる、記憶領域部１６に対するアクセス要求を示す第１の信号ＲＥＱと、記憶領域部１６によるバス２３の占有状態を示す第２の信号ＧＮＴと、を監視して記憶領域部１６へのアクセスが発生していない期間は記憶領域部１６をスタンバイ状態に制御し、記憶領域部１６へのアクセスが発生している期間は記憶領域部１６を活性状態に制御するバス状態監視回路２０と、を有し、記憶領域部１６は、プログラム又はデータを記憶する記憶セルの低電位側電源電圧と高電位側電源電圧との電圧差を前記スタンバイ状態において活性状態よりも小さくする。
【選択図】図３

Description

本発明は半導体装置、それを用いた無線通信端末、及び電源制御方法に関に関する。

近年、複数の機能を提供可能な回路を一つの半導体チップに集積したＳｏＣ（System- on-a-Chip）技術が開発されている。さらに、このＳｏＣ技術を用いた半導体装置において、ＣＰＵ（Central Processing Unit）のマルチコア化や動作クロック信号の周波数が上昇する傾向にある。

ところで、特許文献１には、例えばＣＰＵ等の演算部からのアクセスの有無によりメモリの動作状態を切り換えて、消費電力を低減する技術が開示されている。また、特許文献２には、メモリの消費電力を低減する技術が開示されている。

特開２０００−１４８５８２号公報 特開２００４−２０６７４５号公報

本願の発明者等は、半導体装置の開発に際し、様々な課題を見出した。本願で開示される各実施の形態は、例えば無線通信端末等に好適な半導体装置を提供する。さらに詳細な特徴は、本明細書の記述及び添付図面によって明らかにされる。

本明細書に開示される一つの態様は半導体装置を含み、当該半導体装置は記憶装置のバスの状態を監視するバス状態監視回路を有する。

本発明により、例えば無線通信端末等に好適であって、良質な半導体装置を提供することができる。

無線通信端末５００の構成例を示す外観図である。 無線通信端末５００の構成例を示す外観図である。 実施の形態１にかかる電子装置６００の構成例を示すブロック図である。 実施の形態１にかかる半導体装置１及び電源供給装置２を含むシステムを示すブロック図である。 実施の形態１にかかるバス状態監視回路のブロック図である。 実施の形態１にかかるＲＡＭの概略図である。 実施の形態１にかかるＲＡＭのメモリセルアレイのブロック図である。 実施の形態１にかかるメモリセルアレイ内のメモリセルの回路図である。 実施の形態１にかかる半導体装置の動作を示すシーケンス図である。 実施の形態１にかかる半導体装置のＲＡＭ及びバス状態監視回路の動作を示すタイミングチャートである。

実施の形態１
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。

まず、図１Ａ、１Ｂ及び２を参照して、本実施の形態にかかる半導体装置が適用される電子機器として好適な無線通信端末の概要について説明する。図１Ａ及び１Ｂは、無線通信端末５００の構成例を示す外観図である。なお、図１Ａ、１Ｂ及び２の構成例では、無線通信端末５００が折り畳み式の携帯電話端末である場合について示している。しかしながら、無線通信端末５００は、スマートフォン、携帯ゲーム端末、タブレットＰＣ（Personal Computer）、ノートＰＣ等のその他の無線通信端末であってもよい。また、当然のことながら、本実施の形態にかかる半導体装置は、無線通信端末以外に適用することも可能である。

図１Ａは、折り畳み式携帯電話端末としての無線通信端末５００の閉状態（折り畳み状態）を示している。図１Ｂは、無線通信端末５００の開状態を示している。無線通信端末５００は、第１の筐体５０１と第２の筐体５０２がヒンジ５０３を介して連結された構造を有する。図１Ａ及び１Ｂの例では、第１の筐体５０１には複数の操作ボタンが配置されている。一方、第２の筐体５０２は、２つのディスプレイデバイス２０Ａ及び３０Ａと、２つのカメラデバイス２０Ｂ及び３０Ｂを有する。ディスプレイデバイス２０Ａ及び３０Ａは、ＬＣＤ（Liquid Crystal Display）、又はＯＬＥＤ（Organic Light-Emitting Diode）ディスプレイ等である。

ディスプレイデバイス２０Ａは、その表示面が第２の筐体５０２の内側の主面（前面）に位置するように配置されている。つまり、ディスプレイデバイス２０Ａは、開状態とされた無線通信端末５００をユーザーが操作する際に当該ユーザーによって視認されるメインディスプレイである。一方、ディスプレイデバイス３０Ａは、その表示面が第２の筐体５０２の外側の主面（背面）に位置するように配置されたサブディスプレイである。

カメラデバイス２０Ｂは、そのレンズユニットが第２の筐体５０２の外側の主面（背面）に位置するように配置されたメインカメラである。一方、カメラデバイス３０Ｂは、そのレンズユニットが第２の筐体５０２の内側の主面（前面）に位置するように配置されたサブカメラである。

続いて、図２を参照して、本発明にかかる半導体装置が搭載される電子装置６００の構成について説明する。図２は、本発明の実施の形態１にかかる電子装置６００の構成例を示すブロック図である。電子装置６００は、例えば、図１Ａ、１Ｂに示した無線通信端末５００の内部に搭載される。図２に示すように、電子装置６００は、アプリケーションプロセッサ６０１、ベースバンドプロセッサ６０２、ＲＦ（Radio Frequency）サブシステム６０３、メモリ６０４、バッテリ６０５、パワーマネジメントＩＣ（ＰＭＩＣ：Power Management Integrated Circuit）６０６、表示部６０７、カメラ部６０８、操作入力部６０９、オーディオＩＣ６１０、マイク６１１、スピーカ６１２を含む。

アプリケーションプロセッサ６０１は、メモリ６０４に格納されたプログラムを読み出して、電子装置６００の各種機能を実現するための処理を行う。例えば、アプリケーションプロセッサ６０１は、メモリ６０４からＯＳ（Operating System）プログラムを実行すると共に、このＯＳプログラムを動作基板とするアプリケーションプログラムを実行する。

ベースバンドプロセッサ６０２は、電子端末が送受信するデータに対して符号化（例えば、畳み込み符号やターボ符号等の誤り訂正符号化）処理又は復号化処理等を含むベースバンド処理を行う。より具体的には、ベースバンドプロセッサ６０２は、送信データをアプリケーションプロセッサ６０１から受け取り、受け取った送信データに対して符号化処理を施して、ＲＦサブシステム６０３に送信する。また、ベースバンドプロセッサ６０２は、ＲＦサブシステム６０３から受信データを受け取り、受け取った受信データに対して復号化処理を施してアプリケーションプロセッサ６０１に送信する。

ＲＦサブシステム６０３は、電子装置６００が送受信するデータに対する変調処理又は復調処理を行う。より具体的には、ＲＦサブシステム６０３は、ベースバンドプロセッサ６０２から受け取った送信データを搬送波により変調処理して送信信号を生成し、アンテナを介して送信信号を出力する。また、ＲＦサブシステム６０３は、アンテナを介して受信信号を受信し、受信信号を搬送波により復調処理して受信データを生成し、当該受信データをベースバンドプロセッサ６０２に送信する。

メモリ６０４は、アプリケーションプロセッサ６０１により利用されるプログラム及びデータを格納する。また、メモリ６０４は、電源が遮断されても記憶したデータを保持する不揮発性メモリと、電源が遮断された場合に記憶したデータがクリアされる揮発性メモリを含む。

バッテリ６０５は、電池であり、電子装置６００が外部電源によらずに動作する場合に利用される。なお、電子装置６００は、外部電源が接続されている場合においてもバッテリ６０５の電源を利用してもよい。また、バッテリ６０５としては、二次電池を利用することが好ましい。

パワーマネジメントＩＣ６０６は、バッテリ６０５又は外部電源から内部電源を生成する。この内部電源は、電子装置６００の各ブロックに与えられる。このとき、パワーマネジメントＩＣ６０６は、内部電源の供給を受けるブロック毎に内部電源の電圧を制御する。パワーマネジメントＩＣ６０６は、アプリケーションプロセッサ６０１からの指示に基づき内部電源の電圧制御を行う。さらに、パワーマネジメントＩＣ６０６は、ブロック毎に内部電源の供給と遮断とを制御することもできる。また、パワーマネジメントＩＣ６０６は、外部電源の供給がある場合、バッテリ６０５への充電制御も行う。

表示部６０７は、例えば、液晶表示装置であって、アプリケーションプロセッサ６０１における処理に従い様々な画像を表示する。表示部６０７において表示される画像には、ユーザーが電子装置６００に動作指示を与えるユーザーインタフェース画像、カメラ画像、動画等が表される。

カメラ部６０８は、アプリケーションプロセッサからの指示に従い、画像を取得する。操作入力部６０９は、ユーザーが操作して電子装置６００に操作指示を与えるユーザーインタフェースである。オーディオＩＣ６１０は、アプリケーションプロセッサ６０１から送信される音声データをデコードしてスピーカ６１２を駆動すると共に、マイク６１１から得た音声情報をエンコードして音声データを生成し、当該音声データをアプリケーションプロセッサ６０１に出力する。

次に、本実施の形態にかかる半導体装置について説明する。図３は、実施の形態１にかかる半導体装置１及び電源供給装置２を含むシステムを示すブロック図である。ここで、図３に示す半導体装置１は、例えば図２に示すアプリケーションプロセッサ６０１に対応し、図３に示す電源供給装置２は図２に示すパワーマネジメントＩＣ６０６に対応している。

図３に示すように、電源供給装置２は、レギュレータ３と、端子４とを備える。そして、電源供給装置２は、端子４を介して、レギュレータ３により生成した電源電圧ＶＤＤ＿ＩＮを半導体装置１に与える。なお、図３に示す例では、電源供給装置２から半導体装置１に電源電圧ＶＤＤ＿ＩＮを与える経路に電源電圧ＶＤＤ＿ＩＮの変動を抑制するバイパスコンデンサＣ１が設けられている。

また、図３に示すように、半導体装置１は、ＤＳＰ（Digital Signal Processor）電源領域１０、ＲＡＭ（Random Access Memory）電源領域１５、ＣＰＵ電源領域１７、内部電源制御回路１９、クロック制御回路２１、クロック生成回路２２、内部バス２３を有する。

ＤＳＰ電源領域１０には、電源スイッチ回路Ｔｒ１が設けられている。そして、電源スイッチ回路Ｔｒ１を導通状態とすることで、ＤＳＰ電源領域１０には、低電位側電源電圧ＶＳＳ＿ＤＳＰが供給され、ＤＳＰ電源領域１０に配置される回路が動作状態となる。また、電源スイッチ回路Ｔｒ１が非導通状態である場合、ＤＳＰ電源領域１０への低電位側電源電圧ＶＳＳ＿ＤＳＰの供給が停止され、ＤＳＰ電源領域１０に配置される回路が停止状態となる。電源スイッチ回路Ｔｒ１は、後述する内部電源制御回路１９により生成されるＤＳＰ電源制御信号ＤＰ＿ＣＮＴにより導通状態と非導通状態とが切り換えられる。なお、ＤＳＰ電源領域１０には、半導体装置１の電源配線を介して高電位側電源電圧ＶＤＤ＿ＤＳＰが供給される。この高電位側電源電圧ＶＤＤ＿ＤＳＰは、電源電圧ＶＤＤ＿ＩＮと同じものである。

ＤＳＰ電源領域１０には、ＤＳＰ１１が配置される。ＤＳＰ１１は、半導体装置１の機能ブロックの一つである。機能ブロックとして機能するＤＳＰ１１は、プログラムを実行して記憶領域部（例えば、ＲＡＭ１６）にバスを介してアクセス要求を発行する。

ＤＳＰ１１は、ＤＳＰコア１２、キャッシュ１３、キャッシュコントローラ１４を有する。ＤＳＰコア１２は、ＤＳＰ１１の演算部であって、ＲＡＭ１６から読み出したプログラムを実行して、場合に応じてＲＡＭ１６へのアクセス要求を発行する。キャッシュ１３は、ＤＳＰ１１内の一時記憶装置であって、ＤＳＰコア１２が利用するプログラム及びデータ（以下、プログラムとデータとを含む語として情報との語を用いる）を一時的に記憶する。キャッシュコントローラ１４は、ＤＳＰコア１２からの指示に基づきキャッシュ１３又はＲＡＭ１６へのアクセスを行う。より具体的には、キャッシュコントローラ１４は、ＤＳＰコア１２からアクセス要求された情報がキャッシュ１３にある場合はキャッシュ１３にアクセスを行い、ＤＳＰコア１２から要求された情報がキャッシュ１３にない場合はＲＡＭ１６にアクセスを行う。なお、ＤＳＰ１１には、ＤＳＰクロック信号ＣＬＫ＿ＤＳＰに基づき動作する。

ＲＡＭ電源領域１５には、電源スイッチ回路Ｔｒ２が設けられている。そして、電源スイッチ回路Ｔｒ２を導通状態とすることで、ＲＡＭ電源領域１５には、低電位側電源電圧ＶＳＳ＿ＲＡＭが供給され、ＲＡＭ電源領域１５に配置される回路が動作状態となる。また、電源スイッチ回路Ｔｒ２が非導通状態である場合、ＲＡＭ電源領域１５への低電位側電源電圧ＶＳＳ＿ＲＡＭの供給が停止され、ＲＡＭ電源領域１５に配置される回路が停止状態となる。電源スイッチ回路Ｔｒ２は、後述する内部電源制御回路１９により生成されるＲＡＭ電源制御信号ＲＰ＿ＣＮＴにより導通状態と非導通状態とが切り換えられる。なお、ＲＡＭ電源領域１５には、半導体装置１の電源配線を介して高電位側電源電圧ＶＤＤ＿ＲＡＭが供給される。この高電位側電源電圧ＶＤＤ＿ＲＡＭは、電源電圧ＶＤＤ＿ＩＮと同じものである。

ＲＡＭ電源領域１５には、ＲＡＭ１６が配置される。ＲＡＭ１６は、半導体装置１の記憶領域部である。記憶領域部として機能するＲＡＭ１６は、プログラムとプログラムによって利用されるデータとの少なくとも一方が格納される。

また、ＲＡＭ１６には、内部バスクロック信号ＣＬＫ＿ＢＵＳが入力されており、この内部バスクロック信号ＣＬＫ＿ＢＵＳに基づき動作する。また、ＲＡＭ１６には、内部電源制御回路１９が出力するＲＡＭスタンバイ制御信号ＲＳ＿ＣＮＴが入力される。ＲＡＭ１６は、このＲＡＭスタンバイ制御信号ＲＳ＿ＣＮＴに基づきスタンバイ状態と活性状態（例えば、アクティブ状態）とが切り換えられる。ＲＡＭ１６は、プログラム又は前記データを記憶する記憶セルを有する。そして、ＲＡＭ１６は、記憶セルの低電位側電源電圧と高電位側電源電圧との電圧差をスタンバイ状態においてアクティブ状態よりも小さくする。ＲＡＭ１６の詳細については後述する。

ＣＰＵ電源領域１７には、電源スイッチ回路Ｔｒ３が設けられている。そして、電源スイッチ回路Ｔｒ３を導通状態とすることで、ＣＰＵ電源領域１７には、低電位側電源電圧ＶＳＳ＿ＣＰＵが供給され、ＣＰＵ電源領域１７に配置される回路が動作状態となる。また、電源スイッチ回路Ｔｒ３が非導通状態である場合、ＣＰＵ電源領域１７への低電位側電源電圧ＶＳＳ＿ＣＰＵの供給が停止され、ＣＰＵ電源領域１７に配置される回路が停止状態となる。電源スイッチ回路Ｔｒ３は、後述する内部電源制御回路１９により生成されるＣＰＵ電源制御信号ＣＰ＿ＣＮＴにより導通状態と非導通状態とが切り換えられる。なお、ＣＰＵ電源領域１７には、半導体装置１の電源配線を介して高電位側電源電圧ＶＤＤ＿ＣＰＵが供給される。この高電位側電源電圧ＶＤＤ＿ＣＰＵは、電源電圧ＶＤＤ＿ＩＮと同じものである。

ＣＰＵ電源領域１７には、ＣＰＵ１８が配置される。ＣＰＵ１８は、半導体装置１の機能ブロックの一つである。機能ブロックとして機能するＣＰＵ１８は、ＤＳＰ１１と同様に、プログラムを実行して記憶領域部（例えば、ＲＡＭ１６）にバスを介してアクセス要求を発行する。なお、以下の説明では、ＤＳＰ１１がＲＡＭ１６にアクセスを行う場合を半導体装置１の動作の例として説明する。そのため、ＣＰＵコア１８は、ＤＳＰ１１と同様にキャッシュ及びキャッシュコントローラ等の演算機能を実現するための一般的な回路も含まれるが、図１では記載を省略した。

内部電源制御回路１９は、ＣＰＵコア１８からの指示、又は、図示しない外部からの指示に基づきＤＳＰ１１、ＲＡＭ１６、ＣＰＵコア１８に供給される低電位側電源電圧の供給と遮断とを切り換える電源制御信号（例えば、ＤＳＰ電源制御信号ＤＰ＿ＣＮＴ、ＲＡＭ電源制御信号ＲＰ＿ＣＮＴ、ＣＰＵ電源制御信号ＣＰ＿ＣＮＴ）を出力する。また、内部電源制御回路１９は、ＣＰＵコア１８からの指示、又は、図示しない外部からの指示に基づきＤＳＰ１１、ＣＰＵコア１８へのクロック信号を供給するか停止するかを切り換える指示を行うクロック要求命令（例えば、ＣＰＵ電源クロック要求ＣＬＫ＿ＲＥＱ＿ＣＰＵ及びＤＳＰ電源クロック要求ＣＬＫ＿ＲＥＱ＿ＤＳＰ）を出力する。

さらに、内部電源制御回路１９は、内部バス２３の利用状況に応じてＲＡＭ１６の動作状態を制御するＲＡＭスタンバイ制御信号ＲＳ＿ＣＮＴを出力する。内部電源制御回路１９は、ＲＡＭスタンバイ制御信号ＲＳ＿ＣＮＴを生成するためにバス状態監視回路２０を有する。バス状態監視回路２０は、内部バス２３上に流れる、ＲＡＭ１６に対するアクセス要求を示す第１の信号（例えば、アクセス要求ＲＥＱ）と、ＲＡＭ１６による内部バス２３の占有状態を示す第２の信号（例えば、バス占有許可信号ＧＮＴ）と、を監視してＲＡＭ１６へのアクセスが発生していない期間はＲＡＭ１６をスタンバイ状態に制御し、ＲＡＭ１６へのアクセスが発生している期間はＲＡＭ１６を活性状態に制御する。より具体的には、バス状態監視回路２０は、ＲＡＭ１６をスタンバイ状態に制御する場合、ＲＡＭスタンバイ制御信号ＲＳ＿ＣＮＴをイネーブル状態（例えば、ロウレベル）とし、ＲＡＭ１６を活性状態に制御する場合、ＲＡＭスタンバイ制御信号ＲＳ＿ＣＮＴをディスイネーブル状態（例えば、ハイレベル）とする。ＲＡＭ１６及びバス状態監視回路２０の詳細は後述する。

クロック制御回路２１は、ＣＰＵコア１８の指示に基づき、ＰＬＬ発振制御信号ＰＬＬ＿ＣＮＴ、分周器入力クロック選択信号ＣＬＫ＿ＳＥＬ、分周制御信号ＤＩＶ＿ＣＮＴの値を設定する。ＰＬＬ発振制御信号ＰＬＬ＿ＣＮＴ、分周器入力クロック選択信号ＣＬＫ＿ＳＥＬ及び分周制御信号ＤＩＶ＿ＣＮＴは、クロック生成回路２２が出力する内部バスクロック信号ＣＬＫ＿ＢＵＳ、ＤＳＰクロック信号ＣＬＫ＿ＤＳＰ及びＣＰＵクロック信号ＣＬＫ＿ＣＰＵの周波数を決定するための信号である。また、クロック制御回路２１は、ＣＰＵ電源クロック要求ＣＬＫ＿ＲＥＱ＿ＣＰＵ及びＤＳＰ電源クロック要求ＣＬＫ＿ＲＥＱ＿ＤＳＰに基づき停止制御信号ＳＴＰを出力する。停止制御信号ＳＴＰは、ＤＳＰクロック信号ＣＬＫ＿ＤＳＰ及びＣＰＵクロック信号ＣＬＫ＿ＣＰＵを供給するか停止するかを指示する信号である。

クロック生成回路２２は、外部から端子６を介して入力される入力クロック信号ＣＬＫ＿ＩＮに基づき内部バスクロック信号ＣＬＫ＿ＢＵＳ、ＤＳＰクロック信号ＣＬＫ＿ＤＳＰ及びＣＰＵクロック信号ＣＬＫ＿ＣＰＵを生成する。このとき、クロック生成回路２２は、ＰＬＬ発振制御信号ＰＬＬ＿ＣＮＴ、分周器入力クロック選択信号ＣＬＫ＿ＳＥＬ、分周制御信号ＤＩＶ＿ＣＮＴに基づき生成するクロック信号の周波数を設定する。また、クロック生成回路２２は、停止制御信号ＳＴＰに基づきＤＳＰクロック信号ＣＬＫ＿ＤＳＰ及びＣＰＵクロック信号ＣＬＫ＿ＣＰＵの供給と停止とを切り換える。

内部バス２３は、ＤＳＰ１１、ＲＡＭ１６、ＣＰＵ１８、内部電源制御回路１９、及び、クロック制御回路２１を互いに接続し、これら回路ブロック間の情報の送受信を仲介する。

続いて、バス状態監視回路２０の詳細について説明する。そこで、バス状態監視回路２０のブロック図を図４に示す。図４に示すように、バス状態監視回路２０は、スタンバイ有効状態保持部（例えば、Ｄフリップフロップ３０）、バス監視部３１、スタンバイ制御信号フィルタ部（例えば、ＯＲ回路３５）を有する。

Ｄフリップフロップ３０は、内部バスクロック信号ＣＬＫ＿ＢＵＳの立ち上がりエッジが入力される毎に、そのとき入力されているＲＡＭスタンバイ制御有効化信号ＲＡＭ＿ＳＴＢＹ＿ＥＮの論理レベルを取り込む。そして、Ｄフリップフロップ３０は、取り込んだＲＡＭスタンバイ制御有効化信号ＲＡＭ＿ＳＴＢＹ＿ＥＮの論理レベルを出力信号として出力する。つまり、Ｄフリップフロップ３０は、ＲＡＭスタンバイ制御有効化信号ＲＡＭ＿ＳＴＢＹ＿ＥＮの論理レベルを内部バスクロック信号ＣＬＫ＿ＢＵＳの立ち上がりエッジの一周期の間保持する。なお、ＲＡＭスタンバイ制御有効化信号ＲＡＭ＿ＳＴＢＹ＿ＥＮは、ＣＰＵコア１８において実行されるプログラムに基づき設定される、内部電源制御回路１９内の信号である。また、ＲＡＭスタンバイ制御有効化信号ＲＡＭ＿ＳＴＢＹ＿ＥＮは、ロウレベルである場合にＲＡＭ１６のスタンバイ制御のイネーブル状態を示し、ハイレベルである場合にＲＡＭ１６のスタンバイ制御のディスイネーブル状態を示す。

バス監視部３１は、ＲＡＭ１６に接続される内部バス２３上のＲＡＭ１６に対するアクセス要求を示すアクセス要求ＲＥＱと、ＲＡＭ１６による内部バス２３の占有状態を示すバス占有許可信号ＧＮＴと、を監視して、監視対象の信号の論理レベルに応じてＲＡＭスタンバイ制御信号ＲＳ＿ＣＮＴの論理レベルを決定する。また、バス監視部３１には、ＣＰＵコア１８において実行されるプログラムに基づき設定される、内部電源制御回路１９内の信号である自動制御機能有効化信号ＡＵＴＯ＿ＣＮＴ＿ＥＮが入力される。バス監視部３１は、自動制御機能有効化信号ＡＵＴＯ＿ＣＮＴ＿ＥＮがイネーブル状態（例えば、ハイレベル）である場合には、監視対象の信号の監視動作を行う。一方、バス監視部３１は、自動制御機能有効化信号ＡＵＴＯ＿ＣＮＴ＿ＥＮがディスイネーブル状態（例えば、ロウレベル）である場合には、監視対象の信号の監視動作を停止する。

図４に示すように、バス監視部３１は、Ｄフリップフロップ３２、ＮＯＲ回路３３、ＡＮＤ回路３４を有する。Ｄフリップフロップ３２には、自動制御機能有効化信号ＡＵＴＯ＿ＣＮＴ＿ＥＮが入力される。そして、Ｄフリップフロップ３２は、内部バスクロック信号ＣＬＫ＿ＢＵＳの立ち上がりエッジが入力される毎に、そのとき入力されている自動制御機能有効化信号ＡＵＴＯ＿ＣＮＴ＿ＥＮの論理レベルを取り込む。そして、Ｄフリップフロップ３２は、取り込んだ自動制御機能有効化信号ＡＵＴＯ＿ＣＮＴ＿ＥＮの論理レベルを出力信号として出力する。つまり、Ｄフリップフロップ３２は、自動制御機能有効化信号ＡＵＴＯ＿ＣＮＴ＿ＥＮの論理レベルを内部バスクロック信号ＣＬＫ＿ＢＵＳの立ち上がりエッジの一周期の間保持する。

ＮＯＲ回路３３には、アクセス要求ＲＥＱとバス占有許可信号ＧＮＴとが入力される。そして、ＮＯＲ回路３３は、アクセス要求ＲＥＱとバス占有許可信号ＧＮＴとの少なくとも一方がハイレベルである場合にＲＡＭスタンバイ制御信号ＲＳ＿ＣＮＴをイネーブル状態（例えば、ロウレベル）とする。一方、ＮＯＲ回路３３は、アクセス要求ＲＥＱとバス占有許可信号ＧＮＴとの両方がロウレベルである場合にＲＡＭスタンバイ制御信号ＲＳ＿ＣＮＴをディスイネーブル状態（例えば、ハイレベル）とする。ＡＮＤ回路３４は、Ｄフリップフロップ３２の出力信号と、ＮＯＲ回路３３が出力するＲＡＭスタンバイ制御信号ＲＳ＿ＣＮＴと、が入力される。そして、ＡＮＤ回路３４は、Ｄフリップフロップ３２の出力信号がハイレベルである場合（自動制御機能有効化信号ＡＵＴＯ＿ＣＮＴ＿ＥＮがイネーブル状態を示す場合）は、ＮＯＲ回路３３が出力するＲＡＭスタンバイ制御信号ＲＳ＿ＣＮＴを出力する。一方、ＡＮＤ回路３４は、Ｄフリップフロップ３２の出力信号がロウレベルである場合（自動制御機能有効化信号ＡＵＴＯ＿ＣＮＴ＿ＥＮがディスイネーブル状態を示す場合）は、ＮＯＲ回路３３が出力するＲＡＭスタンバイ制御信号ＲＳ＿ＣＮＴの論理レベルに関わらずロウレベルを出力する。

ＯＲ回路３５は、Ｄフリップフロップ３０の出力信号と、ＡＮＤ回路３４の出力信号と、が入力される。そして、ＯＲ回路３５は、Ｄフリップフロップ３０の出力信号がロウレベル（つまり、ＲＡＭスタンバイ制御有効化信号ＲＡＭ＿ＳＴＢＹ＿ＥＮがイネーブル状態）である場合に、ＡＮＤ回路３４の出力信号の論理レベルを出力する。一方、ＯＲ回路３５は、Ｄフリップフロップ３０の出力信号がハイレベル（つまり、ＲＡＭスタンバイ制御有効化信号ＲＡＭ＿ＳＴＢＹ＿ＥＮがディスイネーブル状態）である場合に、ＡＮＤ回路３４の出力信号の論理レベルに関わらず出力信号をハイレベルとする。つまり、ＯＲ回路３５は、ＲＡＭスタンバイ制御有効化信号ＲＡＭ＿ＳＴＢＹ＿ＥＮがイネーブル状態である場合は、監視対象の信号の論理レベルにより状態が決まるＲＡＭスタンバイ制御信号ＲＳ＿ＣＮＴを出力する。一方、ＯＲ回路３５は、ＲＡＭスタンバイ制御有効化信号ＲＡＭ＿ＳＴＢＹ＿ＥＮがディスイネーブル状態である場合は、ＲＡＭスタンバイ制御信号ＲＳ＿ＣＮＴとして出力される信号を常にディスイネーブル状態とする。

続いて、ＲＡＭ１６の詳細について説明する。図５にＲＡＭ１６の概略図を示す。図５に示すＲＡＭ１６は、例えば、ＳＲＡＭを記憶セルとして有するものである。図５に示すように、ＲＡＭ１６は、制御回路ＣＯＮＴ、ワードドライバＷＤＤＲ、メモリセルアレイＭＡ、スイッチ配置領域ＳＬＳＷ、アンプ配置領域ＡＭＰを有する。

制御回路ＣＯＮＴは、内部バス２３を介して入力される制御信号（アクセス要求ＲＥＱ、アドレス信号ＡＤＤ）に基づきＲＡＭ１６を制御すると共に、内部バス２３にバス占有許可信号ＧＮＴを出力してＲＡＭ１６のデータの入出力を制御する。ワードドライバＷＤＤＲは、アクセス対象の記憶セルを活性化するワード線の電位を制御回路からの指示に基づき制御する。メモリセルアレイＭＡは、記憶セルがマトリックス状に配置される領域である。スイッチ配置領域ＳＬＳＷは、記憶セルに接続されるビット線とアンプ配置領域ＡＭＰに配置されるアンプとの接続状態を制御するスイッチが配置される領域である。アンプ領域には、記憶セルに入力データを書き込むライトアンプ及び記憶セルに記憶されている情報を読み出すライトアンプが配置される領域である。

ここで、図５に示すように、ＲＡＭ１６には、バス状態監視回路２０が出力するＲＡＭスタンバイ制御信号ＲＳ＿ＣＮＴが入力される。このＲＡＭスタンバイ制御信号ＲＳ＿ＣＮＴに基づきＲＡＭ１６は、メモリセルアレイＭＡに配置される記憶セルをスタンバイ状態とアクティブ状態とのいずれか一方の状態とする。また、図５に示すように、ＲＡＭ１６は、内部バス２３を介してアクセス要求ＲＥＱを受信するが、このアクセス要求ＲＥＱは、バス状態監視回路２０に入力される。また、ＲＡＭ１６は、バス占有許可信号ＧＮＴを内部バス２３に出力するが、このバス占有許可信号ＧＮＴはバス状態監視回路２０にも入力される。なお、バス占有許可信号ＧＮＴは、内部バス上に配置されたルーターに送信され、ルーターは、バス占有許可信号ＧＮＴに基づき内部バス２３に接続される一の回路ブロックから他の回路ブロックへの情報の送受信を制御する調停処理を行う。なお、バス占有許可信号ＧＮＴをアサートする（例えば、ハイレベルとする）ことで、内部バス２３は、ＲＡＭ１６が利用可能な状態（バスビジー状態）となる。一方、バス占有許可信号ＧＮＴをネゲートする（例えば、ロウレベルとする）ことで、内部バス２３は、他の回路ブロックが利用可能な状態（バスアイドル状態）となる。

上記説明のように、ＲＡＭ１６は、メモリセルアレイＭＡをスタンバイ状態とアクティブ状態とに切り換えることができる。そこで、メモリセルアレイＭＡの構成について説明する。図６にＲＡＭ１６のメモリセルアレイＭＡのブロック図を示す。

図６に示すように、メモリセルアレイＭＡには、記憶セルＭＣがマトリックス状に配置される。そして、記憶セルＭＣには、第１の低電位側電源配線ｓｓｌが接続される。なお、図示はしていないが記憶セルＭＣには高電位側電源電圧ＶＤＤ＿ＲＡＭが供給される電源配線が接続される。また、メモリセルアレイＭＡは、電源スイッチ回路（例えば、ＮＭＯＳトランジスタＳＷＴｒ）、抵抗Ｒ１、スタンバイ電圧設定部（例えば、ＮＭＯＳトランジスタＭ１）、第２の低電位側電源配線ｓｓを有する。

第２の低電位側電源配線ｓｓには、低電位側電源電圧ＶＳＳ＿ＲＡＭが供給される。そして、低電位側電源電圧ＶＳＳ＿ＲＡＭは、第２の低電位側電源配線ｓｓを介して記憶領域部内の各回路ブロックに供給される。ＮＭＯＳトランジスタＳＷＴｒは、第１の低電位側電源配線ｓｓｌと第２の低電位側電源配線ｓｓとを接続し、バス状態監視回路からの指示（例えば、ＲＡＭスタンバイ制御信号ＲＳ＿ＣＮＴ）に基づき導通状態と非導通状態が切り換えられる。抵抗Ｒ１は、第１の低電位側電源配線ｓｓｌと第２の低電位側電源配線ｓｓとの間に設けられる。ＮＭＯＳトランジスタＭ１は、第１の低電位側電源配線ｓｓｌと第２の低電位側電源配線ｓｓとの間に設けられる。ここで、ＮＭＯＳトランジスタＭ１は、ダイオード接続される。ＮＭＯＳトランジスタＭ１は、第１の低電位側電源配線ｓｓｌにアノードが接続され、第２の低電位側電源配線ｓｓにカソードが接続されるダイオードとして機能する。ＲＡＭ１６では、ＮＭＯＳトランジスタＭ１により生じるダイオード電圧（例えば、０．４Ｖ程度）をスタンバイ電圧とする。ＲＡＭ１６では、スタンバイ状態においては、ＮＭＯＳトランジスタＳＷＴｒが非導通状態となるため、第１の低電位側電源配線ｓｓｌの電圧ＶＳＳＬが、第２の低電位側電源配線ｓｓの電圧ＶＳＳ＿ＲＡＭよりも０．４Ｖ程度高くなる。なお、ＲＡＭ１６のスタンバイ状態としては、記憶セルＭＣに印加される高電位側電源電圧と低電位側電源電圧との電圧差をアクティブ状態よりも小さくできればよい。例えば、高電位側電源電圧ＶＤＤ＿ＲＡＭを小さくすることで、スタンバイ状態における高電位側電源電圧と低電位側電源電圧との電圧差をアクティブ状態よりも小さくすることもできる。

続いて、記憶セルＭＣの詳細について説明する。図７に記憶セルＭＣの回路図を示す。図７に示すように、記憶セルＭＣは、駆動トランジスタＭＤ１、ＭＤ２、負荷トランジスタＭＬ１、ＭＬ２、転送トランジスタＭＴ１、ＭＴ２を有する。また、記憶セルＭＣには、高電位側電源配線を介して高電位側電源電圧ＶＤＤ＿ＲＡＭが印加され、第１の低電位側電源配線ｓｓｌを介して低電位側電源電圧ＶＳＳＬが供給される。

駆動トランジスタＭＤ１は、ソースが第１の低電位側電源配線ｓｓに接続され、ドレインが負荷トランジスタＭＬ１のドレインに接続される。駆動トランジスタＭＤ１のドレインと負荷トランジスタＭＬ１のドレインとが接続されるノードが第１の記憶ノードとなる。負荷トランジスタＭＬ１のソースは、高電位側電源配線に接続される。駆動トランジスタＭＤ２は、ソースが第１の低電位側電源配線ｓｓに接続され、ドレインが負荷トランジスタＭＬ２のドレインに接続される。駆動トランジスタＭＤ２のドレインと負荷トランジスタＭＬ２のドレインとが接続されるノードが第２の記憶ノードとなる。負荷トランジスタＭＬ２のソースは、高電位側電源配線に接続される。駆動トランジスタＭＤ１のゲートと、負荷トランジスタＭＬ１のゲートとは互いに接続されると共に第２の記憶ノードに接続される。駆動トランジスタＭＤ２のゲートと、負荷トランジスタＭＬ２のゲートとは互いに接続されると共に第１の記憶ノードに接続される。

転送トランジスタＭＴ１は、ソース及びドレインの一方の端子が第１の記憶ノードに接続され、ソース及びドレインの他方の端子がビット線ＢＬＴに接続される。また、転送トランジスタＭＴ１のゲートには、ワード線ＷＤが接続される。転送トランジスタＭＴ２は、ソース及びドレインの一方の端子が第２の記憶ノードに接続され、ソース及びドレインの他方の端子がビット線ＢＬＢに接続される。また、転送トランジスタＭＴ２のゲートには、ワード線ＷＤが接続される。

なお、図７に示す記憶セルＭＣでは、駆動トランジスタＭＤ１、ＭＤ２、転送トランジスタＭＴ１、ＭＴ２をＮＭＯＳトランジスタで形成する。そのため、駆動トランジスタＭＤ１、ＭＤ２、転送トランジスタＭＴ１、ＭＴ２のバックゲート端子にはバックゲート電圧ｂｎを供給する。また、図７に示す記憶セルＭＣは、負荷トランジスタＭＬ１、ＭＬ２をＰＭＯＳトランジスタで形成する。そのため、駆動トランジスタＭＤ１、ＭＤ２、転送トランジスタＭＴ１、ＭＴ２のバックゲート端子にはバックゲート電圧ｂｐを供給する。

図６、図７より、実施の形態１にかかるＲＡＭ１６では、スタンバイ状態において第１の低電位側電源配線ｓｓの電圧ＶＳＳＬをアクティブ状態よりも高くすることで、記憶セルＭＣに印加される高電位側電源電圧と低電位側電源電圧との電圧差をアクティブ状態よりもスタンバイ状態の方が小さくなるようにする。ここで、スタンバイ状態における高電位側電源電圧と低電位側電源電圧との電圧差は、記憶セルＭＣが情報を保持することはできるが、読み出し等の動作を行うと情報が破壊される可能性がある電圧差とすることが好ましい。また、このような電源電圧の変化によりスタンバイ状態とすることは、ＤＲＡＭでは難しく、ＳＲＡＭであれば可能である。これは、ＤＲＡＭの記憶セルがコンデンサに蓄積された電荷により情報を保持するという動作原理となるため、ＤＲＡＭではコンデンサからのリーク電流による情報の消失を防ぐためにコンデンサへの再充電（この動作をリフレッシュ動作と称す）が周期的に必要であるためである。

続いて、実施の形態１にかかる半導体装置１の動作について説明する。ここでは、特にＤＳＰ１１がＲＡＭ１６にアクセスを行う場合の動作について説明する。図８に実施の形態１にかかる半導体装置１の動作を示すシーケンス図を示す。

図８に示すように、半導体装置１では、ＤＳＰ１１が何らかの処理を行い、ＲＡＭ１６へのアクセスが必要になった場合、ＤＳＰ１１のＤＳＰコア１２は、キャッシュコントローラ１４へデータを要求する。次いで、キャッシュコントローラ１４は、キャッシュ１３にＤＳＰコア１２から要求された情報があるか否かを判断する。そして、キャッシュ１３にＤＳＰコア１２から要求された情報がない場合、キャッシュミスヒットの状態となるため、キャッシュコントローラ１４は、ＲＡＭ１６にデータを要求する。

これにより、キャッシュコントローラ１４からＲＡＭ１６にアクセス要求ＲＥＱが発行される。そして、ＲＡＭ１６にアクセス要求ＲＥＱが発行されたことに応じてバス状態監視回路２０は、ＲＡＭスタンバイ制御信号ＲＳ＿ＣＮＴをディスイネーブル状態とする。そして、ＲＡＭスタンバイ制御信号ＲＳ＿ＣＮＴがディスイネーブル状態となったことに応じてＲＡＭ１６は、スタンバイ状態からアクティブ状態に状態を遷移する。そして、キャッシュコントローラ１４は、アクセス要求ＲＥＱを発行後にＲＡＭ１６にデータを要求する。次いで、ＲＡＭ１６は、データ要求に応じてキャッシュコントローラ１４にデータを返却する。その後、ＲＡＭ１６は、バス占有許可信号ＧＮＴをネゲートして内部バス２３をバスアイドル状態とする。そして、ＲＡＭ１６がバス占有許可信号ＧＮＴをネゲートしたことに応じてバス状態監視回路２０は、ＲＡＭスタンバイ制御信号ＲＳ＿ＣＮＴをイネーブル状態とする。ＲＡＭスタンバイ制御信号ＲＳ＿ＣＮＴがイネーブル状態とされたことに応じてＲＡＭ１６は、アクティブ状態からスタンバイ状態に移行する。

続いて、データが返却されたキャッシュコントローラ１４は受信したデータによりキャッシュ１３のキャッシュを更新すると共にＤＳＰコア１２にデータを返却する。次いで、ＤＳＰコア１２は別の処理を行い、新たなデータ要求をキャッシュコントローラ１４に対して行う。次いで、キャッシュコントローラ１４は、キャッシュ１３にＤＳＰコア１２から要求された情報があるか否かを判断する。そして、キャッシュ１３にＤＳＰコア１２から要求された情報がある場合、キャッシュヒットの状態となるため、キャッシュコントローラ１４は、キャッシュ１３にデータを要求する。そして、キャッシュ１３は、データ要求に応じてデータをキャッシュコントローラ１４に返却する。次いで、データが返却されたキャッシュコントローラ１４は受信したデータをＤＳＰコア１２に返却する。

続いて、実施の形態１にかかる半導体装置１において、ＲＡＭ１６の動作状態の切り換え処理についてさらに詳細に説明する。そこで、図９に実施の形態１にかかる半導体装置のＲＡＭ及びバス状態監視回路の動作を示すタイミングチャートを示す。

図９に示すように、タイミングＴ１においてＲＡＭ１６へのアクセス要求ＲＥＱが発行されると、バス状態監視回路２０は、ＲＡＭスタンバイ制御信号ＲＳ＿ＣＮＴをディスイネーブル状態（例えば、ハイレベル）とする。そして、ＲＡＭスタンバイ制御信号ＲＳ＿ＣＮＴがディスイネーブル状態となったことに応じて、ＲＡＭ１６では、ＮＭＯＳトランジスタＳＷＴｒを導通状態とし、記憶セルＭＣに供給される低電位側電源電圧ＶＳＳＬが接地電圧（例えば、０Ｖ）とする。これにより、ＲＡＭ１６はスタンバイ状態からアクティブ状態に状態が遷移する。また、タイミングＴ１においてアクセス要求ＲＥＱが発行されたことに応じてＲＡＭ１６は、バス占有許可信号ＧＮＴをアサートする（ハイレベルとする）。

そして、タイミングＴ２においてＲＡＭ１６へのアクセス処理が完了すると、ＲＡＭ１６は、バス占有許可信号ＧＮＴをネゲートする（ロウレベルとする）。バス状態監視回路２０は、バス占有許可信号ＧＮＴがネゲートされたことに応じて、ＲＡＭスタンバイ制御信号ＲＳ＿ＣＮＴをイネーブル状態（例えば、ロウレベル）とする。そして、ＲＡＭスタンバイ制御信号ＲＳ＿ＣＮＴがイネーブル状態となったことに応じて、ＲＡＭ１６では、ＮＭＯＳトランジスタＳＷＴｒを非導通状態とし、記憶セルＭＣに供給される低電位側電源電圧ＶＳＳＬがスタンバイ電圧Ｖｓｔｂｙ（例えば、０．４Ｖ）とする。これにより、ＲＡＭ１６はアクティブ状態からスタンバイ状態に状態が遷移する。

なお、図９では、タイミングＴ３〜Ｔ４の期間においても、タイミングＴ１〜Ｔ２の期間と同じ動作が行われる。

上記説明より、実施の形態１にかかる半導体装置１は、内部バス２３上に流れる、ＲＡＭ１６に対するアクセス要求ＲＥＱと、ＲＡＭ１６によるバスの占有状態を示すバス占有許可信号ＧＮＴと、を監視してＲＡＭ１６の動作状態を制御するＲＡＭスタンバイ制御信号ＲＳ＿ＣＮＴを生成するバス状態監視回路２０を有する。ここで、アクセス要求ＲＥＱは、ＲＡＭ１６へのアクセスの開始を示す信号であり、バス占有許可信号ＧＮＴは、ＲＡＭ１６へのアクセスの終了を示す信号である。バス状態監視回路２０は、このような信号を監視することで、ＲＡＭ１６へのアクセスが発生していない期間はＲＡＭ１６をスタンバイ状態に制御し、ＲＡＭ１６へのアクセスが発生している期間はＲＡＭ１６をアクティブ状態に制御することができる。また、半導体装置１では、ＲＡＭ１６をスタンバイ状態とする場合には、ＲＡＭ１６に供給される高電位側電源電圧と低電位側電源電圧との電圧差をアクティブ状態よりも小さくする。これにより、半導体装置１のＲＡＭ１６では、記憶している情報を保持しながら消費電力を小さくすることができる。

このような構成を有する半導体装置１は、ＲＡＭ１６へのアクセスが開始されてから（例えば、図９のタイミングＴ１）、ＲＡＭ１６へのアクセスが終了するまで（例えば、図９のタイミングＴ２）の期間のみＲＡＭ１６をアクティブ状態とすることができる。そして、実施の形態１にかかる半導体装置１では、ＲＡＭ１６が消費電力の小さなスタンバイ状態となる期間を長くし、全体の消費電力を抑制することができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。なお、ＲＡＭスタンバイ制御信号ＲＳ＿ＣＮＴをどのような論理レベルによりイネーブル状態とするかは、ＲＡＭ１６の構成に応じて任意に設定することができる。

１ 半導体装置
２ 電源供給装置
３ レギュレータ
４〜６ 端子
１０ ＤＳＰ電源領域
１１ ＤＳＰ
１２ ＤＳＰコア
１３ キャッシュ
１４ キャッシュコントローラ
１５ ＲＡＭ電源領域
１６ ＲＡＭ
１７ ＣＰＵ電源領域
１８ ＣＰＵコア
１９ 内部電源制御回路
２０ バス状態監視回路
２０Ａ ディスプレイデバイス
２０Ｂ カメラデバイス
２１ クロック制御回路
２２ クロック生成回路
２３ 内部バス
３０、３２ Ｄフリップフロップ
３０Ａ ディスプレイデバイス
３０Ｂ カメラデバイス
３１ バス監視部
３３ ＮＯＲ回路
３４ ＡＮＤ回路
３５ ＯＲ回路
５００ 無線通信端末
５０１、５０２ 筐体
５０３ ヒンジ
６００ 電子装置
６０１ アプリケーションプロセッサ
６０２ ベースバンドプロセッサ
６０３ サブシステム
６０４ メモリ
６０５ バッテリ
６０６ パワーマネジメントＩＣ
６０７ 表示部
６０８ カメラ部
６０９ 操作入力部
６１０ オーディオＩＣ
６１１ マイク
６１２ スピーカ
ＡＤＤ アドレス信号
ＢＬＴ、ＢＬＢ ビット線
ｂｎ、ｂｐ バックゲート電圧
Ｃ１ バイパスコンデンサ
ＣＬＫ＿ＢＵＳ 内部バスクロック信号
ＣＬＫ＿ＣＰＵ ＣＰＵクロック信号
ＣＬＫ＿ＤＳＰ ＤＳＰクロック信号
ＣＬＫ＿ＩＮ 入力クロック信号
ＣＬＫ＿ＲＥＱ＿ＣＰＵ ＣＰＵ電源クロック要求
ＣＬＫ＿ＲＥＱ＿ＤＳＰ ＤＳＰ電源クロック要求
ＰＬＬ＿ＣＮＴ ＰＬＬ発振制御信号
ＣＬＫ＿ＳＥＬ 分周器入力クロック選択信号
ＤＩＶ＿ＣＮＴ 分周制御信号
ＳＴＰ 停止制御信号
ＲＰ＿ＣＮＴ ＲＡＭ電源制御信号
ＲＳ＿ＣＮＴ スタンバイ制御信号
ＣＰ＿ＣＮＴ ＣＰＵ電源制御信号
ＤＰ＿ＣＮＴ ＤＳＰ電源制御信号
ＣＯＮＴ 制御回路
ＡＭＰ アンプ配置領域
ＳＬＳＷ スイッチ配置領域
ＭＡ メモリセルアレイ
ＭＣ 記憶セル
ＷＤＤＲ ワードドライバ
ＷＤ ワード線
ＶＤＤ＿ＣＰＵ、ＶＤＤ＿ＤＳＰ、ＶＤＤ＿ＲＡＭ 高電位側電源電圧
ＶＳＳ＿ＣＰＵ、ＶＳＳ＿ＤＳＰ、ＶＳＳ＿ＲＡＭ 低電位側電源電圧
ＶＤＤ＿ＩＮ 電源電圧
ＡＵＴＯ＿ＣＮＴ＿ＥＮ 自動制御機能有効化信号
ＲＡＭ＿ＳＴＢＹ＿ＥＮ スタンバイ制御有効化信号
ＧＮＴ バス占有許可信号
ＲＥＱ アクセス要求
Ｍ１ ＮＭＯＳトランジスタ
ＳＷＴｒ ＮＭＯＳトランジスタ
ＭＤ１、ＭＤ２ 駆動トランジスタ
ＭＬ１、ＭＬ１ 負荷トランジスタ
ＭＴ１、ＭＴ２ 転送トランジスタ
Ｒ１ 抵抗
Ｔｒ１〜Ｔｒ３ 電源スイッチ回路

Claims (8)

1. プログラムと前記プログラムによって利用されるデータとの少なくとも一方が格納される記憶領域部と、
   前記プログラムを実行して前記記憶領域部にバスを介してアクセス要求を発行する機能ブロックと、
   前記バス上に流れる、前記記憶領域部に対するアクセス要求を示す第１の信号と、前記記憶領域部による前記バスの占有状態を示す第２の信号と、を監視して前記記憶領域部へのアクセスが発生していない期間は前記記憶領域部をスタンバイ状態に制御し、前記記憶領域部へのアクセスが発生している期間は前記記憶領域部を活性状態に制御するバス状態監視回路と、
   を有し、
   前記記憶領域部は、前記プログラム又は前記データを記憶する記憶セルの低電位側電源電圧と高電位側電源電圧との電圧差を前記スタンバイ状態において前記活性状態よりも小さくする半導体装置。
2. 前記記憶領域部は、前記スタンバイ状態において、前記低電位側電源電圧の電圧レベルを前記活性状態よりも高くする請求項１に記載の半導体装置。
3. 前記記憶領域部は、
   前記記憶セルの低電位側電源電圧を供給する第１の低電位側電源配線と、
   前記記憶領域部内の各回路ブロックの低電位側電源電圧を供給する第２の低電位側電源配線と、
   前記第１の低電位側電源配線と前記第２の低電位側電源配線とを接続し、前記バス状態監視回路からの指示に基づき導通状態と非導通状態が切り換えられる電源スイッチ回路と、
   前記電源スイッチ回路が非導通状態である場合における前記第１の低電位側電源配線と前記第２の低電位側電源配線との間の電圧差を設定するスタンバイ電圧設定部と、
   を有する請求項２に記載の半導体装置。
4. 前記機能ブロックは、
   前記プログラムを実行する演算コアと、
   前記機能ブロック内で利用される情報が格納されるキャッシュと、
   前記演算コアからの指示に基づき前記キャッシュと、前記記憶領域部と、にアクセスを行うキャッシュコントローラと、を有し、
   前記キャッシュコントローラは、前記キャッシュに前記演算コアから取得を指示された情報がない場合に前記記憶領域部に前記アクセス供給を発行する請求項１乃至３のいずれ１項に記載の半導体装置。
5. 前記バス状態監視回路は、前記機能ブロックからの指示に基づき前記バスの監視動作の有効と無効とが切り換えられる請求項１乃至４のいずれか１項に記載の半導体装置。
6. 請求項１乃至５のいずれか１項に記載の半導体装置を有する無線通信端末。
7. プログラムと前記プログラムによって利用されるデータとの少なくとも一方が格納される記憶領域部と、前記プログラムを実行して前記記憶領域部にバスを介してアクセス要求を発行する機能ブロックと、を有する半導体装置における電源制御方法であって、
   前記バス上に流れる、前記記憶領域部に対する前記アクセス要求と、前記記憶領域部による前記バスの占有状態を示すバス占有許可信号と、を監視し、
   前記記憶領域部へのアクセスが発生していない期間は前記記憶領域部をスタンバイ状態に制御し、
   前記記憶領域部へのアクセスが発生している期間は前記記憶領域部を活性状態に制御し、
   前記プログラム又は前記データを記憶する前記記憶領域部の記憶セルの低電位側電源電圧と高電位側電源電圧との電圧差を前記スタンバイ状態において前記活性状態よりも小さくする半導体装置における電源制御方法。
8. プログラムと前記プログラムによって利用されるデータとの少なくとも一方が格納される記憶領域部と、
   前記プログラムを実行して前記記憶領域部にバスを介してアクセス要求を発行する機能ブロックと、
   前記バス上に流れる、前記記憶領域部に対する前記アクセス要求と、前記記憶領域部による前記バスの占有状態を示すバス占有許可信号と、を監視して前記記憶領域部へのアクセスが発生していない期間は前記記憶領域部をスタンバイ状態に制御し、前記記憶領域部へのアクセスが発生している期間は前記記憶領域部を活性状態に制御するバス状態監視回路と、
   を有し、
   前記記憶領域部は、前記プログラム又は前記データを記憶する記憶セルの低電位側電源電圧と高電位側電源電圧との電圧差を前記スタンバイ状態において前記活性状態よりも小さくする半導体装置。

Images