JPH08307242A - レベルシフタおよびレベルシフト・ドライバ - Google Patents
レベルシフタおよびレベルシフト・ドライバInfo
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Abstract
の間をインタフェースするレベルシフタを提供する。 【解決手段】 レベルシフト・ドライバは、低値の論理
信号を高値の論理信号にシフトする。このとき、高値の
論理信号に関連する高電圧Vdd+ が、低値の論理信号に
関連した論理デバイスにフィードバックするのを防止す
る。入力端子は、低値の論理信号を受ける。N−MOS
FET34のチャンネルは、入力端子と出力端子との間
に接続され、ゲートは、低電源電圧Vddに接続されてい
る。高電源電圧によってバイアスされるラッチ回路網5
0は、低値の論理信号を表すが、高電源電圧によって形
成された高値の出力信号を与える出力端子に接続された
ラッチの1つのノードを有している。
Description
イバ回路に関し、特に、低電圧論理デバイスを高電圧論
理デバイスへインタフェースするオフチップ・ドライバ
回路に関するものである。
スの幾何学的形状を小さくする傾向にある。チップ形状
が小さくなったので、論理デバイスを動作するのに必要
な電圧も小さくなってきた。しかし、低電圧論理デバイ
スは、依然として、既存の高電圧論理デバイスとインタ
フェースする必要がある。したがって、低電圧論理デバ
イスの低電圧論理信号(すなわち、3.3ボルト)を、
高電圧論理デバイスとコンパチブルな高電圧論理信号
(すなわち5.5ボルト)にシフトできるデバイスが必
要とされる。
圧論理デバイスと高電圧論理デバイスとの間をインタフ
ェースでき、高電圧論理デバイスの関連する高電圧源か
らの電流が、低電圧論理デバイスへフィードバックする
ことを防止するレベルシフタを提供することにある。
有するレベルシフト・インタフェースを提供することに
ある。
に、本発明は、第1の実施例によれば、第1の電圧値の
入力信号を受ける第1の端子と、入力信号を表すが第2
の電圧値の出力信号を送る第2の端子とを備えるレベル
シフタに関する。第1の端子と第2の端子との間に、パ
スゲートが設けられている。第2の電圧値に相当する第
2の電源電圧によってバイアスされるラッチ回路網は、
第2の端子に接続された1つのノードを有している。
MOSFETであり、そのチャンネルは、第1の端子と
第2の端子との間に接続され、そのゲートは、第1の電
圧値に相当する第1の電源電圧を受ける第1の電源ノー
ドに接続されている。
ば、ラッチ回路網は、互いに直列ループに接続された第
1および第2のインバータを有している。これら第1お
よび第2のインバータは、第2の電源電圧によってバイ
アスされる。第1のインバータと第2のインバータとの
間の1つのノードは、第2の端子に接続されている。
タは、第1の電圧値の入力信号を受ける第1の端子と、
入力信号を表すが第2の電圧値の出力信号を送る第2の
端子とを備えている。第1の電源ノードは、第1の電圧
値に相当する第1の電源電圧を与え、第2の電源ノード
は、第2の電圧値に相当する第2の電源電圧を与える。
パスゲートは、第1の端子と前記第2の端子との間に設
けられている。第1のP−MOSFETは、ソースが第
2の電源電圧を受ける前記第2の電源ノードに接続さ
れ、ゲートが第2の端子に接続され、ドレインが中間ノ
ードに接続されている。第1のN−MOSFETは、ソ
ースがグランドに接続され、ゲートが入力信号を直接に
受ける第1の端子に接続され、ドレインが中間ノードに
接続されている。第2のP−MOSFETは、ソースが
第2の電源電圧を受ける第2の電源ノードに接続され、
ゲートが中間ノードに接続され、ドレインが第2の端子
に接続されている。
ルシフト・ドライバは、第1の電源電圧を与える第1の
端子と、第1の電源電圧より大きい第2の電源電圧を与
える第2の端子とを備えている。プルアップ・デバイス
は、出力端子と第2の端子との間に設けられている。プ
ルアップ・デバイスは、第1のノードに接続されたゲー
トを有している。レベルシフト回路は、第2の端子と第
1のノードすなわちプルアップ・デバイスのゲートとの
間に設けられている。プルアップ・プリドライブ回路
は、第1の端子に接続され、第1の電源電圧に従って制
限された大きさの、第2のノードのプリドライブ信号を
与える。第2のノードと第1のノードとの間にパスゲー
トが設けられ、第2の電源電圧からの電流が、プルアッ
プ・プリドライブ回路にフィードバックするのを防止す
る。好ましくは、パスゲートは、N−MOSFETより
なり、そのチャンネルは、第1のノードと第2のノード
との間に直列に接続され、そのゲートは、第1の電源電
圧を受ける第1の端子に接続されている。
与える第1の端子と、第1の電源電圧より大きい第2の
電源電圧を与える第2の端子とを有するレベルシフト・
ドライバを含んでいる。プルアップ・デバイスは、出力
端子と第2の端子との間に設けられ、第1のノードに接
続されたプルアップ・デバイス・ゲートを有している。
第2の電源電圧によってバイアスされたNANDゲート
は、データ信号とイネーブル信号をそれぞれ受ける第1
および第2の入力を有し、NAND論理機能ごとにデー
タ信号とイネーブル信号とを論理的に組合せて、第1ノ
ードに接続された出力に論理信号信号を与える。第1の
レベルシフタは、NANDゲートの第1の入力と、第2
のノードとの間に設けられている。データ・プリドライ
バは、第2のノードと、低値のデータ入力信号を受ける
データ入力端子との間に設けられている。第2のレベル
シフト回路は、NANDゲートの第2の入力と第3のノ
ードとの間に設けられている。イネーブル・プリドライ
バは、第3のノードと少なくとも1つの低値イネーブル
入力信号との間に設けられている。好ましくは、本実施
例は、第1のノードに接続され、第1のノードの放電速
度を制限するdi/dtコントローラをさらに備えてい
る。
シフト回路には、低電圧環境から入力信号A0を受信す
る。入力信号は、高電圧環境のためのノード45に出力
信号を与えるために、レベルシフトされる。プリドライ
バ52は、データ入力信号A0と2つのイネーブル入力
信号E0,EXとを受信する。データ入力信号A0とイ
ネーブル入力信号E0,EXは、FET10〜20を有
する3入力NANDゲート58の各入力端子およびFE
T22〜32に関連する3入力NORゲート60の各入
力端子に接続されている。各イネーブル信号E0,EX
は、図2に示すように(図1には示していない)、関連
するインバータ62,64を経て、NORゲート60に
接続されている。NANDゲート58の出力端子は、両
イネーブル信号がハイであるとすると、データ入力信号
A0の反転表示を与える。さらに、NORゲート60
は、データ入力信号A0の反転表示を、ノード61に送
る。プリドライバ52の上側信号路によると、ノード5
9でのプルアップ・プリドライバ出力信号が、FET3
4とラッチ・インバータ54,56を有するレベルシフ
ト回路50に接続される。N−FET34は、そのチャ
ンネルを、プリドライバ・プルアップ信号路と電気的に
直列に接続する。N−FET34のゲートは、低レベル
論理デバイスに関連した低電源電圧、すなわちVddに接
続される。プリドライバ52の論理デバイスは、低電源
電圧Vddによってバイアスされることに注目すべきであ
る。
ープで互いに接続される。第1のインバータ54の出力
端子は、第2のインバータ56の入力端子に接続され、
第2のインバータ56の出力端子は、第1のインバータ
の入力端子に接続されている。2つのインバータ間のノ
ードは、N−FET34のドレインに接続され、レベル
シフト回路50の出力端子51を与える。レベルシフト
回路50の出力端子51は、相補出力段のプルアップP
−FET44のゲートに接続されている。P−FET4
4のソースは、高レベル論理デバイスに関連する高電源
電圧、すなわちVdd+ に接続されている。高電源電圧V
dd+ は、レベルシフト回路50内の2つのインバータ5
4,56をバイアスする。P−FET44のドレイン
は、出力端子45に接続されている。
ダウン・プリドライバ出力信号は、ノード61で、相補
出力段のプルダウンN−FET46のゲートに接続され
る。N−FET46のソースは、グランドに接続され、
そのドレインは、出力端子45に接続されている。
ように、関連するFETトランジスタ36〜42により
構成されている。高電圧論理デバイスに関連した高電源
電圧Vdd+ に、インバータがバイアスされることに再び
注目すべきである。
ネーブル信号の論理ハイで論理0から論理1に変化する
ものとすると、プリドライバ回路52は、プルアップ出
力端子59とプルダウン出力端子61に、ロー出力を与
える。Vddに接続されたN−FET34のゲートと、N
ANDゲート58の低出力とによって、N−FET34
はONにバイアスされ、FETインバータ56によって
供給される電流を通過させる。FETインバータ56の
出力は、NANDゲート58の電流を流す能力よりも小
さい電流を供給する。換言すれば、P−FET40のチ
ャンネルON抵抗(図1参照)は、NANDゲート58
の低レベル出力抵抗に関連するFET16〜20の組合
せ直列チャンネルON抵抗よりも大きい。結局、インバ
ータ56により供給される電流よりも多くの電流を、N
ANDゲート58はグランドに流すので、ノード51の
電圧は、インバータ54の入力論理しきいレベルと交差
する。したがって、インバータ54は、低レベル論理入
力を読取り、高論理出力を与える。インバータ54の出
力がハイになると、インバータ56はローになる。ノー
ド51の低論理電圧によって、P−FET44はONに
イネーブルされて、出力ノード45を、P−FET44
のチャンネルON抵抗を経て、高電源電圧Vdd+ に接続
する。プリドライバ52からのプルダウン出力61は、
また、ローであり、N−FET46をディスエーブルす
る。要するに、データ入力A0がハイになると、ノード
51の電圧がインバータ54の論理しきいレベルよりも
低くなり、出力45もハイになる。このとき、ノード5
1はローになり(NANDゲート58およびインバータ
56)、P−FET44を完全にONにする。
がハイ状態からロー状態になり、一方、イネーブル信号
E0およびEXは共にハイである。したがって、プリド
ライバ52のプルアップ出力59およびプルダウン出力
61は、ハイになる。NANDゲート58は、パスゲー
ト34を経てノード51に電流を供給し、一方、インバ
ータ56に関連したN−FET42は、電流をグランド
に流す。意図的に、NANDゲート58すなわちFET
10〜14の電流供給能力は、インバータ56のN−F
ET42の電流を流す能力よりも大きくしている。した
がって、ノード51での電圧レベルは、徐々に増大す
る。最終的に、ノード51の電圧レベルは、インバータ
54の入力論理しきいレベルより大きくなり、その結
果、インバータ54はローになり、このときインバータ
56はハイになる。ノード51での高電圧レベルで、レ
ベルシフト回路の相補出力段に関連するP−FET44
がディスエーブルされる。
−FET40によって与えられる高電源電圧Vdd+ に等
しい。プリドライバ52のプルアップ出力59は、P−
FET10,12,14のONチャンネルを経て、低電
源電圧Vddに接続される。N−FET34のゲートは、
低電源電圧Vddに接続される。NANDゲート58の出
力がハイ、すなわちVddであると、FET34に対する
ゲート・ソース電圧降下はなく、N−FET34はディ
スエ−ブルされる。したがって、N−FET34のドレ
インでの高電源電圧、すなわちVdd+ は、プリドライバ
52から分離される。要するに、レベルシフタ50は、
入力端子から第1の電圧値の論理信号を受信し、入力信
号の電圧レベルをシフトして、入力信号に関連するが第
1の電圧値よりも大きい第2の電圧値の出力信号を与え
る。このとき、より高い値の電圧が、入力端子にフィー
ドバックされることは防止されている。
ダウン出力端子61は、高レベルの論理出力信号を与え
る。プリドライバ52は低電源電圧Vddによってバイア
スされているので、高レベルの論理出力信号は、Vddの
電圧レベルに一致する。この電圧レベルは、N−FET
46を完全にオンし、出力端子45をN−FET46の
チャンネルを経てグランドに接続させるには十分であ
る。
いて前述した第1の実施例に、以下の点を除いて類似の
レベルシフト回路を示している。すなわち、レベルシフ
タ50′は、NANDゲート58からの信号が、フィー
ドフォワードされて、より速い応答を得るように変形さ
れている。N−FET38のゲートは、NANDゲート
58の出力端子すなわちパスゲート34の入力側に接続
され、一方、P−FET36のゲートはパスゲート34
の出力側に接続されている。第1実施例のレベルシフト
回路に対して、NANDゲート58は、インバータ56
の供給された/流された電流よりも大きい電流を、流し
た/供給した。これは、ノード51の電圧レベルを変え
て、そのラッチ回路網の状態を変えるためである。しか
し、レベルシフト回路50′の第2の実施例によれば、
ラッチ回路網の遷移速度は、フィードフォワード技術に
よって増大される。
らハイ状態に変化するものとする(ノード59におい
て)。N−FET38のゲートは、この出力を受け、O
Nし始める。最初は、N−FET42によって流された
逆電流のために、N−FET38は完全にONするよう
にバイアスされない。N−FET34のチャンネル抵抗
のために、N−FET34にわずかな電圧降下があり、
N−FET38がONし始める。したがって、P−FE
T36のドレインとN−FET38のドレインとの間の
電圧は、ローになり始め、P−FET40を部分的にイ
ネーブルする。したがって、もともとN−FET42に
よって流された逆電流は、大きくなく、ノード51の電
圧は、第1の実施例におけるよりも、より速い速度で増
大する。ノード51の電圧が増大するにつれて、P−F
ET36のゲート電圧も増大する。最終的に、P−FE
T36はOFFされ、P−FET36,38のドレイン
間の信号出力は完全にローになり、N−FET42を完
全にOFFし、P−FET40を完全にイネーブルす
る。このことは、ノード51を、P−FET40のチャ
ンネルを経て、高電源電圧Vdd+ に上昇させる。
源電圧Vdd+ がNANDゲート58の出力にフィードバ
ックされるのを防止する。N−FET34のゲートは、
Vddすなわち低電源電圧に接続されている。N−FET
34のソースは、NANDゲート58からVddを受け
る。0ボルトのゲート・ソース電圧降下で、N−FET
34はディスエーブルされて、そのドレインとソースと
の間を分離する。
Vddは、N−FET38を完全にイネーブルし、P−F
ET40のゲートをグランドに接続させるには十分であ
る。ゲートがグランドに接続されることにより、P−F
ET40は完全にイネーブルされて、ノード51を高電
源電圧Vdd+ に接続する。したがって、ノード51が+
Vdd+ に充電されて、相補出力段のP−FET44がデ
ィスエーブルされる。他方、N−FET46は、プリド
ライバ52のプルダウン出力61(NORゲート60)
から供給される高論理レベルVddによって完全にイネー
ブルされる。
ロー状態に変わる他の論理遷移は、第1の実施例につい
て前述したような同様の機能を生じさせる。しかし、立
下り遷移は、レベルシフタ50′をより急速に通過し、
ノード51を放電し、P−FET44をイネーブルす
る。NANDゲート58からの低レベル出力は、N−F
ET38のゲートへフィードフォワードされて、N−F
ET38をOFFし始める。低レベル出力は、イネーブ
ルされるN−FET34に、ゲート・ソース電圧降下を
与える。P−FET40は、最初は、NANDゲート5
8の電流を流す能力より小さな逆電流をノード51へ供
給する。したがって、ノード51の電圧レベルは、徐々
に減少する。P−FET36のゲートは、ノード51の
減少電圧を受けて、徐々にONになる。N−FET38
のゲートはNANDゲート58の出力端子に直接に接続
されているので、N−FET38は、第1の実施例にお
けるよりも早く、遷移中にディスエーブルされ、その結
果、P−FET40のゲートおよびN−FET42のゲ
ートはVdd+ に急速に充電される。N−FET42が完
全にイネーブルされると、ノード51はグランドにプル
され、相補出力段のP−FET44は完全にイネーブル
される。N−FET46は、NORゲート60によって
与えられる低電圧レベルにより、ディスエーブルされ
る。したがって、この第2の実施例は、第1の実施例の
レベルシフト回路よりも、ノード51の放電および充電
に対して、より応答性の良いレベルシフタを与える。
例のレベルシフト回路は、ラッチ回路網を簡略化した以
外は、前述した第2の実施例のレベルシフタに相当して
いる。すなわち、ラッチ回路網50″は、インバータ5
6のN−FET42を除去した点を除いて、ラッチ回路
網50′に相当している。適切なレベルシフト動作に
は、ラッチ回路網50′のN−FET42は必要でない
ことがわかる。
る、NANDゲート58からの高出力遷移を仮定する
と、N−FET38のゲートは、高電圧遷移を受けて、
イネーブルされる。したがって、P−FET36と38
のドレイン間の出力信号は、ローに遷移し始め、P−F
ET40を徐々にイネーブルして、ノード51を充電す
る。この第3の実施例では、もともと第2の実施例のN
−FET42によって流される逆電流は存在しない。し
たがって、ノード51は、高電源電圧Vdd+ にまで急速
に充電される。P−FET40がイネーブルされると、
ノード51の電圧が増大し、P−FET36をOFFに
する。P−FET36がOFFし、N−FET38がO
Nすると、P−FET40のゲートはグランドにプルさ
れ、P−FET40は完全にイネーブルされ、Vdd+ を
ノード51に接続する。ノード51がVdd+ に接続され
ると、相補出力段のP−FET44は、OFFする。N
−FET34は、高電源電圧Vdd+ (そのドレインで
の)を、低電源電圧Vdd(そのソースでの)から分離す
る。
が、ハイ状態からロー状態に変わるものとすれば、ロー
遷移は、N−FET38のゲートに達し、N−FET3
8をオフする。NANDゲート58がP−FET40に
よって供給されるよりも大きい電流を流すにつれて、ノ
ード51は徐々に放電する。最終的に、P−FET36
のゲート(ノード51に接続されている)は、P−FE
T36をONにするレベルに達する。P−FET36が
ONし、N−FET38がOFFすると、P−FET3
6,38のドレイン間の出力信号は、ハイに変化し、P
−FET40をディスエーブルする。P−FET40が
完全にディスエーブルされると、ノード51は、パスゲ
ート34を経て、NANDゲート58によってグランド
にプルされる。ノード51がグランドにプルされると、
相補出力段のP−FET44が完全にイネーブルされ
て、出力端子45をVdd+ に接続する。したがって、前
の実施例では存在したN−FET42は不必要となる。
よび放電速度は異なる。ノード51が充電されていると
き、逆電流は存在しない。他方、ノード51が放電され
ているとき、NANDゲート58は、P−FET40に
より供給される逆電流より大きい電流を流す。好ましく
は、充電/放電ノード51に利用できる電流は、同等の
遷移を行うように設定される。
ート可変抵抗手段が、ラッチ回路網によって与えられ、
ノード51の充電および放電の速度に影響を与える。可
変抵抗手段は、P−FET36とN−FET38のドレ
イン間に存在する信号によってゲートされる。抵抗値
は、P−FET43およびP−FET47の並列抵抗に
よって形成される。出力端子45の出力信号がハイのと
き、P−FET48およびN−FET49よりなるイン
バータは、P−FET43のゲートに0ボルトを与える
ので、P−FET43はONにイネーブルされる。P−
FET43がONにイネーブルされると、P−FET4
7に並列抵抗を与える。この並列抵抗は、P−FET4
0の抵抗に直列であり、ノード51をドライブする。出
力45がローであると、FET48,49のインバータ
は、P−FET43のゲートにハイレベル(Vdd+ )を
供給する。その結果、P−FET43が、ディスエーブ
ルされる。P−FET43が、ディスエーブルされる
と、Vdd+ とノード51との間に、P−FET47とP
−FET40の直列組合せに等しい、より大きな抵抗が
与えられる。
の電圧(NANDゲート58により与えられる)は、0
ボルトから低電源電圧Vddに変化するものとする。N−
FET38がONに変化し、P−FET36とN−FE
T38のドレイン間の電圧を降下させ、P−FET40
をイネーブルする。したがって、P−FET40は、P
−FET43とP−FET47の並列抵抗に従って形成
される電流で、ノード51を充電する。出力端子45の
出力電圧は、遷移中ハイであり、P−FET43が、P
−FET48およびN−FET49よりなるインバータ
によって与えられる0ボルトによって、イネーブルされ
る。したがって、可変抵抗手段は、その低抵抗値を与
え、ノード51をできるだけ速く充電する。ノード51
がVdd+ に充電されると、P−FET44はディスエー
ブルされ、出力45は、N−FET46によりVdd+ か
ら0ボルトへ遷移する。出力45が0ボルトであると、
P−FET48およびN−FET49よりなるインバー
タは、P−FET43のゲートにハイレベル(Vdd+ )
を与え、P−FET43をオフする。したがって、入力
信号A0(逆極性の)の続く遷移において、ノード51
に供給されるラッチ回路網からの低逆電流が存在する。
わるものとすると、ノード59でのNANDゲート58
の出力は、可変抵抗手段によって供給されるよりも多く
の電流を流すことによって、ローに変化する。遷移の
間、出力45はローであり、P−FET48およびN−
FET49よりなるインバータは、P−FET43のゲ
ートにハイレベルを供給し、その結果、P−FET43
がディスエーブルされる。したがって、可変抵抗手段
は、P−FET43および47の並列組合せについて高
抵抗値を与え、ノード51に供給される逆電流の量を制
限する。したがって、NANDゲート58は、ノード5
1を迅速に放電することができる。ノード51が放電さ
れると、P−FET36がイネーブルされ、N−FET
38はディスエーブルされる。P−FET36およびN
−FET38のドレイン間の信号は、ハイVddに変化
し、P−FET40をディスエーブルする。したがっ
て、ノード51を、0ボルトに完全に放電させることが
できる。したがって、P−FET44が完全にイネーブ
ルされ(およびP−FET46はディスエーブルされ
る)、出力端子45の電圧を上昇させる。出力45の電
圧がハイに変化すると、P−FET48およびN−FE
T49よりなるインバータは、0ボルトを、P−FET
43に供給する。P−FET43は、完全にイネーブル
されると、P−FET47と組合されて、低並列抵抗を
与える。P−FET47は、入力信号A0の次の遷移
で、大きな電流がノード51を充電することを可能にす
る。
ド51の急速な充電および放電を可能にする。ノード5
1を充電しなければならない場合、ゲート可変抵抗手段
は、低抵抗であり、信号遷移の際に、ノード51を充電
する大きな電流が得られる。他方、ノード51を放電し
なければならない場合、ゲート可変抵抗手段は、その最
大抵抗値を与えて、信号遷移中、逆電流(NANDゲー
ト58により流される)を、最小レベルに保持する。
例を示す。レベルシフト回路は、相補出力トランジスタ
44,46のゲートが充電または放電される速度を制御
するdi/dt電流コントローラを有している。出力4
5での0ボルトの定常状態条件を仮定すると、P−FE
T92はイネーブルされる。入力信号A0がローからハ
イ(Vdd)に変化して、N−FET94をイネーブル
し、イネーブル信号E0,EXの両方がハイで、N−F
ET96をイネーブルするものとすると、P−FET9
2,N−FET94,N−FET96よりなる第1のト
ーテム・ポール(totem pole)は、ONにイ
ネーブルされ、P−FET90によって形成される抵抗
90′を経て、電流を引き出す。抵抗90′の電圧降下
は、ゲート・ソース電圧降下を与え、P−FET88を
イネーブルする。したがって、P−FET88は、抵抗
90′の電圧降下に比例する有限電流を、入力信号A0
の遷移中に、NANDゲート58′によって流された電
流とは逆に、ノード59に供給する。
た、入力信号A0の遷移中に、ノード59に逆電流を供
給する(パスゲート34を経て)。したがって、ノード
51を放電して、出力プルアップ・トランジスタP−F
ET44をイネーブルするためには、NANDゲート5
8′は、P−FET88およびP−FET40により与
えられる量より多くの電流を流さなければならない。N
ANDゲート58′が電流を流すにしたがって、ノード
51の電圧は、徐々に減少する。最終的に、P−FET
36はイネーブルされ、N−FET38はディスエーブ
ルされる結果、それらの間のドレインでの信号は、ハイ
に変わり、P−FET40をディスエーブルする。P−
FET40がディスエーブルされると、与えられる逆電
流のみが、P−FET88の逆電流である。次に、ノー
ド51の電圧は、P−FET44がイネーブルされると
ころまで低下し、出力45の電圧は、ハイに変わる。こ
れが生じると、di/dtコントローラ116のP−F
ET92がディスエーブルされ、P−FET88のゲー
トに与えられた電圧は、ハイに変化し、P−FET88
をディスエーブルする。下側のプルダウンdi/dtコ
ントローラ118は、P−FET108を有し、このF
ETは、入力信号A0がローからハイ(Vdd)に変わっ
たときに、ディスエーブルされる。したがって、ノード
61の信号は、ハイからローへ非常に急速に変わり、N
−FET46をディスエーブルする。
仮定すると、プルダウンdi/dtコントローラ118
は、前の例のプルアップdi/dtコントローラ116
と相補的に同様に機能して、ノード61が充電される速
度を制限する。出力45がハイになると、N−FET1
10は、イネーブルされる。入力信号A0が、ハイから
ローに変わると、P−FET108はイネーブルされ
る。E0およびEXがともにハイである、すなわちNA
NDゲート120が、P−FET106に与えられるゲ
ート電圧をプルダウンする場合に、P−FET106は
イネーブルされる。したがって、P−FET106,P
−FET108,N−FET110の第2のトーテム・
ポールは、N−FET114よりなる抵抗114′に電
流を通過させる直列路を与える。抵抗114′の電圧降
下は、ゲート・ソース電圧降下を与え、N−FET11
2をイネーブルして、NORゲート60′がノード61
に電流を供給するときに、ノード61からの逆電流を流
す。di/dtコントローラ118は、ノード61を充
電するのに利用される電流を制限する。NORゲート6
0′により供給される電流は、N−FET112により
流される電流よりも大きいので、ノード61は充電し、
N−FET46をイネーブルする。NANDゲート5
8′が逆電流なしでノード51に電流を供給するとき
に、上側信号路のノード51が急速に充電されることが
わかる。したがって、P−FET44は、ノード61の
充電速度に比例して、非常に急速にディスエーブルされ
る。
Tグループに関連して簡単に特徴づけることができる。
FET68〜74よりなるNANDゲート120は、2
つのイネーブル入力信号、すなわちイネーブル信号E0
およびEXを受信する。P−FET68およびN−FE
T74のゲートは接続されて、信号E0をイネーブル
し、一方、P−FET70およびN−FET72のゲー
トは接続されて、信号EXをイネーブルする。NAND
ゲート120の出力は、インバータ122すなわちP−
FET76およびN−FET78に接続される。NAN
Dゲート58′は、一方の入力端子に、インバータ12
2により反転された組合せイネーブル信号を受信し、他
方の入力端子に、データ入力信号A0を受信する。NA
NDゲート58′は、技術上周知の適切なNANDゲー
ト・トポロジに配置されるFET80〜86よりなる。
NANDゲート58′の出力は、プリドライバ52′の
プルアップ出力59を与える。プリドライバ52′は、
P−FET88のドレインおよびN−FET34のソー
スに接続されている。
60′は、第1の入力端子に、NANDゲート120か
らの組合せイネーブル信号を、第2の入力端子に、デー
タ信号A0を受信する。NORゲート60′の出力は、
プリドライバ52′のプルダウン出力61を与える。プ
リドライバ52′は、N−FET112のドレインおよ
びN−FET46のゲートに接続されている。
に採用されたdi/dtコントローラ116,118に
よって与えられるオフセット電流は、互いに比率化さ
れ、正の遷移と負の遷移との間で等しいスルーレートを
有する平衡した出力信号を与える(出力45に)。レベ
ルシフト回路50″と組合されてdi/dtコントロー
ラ116によって供給される逆電流の量は、NANDゲ
ート58′およびNORゲート60′の各流通/供給電
流に比例するdi/dtコントローラ118によって供
給される逆電流に一致している。レベルシフト回路5
0″は、高電源電圧Vdd+ からP−FET40を経て逆
電流を供給することに注目すべきである。di/dtコ
ントローラ116は、低電源電圧VddからP−FET8
8を経て逆電流を供給する。各回路からの逆電流は、関
連する電源電圧に依存している。したがって、電源電圧
がそれらの特定レベルにあるとき、逆電流の量を補正し
て、平衡した出力信号を与えることができる一方で、電
源電圧がそれらの公称レベルからずれると、逆電流が変
化する。したがって、公称電源電圧がなければ、di/
dtコントローラ116およびレベルシフト回路50″
からの組合せ逆電流は、di/dtコントローラ118
の逆電流に一致せず、出力信号は出力端子45ではもは
や平衡しない。
この第5の実施例のレベルシフト回路は、等しいスルー
レート遷移の平衡出力信号を与え、一方では、入力信号
A0の論理レベルを低電圧環境(Vdd)から高電圧環境
(Vdd+ )にシフトする。di/dtコントローラ11
6,118およびプリドライバ52′は、低電源電圧V
ddによってバイアスされ、他方、レベルシフタ50″
は、高電源電圧Vdd+ からの逆電流を与えることに注目
されたい。このような構成では、出力信号の平衡を保つ
ためには、電源電圧が一定の公差内に保持することが必
要である。
るためには、図11に示す本発明の第6の実施例は、プ
リドライバ回路の各プルアップ路およびプルダウン信号
路において、レベルシフト回路50″をさらに前方に移
動している。レベルシフト回路を前方に移動することに
よって、レベルシフト回路はdi/dtコントローラか
ら分離されて、ノード51に逆電流を与えることによっ
て、平衡構成を簡略化している。
に与えられる。第1のインバータには、第2のインバー
タが続いている。これらインバータは、FETデバイス
124〜130によって構成されている。次に、バッフ
ァ・データ入力信号が、レベルシフト回路50″aのパ
スゲート34aに接続される。レベルシフト回路50″
Aは、前の実施例のレベルシフト回路50″と同じトポ
ロジのFETデバイス34a〜40aよりなる。レベル
シフト回路50″Aは、バッファ・データ入力信号の論
理レベルを、低電源電圧Vddに関連する低論理レベルか
ら、高電源電圧Vdd+ に関連する高論理レベルへシフト
する。レベルシフトされたデータ入力信号は、ノード1
32に得られる。
が、FETデバイス68〜74(低電源電圧Vddにより
バイアスされる)よりなるNANDゲートの各入力に与
えられる。このNANDゲートの論理出力は、FETデ
バイス34b〜40bよりなるレベルシフト回路50″
Bの入力に接続される。組合されレベルシフトされたイ
ネーブル信号は、レベルシフト回路50″Bの出力ノー
ド134に与えられる。
入力信号は、プルアップ信号路のNANDゲート136
(FET80〜86よりなる)の一方の入力に接続さ
れ、NANDゲート136の他方の入力は、P−FET
76およびN−FET78よりなるインバータを経て、
組合されレベルシフトされたイネーブル信号に接続され
る。NANDゲート136は、高電源電圧Vddにバイア
スされることに注意すべきである。下側プルダウン信号
路では、ノード132でのレベルシフトされたデータ入
力信号は、NORゲート138(FETデバイス98〜
104よりなる)の第1の入力に接続される。NORゲ
ート138は、また、高電源電圧Vdd+ によってバイア
スされる。NORゲート138の第2の入力は、ノード
134の組合されレベルシフトされたイネーブル信号に
接続される。
ライブする各プルアップ信号路およびプルダウン信号路
のためのレベルシフトを行うプリドライバについてであ
る。NANDゲート136およびNORゲート138か
ら与えられる信号は、高電源電圧Vdd+ に関連した論理
信号である。NANDゲート136の出力は、ノード5
1すなわちP−FET44のゲートをドライブする。N
ORゲート138の出力は、ノード61すなわちN−F
ET46のゲートをドライブする。プルアップdi/d
tコントローラ116は、プルアップ信号路のノード5
1に接続され、プルダウンdi/dtコントローラ11
8は、プルダウン信号路のノード61に接続されてい
る。
は、FET88〜96よりなる。P−FET88は、そ
のソースが高電源電圧Vdd+ に接続され、そのドレイン
はノード51に接続され、そのゲートがP−FET90
のドレインに接続されている。P−FET90のソース
は、高電源電圧Vdd+ に接続され、そのゲートはグラン
ドに接続されている。したがって、P−FET90は、
P−FET92,N−FET94,N−FET96より
なる直列トーテム・ポールに接続される抵抗を与える。
P−FET92のソースは、P−FET90のドレイン
に接続されている。P−FET92のゲートは、出力ノ
ード45に接続され、P−FET92のドレインは、N
−FET94のドレインに接続されている。N−FET
94のゲートは、ノード132に接続され、レベルシフ
トされたデータ入力信号を受信する。N−FET94の
ソースは、N−FET96のドレインに接続されてい
る。N−FET96のゲートは、P−FET76および
N−FET78のドレインからの反転されレベルシフト
されたイネーブル信号を受信するように接続される。N
−FET96のソースは、グランドに接続される。
力端子45の出力信号は最初はローであり、P−FET
92をイネーブルする。ノード132でのレベルシフト
されたデータ入力はハイであり、N−FET94をイネ
ーブルする。反転されレベルシフトされたイネーブル信
号はハイであり、N−FET96をイネーブルするもの
とする。この条件では、FET92〜96よりなるトー
テム・ポール構成は、P−FET90を流れる電流を与
える。この電流は、ゲート・ソース電圧降下Vgsを与
え、P−FET88をイネーブルする。P−FET88
は、Vgsに比例する逆電流をノード51に与える。NA
NDゲート136が、放電ノード51であるとすると、
NANDゲートは、P−FET88によって与えられる
逆電流よりも大きい電流を流して、ノード51での電圧
を低下させて、P−FET44をイネーブルしなければ
ならない。NANDゲート136およびプルアップdi
/dtコントローラ116は、共に、高電源電圧Vdd+
にバイアスされていることに注意されたい。したがっ
て、トランジスタ構造は、容易に比率化でき、電源電圧
の違いに悩まされることなく、ノード51を放電するた
めの所望の放電速度を与えることができる。すなわち、
N−FET84およびN−FET86のチャンネル構造
は、P−FET88(そのVgs降下あたり)によって供
給される電流より大きい電流を流すように作ることがで
きる。ノード51が0ボルトに放電すると、P−FET
44はイネーブルされ、出力45の出力信号は、ローか
らハイVdd + へ変化する。これにより、プルアップdi
/dtコントローラ116のP−FET92をディスエ
ーブルする。このように、プルアップdi/dtコント
ローラ116は、出力45での正の遷移のタイミングを
制御する。前の実施例(図9に基づく)において必要と
されたレベルシフト回路の追加の逆電流を考慮すること
が要求されないことに注目されたい。したがって、di
/dt電流コントローラ116の構成が簡単になる。
は、プルアップdi/dtコントローラ116の相補表
示である。N−FET112は、そのドレインをノード
61に接続し、そのソースをグランドに接続し、そのゲ
ートをN−FET114のドレインに接続している。N
−FET114のソースはグランドに接続され、そのゲ
ートは高電源電圧Vdd+ に接続されている。N−FET
114のドレインは、N−FET110のソースに接続
され、N−FET110のゲートは出力45に接続され
ている。N−FET110のドレインは、P−FET1
08のドレインに接続されている。P−FET108の
ゲートは、ノード132に接続され、レベルシフトされ
たデータ入力信号を受信する。P−FET108のソー
スは、P−FET106のドレインに接続されている。
P−FET106のゲートは、ノード134に接続さ
れ、レベルシフトされたイネーブル信号を受信する。P
−FET106のソースは、高電源電圧Vdd+ に接続さ
れる。
は、回路が動作して、正の遷移の代わりに出力45で負
の遷移を制御することを除いて、プルアップdi/dt
コントローラ116と同様に動作する。出力45での出
力信号がハイであり、入力信号A0がローに遷移し、N
−FET114とFET106〜110のトーテム・ポ
ール配置を経る電流路をイネーブルするときに、N−F
ET112は逆電流を流す。N−FET114を流れる
電流は、ゲート・ソース電圧降下Vgsを与え、N−FE
T112をイネーブルして、Vgsに応じて電流を流す。
NORゲート138は、ノード61を充電するために、
N−FET112の逆電流よりも大きい電流を供給す
る。ノード61が充電してN−FET46をイネーブル
すると、ノード45の出力信号は、ハイからローに低下
し、N−FET110をディスエーブルする。出力信号
遷移がローとなる割合は、ノード61が充電される速度
に依存する。プルダウンdi/dtコントローラ118
およびNORゲート138は、共に、高電源電圧Vdd+
にバイアスされるので、di/dtコントローラ118
およびNORゲート138を、ノード61に対し一定の
充電速度を与えるように非常に容易に構成することがで
きる。電流を流すデバイスと電流を供給するデバイスと
の間の異なる電源電圧に問題はない。
び50″bは、各信号路をさらに上方に移動されて、各
di/dtコントローラ116,118の構成から分離
され、この構成を簡略化する。さらに、プリドライバ回
路の一部すなわちNANDゲート136およびNORゲ
ート138と、関連するプルアップdi/dtコントロ
ーラ116およびプルダウンdi/dtコントローラ1
18とは、同じ電圧でバイアスされて、出力スルーレー
トを制御する、比例する供給/流通電流比を確立する。
このようにして、平衡した正/負遷移が一様に与えられ
る。
理デバイスを高電圧論理デバイスにインタフェースし、
他方では、高電圧論理デバイスの大きな電圧から低電圧
論理デバイスを保護する、レベルシフト回路である。さ
らに、本発明によって開示したのは、高速応答および平
衡動作のレベルシフト回路である。
したが、当業者であれば、本発明の趣旨と範囲を逸脱す
ることなく、種々の変形,変更を行うことができること
がわかる。
の事項を開示する。 (1)第1の電圧値の入力信号を受ける第1の端子と、
前記入力信号を表すが第2の電圧値の出力信号を送る第
2の端子と、前記第1の端子と前記第2の端子との間に
設けられたパスゲートと、前記第2の電圧値に相当する
第2の電源電圧によってバイアスされ、前記第2の端子
に接続された1つのノードを有するラッチ回路網と、を
備えるレベルシフタ。 (2)前記パスゲートは、NチャンネルMOSFETで
あり、そのドレイン/ソースは、前記第1の端子に接続
され、そのソース/ドレインは、前記第2の端子に接続
され、そのゲートは、前記第1の電圧値に相当する第1
の電源電圧を受ける第1の電源ノードに接続された、上
記(1)に記載のレベルシフタ。 (3)前記第2の電圧値は、前記第1の電圧値よりも大
きい、上記(2)に記載のレベルシフタ。 (4)前記第2の電圧値は、前記第1の電圧値よりも大
きい、上記(1)に記載のレベルシフタ。 (5)前記ラッチ回路網は、2つのインバータを有し、
これらインバータは、互いに直列ループに接続され、前
記第2の電源電圧によってバイアスされ、前記2つのイ
ンバータの間にあり、前記第2の端子に接続された1つ
のノードを有する、上記(1)に記載のレベルシフタ。 (6)前記2つのインバータのうち、出力が前記第2の
端子に接続されたインバータの出力・供給/流通・電流
が、前記入力信号に関連した流通/供給・電流より小さ
く、前記パスゲートを経る前記入力信号は、前記2つの
インバータにより与えられる前記ラッチ回路網の状態を
変える、十分な電流を流す/供給することのできる、上
記(5)に記載のレベルシフタ。 (7)前記パスゲートは、NチャンネルMOSFETで
あり、そのドレイン/ソースは、前記第1の端子に接続
され、そのソース/ドレインは、前記第2の端子に接続
され、そのゲートは、前記第1の電圧値に相当する第1
の電源電圧を受ける第1の電源ノードに接続されてい
る、上記(5)に記載のレベルシフタ。 (8)前記2つのインバータのうちの第1のインバータ
は、前記第2の端子にゲートが接続され、前記第2の電
源電圧を受ける第2の電源ノードにソースが接続され、
中間ノードにドレインが接続された第1のP−MOSF
ETと、前記第2の端子にゲートが接続され、グランド
にソースが接続され、前記中間ノードにドレインが接続
された第1のN−MOSFETと、前記2つのインバー
タのうちの第2のインバータは、前記第2の電源電圧を
受ける前記第2の電源ノードにソースが接続され、前記
中間ノードにゲートが接続され、前記第2の端子にドレ
インが接続された第2のP−MOSFETと、前記中間
ノードにゲートが接続され、グランドにソースが接続さ
れ、前記第2の端子にドレインが接続された第2のN−
MOSFETと、を有する上記(5)に記載のレベルシ
フタ。 (9)前記第2のP−MOSFETのチャンネル・オン
抵抗は十分に高くて、前記第2のP−MOSFETが完
全にONになると、前記第2の端子へのその電流供給能
力は、前記パスゲートを経て前記入力信号により流すこ
とのできる電流より小さく、前記第2のN−MOSFE
Tのチャンネル・オン抵抗は十分に高くて、前記第2の
N−MOSFETが完全にONになると、前記第2端子
でのその電流を流す能力は、前記パスゲートを経て前記
入力信号によって供給できる電流より小さい、上記
(8)に記載のレベルシフタ。 (10)前記パスゲートは、第3のN−MOSFETよ
りなり、そのドレイン/ソースは、前記第1の端子に接
続され、そのソース/ドレインは、前記第2の端子に接
続され、そのゲートは、前記第1の電圧値に相当する第
1の電源電圧を受ける第1の電源ノードに接続された、
上記(8)に記載のレベルシフタ。 (11)第1の電圧値の入力信号を受ける第1の端子
と、前記入力信号を表すが第2の電圧値の出力信号を送
る第2の端子と、前記第1の電圧値に相当する第1の電
源電圧を与える第1の電源ノードと、前記第2の電圧値
に相当する第2の電源電圧を与える第2の電源ノード
と、前記第1の端子と前記第2の端子との間に設けられ
たパスゲートと、前記第2の電源電圧を受ける前記第2
の電源ノードにソースが接続され、前記第2の端子にゲ
ートが接続され、中間ノードにドレインが接続された第
1のP−MOSFETと、グランドにソースが接続さ
れ、前記入力信号を直接に受ける前記第1の端子にゲー
トが接続され、前記中間ノードにドレインが接続された
第1のN−MOSFETと、前記第2の電源電圧を受け
る前記第2の電源ノードにソースが接続され、前記中間
ノードにゲートが接続され、前記第2の端子にドレイン
が接続された第2のP−MOSFETと、グランドにソ
ースが接続され、前記中間ノードにゲートが接続され、
前記第2の端子にドレインが接続された第2のN−MO
SFETと、を備えるレベルシフタ。 (12)前記第2のP−MOSFETのチャンネル・オ
ン抵抗は十分に高くて、前記第2のP−MOSFETが
完全にONになると、前記第2の端子へのその電流供給
能力は、前記パスゲートを経て前記入力信号により流す
ことのできる電流より小さい、上記(11)に記載のレ
ベルシフタ。 (13)前記パスゲートは、第3のN−MOSFETよ
りなり、そのドレイン/ソースは、前記第1の端子に接
続され、そのソース/ドレインは、前記第2の端子に接
続され、そのゲートは、前記第1の電源電圧を受ける第
1の電源ノードに接続された、上記(11)に記載のレ
ベルシフタ。 (14)前記第2の電圧値は、前記第1の電圧値よりも
大きい、上記(11)に記載のレベルシフタ。 (15)第1の電圧値の入力信号を受ける第1の端子
と、前記入力信号を表すが第2の電圧値の出力信号を送
る第2の端子と、前記第1の電圧値に相当する第1の電
源電圧を与える第1の電源ノードと、前記第2の電圧値
に相当する第2の電源電圧を与える第2の電源ノード
と、前記第1の端子と前記第2の端子との間に設けられ
たパスゲートと、前記第2の電源電圧を受ける前記第2
の電源ノードにソースが接続され、前記第2の端子にゲ
ートが接続され、中間ノードにドレインが接続された第
1のP−MOSFETと、グランドにソースが接続さ
れ、前記入力信号を直接に受ける前記第1の端子にゲー
トが接続され、前記中間ノードにドレインが接続された
第1のN−MOSFETと、前記第2の電源電圧を受け
る前記第2の電源ノードにソースが接続され、前記中間
ノードにゲートが接続され、前記第2の端子にドレイン
が接続された第2のP−MOSFETと、を備えるレベ
ルシフタ。 (16)前記第2のP−MOSFETのチャンネル・オ
ン抵抗は十分に高くて、前記第2のP−MOSFETが
完全にONになると、前記第2の端子へのその電流供給
能力は、前記パスゲートを経て前記入力信号により流す
ことのできる電流より小さい、上記(15)に記載のレ
ベルシフタ。 (17)前記パスゲートは、第3のN−MOSFETよ
りなり、そのドレイン/ソースは、前記第1の端子に接
続され、そのソース/ドレインは、前記第2の端子に接
続され、そのゲートは、前記第1の電源電圧を受ける第
1の電源ノードに接続された、上記(15)に記載のレ
ベルシフタ。 (18)前記第2の電圧値は、前記第1の電圧値よりも
大きい、上記(15)に記載のレベルシフタ。 (19)第1の電圧値の入力信号を受ける入力端子と、
前記入力信号を表すが第2の電圧値の出力信号を送る出
力端子と、前記第1の電圧値に相当する第1の電源電圧
を与える第1の電源ノードと、前記第2の電圧値に相当
する第2の電源電圧を与える第2の電源ノードと、前記
第1の端子と第1の中間ノードとの間に設けられたパス
ゲートと、前記第2の電源電圧を受ける前記第2の電源
ノードにソースが接続され、前記第1の中間ノードにゲ
ートが接続され、第2の中間ノードにドレインが接続さ
れた第1のP−MOSFETと、グランドにソースが接
続され、前記入力信号を直接に受ける前記入力端子にゲ
ートが接続され、前記第2の中間ノードにドレインが接
続された第1のN−MOSFETと、前記第2の電源ノ
ードと前記第1の中間ノードとの間のゲート可変抵抗路
を与え、前記第2の中間ノードの信号に従ってゲートさ
れ、前記出力端子の前記出力信号に従って形成される抵
抗よりなるゲート可変抵抗手段と、前記第2の電源ノー
ドと前記出力端子との間に接続され、前記第1の中間ノ
ードの信号に従って、前記出力端子の前記出力信号をド
ライブするドライバ手段と、を備えるレベルシフト出力
ドライバ。 (20)前記ゲート可変抵抗手段は、前記第2の電源ノ
ードにバイアス接続され、入力が前記出力端子に接続さ
れ、出力が第3の中間ノードに接続されたインバータ
と、前記第2の電源電圧を受ける前記第2の電源ノード
にソースが接続され、前記インバータによって反転され
る前記出力信号を受ける前記第3の中間ノードにゲート
が接続され、第4の中間ノードにドレインが接続された
第2のP−MOSFETと、前記第2の電源電圧を受け
る前記第2の電源ノードにソースが接続され、グランド
にゲートが接続され、前記第4の中間ノードにドレイン
が接続された第3のP−MOSFETと、前記第4の中
間ノードにソースが接続され、前記第2の中間ノードに
ゲートが接続され、前記第1の中間ノードにドレインが
接続された第4のP−MOSFETと、を有する上記
(19)に記載のレベルシフト出力ドライバ。 (21)前記ドライバ手段は、P−MOSFETよりな
り、そのソースは、前記第2の電源電圧を受ける前記第
2の電源ノードに接続され、そのゲートは、前記第1の
中間ノードに接続され、そのドレインは、前記第1の中
間ノードの信号に従って前記出力信号を与える前記出力
端子に接続された、上記(20)に記載のレベルシフト
出力ドライバ。 (22)前記パスゲートは、N−MOSFETよりな
り、そのソース/ドレインは、前記入力信号を受ける前
記入力端子に接続され、そのドレイン/ソースは前記第
1の中間ノードに接続され、そのゲートは、前記第1の
電源電圧を受ける前記第1の電源ノードに接続された、
上記(20)に記載のレベルシフト出力ドライバ。 (23)前記第2の電圧値は、前記第1の電圧値よりも
大きい、上記(22)に記載のレベルシフト出力ドライ
バ。 (24)前記パスゲートは、N−MOSFETよりな
り、そのソース/ドレインは、前記入力信号を受ける前
記入力端子に接続され、そのドレイン/ソースは前記第
1の中間ノードに接続され、そのゲートは、前記第1の
電源電圧を受ける前記第1の電源ノードに接続された、
上記(19)に記載のレベルシフト出力ドライバ。 (25)第1の電源電圧を与える第1の端子と、第1の
電源電圧より大きい第2の電源電圧を与える第2の端子
と、出力端子と、前記出力端子と第2の端子との間に設
けられ、第1のノードに接続されたプルアップ・デバイ
ス・ゲートを有するプルアップ・デバイスと、前記第2
の端子と前記第1のノードとの間に設けられたレベルシ
フト回路と、前記第1の端子に接続され、前記第1の電
源電圧に従って制限された大きさの、第2のノードのプ
リドライブ信号を与えるプルアップ・プリドライブ回路
と、第2のノードと第1のノードとの間に設けられたパ
スゲートと、を備えるレベルシフト・ドライバ。 (26)前記レベルシフト回路は、前記第2の端子にバ
イアス接続され、前記第2の電源電圧によりバイアスす
るラッチ回路網を有し、このラッチ回路網は、前記第1
のノードに接続されたノードを有する、上記(25)に
記載のレベルシフト・ドライバ。 (27)前記ラッチ回路網は、前記第2の端子にバイア
ス接続され、前記第2の電源電圧によりバイアスする第
1および第2のインバータを有し、前記第1のインバー
タの出力は、前記第2のインバータの入力に接続され、
前記第2のインバータの出力は、前記第1のインバータ
の入力および前記第1のノードに接続されている、上記
(26)に記載のレベルシフト・ドライバ。 (28)前記パスゲートは、N−MOSFETよりな
り、そのソース/ドレインは、前記第2のノードに接続
され、そのドレイン/ソースは、前記第1のノードに接
続され、そのゲートは、前記第1の電源電圧を受ける前
記第1の端子に接続された、上記(27)に記載のレベ
ルシフト・ドライバ。 (29)前記プルアップ・デバイスは、P−MOSFE
Tよりなり、そのソースは、前記第2の電源電圧を受け
る前記第2の端子に接続され、そのドレインは前記出力
端子に接続され、そのゲートは前記第1のノードに接続
された、上記(28)に記載のレベルシフト・ドライ
バ。 (30)前記パスゲートは、N−MOSFETよりな
り、そのソース/ドレインは、前記第2のノードに接続
され、そのドレイン/ソースは、前記第1のノードに接
続され、そのゲートは、前記第1の電源電圧を受ける前
記第1の端子に接続された、上記(25)に記載のレベ
ルシフト・ドライバ。 (31)前記レベルシフト回路は、前記第2の電源電圧
を受ける前記第2の端子にソースが接続され、前記第1
のノードにゲートが接続され、中間ノードにドレインが
接続された第1のP−MOSFETと、グランドにソー
スが接続され、前記第2のノードにゲートが接続され、
前記中間ノードにドレインが接続された第1のN−MO
SFETと、前記第2の電源電圧を受ける前記第2の端
子にソースが接続され、前記中間ノードにゲートが接続
され、前記第1のノードにドレインが接続された第2の
P−MOSFETと、グランドにソースが接続され、前
記中間ノードにゲートが接続され、前記第1のノードに
ドレインが接続された第2のN−MOSFETと、を有
する、上記(25)に記載のレベルシフト・ドライバ。 (32)前記パスゲートは、N−MOSFETよりな
り、そのソース/ドレインは、第2のノードに接続さ
れ、そのドレイン/ソースは、第1のノードに接続さ
れ、そのゲートは、前記第1の電源電圧を受ける前記第
1の端子に接続された、上記(31)に記載のレベルシ
フト・ドライバ。 (33)前記プルアップ・デバイスは、P−MOSFE
Tよりなり、そのソースは、前記第2の電源電圧を受け
る前記第2の端子に接続され、そのドレインは前記出力
端子に接続され、そのゲートは前記第1のノードに接続
された、上記(32)に記載のレベルシフト・ドライ
バ。 (34)前記レベルシフト回路は、前記第2の電源電圧
を受ける前記第2の端子にソースが接続され、前記第1
のノードにゲートが接続され、中間ノードにドレインが
接続された第1のP−MOSFETと、グランドにソー
スが接続され、前記第2のノードにゲートが接続され、
前記中間ノードにドレインが接続された第1のN−MO
SFETと、前記第2の電源電圧を受ける前記第2の端
子にソースが接続され、前記中間ノードにゲートが接続
され、前記第1のノードにドレインが接続された第2の
P−MOSFETと、を有する、上記(25)に記載の
レベルシフト・ドライバ。 (35)前記第2のP−MOSFETは、前記プルアッ
プ・プリドライバ回路の電流を流す能力よりも小さい電
流を供給する能力を有する、上記(34)に記載のレベ
ルシフト・ドライバ。 (36)前記パスゲートは、N−MOSFETよりな
り、そのソース/ドレインは、前記第2のノードに接続
され、そのドレイン/ソースは、前記第1のノードに接
続され、そのゲートは、前記第1の電源電圧を受ける前
記第1の端子に接続された、上記(34)に記載のレベ
ルシフト・ドライバ。 (37)前記プルアップ・デバイスは、P−MOSFE
Tよりなり、そのソースは、前記第2の電源電圧を受け
る前記第2の端子に接続され、そのドレインは前記出力
端子に接続され、そのゲートは前記第1のノードに接続
された、上記(36)に記載のレベルシフト・ドライ
バ。 (38)前記レベルシフト回路は、前記第2の電源電圧
を受ける前記第2の端子にソースが接続され、前記第1
のノードにゲートが接続され、第1の中間ノードにドレ
インが接続された第1のP−MOSFETと、グランド
にソースが接続され、前記第2のノードにゲートが接続
され、前記第1の中間ノードにドレインが接続された第
1のN−MOSFETと、前記第2の電源ノードと前記
第1の中間ノードとの間に配置され、前記第1の中間ノ
ードの信号に従ってゲートされ、前記出力端子の前記出
力信号に従って形成される抵抗よりなるゲート可変抵抗
手段と、を有する、上記(25)に記載のレベルシフト
・ドライバ。 (39)前記ゲート可変抵抗手段は、前記第2の端子に
バイアス接続され、前記第2の電源電圧によってバイア
スするインバータであって、その入力が前記出力端子に
接続され、その出力が第2の中間ノードに接続されたイ
ンバータと、前記第2の電源電圧を受ける前記第2の電
源ノードにソースが接続され、インバータによって反転
される前記出力信号を受ける前記第2の中間ノードにゲ
ートが接続され、第3の中間ノードにドレインが接続さ
れた第2のP−MOSFETと、前記第2の電源電圧を
受ける前記第2の端子にソースが接続され、グランドに
ゲートが接続され、前記第3の中間ノードにドレインが
接続された第3のP−MOSFETと、前記第3の中間
ノードにソースが接続され、前記第1の中間ノードにゲ
ートが接続され、前記第1のノードにドレインが接続さ
れた第4のP−MOSFETと、を有する、上記(3
8)に記載のレベルシフト・ドライバ。 (40)前記パスゲートは、N−MOSFETよりな
り、そのソース/ドレインは、前記第2のノードに接続
され、そのドレイン/ソースは、前記第1のノードに接
続され、そのゲートは、前記第1の電源電圧を受ける前
記第1の端子に接続された、上記(39)に記載のレベ
ルシフト・ドライバ。 (41)前記プルアップ・デバイスは、P−MOSFE
Tよりなり、そのソースは、前記第2の電源電圧を受け
る前記第2の端子に接続され、そのドレインは前記出力
端子に接続され、そのゲートは前記第1のノードに接続
されている、上記(40)に記載のレベルシフト・ドラ
イバ。 (42)前記プルアップ・プリドライバ回路は、前記第
1の端子にバイアス接続され、前記第1の電源電圧によ
ってバイアスするNANDゲートを有し、このNAND
ゲートは、データ入力信号とイネーブル入力信号をそれ
ぞれ受ける第1および第2の入力を有し、前記NAND
ゲートは、NAND機能ごとに前記データ入力信号と前
記イネーブル入力信号とを論理的に組合せて、前記第2
ノードに接続された出力に前記プリドライブ信号を与え
る、上記(25)に記載のレベルシフト・ドライバ。 (43)前記第2のノードに接続され、前記データ入力
信号の遷移に続いて、前記第2のノードの放電速度を制
限するdi/dtコントローラをさらに備える、上記
(42)に記載のレベルシフト・ドライバ。 (44)前記di/dtコントローラは、前記出力端子
の出力信号がローのとき、および前記NANDゲートの
第1の入力のデータ入力信号がハイのときイネーブルさ
れ、前記NANDゲートの電流を流す能力の大きさより
も小さい大きさの前記第2のノードに電流を供給する電
流源手段を有する、上記(43)に記載のレベルシフト
・ドライバ。 (45)前記電流源手段は、前記第2の端子と第3のノ
ードとの間に設けられた抵抗を与える抵抗手段を有し、
第1のP−MOSFETおよび第1のN−MOSFET
を有し、各チャンネルは、電気的に互いに直列であり、
前記第3のノードとグランドとの間の電気的通路内にあ
り、前記第1のP−MOSFETのゲートは、前記出力
信号を受ける前記出力端子に接続され、前記第1のN−
MOSFETのゲートは、前記NANDゲートの第1の
入力に接続されて、データ入力信号を受け、前記第2の
端子と前記第2のノードとの間に設けられ、ゲートが前
記第3のノードに接続された第2のP−MOSFETを
有する、上記(44)に記載のレベルシフト・ドライ
バ。 (46)前記抵抗手段の抵抗値を、前記第2のP−MO
SFETによって、前記第2のノードに供給される電流
に対する前記大きさに影響を与えるように設定する、上
記(45)に記載のレベルシフト・ドライバ。 (47)前記di/dtコントローラは、第2のN−M
OSFETをさらに有し、そのチャンネルは、前記第3
ノードとグランドとの間で、前記第1のP−MOSFE
Tおよび前記第1のN−MOSFETと電気的に直列で
あり、そのゲートは、イネーブル入力信号を受ける前記
NANDゲートの第2の入力に接続された、上記(4
4)に記載のレベルシフト・ドライバ。 (48)第1の電源電圧を与える第1の端子と、第1の
電源電圧より大きい第2の電源電圧を与える第2の端子
と、出力端子と、前記出力端子と第2の端子との間に設
けられ、第1のノードに接続されたプルアップ・デバイ
ス・ゲートを有するプルアップ・デバイスと、前記第2
の端子にバイアス接続され、前記第2の電源電圧によっ
てバイアスするNANDゲートであって、データ信号と
イネーブル信号をそれぞれ受ける第1および第2の入力
を有し、NAND論理機能ごとに前記データ信号と前記
イネーブル信号とを論理的に組合せて、第1ノードに接
続された出力に論理出力信号を与えるNANDゲート
と、第2のノードに、低値のデータ信号を受け、そのレ
ベルシフトを与えて、前記NANDゲートの第1の入力
に前記データ信号を与える第1のレベルシフタと、低値
のイネーブル信号を受け、そのレベルシフタを与えて、
前記NANDゲートの第2の入力に前記イネーブル信号
を与える第2のレベルシフタと、を備えるレベルシフト
・ドライバ。 (49)前記第1のノードに接続され、前記第1のノー
ドの放電速度を制限するdi/dtコントローラをさら
に備える、上記(48)に記載のレベルシフト・ドライ
バ。 (50)前記di/dtコントローラは、前記出力端子
の出力信号がローのとき、および前記NANDゲートの
第1の入力のデータ信号がハイのときイネーブルされ、
前記NANDゲートの電流を流す能力の大きさよりも小
さい大きさの前記第1のノードに電流を供給する電流源
手段を有する、上記(49)に記載のレベルシフト・ド
ライバ。 (51)前記電流源手段は、前記第2の端子と第4のノ
ードとの間に抵抗を与える抵抗手段を備え、第1のP−
MOSFETおよび第1のN−MOSFETを備え、各
チャンネルは、電気的に互いに直列であり、前記第4の
ノードとグランドとの間の電気的通路内にあり、前記第
1のP−MOSFETのゲートは、前記出力端子に接続
され、前記第1のN−MOSFETのゲートは、前記N
ANDゲートの第1の入力に接続されて、関連するデー
タ信号を受け、前記第2の端子と前記第1のノードとの
間に設けられ、ゲートが前記第4のノードに接続されて
いる、第2のP−MOSFETを備える、上記(50)
に記載のレベルシフト・ドライバ。 (52)前記電流源手段は、第2のN−MOSFETを
さらに有し、そのチャンネルは、前記第4ノードとグラ
ンドとの間で、前記第1のP−MOSFETおよび前記
第1のN−MOSFETのチャンネルと電気的に直列で
あり、そのゲートは、関連するイネーブル入力信号を受
ける前記NANDゲートの第2の入力に接続された、上
記(51)に記載のレベルシフト・ドライバ。 (53)前記第1のレベルシフト回路は、前記第2の端
子にバイアス結合され、前記第2の電源電圧によってバ
イアスする第1および第2のインバータを有し、前記第
1のインバータの出力は、前記第2のインバータの入力
に接続され、前記第2のインバータの出力は、前記第1
のインバータの入力および前記NANDゲートの第1の
入力に接続され、前記NANDゲートの第1の入力と前
記第2のノードとの間に設けられたパスゲートを有す
る、上記(49)に記載のレベルシフト・ドライバ。 (54)前記パスゲートは、N−MOSFETよりな
り、そのチャンネルは、前記NANDゲートの第1の入
力と前記第2のノードとの間に直列に設けられ、そのゲ
ートは、前記第1の電源電圧を受ける前記第1の端子に
接続されている、上記(53)に記載のレベルシフト・
ドライバ。 (55)前記第1のレベルシフト回路は、前記第2の電
源電圧を受ける前記第2の端子にソースが接続され、前
記NANDゲートの第1の入力にゲートが接続され、中
間ノードにドレインが接続された第1のP−MOSFE
Tと、グランドにソースが接続され、前記第2のノード
にゲートが接続され、前記中間ノードにドレインが接続
された第1のN−MOSFETと、前記第2の電源電圧
を受ける前記第2の端子にソースが接続され、前記中間
ノードにゲートが接続され、前記NANDゲートの第1
の入力にドレインが接続された第2のP−MOSFET
と、グランドにソースが接続され、前記中間ノードにゲ
ートが接続され、前記NANDゲートの第1の入力にド
レインが接続された第2のN−MOSFETと、前記N
ANDゲートの第1の入力と前記第2のノードとの間に
設けられたパスゲートと、を有する上記(49)に記載
のレベルシフト・ドライバ。 (56)前記パスゲートは、N−MOSFETよりな
り、そのチャンネルは、前記NANDゲートの第1の入
力と前記第2のノードとの間に直列に設けられ、そのゲ
ートは、前記第1の電源電圧を受ける前記第1の端子に
接続された、上記(55)に記載のレベルシフト・ドラ
イバ。 (57)前記第1のレベルシフト回路は、前記第2の電
源電圧を受ける前記第2の端子にソースが接続され、前
記NANDゲートの第1の入力にゲートが接続され、中
間ノードにドレインが接続された第1のP−MOSFE
Tと、グランドにソースが接続され、前記第2のノード
にゲートが接続され、前記中間ノードにドレインが接続
された第1のN−MOSFETと、前記第2の電源電圧
を受ける前記第2の端子にソースが接続され、前記中間
ノードにゲートが接続され、前記NANDゲートの第1
の入力にドレインが接続された第2のP−MOSFET
と、前記NANDゲートの第1の入力と前記第2のノー
ドとの間に設けられたパスゲートと、を有する上記(4
9)に記載のレベルシフト・ドライバ。 (58)前記パスゲートは、N−MOSFETよりな
り、そのチャンネルは、前記NANDゲートの第1の入
力と前記第2のノードとの間に直列に設けられ、そのゲ
ートは、前記第1の電源電圧を受ける前記第1の端子に
接続された、上記(57)に記載のレベルシフト・ドラ
イバ。 (59)前記第1のレベルシフト回路は、前記第2の端
子にバイアス結合され、前記第2の電源電圧によってバ
イアスする第1および第2のインバータを有し、第1の
インバータの出力は、第2のインバータの入力に接続さ
れ、第2のインバータの出力は、第1のインバータの入
力および前記NANDゲートの第1の入力に接続され、
前記NANDゲートの第1の入力と前記第2のノードと
の間に設けられたパスゲートを有する、上記(48)に
記載のレベルシフト・ドライバ。 (60)前記パスゲートは、N−MOSFETよりな
り、そのチャンネルは、前記NANDゲートの第1の入
力と前記第2のノードとの間に直列に設けられ、そのゲ
ートは、前記第1の電源電圧を受ける前記第1の端子に
接続されている、上記(59)に記載のレベルシフト・
ドライバ。 (61)前記第1のレベルシフト回路は、前記第2の電
源電圧を受ける前記第2の端子にソースが接続され、前
記NANDゲートの第1の入力にゲートが接続され、中
間ノードにドレインが接続された第1のP−MOSFE
Tと、グランドにソースが接続され、前記第2のノード
にゲートが接続され、前記中間ノードにドレインが接続
された第1のN−MOSFETと、前記第2の電源電圧
を受ける前記第2の端子にソースが接続され、前記中間
ノードにゲートが接続され、前記NANDゲートの第1
の入力にドレインが接続された第2のP−MOSFET
と、グランドにソースが接続され、前記中間ノードにゲ
ートが接続され、前記NANDゲートの第1の入力にド
レインが接続された第2のN−MOSFETと、前記N
ANDゲートの第1の入力と前記第2のノードとの間に
設けられたパスゲートと、を有する上記(48)に記載
のレベルシフト・ドライバ。 (62)前記パスゲートは、N−MOSFETよりな
り、そのチャンネルは、前記NANDゲートの第1の入
力と前記第2のノードとの間に直列に設けられ、そのゲ
ートは、前記第1の電源電圧を受ける前記第1の端子に
接続された、上記(61)に記載のレベルシフト・ドラ
イバ。 (63)前記第1のレベルシフト回路は、前記第2の電
源電圧を受ける前記第2の端子にソースが接続され、前
記NANDゲートの第1の入力にゲートが接続され、中
間ノードにドレインが接続された第1のP−MOSFE
Tと、グランドにソースが接続され、前記第2のノード
にゲートが接続され、前記中間ノードにドレインが接続
された第1のN−MOSFETと、前記第2の電源電圧
を受ける前記第2の端子にソースが接続され、前記中間
ノードにゲートが接続され、前記NANDゲートの第1
の入力にドレインが接続された第2のP−MOSFET
と、前記NANDゲートの第1の入力と前記第2のノー
ドとの間に設けられたパスゲートと、を有する上記(4
8)に記載のレベルシフト・ドライバ。 (64)前記パスゲートは、N−MOSFETを有し、
そのチャンネルは、前記NANDゲートの第1の入力と
前記第2のノードとの間に直列に設けられ、そのゲート
は、前記第1の電源電圧を受ける前記第1の端子に接続
されている、上記(63)に記載のレベルシフト・ドラ
イバ。
る。
である。
の他のレベルシフト回路を示す図である。
の一部を示す図である。
である。
である。
例を示す図である。
Claims (18)
- 【請求項1】第1の電圧値の入力信号を受ける第1の端
子と、 前記入力信号を表すが第2の電圧値の出力信号を送る第
2の端子と、 前記第1の端子と前記第2の端子との間に設けられたパ
スゲートと、 前記第2の電圧値に相当する第2の電源電圧によってバ
イアスされ、前記第2の端子に接続された1つのノード
を有するラッチ回路網と、を備えるレベルシフタ。 - 【請求項2】前記パスゲートは、NチャンネルMOSF
ETであり、そのドレイン/ソースは、前記第1の端子
に接続され、そのソース/ドレインは、前記第2の端子
に接続され、そのゲートは、前記第1の電圧値に相当す
る第1の電源電圧を受ける第1の電源ノードに接続され
た、請求項1記載のレベルシフタ。 - 【請求項3】前記第2の電圧値は、前記第1の電圧値よ
りも大きい、請求項1記載のレベルシフタ。 - 【請求項4】前記ラッチ回路網は、2つのインバータを
有し、これらインバータは、互いに直列ループに接続さ
れ、前記第2の電源電圧によってバイアスされ、前記2
つのインバータの間にあり、前記第2の端子に接続され
た1つのノードを有する、請求項1記載のレベルシフ
タ。 - 【請求項5】前記2つのインバータのうち、出力が前記
第2の端子に接続されたインバータの出力・供給/流通
・電流が、前記入力信号に関連した流通/供給・電流よ
り小さく、前記パスゲートを経る前記入力信号は、前記
2つのインバータにより与えられる前記ラッチ回路網の
状態を変える、十分な電流を流す/供給することのでき
る、請求項4記載のレベルシフタ。 - 【請求項6】前記パスゲートは、NチャンネルMOSF
ETであり、そのドレイン/ソースは、前記第1の端子
に接続され、そのソース/ドレインは、前記第2の端子
に接続され、そのゲートは、前記第1の電圧値に相当す
る第1の電源電圧を受ける第1の電源ノードに接続され
ている、請求項4記載のレベルシフタ。 - 【請求項7】前記2つのインバータのうちの第1のイン
バータは、 前記第2の端子にゲートが接続され、前記第2の電源電
圧を受ける第2の電源ノードにソースが接続され、中間
ノードにドレインが接続された第1のP−MOSFET
と、 前記第2の端子にゲートが接続され、グランドにソース
が接続され、前記中間ノードにドレインが接続された第
1のN−MOSFETと、 前記2つのインバータのうちの第2のインバータは、 前記第2の電源電圧を受ける前記第2の電源ノードにソ
ースが接続され、前記中間ノードにゲートが接続され、
前記第2の端子にドレインが接続された第2のP−MO
SFETと、 前記中間ノードにゲートが接続され、グランドにソース
が接続され、前記第2の端子にドレインが接続された第
2のN−MOSFETと、を有する請求項4記載のレベ
ルシフタ。 - 【請求項8】前記第2のP−MOSFETのチャンネル
・オン抵抗は十分に高くて、前記第2のP−MOSFE
Tが完全にONになると、前記第2の端子へのその電流
供給能力は、前記パスゲートを経て前記入力信号により
流すことのできる電流より小さく、 前記第2のN−MOSFETのチャンネル・オン抵抗は
十分に高くて、前記第2のN−MOSFETが完全にO
Nになると、前記第2端子でのその電流を流す能力は、
前記パスゲートを経て前記入力信号によって供給できる
電流より小さい、請求項7記載のレベルシフタ。 - 【請求項9】前記パスゲートは、第3のN−MOSFE
Tよりなり、そのドレイン/ソースは、前記第1の端子
に接続され、そのソース/ドレインは、前記第2の端子
に接続され、そのゲートは、前記第1の電圧値に相当す
る第1の電源電圧を受ける第1の電源ノードに接続され
た、請求項7記載のレベルシフタ。 - 【請求項10】第1の電圧値の入力信号を受ける第1の
端子と、 前記入力信号を表すが第2の電圧値の出力信号を送る第
2の端子と、 前記第1の電圧値に相当する第1の電源電圧を与える第
1の電源ノードと、 前記第2の電圧値に相当する第2の電源電圧を与える第
2の電源ノードと、 前記第1の端子と前記第2の端子との間に設けられたパ
スゲートと、 前記第2の電源電圧を受ける前記第2の電源ノードにソ
ースが接続され、前記第2の端子にゲートが接続され、
中間ノードにドレインが接続された第1のP−MOSF
ETと、 グランドにソースが接続され、前記入力信号を直接に受
ける前記第1の端子にゲートが接続され、前記中間ノー
ドにドレインが接続された第1のN−MOSFETと、 前記第2の電源電圧を受ける前記第2の電源ノードにソ
ースが接続され、前記中間ノードにゲートが接続され、
前記第2の端子にドレインが接続された第2のP−MO
SFETと、 グランドにソースが接続され、前記中間ノードにゲート
が接続され、前記第2の端子にドレインが接続された第
2のN−MOSFETと、を備えるレベルシフタ。 - 【請求項11】第1の電圧値の入力信号を受ける第1の
端子と、 前記入力信号を表すが第2の電圧値の出力信号を送る第
2の端子と、 前記第1の電圧値に相当する第1の電源電圧を与える第
1の電源ノードと、 前記第2の電圧値に相当する第2の電源電圧を与える第
2の電源ノードと、 前記第1の端子と前記第2の端子との間に設けられたパ
スゲートと、 前記第2の電源電圧を受ける前記第2の電源ノードにソ
ースが接続され、前記第2の端子にゲートが接続され、
中間ノードにドレインが接続された第1のP−MOSF
ETと、 グランドにソースが接続され、前記入力信号を直接に受
ける前記第1の端子にゲートが接続され、前記中間ノー
ドにドレインが接続された第1のN−MOSFETと、 前記第2の電源電圧を受ける前記第2の電源ノードにソ
ースが接続され、前記中間ノードにゲートが接続され、
前記第2の端子にドレインが接続された第2のP−MO
SFETと、を備えるレベルシフタ。 - 【請求項12】第1の電圧値の入力信号を受ける入力端
子と、 前記入力信号を表すが第2の電圧値の出力信号を送る出
力端子と、 前記第1の電圧値に相当する第1の電源電圧を与える第
1の電源ノードと、 前記第2の電圧値に相当する第2の電源電圧を与える第
2の電源ノードと、 前記第1の端子と第1の中間ノードとの間に設けられた
パスゲートと、 前記第2の電源電圧を受ける前記第2の電源ノードにソ
ースが接続され、前記第1の中間ノードにゲートが接続
され、第2の中間ノードにドレインが接続された第1の
P−MOSFETと、 グランドにソースが接続され、前記入力信号を直接に受
ける前記入力端子にゲートが接続され、前記第2の中間
ノードにドレインが接続された第1のN−MOSFET
と、 前記第2の電源ノードと前記第1の中間ノードとの間の
ゲート可変抵抗路を与え、前記第2の中間ノードの信号
に従ってゲートされ、前記出力端子の前記出力信号に従
って形成される抵抗よりなるゲート可変抵抗手段と、 前記第2の電源ノードと前記出力端子との間に接続さ
れ、前記第1の中間ノードの信号に従って、前記出力端
子の前記出力信号をドライブするドライバ手段と、を備
えるレベルシフト出力ドライバ。 - 【請求項13】第1の電源電圧を与える第1の端子と、 第1の電源電圧より大きい第2の電源電圧を与える第2
の端子と、 出力端子と、 前記出力端子と第2の端子との間に設けられ、第1のノ
ードに接続されたプルアップ・デバイス・ゲートを有す
るプルアップ・デバイスと、 前記第2の端子と前記第1のノードとの間に設けられた
レベルシフト回路と、 前記第1の端子に接続され、前記第1の電源電圧に従っ
て制限された大きさの、第2のノードのプリドライブ信
号を与えるプルアップ・プリドライブ回路と、 第2のノードと第1のノードとの間に設けられたパスゲ
ートと、を備えるレベルシフト・ドライバ。 - 【請求項14】第1の電源電圧を与える第1の端子と、 第1の電源電圧より大きい第2の電源電圧を与える第2
の端子と、 出力端子と、 前記出力端子と第2の端子との間に設けられ、第1のノ
ードに接続されたプルアップ・デバイス・ゲートを有す
るプルアップ・デバイスと、 前記第2の端子にバイアス接続され、前記第2の電源電
圧によってバイアスするNANDゲートであって、デー
タ信号とイネーブル信号をそれぞれ受ける第1および第
2の入力を有し、NAND論理機能ごとに前記データ信
号と前記イネーブル信号とを論理的に組合せて、前記第
1ノードに接続された出力に論理出力信号を与えるNA
NDゲートと、 第2のノードに、低値のデータ信号を受け、そのレベル
シフトを与えて、前記NANDゲートの第1の入力に前
記データ信号を与える第1のレベルシフタと、 低値のイネーブル信号を受け、そのレベルシフタを与え
て、前記NANDゲートの第2の入力に前記イネーブル
信号を与える第2のレベルシフタと、を備えるレベルシ
フト・ドライバ。 - 【請求項15】前記第1のノードに接続され、前記第1
のノードの放電速度を制限するdi/dtコントローラ
をさらに備える、請求項14記載のレベルシフト・ドラ
イバ。 - 【請求項16】前記第1のレベルシフト回路は、 前記第2の端子にバイアス結合され、前記第2の電源電
圧によってバイアスする第1および第2のインバータを
有し、第1のインバータの出力は、第2のインバータの
入力に接続され、第2のインバータの出力は、第1のイ
ンバータの入力および前記NANDゲートの第1の入力
に接続され、 前記NANDゲートの第1の入力と前記第2のノードと
の間に設けられたパスゲートを有する、請求項14記載
のレベルシフト・ドライバ。 - 【請求項17】前記第1のレベルシフト回路は、 前記第2の電源電圧を受ける前記第2の端子にソースが
接続され、前記NANDゲートの第1の入力にゲートが
接続され、中間ノードにドレインが接続された第1のP
−MOSFETと、 グランドにソースが接続され、前記第2のノードにゲー
トが接続され、前記中間ノードにドレインが接続された
第1のN−MOSFETと、 前記第2の電源電圧を受ける前記第2の端子にソースが
接続され、前記中間ノードにゲートが接続され、前記N
ANDゲートの第1の入力にドレインが接続された第2
のP−MOSFETと、 グランドにソースが接続され、前記中間ノードにゲート
が接続され、前記NANDゲートの第1の入力にドレイ
ンが接続された第2のN−MOSFETと、 前記NANDゲートの第1の入力と前記第2のノードと
の間に設けられたパスゲートと、を有する請求項14記
載のレベルシフト・ドライバ。 - 【請求項18】前記第1のレベルシフト回路は、 前記第2の電源電圧を受ける前記第2の端子にソースが
接続され、前記NANDゲートの第1の入力にゲートが
接続され、中間ノードにドレインが接続された第1のP
−MOSFETと、 グランドにソースが接続され、前記第2のノードにゲー
トが接続され、前記中間ノードにドレインが接続された
第1のN−MOSFETと、 前記第2の電源電圧を受ける前記第2の端子にソースが
接続され、前記中間ノードにゲートが接続され、前記N
ANDゲートの第1の入力にドレインが接続された第2
のP−MOSFETと、 前記NANDゲートの第1の入力と前記第2のノードと
の間に設けられたパスゲートと、を有する請求項14記
載のレベルシフト・ドライバ。
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