JPH08307242A - レベルシフタおよびレベルシフト・ドライバ - Google Patents
レベルシフタおよびレベルシフト・ドライバInfo
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- JPH08307242A JPH08307242A JP8108064A JP10806496A JPH08307242A JP H08307242 A JPH08307242 A JP H08307242A JP 8108064 A JP8108064 A JP 8108064A JP 10806496 A JP10806496 A JP 10806496A JP H08307242 A JPH08307242 A JP H08307242A
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- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
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- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 低電圧論理デバイスと高電圧論理デバイスと
の間をインタフェースするレベルシフタを提供する。 【解決手段】 レベルシフト・ドライバは、低値の論理
信号を高値の論理信号にシフトする。このとき、高値の
論理信号に関連する高電圧Ｖdd+ が、低値の論理信号に
関連した論理デバイスにフィードバックするのを防止す
る。入力端子は、低値の論理信号を受ける。Ｎ−ＭＯＳ
ＦＥＴ３４のチャンネルは、入力端子と出力端子との間
に接続され、ゲートは、低電源電圧Ｖddに接続されてい
る。高電源電圧によってバイアスされるラッチ回路網５
０は、低値の論理信号を表すが、高電源電圧によって形
成された高値の出力信号を与える出力端子に接続された
ラッチの１つのノードを有している。
の間をインタフェースするレベルシフタを提供する。 【解決手段】 レベルシフト・ドライバは、低値の論理
信号を高値の論理信号にシフトする。このとき、高値の
論理信号に関連する高電圧Ｖdd+ が、低値の論理信号に
関連した論理デバイスにフィードバックするのを防止す
る。入力端子は、低値の論理信号を受ける。Ｎ−ＭＯＳ
ＦＥＴ３４のチャンネルは、入力端子と出力端子との間
に接続され、ゲートは、低電源電圧Ｖddに接続されてい
る。高電源電圧によってバイアスされるラッチ回路網５
０は、低値の論理信号を表すが、高電源電圧によって形
成された高値の出力信号を与える出力端子に接続された
ラッチの１つのノードを有している。
Description
【０００１】
【発明の属する技術分野】本発明は、オフチップ・ドラ
イバ回路に関し、特に、低電圧論理デバイスを高電圧論
理デバイスへインタフェースするオフチップ・ドライバ
回路に関するものである。
イバ回路に関し、特に、低電圧論理デバイスを高電圧論
理デバイスへインタフェースするオフチップ・ドライバ
回路に関するものである。
【０００２】
【従来の技術】半導体の分野では、ＣＭＯＳ論理デバイ
スの幾何学的形状を小さくする傾向にある。チップ形状
が小さくなったので、論理デバイスを動作するのに必要
な電圧も小さくなってきた。しかし、低電圧論理デバイ
スは、依然として、既存の高電圧論理デバイスとインタ
フェースする必要がある。したがって、低電圧論理デバ
イスの低電圧論理信号（すなわち、３．３ボルト）を、
高電圧論理デバイスとコンパチブルな高電圧論理信号
（すなわち５．５ボルト）にシフトできるデバイスが必
要とされる。
スの幾何学的形状を小さくする傾向にある。チップ形状
が小さくなったので、論理デバイスを動作するのに必要
な電圧も小さくなってきた。しかし、低電圧論理デバイ
スは、依然として、既存の高電圧論理デバイスとインタ
フェースする必要がある。したがって、低電圧論理デバ
イスの低電圧論理信号（すなわち、３．３ボルト）を、
高電圧論理デバイスとコンパチブルな高電圧論理信号
（すなわち５．５ボルト）にシフトできるデバイスが必
要とされる。
【０００３】
【発明が解決しようとする課題】本発明の目的は、低電
圧論理デバイスと高電圧論理デバイスとの間をインタフ
ェースでき、高電圧論理デバイスの関連する高電圧源か
らの電流が、低電圧論理デバイスへフィードバックする
ことを防止するレベルシフタを提供することにある。
圧論理デバイスと高電圧論理デバイスとの間をインタフ
ェースでき、高電圧論理デバイスの関連する高電圧源か
らの電流が、低電圧論理デバイスへフィードバックする
ことを防止するレベルシフタを提供することにある。
【０００４】本発明の他の目的は、改善された応答性を
有するレベルシフト・インタフェースを提供することに
ある。
有するレベルシフト・インタフェースを提供することに
ある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、第１の実施例によれば、第１の電圧値の
入力信号を受ける第１の端子と、入力信号を表すが第２
の電圧値の出力信号を送る第２の端子とを備えるレベル
シフタに関する。第１の端子と第２の端子との間に、パ
スゲートが設けられている。第２の電圧値に相当する第
２の電源電圧によってバイアスされるラッチ回路網は、
第２の端子に接続された１つのノードを有している。
に、本発明は、第１の実施例によれば、第１の電圧値の
入力信号を受ける第１の端子と、入力信号を表すが第２
の電圧値の出力信号を送る第２の端子とを備えるレベル
シフタに関する。第１の端子と第２の端子との間に、パ
スゲートが設けられている。第２の電圧値に相当する第
２の電源電圧によってバイアスされるラッチ回路網は、
第２の端子に接続された１つのノードを有している。
【０００６】好ましくは、パスゲートは、Ｎチャンネル
ＭＯＳＦＥＴであり、そのチャンネルは、第１の端子と
第２の端子との間に接続され、そのゲートは、第１の電
圧値に相当する第１の電源電圧を受ける第１の電源ノー
ドに接続されている。
ＭＯＳＦＥＴであり、そのチャンネルは、第１の端子と
第２の端子との間に接続され、そのゲートは、第１の電
圧値に相当する第１の電源電圧を受ける第１の電源ノー
ドに接続されている。
【０００７】本発明の第１の実施例の１つの態様によれ
ば、ラッチ回路網は、互いに直列ループに接続された第
１および第２のインバータを有している。これら第１お
よび第２のインバータは、第２の電源電圧によってバイ
アスされる。第１のインバータと第２のインバータとの
間の１つのノードは、第２の端子に接続されている。
ば、ラッチ回路網は、互いに直列ループに接続された第
１および第２のインバータを有している。これら第１お
よび第２のインバータは、第２の電源電圧によってバイ
アスされる。第１のインバータと第２のインバータとの
間の１つのノードは、第２の端子に接続されている。
【０００８】本発明の他の実施例によれば、レベルシフ
タは、第１の電圧値の入力信号を受ける第１の端子と、
入力信号を表すが第２の電圧値の出力信号を送る第２の
端子とを備えている。第１の電源ノードは、第１の電圧
値に相当する第１の電源電圧を与え、第２の電源ノード
は、第２の電圧値に相当する第２の電源電圧を与える。
パスゲートは、第１の端子と前記第２の端子との間に設
けられている。第１のＰ−ＭＯＳＦＥＴは、ソースが第
２の電源電圧を受ける前記第２の電源ノードに接続さ
れ、ゲートが第２の端子に接続され、ドレインが中間ノ
ードに接続されている。第１のＮ−ＭＯＳＦＥＴは、ソ
ースがグランドに接続され、ゲートが入力信号を直接に
受ける第１の端子に接続され、ドレインが中間ノードに
接続されている。第２のＰ−ＭＯＳＦＥＴは、ソースが
第２の電源電圧を受ける第２の電源ノードに接続され、
ゲートが中間ノードに接続され、ドレインが第２の端子
に接続されている。
タは、第１の電圧値の入力信号を受ける第１の端子と、
入力信号を表すが第２の電圧値の出力信号を送る第２の
端子とを備えている。第１の電源ノードは、第１の電圧
値に相当する第１の電源電圧を与え、第２の電源ノード
は、第２の電圧値に相当する第２の電源電圧を与える。
パスゲートは、第１の端子と前記第２の端子との間に設
けられている。第１のＰ−ＭＯＳＦＥＴは、ソースが第
２の電源電圧を受ける前記第２の電源ノードに接続さ
れ、ゲートが第２の端子に接続され、ドレインが中間ノ
ードに接続されている。第１のＮ−ＭＯＳＦＥＴは、ソ
ースがグランドに接続され、ゲートが入力信号を直接に
受ける第１の端子に接続され、ドレインが中間ノードに
接続されている。第２のＰ−ＭＯＳＦＥＴは、ソースが
第２の電源電圧を受ける第２の電源ノードに接続され、
ゲートが中間ノードに接続され、ドレインが第２の端子
に接続されている。
【０００９】本発明のさらに他の実施例によれば、レベ
ルシフト・ドライバは、第１の電源電圧を与える第１の
端子と、第１の電源電圧より大きい第２の電源電圧を与
える第２の端子とを備えている。プルアップ・デバイス
は、出力端子と第２の端子との間に設けられている。プ
ルアップ・デバイスは、第１のノードに接続されたゲー
トを有している。レベルシフト回路は、第２の端子と第
１のノードすなわちプルアップ・デバイスのゲートとの
間に設けられている。プルアップ・プリドライブ回路
は、第１の端子に接続され、第１の電源電圧に従って制
限された大きさの、第２のノードのプリドライブ信号を
与える。第２のノードと第１のノードとの間にパスゲー
トが設けられ、第２の電源電圧からの電流が、プルアッ
プ・プリドライブ回路にフィードバックするのを防止す
る。好ましくは、パスゲートは、Ｎ−ＭＯＳＦＥＴより
なり、そのチャンネルは、第１のノードと第２のノード
との間に直列に接続され、そのゲートは、第１の電源電
圧を受ける第１の端子に接続されている。
ルシフト・ドライバは、第１の電源電圧を与える第１の
端子と、第１の電源電圧より大きい第２の電源電圧を与
える第２の端子とを備えている。プルアップ・デバイス
は、出力端子と第２の端子との間に設けられている。プ
ルアップ・デバイスは、第１のノードに接続されたゲー
トを有している。レベルシフト回路は、第２の端子と第
１のノードすなわちプルアップ・デバイスのゲートとの
間に設けられている。プルアップ・プリドライブ回路
は、第１の端子に接続され、第１の電源電圧に従って制
限された大きさの、第２のノードのプリドライブ信号を
与える。第２のノードと第１のノードとの間にパスゲー
トが設けられ、第２の電源電圧からの電流が、プルアッ
プ・プリドライブ回路にフィードバックするのを防止す
る。好ましくは、パスゲートは、Ｎ−ＭＯＳＦＥＴより
なり、そのチャンネルは、第１のノードと第２のノード
との間に直列に接続され、そのゲートは、第１の電源電
圧を受ける第１の端子に接続されている。
【００１０】本発明の他の実施例は、第１の電源電圧を
与える第１の端子と、第１の電源電圧より大きい第２の
電源電圧を与える第２の端子とを有するレベルシフト・
ドライバを含んでいる。プルアップ・デバイスは、出力
端子と第２の端子との間に設けられ、第１のノードに接
続されたプルアップ・デバイス・ゲートを有している。
第２の電源電圧によってバイアスされたＮＡＮＤゲート
は、データ信号とイネーブル信号をそれぞれ受ける第１
および第２の入力を有し、ＮＡＮＤ論理機能ごとにデー
タ信号とイネーブル信号とを論理的に組合せて、第１ノ
ードに接続された出力に論理信号信号を与える。第１の
レベルシフタは、ＮＡＮＤゲートの第１の入力と、第２
のノードとの間に設けられている。データ・プリドライ
バは、第２のノードと、低値のデータ入力信号を受ける
データ入力端子との間に設けられている。第２のレベル
シフト回路は、ＮＡＮＤゲートの第２の入力と第３のノ
ードとの間に設けられている。イネーブル・プリドライ
バは、第３のノードと少なくとも１つの低値イネーブル
入力信号との間に設けられている。好ましくは、本実施
例は、第１のノードに接続され、第１のノードの放電速
度を制限するｄｉ／ｄｔコントローラをさらに備えてい
る。
与える第１の端子と、第１の電源電圧より大きい第２の
電源電圧を与える第２の端子とを有するレベルシフト・
ドライバを含んでいる。プルアップ・デバイスは、出力
端子と第２の端子との間に設けられ、第１のノードに接
続されたプルアップ・デバイス・ゲートを有している。
第２の電源電圧によってバイアスされたＮＡＮＤゲート
は、データ信号とイネーブル信号をそれぞれ受ける第１
および第２の入力を有し、ＮＡＮＤ論理機能ごとにデー
タ信号とイネーブル信号とを論理的に組合せて、第１ノ
ードに接続された出力に論理信号信号を与える。第１の
レベルシフタは、ＮＡＮＤゲートの第１の入力と、第２
のノードとの間に設けられている。データ・プリドライ
バは、第２のノードと、低値のデータ入力信号を受ける
データ入力端子との間に設けられている。第２のレベル
シフト回路は、ＮＡＮＤゲートの第２の入力と第３のノ
ードとの間に設けられている。イネーブル・プリドライ
バは、第３のノードと少なくとも１つの低値イネーブル
入力信号との間に設けられている。好ましくは、本実施
例は、第１のノードに接続され、第１のノードの放電速
度を制限するｄｉ／ｄｔコントローラをさらに備えてい
る。
【００１１】
【発明の実施の形態】図１および図２において、レベル
シフト回路には、低電圧環境から入力信号Ａ０を受信す
る。入力信号は、高電圧環境のためのノード４５に出力
信号を与えるために、レベルシフトされる。プリドライ
バ５２は、データ入力信号Ａ０と２つのイネーブル入力
信号Ｅ０，ＥＸとを受信する。データ入力信号Ａ０とイ
ネーブル入力信号Ｅ０，ＥＸは、ＦＥＴ１０〜２０を有
する３入力ＮＡＮＤゲート５８の各入力端子およびＦＥ
Ｔ２２〜３２に関連する３入力ＮＯＲゲート６０の各入
力端子に接続されている。各イネーブル信号Ｅ０，ＥＸ
は、図２に示すように（図１には示していない）、関連
するインバータ６２，６４を経て、ＮＯＲゲート６０に
接続されている。ＮＡＮＤゲート５８の出力端子は、両
イネーブル信号がハイであるとすると、データ入力信号
Ａ０の反転表示を与える。さらに、ＮＯＲゲート６０
は、データ入力信号Ａ０の反転表示を、ノード６１に送
る。プリドライバ５２の上側信号路によると、ノード５
９でのプルアップ・プリドライバ出力信号が、ＦＥＴ３
４とラッチ・インバータ５４，５６を有するレベルシフ
ト回路５０に接続される。Ｎ−ＦＥＴ３４は、そのチャ
ンネルを、プリドライバ・プルアップ信号路と電気的に
直列に接続する。Ｎ−ＦＥＴ３４のゲートは、低レベル
論理デバイスに関連した低電源電圧、すなわちＶddに接
続される。プリドライバ５２の論理デバイスは、低電源
電圧Ｖddによってバイアスされることに注目すべきであ
る。
シフト回路には、低電圧環境から入力信号Ａ０を受信す
る。入力信号は、高電圧環境のためのノード４５に出力
信号を与えるために、レベルシフトされる。プリドライ
バ５２は、データ入力信号Ａ０と２つのイネーブル入力
信号Ｅ０，ＥＸとを受信する。データ入力信号Ａ０とイ
ネーブル入力信号Ｅ０，ＥＸは、ＦＥＴ１０〜２０を有
する３入力ＮＡＮＤゲート５８の各入力端子およびＦＥ
Ｔ２２〜３２に関連する３入力ＮＯＲゲート６０の各入
力端子に接続されている。各イネーブル信号Ｅ０，ＥＸ
は、図２に示すように（図１には示していない）、関連
するインバータ６２，６４を経て、ＮＯＲゲート６０に
接続されている。ＮＡＮＤゲート５８の出力端子は、両
イネーブル信号がハイであるとすると、データ入力信号
Ａ０の反転表示を与える。さらに、ＮＯＲゲート６０
は、データ入力信号Ａ０の反転表示を、ノード６１に送
る。プリドライバ５２の上側信号路によると、ノード５
９でのプルアップ・プリドライバ出力信号が、ＦＥＴ３
４とラッチ・インバータ５４，５６を有するレベルシフ
ト回路５０に接続される。Ｎ−ＦＥＴ３４は、そのチャ
ンネルを、プリドライバ・プルアップ信号路と電気的に
直列に接続する。Ｎ−ＦＥＴ３４のゲートは、低レベル
論理デバイスに関連した低電源電圧、すなわちＶddに接
続される。プリドライバ５２の論理デバイスは、低電源
電圧Ｖddによってバイアスされることに注目すべきであ
る。
【００１２】ラッチ・インバータ５４，５６は、直列ル
ープで互いに接続される。第１のインバータ５４の出力
端子は、第２のインバータ５６の入力端子に接続され、
第２のインバータ５６の出力端子は、第１のインバータ
の入力端子に接続されている。２つのインバータ間のノ
ードは、Ｎ−ＦＥＴ３４のドレインに接続され、レベル
シフト回路５０の出力端子５１を与える。レベルシフト
回路５０の出力端子５１は、相補出力段のプルアップＰ
−ＦＥＴ４４のゲートに接続されている。Ｐ−ＦＥＴ４
４のソースは、高レベル論理デバイスに関連する高電源
電圧、すなわちＶdd+ に接続されている。高電源電圧Ｖ
dd+ は、レベルシフト回路５０内の２つのインバータ５
４，５６をバイアスする。Ｐ−ＦＥＴ４４のドレイン
は、出力端子４５に接続されている。
ープで互いに接続される。第１のインバータ５４の出力
端子は、第２のインバータ５６の入力端子に接続され、
第２のインバータ５６の出力端子は、第１のインバータ
の入力端子に接続されている。２つのインバータ間のノ
ードは、Ｎ−ＦＥＴ３４のドレインに接続され、レベル
シフト回路５０の出力端子５１を与える。レベルシフト
回路５０の出力端子５１は、相補出力段のプルアップＰ
−ＦＥＴ４４のゲートに接続されている。Ｐ−ＦＥＴ４
４のソースは、高レベル論理デバイスに関連する高電源
電圧、すなわちＶdd+ に接続されている。高電源電圧Ｖ
dd+ は、レベルシフト回路５０内の２つのインバータ５
４，５６をバイアスする。Ｐ−ＦＥＴ４４のドレイン
は、出力端子４５に接続されている。
【００１３】プリドライバ５２の下側信号路からのプル
ダウン・プリドライバ出力信号は、ノード６１で、相補
出力段のプルダウンＮ−ＦＥＴ４６のゲートに接続され
る。Ｎ−ＦＥＴ４６のソースは、グランドに接続され、
そのドレインは、出力端子４５に接続されている。
ダウン・プリドライバ出力信号は、ノード６１で、相補
出力段のプルダウンＮ−ＦＥＴ４６のゲートに接続され
る。Ｎ−ＦＥＴ４６のソースは、グランドに接続され、
そのドレインは、出力端子４５に接続されている。
【００１４】インバータ５４，５６は、図１に示される
ように、関連するＦＥＴトランジスタ３６〜４２により
構成されている。高電圧論理デバイスに関連した高電源
電圧Ｖdd+ に、インバータがバイアスされることに再び
注目すべきである。
ように、関連するＦＥＴトランジスタ３６〜４２により
構成されている。高電圧論理デバイスに関連した高電源
電圧Ｖdd+ に、インバータがバイアスされることに再び
注目すべきである。
【００１５】動作において、データ入力端子Ａ０は、イ
ネーブル信号の論理ハイで論理０から論理１に変化する
ものとすると、プリドライバ回路５２は、プルアップ出
力端子５９とプルダウン出力端子６１に、ロー出力を与
える。Ｖddに接続されたＮ−ＦＥＴ３４のゲートと、Ｎ
ＡＮＤゲート５８の低出力とによって、Ｎ−ＦＥＴ３４
はＯＮにバイアスされ、ＦＥＴインバータ５６によって
供給される電流を通過させる。ＦＥＴインバータ５６の
出力は、ＮＡＮＤゲート５８の電流を流す能力よりも小
さい電流を供給する。換言すれば、Ｐ−ＦＥＴ４０のチ
ャンネルＯＮ抵抗（図１参照）は、ＮＡＮＤゲート５８
の低レベル出力抵抗に関連するＦＥＴ１６〜２０の組合
せ直列チャンネルＯＮ抵抗よりも大きい。結局、インバ
ータ５６により供給される電流よりも多くの電流を、Ｎ
ＡＮＤゲート５８はグランドに流すので、ノード５１の
電圧は、インバータ５４の入力論理しきいレベルと交差
する。したがって、インバータ５４は、低レベル論理入
力を読取り、高論理出力を与える。インバータ５４の出
力がハイになると、インバータ５６はローになる。ノー
ド５１の低論理電圧によって、Ｐ−ＦＥＴ４４はＯＮに
イネーブルされて、出力ノード４５を、Ｐ−ＦＥＴ４４
のチャンネルＯＮ抵抗を経て、高電源電圧Ｖdd+ に接続
する。プリドライバ５２からのプルダウン出力６１は、
また、ローであり、Ｎ−ＦＥＴ４６をディスエーブルす
る。要するに、データ入力Ａ０がハイになると、ノード
５１の電圧がインバータ５４の論理しきいレベルよりも
低くなり、出力４５もハイになる。このとき、ノード５
１はローになり（ＮＡＮＤゲート５８およびインバータ
５６）、Ｐ−ＦＥＴ４４を完全にＯＮにする。
ネーブル信号の論理ハイで論理０から論理１に変化する
ものとすると、プリドライバ回路５２は、プルアップ出
力端子５９とプルダウン出力端子６１に、ロー出力を与
える。Ｖddに接続されたＮ−ＦＥＴ３４のゲートと、Ｎ
ＡＮＤゲート５８の低出力とによって、Ｎ−ＦＥＴ３４
はＯＮにバイアスされ、ＦＥＴインバータ５６によって
供給される電流を通過させる。ＦＥＴインバータ５６の
出力は、ＮＡＮＤゲート５８の電流を流す能力よりも小
さい電流を供給する。換言すれば、Ｐ−ＦＥＴ４０のチ
ャンネルＯＮ抵抗（図１参照）は、ＮＡＮＤゲート５８
の低レベル出力抵抗に関連するＦＥＴ１６〜２０の組合
せ直列チャンネルＯＮ抵抗よりも大きい。結局、インバ
ータ５６により供給される電流よりも多くの電流を、Ｎ
ＡＮＤゲート５８はグランドに流すので、ノード５１の
電圧は、インバータ５４の入力論理しきいレベルと交差
する。したがって、インバータ５４は、低レベル論理入
力を読取り、高論理出力を与える。インバータ５４の出
力がハイになると、インバータ５６はローになる。ノー
ド５１の低論理電圧によって、Ｐ−ＦＥＴ４４はＯＮに
イネーブルされて、出力ノード４５を、Ｐ−ＦＥＴ４４
のチャンネルＯＮ抵抗を経て、高電源電圧Ｖdd+ に接続
する。プリドライバ５２からのプルダウン出力６１は、
また、ローであり、Ｎ−ＦＥＴ４６をディスエーブルす
る。要するに、データ入力Ａ０がハイになると、ノード
５１の電圧がインバータ５４の論理しきいレベルよりも
低くなり、出力４５もハイになる。このとき、ノード５
１はローになり（ＮＡＮＤゲート５８およびインバータ
５６）、Ｐ−ＦＥＴ４４を完全にＯＮにする。
【００１６】他の動作においては、データ入力信号Ａ０
がハイ状態からロー状態になり、一方、イネーブル信号
Ｅ０およびＥＸは共にハイである。したがって、プリド
ライバ５２のプルアップ出力５９およびプルダウン出力
６１は、ハイになる。ＮＡＮＤゲート５８は、パスゲー
ト３４を経てノード５１に電流を供給し、一方、インバ
ータ５６に関連したＮ−ＦＥＴ４２は、電流をグランド
に流す。意図的に、ＮＡＮＤゲート５８すなわちＦＥＴ
１０〜１４の電流供給能力は、インバータ５６のＮ−Ｆ
ＥＴ４２の電流を流す能力よりも大きくしている。した
がって、ノード５１での電圧レベルは、徐々に増大す
る。最終的に、ノード５１の電圧レベルは、インバータ
５４の入力論理しきいレベルより大きくなり、その結
果、インバータ５４はローになり、このときインバータ
５６はハイになる。ノード５１での高電圧レベルで、レ
ベルシフト回路の相補出力段に関連するＰ−ＦＥＴ４４
がディスエーブルされる。
がハイ状態からロー状態になり、一方、イネーブル信号
Ｅ０およびＥＸは共にハイである。したがって、プリド
ライバ５２のプルアップ出力５９およびプルダウン出力
６１は、ハイになる。ＮＡＮＤゲート５８は、パスゲー
ト３４を経てノード５１に電流を供給し、一方、インバ
ータ５６に関連したＮ−ＦＥＴ４２は、電流をグランド
に流す。意図的に、ＮＡＮＤゲート５８すなわちＦＥＴ
１０〜１４の電流供給能力は、インバータ５６のＮ−Ｆ
ＥＴ４２の電流を流す能力よりも大きくしている。した
がって、ノード５１での電圧レベルは、徐々に増大す
る。最終的に、ノード５１の電圧レベルは、インバータ
５４の入力論理しきいレベルより大きくなり、その結
果、インバータ５４はローになり、このときインバータ
５６はハイになる。ノード５１での高電圧レベルで、レ
ベルシフト回路の相補出力段に関連するＰ−ＦＥＴ４４
がディスエーブルされる。
【００１７】ノード５１の電圧は、インバータ５６のＰ
−ＦＥＴ４０によって与えられる高電源電圧Ｖdd+ に等
しい。プリドライバ５２のプルアップ出力５９は、Ｐ−
ＦＥＴ１０，１２，１４のＯＮチャンネルを経て、低電
源電圧Ｖddに接続される。Ｎ−ＦＥＴ３４のゲートは、
低電源電圧Ｖddに接続される。ＮＡＮＤゲート５８の出
力がハイ、すなわちＶddであると、ＦＥＴ３４に対する
ゲート・ソース電圧降下はなく、Ｎ−ＦＥＴ３４はディ
スエ−ブルされる。したがって、Ｎ−ＦＥＴ３４のドレ
インでの高電源電圧、すなわちＶdd+ は、プリドライバ
５２から分離される。要するに、レベルシフタ５０は、
入力端子から第１の電圧値の論理信号を受信し、入力信
号の電圧レベルをシフトして、入力信号に関連するが第
１の電圧値よりも大きい第２の電圧値の出力信号を与え
る。このとき、より高い値の電圧が、入力端子にフィー
ドバックされることは防止されている。
−ＦＥＴ４０によって与えられる高電源電圧Ｖdd+ に等
しい。プリドライバ５２のプルアップ出力５９は、Ｐ−
ＦＥＴ１０，１２，１４のＯＮチャンネルを経て、低電
源電圧Ｖddに接続される。Ｎ−ＦＥＴ３４のゲートは、
低電源電圧Ｖddに接続される。ＮＡＮＤゲート５８の出
力がハイ、すなわちＶddであると、ＦＥＴ３４に対する
ゲート・ソース電圧降下はなく、Ｎ−ＦＥＴ３４はディ
スエ−ブルされる。したがって、Ｎ−ＦＥＴ３４のドレ
インでの高電源電圧、すなわちＶdd+ は、プリドライバ
５２から分離される。要するに、レベルシフタ５０は、
入力端子から第１の電圧値の論理信号を受信し、入力信
号の電圧レベルをシフトして、入力信号に関連するが第
１の電圧値よりも大きい第２の電圧値の出力信号を与え
る。このとき、より高い値の電圧が、入力端子にフィー
ドバックされることは防止されている。
【００１８】前述したように、プリドライバ５２のプル
ダウン出力端子６１は、高レベルの論理出力信号を与え
る。プリドライバ５２は低電源電圧Ｖddによってバイア
スされているので、高レベルの論理出力信号は、Ｖddの
電圧レベルに一致する。この電圧レベルは、Ｎ−ＦＥＴ
４６を完全にオンし、出力端子４５をＮ−ＦＥＴ４６の
チャンネルを経てグランドに接続させるには十分であ
る。
ダウン出力端子６１は、高レベルの論理出力信号を与え
る。プリドライバ５２は低電源電圧Ｖddによってバイア
スされているので、高レベルの論理出力信号は、Ｖddの
電圧レベルに一致する。この電圧レベルは、Ｎ−ＦＥＴ
４６を完全にオンし、出力端子４５をＮ−ＦＥＴ４６の
チャンネルを経てグランドに接続させるには十分であ
る。
【００１９】図３および図４は、図１および図２に基づ
いて前述した第１の実施例に、以下の点を除いて類似の
レベルシフト回路を示している。すなわち、レベルシフ
タ５０′は、ＮＡＮＤゲート５８からの信号が、フィー
ドフォワードされて、より速い応答を得るように変形さ
れている。Ｎ−ＦＥＴ３８のゲートは、ＮＡＮＤゲート
５８の出力端子すなわちパスゲート３４の入力側に接続
され、一方、Ｐ−ＦＥＴ３６のゲートはパスゲート３４
の出力側に接続されている。第１実施例のレベルシフト
回路に対して、ＮＡＮＤゲート５８は、インバータ５６
の供給された／流された電流よりも大きい電流を、流し
た／供給した。これは、ノード５１の電圧レベルを変え
て、そのラッチ回路網の状態を変えるためである。しか
し、レベルシフト回路５０′の第２の実施例によれば、
ラッチ回路網の遷移速度は、フィードフォワード技術に
よって増大される。
いて前述した第１の実施例に、以下の点を除いて類似の
レベルシフト回路を示している。すなわち、レベルシフ
タ５０′は、ＮＡＮＤゲート５８からの信号が、フィー
ドフォワードされて、より速い応答を得るように変形さ
れている。Ｎ−ＦＥＴ３８のゲートは、ＮＡＮＤゲート
５８の出力端子すなわちパスゲート３４の入力側に接続
され、一方、Ｐ−ＦＥＴ３６のゲートはパスゲート３４
の出力側に接続されている。第１実施例のレベルシフト
回路に対して、ＮＡＮＤゲート５８は、インバータ５６
の供給された／流された電流よりも大きい電流を、流し
た／供給した。これは、ノード５１の電圧レベルを変え
て、そのラッチ回路網の状態を変えるためである。しか
し、レベルシフト回路５０′の第２の実施例によれば、
ラッチ回路網の遷移速度は、フィードフォワード技術に
よって増大される。
【００２０】ＮＡＮＤゲート５８の出力が、ロー状態か
らハイ状態に変化するものとする（ノード５９におい
て）。Ｎ−ＦＥＴ３８のゲートは、この出力を受け、Ｏ
Ｎし始める。最初は、Ｎ−ＦＥＴ４２によって流された
逆電流のために、Ｎ−ＦＥＴ３８は完全にＯＮするよう
にバイアスされない。Ｎ−ＦＥＴ３４のチャンネル抵抗
のために、Ｎ−ＦＥＴ３４にわずかな電圧降下があり、
Ｎ−ＦＥＴ３８がＯＮし始める。したがって、Ｐ−ＦＥ
Ｔ３６のドレインとＮ−ＦＥＴ３８のドレインとの間の
電圧は、ローになり始め、Ｐ−ＦＥＴ４０を部分的にイ
ネーブルする。したがって、もともとＮ−ＦＥＴ４２に
よって流された逆電流は、大きくなく、ノード５１の電
圧は、第１の実施例におけるよりも、より速い速度で増
大する。ノード５１の電圧が増大するにつれて、Ｐ−Ｆ
ＥＴ３６のゲート電圧も増大する。最終的に、Ｐ−ＦＥ
Ｔ３６はＯＦＦされ、Ｐ−ＦＥＴ３６，３８のドレイン
間の信号出力は完全にローになり、Ｎ−ＦＥＴ４２を完
全にＯＦＦし、Ｐ−ＦＥＴ４０を完全にイネーブルす
る。このことは、ノード５１を、Ｐ−ＦＥＴ４０のチャ
ンネルを経て、高電源電圧Ｖdd+ に上昇させる。
らハイ状態に変化するものとする（ノード５９におい
て）。Ｎ−ＦＥＴ３８のゲートは、この出力を受け、Ｏ
Ｎし始める。最初は、Ｎ−ＦＥＴ４２によって流された
逆電流のために、Ｎ−ＦＥＴ３８は完全にＯＮするよう
にバイアスされない。Ｎ−ＦＥＴ３４のチャンネル抵抗
のために、Ｎ−ＦＥＴ３４にわずかな電圧降下があり、
Ｎ−ＦＥＴ３８がＯＮし始める。したがって、Ｐ−ＦＥ
Ｔ３６のドレインとＮ−ＦＥＴ３８のドレインとの間の
電圧は、ローになり始め、Ｐ−ＦＥＴ４０を部分的にイ
ネーブルする。したがって、もともとＮ−ＦＥＴ４２に
よって流された逆電流は、大きくなく、ノード５１の電
圧は、第１の実施例におけるよりも、より速い速度で増
大する。ノード５１の電圧が増大するにつれて、Ｐ−Ｆ
ＥＴ３６のゲート電圧も増大する。最終的に、Ｐ−ＦＥ
Ｔ３６はＯＦＦされ、Ｐ−ＦＥＴ３６，３８のドレイン
間の信号出力は完全にローになり、Ｎ−ＦＥＴ４２を完
全にＯＦＦし、Ｐ−ＦＥＴ４０を完全にイネーブルす
る。このことは、ノード５１を、Ｐ−ＦＥＴ４０のチャ
ンネルを経て、高電源電圧Ｖdd+ に上昇させる。
【００２１】前述したように、パスゲート３４は、高電
源電圧Ｖdd+ がＮＡＮＤゲート５８の出力にフィードバ
ックされるのを防止する。Ｎ−ＦＥＴ３４のゲートは、
Ｖddすなわち低電源電圧に接続されている。Ｎ−ＦＥＴ
３４のソースは、ＮＡＮＤゲート５８からＶddを受け
る。０ボルトのゲート・ソース電圧降下で、Ｎ−ＦＥＴ
３４はディスエーブルされて、そのドレインとソースと
の間を分離する。
源電圧Ｖdd+ がＮＡＮＤゲート５８の出力にフィードバ
ックされるのを防止する。Ｎ−ＦＥＴ３４のゲートは、
Ｖddすなわち低電源電圧に接続されている。Ｎ−ＦＥＴ
３４のソースは、ＮＡＮＤゲート５８からＶddを受け
る。０ボルトのゲート・ソース電圧降下で、Ｎ−ＦＥＴ
３４はディスエーブルされて、そのドレインとソースと
の間を分離する。
【００２２】ＮＡＮＤゲート５８の出力から与えられる
Ｖddは、Ｎ−ＦＥＴ３８を完全にイネーブルし、Ｐ−Ｆ
ＥＴ４０のゲートをグランドに接続させるには十分であ
る。ゲートがグランドに接続されることにより、Ｐ−Ｆ
ＥＴ４０は完全にイネーブルされて、ノード５１を高電
源電圧Ｖdd+ に接続する。したがって、ノード５１が＋
Ｖdd+ に充電されて、相補出力段のＰ−ＦＥＴ４４がデ
ィスエーブルされる。他方、Ｎ−ＦＥＴ４６は、プリド
ライバ５２のプルダウン出力６１（ＮＯＲゲート６０）
から供給される高論理レベルＶddによって完全にイネー
ブルされる。
Ｖddは、Ｎ−ＦＥＴ３８を完全にイネーブルし、Ｐ−Ｆ
ＥＴ４０のゲートをグランドに接続させるには十分であ
る。ゲートがグランドに接続されることにより、Ｐ−Ｆ
ＥＴ４０は完全にイネーブルされて、ノード５１を高電
源電圧Ｖdd+ に接続する。したがって、ノード５１が＋
Ｖdd+ に充電されて、相補出力段のＰ−ＦＥＴ４４がデ
ィスエーブルされる。他方、Ｎ−ＦＥＴ４６は、プリド
ライバ５２のプルダウン出力６１（ＮＯＲゲート６０）
から供給される高論理レベルＶddによって完全にイネー
ブルされる。
【００２３】ＮＡＮＤゲート５８の出力がハイ状態から
ロー状態に変わる他の論理遷移は、第１の実施例につい
て前述したような同様の機能を生じさせる。しかし、立
下り遷移は、レベルシフタ５０′をより急速に通過し、
ノード５１を放電し、Ｐ−ＦＥＴ４４をイネーブルす
る。ＮＡＮＤゲート５８からの低レベル出力は、Ｎ−Ｆ
ＥＴ３８のゲートへフィードフォワードされて、Ｎ−Ｆ
ＥＴ３８をＯＦＦし始める。低レベル出力は、イネーブ
ルされるＮ−ＦＥＴ３４に、ゲート・ソース電圧降下を
与える。Ｐ−ＦＥＴ４０は、最初は、ＮＡＮＤゲート５
８の電流を流す能力より小さな逆電流をノード５１へ供
給する。したがって、ノード５１の電圧レベルは、徐々
に減少する。Ｐ−ＦＥＴ３６のゲートは、ノード５１の
減少電圧を受けて、徐々にＯＮになる。Ｎ−ＦＥＴ３８
のゲートはＮＡＮＤゲート５８の出力端子に直接に接続
されているので、Ｎ−ＦＥＴ３８は、第１の実施例にお
けるよりも早く、遷移中にディスエーブルされ、その結
果、Ｐ−ＦＥＴ４０のゲートおよびＮ−ＦＥＴ４２のゲ
ートはＶdd+ に急速に充電される。Ｎ−ＦＥＴ４２が完
全にイネーブルされると、ノード５１はグランドにプル
され、相補出力段のＰ−ＦＥＴ４４は完全にイネーブル
される。Ｎ−ＦＥＴ４６は、ＮＯＲゲート６０によって
与えられる低電圧レベルにより、ディスエーブルされ
る。したがって、この第２の実施例は、第１の実施例の
レベルシフト回路よりも、ノード５１の放電および充電
に対して、より応答性の良いレベルシフタを与える。
ロー状態に変わる他の論理遷移は、第１の実施例につい
て前述したような同様の機能を生じさせる。しかし、立
下り遷移は、レベルシフタ５０′をより急速に通過し、
ノード５１を放電し、Ｐ−ＦＥＴ４４をイネーブルす
る。ＮＡＮＤゲート５８からの低レベル出力は、Ｎ−Ｆ
ＥＴ３８のゲートへフィードフォワードされて、Ｎ−Ｆ
ＥＴ３８をＯＦＦし始める。低レベル出力は、イネーブ
ルされるＮ−ＦＥＴ３４に、ゲート・ソース電圧降下を
与える。Ｐ−ＦＥＴ４０は、最初は、ＮＡＮＤゲート５
８の電流を流す能力より小さな逆電流をノード５１へ供
給する。したがって、ノード５１の電圧レベルは、徐々
に減少する。Ｐ−ＦＥＴ３６のゲートは、ノード５１の
減少電圧を受けて、徐々にＯＮになる。Ｎ−ＦＥＴ３８
のゲートはＮＡＮＤゲート５８の出力端子に直接に接続
されているので、Ｎ−ＦＥＴ３８は、第１の実施例にお
けるよりも早く、遷移中にディスエーブルされ、その結
果、Ｐ−ＦＥＴ４０のゲートおよびＮ−ＦＥＴ４２のゲ
ートはＶdd+ に急速に充電される。Ｎ−ＦＥＴ４２が完
全にイネーブルされると、ノード５１はグランドにプル
され、相補出力段のＰ−ＦＥＴ４４は完全にイネーブル
される。Ｎ−ＦＥＴ４６は、ＮＯＲゲート６０によって
与えられる低電圧レベルにより、ディスエーブルされ
る。したがって、この第２の実施例は、第１の実施例の
レベルシフト回路よりも、ノード５１の放電および充電
に対して、より応答性の良いレベルシフタを与える。
【００２４】図５および図６に示す本発明の第３の実施
例のレベルシフト回路は、ラッチ回路網を簡略化した以
外は、前述した第２の実施例のレベルシフタに相当して
いる。すなわち、ラッチ回路網５０″は、インバータ５
６のＮ−ＦＥＴ４２を除去した点を除いて、ラッチ回路
網５０′に相当している。適切なレベルシフト動作に
は、ラッチ回路網５０′のＮ−ＦＥＴ４２は必要でない
ことがわかる。
例のレベルシフト回路は、ラッチ回路網を簡略化した以
外は、前述した第２の実施例のレベルシフタに相当して
いる。すなわち、ラッチ回路網５０″は、インバータ５
６のＮ−ＦＥＴ４２を除去した点を除いて、ラッチ回路
網５０′に相当している。適切なレベルシフト動作に
は、ラッチ回路網５０′のＮ−ＦＥＴ４２は必要でない
ことがわかる。
【００２５】ノード５９がロー状態からハイ状態に変わ
る、ＮＡＮＤゲート５８からの高出力遷移を仮定する
と、Ｎ−ＦＥＴ３８のゲートは、高電圧遷移を受けて、
イネーブルされる。したがって、Ｐ−ＦＥＴ３６と３８
のドレイン間の出力信号は、ローに遷移し始め、Ｐ−Ｆ
ＥＴ４０を徐々にイネーブルして、ノード５１を充電す
る。この第３の実施例では、もともと第２の実施例のＮ
−ＦＥＴ４２によって流される逆電流は存在しない。し
たがって、ノード５１は、高電源電圧Ｖdd+ にまで急速
に充電される。Ｐ−ＦＥＴ４０がイネーブルされると、
ノード５１の電圧が増大し、Ｐ−ＦＥＴ３６をＯＦＦに
する。Ｐ−ＦＥＴ３６がＯＦＦし、Ｎ−ＦＥＴ３８がＯ
Ｎすると、Ｐ−ＦＥＴ４０のゲートはグランドにプルさ
れ、Ｐ−ＦＥＴ４０は完全にイネーブルされ、Ｖdd+ を
ノード５１に接続する。ノード５１がＶdd+ に接続され
ると、相補出力段のＰ−ＦＥＴ４４は、ＯＦＦする。Ｎ
−ＦＥＴ３４は、高電源電圧Ｖdd+ （そのドレインで
の）を、低電源電圧Ｖdd（そのソースでの）から分離す
る。
る、ＮＡＮＤゲート５８からの高出力遷移を仮定する
と、Ｎ−ＦＥＴ３８のゲートは、高電圧遷移を受けて、
イネーブルされる。したがって、Ｐ−ＦＥＴ３６と３８
のドレイン間の出力信号は、ローに遷移し始め、Ｐ−Ｆ
ＥＴ４０を徐々にイネーブルして、ノード５１を充電す
る。この第３の実施例では、もともと第２の実施例のＮ
−ＦＥＴ４２によって流される逆電流は存在しない。し
たがって、ノード５１は、高電源電圧Ｖdd+ にまで急速
に充電される。Ｐ−ＦＥＴ４０がイネーブルされると、
ノード５１の電圧が増大し、Ｐ−ＦＥＴ３６をＯＦＦに
する。Ｐ−ＦＥＴ３６がＯＦＦし、Ｎ−ＦＥＴ３８がＯ
Ｎすると、Ｐ−ＦＥＴ４０のゲートはグランドにプルさ
れ、Ｐ−ＦＥＴ４０は完全にイネーブルされ、Ｖdd+ を
ノード５１に接続する。ノード５１がＶdd+ に接続され
ると、相補出力段のＰ−ＦＥＴ４４は、ＯＦＦする。Ｎ
−ＦＥＴ３４は、高電源電圧Ｖdd+ （そのドレインで
の）を、低電源電圧Ｖdd（そのソースでの）から分離す
る。
【００２６】あるいはまた、ＮＡＮＤゲート５８の出力
が、ハイ状態からロー状態に変わるものとすれば、ロー
遷移は、Ｎ−ＦＥＴ３８のゲートに達し、Ｎ−ＦＥＴ３
８をオフする。ＮＡＮＤゲート５８がＰ−ＦＥＴ４０に
よって供給されるよりも大きい電流を流すにつれて、ノ
ード５１は徐々に放電する。最終的に、Ｐ−ＦＥＴ３６
のゲート（ノード５１に接続されている）は、Ｐ−ＦＥ
Ｔ３６をＯＮにするレベルに達する。Ｐ−ＦＥＴ３６が
ＯＮし、Ｎ−ＦＥＴ３８がＯＦＦすると、Ｐ−ＦＥＴ３
６，３８のドレイン間の出力信号は、ハイに変化し、Ｐ
−ＦＥＴ４０をディスエーブルする。Ｐ−ＦＥＴ４０が
完全にディスエーブルされると、ノード５１は、パスゲ
ート３４を経て、ＮＡＮＤゲート５８によってグランド
にプルされる。ノード５１がグランドにプルされると、
相補出力段のＰ−ＦＥＴ４４が完全にイネーブルされ
て、出力端子４５をＶdd+ に接続する。したがって、前
の実施例では存在したＮ−ＦＥＴ４２は不必要となる。
が、ハイ状態からロー状態に変わるものとすれば、ロー
遷移は、Ｎ−ＦＥＴ３８のゲートに達し、Ｎ−ＦＥＴ３
８をオフする。ＮＡＮＤゲート５８がＰ−ＦＥＴ４０に
よって供給されるよりも大きい電流を流すにつれて、ノ
ード５１は徐々に放電する。最終的に、Ｐ−ＦＥＴ３６
のゲート（ノード５１に接続されている）は、Ｐ−ＦＥ
Ｔ３６をＯＮにするレベルに達する。Ｐ−ＦＥＴ３６が
ＯＮし、Ｎ−ＦＥＴ３８がＯＦＦすると、Ｐ−ＦＥＴ３
６，３８のドレイン間の出力信号は、ハイに変化し、Ｐ
−ＦＥＴ４０をディスエーブルする。Ｐ−ＦＥＴ４０が
完全にディスエーブルされると、ノード５１は、パスゲ
ート３４を経て、ＮＡＮＤゲート５８によってグランド
にプルされる。ノード５１がグランドにプルされると、
相補出力段のＰ−ＦＥＴ４４が完全にイネーブルされ
て、出力端子４５をＶdd+ に接続する。したがって、前
の実施例では存在したＮ−ＦＥＴ４２は不必要となる。
【００２７】この実施例では、ノード５１の充電速度お
よび放電速度は異なる。ノード５１が充電されていると
き、逆電流は存在しない。他方、ノード５１が放電され
ているとき、ＮＡＮＤゲート５８は、Ｐ−ＦＥＴ４０に
より供給される逆電流より大きい電流を流す。好ましく
は、充電／放電ノード５１に利用できる電流は、同等の
遷移を行うように設定される。
よび放電速度は異なる。ノード５１が充電されていると
き、逆電流は存在しない。他方、ノード５１が放電され
ているとき、ＮＡＮＤゲート５８は、Ｐ−ＦＥＴ４０に
より供給される逆電流より大きい電流を流す。好ましく
は、充電／放電ノード５１に利用できる電流は、同等の
遷移を行うように設定される。
【００２８】図７に示す本発明の第４の実施例では、ゲ
ート可変抵抗手段が、ラッチ回路網によって与えられ、
ノード５１の充電および放電の速度に影響を与える。可
変抵抗手段は、Ｐ−ＦＥＴ３６とＮ−ＦＥＴ３８のドレ
イン間に存在する信号によってゲートされる。抵抗値
は、Ｐ−ＦＥＴ４３およびＰ−ＦＥＴ４７の並列抵抗に
よって形成される。出力端子４５の出力信号がハイのと
き、Ｐ−ＦＥＴ４８およびＮ−ＦＥＴ４９よりなるイン
バータは、Ｐ−ＦＥＴ４３のゲートに０ボルトを与える
ので、Ｐ−ＦＥＴ４３はＯＮにイネーブルされる。Ｐ−
ＦＥＴ４３がＯＮにイネーブルされると、Ｐ−ＦＥＴ４
７に並列抵抗を与える。この並列抵抗は、Ｐ−ＦＥＴ４
０の抵抗に直列であり、ノード５１をドライブする。出
力４５がローであると、ＦＥＴ４８，４９のインバータ
は、Ｐ−ＦＥＴ４３のゲートにハイレベル（Ｖdd+ ）を
供給する。その結果、Ｐ−ＦＥＴ４３が、ディスエーブ
ルされる。Ｐ−ＦＥＴ４３が、ディスエーブルされる
と、Ｖdd+ とノード５１との間に、Ｐ−ＦＥＴ４７とＰ
−ＦＥＴ４０の直列組合せに等しい、より大きな抵抗が
与えられる。
ート可変抵抗手段が、ラッチ回路網によって与えられ、
ノード５１の充電および放電の速度に影響を与える。可
変抵抗手段は、Ｐ−ＦＥＴ３６とＮ−ＦＥＴ３８のドレ
イン間に存在する信号によってゲートされる。抵抗値
は、Ｐ−ＦＥＴ４３およびＰ−ＦＥＴ４７の並列抵抗に
よって形成される。出力端子４５の出力信号がハイのと
き、Ｐ−ＦＥＴ４８およびＮ−ＦＥＴ４９よりなるイン
バータは、Ｐ−ＦＥＴ４３のゲートに０ボルトを与える
ので、Ｐ−ＦＥＴ４３はＯＮにイネーブルされる。Ｐ−
ＦＥＴ４３がＯＮにイネーブルされると、Ｐ−ＦＥＴ４
７に並列抵抗を与える。この並列抵抗は、Ｐ−ＦＥＴ４
０の抵抗に直列であり、ノード５１をドライブする。出
力４５がローであると、ＦＥＴ４８，４９のインバータ
は、Ｐ−ＦＥＴ４３のゲートにハイレベル（Ｖdd+ ）を
供給する。その結果、Ｐ−ＦＥＴ４３が、ディスエーブ
ルされる。Ｐ−ＦＥＴ４３が、ディスエーブルされる
と、Ｖdd+ とノード５１との間に、Ｐ−ＦＥＴ４７とＰ
−ＦＥＴ４０の直列組合せに等しい、より大きな抵抗が
与えられる。
【００２９】入力信号Ａ０がローに変化し、ノード５９
の電圧（ＮＡＮＤゲート５８により与えられる）は、０
ボルトから低電源電圧Ｖddに変化するものとする。Ｎ−
ＦＥＴ３８がＯＮに変化し、Ｐ−ＦＥＴ３６とＮ−ＦＥ
Ｔ３８のドレイン間の電圧を降下させ、Ｐ−ＦＥＴ４０
をイネーブルする。したがって、Ｐ−ＦＥＴ４０は、Ｐ
−ＦＥＴ４３とＰ−ＦＥＴ４７の並列抵抗に従って形成
される電流で、ノード５１を充電する。出力端子４５の
出力電圧は、遷移中ハイであり、Ｐ−ＦＥＴ４３が、Ｐ
−ＦＥＴ４８およびＮ−ＦＥＴ４９よりなるインバータ
によって与えられる０ボルトによって、イネーブルされ
る。したがって、可変抵抗手段は、その低抵抗値を与
え、ノード５１をできるだけ速く充電する。ノード５１
がＶdd+ に充電されると、Ｐ−ＦＥＴ４４はディスエー
ブルされ、出力４５は、Ｎ−ＦＥＴ４６によりＶdd+ か
ら０ボルトへ遷移する。出力４５が０ボルトであると、
Ｐ−ＦＥＴ４８およびＮ−ＦＥＴ４９よりなるインバー
タは、Ｐ−ＦＥＴ４３のゲートにハイレベル（Ｖdd+ ）
を与え、Ｐ−ＦＥＴ４３をオフする。したがって、入力
信号Ａ０（逆極性の）の続く遷移において、ノード５１
に供給されるラッチ回路網からの低逆電流が存在する。
の電圧（ＮＡＮＤゲート５８により与えられる）は、０
ボルトから低電源電圧Ｖddに変化するものとする。Ｎ−
ＦＥＴ３８がＯＮに変化し、Ｐ−ＦＥＴ３６とＮ−ＦＥ
Ｔ３８のドレイン間の電圧を降下させ、Ｐ−ＦＥＴ４０
をイネーブルする。したがって、Ｐ−ＦＥＴ４０は、Ｐ
−ＦＥＴ４３とＰ−ＦＥＴ４７の並列抵抗に従って形成
される電流で、ノード５１を充電する。出力端子４５の
出力電圧は、遷移中ハイであり、Ｐ−ＦＥＴ４３が、Ｐ
−ＦＥＴ４８およびＮ−ＦＥＴ４９よりなるインバータ
によって与えられる０ボルトによって、イネーブルされ
る。したがって、可変抵抗手段は、その低抵抗値を与
え、ノード５１をできるだけ速く充電する。ノード５１
がＶdd+ に充電されると、Ｐ−ＦＥＴ４４はディスエー
ブルされ、出力４５は、Ｎ−ＦＥＴ４６によりＶdd+ か
ら０ボルトへ遷移する。出力４５が０ボルトであると、
Ｐ−ＦＥＴ４８およびＮ−ＦＥＴ４９よりなるインバー
タは、Ｐ−ＦＥＴ４３のゲートにハイレベル（Ｖdd+ ）
を与え、Ｐ−ＦＥＴ４３をオフする。したがって、入力
信号Ａ０（逆極性の）の続く遷移において、ノード５１
に供給されるラッチ回路網からの低逆電流が存在する。
【００３０】入力信号Ａ０がローからハイ（Ｖdd）へ変
わるものとすると、ノード５９でのＮＡＮＤゲート５８
の出力は、可変抵抗手段によって供給されるよりも多く
の電流を流すことによって、ローに変化する。遷移の
間、出力４５はローであり、Ｐ−ＦＥＴ４８およびＮ−
ＦＥＴ４９よりなるインバータは、Ｐ−ＦＥＴ４３のゲ
ートにハイレベルを供給し、その結果、Ｐ−ＦＥＴ４３
がディスエーブルされる。したがって、可変抵抗手段
は、Ｐ−ＦＥＴ４３および４７の並列組合せについて高
抵抗値を与え、ノード５１に供給される逆電流の量を制
限する。したがって、ＮＡＮＤゲート５８は、ノード５
１を迅速に放電することができる。ノード５１が放電さ
れると、Ｐ−ＦＥＴ３６がイネーブルされ、Ｎ−ＦＥＴ
３８はディスエーブルされる。Ｐ−ＦＥＴ３６およびＮ
−ＦＥＴ３８のドレイン間の信号は、ハイＶddに変化
し、Ｐ−ＦＥＴ４０をディスエーブルする。したがっ
て、ノード５１を、０ボルトに完全に放電させることが
できる。したがって、Ｐ−ＦＥＴ４４が完全にイネーブ
ルされ（およびＰ−ＦＥＴ４６はディスエーブルされ
る）、出力端子４５の電圧を上昇させる。出力４５の電
圧がハイに変化すると、Ｐ−ＦＥＴ４８およびＮ−ＦＥ
Ｔ４９よりなるインバータは、０ボルトを、Ｐ−ＦＥＴ
４３に供給する。Ｐ−ＦＥＴ４３は、完全にイネーブル
されると、Ｐ−ＦＥＴ４７と組合されて、低並列抵抗を
与える。Ｐ−ＦＥＴ４７は、入力信号Ａ０の次の遷移
で、大きな電流がノード５１を充電することを可能にす
る。
わるものとすると、ノード５９でのＮＡＮＤゲート５８
の出力は、可変抵抗手段によって供給されるよりも多く
の電流を流すことによって、ローに変化する。遷移の
間、出力４５はローであり、Ｐ−ＦＥＴ４８およびＮ−
ＦＥＴ４９よりなるインバータは、Ｐ−ＦＥＴ４３のゲ
ートにハイレベルを供給し、その結果、Ｐ−ＦＥＴ４３
がディスエーブルされる。したがって、可変抵抗手段
は、Ｐ−ＦＥＴ４３および４７の並列組合せについて高
抵抗値を与え、ノード５１に供給される逆電流の量を制
限する。したがって、ＮＡＮＤゲート５８は、ノード５
１を迅速に放電することができる。ノード５１が放電さ
れると、Ｐ−ＦＥＴ３６がイネーブルされ、Ｎ−ＦＥＴ
３８はディスエーブルされる。Ｐ−ＦＥＴ３６およびＮ
−ＦＥＴ３８のドレイン間の信号は、ハイＶddに変化
し、Ｐ−ＦＥＴ４０をディスエーブルする。したがっ
て、ノード５１を、０ボルトに完全に放電させることが
できる。したがって、Ｐ−ＦＥＴ４４が完全にイネーブ
ルされ（およびＰ−ＦＥＴ４６はディスエーブルされ
る）、出力端子４５の電圧を上昇させる。出力４５の電
圧がハイに変化すると、Ｐ−ＦＥＴ４８およびＮ−ＦＥ
Ｔ４９よりなるインバータは、０ボルトを、Ｐ−ＦＥＴ
４３に供給する。Ｐ−ＦＥＴ４３は、完全にイネーブル
されると、Ｐ−ＦＥＴ４７と組合されて、低並列抵抗を
与える。Ｐ−ＦＥＴ４７は、入力信号Ａ０の次の遷移
で、大きな電流がノード５１を充電することを可能にす
る。
【００３１】このように、ゲート可変抵抗手段は、ノー
ド５１の急速な充電および放電を可能にする。ノード５
１を充電しなければならない場合、ゲート可変抵抗手段
は、低抵抗であり、信号遷移の際に、ノード５１を充電
する大きな電流が得られる。他方、ノード５１を放電し
なければならない場合、ゲート可変抵抗手段は、その最
大抵抗値を与えて、信号遷移中、逆電流（ＮＡＮＤゲー
ト５８により流される）を、最小レベルに保持する。
ド５１の急速な充電および放電を可能にする。ノード５
１を充電しなければならない場合、ゲート可変抵抗手段
は、低抵抗であり、信号遷移の際に、ノード５１を充電
する大きな電流が得られる。他方、ノード５１を放電し
なければならない場合、ゲート可変抵抗手段は、その最
大抵抗値を与えて、信号遷移中、逆電流（ＮＡＮＤゲー
ト５８により流される）を、最小レベルに保持する。
【００３２】図８，図９，図１０は、本発明の第５実施
例を示す。レベルシフト回路は、相補出力トランジスタ
４４，４６のゲートが充電または放電される速度を制御
するｄｉ／ｄｔ電流コントローラを有している。出力４
５での０ボルトの定常状態条件を仮定すると、Ｐ−ＦＥ
Ｔ９２はイネーブルされる。入力信号Ａ０がローからハ
イ（Ｖdd）に変化して、Ｎ−ＦＥＴ９４をイネーブル
し、イネーブル信号Ｅ０，ＥＸの両方がハイで、Ｎ−Ｆ
ＥＴ９６をイネーブルするものとすると、Ｐ−ＦＥＴ９
２，Ｎ−ＦＥＴ９４，Ｎ−ＦＥＴ９６よりなる第１のト
ーテム・ポール（ｔｏｔｅｍ ｐｏｌｅ）は、ＯＮにイ
ネーブルされ、Ｐ−ＦＥＴ９０によって形成される抵抗
９０′を経て、電流を引き出す。抵抗９０′の電圧降下
は、ゲート・ソース電圧降下を与え、Ｐ−ＦＥＴ８８を
イネーブルする。したがって、Ｐ−ＦＥＴ８８は、抵抗
９０′の電圧降下に比例する有限電流を、入力信号Ａ０
の遷移中に、ＮＡＮＤゲート５８′によって流された電
流とは逆に、ノード５９に供給する。
例を示す。レベルシフト回路は、相補出力トランジスタ
４４，４６のゲートが充電または放電される速度を制御
するｄｉ／ｄｔ電流コントローラを有している。出力４
５での０ボルトの定常状態条件を仮定すると、Ｐ−ＦＥ
Ｔ９２はイネーブルされる。入力信号Ａ０がローからハ
イ（Ｖdd）に変化して、Ｎ−ＦＥＴ９４をイネーブル
し、イネーブル信号Ｅ０，ＥＸの両方がハイで、Ｎ−Ｆ
ＥＴ９６をイネーブルするものとすると、Ｐ−ＦＥＴ９
２，Ｎ−ＦＥＴ９４，Ｎ−ＦＥＴ９６よりなる第１のト
ーテム・ポール（ｔｏｔｅｍ ｐｏｌｅ）は、ＯＮにイ
ネーブルされ、Ｐ−ＦＥＴ９０によって形成される抵抗
９０′を経て、電流を引き出す。抵抗９０′の電圧降下
は、ゲート・ソース電圧降下を与え、Ｐ−ＦＥＴ８８を
イネーブルする。したがって、Ｐ−ＦＥＴ８８は、抵抗
９０′の電圧降下に比例する有限電流を、入力信号Ａ０
の遷移中に、ＮＡＮＤゲート５８′によって流された電
流とは逆に、ノード５９に供給する。
【００３３】さらに、レベルシフト回路５０″は、ま
た、入力信号Ａ０の遷移中に、ノード５９に逆電流を供
給する（パスゲート３４を経て）。したがって、ノード
５１を放電して、出力プルアップ・トランジスタＰ−Ｆ
ＥＴ４４をイネーブルするためには、ＮＡＮＤゲート５
８′は、Ｐ−ＦＥＴ８８およびＰ−ＦＥＴ４０により与
えられる量より多くの電流を流さなければならない。Ｎ
ＡＮＤゲート５８′が電流を流すにしたがって、ノード
５１の電圧は、徐々に減少する。最終的に、Ｐ−ＦＥＴ
３６はイネーブルされ、Ｎ−ＦＥＴ３８はディスエーブ
ルされる結果、それらの間のドレインでの信号は、ハイ
に変わり、Ｐ−ＦＥＴ４０をディスエーブルする。Ｐ−
ＦＥＴ４０がディスエーブルされると、与えられる逆電
流のみが、Ｐ−ＦＥＴ８８の逆電流である。次に、ノー
ド５１の電圧は、Ｐ−ＦＥＴ４４がイネーブルされると
ころまで低下し、出力４５の電圧は、ハイに変わる。こ
れが生じると、ｄｉ／ｄｔコントローラ１１６のＰ−Ｆ
ＥＴ９２がディスエーブルされ、Ｐ−ＦＥＴ８８のゲー
トに与えられた電圧は、ハイに変化し、Ｐ−ＦＥＴ８８
をディスエーブルする。下側のプルダウンｄｉ／ｄｔコ
ントローラ１１８は、Ｐ−ＦＥＴ１０８を有し、このＦ
ＥＴは、入力信号Ａ０がローからハイ（Ｖdd）に変わっ
たときに、ディスエーブルされる。したがって、ノード
６１の信号は、ハイからローへ非常に急速に変わり、Ｎ
−ＦＥＴ４６をディスエーブルする。
た、入力信号Ａ０の遷移中に、ノード５９に逆電流を供
給する（パスゲート３４を経て）。したがって、ノード
５１を放電して、出力プルアップ・トランジスタＰ−Ｆ
ＥＴ４４をイネーブルするためには、ＮＡＮＤゲート５
８′は、Ｐ−ＦＥＴ８８およびＰ−ＦＥＴ４０により与
えられる量より多くの電流を流さなければならない。Ｎ
ＡＮＤゲート５８′が電流を流すにしたがって、ノード
５１の電圧は、徐々に減少する。最終的に、Ｐ−ＦＥＴ
３６はイネーブルされ、Ｎ−ＦＥＴ３８はディスエーブ
ルされる結果、それらの間のドレインでの信号は、ハイ
に変わり、Ｐ−ＦＥＴ４０をディスエーブルする。Ｐ−
ＦＥＴ４０がディスエーブルされると、与えられる逆電
流のみが、Ｐ−ＦＥＴ８８の逆電流である。次に、ノー
ド５１の電圧は、Ｐ−ＦＥＴ４４がイネーブルされると
ころまで低下し、出力４５の電圧は、ハイに変わる。こ
れが生じると、ｄｉ／ｄｔコントローラ１１６のＰ−Ｆ
ＥＴ９２がディスエーブルされ、Ｐ−ＦＥＴ８８のゲー
トに与えられた電圧は、ハイに変化し、Ｐ−ＦＥＴ８８
をディスエーブルする。下側のプルダウンｄｉ／ｄｔコ
ントローラ１１８は、Ｐ−ＦＥＴ１０８を有し、このＦ
ＥＴは、入力信号Ａ０がローからハイ（Ｖdd）に変わっ
たときに、ディスエーブルされる。したがって、ノード
６１の信号は、ハイからローへ非常に急速に変わり、Ｎ
−ＦＥＴ４６をディスエーブルする。
【００３４】入力信号Ａ０のハイからローへの逆遷移を
仮定すると、プルダウンｄｉ／ｄｔコントローラ１１８
は、前の例のプルアップｄｉ／ｄｔコントローラ１１６
と相補的に同様に機能して、ノード６１が充電される速
度を制限する。出力４５がハイになると、Ｎ−ＦＥＴ１
１０は、イネーブルされる。入力信号Ａ０が、ハイから
ローに変わると、Ｐ−ＦＥＴ１０８はイネーブルされ
る。Ｅ０およびＥＸがともにハイである、すなわちＮＡ
ＮＤゲート１２０が、Ｐ−ＦＥＴ１０６に与えられるゲ
ート電圧をプルダウンする場合に、Ｐ−ＦＥＴ１０６は
イネーブルされる。したがって、Ｐ−ＦＥＴ１０６，Ｐ
−ＦＥＴ１０８，Ｎ−ＦＥＴ１１０の第２のトーテム・
ポールは、Ｎ−ＦＥＴ１１４よりなる抵抗１１４′に電
流を通過させる直列路を与える。抵抗１１４′の電圧降
下は、ゲート・ソース電圧降下を与え、Ｎ−ＦＥＴ１１
２をイネーブルして、ＮＯＲゲート６０′がノード６１
に電流を供給するときに、ノード６１からの逆電流を流
す。ｄｉ／ｄｔコントローラ１１８は、ノード６１を充
電するのに利用される電流を制限する。ＮＯＲゲート６
０′により供給される電流は、Ｎ−ＦＥＴ１１２により
流される電流よりも大きいので、ノード６１は充電し、
Ｎ−ＦＥＴ４６をイネーブルする。ＮＡＮＤゲート５
８′が逆電流なしでノード５１に電流を供給するとき
に、上側信号路のノード５１が急速に充電されることが
わかる。したがって、Ｐ−ＦＥＴ４４は、ノード６１の
充電速度に比例して、非常に急速にディスエーブルされ
る。
仮定すると、プルダウンｄｉ／ｄｔコントローラ１１８
は、前の例のプルアップｄｉ／ｄｔコントローラ１１６
と相補的に同様に機能して、ノード６１が充電される速
度を制限する。出力４５がハイになると、Ｎ−ＦＥＴ１
１０は、イネーブルされる。入力信号Ａ０が、ハイから
ローに変わると、Ｐ−ＦＥＴ１０８はイネーブルされ
る。Ｅ０およびＥＸがともにハイである、すなわちＮＡ
ＮＤゲート１２０が、Ｐ−ＦＥＴ１０６に与えられるゲ
ート電圧をプルダウンする場合に、Ｐ−ＦＥＴ１０６は
イネーブルされる。したがって、Ｐ−ＦＥＴ１０６，Ｐ
−ＦＥＴ１０８，Ｎ−ＦＥＴ１１０の第２のトーテム・
ポールは、Ｎ−ＦＥＴ１１４よりなる抵抗１１４′に電
流を通過させる直列路を与える。抵抗１１４′の電圧降
下は、ゲート・ソース電圧降下を与え、Ｎ−ＦＥＴ１１
２をイネーブルして、ＮＯＲゲート６０′がノード６１
に電流を供給するときに、ノード６１からの逆電流を流
す。ｄｉ／ｄｔコントローラ１１８は、ノード６１を充
電するのに利用される電流を制限する。ＮＯＲゲート６
０′により供給される電流は、Ｎ−ＦＥＴ１１２により
流される電流よりも大きいので、ノード６１は充電し、
Ｎ−ＦＥＴ４６をイネーブルする。ＮＡＮＤゲート５
８′が逆電流なしでノード５１に電流を供給するとき
に、上側信号路のノード５１が急速に充電されることが
わかる。したがって、Ｐ−ＦＥＴ４４は、ノード６１の
充電速度に比例して、非常に急速にディスエーブルされ
る。
【００３５】プリドライバ５２′は、図９の特定のＦＥ
Ｔグループに関連して簡単に特徴づけることができる。
ＦＥＴ６８〜７４よりなるＮＡＮＤゲート１２０は、２
つのイネーブル入力信号、すなわちイネーブル信号Ｅ０
およびＥＸを受信する。Ｐ−ＦＥＴ６８およびＮ−ＦＥ
Ｔ７４のゲートは接続されて、信号Ｅ０をイネーブル
し、一方、Ｐ−ＦＥＴ７０およびＮ−ＦＥＴ７２のゲー
トは接続されて、信号ＥＸをイネーブルする。ＮＡＮＤ
ゲート１２０の出力は、インバータ１２２すなわちＰ−
ＦＥＴ７６およびＮ−ＦＥＴ７８に接続される。ＮＡＮ
Ｄゲート５８′は、一方の入力端子に、インバータ１２
２により反転された組合せイネーブル信号を受信し、他
方の入力端子に、データ入力信号Ａ０を受信する。ＮＡ
ＮＤゲート５８′は、技術上周知の適切なＮＡＮＤゲー
ト・トポロジに配置されるＦＥＴ８０〜８６よりなる。
ＮＡＮＤゲート５８′の出力は、プリドライバ５２′の
プルアップ出力５９を与える。プリドライバ５２′は、
Ｐ−ＦＥＴ８８のドレインおよびＮ−ＦＥＴ３４のソー
スに接続されている。
Ｔグループに関連して簡単に特徴づけることができる。
ＦＥＴ６８〜７４よりなるＮＡＮＤゲート１２０は、２
つのイネーブル入力信号、すなわちイネーブル信号Ｅ０
およびＥＸを受信する。Ｐ−ＦＥＴ６８およびＮ−ＦＥ
Ｔ７４のゲートは接続されて、信号Ｅ０をイネーブル
し、一方、Ｐ−ＦＥＴ７０およびＮ−ＦＥＴ７２のゲー
トは接続されて、信号ＥＸをイネーブルする。ＮＡＮＤ
ゲート１２０の出力は、インバータ１２２すなわちＰ−
ＦＥＴ７６およびＮ−ＦＥＴ７８に接続される。ＮＡＮ
Ｄゲート５８′は、一方の入力端子に、インバータ１２
２により反転された組合せイネーブル信号を受信し、他
方の入力端子に、データ入力信号Ａ０を受信する。ＮＡ
ＮＤゲート５８′は、技術上周知の適切なＮＡＮＤゲー
ト・トポロジに配置されるＦＥＴ８０〜８６よりなる。
ＮＡＮＤゲート５８′の出力は、プリドライバ５２′の
プルアップ出力５９を与える。プリドライバ５２′は、
Ｐ−ＦＥＴ８８のドレインおよびＮ−ＦＥＴ３４のソー
スに接続されている。
【００３６】ＦＥＴ９８〜１０２よりなるＮＯＲゲート
６０′は、第１の入力端子に、ＮＡＮＤゲート１２０か
らの組合せイネーブル信号を、第２の入力端子に、デー
タ信号Ａ０を受信する。ＮＯＲゲート６０′の出力は、
プリドライバ５２′のプルダウン出力６１を与える。プ
リドライバ５２′は、Ｎ−ＦＥＴ１１２のドレインおよ
びＮ−ＦＥＴ４６のゲートに接続されている。
６０′は、第１の入力端子に、ＮＡＮＤゲート１２０か
らの組合せイネーブル信号を、第２の入力端子に、デー
タ信号Ａ０を受信する。ＮＯＲゲート６０′の出力は、
プリドライバ５２′のプルダウン出力６１を与える。プ
リドライバ５２′は、Ｎ−ＦＥＴ１１２のドレインおよ
びＮ−ＦＥＴ４６のゲートに接続されている。
【００３７】理想的には、レベルシフト回路５０″と共
に採用されたｄｉ／ｄｔコントローラ１１６，１１８に
よって与えられるオフセット電流は、互いに比率化さ
れ、正の遷移と負の遷移との間で等しいスルーレートを
有する平衡した出力信号を与える（出力４５に）。レベ
ルシフト回路５０″と組合されてｄｉ／ｄｔコントロー
ラ１１６によって供給される逆電流の量は、ＮＡＮＤゲ
ート５８′およびＮＯＲゲート６０′の各流通／供給電
流に比例するｄｉ／ｄｔコントローラ１１８によって供
給される逆電流に一致している。レベルシフト回路５
０″は、高電源電圧Ｖdd+ からＰ−ＦＥＴ４０を経て逆
電流を供給することに注目すべきである。ｄｉ／ｄｔコ
ントローラ１１６は、低電源電圧ＶddからＰ−ＦＥＴ８
８を経て逆電流を供給する。各回路からの逆電流は、関
連する電源電圧に依存している。したがって、電源電圧
がそれらの特定レベルにあるとき、逆電流の量を補正し
て、平衡した出力信号を与えることができる一方で、電
源電圧がそれらの公称レベルからずれると、逆電流が変
化する。したがって、公称電源電圧がなければ、ｄｉ／
ｄｔコントローラ１１６およびレベルシフト回路５０″
からの組合せ逆電流は、ｄｉ／ｄｔコントローラ１１８
の逆電流に一致せず、出力信号は出力端子４５ではもは
や平衡しない。
に採用されたｄｉ／ｄｔコントローラ１１６，１１８に
よって与えられるオフセット電流は、互いに比率化さ
れ、正の遷移と負の遷移との間で等しいスルーレートを
有する平衡した出力信号を与える（出力４５に）。レベ
ルシフト回路５０″と組合されてｄｉ／ｄｔコントロー
ラ１１６によって供給される逆電流の量は、ＮＡＮＤゲ
ート５８′およびＮＯＲゲート６０′の各流通／供給電
流に比例するｄｉ／ｄｔコントローラ１１８によって供
給される逆電流に一致している。レベルシフト回路５
０″は、高電源電圧Ｖdd+ からＰ−ＦＥＴ４０を経て逆
電流を供給することに注目すべきである。ｄｉ／ｄｔコ
ントローラ１１６は、低電源電圧ＶddからＰ−ＦＥＴ８
８を経て逆電流を供給する。各回路からの逆電流は、関
連する電源電圧に依存している。したがって、電源電圧
がそれらの特定レベルにあるとき、逆電流の量を補正し
て、平衡した出力信号を与えることができる一方で、電
源電圧がそれらの公称レベルからずれると、逆電流が変
化する。したがって、公称電源電圧がなければ、ｄｉ／
ｄｔコントローラ１１６およびレベルシフト回路５０″
からの組合せ逆電流は、ｄｉ／ｄｔコントローラ１１８
の逆電流に一致せず、出力信号は出力端子４５ではもは
や平衡しない。
【００３８】したがって、公称電源電圧を仮定すると、
この第５の実施例のレベルシフト回路は、等しいスルー
レート遷移の平衡出力信号を与え、一方では、入力信号
Ａ０の論理レベルを低電圧環境（Ｖdd）から高電圧環境
（Ｖdd+ ）にシフトする。ｄｉ／ｄｔコントローラ１１
６，１１８およびプリドライバ５２′は、低電源電圧Ｖ
ddによってバイアスされ、他方、レベルシフタ５０″
は、高電源電圧Ｖdd+ からの逆電流を与えることに注目
されたい。このような構成では、出力信号の平衡を保つ
ためには、電源電圧が一定の公差内に保持することが必
要である。
この第５の実施例のレベルシフト回路は、等しいスルー
レート遷移の平衡出力信号を与え、一方では、入力信号
Ａ０の論理レベルを低電圧環境（Ｖdd）から高電圧環境
（Ｖdd+ ）にシフトする。ｄｉ／ｄｔコントローラ１１
６，１１８およびプリドライバ５２′は、低電源電圧Ｖ
ddによってバイアスされ、他方、レベルシフタ５０″
は、高電源電圧Ｖdd+ からの逆電流を与えることに注目
されたい。このような構成では、出力信号の平衡を保つ
ためには、電源電圧が一定の公差内に保持することが必
要である。
【００３９】出力信号の正／負の遷移の平衡を簡略化す
るためには、図１１に示す本発明の第６の実施例は、プ
リドライバ回路の各プルアップ路およびプルダウン信号
路において、レベルシフト回路５０″をさらに前方に移
動している。レベルシフト回路を前方に移動することに
よって、レベルシフト回路はｄｉ／ｄｔコントローラか
ら分離されて、ノード５１に逆電流を与えることによっ
て、平衡構成を簡略化している。
るためには、図１１に示す本発明の第６の実施例は、プ
リドライバ回路の各プルアップ路およびプルダウン信号
路において、レベルシフト回路５０″をさらに前方に移
動している。レベルシフト回路を前方に移動することに
よって、レベルシフト回路はｄｉ／ｄｔコントローラか
ら分離されて、ノード５１に逆電流を与えることによっ
て、平衡構成を簡略化している。
【００４０】データ入力信号Ａ０は、第１のインバータ
に与えられる。第１のインバータには、第２のインバー
タが続いている。これらインバータは、ＦＥＴデバイス
１２４〜１３０によって構成されている。次に、バッフ
ァ・データ入力信号が、レベルシフト回路５０″ａのパ
スゲート３４ａに接続される。レベルシフト回路５０″
Ａは、前の実施例のレベルシフト回路５０″と同じトポ
ロジのＦＥＴデバイス３４ａ〜４０ａよりなる。レベル
シフト回路５０″Ａは、バッファ・データ入力信号の論
理レベルを、低電源電圧Ｖddに関連する低論理レベルか
ら、高電源電圧Ｖdd+ に関連する高論理レベルへシフト
する。レベルシフトされたデータ入力信号は、ノード１
３２に得られる。
に与えられる。第１のインバータには、第２のインバー
タが続いている。これらインバータは、ＦＥＴデバイス
１２４〜１３０によって構成されている。次に、バッフ
ァ・データ入力信号が、レベルシフト回路５０″ａのパ
スゲート３４ａに接続される。レベルシフト回路５０″
Ａは、前の実施例のレベルシフト回路５０″と同じトポ
ロジのＦＥＴデバイス３４ａ〜４０ａよりなる。レベル
シフト回路５０″Ａは、バッファ・データ入力信号の論
理レベルを、低電源電圧Ｖddに関連する低論理レベルか
ら、高電源電圧Ｖdd+ に関連する高論理レベルへシフト
する。レベルシフトされたデータ入力信号は、ノード１
３２に得られる。
【００４１】下側路では、イネーブル信号Ｅ０とＥＸ
が、ＦＥＴデバイス６８〜７４（低電源電圧Ｖddにより
バイアスされる）よりなるＮＡＮＤゲートの各入力に与
えられる。このＮＡＮＤゲートの論理出力は、ＦＥＴデ
バイス３４ｂ〜４０ｂよりなるレベルシフト回路５０″
Ｂの入力に接続される。組合されレベルシフトされたイ
ネーブル信号は、レベルシフト回路５０″Ｂの出力ノー
ド１３４に与えられる。
が、ＦＥＴデバイス６８〜７４（低電源電圧Ｖddにより
バイアスされる）よりなるＮＡＮＤゲートの各入力に与
えられる。このＮＡＮＤゲートの論理出力は、ＦＥＴデ
バイス３４ｂ〜４０ｂよりなるレベルシフト回路５０″
Ｂの入力に接続される。組合されレベルシフトされたイ
ネーブル信号は、レベルシフト回路５０″Ｂの出力ノー
ド１３４に与えられる。
【００４２】ノード１３２のレベルシフトされたデータ
入力信号は、プルアップ信号路のＮＡＮＤゲート１３６
（ＦＥＴ８０〜８６よりなる）の一方の入力に接続さ
れ、ＮＡＮＤゲート１３６の他方の入力は、Ｐ−ＦＥＴ
７６およびＮ−ＦＥＴ７８よりなるインバータを経て、
組合されレベルシフトされたイネーブル信号に接続され
る。ＮＡＮＤゲート１３６は、高電源電圧Ｖddにバイア
スされることに注意すべきである。下側プルダウン信号
路では、ノード１３２でのレベルシフトされたデータ入
力信号は、ＮＯＲゲート１３８（ＦＥＴデバイス９８〜
１０４よりなる）の第１の入力に接続される。ＮＯＲゲ
ート１３８は、また、高電源電圧Ｖdd+ によってバイア
スされる。ＮＯＲゲート１３８の第２の入力は、ノード
１３４の組合されレベルシフトされたイネーブル信号に
接続される。
入力信号は、プルアップ信号路のＮＡＮＤゲート１３６
（ＦＥＴ８０〜８６よりなる）の一方の入力に接続さ
れ、ＮＡＮＤゲート１３６の他方の入力は、Ｐ−ＦＥＴ
７６およびＮ−ＦＥＴ７８よりなるインバータを経て、
組合されレベルシフトされたイネーブル信号に接続され
る。ＮＡＮＤゲート１３６は、高電源電圧Ｖddにバイア
スされることに注意すべきである。下側プルダウン信号
路では、ノード１３２でのレベルシフトされたデータ入
力信号は、ＮＯＲゲート１３８（ＦＥＴデバイス９８〜
１０４よりなる）の第１の入力に接続される。ＮＯＲゲ
ート１３８は、また、高電源電圧Ｖdd+ によってバイア
スされる。ＮＯＲゲート１３８の第２の入力は、ノード
１３４の組合されレベルシフトされたイネーブル信号に
接続される。
【００４３】以上説明してきたことは、相補出力段をド
ライブする各プルアップ信号路およびプルダウン信号路
のためのレベルシフトを行うプリドライバについてであ
る。ＮＡＮＤゲート１３６およびＮＯＲゲート１３８か
ら与えられる信号は、高電源電圧Ｖdd+ に関連した論理
信号である。ＮＡＮＤゲート１３６の出力は、ノード５
１すなわちＰ−ＦＥＴ４４のゲートをドライブする。Ｎ
ＯＲゲート１３８の出力は、ノード６１すなわちＮ−Ｆ
ＥＴ４６のゲートをドライブする。プルアップｄｉ／ｄ
ｔコントローラ１１６は、プルアップ信号路のノード５
１に接続され、プルダウンｄｉ／ｄｔコントローラ１１
８は、プルダウン信号路のノード６１に接続されてい
る。
ライブする各プルアップ信号路およびプルダウン信号路
のためのレベルシフトを行うプリドライバについてであ
る。ＮＡＮＤゲート１３６およびＮＯＲゲート１３８か
ら与えられる信号は、高電源電圧Ｖdd+ に関連した論理
信号である。ＮＡＮＤゲート１３６の出力は、ノード５
１すなわちＰ−ＦＥＴ４４のゲートをドライブする。Ｎ
ＯＲゲート１３８の出力は、ノード６１すなわちＮ−Ｆ
ＥＴ４６のゲートをドライブする。プルアップｄｉ／ｄ
ｔコントローラ１１６は、プルアップ信号路のノード５
１に接続され、プルダウンｄｉ／ｄｔコントローラ１１
８は、プルダウン信号路のノード６１に接続されてい
る。
【００４４】プルアップｄｉ／ｄｔコントローラ１１６
は、ＦＥＴ８８〜９６よりなる。Ｐ−ＦＥＴ８８は、そ
のソースが高電源電圧Ｖdd+ に接続され、そのドレイン
はノード５１に接続され、そのゲートがＰ−ＦＥＴ９０
のドレインに接続されている。Ｐ−ＦＥＴ９０のソース
は、高電源電圧Ｖdd+ に接続され、そのゲートはグラン
ドに接続されている。したがって、Ｐ−ＦＥＴ９０は、
Ｐ−ＦＥＴ９２，Ｎ−ＦＥＴ９４，Ｎ−ＦＥＴ９６より
なる直列トーテム・ポールに接続される抵抗を与える。
Ｐ−ＦＥＴ９２のソースは、Ｐ−ＦＥＴ９０のドレイン
に接続されている。Ｐ−ＦＥＴ９２のゲートは、出力ノ
ード４５に接続され、Ｐ−ＦＥＴ９２のドレインは、Ｎ
−ＦＥＴ９４のドレインに接続されている。Ｎ−ＦＥＴ
９４のゲートは、ノード１３２に接続され、レベルシフ
トされたデータ入力信号を受信する。Ｎ−ＦＥＴ９４の
ソースは、Ｎ−ＦＥＴ９６のドレインに接続されてい
る。Ｎ−ＦＥＴ９６のゲートは、Ｐ−ＦＥＴ７６および
Ｎ−ＦＥＴ７８のドレインからの反転されレベルシフト
されたイネーブル信号を受信するように接続される。Ｎ
−ＦＥＴ９６のソースは、グランドに接続される。
は、ＦＥＴ８８〜９６よりなる。Ｐ−ＦＥＴ８８は、そ
のソースが高電源電圧Ｖdd+ に接続され、そのドレイン
はノード５１に接続され、そのゲートがＰ−ＦＥＴ９０
のドレインに接続されている。Ｐ−ＦＥＴ９０のソース
は、高電源電圧Ｖdd+ に接続され、そのゲートはグラン
ドに接続されている。したがって、Ｐ−ＦＥＴ９０は、
Ｐ−ＦＥＴ９２，Ｎ−ＦＥＴ９４，Ｎ−ＦＥＴ９６より
なる直列トーテム・ポールに接続される抵抗を与える。
Ｐ−ＦＥＴ９２のソースは、Ｐ−ＦＥＴ９０のドレイン
に接続されている。Ｐ−ＦＥＴ９２のゲートは、出力ノ
ード４５に接続され、Ｐ−ＦＥＴ９２のドレインは、Ｎ
−ＦＥＴ９４のドレインに接続されている。Ｎ−ＦＥＴ
９４のゲートは、ノード１３２に接続され、レベルシフ
トされたデータ入力信号を受信する。Ｎ−ＦＥＴ９４の
ソースは、Ｎ−ＦＥＴ９６のドレインに接続されてい
る。Ｎ−ＦＥＴ９６のゲートは、Ｐ−ＦＥＴ７６および
Ｎ−ＦＥＴ７８のドレインからの反転されレベルシフト
されたイネーブル信号を受信するように接続される。Ｎ
−ＦＥＴ９６のソースは、グランドに接続される。
【００４５】ノード５１がハイからローへ変わると、出
力端子４５の出力信号は最初はローであり、Ｐ−ＦＥＴ
９２をイネーブルする。ノード１３２でのレベルシフト
されたデータ入力はハイであり、Ｎ−ＦＥＴ９４をイネ
ーブルする。反転されレベルシフトされたイネーブル信
号はハイであり、Ｎ−ＦＥＴ９６をイネーブルするもの
とする。この条件では、ＦＥＴ９２〜９６よりなるトー
テム・ポール構成は、Ｐ−ＦＥＴ９０を流れる電流を与
える。この電流は、ゲート・ソース電圧降下Ｖgsを与
え、Ｐ−ＦＥＴ８８をイネーブルする。Ｐ−ＦＥＴ８８
は、Ｖgsに比例する逆電流をノード５１に与える。ＮＡ
ＮＤゲート１３６が、放電ノード５１であるとすると、
ＮＡＮＤゲートは、Ｐ−ＦＥＴ８８によって与えられる
逆電流よりも大きい電流を流して、ノード５１での電圧
を低下させて、Ｐ−ＦＥＴ４４をイネーブルしなければ
ならない。ＮＡＮＤゲート１３６およびプルアップｄｉ
／ｄｔコントローラ１１６は、共に、高電源電圧Ｖdd+
にバイアスされていることに注意されたい。したがっ
て、トランジスタ構造は、容易に比率化でき、電源電圧
の違いに悩まされることなく、ノード５１を放電するた
めの所望の放電速度を与えることができる。すなわち、
Ｎ−ＦＥＴ８４およびＮ−ＦＥＴ８６のチャンネル構造
は、Ｐ−ＦＥＴ８８（そのＶgs降下あたり）によって供
給される電流より大きい電流を流すように作ることがで
きる。ノード５１が０ボルトに放電すると、Ｐ−ＦＥＴ
４４はイネーブルされ、出力４５の出力信号は、ローか
らハイＶdd + へ変化する。これにより、プルアップｄｉ
／ｄｔコントローラ１１６のＰ−ＦＥＴ９２をディスエ
ーブルする。このように、プルアップｄｉ／ｄｔコント
ローラ１１６は、出力４５での正の遷移のタイミングを
制御する。前の実施例（図９に基づく）において必要と
されたレベルシフト回路の追加の逆電流を考慮すること
が要求されないことに注目されたい。したがって、ｄｉ
／ｄｔ電流コントローラ１１６の構成が簡単になる。
力端子４５の出力信号は最初はローであり、Ｐ−ＦＥＴ
９２をイネーブルする。ノード１３２でのレベルシフト
されたデータ入力はハイであり、Ｎ−ＦＥＴ９４をイネ
ーブルする。反転されレベルシフトされたイネーブル信
号はハイであり、Ｎ−ＦＥＴ９６をイネーブルするもの
とする。この条件では、ＦＥＴ９２〜９６よりなるトー
テム・ポール構成は、Ｐ−ＦＥＴ９０を流れる電流を与
える。この電流は、ゲート・ソース電圧降下Ｖgsを与
え、Ｐ−ＦＥＴ８８をイネーブルする。Ｐ−ＦＥＴ８８
は、Ｖgsに比例する逆電流をノード５１に与える。ＮＡ
ＮＤゲート１３６が、放電ノード５１であるとすると、
ＮＡＮＤゲートは、Ｐ−ＦＥＴ８８によって与えられる
逆電流よりも大きい電流を流して、ノード５１での電圧
を低下させて、Ｐ−ＦＥＴ４４をイネーブルしなければ
ならない。ＮＡＮＤゲート１３６およびプルアップｄｉ
／ｄｔコントローラ１１６は、共に、高電源電圧Ｖdd+
にバイアスされていることに注意されたい。したがっ
て、トランジスタ構造は、容易に比率化でき、電源電圧
の違いに悩まされることなく、ノード５１を放電するた
めの所望の放電速度を与えることができる。すなわち、
Ｎ−ＦＥＴ８４およびＮ−ＦＥＴ８６のチャンネル構造
は、Ｐ−ＦＥＴ８８（そのＶgs降下あたり）によって供
給される電流より大きい電流を流すように作ることがで
きる。ノード５１が０ボルトに放電すると、Ｐ−ＦＥＴ
４４はイネーブルされ、出力４５の出力信号は、ローか
らハイＶdd + へ変化する。これにより、プルアップｄｉ
／ｄｔコントローラ１１６のＰ−ＦＥＴ９２をディスエ
ーブルする。このように、プルアップｄｉ／ｄｔコント
ローラ１１６は、出力４５での正の遷移のタイミングを
制御する。前の実施例（図９に基づく）において必要と
されたレベルシフト回路の追加の逆電流を考慮すること
が要求されないことに注目されたい。したがって、ｄｉ
／ｄｔ電流コントローラ１１６の構成が簡単になる。
【００４６】プルダウンｄｉ／ｄｔコントローラ１１８
は、プルアップｄｉ／ｄｔコントローラ１１６の相補表
示である。Ｎ−ＦＥＴ１１２は、そのドレインをノード
６１に接続し、そのソースをグランドに接続し、そのゲ
ートをＮ−ＦＥＴ１１４のドレインに接続している。Ｎ
−ＦＥＴ１１４のソースはグランドに接続され、そのゲ
ートは高電源電圧Ｖdd+ に接続されている。Ｎ−ＦＥＴ
１１４のドレインは、Ｎ−ＦＥＴ１１０のソースに接続
され、Ｎ−ＦＥＴ１１０のゲートは出力４５に接続され
ている。Ｎ−ＦＥＴ１１０のドレインは、Ｐ−ＦＥＴ１
０８のドレインに接続されている。Ｐ−ＦＥＴ１０８の
ゲートは、ノード１３２に接続され、レベルシフトされ
たデータ入力信号を受信する。Ｐ−ＦＥＴ１０８のソー
スは、Ｐ−ＦＥＴ１０６のドレインに接続されている。
Ｐ−ＦＥＴ１０６のゲートは、ノード１３４に接続さ
れ、レベルシフトされたイネーブル信号を受信する。Ｐ
−ＦＥＴ１０６のソースは、高電源電圧Ｖdd+ に接続さ
れる。
は、プルアップｄｉ／ｄｔコントローラ１１６の相補表
示である。Ｎ−ＦＥＴ１１２は、そのドレインをノード
６１に接続し、そのソースをグランドに接続し、そのゲ
ートをＮ−ＦＥＴ１１４のドレインに接続している。Ｎ
−ＦＥＴ１１４のソースはグランドに接続され、そのゲ
ートは高電源電圧Ｖdd+ に接続されている。Ｎ−ＦＥＴ
１１４のドレインは、Ｎ−ＦＥＴ１１０のソースに接続
され、Ｎ−ＦＥＴ１１０のゲートは出力４５に接続され
ている。Ｎ−ＦＥＴ１１０のドレインは、Ｐ−ＦＥＴ１
０８のドレインに接続されている。Ｐ−ＦＥＴ１０８の
ゲートは、ノード１３２に接続され、レベルシフトされ
たデータ入力信号を受信する。Ｐ−ＦＥＴ１０８のソー
スは、Ｐ−ＦＥＴ１０６のドレインに接続されている。
Ｐ−ＦＥＴ１０６のゲートは、ノード１３４に接続さ
れ、レベルシフトされたイネーブル信号を受信する。Ｐ
−ＦＥＴ１０６のソースは、高電源電圧Ｖdd+ に接続さ
れる。
【００４７】プルダウンｄｉ／ｄｔコントローラ１１８
は、回路が動作して、正の遷移の代わりに出力４５で負
の遷移を制御することを除いて、プルアップｄｉ／ｄｔ
コントローラ１１６と同様に動作する。出力４５での出
力信号がハイであり、入力信号Ａ０がローに遷移し、Ｎ
−ＦＥＴ１１４とＦＥＴ１０６〜１１０のトーテム・ポ
ール配置を経る電流路をイネーブルするときに、Ｎ−Ｆ
ＥＴ１１２は逆電流を流す。Ｎ−ＦＥＴ１１４を流れる
電流は、ゲート・ソース電圧降下Ｖgsを与え、Ｎ−ＦＥ
Ｔ１１２をイネーブルして、Ｖgsに応じて電流を流す。
ＮＯＲゲート１３８は、ノード６１を充電するために、
Ｎ−ＦＥＴ１１２の逆電流よりも大きい電流を供給す
る。ノード６１が充電してＮ−ＦＥＴ４６をイネーブル
すると、ノード４５の出力信号は、ハイからローに低下
し、Ｎ−ＦＥＴ１１０をディスエーブルする。出力信号
遷移がローとなる割合は、ノード６１が充電される速度
に依存する。プルダウンｄｉ／ｄｔコントローラ１１８
およびＮＯＲゲート１３８は、共に、高電源電圧Ｖdd+
にバイアスされるので、ｄｉ／ｄｔコントローラ１１８
およびＮＯＲゲート１３８を、ノード６１に対し一定の
充電速度を与えるように非常に容易に構成することがで
きる。電流を流すデバイスと電流を供給するデバイスと
の間の異なる電源電圧に問題はない。
は、回路が動作して、正の遷移の代わりに出力４５で負
の遷移を制御することを除いて、プルアップｄｉ／ｄｔ
コントローラ１１６と同様に動作する。出力４５での出
力信号がハイであり、入力信号Ａ０がローに遷移し、Ｎ
−ＦＥＴ１１４とＦＥＴ１０６〜１１０のトーテム・ポ
ール配置を経る電流路をイネーブルするときに、Ｎ−Ｆ
ＥＴ１１２は逆電流を流す。Ｎ−ＦＥＴ１１４を流れる
電流は、ゲート・ソース電圧降下Ｖgsを与え、Ｎ−ＦＥ
Ｔ１１２をイネーブルして、Ｖgsに応じて電流を流す。
ＮＯＲゲート１３８は、ノード６１を充電するために、
Ｎ−ＦＥＴ１１２の逆電流よりも大きい電流を供給す
る。ノード６１が充電してＮ−ＦＥＴ４６をイネーブル
すると、ノード４５の出力信号は、ハイからローに低下
し、Ｎ−ＦＥＴ１１０をディスエーブルする。出力信号
遷移がローとなる割合は、ノード６１が充電される速度
に依存する。プルダウンｄｉ／ｄｔコントローラ１１８
およびＮＯＲゲート１３８は、共に、高電源電圧Ｖdd+
にバイアスされるので、ｄｉ／ｄｔコントローラ１１８
およびＮＯＲゲート１３８を、ノード６１に対し一定の
充電速度を与えるように非常に容易に構成することがで
きる。電流を流すデバイスと電流を供給するデバイスと
の間の異なる電源電圧に問題はない。
【００４８】要するに、レベルシフト回路５０″ａおよ
び５０″ｂは、各信号路をさらに上方に移動されて、各
ｄｉ／ｄｔコントローラ１１６，１１８の構成から分離
され、この構成を簡略化する。さらに、プリドライバ回
路の一部すなわちＮＡＮＤゲート１３６およびＮＯＲゲ
ート１３８と、関連するプルアップｄｉ／ｄｔコントロ
ーラ１１６およびプルダウンｄｉ／ｄｔコントローラ１
１８とは、同じ電圧でバイアスされて、出力スルーレー
トを制御する、比例する供給／流通電流比を確立する。
このようにして、平衡した正／負遷移が一様に与えられ
る。
び５０″ｂは、各信号路をさらに上方に移動されて、各
ｄｉ／ｄｔコントローラ１１６，１１８の構成から分離
され、この構成を簡略化する。さらに、プリドライバ回
路の一部すなわちＮＡＮＤゲート１３６およびＮＯＲゲ
ート１３８と、関連するプルアップｄｉ／ｄｔコントロ
ーラ１１６およびプルダウンｄｉ／ｄｔコントローラ１
１８とは、同じ電圧でバイアスされて、出力スルーレー
トを制御する、比例する供給／流通電流比を確立する。
このようにして、平衡した正／負遷移が一様に与えられ
る。
【００４９】本発明によって開示したものは、低電圧論
理デバイスを高電圧論理デバイスにインタフェースし、
他方では、高電圧論理デバイスの大きな電圧から低電圧
論理デバイスを保護する、レベルシフト回路である。さ
らに、本発明によって開示したのは、高速応答および平
衡動作のレベルシフト回路である。
理デバイスを高電圧論理デバイスにインタフェースし、
他方では、高電圧論理デバイスの大きな電圧から低電圧
論理デバイスを保護する、レベルシフト回路である。さ
らに、本発明によって開示したのは、高速応答および平
衡動作のレベルシフト回路である。
【００５０】本発明を、その好適な実施例によって説明
したが、当業者であれば、本発明の趣旨と範囲を逸脱す
ることなく、種々の変形，変更を行うことができること
がわかる。
したが、当業者であれば、本発明の趣旨と範囲を逸脱す
ることなく、種々の変形，変更を行うことができること
がわかる。
【００５１】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）第１の電圧値の入力信号を受ける第１の端子と、
前記入力信号を表すが第２の電圧値の出力信号を送る第
２の端子と、前記第１の端子と前記第２の端子との間に
設けられたパスゲートと、前記第２の電圧値に相当する
第２の電源電圧によってバイアスされ、前記第２の端子
に接続された１つのノードを有するラッチ回路網と、を
備えるレベルシフタ。 （２）前記パスゲートは、ＮチャンネルＭＯＳＦＥＴで
あり、そのドレイン／ソースは、前記第１の端子に接続
され、そのソース／ドレインは、前記第２の端子に接続
され、そのゲートは、前記第１の電圧値に相当する第１
の電源電圧を受ける第１の電源ノードに接続された、上
記（１）に記載のレベルシフタ。 （３）前記第２の電圧値は、前記第１の電圧値よりも大
きい、上記（２）に記載のレベルシフタ。 （４）前記第２の電圧値は、前記第１の電圧値よりも大
きい、上記（１）に記載のレベルシフタ。 （５）前記ラッチ回路網は、２つのインバータを有し、
これらインバータは、互いに直列ループに接続され、前
記第２の電源電圧によってバイアスされ、前記２つのイ
ンバータの間にあり、前記第２の端子に接続された１つ
のノードを有する、上記（１）に記載のレベルシフタ。 （６）前記２つのインバータのうち、出力が前記第２の
端子に接続されたインバータの出力・供給／流通・電流
が、前記入力信号に関連した流通／供給・電流より小さ
く、前記パスゲートを経る前記入力信号は、前記２つの
インバータにより与えられる前記ラッチ回路網の状態を
変える、十分な電流を流す／供給することのできる、上
記（５）に記載のレベルシフタ。 （７）前記パスゲートは、ＮチャンネルＭＯＳＦＥＴで
あり、そのドレイン／ソースは、前記第１の端子に接続
され、そのソース／ドレインは、前記第２の端子に接続
され、そのゲートは、前記第１の電圧値に相当する第１
の電源電圧を受ける第１の電源ノードに接続されてい
る、上記（５）に記載のレベルシフタ。 （８）前記２つのインバータのうちの第１のインバータ
は、前記第２の端子にゲートが接続され、前記第２の電
源電圧を受ける第２の電源ノードにソースが接続され、
中間ノードにドレインが接続された第１のＰ−ＭＯＳＦ
ＥＴと、前記第２の端子にゲートが接続され、グランド
にソースが接続され、前記中間ノードにドレインが接続
された第１のＮ−ＭＯＳＦＥＴと、前記２つのインバー
タのうちの第２のインバータは、前記第２の電源電圧を
受ける前記第２の電源ノードにソースが接続され、前記
中間ノードにゲートが接続され、前記第２の端子にドレ
インが接続された第２のＰ−ＭＯＳＦＥＴと、前記中間
ノードにゲートが接続され、グランドにソースが接続さ
れ、前記第２の端子にドレインが接続された第２のＮ−
ＭＯＳＦＥＴと、を有する上記（５）に記載のレベルシ
フタ。 （９）前記第２のＰ−ＭＯＳＦＥＴのチャンネル・オン
抵抗は十分に高くて、前記第２のＰ−ＭＯＳＦＥＴが完
全にＯＮになると、前記第２の端子へのその電流供給能
力は、前記パスゲートを経て前記入力信号により流すこ
とのできる電流より小さく、前記第２のＮ−ＭＯＳＦＥ
Ｔのチャンネル・オン抵抗は十分に高くて、前記第２の
Ｎ−ＭＯＳＦＥＴが完全にＯＮになると、前記第２端子
でのその電流を流す能力は、前記パスゲートを経て前記
入力信号によって供給できる電流より小さい、上記
（８）に記載のレベルシフタ。 （１０）前記パスゲートは、第３のＮ−ＭＯＳＦＥＴよ
りなり、そのドレイン／ソースは、前記第１の端子に接
続され、そのソース／ドレインは、前記第２の端子に接
続され、そのゲートは、前記第１の電圧値に相当する第
１の電源電圧を受ける第１の電源ノードに接続された、
上記（８）に記載のレベルシフタ。 （１１）第１の電圧値の入力信号を受ける第１の端子
と、前記入力信号を表すが第２の電圧値の出力信号を送
る第２の端子と、前記第１の電圧値に相当する第１の電
源電圧を与える第１の電源ノードと、前記第２の電圧値
に相当する第２の電源電圧を与える第２の電源ノード
と、前記第１の端子と前記第２の端子との間に設けられ
たパスゲートと、前記第２の電源電圧を受ける前記第２
の電源ノードにソースが接続され、前記第２の端子にゲ
ートが接続され、中間ノードにドレインが接続された第
１のＰ−ＭＯＳＦＥＴと、グランドにソースが接続さ
れ、前記入力信号を直接に受ける前記第１の端子にゲー
トが接続され、前記中間ノードにドレインが接続された
第１のＮ−ＭＯＳＦＥＴと、前記第２の電源電圧を受け
る前記第２の電源ノードにソースが接続され、前記中間
ノードにゲートが接続され、前記第２の端子にドレイン
が接続された第２のＰ−ＭＯＳＦＥＴと、グランドにソ
ースが接続され、前記中間ノードにゲートが接続され、
前記第２の端子にドレインが接続された第２のＮ−ＭＯ
ＳＦＥＴと、を備えるレベルシフタ。 （１２）前記第２のＰ−ＭＯＳＦＥＴのチャンネル・オ
ン抵抗は十分に高くて、前記第２のＰ−ＭＯＳＦＥＴが
完全にＯＮになると、前記第２の端子へのその電流供給
能力は、前記パスゲートを経て前記入力信号により流す
ことのできる電流より小さい、上記（１１）に記載のレ
ベルシフタ。 （１３）前記パスゲートは、第３のＮ−ＭＯＳＦＥＴよ
りなり、そのドレイン／ソースは、前記第１の端子に接
続され、そのソース／ドレインは、前記第２の端子に接
続され、そのゲートは、前記第１の電源電圧を受ける第
１の電源ノードに接続された、上記（１１）に記載のレ
ベルシフタ。 （１４）前記第２の電圧値は、前記第１の電圧値よりも
大きい、上記（１１）に記載のレベルシフタ。 （１５）第１の電圧値の入力信号を受ける第１の端子
と、前記入力信号を表すが第２の電圧値の出力信号を送
る第２の端子と、前記第１の電圧値に相当する第１の電
源電圧を与える第１の電源ノードと、前記第２の電圧値
に相当する第２の電源電圧を与える第２の電源ノード
と、前記第１の端子と前記第２の端子との間に設けられ
たパスゲートと、前記第２の電源電圧を受ける前記第２
の電源ノードにソースが接続され、前記第２の端子にゲ
ートが接続され、中間ノードにドレインが接続された第
１のＰ−ＭＯＳＦＥＴと、グランドにソースが接続さ
れ、前記入力信号を直接に受ける前記第１の端子にゲー
トが接続され、前記中間ノードにドレインが接続された
第１のＮ−ＭＯＳＦＥＴと、前記第２の電源電圧を受け
る前記第２の電源ノードにソースが接続され、前記中間
ノードにゲートが接続され、前記第２の端子にドレイン
が接続された第２のＰ−ＭＯＳＦＥＴと、を備えるレベ
ルシフタ。 （１６）前記第２のＰ−ＭＯＳＦＥＴのチャンネル・オ
ン抵抗は十分に高くて、前記第２のＰ−ＭＯＳＦＥＴが
完全にＯＮになると、前記第２の端子へのその電流供給
能力は、前記パスゲートを経て前記入力信号により流す
ことのできる電流より小さい、上記（１５）に記載のレ
ベルシフタ。 （１７）前記パスゲートは、第３のＮ−ＭＯＳＦＥＴよ
りなり、そのドレイン／ソースは、前記第１の端子に接
続され、そのソース／ドレインは、前記第２の端子に接
続され、そのゲートは、前記第１の電源電圧を受ける第
１の電源ノードに接続された、上記（１５）に記載のレ
ベルシフタ。 （１８）前記第２の電圧値は、前記第１の電圧値よりも
大きい、上記（１５）に記載のレベルシフタ。 （１９）第１の電圧値の入力信号を受ける入力端子と、
前記入力信号を表すが第２の電圧値の出力信号を送る出
力端子と、前記第１の電圧値に相当する第１の電源電圧
を与える第１の電源ノードと、前記第２の電圧値に相当
する第２の電源電圧を与える第２の電源ノードと、前記
第１の端子と第１の中間ノードとの間に設けられたパス
ゲートと、前記第２の電源電圧を受ける前記第２の電源
ノードにソースが接続され、前記第１の中間ノードにゲ
ートが接続され、第２の中間ノードにドレインが接続さ
れた第１のＰ−ＭＯＳＦＥＴと、グランドにソースが接
続され、前記入力信号を直接に受ける前記入力端子にゲ
ートが接続され、前記第２の中間ノードにドレインが接
続された第１のＮ−ＭＯＳＦＥＴと、前記第２の電源ノ
ードと前記第１の中間ノードとの間のゲート可変抵抗路
を与え、前記第２の中間ノードの信号に従ってゲートさ
れ、前記出力端子の前記出力信号に従って形成される抵
抗よりなるゲート可変抵抗手段と、前記第２の電源ノー
ドと前記出力端子との間に接続され、前記第１の中間ノ
ードの信号に従って、前記出力端子の前記出力信号をド
ライブするドライバ手段と、を備えるレベルシフト出力
ドライバ。 （２０）前記ゲート可変抵抗手段は、前記第２の電源ノ
ードにバイアス接続され、入力が前記出力端子に接続さ
れ、出力が第３の中間ノードに接続されたインバータ
と、前記第２の電源電圧を受ける前記第２の電源ノード
にソースが接続され、前記インバータによって反転され
る前記出力信号を受ける前記第３の中間ノードにゲート
が接続され、第４の中間ノードにドレインが接続された
第２のＰ−ＭＯＳＦＥＴと、前記第２の電源電圧を受け
る前記第２の電源ノードにソースが接続され、グランド
にゲートが接続され、前記第４の中間ノードにドレイン
が接続された第３のＰ−ＭＯＳＦＥＴと、前記第４の中
間ノードにソースが接続され、前記第２の中間ノードに
ゲートが接続され、前記第１の中間ノードにドレインが
接続された第４のＰ−ＭＯＳＦＥＴと、を有する上記
（１９）に記載のレベルシフト出力ドライバ。 （２１）前記ドライバ手段は、Ｐ−ＭＯＳＦＥＴよりな
り、そのソースは、前記第２の電源電圧を受ける前記第
２の電源ノードに接続され、そのゲートは、前記第１の
中間ノードに接続され、そのドレインは、前記第１の中
間ノードの信号に従って前記出力信号を与える前記出力
端子に接続された、上記（２０）に記載のレベルシフト
出力ドライバ。 （２２）前記パスゲートは、Ｎ−ＭＯＳＦＥＴよりな
り、そのソース／ドレインは、前記入力信号を受ける前
記入力端子に接続され、そのドレイン／ソースは前記第
１の中間ノードに接続され、そのゲートは、前記第１の
電源電圧を受ける前記第１の電源ノードに接続された、
上記（２０）に記載のレベルシフト出力ドライバ。 （２３）前記第２の電圧値は、前記第１の電圧値よりも
大きい、上記（２２）に記載のレベルシフト出力ドライ
バ。 （２４）前記パスゲートは、Ｎ−ＭＯＳＦＥＴよりな
り、そのソース／ドレインは、前記入力信号を受ける前
記入力端子に接続され、そのドレイン／ソースは前記第
１の中間ノードに接続され、そのゲートは、前記第１の
電源電圧を受ける前記第１の電源ノードに接続された、
上記（１９）に記載のレベルシフト出力ドライバ。 （２５）第１の電源電圧を与える第１の端子と、第１の
電源電圧より大きい第２の電源電圧を与える第２の端子
と、出力端子と、前記出力端子と第２の端子との間に設
けられ、第１のノードに接続されたプルアップ・デバイ
ス・ゲートを有するプルアップ・デバイスと、前記第２
の端子と前記第１のノードとの間に設けられたレベルシ
フト回路と、前記第１の端子に接続され、前記第１の電
源電圧に従って制限された大きさの、第２のノードのプ
リドライブ信号を与えるプルアップ・プリドライブ回路
と、第２のノードと第１のノードとの間に設けられたパ
スゲートと、を備えるレベルシフト・ドライバ。 （２６）前記レベルシフト回路は、前記第２の端子にバ
イアス接続され、前記第２の電源電圧によりバイアスす
るラッチ回路網を有し、このラッチ回路網は、前記第１
のノードに接続されたノードを有する、上記（２５）に
記載のレベルシフト・ドライバ。 （２７）前記ラッチ回路網は、前記第２の端子にバイア
ス接続され、前記第２の電源電圧によりバイアスする第
１および第２のインバータを有し、前記第１のインバー
タの出力は、前記第２のインバータの入力に接続され、
前記第２のインバータの出力は、前記第１のインバータ
の入力および前記第１のノードに接続されている、上記
（２６）に記載のレベルシフト・ドライバ。 （２８）前記パスゲートは、Ｎ−ＭＯＳＦＥＴよりな
り、そのソース／ドレインは、前記第２のノードに接続
され、そのドレイン／ソースは、前記第１のノードに接
続され、そのゲートは、前記第１の電源電圧を受ける前
記第１の端子に接続された、上記（２７）に記載のレベ
ルシフト・ドライバ。 （２９）前記プルアップ・デバイスは、Ｐ−ＭＯＳＦＥ
Ｔよりなり、そのソースは、前記第２の電源電圧を受け
る前記第２の端子に接続され、そのドレインは前記出力
端子に接続され、そのゲートは前記第１のノードに接続
された、上記（２８）に記載のレベルシフト・ドライ
バ。 （３０）前記パスゲートは、Ｎ−ＭＯＳＦＥＴよりな
り、そのソース／ドレインは、前記第２のノードに接続
され、そのドレイン／ソースは、前記第１のノードに接
続され、そのゲートは、前記第１の電源電圧を受ける前
記第１の端子に接続された、上記（２５）に記載のレベ
ルシフト・ドライバ。 （３１）前記レベルシフト回路は、前記第２の電源電圧
を受ける前記第２の端子にソースが接続され、前記第１
のノードにゲートが接続され、中間ノードにドレインが
接続された第１のＰ−ＭＯＳＦＥＴと、グランドにソー
スが接続され、前記第２のノードにゲートが接続され、
前記中間ノードにドレインが接続された第１のＮ−ＭＯ
ＳＦＥＴと、前記第２の電源電圧を受ける前記第２の端
子にソースが接続され、前記中間ノードにゲートが接続
され、前記第１のノードにドレインが接続された第２の
Ｐ−ＭＯＳＦＥＴと、グランドにソースが接続され、前
記中間ノードにゲートが接続され、前記第１のノードに
ドレインが接続された第２のＮ−ＭＯＳＦＥＴと、を有
する、上記（２５）に記載のレベルシフト・ドライバ。 （３２）前記パスゲートは、Ｎ−ＭＯＳＦＥＴよりな
り、そのソース／ドレインは、第２のノードに接続さ
れ、そのドレイン／ソースは、第１のノードに接続さ
れ、そのゲートは、前記第１の電源電圧を受ける前記第
１の端子に接続された、上記（３１）に記載のレベルシ
フト・ドライバ。 （３３）前記プルアップ・デバイスは、Ｐ−ＭＯＳＦＥ
Ｔよりなり、そのソースは、前記第２の電源電圧を受け
る前記第２の端子に接続され、そのドレインは前記出力
端子に接続され、そのゲートは前記第１のノードに接続
された、上記（３２）に記載のレベルシフト・ドライ
バ。 （３４）前記レベルシフト回路は、前記第２の電源電圧
を受ける前記第２の端子にソースが接続され、前記第１
のノードにゲートが接続され、中間ノードにドレインが
接続された第１のＰ−ＭＯＳＦＥＴと、グランドにソー
スが接続され、前記第２のノードにゲートが接続され、
前記中間ノードにドレインが接続された第１のＮ−ＭＯ
ＳＦＥＴと、前記第２の電源電圧を受ける前記第２の端
子にソースが接続され、前記中間ノードにゲートが接続
され、前記第１のノードにドレインが接続された第２の
Ｐ−ＭＯＳＦＥＴと、を有する、上記（２５）に記載の
レベルシフト・ドライバ。 （３５）前記第２のＰ−ＭＯＳＦＥＴは、前記プルアッ
プ・プリドライバ回路の電流を流す能力よりも小さい電
流を供給する能力を有する、上記（３４）に記載のレベ
ルシフト・ドライバ。 （３６）前記パスゲートは、Ｎ−ＭＯＳＦＥＴよりな
り、そのソース／ドレインは、前記第２のノードに接続
され、そのドレイン／ソースは、前記第１のノードに接
続され、そのゲートは、前記第１の電源電圧を受ける前
記第１の端子に接続された、上記（３４）に記載のレベ
ルシフト・ドライバ。 （３７）前記プルアップ・デバイスは、Ｐ−ＭＯＳＦＥ
Ｔよりなり、そのソースは、前記第２の電源電圧を受け
る前記第２の端子に接続され、そのドレインは前記出力
端子に接続され、そのゲートは前記第１のノードに接続
された、上記（３６）に記載のレベルシフト・ドライ
バ。 （３８）前記レベルシフト回路は、前記第２の電源電圧
を受ける前記第２の端子にソースが接続され、前記第１
のノードにゲートが接続され、第１の中間ノードにドレ
インが接続された第１のＰ−ＭＯＳＦＥＴと、グランド
にソースが接続され、前記第２のノードにゲートが接続
され、前記第１の中間ノードにドレインが接続された第
１のＮ−ＭＯＳＦＥＴと、前記第２の電源ノードと前記
第１の中間ノードとの間に配置され、前記第１の中間ノ
ードの信号に従ってゲートされ、前記出力端子の前記出
力信号に従って形成される抵抗よりなるゲート可変抵抗
手段と、を有する、上記（２５）に記載のレベルシフト
・ドライバ。 （３９）前記ゲート可変抵抗手段は、前記第２の端子に
バイアス接続され、前記第２の電源電圧によってバイア
スするインバータであって、その入力が前記出力端子に
接続され、その出力が第２の中間ノードに接続されたイ
ンバータと、前記第２の電源電圧を受ける前記第２の電
源ノードにソースが接続され、インバータによって反転
される前記出力信号を受ける前記第２の中間ノードにゲ
ートが接続され、第３の中間ノードにドレインが接続さ
れた第２のＰ−ＭＯＳＦＥＴと、前記第２の電源電圧を
受ける前記第２の端子にソースが接続され、グランドに
ゲートが接続され、前記第３の中間ノードにドレインが
接続された第３のＰ−ＭＯＳＦＥＴと、前記第３の中間
ノードにソースが接続され、前記第１の中間ノードにゲ
ートが接続され、前記第１のノードにドレインが接続さ
れた第４のＰ−ＭＯＳＦＥＴと、を有する、上記（３
８）に記載のレベルシフト・ドライバ。 （４０）前記パスゲートは、Ｎ−ＭＯＳＦＥＴよりな
り、そのソース／ドレインは、前記第２のノードに接続
され、そのドレイン／ソースは、前記第１のノードに接
続され、そのゲートは、前記第１の電源電圧を受ける前
記第１の端子に接続された、上記（３９）に記載のレベ
ルシフト・ドライバ。 （４１）前記プルアップ・デバイスは、Ｐ−ＭＯＳＦＥ
Ｔよりなり、そのソースは、前記第２の電源電圧を受け
る前記第２の端子に接続され、そのドレインは前記出力
端子に接続され、そのゲートは前記第１のノードに接続
されている、上記（４０）に記載のレベルシフト・ドラ
イバ。 （４２）前記プルアップ・プリドライバ回路は、前記第
１の端子にバイアス接続され、前記第１の電源電圧によ
ってバイアスするＮＡＮＤゲートを有し、このＮＡＮＤ
ゲートは、データ入力信号とイネーブル入力信号をそれ
ぞれ受ける第１および第２の入力を有し、前記ＮＡＮＤ
ゲートは、ＮＡＮＤ機能ごとに前記データ入力信号と前
記イネーブル入力信号とを論理的に組合せて、前記第２
ノードに接続された出力に前記プリドライブ信号を与え
る、上記（２５）に記載のレベルシフト・ドライバ。 （４３）前記第２のノードに接続され、前記データ入力
信号の遷移に続いて、前記第２のノードの放電速度を制
限するｄｉ／ｄｔコントローラをさらに備える、上記
（４２）に記載のレベルシフト・ドライバ。 （４４）前記ｄｉ／ｄｔコントローラは、前記出力端子
の出力信号がローのとき、および前記ＮＡＮＤゲートの
第１の入力のデータ入力信号がハイのときイネーブルさ
れ、前記ＮＡＮＤゲートの電流を流す能力の大きさより
も小さい大きさの前記第２のノードに電流を供給する電
流源手段を有する、上記（４３）に記載のレベルシフト
・ドライバ。 （４５）前記電流源手段は、前記第２の端子と第３のノ
ードとの間に設けられた抵抗を与える抵抗手段を有し、
第１のＰ−ＭＯＳＦＥＴおよび第１のＮ−ＭＯＳＦＥＴ
を有し、各チャンネルは、電気的に互いに直列であり、
前記第３のノードとグランドとの間の電気的通路内にあ
り、前記第１のＰ−ＭＯＳＦＥＴのゲートは、前記出力
信号を受ける前記出力端子に接続され、前記第１のＮ−
ＭＯＳＦＥＴのゲートは、前記ＮＡＮＤゲートの第１の
入力に接続されて、データ入力信号を受け、前記第２の
端子と前記第２のノードとの間に設けられ、ゲートが前
記第３のノードに接続された第２のＰ−ＭＯＳＦＥＴを
有する、上記（４４）に記載のレベルシフト・ドライ
バ。 （４６）前記抵抗手段の抵抗値を、前記第２のＰ−ＭＯ
ＳＦＥＴによって、前記第２のノードに供給される電流
に対する前記大きさに影響を与えるように設定する、上
記（４５）に記載のレベルシフト・ドライバ。 （４７）前記ｄｉ／ｄｔコントローラは、第２のＮ−Ｍ
ＯＳＦＥＴをさらに有し、そのチャンネルは、前記第３
ノードとグランドとの間で、前記第１のＰ−ＭＯＳＦＥ
Ｔおよび前記第１のＮ−ＭＯＳＦＥＴと電気的に直列で
あり、そのゲートは、イネーブル入力信号を受ける前記
ＮＡＮＤゲートの第２の入力に接続された、上記（４
４）に記載のレベルシフト・ドライバ。 （４８）第１の電源電圧を与える第１の端子と、第１の
電源電圧より大きい第２の電源電圧を与える第２の端子
と、出力端子と、前記出力端子と第２の端子との間に設
けられ、第１のノードに接続されたプルアップ・デバイ
ス・ゲートを有するプルアップ・デバイスと、前記第２
の端子にバイアス接続され、前記第２の電源電圧によっ
てバイアスするＮＡＮＤゲートであって、データ信号と
イネーブル信号をそれぞれ受ける第１および第２の入力
を有し、ＮＡＮＤ論理機能ごとに前記データ信号と前記
イネーブル信号とを論理的に組合せて、第１ノードに接
続された出力に論理出力信号を与えるＮＡＮＤゲート
と、第２のノードに、低値のデータ信号を受け、そのレ
ベルシフトを与えて、前記ＮＡＮＤゲートの第１の入力
に前記データ信号を与える第１のレベルシフタと、低値
のイネーブル信号を受け、そのレベルシフタを与えて、
前記ＮＡＮＤゲートの第２の入力に前記イネーブル信号
を与える第２のレベルシフタと、を備えるレベルシフト
・ドライバ。 （４９）前記第１のノードに接続され、前記第１のノー
ドの放電速度を制限するｄｉ／ｄｔコントローラをさら
に備える、上記（４８）に記載のレベルシフト・ドライ
バ。 （５０）前記ｄｉ／ｄｔコントローラは、前記出力端子
の出力信号がローのとき、および前記ＮＡＮＤゲートの
第１の入力のデータ信号がハイのときイネーブルされ、
前記ＮＡＮＤゲートの電流を流す能力の大きさよりも小
さい大きさの前記第１のノードに電流を供給する電流源
手段を有する、上記（４９）に記載のレベルシフト・ド
ライバ。 （５１）前記電流源手段は、前記第２の端子と第４のノ
ードとの間に抵抗を与える抵抗手段を備え、第１のＰ−
ＭＯＳＦＥＴおよび第１のＮ−ＭＯＳＦＥＴを備え、各
チャンネルは、電気的に互いに直列であり、前記第４の
ノードとグランドとの間の電気的通路内にあり、前記第
１のＰ−ＭＯＳＦＥＴのゲートは、前記出力端子に接続
され、前記第１のＮ−ＭＯＳＦＥＴのゲートは、前記Ｎ
ＡＮＤゲートの第１の入力に接続されて、関連するデー
タ信号を受け、前記第２の端子と前記第１のノードとの
間に設けられ、ゲートが前記第４のノードに接続されて
いる、第２のＰ−ＭＯＳＦＥＴを備える、上記（５０）
に記載のレベルシフト・ドライバ。 （５２）前記電流源手段は、第２のＮ−ＭＯＳＦＥＴを
さらに有し、そのチャンネルは、前記第４ノードとグラ
ンドとの間で、前記第１のＰ−ＭＯＳＦＥＴおよび前記
第１のＮ−ＭＯＳＦＥＴのチャンネルと電気的に直列で
あり、そのゲートは、関連するイネーブル入力信号を受
ける前記ＮＡＮＤゲートの第２の入力に接続された、上
記（５１）に記載のレベルシフト・ドライバ。 （５３）前記第１のレベルシフト回路は、前記第２の端
子にバイアス結合され、前記第２の電源電圧によってバ
イアスする第１および第２のインバータを有し、前記第
１のインバータの出力は、前記第２のインバータの入力
に接続され、前記第２のインバータの出力は、前記第１
のインバータの入力および前記ＮＡＮＤゲートの第１の
入力に接続され、前記ＮＡＮＤゲートの第１の入力と前
記第２のノードとの間に設けられたパスゲートを有す
る、上記（４９）に記載のレベルシフト・ドライバ。 （５４）前記パスゲートは、Ｎ−ＭＯＳＦＥＴよりな
り、そのチャンネルは、前記ＮＡＮＤゲートの第１の入
力と前記第２のノードとの間に直列に設けられ、そのゲ
ートは、前記第１の電源電圧を受ける前記第１の端子に
接続されている、上記（５３）に記載のレベルシフト・
ドライバ。 （５５）前記第１のレベルシフト回路は、前記第２の電
源電圧を受ける前記第２の端子にソースが接続され、前
記ＮＡＮＤゲートの第１の入力にゲートが接続され、中
間ノードにドレインが接続された第１のＰ−ＭＯＳＦＥ
Ｔと、グランドにソースが接続され、前記第２のノード
にゲートが接続され、前記中間ノードにドレインが接続
された第１のＮ−ＭＯＳＦＥＴと、前記第２の電源電圧
を受ける前記第２の端子にソースが接続され、前記中間
ノードにゲートが接続され、前記ＮＡＮＤゲートの第１
の入力にドレインが接続された第２のＰ−ＭＯＳＦＥＴ
と、グランドにソースが接続され、前記中間ノードにゲ
ートが接続され、前記ＮＡＮＤゲートの第１の入力にド
レインが接続された第２のＮ−ＭＯＳＦＥＴと、前記Ｎ
ＡＮＤゲートの第１の入力と前記第２のノードとの間に
設けられたパスゲートと、を有する上記（４９）に記載
のレベルシフト・ドライバ。 （５６）前記パスゲートは、Ｎ−ＭＯＳＦＥＴよりな
り、そのチャンネルは、前記ＮＡＮＤゲートの第１の入
力と前記第２のノードとの間に直列に設けられ、そのゲ
ートは、前記第１の電源電圧を受ける前記第１の端子に
接続された、上記（５５）に記載のレベルシフト・ドラ
イバ。 （５７）前記第１のレベルシフト回路は、前記第２の電
源電圧を受ける前記第２の端子にソースが接続され、前
記ＮＡＮＤゲートの第１の入力にゲートが接続され、中
間ノードにドレインが接続された第１のＰ−ＭＯＳＦＥ
Ｔと、グランドにソースが接続され、前記第２のノード
にゲートが接続され、前記中間ノードにドレインが接続
された第１のＮ−ＭＯＳＦＥＴと、前記第２の電源電圧
を受ける前記第２の端子にソースが接続され、前記中間
ノードにゲートが接続され、前記ＮＡＮＤゲートの第１
の入力にドレインが接続された第２のＰ−ＭＯＳＦＥＴ
と、前記ＮＡＮＤゲートの第１の入力と前記第２のノー
ドとの間に設けられたパスゲートと、を有する上記（４
９）に記載のレベルシフト・ドライバ。 （５８）前記パスゲートは、Ｎ−ＭＯＳＦＥＴよりな
り、そのチャンネルは、前記ＮＡＮＤゲートの第１の入
力と前記第２のノードとの間に直列に設けられ、そのゲ
ートは、前記第１の電源電圧を受ける前記第１の端子に
接続された、上記（５７）に記載のレベルシフト・ドラ
イバ。 （５９）前記第１のレベルシフト回路は、前記第２の端
子にバイアス結合され、前記第２の電源電圧によってバ
イアスする第１および第２のインバータを有し、第１の
インバータの出力は、第２のインバータの入力に接続さ
れ、第２のインバータの出力は、第１のインバータの入
力および前記ＮＡＮＤゲートの第１の入力に接続され、
前記ＮＡＮＤゲートの第１の入力と前記第２のノードと
の間に設けられたパスゲートを有する、上記（４８）に
記載のレベルシフト・ドライバ。 （６０）前記パスゲートは、Ｎ−ＭＯＳＦＥＴよりな
り、そのチャンネルは、前記ＮＡＮＤゲートの第１の入
力と前記第２のノードとの間に直列に設けられ、そのゲ
ートは、前記第１の電源電圧を受ける前記第１の端子に
接続されている、上記（５９）に記載のレベルシフト・
ドライバ。 （６１）前記第１のレベルシフト回路は、前記第２の電
源電圧を受ける前記第２の端子にソースが接続され、前
記ＮＡＮＤゲートの第１の入力にゲートが接続され、中
間ノードにドレインが接続された第１のＰ−ＭＯＳＦＥ
Ｔと、グランドにソースが接続され、前記第２のノード
にゲートが接続され、前記中間ノードにドレインが接続
された第１のＮ−ＭＯＳＦＥＴと、前記第２の電源電圧
を受ける前記第２の端子にソースが接続され、前記中間
ノードにゲートが接続され、前記ＮＡＮＤゲートの第１
の入力にドレインが接続された第２のＰ−ＭＯＳＦＥＴ
と、グランドにソースが接続され、前記中間ノードにゲ
ートが接続され、前記ＮＡＮＤゲートの第１の入力にド
レインが接続された第２のＮ−ＭＯＳＦＥＴと、前記Ｎ
ＡＮＤゲートの第１の入力と前記第２のノードとの間に
設けられたパスゲートと、を有する上記（４８）に記載
のレベルシフト・ドライバ。 （６２）前記パスゲートは、Ｎ−ＭＯＳＦＥＴよりな
り、そのチャンネルは、前記ＮＡＮＤゲートの第１の入
力と前記第２のノードとの間に直列に設けられ、そのゲ
ートは、前記第１の電源電圧を受ける前記第１の端子に
接続された、上記（６１）に記載のレベルシフト・ドラ
イバ。 （６３）前記第１のレベルシフト回路は、前記第２の電
源電圧を受ける前記第２の端子にソースが接続され、前
記ＮＡＮＤゲートの第１の入力にゲートが接続され、中
間ノードにドレインが接続された第１のＰ−ＭＯＳＦＥ
Ｔと、グランドにソースが接続され、前記第２のノード
にゲートが接続され、前記中間ノードにドレインが接続
された第１のＮ−ＭＯＳＦＥＴと、前記第２の電源電圧
を受ける前記第２の端子にソースが接続され、前記中間
ノードにゲートが接続され、前記ＮＡＮＤゲートの第１
の入力にドレインが接続された第２のＰ−ＭＯＳＦＥＴ
と、前記ＮＡＮＤゲートの第１の入力と前記第２のノー
ドとの間に設けられたパスゲートと、を有する上記（４
８）に記載のレベルシフト・ドライバ。 （６４）前記パスゲートは、Ｎ−ＭＯＳＦＥＴを有し、
そのチャンネルは、前記ＮＡＮＤゲートの第１の入力と
前記第２のノードとの間に直列に設けられ、そのゲート
は、前記第１の電源電圧を受ける前記第１の端子に接続
されている、上記（６３）に記載のレベルシフト・ドラ
イバ。
の事項を開示する。 （１）第１の電圧値の入力信号を受ける第１の端子と、
前記入力信号を表すが第２の電圧値の出力信号を送る第
２の端子と、前記第１の端子と前記第２の端子との間に
設けられたパスゲートと、前記第２の電圧値に相当する
第２の電源電圧によってバイアスされ、前記第２の端子
に接続された１つのノードを有するラッチ回路網と、を
備えるレベルシフタ。 （２）前記パスゲートは、ＮチャンネルＭＯＳＦＥＴで
あり、そのドレイン／ソースは、前記第１の端子に接続
され、そのソース／ドレインは、前記第２の端子に接続
され、そのゲートは、前記第１の電圧値に相当する第１
の電源電圧を受ける第１の電源ノードに接続された、上
記（１）に記載のレベルシフタ。 （３）前記第２の電圧値は、前記第１の電圧値よりも大
きい、上記（２）に記載のレベルシフタ。 （４）前記第２の電圧値は、前記第１の電圧値よりも大
きい、上記（１）に記載のレベルシフタ。 （５）前記ラッチ回路網は、２つのインバータを有し、
これらインバータは、互いに直列ループに接続され、前
記第２の電源電圧によってバイアスされ、前記２つのイ
ンバータの間にあり、前記第２の端子に接続された１つ
のノードを有する、上記（１）に記載のレベルシフタ。 （６）前記２つのインバータのうち、出力が前記第２の
端子に接続されたインバータの出力・供給／流通・電流
が、前記入力信号に関連した流通／供給・電流より小さ
く、前記パスゲートを経る前記入力信号は、前記２つの
インバータにより与えられる前記ラッチ回路網の状態を
変える、十分な電流を流す／供給することのできる、上
記（５）に記載のレベルシフタ。 （７）前記パスゲートは、ＮチャンネルＭＯＳＦＥＴで
あり、そのドレイン／ソースは、前記第１の端子に接続
され、そのソース／ドレインは、前記第２の端子に接続
され、そのゲートは、前記第１の電圧値に相当する第１
の電源電圧を受ける第１の電源ノードに接続されてい
る、上記（５）に記載のレベルシフタ。 （８）前記２つのインバータのうちの第１のインバータ
は、前記第２の端子にゲートが接続され、前記第２の電
源電圧を受ける第２の電源ノードにソースが接続され、
中間ノードにドレインが接続された第１のＰ−ＭＯＳＦ
ＥＴと、前記第２の端子にゲートが接続され、グランド
にソースが接続され、前記中間ノードにドレインが接続
された第１のＮ−ＭＯＳＦＥＴと、前記２つのインバー
タのうちの第２のインバータは、前記第２の電源電圧を
受ける前記第２の電源ノードにソースが接続され、前記
中間ノードにゲートが接続され、前記第２の端子にドレ
インが接続された第２のＰ−ＭＯＳＦＥＴと、前記中間
ノードにゲートが接続され、グランドにソースが接続さ
れ、前記第２の端子にドレインが接続された第２のＮ−
ＭＯＳＦＥＴと、を有する上記（５）に記載のレベルシ
フタ。 （９）前記第２のＰ−ＭＯＳＦＥＴのチャンネル・オン
抵抗は十分に高くて、前記第２のＰ−ＭＯＳＦＥＴが完
全にＯＮになると、前記第２の端子へのその電流供給能
力は、前記パスゲートを経て前記入力信号により流すこ
とのできる電流より小さく、前記第２のＮ−ＭＯＳＦＥ
Ｔのチャンネル・オン抵抗は十分に高くて、前記第２の
Ｎ−ＭＯＳＦＥＴが完全にＯＮになると、前記第２端子
でのその電流を流す能力は、前記パスゲートを経て前記
入力信号によって供給できる電流より小さい、上記
（８）に記載のレベルシフタ。 （１０）前記パスゲートは、第３のＮ−ＭＯＳＦＥＴよ
りなり、そのドレイン／ソースは、前記第１の端子に接
続され、そのソース／ドレインは、前記第２の端子に接
続され、そのゲートは、前記第１の電圧値に相当する第
１の電源電圧を受ける第１の電源ノードに接続された、
上記（８）に記載のレベルシフタ。 （１１）第１の電圧値の入力信号を受ける第１の端子
と、前記入力信号を表すが第２の電圧値の出力信号を送
る第２の端子と、前記第１の電圧値に相当する第１の電
源電圧を与える第１の電源ノードと、前記第２の電圧値
に相当する第２の電源電圧を与える第２の電源ノード
と、前記第１の端子と前記第２の端子との間に設けられ
たパスゲートと、前記第２の電源電圧を受ける前記第２
の電源ノードにソースが接続され、前記第２の端子にゲ
ートが接続され、中間ノードにドレインが接続された第
１のＰ−ＭＯＳＦＥＴと、グランドにソースが接続さ
れ、前記入力信号を直接に受ける前記第１の端子にゲー
トが接続され、前記中間ノードにドレインが接続された
第１のＮ−ＭＯＳＦＥＴと、前記第２の電源電圧を受け
る前記第２の電源ノードにソースが接続され、前記中間
ノードにゲートが接続され、前記第２の端子にドレイン
が接続された第２のＰ−ＭＯＳＦＥＴと、グランドにソ
ースが接続され、前記中間ノードにゲートが接続され、
前記第２の端子にドレインが接続された第２のＮ−ＭＯ
ＳＦＥＴと、を備えるレベルシフタ。 （１２）前記第２のＰ−ＭＯＳＦＥＴのチャンネル・オ
ン抵抗は十分に高くて、前記第２のＰ−ＭＯＳＦＥＴが
完全にＯＮになると、前記第２の端子へのその電流供給
能力は、前記パスゲートを経て前記入力信号により流す
ことのできる電流より小さい、上記（１１）に記載のレ
ベルシフタ。 （１３）前記パスゲートは、第３のＮ−ＭＯＳＦＥＴよ
りなり、そのドレイン／ソースは、前記第１の端子に接
続され、そのソース／ドレインは、前記第２の端子に接
続され、そのゲートは、前記第１の電源電圧を受ける第
１の電源ノードに接続された、上記（１１）に記載のレ
ベルシフタ。 （１４）前記第２の電圧値は、前記第１の電圧値よりも
大きい、上記（１１）に記載のレベルシフタ。 （１５）第１の電圧値の入力信号を受ける第１の端子
と、前記入力信号を表すが第２の電圧値の出力信号を送
る第２の端子と、前記第１の電圧値に相当する第１の電
源電圧を与える第１の電源ノードと、前記第２の電圧値
に相当する第２の電源電圧を与える第２の電源ノード
と、前記第１の端子と前記第２の端子との間に設けられ
たパスゲートと、前記第２の電源電圧を受ける前記第２
の電源ノードにソースが接続され、前記第２の端子にゲ
ートが接続され、中間ノードにドレインが接続された第
１のＰ−ＭＯＳＦＥＴと、グランドにソースが接続さ
れ、前記入力信号を直接に受ける前記第１の端子にゲー
トが接続され、前記中間ノードにドレインが接続された
第１のＮ−ＭＯＳＦＥＴと、前記第２の電源電圧を受け
る前記第２の電源ノードにソースが接続され、前記中間
ノードにゲートが接続され、前記第２の端子にドレイン
が接続された第２のＰ−ＭＯＳＦＥＴと、を備えるレベ
ルシフタ。 （１６）前記第２のＰ−ＭＯＳＦＥＴのチャンネル・オ
ン抵抗は十分に高くて、前記第２のＰ−ＭＯＳＦＥＴが
完全にＯＮになると、前記第２の端子へのその電流供給
能力は、前記パスゲートを経て前記入力信号により流す
ことのできる電流より小さい、上記（１５）に記載のレ
ベルシフタ。 （１７）前記パスゲートは、第３のＮ−ＭＯＳＦＥＴよ
りなり、そのドレイン／ソースは、前記第１の端子に接
続され、そのソース／ドレインは、前記第２の端子に接
続され、そのゲートは、前記第１の電源電圧を受ける第
１の電源ノードに接続された、上記（１５）に記載のレ
ベルシフタ。 （１８）前記第２の電圧値は、前記第１の電圧値よりも
大きい、上記（１５）に記載のレベルシフタ。 （１９）第１の電圧値の入力信号を受ける入力端子と、
前記入力信号を表すが第２の電圧値の出力信号を送る出
力端子と、前記第１の電圧値に相当する第１の電源電圧
を与える第１の電源ノードと、前記第２の電圧値に相当
する第２の電源電圧を与える第２の電源ノードと、前記
第１の端子と第１の中間ノードとの間に設けられたパス
ゲートと、前記第２の電源電圧を受ける前記第２の電源
ノードにソースが接続され、前記第１の中間ノードにゲ
ートが接続され、第２の中間ノードにドレインが接続さ
れた第１のＰ−ＭＯＳＦＥＴと、グランドにソースが接
続され、前記入力信号を直接に受ける前記入力端子にゲ
ートが接続され、前記第２の中間ノードにドレインが接
続された第１のＮ−ＭＯＳＦＥＴと、前記第２の電源ノ
ードと前記第１の中間ノードとの間のゲート可変抵抗路
を与え、前記第２の中間ノードの信号に従ってゲートさ
れ、前記出力端子の前記出力信号に従って形成される抵
抗よりなるゲート可変抵抗手段と、前記第２の電源ノー
ドと前記出力端子との間に接続され、前記第１の中間ノ
ードの信号に従って、前記出力端子の前記出力信号をド
ライブするドライバ手段と、を備えるレベルシフト出力
ドライバ。 （２０）前記ゲート可変抵抗手段は、前記第２の電源ノ
ードにバイアス接続され、入力が前記出力端子に接続さ
れ、出力が第３の中間ノードに接続されたインバータ
と、前記第２の電源電圧を受ける前記第２の電源ノード
にソースが接続され、前記インバータによって反転され
る前記出力信号を受ける前記第３の中間ノードにゲート
が接続され、第４の中間ノードにドレインが接続された
第２のＰ−ＭＯＳＦＥＴと、前記第２の電源電圧を受け
る前記第２の電源ノードにソースが接続され、グランド
にゲートが接続され、前記第４の中間ノードにドレイン
が接続された第３のＰ−ＭＯＳＦＥＴと、前記第４の中
間ノードにソースが接続され、前記第２の中間ノードに
ゲートが接続され、前記第１の中間ノードにドレインが
接続された第４のＰ−ＭＯＳＦＥＴと、を有する上記
（１９）に記載のレベルシフト出力ドライバ。 （２１）前記ドライバ手段は、Ｐ−ＭＯＳＦＥＴよりな
り、そのソースは、前記第２の電源電圧を受ける前記第
２の電源ノードに接続され、そのゲートは、前記第１の
中間ノードに接続され、そのドレインは、前記第１の中
間ノードの信号に従って前記出力信号を与える前記出力
端子に接続された、上記（２０）に記載のレベルシフト
出力ドライバ。 （２２）前記パスゲートは、Ｎ−ＭＯＳＦＥＴよりな
り、そのソース／ドレインは、前記入力信号を受ける前
記入力端子に接続され、そのドレイン／ソースは前記第
１の中間ノードに接続され、そのゲートは、前記第１の
電源電圧を受ける前記第１の電源ノードに接続された、
上記（２０）に記載のレベルシフト出力ドライバ。 （２３）前記第２の電圧値は、前記第１の電圧値よりも
大きい、上記（２２）に記載のレベルシフト出力ドライ
バ。 （２４）前記パスゲートは、Ｎ−ＭＯＳＦＥＴよりな
り、そのソース／ドレインは、前記入力信号を受ける前
記入力端子に接続され、そのドレイン／ソースは前記第
１の中間ノードに接続され、そのゲートは、前記第１の
電源電圧を受ける前記第１の電源ノードに接続された、
上記（１９）に記載のレベルシフト出力ドライバ。 （２５）第１の電源電圧を与える第１の端子と、第１の
電源電圧より大きい第２の電源電圧を与える第２の端子
と、出力端子と、前記出力端子と第２の端子との間に設
けられ、第１のノードに接続されたプルアップ・デバイ
ス・ゲートを有するプルアップ・デバイスと、前記第２
の端子と前記第１のノードとの間に設けられたレベルシ
フト回路と、前記第１の端子に接続され、前記第１の電
源電圧に従って制限された大きさの、第２のノードのプ
リドライブ信号を与えるプルアップ・プリドライブ回路
と、第２のノードと第１のノードとの間に設けられたパ
スゲートと、を備えるレベルシフト・ドライバ。 （２６）前記レベルシフト回路は、前記第２の端子にバ
イアス接続され、前記第２の電源電圧によりバイアスす
るラッチ回路網を有し、このラッチ回路網は、前記第１
のノードに接続されたノードを有する、上記（２５）に
記載のレベルシフト・ドライバ。 （２７）前記ラッチ回路網は、前記第２の端子にバイア
ス接続され、前記第２の電源電圧によりバイアスする第
１および第２のインバータを有し、前記第１のインバー
タの出力は、前記第２のインバータの入力に接続され、
前記第２のインバータの出力は、前記第１のインバータ
の入力および前記第１のノードに接続されている、上記
（２６）に記載のレベルシフト・ドライバ。 （２８）前記パスゲートは、Ｎ−ＭＯＳＦＥＴよりな
り、そのソース／ドレインは、前記第２のノードに接続
され、そのドレイン／ソースは、前記第１のノードに接
続され、そのゲートは、前記第１の電源電圧を受ける前
記第１の端子に接続された、上記（２７）に記載のレベ
ルシフト・ドライバ。 （２９）前記プルアップ・デバイスは、Ｐ−ＭＯＳＦＥ
Ｔよりなり、そのソースは、前記第２の電源電圧を受け
る前記第２の端子に接続され、そのドレインは前記出力
端子に接続され、そのゲートは前記第１のノードに接続
された、上記（２８）に記載のレベルシフト・ドライ
バ。 （３０）前記パスゲートは、Ｎ−ＭＯＳＦＥＴよりな
り、そのソース／ドレインは、前記第２のノードに接続
され、そのドレイン／ソースは、前記第１のノードに接
続され、そのゲートは、前記第１の電源電圧を受ける前
記第１の端子に接続された、上記（２５）に記載のレベ
ルシフト・ドライバ。 （３１）前記レベルシフト回路は、前記第２の電源電圧
を受ける前記第２の端子にソースが接続され、前記第１
のノードにゲートが接続され、中間ノードにドレインが
接続された第１のＰ−ＭＯＳＦＥＴと、グランドにソー
スが接続され、前記第２のノードにゲートが接続され、
前記中間ノードにドレインが接続された第１のＮ−ＭＯ
ＳＦＥＴと、前記第２の電源電圧を受ける前記第２の端
子にソースが接続され、前記中間ノードにゲートが接続
され、前記第１のノードにドレインが接続された第２の
Ｐ−ＭＯＳＦＥＴと、グランドにソースが接続され、前
記中間ノードにゲートが接続され、前記第１のノードに
ドレインが接続された第２のＮ−ＭＯＳＦＥＴと、を有
する、上記（２５）に記載のレベルシフト・ドライバ。 （３２）前記パスゲートは、Ｎ−ＭＯＳＦＥＴよりな
り、そのソース／ドレインは、第２のノードに接続さ
れ、そのドレイン／ソースは、第１のノードに接続さ
れ、そのゲートは、前記第１の電源電圧を受ける前記第
１の端子に接続された、上記（３１）に記載のレベルシ
フト・ドライバ。 （３３）前記プルアップ・デバイスは、Ｐ−ＭＯＳＦＥ
Ｔよりなり、そのソースは、前記第２の電源電圧を受け
る前記第２の端子に接続され、そのドレインは前記出力
端子に接続され、そのゲートは前記第１のノードに接続
された、上記（３２）に記載のレベルシフト・ドライ
バ。 （３４）前記レベルシフト回路は、前記第２の電源電圧
を受ける前記第２の端子にソースが接続され、前記第１
のノードにゲートが接続され、中間ノードにドレインが
接続された第１のＰ−ＭＯＳＦＥＴと、グランドにソー
スが接続され、前記第２のノードにゲートが接続され、
前記中間ノードにドレインが接続された第１のＮ−ＭＯ
ＳＦＥＴと、前記第２の電源電圧を受ける前記第２の端
子にソースが接続され、前記中間ノードにゲートが接続
され、前記第１のノードにドレインが接続された第２の
Ｐ−ＭＯＳＦＥＴと、を有する、上記（２５）に記載の
レベルシフト・ドライバ。 （３５）前記第２のＰ−ＭＯＳＦＥＴは、前記プルアッ
プ・プリドライバ回路の電流を流す能力よりも小さい電
流を供給する能力を有する、上記（３４）に記載のレベ
ルシフト・ドライバ。 （３６）前記パスゲートは、Ｎ−ＭＯＳＦＥＴよりな
り、そのソース／ドレインは、前記第２のノードに接続
され、そのドレイン／ソースは、前記第１のノードに接
続され、そのゲートは、前記第１の電源電圧を受ける前
記第１の端子に接続された、上記（３４）に記載のレベ
ルシフト・ドライバ。 （３７）前記プルアップ・デバイスは、Ｐ−ＭＯＳＦＥ
Ｔよりなり、そのソースは、前記第２の電源電圧を受け
る前記第２の端子に接続され、そのドレインは前記出力
端子に接続され、そのゲートは前記第１のノードに接続
された、上記（３６）に記載のレベルシフト・ドライ
バ。 （３８）前記レベルシフト回路は、前記第２の電源電圧
を受ける前記第２の端子にソースが接続され、前記第１
のノードにゲートが接続され、第１の中間ノードにドレ
インが接続された第１のＰ−ＭＯＳＦＥＴと、グランド
にソースが接続され、前記第２のノードにゲートが接続
され、前記第１の中間ノードにドレインが接続された第
１のＮ−ＭＯＳＦＥＴと、前記第２の電源ノードと前記
第１の中間ノードとの間に配置され、前記第１の中間ノ
ードの信号に従ってゲートされ、前記出力端子の前記出
力信号に従って形成される抵抗よりなるゲート可変抵抗
手段と、を有する、上記（２５）に記載のレベルシフト
・ドライバ。 （３９）前記ゲート可変抵抗手段は、前記第２の端子に
バイアス接続され、前記第２の電源電圧によってバイア
スするインバータであって、その入力が前記出力端子に
接続され、その出力が第２の中間ノードに接続されたイ
ンバータと、前記第２の電源電圧を受ける前記第２の電
源ノードにソースが接続され、インバータによって反転
される前記出力信号を受ける前記第２の中間ノードにゲ
ートが接続され、第３の中間ノードにドレインが接続さ
れた第２のＰ−ＭＯＳＦＥＴと、前記第２の電源電圧を
受ける前記第２の端子にソースが接続され、グランドに
ゲートが接続され、前記第３の中間ノードにドレインが
接続された第３のＰ−ＭＯＳＦＥＴと、前記第３の中間
ノードにソースが接続され、前記第１の中間ノードにゲ
ートが接続され、前記第１のノードにドレインが接続さ
れた第４のＰ−ＭＯＳＦＥＴと、を有する、上記（３
８）に記載のレベルシフト・ドライバ。 （４０）前記パスゲートは、Ｎ−ＭＯＳＦＥＴよりな
り、そのソース／ドレインは、前記第２のノードに接続
され、そのドレイン／ソースは、前記第１のノードに接
続され、そのゲートは、前記第１の電源電圧を受ける前
記第１の端子に接続された、上記（３９）に記載のレベ
ルシフト・ドライバ。 （４１）前記プルアップ・デバイスは、Ｐ−ＭＯＳＦＥ
Ｔよりなり、そのソースは、前記第２の電源電圧を受け
る前記第２の端子に接続され、そのドレインは前記出力
端子に接続され、そのゲートは前記第１のノードに接続
されている、上記（４０）に記載のレベルシフト・ドラ
イバ。 （４２）前記プルアップ・プリドライバ回路は、前記第
１の端子にバイアス接続され、前記第１の電源電圧によ
ってバイアスするＮＡＮＤゲートを有し、このＮＡＮＤ
ゲートは、データ入力信号とイネーブル入力信号をそれ
ぞれ受ける第１および第２の入力を有し、前記ＮＡＮＤ
ゲートは、ＮＡＮＤ機能ごとに前記データ入力信号と前
記イネーブル入力信号とを論理的に組合せて、前記第２
ノードに接続された出力に前記プリドライブ信号を与え
る、上記（２５）に記載のレベルシフト・ドライバ。 （４３）前記第２のノードに接続され、前記データ入力
信号の遷移に続いて、前記第２のノードの放電速度を制
限するｄｉ／ｄｔコントローラをさらに備える、上記
（４２）に記載のレベルシフト・ドライバ。 （４４）前記ｄｉ／ｄｔコントローラは、前記出力端子
の出力信号がローのとき、および前記ＮＡＮＤゲートの
第１の入力のデータ入力信号がハイのときイネーブルさ
れ、前記ＮＡＮＤゲートの電流を流す能力の大きさより
も小さい大きさの前記第２のノードに電流を供給する電
流源手段を有する、上記（４３）に記載のレベルシフト
・ドライバ。 （４５）前記電流源手段は、前記第２の端子と第３のノ
ードとの間に設けられた抵抗を与える抵抗手段を有し、
第１のＰ−ＭＯＳＦＥＴおよび第１のＮ−ＭＯＳＦＥＴ
を有し、各チャンネルは、電気的に互いに直列であり、
前記第３のノードとグランドとの間の電気的通路内にあ
り、前記第１のＰ−ＭＯＳＦＥＴのゲートは、前記出力
信号を受ける前記出力端子に接続され、前記第１のＮ−
ＭＯＳＦＥＴのゲートは、前記ＮＡＮＤゲートの第１の
入力に接続されて、データ入力信号を受け、前記第２の
端子と前記第２のノードとの間に設けられ、ゲートが前
記第３のノードに接続された第２のＰ−ＭＯＳＦＥＴを
有する、上記（４４）に記載のレベルシフト・ドライ
バ。 （４６）前記抵抗手段の抵抗値を、前記第２のＰ−ＭＯ
ＳＦＥＴによって、前記第２のノードに供給される電流
に対する前記大きさに影響を与えるように設定する、上
記（４５）に記載のレベルシフト・ドライバ。 （４７）前記ｄｉ／ｄｔコントローラは、第２のＮ−Ｍ
ＯＳＦＥＴをさらに有し、そのチャンネルは、前記第３
ノードとグランドとの間で、前記第１のＰ−ＭＯＳＦＥ
Ｔおよび前記第１のＮ−ＭＯＳＦＥＴと電気的に直列で
あり、そのゲートは、イネーブル入力信号を受ける前記
ＮＡＮＤゲートの第２の入力に接続された、上記（４
４）に記載のレベルシフト・ドライバ。 （４８）第１の電源電圧を与える第１の端子と、第１の
電源電圧より大きい第２の電源電圧を与える第２の端子
と、出力端子と、前記出力端子と第２の端子との間に設
けられ、第１のノードに接続されたプルアップ・デバイ
ス・ゲートを有するプルアップ・デバイスと、前記第２
の端子にバイアス接続され、前記第２の電源電圧によっ
てバイアスするＮＡＮＤゲートであって、データ信号と
イネーブル信号をそれぞれ受ける第１および第２の入力
を有し、ＮＡＮＤ論理機能ごとに前記データ信号と前記
イネーブル信号とを論理的に組合せて、第１ノードに接
続された出力に論理出力信号を与えるＮＡＮＤゲート
と、第２のノードに、低値のデータ信号を受け、そのレ
ベルシフトを与えて、前記ＮＡＮＤゲートの第１の入力
に前記データ信号を与える第１のレベルシフタと、低値
のイネーブル信号を受け、そのレベルシフタを与えて、
前記ＮＡＮＤゲートの第２の入力に前記イネーブル信号
を与える第２のレベルシフタと、を備えるレベルシフト
・ドライバ。 （４９）前記第１のノードに接続され、前記第１のノー
ドの放電速度を制限するｄｉ／ｄｔコントローラをさら
に備える、上記（４８）に記載のレベルシフト・ドライ
バ。 （５０）前記ｄｉ／ｄｔコントローラは、前記出力端子
の出力信号がローのとき、および前記ＮＡＮＤゲートの
第１の入力のデータ信号がハイのときイネーブルされ、
前記ＮＡＮＤゲートの電流を流す能力の大きさよりも小
さい大きさの前記第１のノードに電流を供給する電流源
手段を有する、上記（４９）に記載のレベルシフト・ド
ライバ。 （５１）前記電流源手段は、前記第２の端子と第４のノ
ードとの間に抵抗を与える抵抗手段を備え、第１のＰ−
ＭＯＳＦＥＴおよび第１のＮ−ＭＯＳＦＥＴを備え、各
チャンネルは、電気的に互いに直列であり、前記第４の
ノードとグランドとの間の電気的通路内にあり、前記第
１のＰ−ＭＯＳＦＥＴのゲートは、前記出力端子に接続
され、前記第１のＮ−ＭＯＳＦＥＴのゲートは、前記Ｎ
ＡＮＤゲートの第１の入力に接続されて、関連するデー
タ信号を受け、前記第２の端子と前記第１のノードとの
間に設けられ、ゲートが前記第４のノードに接続されて
いる、第２のＰ−ＭＯＳＦＥＴを備える、上記（５０）
に記載のレベルシフト・ドライバ。 （５２）前記電流源手段は、第２のＮ−ＭＯＳＦＥＴを
さらに有し、そのチャンネルは、前記第４ノードとグラ
ンドとの間で、前記第１のＰ−ＭＯＳＦＥＴおよび前記
第１のＮ−ＭＯＳＦＥＴのチャンネルと電気的に直列で
あり、そのゲートは、関連するイネーブル入力信号を受
ける前記ＮＡＮＤゲートの第２の入力に接続された、上
記（５１）に記載のレベルシフト・ドライバ。 （５３）前記第１のレベルシフト回路は、前記第２の端
子にバイアス結合され、前記第２の電源電圧によってバ
イアスする第１および第２のインバータを有し、前記第
１のインバータの出力は、前記第２のインバータの入力
に接続され、前記第２のインバータの出力は、前記第１
のインバータの入力および前記ＮＡＮＤゲートの第１の
入力に接続され、前記ＮＡＮＤゲートの第１の入力と前
記第２のノードとの間に設けられたパスゲートを有す
る、上記（４９）に記載のレベルシフト・ドライバ。 （５４）前記パスゲートは、Ｎ−ＭＯＳＦＥＴよりな
り、そのチャンネルは、前記ＮＡＮＤゲートの第１の入
力と前記第２のノードとの間に直列に設けられ、そのゲ
ートは、前記第１の電源電圧を受ける前記第１の端子に
接続されている、上記（５３）に記載のレベルシフト・
ドライバ。 （５５）前記第１のレベルシフト回路は、前記第２の電
源電圧を受ける前記第２の端子にソースが接続され、前
記ＮＡＮＤゲートの第１の入力にゲートが接続され、中
間ノードにドレインが接続された第１のＰ−ＭＯＳＦＥ
Ｔと、グランドにソースが接続され、前記第２のノード
にゲートが接続され、前記中間ノードにドレインが接続
された第１のＮ−ＭＯＳＦＥＴと、前記第２の電源電圧
を受ける前記第２の端子にソースが接続され、前記中間
ノードにゲートが接続され、前記ＮＡＮＤゲートの第１
の入力にドレインが接続された第２のＰ−ＭＯＳＦＥＴ
と、グランドにソースが接続され、前記中間ノードにゲ
ートが接続され、前記ＮＡＮＤゲートの第１の入力にド
レインが接続された第２のＮ−ＭＯＳＦＥＴと、前記Ｎ
ＡＮＤゲートの第１の入力と前記第２のノードとの間に
設けられたパスゲートと、を有する上記（４９）に記載
のレベルシフト・ドライバ。 （５６）前記パスゲートは、Ｎ−ＭＯＳＦＥＴよりな
り、そのチャンネルは、前記ＮＡＮＤゲートの第１の入
力と前記第２のノードとの間に直列に設けられ、そのゲ
ートは、前記第１の電源電圧を受ける前記第１の端子に
接続された、上記（５５）に記載のレベルシフト・ドラ
イバ。 （５７）前記第１のレベルシフト回路は、前記第２の電
源電圧を受ける前記第２の端子にソースが接続され、前
記ＮＡＮＤゲートの第１の入力にゲートが接続され、中
間ノードにドレインが接続された第１のＰ−ＭＯＳＦＥ
Ｔと、グランドにソースが接続され、前記第２のノード
にゲートが接続され、前記中間ノードにドレインが接続
された第１のＮ−ＭＯＳＦＥＴと、前記第２の電源電圧
を受ける前記第２の端子にソースが接続され、前記中間
ノードにゲートが接続され、前記ＮＡＮＤゲートの第１
の入力にドレインが接続された第２のＰ−ＭＯＳＦＥＴ
と、前記ＮＡＮＤゲートの第１の入力と前記第２のノー
ドとの間に設けられたパスゲートと、を有する上記（４
９）に記載のレベルシフト・ドライバ。 （５８）前記パスゲートは、Ｎ−ＭＯＳＦＥＴよりな
り、そのチャンネルは、前記ＮＡＮＤゲートの第１の入
力と前記第２のノードとの間に直列に設けられ、そのゲ
ートは、前記第１の電源電圧を受ける前記第１の端子に
接続された、上記（５７）に記載のレベルシフト・ドラ
イバ。 （５９）前記第１のレベルシフト回路は、前記第２の端
子にバイアス結合され、前記第２の電源電圧によってバ
イアスする第１および第２のインバータを有し、第１の
インバータの出力は、第２のインバータの入力に接続さ
れ、第２のインバータの出力は、第１のインバータの入
力および前記ＮＡＮＤゲートの第１の入力に接続され、
前記ＮＡＮＤゲートの第１の入力と前記第２のノードと
の間に設けられたパスゲートを有する、上記（４８）に
記載のレベルシフト・ドライバ。 （６０）前記パスゲートは、Ｎ−ＭＯＳＦＥＴよりな
り、そのチャンネルは、前記ＮＡＮＤゲートの第１の入
力と前記第２のノードとの間に直列に設けられ、そのゲ
ートは、前記第１の電源電圧を受ける前記第１の端子に
接続されている、上記（５９）に記載のレベルシフト・
ドライバ。 （６１）前記第１のレベルシフト回路は、前記第２の電
源電圧を受ける前記第２の端子にソースが接続され、前
記ＮＡＮＤゲートの第１の入力にゲートが接続され、中
間ノードにドレインが接続された第１のＰ−ＭＯＳＦＥ
Ｔと、グランドにソースが接続され、前記第２のノード
にゲートが接続され、前記中間ノードにドレインが接続
された第１のＮ−ＭＯＳＦＥＴと、前記第２の電源電圧
を受ける前記第２の端子にソースが接続され、前記中間
ノードにゲートが接続され、前記ＮＡＮＤゲートの第１
の入力にドレインが接続された第２のＰ−ＭＯＳＦＥＴ
と、グランドにソースが接続され、前記中間ノードにゲ
ートが接続され、前記ＮＡＮＤゲートの第１の入力にド
レインが接続された第２のＮ−ＭＯＳＦＥＴと、前記Ｎ
ＡＮＤゲートの第１の入力と前記第２のノードとの間に
設けられたパスゲートと、を有する上記（４８）に記載
のレベルシフト・ドライバ。 （６２）前記パスゲートは、Ｎ−ＭＯＳＦＥＴよりな
り、そのチャンネルは、前記ＮＡＮＤゲートの第１の入
力と前記第２のノードとの間に直列に設けられ、そのゲ
ートは、前記第１の電源電圧を受ける前記第１の端子に
接続された、上記（６１）に記載のレベルシフト・ドラ
イバ。 （６３）前記第１のレベルシフト回路は、前記第２の電
源電圧を受ける前記第２の端子にソースが接続され、前
記ＮＡＮＤゲートの第１の入力にゲートが接続され、中
間ノードにドレインが接続された第１のＰ−ＭＯＳＦＥ
Ｔと、グランドにソースが接続され、前記第２のノード
にゲートが接続され、前記中間ノードにドレインが接続
された第１のＮ−ＭＯＳＦＥＴと、前記第２の電源電圧
を受ける前記第２の端子にソースが接続され、前記中間
ノードにゲートが接続され、前記ＮＡＮＤゲートの第１
の入力にドレインが接続された第２のＰ−ＭＯＳＦＥＴ
と、前記ＮＡＮＤゲートの第１の入力と前記第２のノー
ドとの間に設けられたパスゲートと、を有する上記（４
８）に記載のレベルシフト・ドライバ。 （６４）前記パスゲートは、Ｎ−ＭＯＳＦＥＴを有し、
そのチャンネルは、前記ＮＡＮＤゲートの第１の入力と
前記第２のノードとの間に直列に設けられ、そのゲート
は、前記第１の電源電圧を受ける前記第１の端子に接続
されている、上記（６３）に記載のレベルシフト・ドラ
イバ。
【図１】本発明のレベルシフト回路を示す図である。
【図２】図１のレベルシフト回路の簡略図である。
【図３】本発明の他のレベルシフト回路を示す図であ
る。
る。
【図４】図３のレベルシフト回路の簡略図である。
【図５】本発明のさらに他のレベルシフト回路を示す図
である。
である。
【図６】図５のレベルシフト回路の簡略図である。
【図７】改善された応答性のための回路を有する本発明
の他のレベルシフト回路を示す図である。
の他のレベルシフト回路を示す図である。
【図８】本発明のレベルシフト回路のさらに他の実施例
の一部を示す図である。
の一部を示す図である。
【図９】図８のレベルシフト回路の残りの部分を示す図
である。
である。
【図１０】図８および図９のレベルシフト回路の簡略図
である。
である。
【図１１】本発明のレベルシフト回路のさらに他の実施
例を示す図である。
例を示す図である。
５０ レベルシフト回路 ５０″ ラッチ回路網 ５２，５２′ プリドライバ １１６，１１８ ｄｉ／ｄｔコントローラ
フロントページの続き (72)発明者 ダグラス・ウィラード・スタウト アメリカ合衆国 05468 バーモント州 ミルトンシェルダン ロード 38
Claims (18)
- 【請求項１】第１の電圧値の入力信号を受ける第１の端
子と、 前記入力信号を表すが第２の電圧値の出力信号を送る第
２の端子と、 前記第１の端子と前記第２の端子との間に設けられたパ
スゲートと、 前記第２の電圧値に相当する第２の電源電圧によってバ
イアスされ、前記第２の端子に接続された１つのノード
を有するラッチ回路網と、を備えるレベルシフタ。 - 【請求項２】前記パスゲートは、ＮチャンネルＭＯＳＦ
ＥＴであり、そのドレイン／ソースは、前記第１の端子
に接続され、そのソース／ドレインは、前記第２の端子
に接続され、そのゲートは、前記第１の電圧値に相当す
る第１の電源電圧を受ける第１の電源ノードに接続され
た、請求項１記載のレベルシフタ。 - 【請求項３】前記第２の電圧値は、前記第１の電圧値よ
りも大きい、請求項１記載のレベルシフタ。 - 【請求項４】前記ラッチ回路網は、２つのインバータを
有し、これらインバータは、互いに直列ループに接続さ
れ、前記第２の電源電圧によってバイアスされ、前記２
つのインバータの間にあり、前記第２の端子に接続され
た１つのノードを有する、請求項１記載のレベルシフ
タ。 - 【請求項５】前記２つのインバータのうち、出力が前記
第２の端子に接続されたインバータの出力・供給／流通
・電流が、前記入力信号に関連した流通／供給・電流よ
り小さく、前記パスゲートを経る前記入力信号は、前記
２つのインバータにより与えられる前記ラッチ回路網の
状態を変える、十分な電流を流す／供給することのでき
る、請求項４記載のレベルシフタ。 - 【請求項６】前記パスゲートは、ＮチャンネルＭＯＳＦ
ＥＴであり、そのドレイン／ソースは、前記第１の端子
に接続され、そのソース／ドレインは、前記第２の端子
に接続され、そのゲートは、前記第１の電圧値に相当す
る第１の電源電圧を受ける第１の電源ノードに接続され
ている、請求項４記載のレベルシフタ。 - 【請求項７】前記２つのインバータのうちの第１のイン
バータは、 前記第２の端子にゲートが接続され、前記第２の電源電
圧を受ける第２の電源ノードにソースが接続され、中間
ノードにドレインが接続された第１のＰ−ＭＯＳＦＥＴ
と、 前記第２の端子にゲートが接続され、グランドにソース
が接続され、前記中間ノードにドレインが接続された第
１のＮ−ＭＯＳＦＥＴと、 前記２つのインバータのうちの第２のインバータは、 前記第２の電源電圧を受ける前記第２の電源ノードにソ
ースが接続され、前記中間ノードにゲートが接続され、
前記第２の端子にドレインが接続された第２のＰ−ＭＯ
ＳＦＥＴと、 前記中間ノードにゲートが接続され、グランドにソース
が接続され、前記第２の端子にドレインが接続された第
２のＮ−ＭＯＳＦＥＴと、を有する請求項４記載のレベ
ルシフタ。 - 【請求項８】前記第２のＰ−ＭＯＳＦＥＴのチャンネル
・オン抵抗は十分に高くて、前記第２のＰ−ＭＯＳＦＥ
Ｔが完全にＯＮになると、前記第２の端子へのその電流
供給能力は、前記パスゲートを経て前記入力信号により
流すことのできる電流より小さく、 前記第２のＮ−ＭＯＳＦＥＴのチャンネル・オン抵抗は
十分に高くて、前記第２のＮ−ＭＯＳＦＥＴが完全にＯ
Ｎになると、前記第２端子でのその電流を流す能力は、
前記パスゲートを経て前記入力信号によって供給できる
電流より小さい、請求項７記載のレベルシフタ。 - 【請求項９】前記パスゲートは、第３のＮ−ＭＯＳＦＥ
Ｔよりなり、そのドレイン／ソースは、前記第１の端子
に接続され、そのソース／ドレインは、前記第２の端子
に接続され、そのゲートは、前記第１の電圧値に相当す
る第１の電源電圧を受ける第１の電源ノードに接続され
た、請求項７記載のレベルシフタ。 - 【請求項１０】第１の電圧値の入力信号を受ける第１の
端子と、 前記入力信号を表すが第２の電圧値の出力信号を送る第
２の端子と、 前記第１の電圧値に相当する第１の電源電圧を与える第
１の電源ノードと、 前記第２の電圧値に相当する第２の電源電圧を与える第
２の電源ノードと、 前記第１の端子と前記第２の端子との間に設けられたパ
スゲートと、 前記第２の電源電圧を受ける前記第２の電源ノードにソ
ースが接続され、前記第２の端子にゲートが接続され、
中間ノードにドレインが接続された第１のＰ−ＭＯＳＦ
ＥＴと、 グランドにソースが接続され、前記入力信号を直接に受
ける前記第１の端子にゲートが接続され、前記中間ノー
ドにドレインが接続された第１のＮ−ＭＯＳＦＥＴと、 前記第２の電源電圧を受ける前記第２の電源ノードにソ
ースが接続され、前記中間ノードにゲートが接続され、
前記第２の端子にドレインが接続された第２のＰ−ＭＯ
ＳＦＥＴと、 グランドにソースが接続され、前記中間ノードにゲート
が接続され、前記第２の端子にドレインが接続された第
２のＮ−ＭＯＳＦＥＴと、を備えるレベルシフタ。 - 【請求項１１】第１の電圧値の入力信号を受ける第１の
端子と、 前記入力信号を表すが第２の電圧値の出力信号を送る第
２の端子と、 前記第１の電圧値に相当する第１の電源電圧を与える第
１の電源ノードと、 前記第２の電圧値に相当する第２の電源電圧を与える第
２の電源ノードと、 前記第１の端子と前記第２の端子との間に設けられたパ
スゲートと、 前記第２の電源電圧を受ける前記第２の電源ノードにソ
ースが接続され、前記第２の端子にゲートが接続され、
中間ノードにドレインが接続された第１のＰ−ＭＯＳＦ
ＥＴと、 グランドにソースが接続され、前記入力信号を直接に受
ける前記第１の端子にゲートが接続され、前記中間ノー
ドにドレインが接続された第１のＮ−ＭＯＳＦＥＴと、 前記第２の電源電圧を受ける前記第２の電源ノードにソ
ースが接続され、前記中間ノードにゲートが接続され、
前記第２の端子にドレインが接続された第２のＰ−ＭＯ
ＳＦＥＴと、を備えるレベルシフタ。 - 【請求項１２】第１の電圧値の入力信号を受ける入力端
子と、 前記入力信号を表すが第２の電圧値の出力信号を送る出
力端子と、 前記第１の電圧値に相当する第１の電源電圧を与える第
１の電源ノードと、 前記第２の電圧値に相当する第２の電源電圧を与える第
２の電源ノードと、 前記第１の端子と第１の中間ノードとの間に設けられた
パスゲートと、 前記第２の電源電圧を受ける前記第２の電源ノードにソ
ースが接続され、前記第１の中間ノードにゲートが接続
され、第２の中間ノードにドレインが接続された第１の
Ｐ−ＭＯＳＦＥＴと、 グランドにソースが接続され、前記入力信号を直接に受
ける前記入力端子にゲートが接続され、前記第２の中間
ノードにドレインが接続された第１のＮ−ＭＯＳＦＥＴ
と、 前記第２の電源ノードと前記第１の中間ノードとの間の
ゲート可変抵抗路を与え、前記第２の中間ノードの信号
に従ってゲートされ、前記出力端子の前記出力信号に従
って形成される抵抗よりなるゲート可変抵抗手段と、 前記第２の電源ノードと前記出力端子との間に接続さ
れ、前記第１の中間ノードの信号に従って、前記出力端
子の前記出力信号をドライブするドライバ手段と、を備
えるレベルシフト出力ドライバ。 - 【請求項１３】第１の電源電圧を与える第１の端子と、 第１の電源電圧より大きい第２の電源電圧を与える第２
の端子と、 出力端子と、 前記出力端子と第２の端子との間に設けられ、第１のノ
ードに接続されたプルアップ・デバイス・ゲートを有す
るプルアップ・デバイスと、 前記第２の端子と前記第１のノードとの間に設けられた
レベルシフト回路と、 前記第１の端子に接続され、前記第１の電源電圧に従っ
て制限された大きさの、第２のノードのプリドライブ信
号を与えるプルアップ・プリドライブ回路と、 第２のノードと第１のノードとの間に設けられたパスゲ
ートと、を備えるレベルシフト・ドライバ。 - 【請求項１４】第１の電源電圧を与える第１の端子と、 第１の電源電圧より大きい第２の電源電圧を与える第２
の端子と、 出力端子と、 前記出力端子と第２の端子との間に設けられ、第１のノ
ードに接続されたプルアップ・デバイス・ゲートを有す
るプルアップ・デバイスと、 前記第２の端子にバイアス接続され、前記第２の電源電
圧によってバイアスするＮＡＮＤゲートであって、デー
タ信号とイネーブル信号をそれぞれ受ける第１および第
２の入力を有し、ＮＡＮＤ論理機能ごとに前記データ信
号と前記イネーブル信号とを論理的に組合せて、前記第
１ノードに接続された出力に論理出力信号を与えるＮＡ
ＮＤゲートと、 第２のノードに、低値のデータ信号を受け、そのレベル
シフトを与えて、前記ＮＡＮＤゲートの第１の入力に前
記データ信号を与える第１のレベルシフタと、 低値のイネーブル信号を受け、そのレベルシフタを与え
て、前記ＮＡＮＤゲートの第２の入力に前記イネーブル
信号を与える第２のレベルシフタと、を備えるレベルシ
フト・ドライバ。 - 【請求項１５】前記第１のノードに接続され、前記第１
のノードの放電速度を制限するｄｉ／ｄｔコントローラ
をさらに備える、請求項１４記載のレベルシフト・ドラ
イバ。 - 【請求項１６】前記第１のレベルシフト回路は、 前記第２の端子にバイアス結合され、前記第２の電源電
圧によってバイアスする第１および第２のインバータを
有し、第１のインバータの出力は、第２のインバータの
入力に接続され、第２のインバータの出力は、第１のイ
ンバータの入力および前記ＮＡＮＤゲートの第１の入力
に接続され、 前記ＮＡＮＤゲートの第１の入力と前記第２のノードと
の間に設けられたパスゲートを有する、請求項１４記載
のレベルシフト・ドライバ。 - 【請求項１７】前記第１のレベルシフト回路は、 前記第２の電源電圧を受ける前記第２の端子にソースが
接続され、前記ＮＡＮＤゲートの第１の入力にゲートが
接続され、中間ノードにドレインが接続された第１のＰ
−ＭＯＳＦＥＴと、 グランドにソースが接続され、前記第２のノードにゲー
トが接続され、前記中間ノードにドレインが接続された
第１のＮ−ＭＯＳＦＥＴと、 前記第２の電源電圧を受ける前記第２の端子にソースが
接続され、前記中間ノードにゲートが接続され、前記Ｎ
ＡＮＤゲートの第１の入力にドレインが接続された第２
のＰ−ＭＯＳＦＥＴと、 グランドにソースが接続され、前記中間ノードにゲート
が接続され、前記ＮＡＮＤゲートの第１の入力にドレイ
ンが接続された第２のＮ−ＭＯＳＦＥＴと、 前記ＮＡＮＤゲートの第１の入力と前記第２のノードと
の間に設けられたパスゲートと、を有する請求項１４記
載のレベルシフト・ドライバ。 - 【請求項１８】前記第１のレベルシフト回路は、 前記第２の電源電圧を受ける前記第２の端子にソースが
接続され、前記ＮＡＮＤゲートの第１の入力にゲートが
接続され、中間ノードにドレインが接続された第１のＰ
−ＭＯＳＦＥＴと、 グランドにソースが接続され、前記第２のノードにゲー
トが接続され、前記中間ノードにドレインが接続された
第１のＮ−ＭＯＳＦＥＴと、 前記第２の電源電圧を受ける前記第２の端子にソースが
接続され、前記中間ノードにゲートが接続され、前記Ｎ
ＡＮＤゲートの第１の入力にドレインが接続された第２
のＰ−ＭＯＳＦＥＴと、 前記ＮＡＮＤゲートの第１の入力と前記第２のノードと
の間に設けられたパスゲートと、を有する請求項１４記
載のレベルシフト・ドライバ。
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|---|---|---|---|
| US08/431,882 US5644265A (en) | 1995-05-01 | 1995-05-01 | Off-chip driver for mixed voltage applications |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7382158B2 (en) | 2006-10-16 | 2008-06-03 | Freescale Semiconductor, Inc. | Level shifter circuit |
| JP2009017436A (ja) * | 2007-07-09 | 2009-01-22 | Nec Electronics Corp | 半導体装置 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6147511A (en) | 1996-05-28 | 2000-11-14 | Altera Corporation | Overvoltage-tolerant interface for integrated circuits |
| US5828231A (en) * | 1996-08-20 | 1998-10-27 | Xilinx, Inc. | High voltage tolerant input/output circuit |
| US6255850B1 (en) | 1997-10-28 | 2001-07-03 | Altera Corporation | Integrated circuit with both clamp protection and high impedance protection from input overshoot |
| US6265926B1 (en) | 1998-05-27 | 2001-07-24 | Altera Corporation | Programmable PCI overvoltage input clamp |
| DE19855054A1 (de) * | 1998-11-28 | 2000-05-31 | E G O Control Systems Gmbh & C | Schaltungseinrichtung für einen elektronischen Leistungsschalter |
| JP2001144603A (ja) * | 1999-11-18 | 2001-05-25 | Oki Micro Design Co Ltd | レベルシフタ回路およびそれを含むデータ出力回路 |
| US6362652B1 (en) | 1999-12-20 | 2002-03-26 | Fujitsu Microelectronics, Inc. | High voltage buffer for submicron CMOS |
| JP3502330B2 (ja) * | 2000-05-18 | 2004-03-02 | Ｎｅｃマイクロシステム株式会社 | 出力回路 |
| GB0121013D0 (en) * | 2001-08-30 | 2001-10-24 | Micron Technology Inc | Combined dynamic logic gate and level shifter and method employing same |
| US7053662B1 (en) * | 2003-02-26 | 2006-05-30 | Cypress Semiconductor Corporation | Method and circuit for high speed transmission gate logic |
| JP3862687B2 (ja) * | 2003-09-09 | 2006-12-27 | 沖電気工業株式会社 | レベルシフタ回路 |
| US7212060B1 (en) | 2005-08-23 | 2007-05-01 | Xilinx, Inc. | Ground bounce protection circuit for a test mode pin |
| US20100013539A1 (en) * | 2006-03-30 | 2010-01-21 | Tte Technology, Inc. | Communication circuit with selectable signal voltage |
| US7564290B2 (en) * | 2007-10-09 | 2009-07-21 | International Business Machines Corporation | Design structure for a high-speed level shifter |
| US8593203B2 (en) * | 2008-07-29 | 2013-11-26 | Qualcomm Incorporated | High signal level compliant input/output circuits |
| US7804334B2 (en) * | 2008-07-29 | 2010-09-28 | Qualcomm Incorporated | High signal level compliant input/output circuits |
| US7772887B2 (en) | 2008-07-29 | 2010-08-10 | Qualcomm Incorporated | High signal level compliant input/output circuits |
| US8138814B2 (en) | 2008-07-29 | 2012-03-20 | Qualcomm Incorporated | High signal level compliant input/output circuits |
| US8106699B2 (en) * | 2008-07-29 | 2012-01-31 | Qualcomm Incorporated | High signal level compliant input/output circuits |
| US20100321083A1 (en) * | 2009-06-22 | 2010-12-23 | International Business Machines Corporation | Voltage Level Translating Circuit |
| US8963609B2 (en) | 2013-03-01 | 2015-02-24 | Arm Limited | Combinatorial circuit and method of operation of such a combinatorial circuit |
| US10622994B2 (en) * | 2018-06-07 | 2020-04-14 | Vishay-Siliconix, LLC | Devices and methods for driving a semiconductor switching device |
| US10608630B1 (en) * | 2018-06-26 | 2020-03-31 | Xilinx, Inc. | Method of increased supply rejection on single-ended complementary metal-oxide-semiconductor (CMOS) switches |
| CN111145800B (zh) * | 2018-11-06 | 2021-11-16 | 华邦电子股份有限公司 | 存储器装置 |
Family Cites Families (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4216390A (en) * | 1978-10-04 | 1980-08-05 | Rca Corporation | Level shift circuit |
| US4419593A (en) * | 1981-06-29 | 1983-12-06 | Honeywell Inc. | Ultra fast driver circuit |
| JPS5891680A (ja) * | 1981-11-26 | 1983-05-31 | Fujitsu Ltd | 半導体装置 |
| US4416143A (en) * | 1982-09-27 | 1983-11-22 | Fouroux Claude H | Connector straightening tool |
| JPS5990292A (ja) * | 1982-11-12 | 1984-05-24 | Toshiba Corp | 電圧変換回路 |
| DE3329874A1 (de) * | 1983-08-18 | 1985-03-07 | Siemens AG, 1000 Berlin und 8000 München | Mos-inverterschaltung |
| DE3688222T2 (de) * | 1985-07-22 | 1993-11-04 | Hitachi Ltd | Halbleitereinrichtung mit bipolarem transistor und isolierschicht-feldeffekttransistor. |
| US4709162A (en) * | 1986-09-18 | 1987-11-24 | International Business Machines Corporation | Off-chip driver circuits |
| US4704549A (en) * | 1986-10-24 | 1987-11-03 | Ncr Corporation | CMOS to ECL converter-buffer |
| US4782250A (en) * | 1987-08-31 | 1988-11-01 | International Business Machines Corporation | CMOS off-chip driver circuits |
| US4820941A (en) * | 1988-02-01 | 1989-04-11 | Texas Instruments Incorporated | Decoder driver circuit for programming high-capacitance lines |
| JP2585348B2 (ja) * | 1988-02-22 | 1997-02-26 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US4958091A (en) * | 1988-06-06 | 1990-09-18 | Micron Technology, Inc. | CMOS voltage converter |
| US4963766A (en) * | 1989-06-28 | 1990-10-16 | Digital Equipment Corporation | Low-voltage CMOS output buffer |
| EP0439149B1 (en) * | 1990-01-23 | 1996-03-27 | Nec Corporation | Semiconductor digital circuits |
| US5151619A (en) * | 1990-10-11 | 1992-09-29 | International Business Machines Corporation | Cmos off chip driver circuit |
| US5144165A (en) * | 1990-12-14 | 1992-09-01 | International Business Machines Corporation | CMOS off-chip driver circuits |
| JP3079515B2 (ja) * | 1991-01-29 | 2000-08-21 | 株式会社東芝 | ゲ−トアレイ装置及び入力回路及び出力回路及び降圧回路 |
| US5128560A (en) * | 1991-03-22 | 1992-07-07 | Micron Technology, Inc. | Boosted supply output driver circuit for driving an all N-channel output stage |
| US5332932A (en) * | 1991-09-16 | 1994-07-26 | Advanced Micro Devices, Inc. | Output driver circuit having reduced VSS/VDD voltage fluctuations |
| US5223751A (en) * | 1991-10-29 | 1993-06-29 | Vlsi Technology, Inc. | Logic level shifter for 3 volt cmos to 5 volt cmos or ttl |
| US5276364A (en) * | 1991-12-13 | 1994-01-04 | Texas Instruments Incorporated | BiCMOS bus interface output driver compatible with a mixed voltage system environment |
| US5266849A (en) * | 1992-02-19 | 1993-11-30 | Hal Computer Systems, Inc. | Tri state buffer circuit for dual power system |
| US5304872A (en) * | 1992-08-10 | 1994-04-19 | Intel Corporation | TTL/CMOS input buffer operable with three volt and five volt power supplies |
| US5276366A (en) * | 1992-10-02 | 1994-01-04 | Motorola, Inc. | Digital voltage level translator circuit |
| US5321324A (en) * | 1993-01-28 | 1994-06-14 | United Memories, Inc. | Low-to-high voltage translator with latch-up immunity |
| US5300835A (en) * | 1993-02-10 | 1994-04-05 | Cirrus Logic, Inc. | CMOS low power mixed voltage bidirectional I/O buffer |
| JP3379601B2 (ja) * | 1993-05-12 | 2003-02-24 | セイコーインスツルメンツ株式会社 | 半導体集積回路装置 |
| JP2922424B2 (ja) * | 1994-07-13 | 1999-07-26 | 松下電器産業株式会社 | 出力回路 |
-
1995
- 1995-05-01 US US08/431,882 patent/US5644265A/en not_active Expired - Lifetime
-
1996
- 1996-04-04 EP EP96480039A patent/EP0741459A2/en not_active Withdrawn
- 1996-04-26 JP JP10806496A patent/JP3429130B2/ja not_active Expired - Fee Related
-
1997
- 1997-03-07 US US08/812,623 patent/US5867052A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7382158B2 (en) | 2006-10-16 | 2008-06-03 | Freescale Semiconductor, Inc. | Level shifter circuit |
| JP2009017436A (ja) * | 2007-07-09 | 2009-01-22 | Nec Electronics Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3429130B2 (ja) | 2003-07-22 |
| EP0741459A2 (en) | 1996-11-06 |
| US5644265A (en) | 1997-07-01 |
| US5867052A (en) | 1999-02-02 |
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