TW202038540A - 高電壓及低電壓發信號輸出驅動器 - Google Patents

高電壓及低電壓發信號輸出驅動器 Download PDF

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穆罕默德 米扎努爾 拉赫曼
普林斯 馬修
安德魯 托麥可
章奇 況
阿許溫 賽瑟拉曼
穆斯塔法 納桂博 阿布杜拉
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Abstract

本發明揭示一種支援高電壓發信號及低電壓發信號之混合式輸出驅動器。該高電壓發信號由一高供電電壓供電，該高供電電壓大於為該低電壓發信號供電之一低供電電壓。

Description

高電壓及低電壓發信號輸出驅動器
本申請案係關於輸出驅動器，且更特定言之，係關於用於高電壓及低電壓發信號之一混合式輸出驅動器。
輸入/輸出標準取決於應用而具有變化之電源電壓。舉例而言，各種供電電壓被用在介於行動電腦(例如，智慧型手機及平板電腦)與同步動態隨機存取記憶體之間的介面的低功率雙倍資料速率(LPDDR)標準中。在LPDDR3標準中，標稱供電電壓為1.2 V，而對於LPDDR4X標準，其為0.6 V。大體而言，對於更現代標準，供電電壓降低以節省電力。因此存在具有相對低供電電壓之I/O標準，及具有相對高供電電壓之彼等標準。行動應用程式之系統單晶片(SoC)的給定輸出驅動器將通常針對視所要I/O標準而定之特定I/O供電電壓：高電壓抑或低電壓供電電壓進行組態。
對於SoC製造商，提供可適應由給定客戶選擇之任何標準(高電壓抑或低電壓)的高電壓/低電壓輸出驅動器將更高效。舉例而言，高電壓輸出驅動器及低電壓驅動器兩者皆可經多工至SoC之給定輸出端子。視由使用者選擇何應用程式而定，對應輸出驅動器將處於作用中且由多工器選擇以將端子上方的信號驅動至外部裝置。儘管輸出驅動器之此組合可能適合於較低速發信號，但兩個輸出驅動器在單一輸出端子上的多工使得該輸出端子載入有相對高位準之輸出電容。經由此經載入端子的高速發信號隨後由於過量電容載入而受阻。
因此在所屬領域中，需要低電壓資料路徑及高電壓資料路徑兩者將數位核心介接至混合式輸出驅動器。
提供一種混合式輸出驅動器，其包括：一輸出端子；一第一電晶體，其耦接於該輸出端子與一輸入/輸出(IO)供電電壓節點之間，其中該第一電晶體之一閘極在一高電壓資料模式期間耦接至一低電壓資料信號之一高電壓經位準移位版本的一第一節點；一第二電晶體，其具有耦接至接地之一源極且具有在一低電壓資料模式期間耦接至該低電壓資料信號之一第二節點的一閘極；一第三電晶體，其耦接於該輸出端子與該第二電晶體之一汲極之間，其中該第三電晶體之一閘極在該高電壓資料模式期間耦接至該第一節點；及一第四電晶體，其耦接於該輸出端子與該IO供電電壓節點之間，其中該第四電晶體之一閘極在該低電壓資料模式期間連接至該第二節點。
提供一種用於一混合式輸出驅動器之方法，其包括：在該混合式輸出驅動器之一高電壓資料模式期間：回應於一高電壓資料信號之一放電而接通一第一電晶體，以將一輸出端子充電至一高供電電壓；接通一第二電晶體；及回應於該高電壓資料信號至該高供電電壓之一充電，經由該已接通之第二電晶體接通耦接至接地之一第三電晶體以使該輸出端子放電；在該混合式輸出驅動器之一低電壓資料模式期間：接通該第三電晶體；回應於一低電壓資料信號之一放電，經由該已接通之第三電晶體接通該第二電晶體以使該輸出端子放電至接地；及回應於該低電壓資料信號至一低供電電壓之一充電，接通一第四電晶體以將該輸出端子充電至該低供電電壓，其中該高供電電壓大於該低供電電壓。
提供一種混合式輸出驅動器及資料路徑，其包括：一高電壓資料路徑，其包括一第一多工器，該第一多工器經組態以在一高電壓資料模式期間選擇一低電壓資料信號之一經位準移位版本且在一低電壓資料模式期間選擇一高供電電壓，且該高電壓資料路徑包括一第二多工器，該第二多工器經組態以在該高電壓資料模式期間選擇該低電壓資料信號之該經位準移位版本且在該低電壓資料模式期間選擇該高供電電壓；一低電壓資料路徑，其包括一第三多工器，該第三多工器經組態以在該低電壓資料模式期間選擇該低電壓資料信號，且在該高電壓資料模式期間選擇該高供電電壓；一輸出端子；一第一p型金屬氧化物半導體(PMOS)電晶體，其耦接於該輸出端子與一I/O電源節點之間，且具有耦接至該第一多工器之一輸出的一閘極；一第一n型金屬氧化物半導體(NMOS)電晶體，其具有耦接至接地之一源極且具有耦接至該第三多工器之一輸出的一閘極；一第二NMOS電晶體，其耦接於該輸出端子與該第一NMOS電晶體之一汲極之間，且具有耦接至該第二多工器之一輸出的一閘極。
經由以下實施方式可較佳地瞭解此等及其他有利特徵。
對相關申請案之交叉參考
本申請案主張2020年1月15日申請之美國非臨時專利申請案第16/743,915號及2019年1月18日申請之美國臨時申請案第62/794,308號的優先級及權益，該等申請案中之每一者如同下文完整闡述且出於所有可適用目的特此以全文引用之方式併入。
揭示一種至混合式輸出驅動器的混合或組合高電壓及低電壓資料路徑，其適應運用相對高供電電壓及相對低供電電壓兩者發信號。混合式輸出驅動器將來自諸如特殊應用積體電路(ASIC)或SoC中之數位核心的信號驅動至外部電路。在本文中假定，外部電路為低功率雙倍資料速率(LPDDR)動態隨機存取記憶體(DRAM)，但將瞭解，具有低電壓資料操作模式及高電壓資料操作模式之任何外部電路將得益於本文所揭示之混合式資料路徑及混合式輸出驅動器。相對低供電電壓係在LPDDR DRAM之低電壓資料模式期間用於數位核心且用於LPDDR DRAM的供電電壓。相對高供電電壓係在LPDDR DRAM之高電壓資料模式期間用於LPDDR DRAM之供電電壓。當LPDDR DRAM在高電壓資料模式中操作時，數位核心繼續使用相對低供電電壓。
圖 1A 中針對SoC 100展示實例低電壓資料路徑105、高電壓資料路徑110及混合式輸出驅動器115。在SoC 100中，高電壓資料操作模式根據LPDDR3記憶體標準出現，而低電壓資料操作模式根據LPDDR4X記憶體標準出現，但將瞭解，本文揭示之高電壓及低電壓發信號不限於LPDDR標準。此外，儘管針對SoC 100展示混合式發信號架構，但將瞭解，其他類型之積體電路亦將得益於此混合式發信號架構。
SoC 100之數位核心120駐存於由核心供電電壓Vdda供電之低功率電壓域中，該電壓與薄氧化物電晶體相容。因此無需在驅動低電壓資料路徑105時將來自數位核心120之低電壓輸入資料信號DQLV位準移位，此係因為低電壓資料路徑105內的電路用薄氧化物電晶體建構。但低電壓輸入資料信號DQLV在高電壓資料路徑110中自核心供電電壓VDDa位準移位至用於LPDDR3發信號之1.2 V之相對高供電電壓(Vddpx)。薄氧化物裝置將由相對高供電電壓Vddpx加應力。高電壓資料路徑110內的電路因此視需要用厚氧化物電晶體建構，以保護其免受由此相對高供電電壓加應力。
將首先論述在高電壓資料模式期間的操作，繼之以論述在低電壓資料模式期間的操作。此等模式適用於任何輸入/輸出協定，但以下實例將有關於在LPDDR協定下的低電壓及高電壓發信號。在LPDDR技術中，高電壓資料模式之實例為LPDDR3協定(在本文中亦被指定為LP3操作模式)。類似地，低電壓資料模式之實例為LPDDR4X協定(在本文中亦被指定為LP4X操作模式)。在LP3操作模式期間，高電壓資料路徑110使用位準移位器125將低電壓輸入資料信號DQLV自數位核心120位準移位成由「反及」(NAND)閘130反相之高電壓輸入資料信號，以在Vddpx供電電壓域(例如，1.2 V)中形成高電壓資料信號LP3DQ。來自高電壓資料路徑110之高電壓資料信號LP3DQ在混合式輸出驅動器115中驅動厚氧化物上拉PMOS電晶體P1及厚氧化物下拉NMOS電晶體M2兩者之閘極。混合式輸出驅動器115之輸入/輸出(I/O)供電電壓Vddio等於LP3操作模式之Vddpx供電電壓。相反地，I/O供電電壓Vddio等於LP4X操作模式之Vdda供電電壓。
在混合式輸出驅動器115中，上拉電晶體P1之源極連接至I/O供電電壓Vddio之I/O電源節點，而上拉電晶體P1汲極之汲極經由一對串聯配置之電阻器R耦接至下拉電晶體M2之汲極。介於該對電阻器R之間的節點繫結至SoC 100之輸出端子140 (其在本文中亦被指定為輸出墊140)。若高電壓資料信號LP3DQ為邏輯零(接地)，則其會接通上拉電晶體P1，以將輸出墊140向著I/O供電電壓Vddio (其在LP3操作模式期間為Vddpx)充電。同時，下拉電晶體M2將由接地資料信號LP3DQ斷開。因此當高電壓資料信號LP3DQ為邏輯零時，輸出墊140在LP3操作模式期間經充電至Vddpx。相反地，當高電壓資料信號LP3DQ等於Vddpx時，高電壓資料信號LP3DQ將在LP3操作模式期間接通下拉電晶體M2且斷開上拉電晶體P1。下拉電晶體M2之源極經由在高電壓資料模式期間維持接通的薄氧化物NMOS電晶體M1耦接至地，如在本文中將進一步解釋。輸出墊140將因此回應於高電壓資料信號LP3DQ被充電至Vddpx而向著接地放電。經組態用於LPDDR3操作之外部DRAM (未經說明)將耦接至輸出墊140以自輸出墊140接收所得的高電壓資料信號。
為了向高電壓資料信號提供可調諧上拉阻抗及下拉阻抗，上拉電晶體P1、下拉電晶體M2及電阻器R可各自並聯執行個體化，如圖 1B 中所展示。為了明確說明，上拉電晶體P1及下拉電晶體M2因此各自在圖1A中展示為單一電晶體。如在本文中進一步解釋，高電壓資料路徑110在「或」閘155中運用一N位元寬的低態有效作用之上拉調諧信號PCNT＜1:N＞對高電壓資料信號LP3DQ執行邏輯「或」運算。視上拉之所要強度而定，上拉調諧信號PCNT＜1:N＞中之各種位元關閉上拉電晶體P1之對應並聯執行個體化。上拉電晶體P1由自PMOS上拉電晶體P11 開始至PMOS上拉電晶體P1N 的並聯配置之N個PMOS電晶體執行個體化。每一此等並聯配置之上拉電晶體的閘極由如「或」閘155所產生的高電壓資料信號LP3DQ與上拉調諧信號PCNT＜1:N＞之經「或」運算組合的對應位元驅動。上拉電晶體P11 因此由信號DQ + PCNT1驅動，該信號等於上拉調諧信號位元PCNT＜1＞與高電壓資料信號LP3DQ之邏輯「或」。類似地，上拉電晶體P12 由信號DQ + PCNT2驅動，該信號等於上拉調諧信號位元PCNT＜2＞與高電壓資料信號LP3DQ之邏輯「或」。最後，上拉電晶體P1N 由信號DQ + PCNTN驅動，該信號等於上拉調諧信號位元PCNT＜N＞與高電壓資料LP3DQ之邏輯「或」。低電壓上拉電路(未經說明)亦可起到為輸出端子140充電之功能。
上拉電晶體P11 至上拉電晶體P1N 中之每一者的源極連接至I/O供電電壓Vddio之I/O電源節點，如關於圖1A所論述。上拉電晶體P11 之汲極經由電阻器R1連接至輸出墊140，而上拉電晶體P12 之汲極經由具有電阻器R1之兩倍電阻的電阻器2R1連接至輸出墊140。電阻之此二進位增長對於剩餘並聯配置之上拉電晶體繼續，使得上拉電晶體P1N 之汲極經由具有比電阻器R1之電阻大2N 倍的電阻之電阻器2N R1連接輸出墊140。將瞭解，在替代性實施中，電阻之此二進位增長可改變。視上拉調諧信號之哪些位元得以確證而定，對應上拉電晶體及電阻器不會促成輸出墊140之上拉。以此方式，上拉調諧信號PCNT＜1:N＞可易於調諧以向輸出墊140提供所要上拉阻抗。
下拉阻抗調諧類似：下拉電晶體M2經執行個體化為並聯配置於輸出墊140與電晶體M1之汲極之間的自第一下拉電晶體M21 開始且以第N個下拉電晶體M2N 結束的N個NMOS下拉電晶體。下拉電晶體M21 之汲極經由電阻器R1連接至輸出墊140。類似地，第二下拉電晶體M22 之汲極經由電阻器2R1連接至輸出墊140。電阻之此二進位增長繼續，使得下拉電晶體M2N 之汲極經由電阻器2N R1連接至輸出墊140。如關於上拉所論述，在替代性實施中，電阻之此二進位增長可改變。下拉電晶體M21 至M2N 中之每一者的源極連接至電晶體M1之汲極。
高電壓資料路徑110在「及」閘160中運用一N位元寬的高態有效作用之下拉調諧信號NCNT＜1:N＞對高電壓資料信號LP3DQ執行邏輯「及」運算。視上拉之所要強度而定，下拉調諧信號NCNT＜1:N＞中之各種位元關閉下拉電晶體M2之對應並聯執行個體化。並聯配置之下拉電晶體中之每一者的閘極由來自高電壓資料信號LP3DQ與下拉調諧信號NCNT＜1:N＞之經「及」運算組合的對應位元驅動。下拉電晶體M21 之閘極因此由信號DQ * NCNT1驅動，該信號等於下拉調諧信號位元NCNT＜1＞與高電壓資料信號LP3DQ之邏輯「及」。類似地，下拉電晶體M22 之閘極由信號DQ * NCNT2驅動，該信號等於下拉信號調諧位元NCNT＜2＞與高電壓資料信號LP3DQ之邏輯「及」。最後，下拉電晶體M2N 之閘極由信號DQ * NCNTN驅動，該信號等於下拉調諧信號位元PCNT＜N＞與高電壓資料LP3DQ之邏輯「及」。在混合式輸出驅動器115中用於輸出墊140之下拉阻抗調諧因此以類似於針對上拉阻抗調諧所論述之方式執行。
再次參看圖1A，在LP3操作模式未由LP3模式信號(LP3mode)之邏輯零值選擇的情況下，高電壓資料路徑110中之「反及」閘130運用該LP3模式信號對位準移位器之輸出端執行「反及」運算，以閘控位準移位器125之輸出端。在LP3操作模式期間，LP3模式信號經確證為Vddpx供電電壓。「反及」閘130因此在LP3操作模式期間將位準移位器125之輸出反相，使得經位準移位之信號可在緩衝器135中進行緩衝以形成高電壓資料信號LP3DQ。緩衝器135之輸出端可因此被認為形成用於高電壓資料信號LP3DQ之第一節點。多工器145在LP3操作模式期間選擇來自緩衝器135之高電壓資料信號LP3DQ，以驅動「或」閘155，該「或」閘隨後運用上拉調諧信號PCNT＜1:N＞對高電壓資料信號LP3DQ執行「或」運算，以形成用於關於圖1B所論述之上拉調諧的經「或」運算之資料信號。在LP4X操作模式期間，多工器145運用邏輯一信號(Vddpx供電電壓)驅動「或」閘155，使得電晶體P11 至P1N 斷開。
高電壓資料路徑110亦包括在LP3操作模式期間選擇來自緩衝器135之高電壓資料信號LP3DQ，以驅動「及」閘160的多工器150，該「及」閘隨後運用下拉調諧信號NCNT＜1:N＞對高電壓資料信號LP3DQ執行「及」運算，以形成用於如亦關於圖1B所論述之下拉調諧的經「及」運算之資料信號。在LP4X操作模式期間，多工器150在啟用LP4X模式時選擇等於I/O供電電壓Vddio之LP3模式斷開信號(LP3modeoff)。下拉調諧信號NCNT＜1:N＞因此控制在LP4X操作模式期間接通下拉電晶體M21 至M2N 中之哪些者。
應注意，高電壓資料路徑110中的位於緩衝器135中之第一反相器之後且位於混合式輸出驅動器115之前的部分可多次經執行個體化，使得每一執行個體化可選擇性地啟動或禁用，以針對輸出墊140之驅動提供更多調諧能力。在此等額外執行個體化中，為了明確說明，圖1A中僅僅展示緩衝器135中之第二反相器。
現將論述低電壓資料操作模式(LP4X操作模式)。低電壓資料路徑105包括閘控「反及」閘165，其在LP3模式期間閘控來自數位核心120之低電壓資料信號DQLV，但在LP4X模式期間使低電壓資料信號DQLV之經反相版本通過而至緩衝器170。為執行此閘控，「反及」閘165運用在LP4X操作模式期間經確證且在LP3操作模式期間經撤銷確證之LP4模式信號(LP4modeoff)對低電壓資料信號DQLV執行「反及」運算。緩衝器170緩衝來自「反及」閘165的低電壓資料信號DQLV之經反相版本，以形成仍然處於數位核心120之核心供電電壓域(Vdda)內的經緩衝低電壓資料信號DQ。緩衝器170之輸出端可被認為形成用於低電壓資料信號DQ之第二節點。多工器175在LP4X操作模式期間選擇低電壓資料信號DQ，使得低電壓資料信號DQ驅動電晶體M1之閘極。若低電壓資料信號DQLV為邏輯零，則低電壓資料信號DQ將會高(Vdda供電電壓)，使得電晶體M1接通以將輸出墊140向著接地放電。如在LP3模式期間亦出現的，下拉阻抗如由下拉調諧信號所判定，仍受電晶體M21 至M2N 控制。
在LP3操作模式期間，多工器175在啟用LP3模式時選擇等於I/O供電電壓Vddio之LP4模式斷開信號(LP4mode)。電晶體M1因此在啟用LP3模式時接通。
低電壓資料路徑105亦包括選擇低電壓資料信號DQ以驅動薄氧化物PMOS上拉電晶體P2之閘極的多工器180，該薄氧化物PMOS上拉電晶體之源極繫結至Vddio供電電壓節點之I/O電源節點。上拉電晶體P2之汲極經由厚氧化物上拉調諧NMOS電晶體M3耦接至輸出墊140。電晶體M3及電阻器R可類似於如關於圖1B所論述的經並聯執行個體化。將瞭解，在替代性實施中可除去電阻器R。上拉調諧信號之n位元寬互補信號(PCNTB)驅動如經由「及」閘185所耦接的並聯配置之上拉電晶體M3的閘極，該「及」閘運用在LP4X操作模式期間經確證之LP4X模式信號對互補上拉調諧信號PCNTB執行「及」運算。來自上拉電晶體P2之上拉因此經由上拉電晶體M3及對應電阻器之並聯組合在LP4X操作模式期間進行調諧(為了明確說明，此等電晶體及電阻器在圖1A中表示為單一上拉電晶體M3及電阻器R)。在LP3操作模式期間，LP4X模式信號為邏輯零，使得N位元寬互補上拉調諧信號PCNTB之所有位元為零。所有上拉電晶體M3隨後斷開。類似地，低電壓資料路徑105中之多工器180在LP3操作模式期間選擇邏輯一信號以斷開上拉電晶體P2。為在LP3操作模式期間保護上拉電晶體P2之薄氧化物，接通厚氧化物電晶體P3。厚氧化物電晶體P3之閘極信號為了明確說明而未展示於圖1A中，但此閘極信號可使用LP4模式信號之互補信號實施。厚氧化物電晶體P3之源極繫結至Vddio供電電壓節點，而其汲極繫結至上拉電晶體P2之汲極。上拉電晶體P2之汲極及源極兩者因此在LP3操作模式期間皆充電至Vddpx，以保護上拉電晶體P2。耦接至輸出墊140之一對二極體D1及D2提供靜電放電保護。
混合式輸出驅動器115之操作可經由圖 1C 中所展示之簡化圖來較佳地瞭解。在LP3操作模式(LP3啟用)期間，高電壓資料信號LP3DQ與上拉調諧信號PCNT之邏輯「或」驅動上拉電晶體P1之閘極。類似地，高電壓資料信號LP3DQ與下拉調諧信號NCNT之邏輯「及」驅動下拉電晶體M2之閘極。電晶體M1接通。上拉電晶體P2及M3斷開。電晶體P3接通，以保護上拉電晶體P2。若混合式輸出驅動器115之執行個體化在LP3操作模式期間停用(LP3停用)，則電晶體M1、M2、M3、P1及P2均斷開，但電晶體P3保持接通以供保護電晶體P2。
在LP4X操作模式(LP4X啟用)期間，上拉電晶體P1及電晶體P3兩者皆斷開。來自低電壓資料路徑105之經緩衝資料信號DQ驅動電晶體M1及上拉電晶體P2之閘極。下拉調諧信號NCNT驅動下拉電晶體M2之閘極，而互補上拉信號PCTNB驅動電晶體M3之閘極。若混合式輸出驅動器115之執行個體化在LP4X操作模式期間停用(LP4X停用)，則電晶體M1、M2、M3、P1、P2及P3全部斷開。
本文所揭示之混合式架構可如圖 2 中針對SoC 200所展示的進行簡化，其中上拉及下拉阻抗係固定的而非可調諧的。SoC 200包括類似於如關於SoC 100所論述的進行配置之低電壓資料路徑205、高電壓資料路徑210及混合式輸出驅動器215。然而，混合式輸出驅動器215中僅存在單一上拉電晶體P1及對應電阻器R。因此不存在上拉或下拉調諧，使得高電壓資料路徑210不包括對應「反或」閘155及「及」閘160。高電壓資料路徑210因此僅僅包括如針對高電壓資料路徑110所論述的進行配置之位準移位器125、「反及」閘130、緩衝器135及多工器145及150。混合式輸出驅動器215中之上拉電晶體P1的閘極由來自高電壓資料路徑210之多工器145的輸出驅動。混合式輸出驅動器215在LP3操作模式期間之上拉阻抗因此受電阻器R之電阻控制。類似地，高電壓資料路徑210中的多工器150之輸出驅動汲極經由另一電阻器R耦接至輸出墊140的單一下拉電晶體M2之閘極，使得混合式輸出驅動器215在LP3操作模式期間之下拉阻抗亦受電阻器R之電阻控制。低電壓資料路徑205包括如針對低電壓資料路徑105所論述的進行配置之「反及」閘165、緩衝器170及多工器180及175。
在混合式輸出驅動器215中，下拉電晶體M2控制LP4X操作模式期間之下拉阻抗。在LP4X操作模式之上拉期間，LP4X模式信號經確證以接通上拉電晶體M3 (其未經並聯執行個體化)。LP4X操作模式期間之上拉阻抗因此受繫結至電晶體M3之源極的電阻器R之電阻控制。為了明確說明，在LP4X操作模式期間由多工器150選擇之LP3模式斷開信號在圖2中展示為二進位一，此係因為其係LP4X模式啟用時的LP3模式斷開信號之值。類似地，在LP3操作模式期間由多工器175選擇之LP4模式斷開信號在圖2中展示為二進位一信號(為了明確說明)，此係因為其係LP3模式啟用時LP4模式斷開信號之值。
現將關於圖 3 之流程圖論述混合式輸出驅動器之操作方法。該方法包括動作300、305及310之第一集合，該等動作出現於混合式輸出驅動器之高電壓資料模式期間。動作300包括，回應於高電壓資料信號之放電而接通第一電晶體，以將輸出端子充電至高供電電壓。動作300之實例為接通上拉電晶體P1。動作305為，接通第二電晶體。在高電壓資料模式期間接通電晶體M1為動作305之實例。動作310為，回應於高電壓資料信號至高供電電壓之充電，經由已接通之第二電晶體將耦接至接地之第三電晶體接通以使輸出端子放電。動作310之實例為接通下拉電晶體M2。
該方法亦包括動作315、320及325之集合，該等動作出現於混合式輸出驅動器之低電壓資料模式期間。動作315包括，接通第三電晶體。在低電壓資料模式期間接通下拉電晶體M2為動作315之實例。動作320為，回應於低電壓資料信號之放電，經由已接通之第三電晶體接通第二電晶體以使輸出端子放電至接地。回應於低電壓資料信號DQLV之放電而接通電晶體M1為動作320之實例。最後，動作325為，回應於低電壓資料信號至低供電電壓之充電，接通第四電晶體以將輸出端子充電至低供電電壓，其中高供電電壓大於低供電電壓。回應於低電壓資料信號DQLV之二進位一狀態而接通上拉電晶體P2為動作325之實例。
如本文所揭示之混合式輸出驅動器可有利地併入於任何合適的行動裝置或電子系統中。舉例而言，如圖 4 中所展示，蜂巢式電話400、膝上型電腦405及平板PC 410可均包括根據本發明之混合式輸出驅動器。諸如音樂播放器、視訊播放器、通信裝置及個人電腦之其他例示性電子系統亦可經組態有根據本發明建構之混合式輸出驅動器。
應瞭解，在不脫離本發明範疇之情況下，可對本發明之裝置的材料、設備、組態及使用方法進行許多變體、替代及變化。鑒於此，本發明之範疇不應限於本文中所說明且描述之具體實施的範疇，此係因為該等實施僅為其一些實例，而實際上本發明之範疇應與下文隨附申請專利範圍及其功能等效物之範疇完全對等。
100:系統單晶片(SoC) 105:低電壓資料路徑 110:高電壓資料路徑 115:混合式輸出驅動器 120:數位核心 125:位準移位器 130:「反及」(NAND)閘 135:緩衝器 140:輸出端子/輸出墊 145:多工器 150:多工器 155:「或」閘 160:「及」閘 165:「反及」閘 170:緩衝器 175:多工器 180:多工器 185:「及」閘 200:系統單晶片 205:低電壓資料路徑 210:高電壓資料路徑 215:混合式輸出驅動器 300:動作 305:動作 310:動作 315:動作 320:動作 325:動作 400:蜂巢式電話 405:膝上型電腦 410:平板PC D1:二極體 D2:二極體 DQ:經緩衝低電壓資料信號 DQLV:低電壓輸入資料信號 LP3DQ:高電壓資料信號 LP3mode:LP3模式信號 LP3ModeOff:LP3模式斷開信號 LP4mode:LP4模式斷開信號 LP4Modeoff:LP4模式信號 M1:薄氧化物n型金屬氧化物半導體(NMOS)電晶體 M2:厚氧化物下拉n型金屬氧化物半導體(NMOS)電晶體 M21:下拉電晶體 M22:下拉電晶體 M2N:下拉電晶體 M3:厚氧化物上拉調諧n型金屬氧化物半導體(NMOS)電晶體 NCNT:下拉調諧信號 P1:厚氧化物上拉p型金屬氧化物半導體(PMOS)電晶體 P11:電晶體 P12:電晶體 P1N:電晶體 P2:薄氧化物p型金屬氧化物半導體(PMOS)上拉電晶體 P3:厚氧化物電晶體 PCNT:上拉調諧信號 PCNTB:N位元寬互補上拉調諧信號 R:電阻器 Vdda:核心供電電壓域 Vddio:輸入/輸出(I/O)供電電壓 Vddpx:相對高供電電壓
圖1A說明根據本發明之一態樣的具有混合式輸出驅動器之SoC，該混合式輸出驅動器具有可調諧上拉及下拉阻抗。
圖1B更詳細說明圖1A之混合式輸出驅動器之上拉及下拉調諧態樣。
圖1C展示圖1A之混合式輸出驅動器在高電壓操作模式及低電壓操作模式期間的一些簡化圖。
圖2說明根據本發明之一態樣的具有混合式輸出驅動器之SoC，其中上拉及下拉阻抗係固定的。
圖3為根據本發明之一態樣的一種用於混合式輸出驅動器之操作方法的流程圖。
圖4說明根據本發明之一態樣的每一者合併混合式輸出驅動器之一些實例電子系統。
藉由參考以下實施方式最佳地理解本發明之實施及其優勢。應瞭解，相同參考數字用以識別諸圖中之一或多者中所說明的相同元件。
100:系統單晶片(SoC)
105:低電壓資料路徑
110:高電壓資料路徑
115:混合式輸出驅動器
120:數位核心
125:位準移位器
130:「反及」(NAND)閘
135:緩衝器
140:輸出端子/輸出墊
145:多工器
150:多工器
155:「或」閘
160:「及」閘
165:「反及」閘
170:緩衝器
175:多工器
180:多工器

Claims (22)

  1. 一種混合式輸出驅動器，其包含： 一輸出端子； 一第一電晶體，其耦接於該輸出端子與一輸入/輸出(IO)供電電壓節點之間，其中該第一電晶體之一閘極在一高電壓資料模式期間耦接至一低電壓資料信號之一高電壓經位準移位版本的一第一節點； 一第二電晶體，其具有耦接至接地之一源極，且具有在一低電壓資料模式期間耦接至該低電壓資料信號之一第二節點之一閘極； 一第三電晶體，其耦接於該輸出端子與該第二電晶體之一汲極之間，其中該第三電晶體之一閘極在該高電壓資料模式期間耦接至該第一節點；及 一第四電晶體，其耦接於該輸出端子與該IO供電電壓節點之間，其中該第四電晶體之一閘極在該低電壓資料模式期間耦接至該第二節點。
  2. 如請求項1之混合式輸出驅動器，其中該第一電晶體為一厚氧化物p型金屬氧化物半導體(PMOS)電晶體，該第三電晶體為一厚氧化物n型金屬氧化物半導體(NMOS)電晶體，該第二電晶體為一薄氧化物NMOS電晶體，且該第四電晶體為一薄氧化物PMOS電晶體。
  3. 如請求項1之混合式輸出驅動器，其中該I/O供電電壓節點經組態以在該高電壓資料模式期間經充電至一高供電電壓，且在該低電壓資料模式期間經充電至一低供電電壓，且其中該高供電電壓大於該低供電電壓。
  4. 如請求項3之混合式輸出驅動器，其中該高供電電壓為用於一低功率雙倍資料速率3 (LPDDR3)動態隨機存取記憶體(DRAM)之一供電電壓，且其中該低供電電壓為用於一低功率雙倍資料速率4 (LPDDR4) DRAM之一供電電壓。
  5. 如請求項3之混合式輸出驅動器，其進一步包含： 一第五電晶體，其耦接於該輸出端子與該第四電晶體之一汲極之間，其中該第五電晶體經組態以在該低電壓資料模式期間接通且在該高電壓資料模式期間斷開。
  6. 如請求項5之混合式輸出驅動器，其進一步包含： 一第六電晶體，其具有連接至該I/O供電電壓節點之一源極且具有連接至該第四電晶體之一汲極之一汲極，且其中該第六電晶體經組態以在該高電壓資料模式期間接通且在該低電壓資料模式期間斷開。
  7. 如請求項6之混合式輸出驅動器，其中該第五電晶體為一厚氧化物NMOS電晶體，且該第六電晶體為一厚氧化物PMOS電晶體。
  8. 如請求項1之混合式輸出驅動器，其進一步包含： 一上拉電阻器，其耦接於該輸出端子與該第一電晶體之一汲極之間； 一下拉電阻器，其耦接於該輸出端子與該第三電晶體之一汲極之間。
  9. 如請求項8之混合式輸出驅動器，其中該第一電晶體包含並聯配置之複數個第一電晶體，且其中該上拉電阻器包含對應於該複數個第一電晶體之複數個上拉電阻器。
  10. 如請求項8之混合式輸出驅動器，其中該第三電晶體包含並聯配置之複數個第三電晶體，且其中該下拉電阻器包含對應於該複數個第三電晶體之複數個下拉電阻器。
  11. 如請求項1之混合式輸出驅動器，其中該輸出端子為用於驅動一動態隨機存取記憶體之一輸出端子。
  12. 如請求項1之混合式輸出驅動器，其中該低電壓資料信號為來自一數位核心的一低電壓輸入資料信號之一經反相版本。
  13. 如請求項12之混合式輸出驅動器，其中該數位核心為用於一系統單晶片之一數位核心。
  14. 如請求項1之混合式輸出驅動器，其中該混合式輸出驅動器併入至一行動裝置中。
  15. 如請求項14之混合式輸出驅動器，其中該行動裝置為一蜂巢式電話。
  16. 一種用於一混合式輸出驅動器之方法，其包含： 在該混合式輸出驅動器之一高電壓資料模式期間： 回應於一高電壓資料信號之一放電而接通一第一電晶體，以將一輸出端子充電至一高供電電壓； 接通一第二電晶體；及 回應於該高電壓資料信號至該高供電電壓之一充電，經由該已接通之第二電晶體接通耦接至接地之一第三電晶體以使該輸出端子放電； 在該混合式輸出驅動器之一低電壓資料模式期間： 接通該第三電晶體； 回應於一低電壓資料信號之一放電，經由該已接通之第三電晶體接通該第二電晶體以使該輸出端子放電至接地；及 回應於該低電壓資料信號至一低供電電壓之一充電，接通一第四電晶體以將該輸出端子充電至該低供電電壓，其中該高供電電壓大於該低供電電壓。
  17. 如請求項16之方法，其進一步包含： 在高電壓資料模式期間及在該低電壓資料模式期間調諧該輸出端子之一阻抗。
  18. 一種混合式輸出驅動器，其包含： 一高電壓資料路徑，其包括一第一多工器，該第一多工器經組態以在一高電壓資料模式期間選擇一低電壓資料信號之一經位準移位版本，且在一低電壓資料模式期間選擇一高供電電壓，且該高電壓資料路徑包括一第二多工器，該第二多工器經組態以在該高電壓資料模式期間選擇該低電壓資料信號之該經位準移位版本，且在該低電壓資料模式期間選擇該高供電電壓； 一低電壓資料路徑，其包括一第三多工器，該第三多工器經組態以在該低電壓資料模式期間選擇該低電壓資料信號，且在該高電壓資料模式期間選擇該高供電電壓； 一輸出端子； 一第一PMOS電晶體，其耦接於該輸出端子與一I/O供電電壓節點之間，且具有耦接至該第一多工器之一輸出的一閘極； 一第一NMOS電晶體，其具有耦接至接地之一源極且具有耦接至該第三多工器之一輸出的一閘極； 一第二NMOS電晶體，其耦接於該輸出端子與該第一NMOS電晶體之一汲極之間，且具有耦接至該第二多工器之一輸出的一閘極。
  19. 如請求項18之混合式輸出驅動器，其中該高電壓資料路徑包括一位準移位器，其用於將該低電壓資料信號位準移位成該低電壓資料信號之該經位準移位版本。
  20. 如請求項18之混合式輸出驅動器，其中該低電壓資料路徑包括一第四多工器，該第四多工器經組態以在該低電壓資料模式期間選擇該低電壓資料信號且在該高電壓模式期間選擇該高供電電壓，該混合式輸出驅動器進一步包含： 一第二PMOS電晶體，其耦接於該輸出端子與該I/O供電電壓節點之間，且具有連接至該第四多工器之一輸出的一閘極。
  21. 如請求項20之混合式輸出驅動器，其中該I/O供電電壓節點經組態以在該高電壓資料模式期間經充電至該高供電電壓，且在該低電壓資料模式期間經充電至一低供電電壓，且其中該高供電電壓大於該低供電電壓。
  22. 如請求項20之混合式輸出驅動器，其中該第一PMOS電晶體及該第二NMOS電晶體皆為厚氧化物電晶體，且其中該第一NMOS電晶體及該第二PMOS電晶體皆為薄氧化物電晶體。
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