JPH0481124A

JPH0481124A - カウント数設定切換方式

Info

Publication number: JPH0481124A
Application number: JP19446790A
Authority: JP
Inventors: Naoki Kobayashi; 直樹小林
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-07-23
Filing date: 1990-07-23
Publication date: 1992-03-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、カウント数設定切換方式に関する。

〔従来の技術〕

第２図は従来の第１の例を示す回路図である。

従来この種のカウント数設定切換は、例えば４種のカウ
ント数の設定から１つのカウント数を選択する場合、カ
ウント信号レジスタ→ＮＡＮＤ回路→セレクタの順に構
成された回路において、入力ヒン５６から入力される２
ビツトのカウント数設定信号によって、設定の可能性を
予測してあらかじめ用意した４種のカウント数から１種
を選択する。

第３図は従来の第２の例を示す回路図である。

第２図のカウント数設定切換回路をベースに、設定値を
０以上２ｎ−１以下（図の例では２４−１以下）の任意
の値に設定できるように構成した回路が第３図であるが
、回路がかなり複雑となりＮＡＮＤ回路やセレクタの段
数が非常に多くなるため、ゲート故障による回路誤動作
の確率や消費電力が増大する。

〔発明が解決しようとする課題〕

上述した従来のカウント数設定切換方式は、設定の可能
性のあるカウント数を予想する段階あるいは予想される
カウント数から１種の値を選択する回路を構成する段階
で時間、費用がかかる。さらに、万−子想されなかった
カウント数への設定が必要となった場合、あるいは事前
に設定の必要なカウント数の子想が不可能な場合、対応
できないという欠点がある。

〔課題を解決するための手段〕

本発明のカウント数設定切換方式は、２ｎ−１までのカ
ウントの可能なｎビットカウンタと、カウンタ内のｎビ
ットのカウント信号レジスタ直後に１個ずつ計ｎ個設け
たセレクタと、カウント数の設定を切換えるｎビットの
セレクト信号と、各セレクタの出力からカウンタのリセ
ット信号を生成するＮＡＮＤ回路を有している。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示す回路図である。

図中１はカウンタ回路、１１〜１４はカウント信号レジ
スタ、２はカウント数設定回路、２１〜２４はカウント
数設定切換セレクタ、２５は各セレクタの出力からカウ
ンタのリセット信号を生成するＮＡＮＤ回路、２６はカ
ウンタのリセット信号、３はカウンタ出力信号ＨＯＬＤ
回路、３１はカウンタ出力信号格納レジスタ、ＣＩＮは
クロックパルス入力ピンで、クロックパルス１周期をＩ
Ｔと表し、以下２周期を２Ｔ、３周期を３Ｔ・・・ｎ周
期をｎＴと表す。

本実施例においては、ＤＩＮから１１幅の論理“１”を
パルス入力すると、ｃｒＮからのクロックパルスの入力
によってカウント信号レジスタ１１．１２，１３．１４
に“０″か取り込まれ、同時にカウンタ出力信号格納レ
ジスタ３１に１１１　ＩＴが取り込まれ、ＤｏＵＴから
の出力か“１パとなる。

次のクロックパルス入力が各レジスタに入るときには、
ＤＩ）Ｊの入力は“０”となっているのて、カウンタ回
路１でカウントが開始され、カウント数設定回路２で設
定されているカウント数のクロックパルスがＣＩＮから
入力されるまでカウンタのリセット信号２６は“１′が
出力され、カウンタ出力信号格納レジスタ３１の出力“
′１”が保持される。

したがって、例えばり。Ｕアから５Ｔ幅のパルス信号を
出力させる場合は、カウント数設定信号Ｓ。、８１　＋
　　８２　＋　　８３にそれぞれ“０″、１”′０”、
“′０”を設定しておき、ＤｌＮに１１幅の°“１”を
パルス入力すると、次のクロックパルスからクロックパ
ルスの入力回数がカウントされ、４Ｔ後にカウンタのリ
セット信号２６が′。

Ｏ”となり５Ｔ後にカウンタ出力信号格納レジスタ３１
がリセットされる。

すなわち、カウント数設定信号Ｓ。＋５ＩＳ２．Ｓ３の
切換えによって、カウンタのカウント数をＯから１５ま
で、Ｄｏｕｒから出力されるパルス信号の幅をＩＴから
１６Ｔまでの任意の値に設定することができる。

〔発明の効果〕

以上説明したように本発明は、カウント数として設定の
可能性のある値をあらかじめ予想する必要がなるなり、
そのため時間、費用を削減することができる。また、予
想していなかったカウント値への設定が必要となった場
合、あるいは事前に予想が不可能な場合にも対応するこ
とができるという効果がある。

また、セレクタの段数やＮＡＮＤゲートの数を大幅に減
らし、非常に簡単な回路で同様の機能を持つ回路を構成
できるため、ゲート故障による誤動作の確率や消費電力
を低減することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図および
第３図は従来の第１と第２の例を示す回路図である。１・・・カウンタ回路、２・・・カウント数設定回路、
３・・・カウンタ出力信号ＨＯＬＤ回路、４・・・カウ
ント回路、５・・・カウント数設定回路、６・・・カウ
ンタ出力信号ＨＯＬＤ回路、７・・・カウンタ回路、８
・・・カウント数設定回路、９・・・カウンタ出力信号
ＨＯＬＤ回路、１１〜１４・・・カウント信号レジスタ
、２１〜２４・・・カウント数設定切換セレクタ、２５
・・・カウントリセット信号生成ＮＡＮＤ回路、２６・
・・カウンタリセント信号、３１・・・カウンタ出力信
号格納レジスタ、４１〜４４・・・カウント信号レジス
タ、５１〜５４・・・リセット信号生成ＮＡＮＤ回路、
５５・・・カウント数設定切換セレクタ、５６・・・カ
ウント数設定信号入力ピン、６１・・・カウンタ出力信
号格納レジスタ、７１〜７４・・・カウント信号レジス
タ、８−１〜８−１６・・・リセット信号生成ＮＡＮＤ
回路、８−１７・・・カウント数設定切換セレクタ、９
１・・・カウンタ出力信号格納レジスタ。

Claims

【特許請求の範囲】

２＾ｎ−１までのカウントの可能なカウンタのカウント
数設定切換方式において、カウント数の設定を切換える
セレクタを、ｎビットのカウント信号レジスタ直後に１
個ずつ計ｎ個設け、該セレクタを切換えるｎビットのセ
レクト信号によってカウント数を０以上２＾ｎ−１以下
の任意の値に設定することを特徴とするカウント数設定
切換方式。