JPH03122720A - プログラマブル・ファジィ論理回路 - Google Patents
プログラマブル・ファジィ論理回路Info
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- JPH03122720A JPH03122720A JP1258885A JP25888589A JPH03122720A JP H03122720 A JPH03122720 A JP H03122720A JP 1258885 A JP1258885 A JP 1258885A JP 25888589 A JP25888589 A JP 25888589A JP H03122720 A JPH03122720 A JP H03122720A
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- circuit
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- 230000002238 attenuated effect Effects 0.000 abstract 1
- 230000015654 memory Effects 0.000 description 17
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Landscapes
- Devices For Executing Special Programs (AREA)
- Feedback Control In General (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
技術分野
この発明は、プログラマブル・ファジィ論理回路に関す
る。
る。
従来技術とその問題点
プログラマブル論理回路の一例としてＰＬＤ（Ｐｒｏｇ
ｒａｍＩｌａｂｌｅ ｌｏｇｉｃ ｄｅｖｉｃｅ ）と
呼ばれるものがある。ＰＬＤはＡＮＤ回路、ＯＲ回路、
ＮＯＴ回路などの２値論理回路の基本要素をプログラマ
ブルに組合せることにより必要な２値論理演算を実現す
ることができる。しかしながらＰＬＤは２値論理回路で
あるために、一般に真理値として０と１の間の値もとる
ファジィ論理演算を実行することができない。またＰＬ
Ｄはその入力に多少でも誤差があると出力が大幅に狂っ
てしまうという問題があった。このようにＰＬＤを用い
た論理演算では人間の持つ論理思考と掛は離れた結果を
出すことがある。
ｒａｍＩｌａｂｌｅ ｌｏｇｉｃ ｄｅｖｉｃｅ ）と
呼ばれるものがある。ＰＬＤはＡＮＤ回路、ＯＲ回路、
ＮＯＴ回路などの２値論理回路の基本要素をプログラマ
ブルに組合せることにより必要な２値論理演算を実現す
ることができる。しかしながらＰＬＤは２値論理回路で
あるために、一般に真理値として０と１の間の値もとる
ファジィ論理演算を実行することができない。またＰＬ
Ｄはその入力に多少でも誤差があると出力が大幅に狂っ
てしまうという問題があった。このようにＰＬＤを用い
た論理演算では人間の持つ論理思考と掛は離れた結果を
出すことがある。
ところでファジィ演算は人間の論理思考に比較的近いも
のである。しかしながら上述のようにＰＬＤではファジ
ィ演算を行なうことができない。ファジィ演算を実行で
きるＰＬＤのようなプログラマブル・デイバイスの実現
が望まれている。
のである。しかしながら上述のようにＰＬＤではファジ
ィ演算を行なうことができない。ファジィ演算を実行で
きるＰＬＤのようなプログラマブル・デイバイスの実現
が望まれている。
発明の概要
発明の目的
この発明は、ファジィ演算をＰＬＤのようなプログラマ
ブル２値論理回路を用いて実行できるようにすることを
目的とする。
ブル２値論理回路を用いて実行できるようにすることを
目的とする。
発明の構成１作用および効果
この発明によるプログラマブルφファジィ論理回路は、
入力変数の種類ごとに設けられ、ディジタルまたはアナ
ログ入力信号を、その入力変数に対シて設定されたメン
バーシップ関数における対応する関数値をパルス幅によ
って表わすパルス信号に変換する複数の入力変換回路、
複数の２値論理回路の組合せにより構成され、入力変換
回路から与えられたパルス信号に所定の論理演算を施し
てパルス信号を出力するプログラマブル論理回路、およ
びプログラマブル論理回路の出力パルス信号をそのパル
ス幅が表わす値をもつディジタルまたはアナログ出力信
号に変換する少なくとも１つの出力変換回路を備えてい
ることを特徴とする。
入力変数の種類ごとに設けられ、ディジタルまたはアナ
ログ入力信号を、その入力変数に対シて設定されたメン
バーシップ関数における対応する関数値をパルス幅によ
って表わすパルス信号に変換する複数の入力変換回路、
複数の２値論理回路の組合せにより構成され、入力変換
回路から与えられたパルス信号に所定の論理演算を施し
てパルス信号を出力するプログラマブル論理回路、およ
びプログラマブル論理回路の出力パルス信号をそのパル
ス幅が表わす値をもつディジタルまたはアナログ出力信
号に変換する少なくとも１つの出力変換回路を備えてい
ることを特徴とする。
上記入力変換回路は入力信号をメンバーシップ関数の関
数値（グレード）に変換し、さらにこのグレードをパル
ス幅によって表わすパルス信号に変換するものであるが
、グレードを表わす入力信号を受付けるようにしてもよ
い。この場合には。
数値（グレード）に変換し、さらにこのグレードをパル
ス幅によって表わすパルス信号に変換するものであるが
、グレードを表わす入力信号を受付けるようにしてもよ
い。この場合には。
入力変数の種類ごとに設けられる入力変換回路は、ディ
ジタルまたはアナログ入力信号を、その入力信号のもつ
グレードをパルス幅によって表わすパルス信号に変換す
る回路となる。
ジタルまたはアナログ入力信号を、その入力信号のもつ
グレードをパルス幅によって表わすパルス信号に変換す
る回路となる。
ファジィ演算ではＭＩＮ演算、ＭＡＸ演算がよく用いら
れる。この発明はメンバーシップ関数値（グレード）を
パルス信号のパルス幅で表現することにより、ＭＩＮ演
算、ＭＡＸ演算が２値論理におけるＡＮＤ演算、ＯＲ演
算で実現できることを利用している。
れる。この発明はメンバーシップ関数値（グレード）を
パルス信号のパルス幅で表現することにより、ＭＩＮ演
算、ＭＡＸ演算が２値論理におけるＡＮＤ演算、ＯＲ演
算で実現できることを利用している。
入力変換回路によって入力信号がパルス信号に変換され
、プログラマブル論理回路に与えられる。このパルス信
号はメンバーシップ関数値を表わしている。プログラマ
ブル論理回路の出力信号もパルス信号であり、このパル
ス信号はそのパルス幅によってファジィ演算結果を表わ
している。
、プログラマブル論理回路に与えられる。このパルス信
号はメンバーシップ関数値を表わしている。プログラマ
ブル論理回路の出力信号もパルス信号であり、このパル
ス信号はそのパルス幅によってファジィ演算結果を表わ
している。
この出力パルス信号は出力変換回路−妃よってアナログ
信号またはディジタル信号に変換される。
信号またはディジタル信号に変換される。
このようにしてこの発明によると、２値論理演算を行な
うプログラマブル論理回路によってファジィ演算を実行
することが可能であり、しかもその人、出力信号は通常
のアナログまはたディジタル回路で用いられるアナログ
またはディジタル信号であるから、他の周辺回路とのイ
ンターフェイスも不要または簡便なものでよい。さらに
、ファジィ演算を行なう論理回路はプログラマブルであ
るから任意のファジィ演算が可能となる。
うプログラマブル論理回路によってファジィ演算を実行
することが可能であり、しかもその人、出力信号は通常
のアナログまはたディジタル回路で用いられるアナログ
またはディジタル信号であるから、他の周辺回路とのイ
ンターフェイスも不要または簡便なものでよい。さらに
、ファジィ演算を行なう論理回路はプログラマブルであ
るから任意のファジィ演算が可能となる。
実施例の説明
この発明はメンバーシップ関数値（グレード）をパルス
信号のパルス幅で表現することにより。
信号のパルス幅で表現することにより。
ＭＩＮ演算、ＭＡＸ演算が２値論理におけるＡＮＤ演算
、ＯＲ演算で実現できることを利用している。
、ＯＲ演算で実現できることを利用している。
第１図はＭＩＮ演算がＡＮＤ回路によって実現できる様
子を示している。簡単のために３種類の入力Ｘ ｔ ｒ
Ｘ ２ 、 Ｘ ａを考える。ＭＩＮ演算は最も
小さいものを選択する演算である。入力Ｘ １ 。
子を示している。簡単のために３種類の入力Ｘ ｔ ｒ
Ｘ ２ 、 Ｘ ａを考える。ＭＩＮ演算は最も
小さいものを選択する演算である。入力Ｘ １ 。
Ｘ ２ 、Ｘ ａの値がパルス信号のパルス幅によって
表わされている。これらの入力信号のパルスの立上りは
同時（ｔ−０の時点）に起こるものとする。入力信号ｘ
１〜Ｘ３がＡＮＤ回路に与えられることにより、パルス
幅の最も短い入力Ｘ２がＡＮＤ回路の出力ｙとして現わ
れる。
表わされている。これらの入力信号のパルスの立上りは
同時（ｔ−０の時点）に起こるものとする。入力信号ｘ
１〜Ｘ３がＡＮＤ回路に与えられることにより、パルス
幅の最も短い入力Ｘ２がＡＮＤ回路の出力ｙとして現わ
れる。
第２図はＭＡＸ演算がＯＲ回路で実現される様子を示し
ている。同じように３つの入力Ｘ ｌ 。
ている。同じように３つの入力Ｘ ｌ 。
Ｘ ２ 、Ｘ ａがＯＲ回路に与えられると、その中で
パルス幅の最も長い信号ｘ１がＯＲ回路の出力ｙとして
出力される。
パルス幅の最も長い信号ｘ１がＯＲ回路の出力ｙとして
出力される。
上記の例では入力信号Ｘ ””’ Ｘ ３の立上りの
時■ 点が同時になるようにそろえられているが、立下りの時
点が同時になるようにしてもよい。信号の値をパルス幅
で表わして上述のようにＭＩＮ。
時■ 点が同時になるようにそろえられているが、立下りの時
点が同時になるようにしてもよい。信号の値をパルス幅
で表わして上述のようにＭＩＮ。
ＭＡＸ演算を行なう場合には、演算の周期を最も長いパ
ルス幅よりも長く設定することが必要であるのはいうま
でもない。
ルス幅よりも長く設定することが必要であるのはいうま
でもない。
第３図はこの発明の第１の実施例を示すブロック図であ
る。プログラマブル・ファジィ論理装置には複数の入力
Ｘ１〜Ｘ、の種類数の入力変換回路１１〜１ｎが含まれ
ている。この実施例では入力Ｘ１ （ｉ−１〜ｎ）はデ
ィジタル信号で与えられるものとする。入力変換回路１
１〜１ｎはすべて同じ構成であるから、入力変換回路１
１について詳述する。
る。プログラマブル・ファジィ論理装置には複数の入力
Ｘ１〜Ｘ、の種類数の入力変換回路１１〜１ｎが含まれ
ている。この実施例では入力Ｘ１ （ｉ−１〜ｎ）はデ
ィジタル信号で与えられるものとする。入力変換回路１
１〜１ｎはすべて同じ構成であるから、入力変換回路１
１について詳述する。
入力変換回路１１はメンバーシップ関数メモリ２１を備
んている。このメモリ２１には所定のメンバーシップ関
数の関数値（グレード）μ（ｘｌ）と、１からグレード
を減算した値１−μ（ｘｔ）（これをグレード反転値と
いう）があらかじめ記憶されている。そして、入力Ｘｒ
がメモリ２１のアドレス信号として与えられるとその人
力ｘ１に対応するグレードおよびグレード反転値が読出
される。メモリ２１に設定するメンバーシップ関数はプ
ログラマブルであるのはいうまでもない。
んている。このメモリ２１には所定のメンバーシップ関
数の関数値（グレード）μ（ｘｌ）と、１からグレード
を減算した値１−μ（ｘｔ）（これをグレード反転値と
いう）があらかじめ記憶されている。そして、入力Ｘｒ
がメモリ２１のアドレス信号として与えられるとその人
力ｘ１に対応するグレードおよびグレード反転値が読出
される。メモリ２１に設定するメンバーシップ関数はプ
ログラマブルであるのはいうまでもない。
メモリ２Ｉから読出されるグレードμ（Ｘ、 ）はビッ
ト列生成回路２２に、グレード反転値１−μ（ｘｌ）は
ビット列生成回路２４にそれぞれ与えられる。これらの
ビット列生成回路２２および２４は２進数表現されたグ
レード量μ（ｘｌ）およびその反転値１−μ（ｘｌ）に
よって表わされる値に対応する本数の出力ラインをもち
、端のものから連続するラインにＨレベルの信号を出力
するものである。たとえば第４図に示すように、ビット
列生成回路２２の入力が２進数表現で００００００１１
の場合には、これは３を意味するから１回路２２は端か
ら連続する３本の出力ラインにＨレベル（論理値１）の
信号を、他の出力ラインにはＬレベル（論理値０）の信
号をそれぞれ出力する。ビット列生成回路２２．２４の
出力信号は次段のシフトレジスタ２３および２５にそれ
ぞれ与えられる。
ト列生成回路２２に、グレード反転値１−μ（ｘｌ）は
ビット列生成回路２４にそれぞれ与えられる。これらの
ビット列生成回路２２および２４は２進数表現されたグ
レード量μ（ｘｌ）およびその反転値１−μ（ｘｌ）に
よって表わされる値に対応する本数の出力ラインをもち
、端のものから連続するラインにＨレベルの信号を出力
するものである。たとえば第４図に示すように、ビット
列生成回路２２の入力が２進数表現で００００００１１
の場合には、これは３を意味するから１回路２２は端か
ら連続する３本の出力ラインにＨレベル（論理値１）の
信号を、他の出力ラインにはＬレベル（論理値０）の信
号をそれぞれ出力する。ビット列生成回路２２．２４の
出力信号は次段のシフトレジスタ２３および２５にそれ
ぞれ与えられる。
シフトレジスタ２３．２５はパラレル入力、シリアル出
力のものであり、ビット列生成回路２２．２４から与え
られる並列入力の信号を基準クロック発生器（図示路）
から与えられるクロック信号ＣＫに同期して順次出力す
る。したがってシフトレジスタ２３および２５の出力信
号はパルス幅（Ｈレベルの部分）によってグレードμ（
Ｘｌ）およびその反転値１−μ（ｘｌ）をそれぞれ表現
する。シフトレジスタ２３．２５のスタート時点（ｔ−
０）は一定周期をもつ適当なタイミング信号によって制
御されるのはいうまでもない。
力のものであり、ビット列生成回路２２．２４から与え
られる並列入力の信号を基準クロック発生器（図示路）
から与えられるクロック信号ＣＫに同期して順次出力す
る。したがってシフトレジスタ２３および２５の出力信
号はパルス幅（Ｈレベルの部分）によってグレードμ（
Ｘｌ）およびその反転値１−μ（ｘｌ）をそれぞれ表現
する。シフトレジスタ２３．２５のスタート時点（ｔ−
０）は一定周期をもつ適当なタイミング信号によって制
御されるのはいうまでもない。
シフトレジスタ２３．２５の出力信号（パルス信号）ｐ
ｐ はＰ Ｌ Ｄ （Ｐｒｏｇｒａｍｍａｂｌ
ｅ ｌｏｇｉｃｘｉ’ ｘｉ ｄｅｖｉｃｅ） ２０に入力する。他の入力変換回路の
出力信号Ｐ Ｐ も同じようにＰＬＤ２０に入力すｘ
ｌｏ ｘす る。
ｐ はＰ Ｌ Ｄ （Ｐｒｏｇｒａｍｍａｂｌ
ｅ ｌｏｇｉｃｘｉ’ ｘｉ ｄｅｖｉｃｅ） ２０に入力する。他の入力変換回路の
出力信号Ｐ Ｐ も同じようにＰＬＤ２０に入力すｘ
ｌｏ ｘす る。
ＰＬＤはＡＮＤ回路、ＯＲ回路、ＮＯＴ回路等の２値論
理の基本回路をプログラマフルに組合せることのできる
回路である。入力信号がパルス信号でそのパルス幅によ
って演算すべき値が表現されている場合には、上述のよ
うに、ＰＬＤはＭＩＮ演算をＡＮＤ回路により、ＭＡＸ
演算をＯＲ回路によりそれぞれ実行することができる。
理の基本回路をプログラマフルに組合せることのできる
回路である。入力信号がパルス信号でそのパルス幅によ
って演算すべき値が表現されている場合には、上述のよ
うに、ＰＬＤはＭＩＮ演算をＡＮＤ回路により、ＭＡＸ
演算をＯＲ回路によりそれぞれ実行することができる。
このため、ＰＬＤ２０により所望のファジィ演算が実行
されることになる。
されることになる。
ファジィ演算結果を表わすＰＬＤ２０の出力Ｐ、ｊ（ｊ
−１〜ｍ）はそれぞれ出力変換回路３ｊに与えられる。
−１〜ｍ）はそれぞれ出力変換回路３ｊに与えられる。
出力変換回路は出力の種類数ｍ個設けられるが１ｍ−１
の場合もありうる。出力変換回路３１〜３１１も全く同
じ構成であるから出力変換回路３１について説明する。
の場合もありうる。出力変換回路３１〜３１１も全く同
じ構成であるから出力変換回路３１について説明する。
出力変換回路３１はＰＬＤ２０の出力パルスＰ、１のパ
ルス幅によって表わされる値をそれに対応する電圧値（
または電流値）をもつアナログ出力信号ｙ１に変換する
ものであり、シフトレジスタ４１とアッテネータ４２と
電圧加算回路４３とを含んでいる。
ルス幅によって表わされる値をそれに対応する電圧値（
または電流値）をもつアナログ出力信号ｙ１に変換する
ものであり、シフトレジスタ４１とアッテネータ４２と
電圧加算回路４３とを含んでいる。
シフトレジスタ４１はシリアル入力パラレル出力シフト
レジスタであり、上述のシフトレジスタ２３、２５と逆
の変換を行なう。シフトレジスタ４１はＰＬＤ２０のフ
ァジィ演算出力Ｐ、１をクロック信号ＣＫに同期して次
段のアッテネータ４２にパラレルに出力する。アッテネ
ータ４２は、シフトレジスタ４１から与えられるＨレベ
ルの信号を所定レベルに減衰して加算回路４３に出力す
る。加算回路４３はパラレルに入力するＨレベルの信号
を加算して。
レジスタであり、上述のシフトレジスタ２３、２５と逆
の変換を行なう。シフトレジスタ４１はＰＬＤ２０のフ
ァジィ演算出力Ｐ、１をクロック信号ＣＫに同期して次
段のアッテネータ４２にパラレルに出力する。アッテネ
ータ４２は、シフトレジスタ４１から与えられるＨレベ
ルの信号を所定レベルに減衰して加算回路４３に出力す
る。加算回路４３はパラレルに入力するＨレベルの信号
を加算して。
ファジィ演算出力ｙ１を表わすアナログ信号を出力する
。
。
上記実施例では入力信号ｘ１はディジタル信号であるが
アナログ信号としてもよい。この場合には入力信号ｘ１
のＡ／Ｄ変換回路を設けてもよいし、アナログ入力信号
Ｘｔに対応するメンバーシップ関数のグレードμ（ｘｌ
）を表わすアナログ信号を出力するメンバーシップ関数
回路（ＭＦＣ）を設け、その出力μ（ｘｔ）をＡ／Ｄ変
換してもよい。さらにビット列生成回路およびシフトレ
ジスタに代えて、アナログ信号を直接にパルス信号に変
換する回路を設けることもできる。
アナログ信号としてもよい。この場合には入力信号ｘ１
のＡ／Ｄ変換回路を設けてもよいし、アナログ入力信号
Ｘｔに対応するメンバーシップ関数のグレードμ（ｘｌ
）を表わすアナログ信号を出力するメンバーシップ関数
回路（ＭＦＣ）を設け、その出力μ（ｘｔ）をＡ／Ｄ変
換してもよい。さらにビット列生成回路およびシフトレ
ジスタに代えて、アナログ信号を直接にパルス信号に変
換する回路を設けることもできる。
メンバーシップ関数メモリまたはメンバーシップ関数回
路を入力変換回路の外部に設けることもできる。ＰＬＤ
の出力信号も同じようにディジタル信号に変換して出力
するようにすることも可能である。
路を入力変換回路の外部に設けることもできる。ＰＬＤ
の出力信号も同じようにディジタル信号に変換して出力
するようにすることも可能である。
第５図はこの発明の他の実施例を示している。
この実施例においても入力Ｘ１〜ｘ、の種類数の入力変
換回路６１〜６ｎが含まれている。この入力変換回路６
１〜８ｎも入力Ｘｔに対応するメンバーシップ関数のグ
レードμ（ｘｌ）とその反転値１−μ（ｘｌ）とを出力
する。
換回路６１〜６ｎが含まれている。この入力変換回路６
１〜８ｎも入力Ｘｔに対応するメンバーシップ関数のグ
レードμ（ｘｌ）とその反転値１−μ（ｘｌ）とを出力
する。
入力変換回路６１には、２つのメモリ７１および７２が
含まれている。第１のメモリ７１は入力ｘ１に応じてグ
レードμ（ｘｌ）を出力するものであり、第２のメモリ
７２はグレード反転値１−μ（Ｘｌ）を出力する。
含まれている。第１のメモリ７１は入力ｘ１に応じてグ
レードμ（ｘｌ）を出力するものであり、第２のメモリ
７２はグレード反転値１−μ（Ｘｌ）を出力する。
第６図にメモリ７１の内容の一例が示されている。メモ
リ７１のアドレスは入力Ｘ１とカウンタ２８のカウント
値によって指定される。メモリ７１の入力ｘ１によって
指定される場所に、所定のメンバーシップ関数の入力Ｘ
ｔに対応するグレードμ（ｘｌ）を表わすデータが配列
されている。このデータはグレードμ（ｘｌ）に対応す
るパルス幅Ｗｌに相当する数のビット′ビとそれ以外の
ビットａ Ｏｅとから構成される。カウンタ２８は入力
するクロック信号ＣＫを計数し、その出力をメモリ７１
に与える。したがって、メモリ７１からは入力ｘ１によ
って指定された場所に記憶されたデータを構成する各ビ
ットが、カウンタ２８のカウント値の変化に同期して（
カウント値がインクレメントされるごとに）１つずつ出
力されていく。これにより、グレードμ（Ｘ ）に対
応する幅Ｗ１をもつパルスが発生し、ＰＬＤ２０に与え
られることになる。ビット１１１はこの出力パルスのＨ
レベルに、ビットｍ Ｏａはこの出力パルスのＬレベル
にそれぞれ対応する。メモリ７２も同じような構成であ
る。
リ７１のアドレスは入力Ｘ１とカウンタ２８のカウント
値によって指定される。メモリ７１の入力ｘ１によって
指定される場所に、所定のメンバーシップ関数の入力Ｘ
ｔに対応するグレードμ（ｘｌ）を表わすデータが配列
されている。このデータはグレードμ（ｘｌ）に対応す
るパルス幅Ｗｌに相当する数のビット′ビとそれ以外の
ビットａ Ｏｅとから構成される。カウンタ２８は入力
するクロック信号ＣＫを計数し、その出力をメモリ７１
に与える。したがって、メモリ７１からは入力ｘ１によ
って指定された場所に記憶されたデータを構成する各ビ
ットが、カウンタ２８のカウント値の変化に同期して（
カウント値がインクレメントされるごとに）１つずつ出
力されていく。これにより、グレードμ（Ｘ ）に対
応する幅Ｗ１をもつパルスが発生し、ＰＬＤ２０に与え
られることになる。ビット１１１はこの出力パルスのＨ
レベルに、ビットｍ Ｏａはこの出力パルスのＬレベル
にそれぞれ対応する。メモリ７２も同じような構成であ
る。
カウンタ２８は、パルス信号の最大パルス幅よりも長い
演算周期ごとにリセットされる。メモリ７１、７２には
リード／ライト信号Ｒ／Ｗによって任意のデータを書込
むことが可能である。信号が与えられることによりその
リセットが行なわれる。
演算周期ごとにリセットされる。メモリ７１、７２には
リード／ライト信号Ｒ／Ｗによって任意のデータを書込
むことが可能である。信号が与えられることによりその
リセットが行なわれる。
ＰＬＤ２０にグレードμ（ｘｌ）およびその反転値１−
μ（ｘｌ）が与えられ、所望のファジィ演算が実行され
、ファジィ演算結果を表わす出力パルスＰ 、が出力さ
れるのは第３図に示す実施例と同様ｙコ である。
μ（ｘｌ）が与えられ、所望のファジィ演算が実行され
、ファジィ演算結果を表わす出力パルスＰ 、が出力さ
れるのは第３図に示す実施例と同様ｙコ である。
ファジィ演算出力Ｐ 、は出力変換回路８ｊ（ｊ−Ｊ
１〜ｍ）にそれぞれ与えられる。出力変換回路８ｊはパ
ルス幅で表現されているファジィ演算結果Ｐ、ｊをディ
ジタル・データに変換するものでありＡＮＤ回路９１と
カウンタ９２とから構成される。
ルス幅で表現されているファジィ演算結果Ｐ、ｊをディ
ジタル・データに変換するものでありＡＮＤ回路９１と
カウンタ９２とから構成される。
ファジィ演算値を表わすパルス信号Ｐ、ｊはＡＮＤ回路
９１の一方の入力端子に与えられる。
９１の一方の入力端子に与えられる。
ＡＮＤ回路の他方の入力端子にはクロック信号ＣＫが与
えられている。これによりパルス信号Ｐ 、がＨレベル
のときにクロック信号ＣＫがＪ ＡＮＤ回路９１を通ってカウンタ９２に与えられ、計数
される。カウンタ９２のカウント値がファジィ演算結果
を表わすディジタル・データとして出力される。
えられている。これによりパルス信号Ｐ 、がＨレベル
のときにクロック信号ＣＫがＪ ＡＮＤ回路９１を通ってカウンタ９２に与えられ、計数
される。カウンタ９２のカウント値がファジィ演算結果
を表わすディジタル・データとして出力される。
カウンタ９２は遅延回路２９を介して与えられるリセッ
ト信号によりリセットされる。遅延回路２９はＰＬＤに
おける演算の遅れを補償するとともに。
ト信号によりリセットされる。遅延回路２９はＰＬＤに
おける演算の遅れを補償するとともに。
カウンタ２８と９２のリセットのタイミング関係を決定
するためのものである。
するためのものである。
第１図はＭＩＮ演算がＡＮＤ回路によって実現できる様
子を示すものであり、第２図はＭＡＸ演算がＯＲ回路で
実現される様子を示すものである。 第３図はこの発明の実施例を示すブロック図。 第４図はパラレルに入力する２進数表現のデータをシリ
アル表現に変換して出力する様子を示すものである。 第５図は他の実施例を示すブロック図、第６図はメモリ
の内容の一例を示すものである。 １１〜ｉｎ、 ８ｌ−ｅｎ＝−人力変換回路。 ２０・・・ＰＬＤ。 ２１、 ７１． ７２・・・メモリ。 ２２、２４・・・ビット列生成回路。 ２３、２５．４１・・・シフトレジスタ。 ３１〜３ａ＋、 ８１〜８ｍ・・・出力変換回路。 ４２・・・アッテネータ。 ４３・・・加算回路。 以 上
子を示すものであり、第２図はＭＡＸ演算がＯＲ回路で
実現される様子を示すものである。 第３図はこの発明の実施例を示すブロック図。 第４図はパラレルに入力する２進数表現のデータをシリ
アル表現に変換して出力する様子を示すものである。 第５図は他の実施例を示すブロック図、第６図はメモリ
の内容の一例を示すものである。 １１〜ｉｎ、 ８ｌ−ｅｎ＝−人力変換回路。 ２０・・・ＰＬＤ。 ２１、 ７１． ７２・・・メモリ。 ２２、２４・・・ビット列生成回路。 ２３、２５．４１・・・シフトレジスタ。 ３１〜３ａ＋、 ８１〜８ｍ・・・出力変換回路。 ４２・・・アッテネータ。 ４３・・・加算回路。 以 上
Claims (2)
- （１）入力変数の種類ごとに設けられ、ディジタルまた
はアナログ入力信号を、その入力変数に対して設定され
たメンバーシップ関数における対応する関数値をパルス
幅によって表わすパルス信号に変換する複数の入力変換
回路、 複数の２値論理回路の組合せにより構成され、入力変換
回路から与えられたパルス信号に所定の論理演算を施し
てパルス信号を出力するプログラマブル論理回路、およ
び プログラマブル論理回路の出力パルス信号をそのパルス
幅が表わす値をもつディジタルまたはアナログ出力信号
に変換する少なくとも１つの出力変換回路、 を備えたプログラマブル・ファジィ論理回路。 - （２）入力変数の種類ごとに設けられ、ディジタルまた
はアナログ入力信号を、その入力信号のもつグレードを
パルス幅によって表わすパルス信号に変換する複数の入
力変換回路、 複数の２値論理回路の組合せにより構成され、入力変換
回路から与えられたパルス信号に所定の論理演算を施し
てパルス信号を出力するプログラマブル論理回路、およ
び プログラマブル論理回路の出力パルス信号をそのパルス
幅が表わす値をもつディジタルまたはアナログ出力信号
に変換する少なくとも１つの出力変換回路。 を備えたプログラマブル・ファジィ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1258885A JPH03122720A (ja) | 1989-10-05 | 1989-10-05 | プログラマブル・ファジィ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1258885A JPH03122720A (ja) | 1989-10-05 | 1989-10-05 | プログラマブル・ファジィ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03122720A true JPH03122720A (ja) | 1991-05-24 |
Family
ID=17326382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1258885A Pending JPH03122720A (ja) | 1989-10-05 | 1989-10-05 | プログラマブル・ファジィ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03122720A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8960129B2 (en) | 2007-11-19 | 2015-02-24 | United Pet Group, Inc. | Toothed pet grooming tool with fur ejecting mechanism |
-
1989
- 1989-10-05 JP JP1258885A patent/JPH03122720A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8960129B2 (en) | 2007-11-19 | 2015-02-24 | United Pet Group, Inc. | Toothed pet grooming tool with fur ejecting mechanism |
| US11147239B2 (en) | 2007-11-19 | 2021-10-19 | Spectrum Brands, Inc. | Toothed pet grooming tool with fur ejecting mechanism |
| US11606930B2 (en) | 2007-11-19 | 2023-03-21 | Spectrum Brands, Inc. | Toothed pet grooming tool with fur ejecting mechanism |
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