JPH01175028A - プログラム可能な論理集積回路 - Google Patents
プログラム可能な論理集積回路Info
- Publication number
- JPH01175028A JPH01175028A JP62332222A JP33222287A JPH01175028A JP H01175028 A JPH01175028 A JP H01175028A JP 62332222 A JP62332222 A JP 62332222A JP 33222287 A JP33222287 A JP 33222287A JP H01175028 A JPH01175028 A JP H01175028A
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- JP
- Japan
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- array
- terminal
- input
- signal
- circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 8
- 210000004899 c-terminal region Anatomy 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 4
- 238000010998 test method Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
プログラム可能な論理集積回路（ＰＬＤ）の試験方法に
関し、 ＰＬＤの試験パターンの発生を簡単化することを目的と
し、 プログラマブル・ロジック・デバイス（、Ｐ Ｌ Ｄ）
をアンド・アレイとオア・アレイとシリアル／パラレル
接続されたｎ個のスキャン・フリップ・フロップ回路と
入出力回路とから構成する。
関し、 ＰＬＤの試験パターンの発生を簡単化することを目的と
し、 プログラマブル・ロジック・デバイス（、Ｐ Ｌ Ｄ）
をアンド・アレイとオア・アレイとシリアル／パラレル
接続されたｎ個のスキャン・フリップ・フロップ回路と
入出力回路とから構成する。
本発明は、プログラム可能な論理集積回路（ＰＬＤ）の
試験方法に関する。
試験方法に関する。
一般にプログラマブル・ロジック・デバイスはアンド・
アレイとオア・アレイとフリップ・フロップとの組合わ
せにより、入力回路のデータを自由に論理構成して出力
回路からデータを出力することが出来る。
アレイとオア・アレイとフリップ・フロップとの組合わ
せにより、入力回路のデータを自由に論理構成して出力
回路からデータを出力することが出来る。
上記プログラマブル・ロジック・デバイスにおいて、集
積規模が増大するに伴い、その集積回路の試験が非常に
困難になってきた。従ってＰＬＤにより電子機器等を構
成する際、この試験方法を簡単化することが望まれるよ
うになってきた。
積規模が増大するに伴い、その集積回路の試験が非常に
困難になってきた。従ってＰＬＤにより電子機器等を構
成する際、この試験方法を簡単化することが望まれるよ
うになってきた。
第３図（ａ）と（ｂ）に従来例のＰＬＤのブロック図と
タイムチャートを示す。図において１はアンド・アレイ
、２はオア・アレイを示す。４はフリップ・フロップ接
続回路で、ＦＦＩとＦＦ２の２個のＤフリップ・フロッ
プにより構成するものとする。５は入力バッファ１ＢＵ
Ｆ、 ６は出力バッファｏＢＵＦで、出カバソファはト
ライ・ステート・バッファにより構成する。入力信号ｔ
ｎが入カバソファｆＢＵＦを通ってアンド・アレイに入
力する信号をａ。
タイムチャートを示す。図において１はアンド・アレイ
、２はオア・アレイを示す。４はフリップ・フロップ接
続回路で、ＦＦＩとＦＦ２の２個のＤフリップ・フロッ
プにより構成するものとする。５は入力バッファ１ＢＵ
Ｆ、 ６は出力バッファｏＢＵＦで、出カバソファはト
ライ・ステート・バッファにより構成する。入力信号ｔ
ｎが入カバソファｆＢＵＦを通ってアンド・アレイに入
力する信号をａ。
ａｏ ・−・〜・とし、フリップ・フロップＦＦＩのＱ
端子からの出力信号をす、 ｂ’ ・・・−とじて
アンド・アレイに入力すると、オア・アレイからの出力
信号はアンド／オアの組合わせ論理で演算されて、出力
バッファｏＢＵＦのｉｎ端子とＣ端子及びフリップ・フ
ロップＦＦＩのＤ端子に出力される。この論理演算信号
をｆ （ａ、ｂ） ＋ ｆ （ａ’、ｂ’）・・・・
・・・・・で表すと、この出力信号はアンド／オア回路
とフリップ・フロップ回路により入力するクロック信号
ｃｋに同期して遅延送出される。出カバソファはＣ端子
信号の制御によりｆｎ端子に入力される信号をそのまま
ｏｕｔ端子に出力するか、オーブンにするか決められる
。以上の動作を繰り返して出力信号をチエツクして論理
回路の正否を検出する。
端子からの出力信号をす、 ｂ’ ・・・−とじて
アンド・アレイに入力すると、オア・アレイからの出力
信号はアンド／オアの組合わせ論理で演算されて、出力
バッファｏＢＵＦのｉｎ端子とＣ端子及びフリップ・フ
ロップＦＦＩのＤ端子に出力される。この論理演算信号
をｆ （ａ、ｂ） ＋ ｆ （ａ’、ｂ’）・・・・
・・・・・で表すと、この出力信号はアンド／オア回路
とフリップ・フロップ回路により入力するクロック信号
ｃｋに同期して遅延送出される。出カバソファはＣ端子
信号の制御によりｆｎ端子に入力される信号をそのまま
ｏｕｔ端子に出力するか、オーブンにするか決められる
。以上の動作を繰り返して出力信号をチエツクして論理
回路の正否を検出する。
上記のように従来のフリップ・フロップを使用したプロ
グラマブル・ロジック・デバイスでは、論理回路構成の
ためのアレイ接続毎に繰り返しテストすることにより論
理回路の正否を判定しているため、集積規模が増大して
くるとその試験が非常に困難になってきている。したが
って本発明ではフリップ・フロップにスキャンテスト方
式を採用することにより、試験パターンの発生を簡単化
することを目的としている。
グラマブル・ロジック・デバイスでは、論理回路構成の
ためのアレイ接続毎に繰り返しテストすることにより論
理回路の正否を判定しているため、集積規模が増大して
くるとその試験が非常に困難になってきている。したが
って本発明ではフリップ・フロップにスキャンテスト方
式を採用することにより、試験パターンの発生を簡単化
することを目的としている。
（問題点を解決するための手段〕
第１図に本発明の原理図を示す。図において、ｌはアン
ド・アレイ、２はオア・アレイ、３は本発明により付加
するｎ個のスキャン・フリップ・フロップ回路のシリア
ル／パラレル接続回路で、スキャン・フリップ・フロッ
プ接続回路３は、オア・アレイ２からの入力信号を入力
するｎ個の入力端子りと、アンド・アレイ１に出力信号
を送出するｎ個の出力端子口と、スキャン信号を入力す
るＳｉ端子と、アンド・オア回路により演算された信号
を外部に出力するＳｏＣ端子、プログラム用のクロック
を入力するＣに端子と、スキャン用のクロックを入力す
るＳＣＫ端子を持ち、各スキャン・フリップ・フロップ
回路は通常のＤフリップ・フロップと２個の２−１セレ
クタより構成される。
ド・アレイ、２はオア・アレイ、３は本発明により付加
するｎ個のスキャン・フリップ・フロップ回路のシリア
ル／パラレル接続回路で、スキャン・フリップ・フロッ
プ接続回路３は、オア・アレイ２からの入力信号を入力
するｎ個の入力端子りと、アンド・アレイ１に出力信号
を送出するｎ個の出力端子口と、スキャン信号を入力す
るＳｉ端子と、アンド・オア回路により演算された信号
を外部に出力するＳｏＣ端子、プログラム用のクロック
を入力するＣに端子と、スキャン用のクロックを入力す
るＳＣＫ端子を持ち、各スキャン・フリップ・フロップ
回路は通常のＤフリップ・フロップと２個の２−１セレ
クタより構成される。
通常のプログラマブル・ロジック・デバイスとして使用
する場合は、各フリップ・フロップの入力端子りと出力
端子Ｑとを用い、クロック信号（Ｊに同期してオア・ア
レイからの入力信号を遅延形フリップ・フロップにより
アンド・アレイに出力する。従ってアンド・オア回路に
よる論理演算が通常の入出力回路によりプログラマブル
に行われる。
する場合は、各フリップ・フロップの入力端子りと出力
端子Ｑとを用い、クロック信号（Ｊに同期してオア・ア
レイからの入力信号を遅延形フリップ・フロップにより
アンド・アレイに出力する。従ってアンド・オア回路に
よる論理演算が通常の入出力回路によりプログラマブル
に行われる。
次にこのアンド・オア回路による論理演算の結果をテス
トしたい場合は、任意のスキャンデータをスキャン・フ
リップ・フロップのＳｉ端子に入力し、各フリップ・フ
ロップの出力端子ｑからスキャン・クロック信号Ｓ（Ｊ
に同期して出力信号がアンド・オア回路に送出され、論
理演算された結果がＳｏＣ端子り外部に送出される。こ
の信号を取り出すことにより、任意の入力データによる
アンド・オア・アレイのスキャン演算を行うことが出来
る。この場合スキャン・テスト時間を短縮するためスキ
ャン・クロック信号ＳＣＫの周期は通常時使用するクロ
ック信号（Ｊの周期より短くしている。
トしたい場合は、任意のスキャンデータをスキャン・フ
リップ・フロップのＳｉ端子に入力し、各フリップ・フ
ロップの出力端子ｑからスキャン・クロック信号Ｓ（Ｊ
に同期して出力信号がアンド・オア回路に送出され、論
理演算された結果がＳｏＣ端子り外部に送出される。こ
の信号を取り出すことにより、任意の入力データによる
アンド・オア・アレイのスキャン演算を行うことが出来
る。この場合スキャン・テスト時間を短縮するためスキ
ャン・クロック信号ＳＣＫの周期は通常時使用するクロ
ック信号（Ｊの周期より短くしている。
なお入力信号りとＳｔの切換え及びクロック信号Ｃにと
ＳＣにとの切換えは罪信号により制御される。
ＳＣにとの切換えは罪信号により制御される。
第２図（ａ）に本発明の実施例のブロック図を示す。図
において、１はアンド・アレイ、２はオア・アレイ、３
はスキャン・フリップ・フロップ接続回路、５は入力バ
ッファ、６は出カバソファを示す。
において、１はアンド・アレイ、２はオア・アレイ、３
はスキャン・フリップ・フロップ接続回路、５は入力バ
ッファ、６は出カバソファを示す。
スキャン・フリップ・フロップ接続回路３は２個のスキ
ャン・フリップ・フロップ５ＦＦ１．５ＦＦ２から構成
されるものとする。スキャン・フリップ・フロップの構
成例を第２図（ｂ）に示す。
ャン・フリップ・フロップ５ＦＦ１．５ＦＦ２から構成
されるものとする。スキャン・フリップ・フロップの構
成例を第２図（ｂ）に示す。
第２図（ｂ）において、スキャン・フリップ・フロップ
は通常のＤフリップ・フロップ３１と２個の２−１セレ
クタ３２．３３よりなり、２−１セレクタは３Ｍ端子か
らの信号制御により、Ｓ端子に信号“１”が与えられる
と１端子への信号がＸ端子へ出力され、Ｓ端子に信号“
０＃が与えられると２端子への信号がＸ端子に出力され
る。従ってＳＭ信号が“ｌ”か“０”かにより入力信号
りかＳｉかが選択され、またクロック信号ＣにかＳＣＫ
かが選択される。このセレクタ３２と３３の選択により
Ｄフリップ・フロップ３１のＤ端子とＣに端子には入力
信号のＤとＣＫ、又はスキャン用の入力信号のＳｔとＳ
（Ｊが与えられ、出力端子Ｑより信号が送出され、Ｓｏ
端子からも出力信号が取り出される。。
は通常のＤフリップ・フロップ３１と２個の２−１セレ
クタ３２．３３よりなり、２−１セレクタは３Ｍ端子か
らの信号制御により、Ｓ端子に信号“１”が与えられる
と１端子への信号がＸ端子へ出力され、Ｓ端子に信号“
０＃が与えられると２端子への信号がＸ端子に出力され
る。従ってＳＭ信号が“ｌ”か“０”かにより入力信号
りかＳｉかが選択され、またクロック信号ＣにかＳＣＫ
かが選択される。このセレクタ３２と３３の選択により
Ｄフリップ・フロップ３１のＤ端子とＣに端子には入力
信号のＤとＣＫ、又はスキャン用の入力信号のＳｔとＳ
（Ｊが与えられ、出力端子Ｑより信号が送出され、Ｓｏ
端子からも出力信号が取り出される。。
このスキャン・フリップ・フロップを２個使用して構成
したプログラマブル・ロジック・デバイスの機能を第２
図（ａ）と（ｂ）と処理タイムチャート第２図（Ｃ）で
説明する。
したプログラマブル・ロジック・デバイスの機能を第２
図（ａ）と（ｂ）と処理タイムチャート第２図（Ｃ）で
説明する。
通常の使用の場合は、３Ｍ端子からの“１″信号により
スキャン・フリップ・フロ・ノブＳＦＦ １と５ＦＦ２
は通常のＤフリップ・フロップとして構成され、クロッ
ク信号ＣＫに同期してオア・アレイからの入力信号がＤ
端子に入力され、Ｑ端子からの出力がアンド・アレイに
人力され、従来と同じ様に入力バッファ５を通して挿入
された人力データがアンド・オア回路で演算されて、演
算データが出カバソファ６を通り出力端子に送出される
。
スキャン・フリップ・フロ・ノブＳＦＦ １と５ＦＦ２
は通常のＤフリップ・フロップとして構成され、クロッ
ク信号ＣＫに同期してオア・アレイからの入力信号がＤ
端子に入力され、Ｑ端子からの出力がアンド・アレイに
人力され、従来と同じ様に入力バッファ５を通して挿入
された人力データがアンド・オア回路で演算されて、演
算データが出カバソファ６を通り出力端子に送出される
。
次にこの論理Ｓ積回路をスキャン・テストしたい場合は
、３Ｍ端子からの“０″信号によりスキャン・フリップ
・フロップ５ＦＦＩと５ＦＦ２はスキャン用として構成
され、クロック信号ＳＣＫに同期してＳｉ端子から入力
された任意のデータ（ｘ、ｙ）がＤフリップ・フロップ
のＤ端子に入力され、Ｑ端子からの遅延出力がアンド・
オア回路に入力されて、演算結果（ｖ、ｗ）がＳｏ端子
から出力される。面この時スキャン・フリップ・フロッ
プ５ＦＰＩと５ＦＦ２のＱ端子出力信号はＳｉ端子から
のクロックにより遅延された入力信号（ｘ）と（ｙ）の
前位置に演算結果（Ｖ）と（−）が存在する形になる。
、３Ｍ端子からの“０″信号によりスキャン・フリップ
・フロップ５ＦＦＩと５ＦＦ２はスキャン用として構成
され、クロック信号ＳＣＫに同期してＳｉ端子から入力
された任意のデータ（ｘ、ｙ）がＤフリップ・フロップ
のＤ端子に入力され、Ｑ端子からの遅延出力がアンド・
オア回路に入力されて、演算結果（ｖ、ｗ）がＳｏ端子
から出力される。面この時スキャン・フリップ・フロッ
プ５ＦＰＩと５ＦＦ２のＱ端子出力信号はＳｉ端子から
のクロックにより遅延された入力信号（ｘ）と（ｙ）の
前位置に演算結果（Ｖ）と（−）が存在する形になる。
従ってＳｏ端子には演算信号（誓）と（Ｖ）と入力信号
（Ｘ）とが順次送出される形になる。
（Ｘ）とが順次送出される形になる。
以上本発明により、スキャンテスト方式においてスキャ
ン・フリップ・フロップはシリアルなデータ入力により
任意にデータが設定可能であり、また組合せ論理部の状
態を取り込むことにより、内部状態を外部に出力させる
ことが出来る。このことによりプログラム・ロジック・
デバイス全体としては単純な組合せ回路としてみなすこ
とが出来る。従って試験パターンの自動発生が可能とな
り、データの作成が著しく簡単になる。
ン・フリップ・フロップはシリアルなデータ入力により
任意にデータが設定可能であり、また組合せ論理部の状
態を取り込むことにより、内部状態を外部に出力させる
ことが出来る。このことによりプログラム・ロジック・
デバイス全体としては単純な組合せ回路としてみなすこ
とが出来る。従って試験パターンの自動発生が可能とな
り、データの作成が著しく簡単になる。
第１図は本発明の原理図、第２図（ａ）と（ｂ）と（Ｃ
）は本発明の実施例のプロ・ツク図とＳＦＦの構成例及
び処理タイムチャート、第３図（ａ）と（ｂ）は従来例
のブロック図と処理タイムチャートを示す。 図において、１はアンド・アレイ、２はオア・アレイ、
３はスキャン・フリップ・フロップ接続回路、４はＤフ
リップ・フロップ接続回路、５は入力バッファ、６は出
カバソファを示す。なお第２図（ｂ）のＳＦＦの構成例
において、３１はＤフリップ・フロップ、３２と３３は
２−１セレクタを示す。 １）−ｍ− １’ｉｉ＋ Ｓｉ ＣＫ ＳＣＫ Ｓ’ｊ１本発明の原理図 第 １ 図 □ （ａ）実施例のブロック図 （ｂ）ＳＦＦの構成例 （Ｃ）実施例のタイムチャート 第 ２ 図 （ａ）従来例のブロック図 （ｂ）従来例のタイムチャート 第 ３ 図
）は本発明の実施例のプロ・ツク図とＳＦＦの構成例及
び処理タイムチャート、第３図（ａ）と（ｂ）は従来例
のブロック図と処理タイムチャートを示す。 図において、１はアンド・アレイ、２はオア・アレイ、
３はスキャン・フリップ・フロップ接続回路、４はＤフ
リップ・フロップ接続回路、５は入力バッファ、６は出
カバソファを示す。なお第２図（ｂ）のＳＦＦの構成例
において、３１はＤフリップ・フロップ、３２と３３は
２−１セレクタを示す。 １）−ｍ− １’ｉｉ＋ Ｓｉ ＣＫ ＳＣＫ Ｓ’ｊ１本発明の原理図 第 １ 図 □ （ａ）実施例のブロック図 （ｂ）ＳＦＦの構成例 （Ｃ）実施例のタイムチャート 第 ２ 図 （ａ）従来例のブロック図 （ｂ）従来例のタイムチャート 第 ３ 図
Claims (1)
- 【特許請求の範囲】 論理回路を組立てるアンド・アレイ（１）と、オア・ア
レイ（２）と、ｎ個のシリアル／パラレル接続されたス
キャン・フリップ・フロップ接続回路（３）とからなり
、 該スキャン・フリップ・フロップ接続回路（３）はオア
・アレイ（１）からの入力信号をアンド・アレイ（２）
に出力するｎ個の入出力端子と、スキャン・データを入
力して演算結果を外部に出力する入出力端子と、通常用
とスキャン用のクロック入力端子を有し、通常のプログ
ラマブル入力信号とスキャン入力信号を切換え接続する
ことを特徴とするプログラム可能な論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62332222A JPH01175028A (ja) | 1987-12-29 | 1987-12-29 | プログラム可能な論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62332222A JPH01175028A (ja) | 1987-12-29 | 1987-12-29 | プログラム可能な論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01175028A true JPH01175028A (ja) | 1989-07-11 |
Family
ID=18252536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62332222A Pending JPH01175028A (ja) | 1987-12-29 | 1987-12-29 | プログラム可能な論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01175028A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09139667A (ja) * | 1995-11-14 | 1997-05-27 | Nec Corp | プログラマブルロジック回路の自己点検回路 |
-
1987
- 1987-12-29 JP JP62332222A patent/JPH01175028A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09139667A (ja) * | 1995-11-14 | 1997-05-27 | Nec Corp | プログラマブルロジック回路の自己点検回路 |
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