DE69126741T2 - Logisches Modul mit konfigurierbaren kombinatorischen und sequentiellen Blöcken - Google Patents

Logisches Modul mit konfigurierbaren kombinatorischen und sequentiellen Blöcken

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Description

  • Diese Erfindung betrifft digitale Elektronikschaltungen. Insbesondere betrifft diese Erfindung Schaltungen, die logische Funktionen in benutzerprogrammierbaren integrierten Schaltungen ausführen, und Schaltungen zur Realisierung einer großen Vielfalt benutzerwählbarer kombinatorischer und sequentieller Logikfunktionen.
  • Programmierbare Logikblöcke, mit denen sich wählbare Logikfunktionen aus einer Vielzahl von benutzerwählbaren Logikfunktionen ausführen lassen, sind im Stand der Technik bekannt. Das demselben Anmelder wie die vorliegende Anmeldung gehörende US-Patent 4 910 417 von El Gamal et al. und das US-Patent 4 453 096 von Le Can et al. beschreiben Logikmodule, die aus Multiplexern bestehen, die eine Vielzahl kombinatorischer Funktionen ausführen können.
  • L'Onde Electrique, Band 59, Nr. 11, Seiten 81-86 beschreibt einen kombinatorischen Universal-Logikmodul, der drei Multiplexer verwendet.
  • Obwohl diese Schaltungen dem Entwickler benutzerprogrammierbarer Logikarrays eine hohe Flexibilität zur Verfügung stellen, besteht weiterhin Bedarf, die Funktionalität solcher Schaltungen zu steigern.
  • Diese Erfindung ist im beiliegenden Anspruch 1 definiert.
  • In einer Ausführungsform dieser Erfindung wird ein Logikmodul erzielt, das eine große Vielfalt benutzerkonfigurierbarer kombinatorischer und sequentieller Logikfunktionen hat. In einer ersten Stufe eines kombinatorischen Abschnitts enthält der Logikmodul einen ersten und einen zweiten Multiplexer mit zwei Eingängen, die jeweils einen ersten und zweiten Dateneingang haben.
  • Der erste und der zweite Multiplexer enthalten jeweils einen Auswahleingang, die beide mit dem Ausgang eines zwei Eingänge aufweisenden ersten Logikgliedtyps verbunden sind, das einen ersten und zweiten Dateneingang hat. Die Eingänge zum ersten und zweiten Zwei-Eingangs-Multiplexer werden mit Datensignalen von einer ersten Gruppe versorgt. Ein Eingang jedes Logikglieds bekommt ein Datensignal einer zweiten Gruppe und der andere Eingang jedes Logikglieds ein Datensignal einer dritten Gruppe eingespeist.
  • In einer zweiten Stufe des kombinatorischen Abschnitts des Logikmoduls ist ein erster und zweiter Dateneingang eines dritten Zwei-Eingangs-Multiplexers jeweils mit den Ausgängen des ersten und zweiten Multiplexers verbunden. Ein Auswahleingang des dritten Zwei-Eingangs-Multiplexers ist mit dem Ausgang eines zweiten Typs eines Zwei-Eingangs- Logikglieds verbunden, welches einen ersten und zweiten Dateneingang hat.
  • In einer ersten Stufe eines sequentiellen Abschnitts des erfindungsgemäßen Logikmoduls ist der Ausgang des dritten Zwei-Eingangs-Multiplexers mit dem ersten Dateneingang eines vierten Zwei-Eingangs-Multiplexers verbunden, der einen mit seinem Auswahleingang gekoppelten HOLD1-Eingang hat. Dessen Ausgang und ein bei tiefem Pegel wirksamer CLEAR-Eingang werden einem UND-Glied zugeführt, dessen Ausgang mit dem zweiten Dateneingang des vierten Zwei- Eingangs-Multiplexers und mit dem ersten Dateneingang eines fünften Zwei-Eingangs-Multiplexers in einer zweiten Stufe des sequentiellen Abschnitts des erfindungsgemäßen Logikmoduls verbunden ist. Der Auswahleingang des fünften Zwei-Eingangs-Multiplexers ist mit einem HOLD2-Eingang verbunden. Dessen Ausgang und der CLEAR-Eingang werden einem UND-Glied angelegt, dessen Ausgang mit dem zweiten Dateneingang des fünften Zwei-Eingangs-Multiplexers und mit einem Ausgangsknoten verbunden ist. Die Eingänge CLEAR, HOLD1 und HOLD2 sind durch Signalverknüpfungen von Datensignalen einer dritten Gruppe definiert, die ein Datensignal einer der anderen Gruppen enthalten kann.
  • Fig. 1 ist ein Blockdiagramm eines einer bevorzugten Ausführungsform dieser Erfindung entsprechenden Logikmoduls.
  • Fig. 2a ist ein Schaltungsdiagramm einer kombinatorischen Schaltung zur Erzeugung der Signale CLEAR, HOLD1 und HOLD2 für die Schaltung der Fig. 1 aus den Dateneingängen.
  • Fig. 2b ist ein Logikdiagramm in Blockform einer hier bevorzugten Schaltung, die zur Ausführung der Funktion der Schaltung in Fig. 2a dient.
  • Zunächst wird bezugnehmend auf Fig. 1 ein Blockdiagramm einer hier bevorzugten Ausführungsform eines erfindungsgemäßen Logikmoduls, der mit der Bezugszahl 10 bezeichnet ist und konfigurierbare kombinatorische und sequentielle Blöcke hat. Der kombinatorische Teil des Logikmoduls enthält einen ersten und einen zweiten Abschnitt. Ein erster Abschnitt des erfindungsgemäßen Logikmoduls 10 enthält einen ersten und zweiten Multiplexer 12 und 14, die jeweils zwei Eingänge haben. Der erste Zwei-Eingangs- Multiplexer enthält einen ersten und einen zweiten Dateneingang 16 und 18, einen Auswahleingang 20 sowie einen Ausgang 22. Der zweite Zwei-Eingangs-Multiplexer hat einen ersten und zweiten Dateneingang 24 und 26, einen Auswahleingang 28 und einen Ausgang 30. Die Auswahleingänge 20 und 28 des ersten und zweiten Zwei-Eingangs-Multiplexers 12 und 14 sind mit dem Ausgang 32 eines ersten Logikgliedtyps 24 verbunden, das zwei Eingänge und zwar einen ersten und zweiten Datengang 50 und 54 hat.
  • Die Ausgänge 22 und 30 des ersten und zweiten Zwei- Eingangs-Multiplexers 12 und 14 sind mit Dateneingängen 36 und 38 eines dritten Multiplexers 40 mit zwei Eingängen in einen zweiten Abschnitt des Logikmoduls 10 verbunden. Der dritte Zwei-Eingangs-Multiplexer 40 enthält auch einen Auswahleingang 42 und einen Ausgang 44. Der Auswahleingang 42 des dritten Zwei-Eingangs-Multiplexers 40 ist mit dem Ausgang 46 eines zweiten Logikgliedtyps 48 verbunden, der zwei Eingänge, und zwar einen ersten und zweiten Dateneingang 52 und 56, hat.
  • Die Dateneingänge 16, 18, 24 und 26 am ersten und zweiten Zwei-Eingangs-Multiplexer werden mit Datensignalen von einer ersten Gruppe von Dateneingangsknoten gespeist, die in Fig. 1 als Dateneingänge D00, D01, D10 und D11 enthalten sind. Ein Eingang jedes Logikglieds 34 und 48 (jeweils mit den Bezugszahlen 15 und 52) wird von einem Datensignal einer zweiten Gruppe gespeist, die in Fig. 1 jeweils als Dateneingangsknoten A0 und A1 gezeigt sind, und der andere Eingang jedes der Logikglieder (jeweils mit den Bezugszahlen 54 und 56) wird von einem Datensignal einer dritten Gruppe gespeist, das in Fig. 1 jeweils als Dateneingangsknoten B0 und B1 bezeichnet ist.
  • Der erfindungsgemäße Logikmodul 10 bietet eine Vielzahl kombinatorischer Funktionen, die bis zu acht Eingänge haben. Die von der Schaltung von Fig. 1 realisierte Funktion ist:
  • Z = (D00 !(A0 B0) + D01 (A0 B0)) !(A1 + B1) + (D10 !(A0 B0) + D11 (A0 B0)) (A1 + B1)
  • Die kombinatorischen Funktionen, die realisiert werden können, enthalten UND, ODER, NICHT UND, NICHT ODER und EXKLUSIV-ODER. Die nachstehende Tabelle I zeigt die Realisierung dieser Funktionen unter Verwendung verschiedener Eingänge der in Fig. 1 gezeigten Schaltung. TABELLE I
  • Dem einschlägigen Fachmann wird außerdem deutlich, daß verschiedene Logikglieder, wie NICHT UND, NICHT ODER, EXKLUSIV-ODER-Glieder, auch mit etwas unterschiedlichen Ergebnissen verwendet werden können. Insbesondere, wenn man an den Auswahleingängen lauter gleiche Glieder (z.B. lauter NICHT UND oder NICHT ODER-Glieder) verwendet, erhöht sich die Anzahl der Eingänge der Funktionen (UND, ODER), während die Anwendung gemischter Logikgliedtypen an den Auswahleingängen (z.B. NICHT UND am ersten Auswahleingang und NICHT ODER am zweiten Auswahleingang, wie dies in Fig. 1 gezeigt ist) die Anzahl der Funktionen erhöht, die mit dem Modul erzeugt werden können.
  • Nun wird erneut Bezug auf Fig. 1 genommen, wo man erkennt, daß der sequentielle Abschnitt des Logikmoduls 10 ebenfalls zwei Stufen hat. In der ersten sequentiellen Stufe ist der Ausgang 44 des dritten Zwei-Eingangs-Multiplexers 40 mit einem ersten Dateneingang 58 eines vierten Zwei-Eingangs- Multiplexers 60 verbunden, dessen Auswahleingang 62 durch ein HOLD1-Signal von einem HOLD1-Steuerknoten angesteuert ist. Der Ausgang 64 des vierten Zwei-Eingangs-Multiplexers 60 und ein CLEAR-Signal von einem CLEAR-Steuerknoten werden jeweils Eingängen 68 und 66 eines UND-Glieds 70 zugeführt, dessen Ausgang 72 dem zweiten Dateneingang 74 des vierten Zwei-Eingangs-Multiplexers 60 und mit dem ersten Dateneingang 76 eines fünften Zwei-Eingangs-Multiplexers 78 verbunden ist, der den Eingang zur zweiten sequentiellen Stufe bildet. Der Auswahleingang 80 des fünften Zwei- Eingangs-Multiplexers 78 ist mit einem HOLD2-Signal 2 von einem HOLD2-Steuerknoten verbunden. Der Ausgang 82 des fünften Zwei-Eingangs-Multiplexers 78 und das CLEAR-Signal werden zwei Eingängen 86 und 84 eines UND-Glieds 88 zugeführt, dessen Ausgang mit dem zweiten Dateneingang 92 des fünften Zwei-Eingangs-Multiplexers 78 und mit einem Ausgangsknoten 94 verbunden ist.
  • Bei der hier bevorzugten Ausführungsform werden die Signale CLEAR, HOLD1 und HOLD2 durch eine kombinatorische Logik aus einem Satz von Eingangsdatensignalen gebildet. Wie die Fig. 2a zeigt, liegen Datensignale von Dateneingangsknoten C1, C2 und B0 jeweils an Eingängen 96, 98 und 100 einer logischen Verknüpfungsschaltung 102 an, deren Steuerknotenausgänge jeweils die Signale HOLD1, HOLD2 und CLEAR ausgeben.
  • Die logische Verknüpfungsschaltung 102 kann jede logische Schaltung sein, die die drei Eingänge in einer Weise verknüpft, daß sich die Ausgangssignale HOLD1, HOLD2 und CLEAR ergeben, wie in der nachfolgenden Wahrheitstabelle II angegeben ist. TABELLE II
  • Fig. 2b zeigt ein Logikdiagramm einer hier bevorzugten Ausführungsform einer solchen Verknüpfungsschaltung. Nun wird auf Fig. 2b Bezug genommen, wo die logische Verknüpfungsschaltung 102 ein UND-Glied 104 mit einem invertierenden Eingang 106, einem nicht invertierenden Eingang 108 und einem Ausgang 110, ein UND-Glied 112 mit einem invertierenden Eingang 114, einem nicht invertierenden Eingang 116 sowie einem Ausgang 118, ein EXKLUSIV-NICHT ODER-Glied 120 mit Eingängen 122 und 124 sowie einem Ausgang 126 und ein ODER-Glied 128 mit Eingängen 130 und 132 und einem Ausgang 134 enthält. Der C1-Eingang 96 ist mit den Eingängen 106 und 116 jeweils der UND-Glieder 104 und 112 sowie mit dem Eingang 122 des EXKLUSIV-NICHT ODER-Glieds 120 verbunden. Der C2-Eingang 98 ist jeweils mit den Eingängen 108 und 114 der UND-Glieder 104 und 112 sowie mit dem Eingang 124 des EXKLUSIV-NICHT ODER-Glieds 120 verbunden. Der B0-Eingang 100 ist mit dem Eingang 132 des ODER-Glieds 128 verbunden. Der Ausgang 118 des UND-Glieds 112 ist mit dem Eingang 130 des ODER-Glieds 128 verbunden. Der Ausgang 110 des UND-Glieds 104 ist das Signal HOLD1, der Ausgang 126 des EXKLUSIV-NICHT ODER- Glieds 120 ist das Signal HOLD2 und der Ausgang 134 des ODER-Glieds 128 ist das CLEAR-Signal.
  • Der sequentielle Abschnitt des hier beschriebenen erfindungsgemäßen Logikmoduls ist als ein durch eine ansteigende oder eine fallende Flanke getriggertes Flipflop mit asynchronem, bei niedrigem logischen Pegel wirksamen CLEAR-Eingang oder als ein transparentes Durchlaßelement konfigurierbar, welches lediglich die Benutzerkonfiguration des kombinatorischen Abschnitts des zu verwendenden Moduls gestattet. Sämtliche Zwischenspeicher (latches) und Flipflops sind nicht invertierend.
  • Die Tabelle III veranschaulicht die durch den Logikmodul dieser Erfindung zur Verfügung gestellten sequentiellen Funktionen. Aus Tabelle III erkennt man, daß die ausführbaren sequentiellen Funktionen einen negativ getriggerten Zwischenspeicher (latch) mit einem bei niedrigem Pegel wirksamen CLEAR-Eingang, einen positiv getriggerten Zwischenspeicher (latch) mit bei niedrigem Pegel wirksamen CLEAR-Eingang, ein negativ getriggertes Flipflop mit bei niedrigem Pegel wirksamem CLEAR-Eingang, ein positiv getriggertes Flipflop mit bei niedrigem Pegel wirksamen CLEAR-Eingang und eine Durchlaßbetriebsart enthalten. Wie aus der Tabelle III ersichtlich, sind die Zustände der Eingänge A0, D00 und D10 für positiv und negativ getriggerte Zwischenspeicher beschränkt. A0 muß gleich 1 und D00 und D10 müssen beide 0 sein, damit der Ausgang tiefgehen kann, wenn der Zwischenspeicher (latch) der transparenten Betriebsart arbeitet und der CLEAR- Eingang aktiv ist. TABELLE III
  • Die Multiplexer mit zwei Eingängen und die anderen Logikbauteile des erfindungsgemäßen Logikmoduls können durch Einsatz üblicher MOS- und CMOS-Verfahren hergestellt werden.

Claims (2)

1. Ein Universal-Logikmodul, das folgendes umfaßt:
einen ersten Multiplexer (12) mit einem ersten Dateneingang (16), der mit einem ersten Datenknotenpunkt verbunden ist, einem zweiten Dateneingang (18), der mit einem zweiten Datenknotenpunkt verbunden ist, einem Auswahleingang (20) und einem Ausgang (22),
einen zweiten Multiplexer (14) mit einem ersten Dateneingang (24), der mit einem dritten Datenknotenpunkt verbunden ist, einem zweiten Dateneingang (26), der mit einem vierten Datenknotenpunkt verbunden ist, einem Auswahleingang (28) und einem Ausgang (30),
einen dritten Multiplexer (40) mit einem ersten Dateneingang (36), der mit dem Ausgang (22) des ersten Multiplexers (12) verbunden ist, einem zweiten Dateneingang (38), der mit dem Ausgang (30) des zweiten Multiplexers (14) verbunden ist, einem Auswahleingang (42) und einem Ausgang (44),
ein erstes Einfach-Logikstufen-Verknüpfungsglied (34) mit einem ersten Eingang (50), der mit einem fünften Datenknotenpunkt verbunden ist, einem zweiten Eingang (54), der mit einem sechsten Datenknotenpunkt verbunden ist, und einem Ausgang (32), der mit den Auswahleingängen (20, 28) des ersten und des zweiten Multipfexers (12, 14) verbunden ist,
ein zweites Einfach-Logikstufen-Verknüpfungsglied (48) mit einem ersten Eingang (52), der mit einem siebten Datenknotenpunkt verbunden ist, einem zweiten Eingang (56), der mit einem achten Datenknotenpunkt verbunden ist, und einem Ausgang (46), der mit dem Auswahleingang (42) des dritten Multiplexers (40) verbunden ist,
einen vierten Multiplexer (60) mit einem ersten Dateneingang (58), der mit dem Ausgang (44) des dritten Multiplexers (40) verbunden ist, einem zweiten Dateneingang (74), einem Auswahleingang (62), der mit einem ersten Steuerknotenpunkt verbunden ist, und einem Ausgang (64),
ein erstes UND-Glied (70) mit einem ersten Eingang (68), der mit dem Ausgang (54) des vierten Multiplexers (60) verbunden ist, einem zweiten Eingang (66), der mit einem zweiten Steuerknotenpunkt verbunden ist, und einem Ausgang (72), der mit dem zweiten Dateneingang (74) des vierten Multiplexers (60) verbunden ist,
einen fünften Multiplexer (78) mit einem ersten Dateneingang (76), der mit dem Ausgang (72) des ersten UND-Glieds (70) verbunden ist, einem zweiten Dateneingang (92), einem Auswahleingang (80), der mit einem dritten Steuerknotenpunkt verbunden ist, und einem Ausgang (82),
ein zweites UND-Glied (88) mit einem ersten Eingang (86), der mit dem Ausgang (82) des fünften Multiplexers (78) verbunden ist, einem zweiten Eingang (84), der mit dem zweiten Steuerknotenpunkt verbunden ist, und einem Ausgang (90), der mit dem zweiten Dateneingang (92) des fünften Multiplexers (78) und mit einem Ausgangsknotenpunkt (Z) verbunden ist,
Mittel (102), um in Reaktion auf vorher ausgewählte Verknüpfungen der Zustände eines zehnten und eines elften Datenknotenpunkts entweder eine logische 1 oder die Inhalte eines neunten Datenknotenpunkts in den zweiten Steuerknotenpunkt einzubringen, und
Mittel (102), um in Reaktion auf vorher ausgewählte Verknüpfungen der Zustände der zehnten und elften Datenknotenpunkte entweder eine logische 0 oder eine logische 1 in den ersten Steuerknotenpunkt einzubringen und entweder eine logische 0 oder eine logische 1 in den dritten Steuerknotenpunkt einzubringen.
2. Logikmodul nach Anspruch 1, bei dem das erste Logik-Steuerelement (34) ein UND-Glied ist und das zweite Logik-Steuerelement (48) ein ODER-Glied ist.
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