JPH0193918A - ラッチ構成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明は内部発振防止回路を付加して発振を防止したラ
ッチ構成回路に関し、 内部発振を防止して安定したランチ構成回路を提供する
ことを目的とし、 ソースとドレインそれぞれを接続し、それぞれのゲート
に相反する位相のクロックが入力してなる可逆ｉｉ１電
性を有する第１および第２の２個の半導体トランスミッ
ションゲートが従続的に接続され、該第１のトランスミ
ッションゲートのソースにデータ入力端子が接続され、
該第２のトランスミッションゲートのドレインに所要数
のインバータ回路を介してデータの出力端子と反転出力
端子それぞれに接続され、クリヤ端子と前記第１のトラ
ンスミッションゲートのドレイン端子とを入力とするナ
ンド回路の出力が、該出力と該出力に偶数個のインバー
タ回路を介して入力に接続されるノア回路の出力を前記
第２のトランスミッションゲートのドレイン端子に接続
して構成されることを特徴とする。

〔産業上の利用分野〕

本発明は、内部発振防止回路を付加して発振を防止した
ラッチ構成回路に関するものである。

特に、ＣＭＯ３半導体で構成されるトランスミッション
ゲートでループ状回路が構成される場合、このループ状
回路の一点においてハザード（信号の伝達回路に回路条
件によって誤って発生するパルス）が発生すると、内部
で発振状態となり、その出力が次段の回路へ伝播し、装
置全体の誤動作の原因になる内部回路の発振を効果的に
防止する方式が要望されていた。

（従来の技術〕 第３図は従来例のラッチ構成回路を説明する図である。

図において、２．３はＣＭＯ３半導体で構成されるトラ
ンスミ・ノションゲートで、ＣＭＯ３のソースとドレイ
ンがそれぞれ接続された２つの素子のそれぞれのゲート
に相反するクロック信号が入力するように構成される。

そして、トランスミッションゲート２，３が従続的に接
続され、第１のトランスミッションゲート２のソースか
ら入力したデータ信号がそのドレインから出力して第２
のトランスミッションゲート３のソースに入力し、その
ドレインから出力するように接続される。

各トランスミッションゲート２．３のそれぞれのゲート
には相反する位相のクロック信号が入力し、トランスミ
ッションゲート２．３はクロック信号位相によって互い
に反対位相でオン、オフし、ラッチの基本回路を構成す
る。

クリヤ端子７と第１のトランスミッションゲート２のド
レイン端子とを入力とするナンド回路８の出力がインバ
ータ回路９を介してデータの出力端子６に接続される。

一方、ナンド回路８の出力がインバータ回路１０を介し
て第２のトランスミッションゲート３のトレイン端子に
接続される。

そして、第２のトランスミッションゲート３のドレイン
端子からインバータ回路４を介してデータの反転信号端
子５に接続される。

かかるランチ構成回路のクロックは、ランチ構成回路が
ユニットとして構成される場合には、入力するクロック
信号から内部クロック信号を生成する回路を付帯する。

即ち、クロック端子１１に直列に接続されたインバータ
回路１２．１３の出力から内部のクロックＣＫが生成し
、インバータ回路１２．１３の接続点からクロックＣＫ
の反転信号ＣＫを生成する。

〔発明が解決しようとする問題点〕

この第３図に示す従来のラッチ構成回路では、例えば、
第４図に示すようなこのラッチ構成回路に入力するクリ
ヤ信号、データ信号、クロック信号のタイミングによっ
て、第３図の点ＡにハザードＴＷが発生する。

第３図の点Ａに発生したハザードは、第５図のようにイ
ンバータ回路１０、トランスミッションゲート３のドレ
イン、ソース、そしてナンド回路８を経由して点Ａに循
環する。

即ち、このような循環回路が形成されていて、ハザード
のパルス時間がインバータ回路１０、トランスミッショ
ンゲート３、ナンド回路８それぞれの遅延時間の合計時
間ＴＤより小さく、ハザードが点Ａに回帰した時、回路
要素間に発生時と同じ条件が成立していると、ハザード
は再びこれら回路要素を循環し、消滅することがない。

その時、このランチ構成回路は上記した回路要素の合計
遅延時間の逆数（１／ＴＤ）のサイクルで発振状態とな
る。

本発明はこのような点に鑑みて創作されたものであって
、内部発振を防止して安定したランチ構成回路を提供す
ることを目的としている。

〔問題点を解決するための手段〕

上記した目的を達成するため、従続的に接続された第１
および第２半専体トランスミッションゲートと、第２の
トランスミッションゲートの出力に接続される所要数の
インバータ回路と、クリヤ端子と第】のトランスミッシ
ョンゲートの出力とを入力とするナンド回路と、該ナン
ド回路出力と偶数個のインバータ回路を介して入力に接
続され、出力を第２のトランスミッションゲートの出力
に接続されたノア回路とを備えて構成する。

〔作　用〕

ランチ構成回路のハザードが発生して循環するループ状
の回路要素のハザード発生点に、発生点と、その発生点
に直列に接続された偶数個のインバータ回路を介して入
力するノア回路からなる発振防止回路を挿入する。

もしハザードが発生しても、インバータ回路の遅延時間
を利用すると、そのノア回路の入力条件が成立すること
はなく、ハザードがノア回路から出力されることはない
。

即ち、ハザードが発生しても循環することなく消滅して
しまう。

〔実施例〕

第１図は本発明の一実施例のランチ構成回路の構成ブロ
ック図、 第２図は発振防止回路の一実施例を説明する図である。

なお、全図を通じて同一符号は同一対象物を示す。

第２図（ａｌのように、発振防止回路は偶数個のインバ
−タ回路２１，２２、あるいはスルーゲートの所要数と
ノア回路２０とで構成され、遅延時間と入力信号の同期
を配慮してＡ端子から入力した信号がＢ端子から出力す
る。

そして、この発振防止回路は第３図に示す点Ａと点Ｂ間
に接続される。

ハザードのパルス時間ＴＷよりインバータ（あるいはス
ルーゲート）の遅延時間ＴＤが大きいとナンド回路の出
力には入力条件が成立せず、ハザードはナンド回路から
出力されない。

第２図（ｂ）はハザードの消滅を説明する図であって、
図のように、この発振防止回路を挿入することによって
発生したハザードは消滅する。

即ち、点Ａの信号は遅延した点Ａ°の信号とがナンド回
路の入力となり、点Ｂに点線のように従来出力していた
信号が消滅する。

第１図はこの発振防止回路を付帯した本発明の実施例の
ラッチ構成回路で、〔従来の技術〕の項で説明した第３
図の点Ａ、Ｂ間のインバータ回路１０に代替して挿入し
たものである。

各回路要素の動作は〔従来の技術〕の項で説明した通り
で重複説明は省略する。

また、データ出力は、第１図ではトランスミッションゲ
ート３のドレイン端子から出力インバータ回路９，９°
を介して取り出され、データ反転出力は出力インバータ
回路４を介して取り出される。

上記説明の動作によってハザードは循環せずに消滅する
ため、本実施例のラッチ構成回路は発振が防止される。

なお、上記した′ａ電力方向無関係な半導体のソースと
、ドレインは交換して接続することができるものである
。

〔発明の効果〕

以上述べてきたようＧこ、本発明によれば、簡単な発振
防止回路挿入によって効果的に内部発振を防止すること
ができ、工業的には極めて有用である。

【図面の簡単な説明】

第１図は本発明のランチ構成回路の一実施例の構成ブロ
ック図、 第２図は発振防止回路の一実施例を説明する図、第３図
は従来例のランチ構成回路を説明する図、第４図はハザ
ード発生のタイミングを説明する図、 第５図はハザード循環のタイミングを説明する図である
。 図において、 ■はデータ入力端子、 ２．３はトランスミソツ・ヨンゲート、５はデータ反転
出力端子、 ６はデータ出力端子、 ７はクリヤ端子、 ４．９．９’　、１０，１２，１３．２１．２２はイン
バータ回路、 ８はナンド回路、 ２０はノア回路である。 ト一

Claims (1)

【特許請求の範囲】
1. 　ソースとドレインそれぞれを接続し、それぞれのゲー
   トに相反する位相のクロックが入力してなる可逆通電性
   を有する第１および第２の２個の半導体トランスミッシ
   ョンゲート（２、３）が従続的に接続され、該第１のト
   ランスミッションゲート（２）のソースにデータ入力端
   子（１）が接続され、該第２のトランスミッションゲー
   ト（３）のドレインに所要数のインバータ回路（４、７
   、７′）を介してデータの出力端子（６）と反転出力端
   子（５）それぞれに接続され、クリヤ端子（７）と前記
   第１のトランスミッションゲート（２）のドレイン端子
   とを入力とするナンド回路（８）の出力が、該出力と該
   出力に偶数個のインバータ回路（２１、２２）を介して
   入力に接続されるノア回路（２０）の出力を前記第２の
   トランスミッションゲート（３）のドレイン端子に接続
   して構成されることを特徴とするラッチ構成回路。