KR960003736Y1

KR960003736Y1 - 비중복 클락펄스 발생회로

Info

Publication number: KR960003736Y1
Application number: KR2019910000521U
Authority: KR
Inventors: 김형제
Original assignee: 금성일렉트론 주식회사; 문정환
Priority date: 1991-01-15
Filing date: 1991-01-15
Publication date: 1996-05-06
Also published as: KR920015855U

Abstract

내용 없음.

Description

비중복 클락펄스 발생회로

제1도는 종래의 클락펄스 발생회로도.

제2도는 종래 회로에 따른 출력파형도.

제3도는 본 고안에 따른 비중복 클락펄스 발생회로도.

제4도는 본 고안에 따른 출력파형도.

* 도면의 주요부분에 대한 부호의 설명

11 : 중앙처리장치 12, 13 : RS플립플롭

12a, 12b : 낸드게이트 13a, 13b : 노아게이트

14a~14d, 15a~15d : 인버터 체인

본 고안은 중앙처리장치(CPU)에서 사용되는 클락펄스 발생회로에 관한 것으로, 특히 클락펄스가 중복(Overlapping)도니 않도록 하여 중앙처리장치(CPU)의 오동작방지에 적당하도록 한 비중복 클락펄스 발생회로에 관한 것이다.

종래에는 제1도에서와 같이 입력 클락펄스(CLOCK)가 중앙처리장치(CPU)(1)의 클락입력단(Ø1)으로 연결되고, 그 입력 클락펄스(CLOCK)가 인버처(2)를 거쳐 반전된 후 중앙처리장치(1)의 클락입력단(Ø2)으로 연결된다.

제2도는 상기와 같은 종래회로의 동작파형을 나타내는 것으로, 입력클락펄스(CLOCK)와 인버터(2)를 거친 반전된 클락펄스가 중앙처리장치(1)의 클락펄스(Ø1,Ø2)로 각각 공급되게 된다.

그런데, 상기와 같은 종래 회로에서는 제2도에 도시된 바와같이 입력클락펄스(Ø1)와 인버터(2)를 거친 반전된 클락펄스(Ø2)는 인버터(2)의 시간지연 만큼의 시간지연(t)을 가지며, 그 시간지연(t)만큼 중복되게 되는데 즉, 클락펄스(Ø1)가 저전위로 떨어질 때 클락신호(Ø2)는 그의 전이 기간인 시간지연(t)만큼 저전위 상태를 유지하고, 클락펄스(Ø1)가 고전위로 올라갈 때도 그 전이기간인 시간지연(t)만큼 고전위상태를 유지하는 중복기간이 발생되고, 이에 따라 그 중복기간 동안에 중앙처리장치(1)가 오동작을 할 수 있는 문제가 있었다.

본 고안은 이러한 종래의 문제점을 해결하기 위해 안출한 것으로 입력클락을 노아게이트로 구성된 RS플립플롭 및 낸드게이트로 구성된 RS플립플롭이 일측 입력에 입력함과 아울러 상기 두 RS플립플롭의 일측 출력을 인버터 체인을 각기 통해 그 두 RS플립플롭의 타측 입력에 각기 입력하여, 서로 중복되지 않는 4개의 클락신호를 발생하게 안출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

제3도는 본 고안에 따른 비중복 클락펄스 발생회로도로서, 이에 도시한 바와 같인 낸드게이트(12a,12b)로써 RS플립플롭(12)을 구성하고, 노아게이트(12a,13b)로서 RS플립플롭(13)을 구성하며, 입력클락(CLOCK)은 각각의 RS플립플롭(12,13)의 일측 입력에 연결되고 RS플립플롭(12)의 출력(B)은 인버터 체인(15a~15d)을 거쳐서 노아게이트(13a,13b)오 구성된 RS플립플롭(13)의 다른 측 입력단으로 인가되며, RS플립플롭(13)의 출력(C)은 인버터 체인(13a~14d)을 거쳐서 낸드게이트(12a,12b)로 구성된 RS플립플롭(12)의 다른 측 입력단으로 인가되게 구성한다.

상기 구성회로에서 인버터 체인(14A~14d)의 시간지연을 d1라고 하고 인버터 체인(15a~15d)의 사간지연을 d2라고 할때 제4도의 파형도를 참조하여 본 고안 회로의 동작상태를 설명하면 다음과 같다.

입력클락(CLOCK)이 저전위일 때 낸드게이트(12b)에서 고전위신호가 출력되어 낸드게이트(12a)의 일측 입력단자에 인가됨과 아울러 인버터 체인(15a~15d)을 통해 노아게이트(13a)에 입력되므로 그 노아게이트(13a)에서 저전위신호가 출력되고, 이 저전위신호가 노아게이트(13a)에 입력되므로 그 노아게이트(13a)에서 고전위신호가 출력되고, 이 고전위신호가 인버터 체인(14a~14d)을 통해 낸드게이트(12a)의 타측 입력단자에 입력되므로 그 낸드게이트(12a)에서 저전위신호가 출력된다. 즉, 이때 낸드게이트(12b)의 출력(B) 및 노아게이트(13a)의 출력(C)은 고전위로 출력되고, 낸드게이트(12a)의 출력(A) 및 노아게이트(13b)의 출력(D)은 저전위로 출력된다. 마찬가지로 입력클락(CLOCK)이 고저위일 때 상기 낸드게이트(12b)의 출력(B) 및 노아게이트(13a)의 출력은 저전위로 출력되고, 낸드게이트(12a)의 출력(A) 및 노아게이트(13b)의 출력(D)은 고전위로 출력된다.

그런데, 제4도의 파형도에서 알 수 있는 바와 같이 낸드게이트(12a)에서의 출력(A)은 입력클락(CLOCK)의 폴링에지에서 인버터 체인(14a~14d), (15a~15d)의 시간지연(d1), (d2)에 의해 'd2+d1'의 시간지연을 가지며 라이징에지에서 인버터 체인(14a~14d)의 시간지연(d1)에 의해 'd1'의 시간지연을 가진다. 낸드게이트(12b)에서의 출렬(B)은 입력클락(CLOCK)의 폴링에지에서는 시간지연이 없고 라이징에지에서 인버터 체인(14a~14d)의 시간지연(d1)에 의해 'd1'의 시간지연을 가지며, 노아게이트(13a)에서의 출력(C)은 입력클락(CLOCK)의 폴링에지에서 인버터 체인(15a~15d)의 시간지연(d2)에 의해 'd2'의 시간지연을 가지고 라이징에지에서는 시간지연이 없고, 노아게이트(13b)에서의 출력(D)은 입력클락(CLOCK)의 폴링에지에서 인버터 체인(15a~15d)의 시간지연(d2)에 의해 ＂d2＂의 시간지연을 가지고, 라이징에지에서는 인버터 체인(14a~14d), (15a~15d)의 시간지연(d1),(d2)에 의해 'd1+d2'의 시간지연을 가진다.

결국, 제4도의 파형도에서 알 수 있는 바와 같이 RS플립플롭(12,13)에서 출력되는 4개의 출력(A,B,C,D)중에는 입력클락(CLOCK)의 폴링에지만 지연된 출력(C), 라이징에지만 지연된 출력(B), 폴링에지와 라이징에지 모두 지연된 출력(A,D)이 있게 되고, 여기서 출력(A), (D) 사이에서는 출력(D)이 저전위로 된후 시간지연(d1)후에 출력(A)이 저전위로 되고 출력(A)이 고전위로 된 후 시간지연(d2) 후에 출력이 고전위로 되며, 또한 출력(B)(C) 사이에서는 출력(B)이 고전위로 된 후 시간지연(d2)후에출력(C)이 고전위로 되고, 출력(C)이 저전위로 된 후 시간지연(d1) 후에 출력(B)이 저전위로 된다.

따라서, 중앙처리장치(11)에서 상기 출력(A~D)을 입력받아, 입력쿨락의 용도에 맞게 출력(A,D), (B,C)을 조합하여 사용함으로써 입력클락이 중복(Overlapping)에 의한 중앙처리장치의 오동작을 방지할 수 있는 효과가 있다.

Claims

입력클락을 일츨 입력단자에 입력받아 낸드게이트(12a)와 함께 RS플립플롭(12)으로 동작하는 낸드게이트(12a)와, 상기 입력클락을 일측 입력단자에 입력받아 노아게이트(13b)와 함께 RS플립플롭(13)으로 동작하는 노아게이트(13a)와, 상기 낸드게이트(12b)의 출력을 일정시간(d2) 지연하여 상기 노아게이트(13b)의 일측입력에 입력시키는 인버터 체인(15a~15d)과, 상기 노아게이트(13a)의 출력을 일정시간(d1) 지연하여 상기 낸드게이트(12a)의 일측 입력에 입력시키는 인버터 체인(14a~14d)으로 구성하여 된 것을 특징으로 하는 비중복 클락펄스 발생회로.