KR890005160B1 - D-플립플롭과 버퍼 겸용 집적회로 - Google Patents

Abstract

내용 없음.

Description

D-플립플롭과 버퍼 겸용 집적회로

제1도는 본 발명의 회로도.

제2(a)도, 제2(b)도는 본 발명에 이용되는 3상태버퍼의 심볼과 회로도.

제3도는 제1도에서 클럭에 따른 클럭펄스 발생부의 출력 파형도.

제4도는 본 발명이 D-플립플롭으로 동작시 주요부분에서의 출력파형도.

제5도는 본 발명의 버퍼로 동작시에 주요 부분에서의 출력파형도이다.

본 발명은 D(Data)-플립플롭과 버퍼를 겸용으로 사용하는 집적회로에 관한 것이다.

일반적으로, D-플립플롭은 동기될 때 입력신호를 출력하는 데이터 레치회로로서, 입력신호에 대해 한 주기가 지연된 파형의 출력신호를 래치시킨다.

상기한 기능의 특징때문에 D-플립플롭은 데이터 저장과 데이터 시프트 및 카운터 등에 많이 이용된다.

이와같이 D-플립플롭은 래치기능만을 갖는 집접회로로서 다른 기능인 버퍼기능과의 로직(Logic)설계시 D-플립플롭과 버퍼의 각 소자를 결합하여 사용해야만 했다.

따라서, 본 발명의 목적은 D-플립플롭이 버퍼기능으로도 동작되게 회로를 구성하여 로직설계시에 기능향상 및 칩(Chip)크기를 송형화하기 위한 D-플립플롭과 버퍼기능을 겸용하는 회로를 제공하는 데 있다.

이하 첨부도면에 의거하여 본 발명의 실시예를 상세히 설명한다.

제1도는 본 발명의 회로도로서 크게 클럭펄스발생부(10)와 플립플롭(20)으로 구분되는데, 클럭펄스발생부(10)는 클럭(CK)과 버퍼 인에이블신호(BE)를 인가하여 기능제어신호(C1,

,C2,

)를 출력하는 회로이고, 그 구성은 다음과 같다.

클럭(CK)는 인버터(11)를 거쳐서 버퍼 인에이블신호(BE)와 함께 낸드게이트(12)에 인가되고, 낸드게이트(12)의 출력신호는 인버터(13)를 거쳐 반전됨과 동시에 버퍼용 인버터(14,15)를 순차거치며, 또한 클럭(CK)과 버퍼인에이블신호(BE)는 낸드게이트(16)에 인가되고, 낸드게이트(16)의 출력신호는 인버터(17)를 거쳐 반전됨과 동시에 버퍼용 인버터(18,19)를 순차 거치도록 연결되어 있다.

따라서, 상기한 인버터(13,15)에서 출력된 각 신호 (C1,

)는 서로 반전된 신호이고, 또한 인버터(17,19)의 출력신호(C2,

)도 서로 반전된 신호이다.

그리고, 상기 기능 제어신호(C1,

,C2,

)에 의해 D-플립플롭과 버퍼동작을 하는 플립플롭(20)은, 입력데이터(DATA)를 인가하는 3상태 인버터(21)의 출력신호가 인버터(22)와 3상태 인버터(24) 및 인버터(25)를 순차거쳐 출력되고, 상기 각 인버터(22, 259의 출력신호를 피이드 백 시키도록 3상태버퍼(23,26)를 각각 연결하였다. 상기한 3상태버퍼중 21,23은 기능제어신호(C1,

)에 의해 제어되고, 24,26은 기능제어신호(C2,

)에 의해 제어된다.

이와같은 본 발명에 이용되는 3상태인버터를 제2도(a)도, 제2(b)도에 의해 설명하면, 제2(a)도에 도시한 3상태 인버터의 심볼에서 제어신호(C)가 로우레벨일 때에 3상태인버터가 동작되어서 입력신호(IN)가 반전되어 출력단(OUT)에 나타난다.

즉, 상술한 3상태 인버터의 동작을 제2도(b)의 회로도에 의거하여 설명하면, 제어신호(C,

)는 서로 반전된 신호로서 제어신호(C)가 로우레벨일 때 P채널 트랜지스터(Q1)가 도통되고, 반전된 하이레벨의 제어신호(

)에 의해 n채널 트랜지스터(Q4)도통된다.

이때, 입력단(IN)을 통해 하이레벨신호가 입력되면 이 입력신호에 의해 P채널 트랜지스터(Q2)는 도통되지 않으나 n채널트랜지스터(Q3)는 도통되어서 Q2,Q3의 드레인 접속점(P)의 출력단자(OUT)에는 로우레벨의 신호가 출력된다.

즉, Q1를 통해 인가되는 전원(Vdd)이 Q2에 의해 차단되고, 이와동시에 Q3,Q4는 도통되어 출력단(OUT)에는 로우신호가 출력된다.

그러나, 입력단(IN)에 로우레벨신호가 인가되면, Q2 도통되고 Q3는 도통되지 않기 때문에 Q1과 Q2를 통해 인가된 전원(Vdd)이 Q3에서 차단되어서 출력단(OUT)에는 하이신호가 출력된다.

제3도는 클럭펄스발생부(10)에서의 출력파형도로서, 인가된 클럭(CK)에 따라 출겨되는 기능제어신호의 파형을 도시한 것이다.

따라서, 본 발명의 회로를 D-플립플롭으로 동작시킬 때는 버퍼인에이블신호(BE)를 하이레벨로 세팅하고 버퍼로 동작시킬 때에는 로우레벨을 세팅한다.

먼저, 버퍼인에이블신호(BE)가 하이레벨일 때, 클럭펄스발생부(10)에 입력된 클럭(CK)이 제4도와 같이 하이신호로 되는 경우에는 기능제어신호(C1)는 로우신호로 되고, 기능제어신호(C2)는 하이신호가 된다.

이때, 플립플롭(20)의 입력단을 통해서 하이레벨의 신호(DATA)가 인가되면, 기능제어신호(C1)에 의해 3상태버퍼(21,23)가 인에이블되어서 인버터(22)에 하이레벨신호가 나타나고, 이어서 로우레벨의 기능 제어신호(C2)에 의해 3상태버퍼(24,26)는 인에이블되어서 인버터(22)의 하아레벨 출력신호가 인버터(24,25)를 통해 출력된다.

이와같은 기능제어신호에 의해 3상태 플립플롭이 순차 인에이블되어서 플립플롭(20)의 출력단(Q)에는 입력데이터에 대한 1주기 지연된 파형의 신호가 제4(q)도 와 같이 출력된다.

따라서, 클럭펄스발생부(10)에 입력되는 버퍼인에이블신호(BE)가 하이레벨일 때에는 플립플롭(20)은 D-플립플롭으로 동작된다.

다음 본 발명의 회로를 버퍼로 동작시키기 위해 버퍼인에이블신호(BF)를 제5(be)도와 같이 로우레벨로 세팅하면, 클럭펄스발생부(10)에서 출력된 기능제어신호(C1,C29는 모두 로우레벨로 되어서 플립플롭(20)의 3상태버퍼(21,23,24,26)는 모두 인에에이블된다.

따라서, 플립플롭(20)의 입력단을 통해 인가된 데이터는 인에이블된 3상태버퍼를 거쳐서 출력단에 나타난다.

즉, 플립플롭(20)의 입력신호는 제5(q)도와 같이 지연됨이 없이 출력단에 나타난다.

이와같이 버퍼인에이블신호과 로우레벨일 때에는 버퍼로서 동작된다.

이상과 같이 본 발명에 의하면 데이터를 저장하거나, 데이터를 시프트시키는 경우 및 데이터를 바로 패스시키는 등의 기능을 수행하는 회로를 사용할 경우에는 각 기능에 따른 회로를 별도로 사용하지 않고 각 기능을 겸용해서 사용할 수 있기 때문에 회로의 기능향상 및 칩 크기를 소형화시킬 수 있다.

Claims (3)

1. 클럭과 버퍼 인에블신호를 인가하여 기능 제어신호를 출력하는 클럭펄스발생부(10)와, 기능제어신호를 인가하여 입력데이터를 패스시키고 입력 데이터를 한주기 지연시켜 래치시키는 플립플롭(20)으로 이루어져서, 기능제어신호에 따라 버퍼동작과 D-플립플롭으로 동작을 하는 것을 특징으로하는 D-플립플롭과 버퍼겸용집적회로.
2. 제1항에 있어서, 클럭펄스발생부(10)는, 버퍼인에이블신호와 인버터(11)를 반전되어 인가되는 클럭을 인가하는 낸드게이트(12)의 출력신호가 인버터(13)와 버퍼용 인버터(14,15)에 각각 인가되고, 클럭과 버퍼인에이블신호를 인가하는 낸드게이트(16)의 출력신호가 인버터(17)와 버퍼용 인버터(18,19)에 각 인가되게 이루어져서, 상기 인버터(13,15)와 인버터(17,19)에 각기 서로 반전된 기능제어신호가 출력되게 함을 특징으로 하는 D-플립플롭과 버퍼겸용 집적회로.
3. 제1항에 있어서, 플립플롭(20)은, 입력데이터가 3상태인버터(21)와 인버터(22)와 3상태인버터(24) 및 인버터(25)를 순차 거치도록 연결하고 상기 인버터(22), (25)는 각 출력신호가 입력단에 인가되게 피이드백되도록 3상태인버터(23,26)를 각각 연결하여서, 버퍼인에이블신호의 레벨에 따라 인버터(13,15)에서 출력되는 기능제어신호에 의해 3상태인버터(21,23)가 제어되고, 인버터(17,19)에서 출력되는 기능제어신호에 의해 3상태인버터(24,26)가 제어되게 함을 특징으로하는 D-플립플롭과 버퍼 겸용 집적회로.

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