DE69133438T2 - Logisches Modul mit konfigurierbaren logischen und sequentiellen Blöcken - Google Patents

Logisches Modul mit konfigurierbaren logischen und sequentiellen Blöcken Download PDF

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Description

  • Die vorliegende Erfindung betrifft digitale elektronische Schaltungen. Insbesondere betrifft die vorliegende Erfindung Schaltungen für das Ausführen von logischen Funktionen in frei programmierbaren integrierten wählbaren sequentiellen Logikfunktionen.
  • Programmierbare Logikblöcke, welche eine auswählbare Funktion von mehreren frei wählbaren Logikfunktionen ausführen können, sind auf dem Gebiet bekannt. Das U.S. Patent Nr. 4,910,417 für EI Gamal et al., das an den gleichen Träger wie die vorliegende Erfindung abgetreten wurde, und das U.S. Patent Nr. 4,453,096 für Le Can et al. offenbaren aus Multiplexern bestehende Logikmodule, welche mehrere kombinatorische Funktionen ausführen können.
  • L'Onde Electrique, Band 59, Nr. 11, Seiten 81–86, beschreibt ein universelles kombinatorisches Logikmodul, welches 3 Multiplexer verwendet.
  • Zwar bieten diese Schaltungen dem Designer von frei programmierbaren logischen Schaltungen ein gewisses Maß an Flexibilität, doch besteht immer Bedarf an Verbesserung der Funktionalität dieser Schaltungen.
  • JP-A-1,093,918 offenbart eine Speichervorrichtung mit den Merkmalen des Oberbegriffs des beigefügten Anspruchs 1.
  • Die vorliegende Erfindung wird in dem beigefügten Anspruch 1 genau bezeichnet.
  • In einer erfindungsgemäßen Ausführung wird ein Logikmodul mit einer Vielzahl frei konfigurierbarer sequentieller Logikfunktionen an die Hand gegeben.
  • In einer ersten Stufe eines sequentiellen Abschnitts des erfindungsgemäßen Logikmoduls wird der Ausgang des dritten zwei Eingänge aufweisenden Multiplexers mit einem ersten Dateneingang eines vierten zwei Eingänge aufweisenden Multiplexers, welcher einen mit seinem Select-Eingang gekoppelten HOLD1-Eingang aufweist, verbunden. Dessen Ausgang und ein low-aktiver CLEAR-Eingang werden an einem UND-Gatter angelegt, dessen Ausgang in einer zweiten Stufe des sequentiellen Abschnitts des erfindungsgemäßen Logikmoduls mit dem zweiten Dateneingang des vierten zwei Eingänge aufweisenden Multiplexers und mit dem ersten Dateneingang eines fünften zwei Eingänge aufweisenden Multiplexers verbunden wird. Der Select-Eingang des fünften zwei Eingänge aufweisenden Multiplexers ist mit einem HOLD2-Eingang verbunden. Dessen Ausgang und der CLEAR-Eingang werden an einem UND-Gatter angelegt, dessen Ausgang mit dem zweiten Dateneingang des fünften zwei Eingänge aufweisenden Multiplexers und mit einem Ausgangsknoten verbunden ist. Die Eingänge CLEAR, HOLD1 und HOLD2 werden durch Kombinationen von Signalen von einem Datensignal einer dritten Gruppe, welche ein Datensignal einer der anderen Gruppen enthalten kann, gebildet.
  • Die vorliegende Erfindung wird nachstehend unter Bezug auf eine beispielhafte Ausführung und die Begleitzeichnungen beschrieben. Hierbei zeigen:
  • 1 ein Blockdiagramm eines Logikmoduls nach einer derzeit bevorzugten erfindungsgemäßen Ausführung.
  • 2a ein Diagramm, welches eine kombinatorische Schaltung für das Erzeugen der CLEAR-, HOLD1- und HOLD2-Signale für die Schaltung von 1 aus Dateneingängen zeigt.
  • 2b ein Logikdiagramm in Blockform einer derzeit bevorzugten Schaltung zur Verwendung bei der Ausführung der Funktion der Schaltung von 2a.
  • Unter Bezug zunächst auf 1, einem Blockdiagramm einer derzeit bevorzugten Ausführung eines erfindungsgemäßen Logikmoduls, wird ein Logikmodul 10 mit konfigurierbaren kombinatorischen und sequentiellen Blöcken gezeigt. Der kombinatorische Teil des Logikmodulls umfasst erste und zweite Abschnitte. Ein erster Abschnitt des erfindungsgemäßen Logikmoduls 10 umfasst erste und zweite Multiplexer 12 und 14 mit je zwei Eingängen. Der erste zwei Eingänge aufweisende Multiplexer umfasst erste und zweite Dateneingänge 16 und 18, Select-Eingang 20 und Ausgang 22. Der zweite zwei Eingänge aufweisende Multiplexer weist erste und zweite Dateneingänge 24 und 26, Select-Eingang 28 und Ausgang 30 auf. Die Select-Eingänge 20 und 28 des ersten und des zweiten Multiplexers 12 und 14 mit je zwei Eingängen sind mit dem Ausgangs 32 eines zwei Eingänge aufweisenden Logikgatters einer ersten Ausführung 34, welches erste und zweite Dateneingänge 50 und 54 aufweist, verbunden.
  • In einem zweiten Abschnitt des Logikmoduls 10 sind die Ausgänge 22 und 30 des ersten und des zweiten Multiplexers 12 und 14 mit je zwei Eingängen mit Dateneingängen 36 und 38 des dritten zwei Eingänge aufweisenden Multiplexers 40 verbunden. Der dritte zwei Eingänge aufweisende Multiplexer 40 umfasst ferner einen Select-Eingang 42 und Ausgang 44. Der Select-Eingang 42 des dritten zwei Eingänge aufweisenden Multiplexers 40 ist mit dem Ausgang 46 eines zwei Eingänge aufweisenden Logikgatters einer zweiten Ausführung 48, welches erste und zweite Dateneingänge 52 und 56 aufweist, verbunden.
  • Die Dateneingänge 16, 18, 24 und 26 zu den ersten und zweiten Multiplexern mit je zwei Eingängen werden mit Datensignalen von einer ersten Gruppe von Dateneingangsknoten, welche in 1 als Dateneingänge D00, D01, D10 und D11 gezeigt sind, versorgt. Ein Eingang jedes der Logikgatter 34 und 48 (Bezugszeichen 50 bzw. 52) wird von einem Datensignal einer in 1 als Dateneingangsknoten A0 bzw. A1 bezeichneten zweiten Gruppe versorgt und der andere Eingang jedes der Logikgatter (Bezugszeichen 54 bzw. 56) wird von einem Datensignal einer in 1 als Dateneingangsknoten B0 bzw. B1 gezeigten dritten Gruppe versorgt.
  • Das erfindungsgemäße Logikmodul 10 bietet mehrere kombinatorische Funktionen mit bis zu acht Eingängen. Die durch die Schaltung von 1 implementierte Funktion lautet: Z = (D00!(A0·B0) + D01(A0·B0))!(A1 + B1) + (D10!(A0·B0) + D11(A0·B0))(A1 + B1)
  • Die kombinatorischen Funktionen, welche implementiert werden können, schließen AND, OR, NAND, NOR und EX-OR ein. TABELLE 1 zeigt die Implementierung dieser Funktionen mit Hilfe unterschiedlicher Eingänge der Schaltung von 1.
  • TABELLE I.
    Figure 00040001
  • Der Durchschnittsfachmann wird weiterhin erkennen, dass ferner unterschiedliche Gatter, wie z.B. NAND-, NOR-, EX-OR-Gatter, mit geringfügig anderen Ergebnissen verwendet werden könnten. Die Verwendung aller ähnlichen Gatter an den Select-Eingängen (zum Beispiel aller NAND- oder NOR-Gatter) erhöht zudem die Anzahl an Eingängen an den Funktionen (AND OR), während die Verwendung einer Mischung von Gattern an den Select-Eingängen (zum Beispiel NAND am ersten Select- Eingang und NOR am zweiten Select-Eingang, wie in 1 gezeigt wird) die Anzahl der Funktionen erhöht, die das Modul erzeugen kann.
  • Unter erneutem Bezug auf 1 ist ersichtlich, dass der sequentielle Teil des Logikmoduls 10 ebenfalls zwei Stufen aufweist. In der ersten sequentiellen Stufe ist der Ausgang 44 des dritten zwei Eingänge aufweisenden Multiplexers 40 mit einem ersten Dateneingang 58 eines vierten zwei Eingänge aufweisenden Multiplexers 60, dessen Select-Eingang 62 durch ein HOLD1-Signal von einem HOLD1-Steuerknoten gesteuert wird, verbunden. Sein Ausgang 64 und ein CLEAR-Signal von einem CLEAR-Steuerknoten werden an den Eingängen 66 und 68 eines UND-Gatters 70 angelegt, dessen Ausgang 72 mit dem zweiten Dateneingang 74 des vierten zwei Eingänge aufweisenden Multiplexers und mit dem ersten Dateneingang 76 eines fünften zwei Eingänge aufweisenden Multiplexers 78 verbunden ist, welcher den Eingang zu der zweiten sequentiellen Stufe bildet. Der Select-Eingang 80 des fünften zwei Eingänge aufweisenden Multiplexers 78 ist mit einem HOLD2-Signal von einem HOLD2-Steuerknoten verbunden. Der Ausgang 82 des fünften zwei Eingänge aufweisenden Multiplexers 78 und das CLEAR-Signal werden den Eingängen 84 und 86 eines UND-Gatters 88 vorgelegt, dessen Ausgang 90 mit dem zweiten Dateneingang 92 des fünften zwei Eingänge aufweisenden Multiplexers und mit einem Ausgangsknoten 94 verbunden ist.
  • Die CLEAR-, HOLD1- und HOLD2-Signale werden durch kombinatorische Logik aus einem Satz Dateneingangssignale abgeleitet. Wie in 2a gezeigt wird, werden Datensignale von den Dateneingangsknoten C1, C2 und B0 an den Eingängen 96, 98 bzw. 100 der kombinatorischen Logikschaltung 102 angelegt, welche Steuerknotenausgänge aufweist, an denen die HOLD1-, HOLD2- bzw. CLEAR-Signale erscheinen.
  • Die kombinatorische Logikschaltung 102 von 2a kann jede Logikschaltung für ein solches Kombinieren der drei Eingänge, dass Ausgänge für die HOLD1-, HOLD2- und CLEAR-Signale erzeugt werden, sein, wie in der Wahrheitstabelle von TABELLE II dargelegt wird.
  • TABELLE II.
    Figure 00060001
  • 2b ist ein Logikdiagramm einer derzeit bevorzugten Ausführung einer solchen Schaltung. Unter Bezug nun auf 2b umfasst eine kombinatorische Logikschaltung 102 ein UND-Gatter 104 mit invertierendem Eingang 106 und nichtinvertierendem Eingang 108 sowie Ausgang 110, ein UND-Gatter 112 mit invertierendem Eingang 114 und nichtinvertierendem Eingang 116 sowie Ausgang 118, ein EXNOR-Gatter 120 mit Eingängen 122 und 124 sowie Ausgang 126 und ein OR-Gatter 128 mit Eingängen 130 und 132 sowie Ausgang 134. C1-Eingang 96 ist mit den Eingängen 106 und 116 der UND-Gatter 104 bzw. 112 sowie mit Eingang 122 des EXNOR-Gatters 120 verbunden. C2-Eingang 98 ist mit den Eingängen 108 und 114 der UND-Gatter 104 bzw. 112 sowie mit Eingang 124 des EXNOR-Gatters 120 verbunden. Der B0-Eingang 100 ist mit dem Eingang 132 des OR-Gatters 128 verbunden. Der Ausgang 112 des UND-Gatters 112 ist mit Eingang 130 des OR-Gatters 128 verbunden. Der Ausgang 110 des UND-Gatters 104 ist das HOLD1-Signal, der Ausgang 126 des EXNOR-Gatters 120 ist das HOLD2-Signal und der Ausgang 134 des OR-Gatters 128 ist das Clear-Signal.
  • Der sequentielle Teil des hier offenbarten erfindungsgemäßen Logikmoduls ist als Flipflop mit Anstiegs- oder Abfallkante mit asynchronem low-aktiven Clear, als transparentes Low- oder High-Latch mit asynchronem low-aktiven Clear oder als transparentes Durchflusselement, welches nur das Verwenden des kombinatorischen Abschnitts des Moduls zulässt, konfigurierbar. Alle Latches und Flipflops sind nichtinvertierend.
  • TABELLE III veranschaulicht die aus dem erfindungsgemäßen Logikmodul verfügbaren sequentiellen Funktionen. Aus TABELLE III ist ersichtlich, dass die sequentiellen Funktionen, die ausgeführt werden können, ein negatives ausgelöstes Latch mit low-aktivem Clear, ein positives ausgelöstes Latch mit einem low-aktiven Clear, einen negativen ausgelösten Flipflop mit einem low-aktiven Clear, einen positiven ausgelösten Flipflop mit low-aktivem Clear und einen Durchflussmodus umfassen. Wie aus 4 ersichtlich ist, sind die Zustände der Eingänge A0, D00 und D10 für positive und negative ausgelöste Latches beschränkt. A0 muss gleich 1 sein und D00 und D10 müssen beide gleich 0 sein, damit der Ausgang low ist, wenn sich das Latch in dem transparenten Modus befindet und der Clear-Eingang aktiv ist.
  • TABELLE III
    Figure 00070001
  • Die Multiplexer mit zwei Eingängen und andere Logikbausteine des erfindungsgemäßen Logikmoduls können mit Hilfe herkömmlicher MOS- und CMOS-Technologie hergestellt werden.
  • Es wurden in dieser Anmeldung zwar derzeit bevorzugte erfindungsgemäße Ausführungen offenbart, doch wird der Durchschnittsfachmann ausgehend von der Offenbarung in der Lage sein, Ausführungen zu konfigurieren, welche, wenngleich sie hier nicht ausdrücklich offenbart wurden, dennoch in den Schutzumfang der vorliegenden Erfindung fallen. Es liegt daher in der Absicht der Erfinder, dass der Schutzumfang der vorliegenden Erfindung nur durch den beigefügten Anspruch beschränkt wird.

Claims (1)

  1. Universelles sequentielles Logikmodul, welches umfasst: – einen ersten Multiplexer (60) mit einem ersten Dateneingang (58), welcher mit einem ersten Dateneingangsknoten verbunden ist, einem zweiten Dateneingang (74), einem Select-Eingang (62), welcher mit einem ersten Steuerknoten (HOLD 1) verbunden ist, und einem Ausgang (64) sowie – ein erstes UND-Gatter (70) mit einem ersten Dateneingang (68), welcher mit dem Ausgang des ersten Multiplexer (60) verbunden ist, einem zweiten Dateneingang (66), welcher mit einem zweiten Steuerknoten (CLEAR) verbunden ist, und einem Ausgang (72), welcher mit dem zweiten Dateneingang (74) des ersten Multiplexer (60) verbunden ist, gekennzeichnet durch: – einen zweiten Multiplexer (78) mit einem ersten Dateneingang (76), welcher mit dem Ausgang des ersten UND-Gatters (70) verbunden ist, einem zweiten Dateneingang (92), einem Select-Eingang (80), welcher mit einem dritten Steuerknoten (HOLD 2) verbunden ist, und einem Ausgang (82) – ein zweites UND-Gatter (88) mit einem ersten Eingang (86), welcher mit dem Ausgang (82) des zweiten Multiplexer (78) verbunden ist, einem zweiten Eingang (84), welcher mit dem zweiten Steuerknoten (CLEAR) verbunden ist, und einem Ausgang (90), welcher mit dem zweiten Eingang (92) des zweiten Multiplexer und mit einem Ausgangsknoten (Z) verbunden ist, – erstes Kombinationsmittel (112, 118) für das Setzen entweder einer logischen Null oder einer logischen Eins an dem zweiten Steuerknoten (CLEAR) als Reaktion auf vorgewählte Kombinationen der Zustände eines zweiten (B0), eines dritten (C1) und eines vierten (C2) Dateneingangsknotens sowie – zweites Kombinationsmittel (104, 120) für das Setzen entweder einer logischen Null oder einer logischen Eins an dem ersten Steuerknoten (HOLD 1) und entweder einer logischen Null oder einer logischen Eins an dem dritten Steuerknoten (HOLD 2) als Reaktion auf vorgewählte Kombinationen der Zustände des dritten (C1) und vierten (C2) Dateneingangsknotens, wobei die sequentielle Logikfunktion von dem ersten Dateneingang (58) des ersten Multiplexers (60) zu dem Ausgangsknoten (Z) durch die Zustände des zweiten (B0), des dritten (C1) und des vierten (C2) Dateneingangsknoten bestimmt wird.
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